ALINX AN706 S ar yr un prydampLlawlyfr Defnyddiwr Modiwl OC 16-Did Aml-Sianeli

Rhyngwyneb Modiwl: 40-pin 0.1 modfedd bylchiad benywaidd pennawd, cyfeiriad llwytho i lawr
Tymheredd amgylchynol (gyda phŵer wedi'i gymhwyso: -40 ° ~ 85 °, yr holl sglodion ar y modiwl i fodloni'r gofynion diwydiannol

Rhyngwyneb mewnbwn: 8 rhyngwyneb SMA a phennawd 16-pin gyda thraw 2.54 (Pin Mae gan bob sianel ddau Pin positif a negyddol)
Cywirdeb mesur: O fewn 0.5mV

Rhan 2: Strwythur modiwl

Ffigur 2-1: Strwythur modiwl AD 8-sianel

Rhan 3: Cyflwyniad sglodion AD7606

Mae'r AD76061 yn 16-did, cydamserol sampling, systemau caffael data analog-i-ddigidol (DAS) gydag wyth, chwech, a phedair sianel, yn y drefn honno. Mae pob rhan yn cynnwys mewnbwn analog clamp amddiffyn, hidlydd antialiasing ail-archeb, trac-a-dal amplifier, trawsnewidydd analog-i-ddigidol brasamcan olynol (ADC), hidlydd digidol hyblyg, cyfeirnod 16 V a chyfeirnod
Mae'r mewnbwn clamp gall cylchedwaith amddiffyn oddef cyftages hyd at ±16.5 V. Mae'r AD7606/AD7606-6/AD7606-4 yn gweithredu o un cyflenwad 5 V a gall gynnwys signalau mewnbwn deubegwn ±10 V a ±5 V tra sampling ar gyfraddau trwybwn hyd at 200 kSPS ar gyfer pob sianel. Mae'r mewnbwn clamp gall cylchedwaith amddiffyn oddef cyftages hyd at ±16.5 V.
Mae gan yr AD7606 rwystr mewnbwn analog 1 MΩ waeth beth fo sampamledd ling. Mae gweithrediad cyflenwad sengl, hidlo ar sglodion, a rhwystriant mewnbwn uchel yn dileu'r angen am weithredydd gyrrwr amps a chyflenwadau deubegwn allanol.
Mae gan yr hidlydd gwrth-aliasing AD7606/AD7606-6/AD7606-4 amlder toriad 3 dB o 22 kHz ac mae'n darparu gwrthalias 40 dB pan fydd sampling ar 200 kSPS.
Mae'r hidlydd digidol hyblyg yn cael ei yrru gan pin, yn cynhyrchu gwelliannau mewn SNR, ac yn lleihau'r lled band 3 dB.

Rhan 4: Diagram Bloc Swyddogaethol Sglodion AD7606

Ffigur 4-1: Diagram Bloc Swyddogaethol AD7606

Rhan 5: Manyleb Amser Sglodion AD7606

Ffigur 5-1: Diagramau Amseru OC7606

Mae'r AD7606 yn caniatáu s cydamserolampling o'r wyth sianel mewnbwn analog.
Mae pob sianel yn sampyn cael ei arwain ar yr un pryd pan fydd y ddau bin CONVST (CONVST A, CONVST B) wedi'u clymu at ei gilydd. Defnyddir un signal CONVST i reoli mewnbynnau CONVST x. Mae ymyl gynyddol y signal CONVST cyffredin hwn yn cychwyn s cydamserolampling ar bob sianel mewnbwn analog (V1 i V8).
Mae'r AD7606 yn cynnwys osgiliadur ar sglodion a ddefnyddir i berfformio'r trawsnewidiadau. Yr amser trosi ar gyfer pob sianel ADC yw tCONV. Mae'r signal BUSY yn dangos i'r defnyddiwr pan fydd trawsnewidiadau ar y gweill, felly pan fydd ymyl codi CONVST yn cael ei gymhwyso, mae BUSY yn mynd yn uchel o ran rhesymeg a thrawsnewidiadau'n isel ar ddiwedd y broses drawsnewid gyfan. Defnyddir ymyl disgynnol y signal PRYSUR i osod pob un o'r wyth trac-a-dal amptrosglwyddyddion yn ôl i'r modd trac. Mae ymyl disgynnol BUSY hefyd yn nodi y gellir darllen y data newydd bellach o'r bws cyfochrog (DB[15:0]), llinellau data cyfresol DOUTA a DOUTB, neu'r bws beit cyfochrog, DB[7:0].

Rhan 6: AD7606 Ffurfwedd Pin Sglodion

Yn nyluniad cylched caledwedd modiwl AD 706-sianel AN8, rydym yn gosod dull gweithredu AD7606 trwy ychwanegu gwrthyddion tynnu i fyny neu dynnu i lawr at dri phin cyfluniad yr AD7606.

Mae'r AD7606 yn cefnogi mewnbwn cyfeirio allanol neu gyfeirnod mewnol. Os defnyddir cyfeirnod allanol, mae angen cyfeirnod allanol 2.5V ar gyfer REFIN/REFOUT y sglodyn. Os defnyddir cyfeirnod mewnol cyftage. Mae'r pin REFIN/REFOUT yn gyfeirnod 2.5V mewnol. Defnyddir y pin REF SELECT i ddewis y cyfeiriad mewnol neu gyfeirnod allanol. Yn y modiwl hwn, oherwydd bod cywirdeb y cyfeiriad mewnol cyftagMae e o'r AD7606 hefyd yn uchel iawn (2.49V ~ 2.505V), mae dyluniad y gylched yn dewis defnyddio'r cyfeirnod mewnol cyftage.

Enw Pin Lefel osod Disgrifiad

CYF SELECT Lefel Uchel Defnyddiwch gyfeirnod mewnol cyftage 2.5V

Gall caffael data trosi AD7606 AD fod mewn modd cyfochrog neu fodd cyfresol. Gall y defnyddiwr osod y modd cyfathrebu trwy osod lefel pin PAR/SER/BYTE SEL. yn nyluniad modiwl AN706, dewiswch fodd cyfochrog i ddarllen data AD o AD7606

Enw Pin Lefel osod Disgrifiad

SEL PAR/SER/BYTE Lefel Isel Dewiswch ryngwyneb cyfochrog
Defnyddir y pin RANGE i ddewis naill ai ±10 V neu ±5 V fel yr amrediad mewnbwn yn AD9767. Yn yr ystod ±5 V, 1LSB=152.58uV. Yn yr ystod ±10 V, 1LSB = 305.175 uV. Yn nyluniad cylched modiwl AN706, dewiswch ±5V analog cyftage ystod mewnbwn

Enw Pin Lefel osod Disgrifiad

YSTOD Lefel Isel Dewis ystod mewnbwn signal analog: ± 5V

Mae'r AD7606 yn cynnwys hidlydd sinc gorchymyn cyntaf digidol dewisol y dylid ei ddefnyddio mewn cymwysiadau lle mae cyfraddau trwybwn arafach yn cael eu defnyddio neu lle mae cymhareb signal-i-sŵn uwch neu ystod ddeinamig yn ddymunol. Y pelawdauampMae cymhareb ling yr hidlydd digidol yn cael ei reoli gan ddefnyddio'r drosoddamppinnau ling, OS [2:0] (gweler y Tabl isod). OS 2 yw'r rhan rheoli MSB, ac OS 0 yw'r rhan rheoli LSB. Mae'r tabl isod yn rhoi'r drosoddampling bit dadgodio i ddewis y pelawd gwahanolampcyfraddau le. Mae'r pinnau OS yn cael eu cliciedu ar ymyl disgyn PRYDER.
Yn nyluniad caledwedd y modiwl AN706, mae OS [2: 0] yn arwain at y rhyngwyneb allanol, a gall y FPGA neu'r CPU ddewis a ddylid defnyddio'r hidlydd trwy reoli lefel pin OS [2: 0] i gyflawni cywirdeb mesur uwch .

Rhan 7: AD7606 sglodion ADC SWYDDOGAETH TROSGLWYDDO

Mae cod allbwn yr AD7606 yn gyflenwad dau. Mae'r trawsnewidiadau cod a ddyluniwyd yn digwydd hanner ffordd rhwng gwerthoedd BGLl cyfanrif olynol, hynny yw, 1/2 LSB a 3/2 LSB. Maint y BGLl yw FSR/65,536 ar gyfer AD7606. Dangosir y nodwedd drosglwyddo ddelfrydol ar gyfer yr AD7606 yn Ffigur 7-1.

Rhan 8: Diffiniad rhyngwyneb (Y pin wedi'i labelu ar y PCB yw pin 1)

Pin	Enw Arwydd	Disgrifiad	Pin	Enw Arwydd	Disgrifiad
1	GND	Daear	2	VCC	+5V
3	OS1	Pelawdampling Dewiswch	4	OS0	Pelawdampling Dewiswch
5	CONVSTAB	Trosi data	6	OS2	Pelawdampling Dewiswch
7	RD	Darllen	8	AILOSOD	Ailosod
9	PRYSUR	Prysur	10	CS	Dewis Sglodion
11			12	DATA CYNTAF	Data cyntaf
13			14
15	DB0	Bws Data AD	16	DB1	Bws Data AD
17	DB2	Bws Data AD	18	DB3	Bws Data AD
19	DB4	Bws Data AD	20	DB5	Bws Data AD
21	DB6	Bws Data AD	22	DB7	Bws Data AD
23	DB8	Bws Data AD	24	DB9	Bws Data AD
25	DB10	Bws Data AD	26	DB11	Bws Data AD

Rhan 9: AN706 Modiwl Gweithdrefn Arbrofol

Yn gyntaf, cysylltwch y modiwl AN706 â phorthladd ehangu safonol 34-pin Bwrdd Datblygu ALINX FPGA (Rhag ofn i'r bwrdd datblygu gael ei bweru).

Cysylltwch eich ffynhonnell signal â chysylltydd mewnbwn Modiwl AN706 (Nodyn: ystod mewnbwn porthladd AD: -5V ~ + 5V).
Dadlwythwch y rhaglen i'r FPGA gan ddefnyddio meddalwedd Quartus II neu ISE (os oes angen y rhaglenni profi arnoch, anfonwch e-bost at rachel.zhou@alinx.com.cn).

Agorwch yr offeryn cynorthwyydd dadfygio cyfresol a gosodwch gyfradd baud cyfathrebu'r porthladd cyfresol fel a ganlyn
Ffigur 9-1: Yr Offeryn Cynorthwyol Dadfygio Cyfresol
Mae'r cyftagBydd gwerth mewnbwn signal 8-sianel y modiwl AN706 yn ymddangos yn y cyfathrebiad cyfresol. (Oherwydd bod y data 8-ffordd yn cael ei arddangos mewn un llinell yn y cynorthwyydd dadfygio cyfresol, mae angen i ni ehangu'r rhyngwyneb.)

Ffigur 9-2: Cyfathrebu Cyfresol

Mae'r data uchod yn 8 sianel o ddata heb fewnbwn signal, oherwydd bod y mewnbwn signal AD mewn cyflwr arnawf, ac mae'r data allbwn trosi AD tua 1.75V.
Example: Os ydych chi'n cysylltu mewnbwn sianel 1 gyda'r pin prawf 3.3V ar y modiwl AN706 gyda llinell DuPont i brofi'r gyfroltage o 3.3V ar y modiwl.

Ffigur 9-3: Sianel 1 gyda phin prawf 3.3V

Ar yr adeg hon, mae data mesur AD1 a ddangosir ar y rhyngwyneb cyfresol tua +3.3074.

Ffigur 9-4: Prawf pin cyftage arddangos ar y rhyngwyneb cyfresol

Rhan 10: AN706 Cywirdeb Mesur Modiwl

Trwy fesur y cyftage a'r foltmedr manwl uchel, mae cywirdeb mesur gwirioneddol y modiwl AD706 o fewn 0.5mV o fewn y -5V i +5V cyftagystod mewnbwn e.
Mae'r tabl canlynol yn dangos canlyniadau wyth sianel ar gyfer pedair cyfrol analogtages. Y golofn gyntaf yw'r data a fesurir gan y multimedr digidol manwl uchel, a'r wyth colofn olaf yw canlyniadau mesuriad modiwl AD y modiwl AD.

Tabl 10-1: Profi Cyftage

Yn y drefn brawf hon, y pelawdauampni ddefnyddir hidlydd galluogi ling override i wella cywirdeb y modiwl AN706. Ar gyfer defnyddwyr sydd am wella ymhellach gywirdeb sampling a'r sampnid yw cyflymder ling yn uchel, gellir ei osod yn y rhaglen. Dull sampling chwyddo, gallwch osod y pelawdauampcymhareb ling yn y rhaglen.

Rhan 11: AN706 Disgrifiad rhaglen prawf modiwl

Mae'r canlynol yn ddisgrifiad byr o'r syniadau ar gyfer pob rhaglen brawf Verilog, a gall defnyddwyr hefyd gyfeirio at y disgrifiad nodyn yn y cod.

Rhaglen lefel uchaf: ad706_test.v
Diffiniwch y modiwlau FPGA ac AN706 a'r porthladd cyfresol i dderbyn ac anfon y mewnbwn a'r allbwn signal, ac ar unwaith tri is-reolwaith (ad7606.v, volt_cal.v ac uart.v).
Rhaglen caffael data AD: ad7606.v
Yn ôl amseriad yr AD7606, aampgyda 16 signalau analog AD trosi data 16-did. Mae'r rhaglen yn gyntaf yn anfon y signal CONVSTAB i'r AD7606 i ddechrau trosi data AD, ac yn aros i'r signal Prysur fynd yn isel i ddarllen data sianel AD 1 i sianel 16 yn eu trefn.
AD Voltage Trosi (1 LSB)=5V/ 32758=0.15 mV

Cyftage rhaglen drawsnewid ar gyfer data AD: volt_cal.v Mae'r rhaglen yn trosi'r data 16-did a gasglwyd o ad7606.v, Bit[15] yn arwyddion cadarnhaol a negyddol, ac mae Bit[14:0] yn ei drawsnewid yn gyfrol yn gyntaftage gwerth yn ôl y fformiwla ganlynol, ac yna'n trosi'r cyfrol hecsadegoltage gwerth i mewn i god BCD 20-digid.
Rhaglen anfon porthladd cyfresol: uart.v Amseru yn anfon 8 sianel o gyftage data i'r PC trwy uart. Ceir cloc trosglwyddo'r porthladd cyfresol trwy rannu'r amledd â 50Mhz, a'r gyfradd baud yw 9600bps.

www.alinx.com

Dogfennau / Adnoddau

ALINX AN706 S ar yr un prydampling Modiwl OC 16-Did Aml-Sianeli [pdfLlawlyfr Defnyddiwr
AN706 S ar y prydampling Modiwl 16-Did OC Aml-Sianeli, AN706, S ar y Cydampling Modiwl OC 16-Did Aml-Sianeli, SampModiwl 16-Did OC Aml-Sianeli, Modiwl OC 16-Did Aml-Sianeli, Modiwl OC 16-Did, Modiwl OC, Modiwl

Cyfeiriadau

Llawlyfr Defnyddiwr

Rhan 1: Paramedrau Modiwl Caffael 8-Sianel AD