ALPHA DATA ADM-PCIE-9H3 Utendaji wa Juu Kadi ya Kuchakata ya FPGA

Utangulizi

ADM-PCIE-9H3 ni kadi ya utendakazi inayoweza kusanidiwa upya inayokusudiwa kwa ajili ya programu za Kituo cha Data, inayoangazia Xilinx Virtex UltraScale+ Plus FPGA yenye Kumbukumbu ya Kikomo cha Juu (HBM).

Sifa Muhimu

• PCIe Gen1/2/3 x1/2/4/8/16 capable
• Usanidi wa usimamizi wa joto usio na nguvu na unaofanya kazi
• 1/2 urefu, chini profile, kipengele cha fomu ya x16 ya makali ya PCIe
• Kumbukumbu ya 8GB ya HBM on-die yenye uwezo wa 460GB/s
• Ngome moja ya QSFP-DD yenye viwango vya data hadi Gbps 28 kwa kila chaneli 8 (Gbps 224)
• Viunganishi vya njia 8 vya Ultraport SlimSAS vinavyoendana na OpenCAPI na vinafaa kwa upanuzi wa IO.
• Inaauni VU33P au VU35P Virtex UltraScale+ FPGAs
• Paneli ya mbele na makali ya nyuma JTAG ufikiaji kupitia bandari ya USB
• FPGA inaweza kusanidiwa kupitia USB/JTAG na mweko wa usanidi wa SPI
• Voltage, ufuatiliaji wa sasa na halijoto
• Ishara 8 za GPIO na ingizo 1 la muda lililotengwa

Kanuni ya Agizo
ADM-PCIE-9H3
ADM-PCIE-9H3/NF (bila feni ya hiari)
Tazama http://www.alpha-data.com/pdfs/adm-pcie-9h3.pdf kwa chaguzi kamili za kuagiza.

Maelezo ya Bodi

Vipimo vya Kimwili
ADM-PCIE-9H3 inatii marekebisho 3.0 ya PCI Express CEM.
Jedwali la 1: Vipimo vya Mitambo (Inc. Paneli ya Mbele)

Maelezo	Pima
Jumla ya Dy	80.1 mm
Jumla ya Dx	181.5 mm
Jumla ya Dz	19.7 mm
Uzito	gramu 350

Mahitaji ya Chassis

PCI Express
ADM-PCIE-9H3 ina uwezo wa PCIe Gen 1/2/3 na njia 1/2/4/8/16, kwa kutumia Kizuizi Kilichounganishwa cha Xilinx kwa PCI Express.

Mahitaji ya Mitambo
Nafasi ya PCIe ya njia 16 inahitajika kwa upatanifu wa kiufundi.

Mahitaji ya Nguvu
ADM-PCIE-9H3 huchota nguvu zote kutoka kwa PCIe Edge. Kulingana na vipimo vya PCIe, hii inapunguza matumizi ya nguvu ya kadi hadi kiwango cha juu cha 75W.
Ukadiriaji wa matumizi ya nishati unahitaji matumizi ya lahajedwali ya Xilinx XPE na zana ya kukadiria nishati inayopatikana kutoka kwa Data ya Alpha. Tafadhali wasiliana na support@alpha-data.com ili kupata zana hii.
Nguvu inayopatikana kwa reli zilizohesabiwa kwa kutumia XPE ni kama ifuatavyo.

Jedwali la 2: Nguvu Inayopatikana Kwa Reli

Voltage	Jina la Chanzo	Uwezo wa Sasa
0.72-0.90	VCC_INT + VCCINT_IO + VCC_BRM	42A
0.9	MGTAVCC	5A
1.2	MGTAVTT	9A
1.2	VCC_HBM * VCC_IO_HBM	14A
1.8	VCCAUX + VCCAUX_IO + VCO_1.8V	1.5A
1.8	MGVCCAUX	0.5A
2.5	VCAUX_HBM	2.2A
3.3	3.3V kwa Optics	3.6A

Utendaji wa joto
Ikiwa halijoto ya msingi ya FPGA itazidi nyuzi joto 105, muundo wa FPGA utafutwa ili kuzuia kadi kupata joto kupita kiasi.
ADM-PCIE-9H3 inakuja na sinki la joto ili kupunguza halijoto ya FPGA, ambayo kwa kawaida ndiyo sehemu yenye joto zaidi kwenye kadi. Joto la joto la FPGA lazima lisalie chini ya nyuzi joto 100. Ili kuhesabu halijoto ya FPGA, chukua nguvu ya programu yako, zidisha kwa Theta JA kutoka kwenye jedwali lililo hapa chini, na uongeze halijoto ya mazingira ya ndani ya mfumo wako. Grafu hapa chini inaonyesha mistari miwili, moja ilijaribiwa kwenye duct na sanda zilizowekwa, na nyingine ilijaribiwa bila sanda. Utendaji kwa ujumla ni bora bila sanda, lakini hutoa ushughulikiaji ulioboreshwa na kupunguza mzunguko wa hewa tena katika seva za kompakt. Sanda inaweza kuondolewa kwa kutumia kiendeshi cha 1/16″ hex. Ikiwa unatumia feni iliyo na ubao, utapata theta JA ni takriban 1.43 degC/W kwa ubao katika hali ya hewa tulivu ikiwa na au bila sanda iliyosakinishwa.
Upotezaji wa nishati unaweza kukadiriwa kwa kutumia kikadirio cha nguvu cha Alpha Data kwa kushirikiana na Kikadirio cha Nguvu cha Xilinx (XPE) kinachoweza kupakuliwa kwa http://www.xilinx.com/products/technology/power/xpe.html. Pakua
zana ya UltraScale na uweke kifaa kwa Virtex UltraScale+, VU33P, FSVH2104, -2, -2L, au -3, iliyopanuliwa. Weka halijoto tulivu kwenye mazingira ya mfumo wako na uchague 'ubatilishaji wa mtumiaji' kwa theta JA inayofaa na uweke kielelezo kinachohusishwa na mfumo wako wa LFM katika sehemu tupu. Endelea kuweka vipengele vyote vinavyotumika vya muundo na matumizi katika vichupo vifuatavyo vya lahajedwali. Ifuatayo, pata kikadiriaji cha nguvu cha 9H3 kutoka kwa Data ya Alpha kwa kuwasiliana
support@alpha-data.com. Kisha utachomeka takwimu za nguvu za FPGA pamoja na takwimu za moduli ya Macho ili kupata makadirio ya kiwango cha ubao.

Udhibiti Amilifu wa VS Asili wa Joto
Meli za ADM-PCIE-9H3 zenye kipeperushi kidogo cha hiari kwa ajili ya kupoeza amilifu katika mifumo yenye mtiririko duni wa hewa. Ikiwa ADM-PCIE-9H3 itasakinishwa kwenye seva yenye mtiririko wa hewa unaodhibitiwa, chaguo la kuagiza /NF linaweza kutumiwa kupokea kadi bila kipande hiki cha ziada. Mashabiki wana muda mfupi zaidi wa wastani kati ya kutofaulu (MTBF) kuliko mkusanyiko wote, kwa hivyo kadi tulizo na matarajio ya maisha marefu zaidi kabla ya kuhitaji matengenezo. ADM-PCIE-9H3 pia inajumuisha kidhibiti kasi cha feni, kuruhusu kasi ya feni inayobadilika kulingana na halijoto ya kufa, na
kugundua feni iliyoshindwa (angalia sehemu ya Vidhibiti vya Mashabiki).

Ubinafsishaji
Data ya Alpha hutoa chaguzi nyingi za ubinafsishaji kwa bidhaa zilizopo za nje ya rafu (COTS).
Baadhi ya chaguzi ni pamoja na, lakini sio mdogo kwa: ngome za ziada za mitandao katika nafasi zilizo karibu au mtaalamu kamilifile, sinki za joto zilizoimarishwa, baffles, na nyongeza za mzunguko.
Tafadhali wasiliana sales@alpha-data.com ili kupata nukuu na kuanza mradi wako leo.

Maelezo ya Utendaji

Zaidiview
ADM-PCIE-9H3 ni jukwaa la kompyuta linaloweza kurekebishwa upya na Virtex UltraScale+ VU33P/VU35P FPGA, kiolesura cha Gen3x16 PCIe, 8GB ya kumbukumbu ya HBM, ngome moja ya QSFP-DD, kiunganishi kinachoendana na OpenCAPI Ultraport SlimSAS pia chenye uwezo wa 28. ingizo lililotengwa kwa mpigo wa ulandanishi wa muda, kichwa cha pini 12 kwa matumizi ya matumizi ya jumla (saa, pini za kudhibiti, utatuzi, n.k.), LED za paneli za mbele, na kifuatiliaji dhabiti cha mfumo.

Swichi
ADM-PCIE-9H3 ina swichi ya octal DIP SW1, iliyoko upande wa nyuma wa ubao. Kazi ya kila swichi katika SW1 imefafanuliwa hapa chini:

Jedwali la 3: Badilisha Kazi

Badili	Chaguomsingi la Kiwanda	Kazi	OFF Jimbo	KWENYE Jimbo
SW1-1	IMEZIMWA	Badili ya Mtumiaji 0	Bandika AW33 = '1'	Pin BF52 = '0'
SW1-2	IMEZIMWA	Badili ya Mtumiaji 1	Pini AY36 = '1'	Pin BF47 = '0'
SW1-3	IMEZIMWA	Imehifadhiwa	Imehifadhiwa	Imehifadhiwa
SW1-4	IMEZIMWA	Zima	Bodi itaongeza nguvu	Zima nguvu mara moja
SW1-5	IMEZIMWA	Hali ya Huduma	Uendeshaji wa Mara kwa Mara	Hali ya huduma ya sasisho la programu
SW1-6	ON	HOST_I2 C_EN	Sysmon juu ya PCIe I2C	Sysmon pekee
SW1-7	ON	CAPI_VP D_EN	OpenCAPI VPD inapatikana	OpenCAPI VPD imetengwa
SW1-8	ON	CAPI_VP D_WP	CAPI VPD inalindwa	CAPI VPD inaweza kuandikwa

Tumia IO Standard “LVCMOS18” unapobana pini za kubadili mtumiaji.

LEDs
Kuna taa 7 za LED kwenye ADM-PCIE-9H3, 4 ambazo ni za madhumuni ya jumla na ambazo maana yake inaweza kufafanuliwa na mtumiaji. Nyingine 3 zina kazi zisizobadilika zilizoelezewa hapa chini:

Jedwali la 4: Maelezo ya LED

Comp. Kumb.	Kazi	KWENYE Jimbo	OFF Jimbo
D1	LED_G1	Mtumiaji amefafanuliwa '0'	Mtumiaji amefafanuliwa '1'
D3	LED_A1	Mtumiaji amefafanuliwa '0'	Mtumiaji amefafanuliwa '1'
D4	IMEKWISHA	FPGA imesanidiwa	FPGA haijasanidiwa
D5	Hali 1	Tazama Ufafanuzi wa hali ya LED
D6	Hali 0	Tazama Ufafanuzi wa hali ya LED
D7	LED_A0	Mtumiaji amefafanuliwa '0'	Mtumiaji amefafanuliwa '1'
D9	LED_G0	Mtumiaji amefafanuliwa '0'	Mtumiaji amefafanuliwa '1'

Tazama Jedwali la Pinout la Sehemu kwa orodha kamili ya neti na pini za LED zinazodhibitiwa na mtumiaji

Kufunga
ADM-PCIE-9H3 hutoa suluhu za saa ya marejeleo nyumbufu kwa quadi nyingi za transceiver za gigabit nyingi na kitambaa cha FPGA. Saa yoyote nje ya Kisanishi cha Saa ya Si5338 inaweza kusanidiwa tena kutoka kwa kiolesura cha mbele cha USB USB au mlango wa mfululizo wa Alpha Data wa FPGA. Hii humruhusu mtumiaji kusanidi takriban masafa yoyote ya saa kiholela wakati wa matumizi ya programu. Masafa ya juu ya saa ni 312.5MHz.
Pia kuna kidhibiti cha jitter cha Si5328. Hii inaweza kutoa saa safi na zinazolingana kwa maeneo ya QSFP-DD na OpenCAPI (SlimSAS) katika masafa mengi ya saa. Vifaa hivi hutumia kumbukumbu tete pekee, kwa hivyo muundo wa FPGA utahitaji kusanidi upya ramani ya usajili baada ya tukio lolote la mzunguko wa nishati.
Majina yote ya saa katika sehemu iliyo hapa chini yanaweza kupatikana katika Jedwali Kamili la Pinout.

Si5328
Ikiwa upunguzaji wa jitter unahitajika tafadhali angalia hati za marejeleo za Si5328.
https://www.silabs.com/Support%20Documents/TechnicalDocs/Si5328.pdf
Vioo vya miunganisho ya mzunguko Xilinx VCU110 na VCU108, tafadhali angalia Bodi za Xilinx Dev kwa marejeleo

Saa za Marejeleo za PCIe
Njia 16 za MGT zilizounganishwa kwenye ukingo wa kadi ya PCIe hutumia vigae vya MGT 224 hadi 227 na hutumia mfumo wa saa 100 MHz (jina halisi la PCIE_REFCLK).
Vinginevyo, saa safi ya MHz 100 inapatikana pia (jina halisi PCIE_LCL_REFCLK).

Saa ya kitambaa
Muundo hutoa saa ya kitambaa (jina halisi FABRIC_SRC_CLK) ambayo chaguomsingi ni 300 MHz. Saa hii inakusudiwa kutumika kwa vipengele vya IDELAY katika miundo ya FPGA. Saa ya kitambaa imeunganishwa kwenye pini ya Saa ya Kimataifa (GC).
DIFF_TERM_ADV = TERM_100 inahitajika ili kusitisha LVDS

Saa ya Msaidizi
Muundo hutoa saa ya ziada (jina halisi AUX_CLK) ambayo chaguomsingi ni 300 MHz. Saa hii inaweza kutumika kwa madhumuni yoyote na imeunganishwa kwa pini ya Saa ya Ulimwenguni (GC).
DIFF_TERM_ADV = TERM_100 inahitajika ili kusitisha LVDS

Saa ya Kupanga (EMCCLK)
Saa ya 100MHz (jina halisi EMCCLK_B) huingizwa kwenye pini ya EMCCLK ili kuendesha kifaa cha SPI flash wakati wa usanidi wa FPGA. Kumbuka kuwa hii si pini ya IO yenye uwezo wa saa ya kimataifa.

QSFP-DD
Ngome ya QSFP-DD iko katika vigae vya MGT 126 na 127 na hutumia saa ya marejeleo ya 161.1328125MHz.
Kumbuka kwamba mzunguko huu wa saa unaweza kubadilishwa hadi masafa ya saa yoyote ya kiholela hadi 312MHz kwa kupanga upya kiosisiosilata cha saa cha Si5338 kupitia kifuatiliaji cha mfumo. Hili linaweza kufanywa kwa kutumia API ya Data ya Alpha au kupitia USB na zana zinazofaa za Programu ya Data ya Alpha.
Angalia majina halisi QSFP_CLK* kwa maeneo ya siri.
Ngome ya QSFP-DD pia iko hivi kwamba inaweza kufungwa kutoka kwa kizidishio cha saa cha Si5328 jitter attenuator.
Tazama majina halisi SI5328_OUT_1* kwa maeneo ya siri.

Ultraport SlimSAS (OpenCAPI)
Kiunganishi cha Ultraport SlimSAS kiko katika kigae cha MGT 124 na 125.
Kwa OpenCAPI saa ya nje ya 156.25MHz hutolewa kupitia kebo. Angalia majina halisi CAPI_CLK_0* kwa maeneo ya kipini cha saa.
Chanzo kingine cha saa mbadala cha kiolesura hiki ni kisanishi cha saa cha Si5338 ambacho kimebadilishwa kuwa 161.1328125MHz. Angalia majina halisi CAPI_CLK_1* kwa maeneo ya siri. Kumbuka kwamba mzunguko huu wa saa unaweza kubadilishwa hadi masafa ya saa yoyote ya kiholela hadi 312MHz kwa kupanga upya kiosisiosilata cha saa cha Si5338 kupitia kifuatiliaji cha mfumo. Hili linaweza kufanywa kwa kutumia API ya Data ya Alpha au kupitia USB na zana zinazofaa za Programu ya Data ya Alpha.
Kwa programu nyeti za jitter, kiolesura hiki kinaweza kufungwa kutoka kwa kidhibiti cha jitter cha Si5328. Angalia majina halisi SI5328_OUT_0* kwa maeneo ya siri.

PCI Express

ADM-PCIE-9H3 ina uwezo wa PCIe Gen 1/2/3 na njia 1/2/4/8/16. FPGA huendesha njia hizi moja kwa moja kwa kutumia kizuizi cha Integrated PCI Express kutoka Xilinx. Majadiliano ya kasi ya kiungo ya PCIe na idadi ya njia zinazotumiwa kwa ujumla ni ya kiotomatiki na haihitaji uingiliaji kati wa mtumiaji.
Kuweka upya kwa PCI Express (PERST#) kuunganishwa kwa FPGA katika maeneo mawili. Tazama ishara Kamili za Jedwali la Pinout PERST0_1V8_L na PEST1_1V8_L.
Kazi zingine za pini za vichochoro vya mwendo kasi zimetolewa kwenye sehemu ya pini iliyoambatishwa kwenye Jedwali Kamili la Pinout.
Vipimo vya PCI Express vinahitaji kwamba kadi zote za programu-jalizi ziwe tayari kwa kuhesabiwa ndani ya 120ms baada ya nguvu ni halali (100ms baada ya nishati ni halali + 20ms baada ya PERST kutolewa). ADM-PCIE-9H3 inakidhi mahitaji haya inaposanidiwa kutoka kwa mkondo wa sanjari na vizuizi sahihi vya SPI vilivyoelezewa katika sehemu hii:
Usanidi Kutoka kwa Kumbukumbu ya Flash. Kwa maelezo zaidi juu ya usanidi wa tandem, angalia Xilinx xapp 1179.

Kumbuka:
Ubao-mama/ndege za nyuma tofauti zitanufaika kutokana na mipango tofauti ya kusawazisha ya RX ndani ya msingi wa IP ya PCIe iliyotolewa na Xilinx. Alpha Data inapendekeza kutumia mipangilio ifuatayo ikiwa mtumiaji atakumbana na hitilafu za kuunganisha au masuala ya mafunzo na mfumo wake: ndani ya jenereta ya msingi ya IP, badilisha hali ya "Advanced" na ufungue kichupo cha "Mipangilio ya GT", badilisha "hasara ya uwekaji inayotokana na fomu inayoendeshwa na sababu". marekebisho" kutoka "Kadi ya Kuongeza" hadi "Chip-to-Chip" (Angalia Xilinx PG239 kwa maelezo zaidi).

QSFP-DD
Ngome moja ya QSFP-DD inapatikana kwenye paneli ya mbele. Ngome hii ina uwezo wa kuweka nyaya za QSFP28 au QSFP-DD (zinazoendana nyuma). Miundo yote miwili ya shaba ya macho na tulivu inayooana ya QSFP-DD/QSFP28 inatii kikamilifu. Kiolesura cha mawasiliano kinaweza kukimbia hadi 28Gbps kwa kila kituo. Kuna chaneli 8 kote kwenye ngome ya QSFP-DD (jumla ya kipimo cha juu zaidi cha 224Gbps). Ngome hii inafaa kwa 8x 10G/25G, 2x 100G Ethernet, au itifaki nyingine yoyote inayoungwa mkono na Transceivers za Xilinx GTY. Tafadhali angalia Mwongozo wa Mtumiaji wa Xilinx UG578 kwa maelezo zaidi kuhusu uwezo wa vipitisha data.
Ngome ya QSFP-DD ina ishara za udhibiti zilizounganishwa na FPGA. Muunganisho umefafanuliwa katika Jedwali Kamili la Pinout mwishoni mwa hati hii. Nukuu inayotumika katika kazi za pin ni QSFP* na maeneo yamefafanuliwa katika mchoro ulio hapa chini.
Tumia pini za QSFP_SCL_1V8 na QSFP_SDA_1V8 kama ilivyofafanuliwa katika Jedwali la Pinout Kamili ili kuwasiliana na nafasi ya kusajili ya QSFP28.

Kumbuka:
LP_MODE (Njia ya Nguvu ya Chini) kwenye ngome imefungwa chini, tumia kiolesura cha usimamizi ili kuweka sheria za nguvu.

Inawezekana kwa Data ya Alpha kutosheleza mapema ADM-PCIE-9H3 na vijenzi vya QSFP-DD na QSFP28. Jedwali hapa chini linaonyesha nambari ya sehemu ya vipitisha sauti vilivyowekwa wakati wa kuagizwa kwa ubao huu.
Jedwali la 5 : Nambari za Sehemu ya QSFP28

Kanuni ya Agizo	Maelezo	Nambari ya Sehemu	Mtengenezaji
Q10	40G (4×10) Transceiver ya Macho ya QSFP	FTL410QE2C	Finisar
Q14	56G (4×14) Transceiver ya Macho ya QSFP	FTL414QB2C	Finisar
Q25	100G (4×25) QSFP28 Optical Transceiver	Sehemu ya FTLC9558REPM	Finisar

OpenCAPI Ultraport SlimSAS

Vipokezi vya Ultraport SlimSAS vilivyo nyuma ya ubao huruhusu violesura vinavyotii OpenCAPI vinavyotumia 200G (njia 8 kwa 25G). Tafadhali wasiliana na support@alpha-data.com au mwakilishi wako wa IBM kwa maelezo zaidi kuhusu OpenCAPI na manufaa yake.
Kiunganishi cha SlimSAS pia kinaweza kutumika kuunganisha bodi ya ziada ya kuzuka ya 2x QSFP28, mawasiliano. sales@alpha-data.com kwa maelezo zaidi. Vinginevyo, kabati ya kebo itatumika kuunganisha kadi nyingi za ADM-PCIE-9H3 ndani ya chasi.

Ufuatiliaji wa Mfumo
ADM-PCIE-9H3 ina uwezo wa kufuatilia halijoto, voltage, na sasa ya mfumo wa kuangalia juu ya uendeshaji wa bodi. Ufuatiliaji unatekelezwa kwa kutumia kidhibiti kidogo cha Atmel AVR.
Ikiwa joto la msingi la FPGA litazidi nyuzi joto 105, FPGA itafutwa ili kuzuia uharibifu wa kadi.
Dhibiti algoriti ndani ya kidhibiti kidogo angalia mstari kiotomatiki ujazotages na kwenye bodi joto na hisa hufanya taarifa kupatikana kwa FPGA juu ya kiolesura mahususi cha mfululizo kilichojengwa ndani ya kifurushi cha muundo wa marejeleo ya Alpha Data (kuuzwa kando). Taarifa pia inaweza kufikiwa moja kwa moja kutoka kwa kidhibiti kidogo juu ya kiolesura cha USB kwenye paneli ya mbele au kupitia kiolesura cha IPMI kinachopatikana kwenye ukingo wa kadi ya PCIe.

Jedwali la 6: Voltage, Vichunguzi vya Sasa, na Halijoto

Wachunguzi	Kielezo	Kusudi/Maelezo
NK	NK	Kaunta ya muda uliopita (sekunde)
EC	EC	Kaunta ya hafla (mizunguko ya nguvu)
12V	ADC00	Ugavi wa pembejeo wa bodi
12V_I	ADC01	Ingizo la 12V la sasa ndani amps
3.3V	ADC02	Ugavi wa pembejeo wa bodi
3.3V_I	ADC03	Ingizo la 3.3V la sasa ndani amps
3.3V	ADC05	Nguvu ya usaidizi wa pembejeo za bodi
3.3V	ADC05	3.3V kwa macho ya QSFP
2.5V	ADC06	Saa na DRAM juzuu yatage ugavi
1.8V	ADC07	FPGA IO juzuu yatage (VCCO)
1.8V	ADC08	Nguvu ya kipenyo (AVCC_AUX)
1.2V	ADC09	Nguvu ya HBM
1.2V	ADC10	Nguvu ya Transceiver (AVTT)
0.9V	ADC11	Nguvu ya Transceiver (AVCC)
0.85-0.90V	ADC12	BRAM + INT_IO (VccINT_IO)
0.72-0.90V	ADC13	Ugavi wa Msingi wa FPGA (VccINT)
uC_Temp	TMP00	FPGA halijoto ya kutofaulu
Bodi0_Temp	TMP01	Joto la bodi karibu na paneli ya mbele
Bodi1_Temp	TMP02	Joto la bodi karibu na kona ya juu ya nyuma
FPGA_Temp	TMP03	FPGA halijoto ya kutofaulu

LED za Hali ya Kufuatilia Mfumo
LEDs D5 (Nyekundu) na D6 (Kijani) zinaonyesha hali ya afya ya kadi.

Jedwali la 7: Ufafanuzi wa Hali ya LED

LEDs	Hali
Kijani	Inakimbia na hakuna kengele
Kijani + Nyekundu	Kusimama (Imezimwa)
Inang'aa ya Kijani + Nyekundu Inayometa (pamoja)	Tahadhari - kengele muhimu inatumika
Inang'aa ya Kijani + Nyekundu Inayometa (inabadilishana)	Hali ya Huduma
Inang'aa Kijani + Nyekundu	Tahadhari – kengele imewashwa
Nyekundu	Programu dhibiti ya programu haipo au programu dhibiti batili
Inang'aa Nyekundu	Usanidi wa FPGA umefutwa ili kulinda bodi

Vidhibiti vya Mashabiki
Basi la USB la ndani linalodhibitiwa na kifuatiliaji cha mfumo linaweza kufikia kidhibiti cha feni cha MAX6620. Kifaa hiki kinaweza kudhibitiwa kupitia violesura vingi vya mawasiliano vya ufuatiliaji wa mfumo wa ubao, ikijumuisha USB, PCIe Edge SMBUS, na mlango wa mawasiliano wa sysmon wa FPGA. Kidhibiti cha shabiki kiko kwenye basi la I2C 1 kwenye anwani 0x2a. Kwa maswali ya ziada. Wasiliana support@alpha-data.com na maswali ya ziada juu ya kutumia vidhibiti hivi.

Kiolesura cha USB
FPGA inaweza kusanidiwa moja kwa moja kutoka kwa muunganisho wa USB kwenye paneli ya mbele au ukingo wa nyuma wa kadi.
ADM-PCIE-9H3 hutumia Digilent USB-JTAG kisanduku cha kubadilisha fedha ambacho kinaungwa mkono na zana ya programu ya Xilinx. Unganisha kwa urahisi kebo ndogo ya aina ya USB AB kati ya mlango wa USB wa ADM-PCIE-9H3 na kompyuta mwenyeji ambayo Vivado imesakinishwa. Kidhibiti cha Vifaa vya Vivado kitatambua FPGA kiotomatiki na kukuruhusu kusanidi FPGA na PROM ya usanidi wa SBPI.
Kiunganishi sawa cha USB hutumiwa kufikia moja kwa moja mfumo wa kufuatilia mfumo. Yote juzuutages, mikondo, halijoto, na mipangilio ya usanidi wa saa isiyo na tete inaweza kufikiwa kwa kutumia programu ya avr2util ya Alpha Data kwenye kiolesura hiki.
Avr2util ya Windows na kiendeshi cha USB kinachohusika kinaweza kupakuliwa hapa:
https://support.alpha-data.com/pub/firmware/utilities/windows/
Avr2util ya Linux inaweza kupakuliwa hapa:
https://support.alpha-data.com/pub/firmware/utilities/linux/
Tumia "avr2util.exe /?" kuona chaguzi zote.
Kwa mfanoample "avr2util.exe /usbcom com4 display-sensorer" itaonyesha thamani zote za vitambuzi.
Kwa mfanoample "avr2util.exe /usbcom com4 setclknv 1 156250000" itaweka saa ya QSFP hadi 156.25MHz. setclk index 0 = CAPI_CLK_1, index 1 = QSFP_CLK, index 2 = AUX_CLK, index 3 = FABRIC_CLK.
Badilisha 'com4' ili ilingane na nambari ya bandari ya com iliyowekwa chini ya kidhibiti kifaa cha windows

Usanidi
Kuna njia kuu mbili za kusanidi FPGA kwenye ADM-PCIE-9H3:

• Kutoka kwa kumbukumbu ya Flash, kwa kuwasha, kama ilivyoelezwa katika Sehemu ya 3.8.1
• Kwa kutumia kebo ya USB iliyounganishwa kwenye lango la USB Sehemu ya 3.8.2

Usanidi Kutoka kwa Kumbukumbu ya Flash
FPGA inaweza kusanidiwa kiotomatiki ikiwa imewashwa kutoka kwa vifaa viwili vya kumbukumbu ya 256 Mbit QSPI vilivyosanidiwa kama kifaa cha x8 SPI (nambari za sehemu ya Micron MT25QU256ABA8E12-0). Vifaa hivi vya flash kwa kawaida hugawanywa katika kanda mbili za MiByte 32 kila moja, ambapo kila eneo ni kubwa vya kutosha kushikilia mkondo usiofinyizwa kwa VU33P FPGA.
ADM-PCIE-9H3 inasafirishwa kwa njia rahisi ya mwisho ya PCIe iliyo na mkondo wa msingi wa Alpha Data ADXDMA. Data ya Alpha inaweza kupakia katika mitiririko mingine maalum wakati wa jaribio la uzalishaji, tafadhali wasiliana sales@alpha-data.com kwa maelezo zaidi.
Inawezekana kutumia Multiboot na picha mbadala kwenye maunzi haya. Kiolesura mkuu cha usanidi wa SPI na Fallback MultiBoot zimejadiliwa kwa kina katika Xilinx UG570. Kwa kuwasha, FPGA inajaribu kujisanidi yenyewe kiotomatiki katika hali kuu ya mfululizo kulingana na yaliyomo kwenye kichwa katika utayarishaji. file. Vitabu vingi na ICAP vinaweza kutumika kuchaguliwa kati ya maeneo mawili ya usanidi ili kupakiwa kwenye FPGA. Tazama Xilinx UG570 MultiBoot kwa maelezo.
Picha iliyopakiwa pia inaweza kutumia sanjari PROM au sanjari PCIE na mbinu za usanidi wa uga.
Chaguo hizi hupunguza muda wa kuwasha umeme ili kusaidia kukidhi mahitaji ya kuweka upya muda ya PCIe. Sambamba na uga pia huwezesha mfumo wa seva pangishi kusanidi upya mantiki ya FPGA ya mtumiaji bila kupoteza kiungo cha PCIe, kipengele muhimu wakati mfumo uwekaji upya na mizunguko ya nishati si chaguo.
Alpha Data System Monitor pia ina uwezo wa kusanidi upya kumbukumbu ya flash na kupanga upya FPGA.
Hii hutoa utaratibu mzuri wa kushindwa kupanga upya FPGA hata kama itashusha basi la PCIe. Kichunguzi cha mfumo kinaweza kufikiwa kupitia USB kwenye paneli ya mbele na ukingo wa nyuma, au juu ya miunganisho ya SMBUS kwenye ukingo wa PCIe.

Picha za Usanidi wa Kujenga na Kutayarisha

Tengeneza kidogofile na vizuizi hivi (tazama xapp1233):

• set_property BITSTREAM.GENERAL.COMPRESS TRUE [ current_design ]
• set_property BITSTREAM.CONFIG.EXTMASTERCCLK_EN {DIV-1} [current_design]
• set_property BITSTREAM.CONFIG.SPI_32BIT_ADDR NDIYO [current_design]
• set_property BITSTREAM.CONFIG.SPI_BUSWIDTH 8 [current_design]
• set_property BITSTREAM.CONFIG.SPI_FALL_EDGE NDIYO [current_design]
• set_property BITSTREAM.CONFIG.UNUSEDPIN {Pullnone} [current_design]
• set_property CFGBVS GND [ sasa_design ]
• set_property CONFIG_VOLTAGE 1.8 [ sasa_design ]
• set_property BITSTREAM.CONFIG.OVERTEMPSHUTDOWN Washa [sasa_design]

Tengeneza MCS file na mali hizi (write_cfgmem):

• -umbizo la MCS
• - ukubwa wa 64
• -interface SPIx8
• -loadbit "hadi 0x0000000file/filename.bit>” (eneo la 0)
• -loadbit "hadi 0x2000000file/filename.bit>” (Eneo la 1, si lazima)

Programu na meneja wa vifaa vya vivado na mipangilio hii (tazama xapp1233):

• SPI part: mt25qu256-spi-x1_x2_x4_x8
• Hali ya pini zisizo za kusanidi mem I/O: Vuta-none
• Walenga wale wanne files inayotokana na kuandika_cfgmem tcl amri.

Usanidi kupitia JTAG
Kebo ndogo ya USB AB inaweza kuunganishwa kwenye paneli ya mbele au mlango wa nyuma wa USB. Hii inaruhusu FPGA kusanidiwa upya kwa kutumia Kidhibiti cha Vifaa vya Xilinx Vivado kupitia Digilent J iliyojumuishwa.TAG sanduku la kubadilisha fedha. Kifaa kitatambuliwa kiotomatiki katika Kidhibiti cha Vifaa vya Vivado.
Kwa maagizo ya kina zaidi, tafadhali angalia "Kutumia Kidhibiti cha Vifaa vya Vivado Kupanga Kifaa cha FPGA" sehemu ya Xilinx UG908: https://www.xilinx.com/support/documentation/sw_manuals/xilinx2014_1/ug908-vivado-programming-debugging.pdf

Kiunganishi cha GPIO
Chaguo la GPIO linajumuisha kiunganishi chenye uwezo mwingi kilichofunikwa kutoka kwa Molex chenye sehemu nambari 87832-1222 ambayo huwapa watumiaji walio na mahitaji maalum ya IO kuunganishwa moja kwa moja kwa mawimbi ya FPGA.
Plagi ya kuunganisha inayopendekezwa: Molex 0875681273 au 0511101260

Unganisha moja kwa moja Ishara za FPGA
Neti 8 zimesambazwa kwa kichwa cha GPIO, kama seti nne za jozi tofauti. Mawimbi haya yanafaa kwa viwango vyovyote vya kuashiria vinavyotumika vya 1.8V vinavyotumika na usanifu wa Xilinx UltraScale. Tazama Xilinx UG571 kwa chaguzi za IO.
LVDS na 1.8 CMOS ni chaguo maarufu. Faharasa ya ishara ya GPIO ya 0 inafaa kwa muunganisho wa saa ya kimataifa.
Ishara za GPIO za kuunganisha moja kwa moja zimezuiliwa hadi 1.8V kwa swichi ya haraka (74CBTLVD3245PW) ili kulinda FPGA dhidi ya kuzidi.tage kwenye pini za IO. Swichi hii ya haraka huruhusu mawimbi kusafiri kuelekea upande wowote na ohm 4 tu za kizuizi cha mfululizo na chini ya 1ns ya kuchelewa kwa uenezi. Nyavu zimeunganishwa moja kwa moja na FPGA baada ya swichi ya haraka.
Majina ya mawimbi ya kuunganisha moja kwa moja yana lebo GPIO_0_1V8_P/N na GPIO_1_1V8_P/N, n.k. ili kuonyesha polarity na kambi. Migao ya pini ya mawimbi inaweza kupatikana katika Jedwali Kamili la Pinout

Ingizo la Muda
J1.1 na J1.2 zinaweza kutumika kama mawimbi ya pembejeo ya saa pekee (hadi 25MHz). Programu zinaweza kuunganishwa moja kwa moja kwenye kiunganishi cha GPIO, au Alpha Data inaweza kutoa suluhisho la kebo na SMA au kiunganishi sawa kwenye paneli ya mbele. Wasiliana na sales@alpha-data.com kwa chaguo za kiunganishi cha paneli ya mbele.
Kwa maeneo ya kipini, angalia jina la mawimbi ISO_CLK katika Jedwali Kamili la Pinout.
Ishara imetengwa kupitia nambari ya sehemu ya isolator ya macho TLP2367 na 220 ohm ya upinzani wa mfululizo.

Mtumiaji EEPROM
EEPROM ya mtumiaji wa 2Kb I2C imetolewa kwa ajili ya kuhifadhi anwani za MAC au maelezo mengine ya mtumiaji. EEPROM ni sehemu ya nambari CAT34C02HU4IGT4A
Vipini vya anwani A2, A1, na A0 zote zimefungwa kwa '0' ya kimantiki.
Kazi za pini za Andika kulinda (WP), Seri ya Saa (SCL), na Serial Data (SDA) zinaweza kupatikana katika Jedwali la Pinout Kamili lenye majina SPARE_WP, SPARE_SCL, na SPARE_SDA mtawalia.
WP, SDA, na mawimbi ya SCL zote zina vipingamizi vya nje vya kuvuta kwenye kadi.

Kiambatisho A: Jedwali kamili la Pinout

Jedwali la 8: Jedwali kamili la Pinout (inaendelea kwenye ukurasa unaofuata)

Nambari ya siri	Jina la Ishara	Bandika jina	Benki Voltage
BC18	AUX_CLK_PIN_N	IO_L11N_T1U_N9_GC_64	1.8 (LVCMOS18)
BB18	AUX_CLK_PIN_P	IO_L11P_T1U_N8_GC_64	1.8 (LVCMOS18)
BF33	AVR_B2U_1V8	IO_L2P_T0L_N2_66	1.8 (LVCMOS18)
BF31	AVR_HS_B2U_1V8	IO_L1P_T0L_N0_DBC_66	1.8 (LVCMOS18)
BB33	AVR_HS_CLK_1V8	IO_L12N_T1U_N11_GC_66	1.8 (LVCMOS18)
BF32	AVR_HS_U2B_1V8	IO_L1N_T0L_N1_DBC_66	1.8 (LVCMOS18)
BA33	AVR_MON_CLK_1V8	IO_L12P_T1U_N10_GC_66	1.8 (LVCMOS18)
BF34	AVR_U2B_1V8	IO_L2N_T0L_N3_66	1.8 (LVCMOS18)
AK39	CAPI_CLK_0_PIN_N	MGTREFCLK0N_124	MGT REFCLK
AK38	CAPI_CLK_0_PIN_P	MGTREFCLK0P_124	MGT REFCLK
AF39	CAPI_CLK_1_PIN_N	MGTREFCLK0N_125	MGT REFCLK
AF38	CAPI_CLK_1_PIN_P	MGTREFCLK0P_125	MGT REFCLK
BF17	CAPI_I2C_SCL_1V8	IO_L1P_T0L_N0_DBC_64	1.8 (LVCMOS18)
BF16	CAPI_I2C_SDA_1V8	IO_L1N_T0L_N1_DBC_64	1.8 (LVCMOS18)
BF19	CAPI_INT/RESET_1V8	IO_L2P_T0L_N2_64	1.8 (LVCMOS18)
BF43	CAP_RX0_N	MGTYRXN0_124	MGT
BF42	CAP_RX0_P	MGTYRXP0_124	MGT
BD44	CAP_RX1_N	MGTYRXN1_124	MGT
BD43	CAP_RX1_P	MGTYRXP1_124	MGT
BB44	CAP_RX2_N	MGTYRXN2_124	MGT
BB43	CAP_RX2_P	MGTYRXP2_124	MGT
AY44	CAP_RX3_N	MGTYRXN3_124	MGT
AY43	CAP_RX3_P	MGTYRXP3_124	MGT
BC46	CAP_RX4_N	MGTYRXN0_125	MGT
BC45	CAP_RX4_P	MGTYRXP0_125	MGT
BA46	CAP_RX5_N	MGTYRXN1_125	MGT
BA45	CAP_RX5_P	MGTYRXP1_125	MGT
AW46	CAP_RX6_N	MGTYRXN2_125	MGT
AW45	CAP_RX6_P	MGTYRXP2_125	MGT
AV44	CAP_RX7_N	MGTYRXN3_125	MGT
AV43	CAP_RX7_P	MGTYRXP3_125	MGT
AT39	CAPI_TX0_N	MGTYTXN0_124	MGT
AT38	CAPI_TX0_P	MGTYTXP0_124	MGT

Nambari ya siri	Jina la Ishara	Bandika jina	Benki Voltage
AR41	CAPI_TX1_N	MGTYTXN1_124	MGT
AR40	CAPI_TX1_P	MGTYTXP1_124	MGT
AP39	CAPI_TX2_N	MGTYTXN2_124	MGT
AP38	CAPI_TX2_P	MGTYTXP2_124	MGT
AN41	CAPI_TX3_N	MGTYTXN3_124	MGT
AN40	CAPI_TX3_P	MGTYTXP3_124	MGT
AM39	CAPI_TX4_N	MGTYTXN0_125	MGT
AM38	CAPI_TX4_P	MGTYTXP0_125	MGT
AL41	CAPI_TX5_N	MGTYTXN1_125	MGT
AL40	CAPI_TX5_P	MGTYTXP1_125	MGT
AJ41	CAPI_TX6_N	MGTYTXN2_125	MGT
AJ40	CAPI_TX6_P	MGTYTXP2_125	MGT
AG41	CAPI_TX7_N	MGTYTXN3_125	MGT
AG40	CAPI_TX7_P	MGTYTXP3_125	MGT
AV26	EMCCLK_B	IO_L24P_T3U_N10_EMCCLK_65	1.8 (LVCMOS18)
BA31	FABRIC_CLK_PIN_N	IO_L13N_T2L_N1_GC_QBC_66	1.8 (LVDS yenye DIFF_TERM_ADV)
AY31	FABRIC_CLK_PIN_P	IO_L13P_T2L_N0_GC_QBC_66	1.8 (LVDS yenye DIFF_TERM_ADV)
BA8	FPGA_FLASH_CE0_L	RDWR_FCS_B_0	1.8 (LVCMOS18)
AW24	FPGA_FLASH_CE1_L	IO_L2N_T0L_N3_FWE_FCS2_B_65	1.8 (LVCMOS18)
AW7	FPGA_FLASH_DQ0	D00_MOSI_0	1.8 (LVCMOS18)
AV7	FPGA_FLASH_DQ1	D01_DIN_0	1.8 (LVCMOS18)
AW8	FPGA_FLASH_DQ2	D02_0	1.8 (LVCMOS18)
AV8	FPGA_FLASH_DQ3	D03_0	1.8 (LVCMOS18)
AV28	FPGA_FLASH_DQ4	IO_L22P_T3U_N6_DBC_AD0P _D04_65	1.8 (LVCMOS18)
AW28	FPGA_FLASH_DQ5	IO_L22N_T3U_N7_DBC_AD0N _D05_65	1.8 (LVCMOS18)
BB28	FPGA_FLASH_DQ6	IO_L21P_T3L_N4_AD8P_D06_65	1.8 (LVCMOS18)
BC28	FPGA_FLASH_DQ7	IO_L21N_T3L_N5_AD8N_D07_65	1.8 (LVCMOS18)
BA19	GPIO_0_1V8_N	IO_L13N_T2L_N1_GC_QBC_64	1.8 (LVCMOS18au LVDS)
AY19	GPIO_0_1V8_P	IO_L13P_T2L_N0_GC_QBC_64	1.8 (LVCMOS18au LVDS)
AY20	GPIO_1_1V8_N	IO_L15N_T2L_N5_AD11N_64	1.8 (LVCMOS18au LVDS)
AY21	GPIO_1_1V8_P	IO_L15P_T2L_N4_AD11P_64	1.8 (LVCMOS18au LVDS)
AW20	GPIO_2_1V8_N	IO_L16N_T2U_N7_QBC_AD3N_64	1.8 (LVCMOS18au LVDS)

Nambari ya siri	Jina la Ishara	Bandika jina	Benki Voltage
AV20	GPIO_2_1V8_P	IO_L16P_T2U_N6_QBC_AD3P_64	1.8 (LVCMOS18au LVDS)
AW18	GPIO_3_1V8_N	IO_L17N_T2U_N9_AD10N_64	1.8 (LVCMOS18au LVDS)
AW19	GPIO_3_1V8_P	IO_L17P_T2U_N8_AD10P_64	1.8 (LVCMOS18au LVDS)
BA27	IBM_PERST_1V8_L	IO_L20P_T3L_N2_AD1P_D08_65	1.8 (LVCMOS18)
BA18	ISO_CLK_1V8	IO_L14P_T2L_N2_GC_64	1.8 (LVCMOS18)
AD8	PCIE_LCL_REFCLK_PIN_N	MGTREFCLK0N_226	MGT REFCLK
AD9	PCIE_LCL_REFCLK_PIN_P	MGTREFCLK0P_226	MGT REFCLK
AF8	PCIE_REFCLK_1_PIN_N	MGTREFCLK0N_225	MGT REFCLK
AF9	PCIE_REFCLK_1_PIN_P	MGTREFCLK0P_225	MGT REFCLK
AB8	PCIE_REFCLK_2_PIN_N	MGTREFCLK0N_227	MGT REFCLK
AB9	PCIE_REFCLK_2_PIN_P	MGTREFCLK0P_227	MGT REFCLK
AL1	PCIE_RX0_N	MGTYRXN3_227	MGT
AL2	PCIE_RX0_P	MGTYRXP3_227	MGT
AM3	PCIE_RX1_N	MGTYRXN2_227	MGT
AM4	PCIE_RX1_P	MGTYRXP2_227	MGT
BA1	PCIE_RX10_N	MGTYRXN1_225	MGT
BA2	PCIE_RX10_P	MGTYRXP1_225	MGT
BC1	PCIE_RX11_N	MGTYRXN0_225	MGT
BC2	PCIE_RX11_P	MGTYRXP0_225	MGT
AY3	PCIE_RX12_N	MGTYRXN3_224	MGT
AY4	PCIE_RX12_P	MGTYRXP3_224	MGT
BB3	PCIE_RX13_N	MGTYRXN2_224	MGT
BB4	PCIE_RX13_P	MGTYRXP2_224	MGT
BD3	PCIE_RX14_N	MGTYRXN1_224	MGT
BD4	PCIE_RX14_P	MGTYRXP1_224	MGT
BE5	PCIE_RX15_N	MGTYRXN0_224	MGT
BE6	PCIE_RX15_P	MGTYRXP0_224	MGT
AK3	PCIE_RX2_N	MGTYRXN1_227	MGT
AK4	PCIE_RX2_P	MGTYRXP1_227	MGT
AN1	PCIE_RX3_N	MGTYRXN0_227	MGT
AN2	PCIE_RX3_P	MGTYRXP0_227	MGT
AP3	PCIE_RX4_N	MGTYRXN3_226	MGT
AP4	PCIE_RX4_P	MGTYRXP3_226	MGT
AR1	PCIE_RX5_N	MGTYRXN2_226	MGT
AR2	PCIE_RX5_P	MGTYRXP2_226	MGT

Nambari ya siri	Jina la Ishara	Bandika jina	Benki Voltage
AT3	PCIE_RX6_N	MGTYRXN1_226	MGT
AT4	PCIE_RX6_P	MGTYRXP1_226	MGT
AU1	PCIE_RX7_N	MGTYRXN0_226	MGT
AU2	PCIE_RX7_P	MGTYRXP0_226	MGT
AV3	PCIE_RX8_N	MGTYRXN3_225	MGT
AV4	PCIE_RX8_P	MGTYRXP3_225	MGT
AW1	PCIE_RX9_N	MGTYRXN2_225	MGT
AW2	PCIE_RX9_P	MGTYRXP2_225	MGT
Y4	PCIE_TX0_PIN_N	MGTYTXN3_227	MGT
Y5	PCIE_TX0_PIN_P	MGTYTXP3_227	MGT
AA6	PCIE_TX1_PIN_N	MGTYTXN2_227	MGT
AA7	PCIE_TX1_PIN_P	MGTYTXP2_227	MGT
AL6	PCIE_TX10_PIN_N	MGTYTXN1_225	MGT
AL7	PCIE_TX10_PIN_P	MGTYTXP1_225	MGT
AM8	PCIE_TX11_PIN_N	MGTYTXN0_225	MGT
AM9	PCIE_TX11_PIN_P	MGTYTXP0_225	MGT
AN6	PCIE_TX12_PIN_N	MGTYTXN3_224	MGT
AN7	PCIE_TX12_PIN_P	MGTYTXP3_224	MGT
AP8	PCIE_TX13_PIN_N	MGTYTXN2_224	MGT
AP9	PCIE_TX13_PIN_P	MGTYTXP2_224	MGT
AR6	PCIE_TX14_PIN_N	MGTYTXN1_224	MGT
AR7	PCIE_TX14_PIN_P	MGTYTXP1_224	MGT
AT8	PCIE_TX15_PIN_N	MGTYTXN0_224	MGT
AT9	PCIE_TX15_PIN_P	MGTYTXP0_224	MGT
AB4	PCIE_TX2_PIN_N	MGTYTXN1_227	MGT
AB5	PCIE_TX2_PIN_P	MGTYTXP1_227	MGT
AC6	PCIE_TX3_PIN_N	MGTYTXN0_227	MGT
AC7	PCIE_TX3_PIN_P	MGTYTXP0_227	MGT
AD4	PCIE_TX4_PIN_N	MGTYTXN3_226	MGT
AD5	PCIE_TX4_PIN_P	MGTYTXP3_226	MGT
AF4	PCIE_TX5_PIN_N	MGTYTXN2_226	MGT
AF5	PCIE_TX5_PIN_P	MGTYTXP2_226	MGT
AE6	PCIE_TX6_PIN_N	MGTYTXN1_226	MGT
AE7	PCIE_TX6_PIN_P	MGTYTXP1_226	MGT
AH4	PCIE_TX7_PIN_N	MGTYTXN0_226	MGT

Nambari ya siri	Jina la Ishara	Bandika jina	Benki Voltage
AH5	PCIE_TX7_PIN_P	MGTYTXP0_226	MGT
AG6	PCIE_TX8_PIN_N	MGTYTXN3_225	MGT
AG7	PCIE_TX8_PIN_P	MGTYTXP3_225	MGT
AJ6	PCIE_TX9_PIN_N	MGTYTXN2_225	MGT
AJ7	PCIE_TX9_PIN_P	MGTYTXP2_225	MGT
AW27	PERST0_1V8_L	IO_T3U_N12_PERSTN0_65	1.8 (LVCMOS18)
AY27	PERST1_1V8_L	IO_L23N_T3U_N9_PERSTN1_I­ 2C_SDA_65	1.8 (LVCMOS18)
AD39	QSFP_CLK_PIN_N	MGTREFCLK0N_126	MGT REFCLK
AD38	QSFP_CLK_PIN_P	MGTREFCLK0P_126	MGT REFCLK
AV16	QSFP_INT_1V8_L	IO_L24P_T3U_N10_64	1.8 (LVCMOS18)
BA14	QSFP_MODPRS_L	IO_L22N_T3U_N7_DBC_AD0N_64	1.8 (LVCMOS18)
AV15	QSFP_RST_1V8_L	IO_L24N_T3U_N11_64	1.8 (LVCMOS18)
AU46	QSFP_RX0_N	MGTYRXN0_126	MGT
AU45	QSFP_RX0_P	MGTYRXP0_126	MGT
AT44	QSFP_RX1_N	MGTYRXN1_126	MGT
AT43	QSFP_RX1_P	MGTYRXP1_126	MGT
AR46	QSFP_RX2_N	MGTYRXN2_126	MGT
AR45	QSFP_RX2_P	MGTYRXP2_126	MGT
AP44	QSFP_RX3_N	MGTYRXN3_126	MGT
AP43	QSFP_RX3_P	MGTYRXP3_126	MGT
AN46	QSFP_RX4_N	MGTYRXN0_127	MGT
AN45	QSFP_RX4_P	MGTYRXP0_127	MGT
AK44	QSFP_RX5_N	MGTYRXN1_127	MGT
AK43	QSFP_RX5_P	MGTYRXP1_127	MGT
AM44	QSFP_RX6_N	MGTYRXN2_127	MGT
AM43	QSFP_RX6_P	MGTYRXP2_127	MGT
AL46	QSFP_RX7_N	MGTYRXN3_127	MGT
AL45	QSFP_RX7_P	MGTYRXP3_127	MGT
AW15	QSFP_SCL_1V8	IO_L23P_T3U_N8_64	1.8 (LVCMOS18)
AW14	QSFP_SDA_1V8	IO_L23N_T3U_N9_64	1.8 (LVCMOS18)
AH43	QSFP_TX0_N	MGTYTXN0_126	MGT
AH42	QSFP_TX0_P	MGTYTXP0_126	MGT
AE41	QSFP_TX1_N	MGTYTXN1_126	MGT
AE40	QSFP_TX1_P	MGTYTXP1_126	MGT
AF43	QSFP_TX2_N	MGTYTXN2_126	MGT

Nambari ya siri	Jina la Ishara	Bandika jina	Benki Voltage
AF42	QSFP_TX2_P	MGTYTXP2_126	MGT
AD43	QSFP_TX3_N	MGTYTXN3_126	MGT
AD42	QSFP_TX3_P	MGTYTXP3_126	MGT
AC41	QSFP_TX4_N	MGTYTXN0_127	MGT
AC40	QSFP_TX4_P	MGTYTXP0_127	MGT
AB43	QSFP_TX5_N	MGTYTXN1_127	MGT
AB42	QSFP_TX5_P	MGTYTXP1_127	MGT
AA41	QSFP_TX6_N	MGTYTXN2_127	MGT
AA40	QSFP_TX6_P	MGTYTXP2_127	MGT
Y43	QSFP_TX7_N	MGTYTXN3_127	MGT
Y42	QSFP_TX7_P	MGTYTXP3_127	MGT
AV36	SI5328_1V8_SCL	IO_L24N_T3U_N11_66	1.8 (LVCMOS18)
AV35	SI5328_1V8_SDA	IO_L24P_T3U_N10_66	1.8 (LVCMOS18)
AE37	SI5328_OUT_0_PIN_N	MGTREFCLK1N_125	MGT REFCLK
AE36	SI5328_OUT_0_PIN_P	MGTREFCLK1P_125	MGT REFCLK
AB39	SI5328_OUT_1_PIN_N	MGTREFCLK0N_127	MGT REFCLK
AB38	SI5328_OUT_1_PIN_P	MGTREFCLK0P_127	MGT REFCLK
BB19	SI5328_REFCLK_IN_N	IO_L12N_T1U_N11_GC_64	1.8 (LVDS)
BB20	SI5328_REFCLK_IN_P	IO_L12P_T1U_N10_GC_64	1.8 (LVDS)
AV33	SI5328_RST_1V8_L	IO_L22P_T3U_N6_DBC_AD0P_66	1.8 (LVCMOS18)
BE30	SARE_SCL	IO_L5N_T0U_N9_AD14N_66	1.8 (LVCMOS18)
BC30	SARE_SDA	IO_L6P_T0U_N10_AD6P_66	1.8 (LVCMOS18)
BD30	SARE_WP	IO_L6N_T0U_N11_AD6N_66	1.8 (LVCMOS18)
BE31	SRVC_MD_L_1V8	IO_L3P_T0L_N4_AD15P_66	1.8 (LVCMOS18)
AV32	USER_LED_A0_1V8	IO_L18N_T2U_N11_AD2N_66	1.8 (LVCMOS18)
AW32	USER_LED_A1_1V8	IO_T2U_N12_66	1.8 (LVCMOS18)
AY30	USER_LED_G0_1V8	IO_L17N_T2U_N9_AD10N_66	1.8 (LVCMOS18)
AV31	USER_LED_G1_1V8	IO_L18P_T2U_N10_AD2P_66	1.8 (LVCMOS18)
AW33	USR_SW_0	IO_L22N_T3U_N7_DBC_AD0N_66	1.8 (LVCMOS18)
AY36	USR_SW_1	IO_L23P_T3U_N8_66	1.8 (LVCMOS18)

Historia ya Marekebisho

Tarehe	Marekebisho	Imebadilishwa Na	Tabia ya Mabadiliko
24 Septemba 2018	1.0	K. Roth	Toleo la Awali
31 Oktoba 2018	1.1	K. Roth	Picha za bidhaa zilizosasishwa, zimebadilisha masafa chaguomsingi ya saa inayoweza kupangwa kwa CAPI_CLK_1 hadi 161MHz
14 Desemba 2018	1.2	K. Roth	Nambari ya sehemu ya usanidi iliyosasishwa, maneno yaliyobadilishwa ya maelezo ya gpio kwa usahihi, uzito ulioongezwa.
24 Oktoba 2019	1.3	K. Roth	Imesasishwa Usanidi kuondoa ramani ya anwani na maelezo sahihi ya uwezo wa sehemu ya kumbukumbu.
25 Januari 2022	1.4	K. Roth	Imesasishwa Joto Utendaji kujumuisha takwimu za ufanisi wa joto na maoni kuhusu athari ya sanda, marejeleo yaliyoondolewa kwa QSFP0 na QSFP1 kutoka kwa sehemu. QSFP-DD na nambari ya sehemu ya kibadilishaji data cha 25Gb.

Huduma kwa Wateja

© 2022 Hakimiliki Alpha Data Parallel Systems Ltd.
Haki zote zimehifadhiwa.
Chapisho hili linalindwa na Sheria ya Hakimiliki, na haki zote zimehifadhiwa. Hakuna sehemu ya chapisho hili inayoweza kunaswa tena, kwa umbo au umbo lolote, bila kibali cha maandishi kutoka kwa Alpha Data Parallel Systems Ltd.
Ofisi Kuu
Anwani: Suite L4A, 160 Dundee Street,
Edinburgh, EH11 1DQ, Uingereza
Simu: +44 131 558 2600
Faksi: +44 131 558 2700
barua pepe: sales@alpha-data.com
webtovuti: http://www.alpha-data.com
Ofisi ya Marekani
Anwani: 10822 West Toller Drive, Suite 250
Littleton, CO 80127
Simu: (303) 954 8768
Faksi: (866) 820 9956 - bila malipo
barua pepe: sales@alpha-data.com
webtovuti: http://www.alpha-data.com

Alama zote za biashara ni mali ya wamiliki husika.
Anwani: Suite L4A, 160 Dundee Street,
Edinburgh, EH11 1DQ, Uingereza
Simu: +44 131 558 2600
Faksi: +44 131 558 2700
barua pepe: sales@alpha-data.com
webtovuti: http://www.alpha-data.com
Anwani: 10822 West Toller Drive, Suite 250
Littleton, CO 80127
Simu: (303) 954 8768
Faksi: (866) 820 9956 - bila malipo
barua pepe: sales@alpha-data.com
webtovuti: http://www.alpha-data.com

Nyaraka / Rasilimali

	ALPHA DATA ADM-PCIE-9H3 Utendaji wa Juu Kadi ya Kuchakata ya FPGA [pdf] Mwongozo wa Mtumiaji ADM-PCIE-9H3 Kadi ya Uchakataji ya Utendaji wa Juu ya FPGA, ADM-PCIE-9H3, Kadi ya Utendaji ya Juu ya FPGA, Kadi ya Kuchakata ya FPGA, Kadi ya Uchakataji
	ALPHA DATA ADM-PCIE-9H3 Utendaji wa Juu Kadi ya Kuchakata ya FPGA [pdf] Mwongozo wa Mtumiaji ADM-PCIE-9H3 Kadi ya Uchakataji ya Utendaji wa Juu ya FPGA, ADM-PCIE-9H3, Kadi ya Uchakataji ya Utendaji wa Juu ya FPGA, Kadi ya Uchakataji ya FPGA, Kadi ya Kuchakata ya FPGA, Kadi ya Uchakataji

Marejeleo

• Mwongozo wa Mtumiaji