ALPHA DATA ADM-PCIE-9H3高性能FPGA处理卡用户手册

ALPHA DATA ADM-PCIE-9H3高性能FPGA处理卡

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介绍

ADM-PCIE-9H3 是一款用于数据中心应用的高性能可重配置计算卡，采用 Xilinx Virtex UltraScale+ Plus FPGA 和高带宽内存 (HBM)。

主要特点

PCIe Gen1/2/3 x1/2/4/8/16 capable
被动和主动热管理配置
1/2 长度，低 profile, x16 边缘 PCIe 外形规格
8GB HBM 片上内存，速度可达 460GB/s
一个 QSFP-DD 笼，每 28 个通道的数据速率最高可达 8 Gbps (224 Gbps)
8个XNUMX lane Ultraport SlimSAS连接器，兼容OpenCAPI，适合IO扩展

支持 VU33P 或 VU35P Virtex UltraScale+ FPGA
前面板和后边缘 JTAG 通过 USB 端口访问
可通过 USB/J 配置 FPGATAG 和 SPI 配置闪存
卷tage、电流、温度监测
8 个 GPIO 信号和 1 个隔离定时输入

订购代码
ADM-PCIE-9H3
ADM-PCIE-9H3/NF（不带可选风扇）
看 http://www.alpha-data.com/pdfs/adm-pcie-9h3.pdf 完整的订购选项。

董事会信息

物理规格
ADM-PCIE-9H3 符合 PCI Express CEM 3.0 版。
表 1：机械尺寸（包括前面板）

描述	措施
总染料	80.1 毫米
总Dx	181.5 毫米
总Dz	19.7 毫米
重量	350 克

底盘要求

PCI Express
ADM-PCIE-9H3 使用 Xilinx Integrated Block for PCI Express，支持具有 1/2/3/1/2 通道的 PCIe Gen 4/8/16。

机械要求
机械兼容性需要 16 通道物理 PCIe 插槽。

电源要求
ADM-PCIE-9H3 从 PCIe Edge 获取所有电源。根据 PCIe 规范，这将卡的功耗限制在最大 75W。
功耗估算需要使用 Xilinx XPE 电子表格和 Alpha Data 提供的功耗估算器工具。请联系 support@alpha-data.com 获取此工具。
使用 XPE 计算的电源轨可用功率如下：

表 2：可用的铁路供电

卷tage	来源名称	当前能力
0.72-0.90	VCC_INT + VCCINT_IO + VCC_BRAM	42A
0.9	MGTAVCC	5A
1.2	名爵汽车	9A
1.2	VCC_HBM * VCC_IO_HBM	14A
1.8	VCCAUX + VCCAUX_IO + VCCO_1.8V	1.5A
1.8	MGTVCCAUX	0.5A
2.5	VCCAUX_HBM	2.2A
3.3	3.3V 用于光学	3.6A

热性能
如果 FPGA 内核温度超过 105 摄氏度，FPGA 设计将被清除以防止卡过热。
ADM-PCIE-9H3 带有散热器以降低 FPGA 的温度，FPGA 通常是卡上的最热点。 FPGA 管芯温度必须保持在 100 摄氏度以下。要计算 FPGA 管芯温度，请使用您的应用功率，乘以下表中的 Theta JA，然后加上您的系统内部环境温度。下图显示了两条线，一条是在安装护罩的管道中测试的，另一条是在没有护罩的情况下测试的。如果没有护罩，性能通常会更好，但它们确实提供了改进的处理并减少了紧凑型服务器中的空气再循环。可以使用 1/16" 六角起子移除护罩。如果您使用电路板随附的风扇，您会发现无论是否安装护罩，电路板在静止空气中的 theta JA 约为 1.43 degC/W。
功率耗散可以通过结合使用 Alpha Data 功率估算器和 Xilinx 功率估算器 (XPE) 进行估算，可从以下网址下载 http://www.xilinx.com/products/technology/power/xpe.html。下载
UltraScale 工具并将器件设置为 Virtex UltraScale+、VU33P、FSVH2104、-2、-2L 或 -3，扩展。将环境温度设置为您的系统环境，并为有效的 theta JA 选择“用户覆盖”，并在空白字段中输入与您的系统 LFM 相关的数字。继续在以下电子表格选项卡中输入所有适用的设计元素和用途。接下来通过联系从 Alpha Data 获取 9H3 功率估算器
support@alpha-data.com. 然后，您将插入 FPGA 功率数据以及光学模块数据以获得电路板级估算值。

主动与被动热管理
ADM-PCIE-9H3 附带一个小型可选鼓风机，用于在气流不畅的系统中进行主动冷却。如果 ADM-PCIE-9H3 将安装在气流受控的服务器中，则可以使用订购选项 /NF 来接收卡，而无需这个额外的部件。风扇的平均故障间隔时间 (MTBF) 比组件的其余部分短得多，因此无源卡在需要维护之前的预期寿命要长得多。 ADM-PCIE-9H3 还包括一个风扇速度控制器，允许根据芯片温度改变风扇速度，以及
检测到故障风扇（请参阅风扇控制器部分）。

自定义
Alpha Data 为现有的商用现成 (COTS) 产品提供广泛的定制选项。
一些选项包括但不限于：相邻插槽中的附加网络笼或全 profile、增强型散热器、挡板和电路附加件。
请联系 sales@alpha-data.com 立即获取报价并开始您的项目。

功能描述

超过view
ADM-PCIE-9H3 是一个多功能的可重配置计算平台，带有一个 Virtex UltraScale+ VU33P/VU35P FPGA、一个 Gen3x16 PCIe 接口、8GB HBM 内存、一个 QSFP-DD 笼、一个兼容 OpenCAPI 的 Ultraport SlimSAS 连接器，也支持 28G/通道，用于定时同步脉冲的隔离输入、用于通用用途（时钟、控制引脚、调试等）的 12 针接头、前面板 LED 和强大的系统监视器。

开关
ADM-PCIE-9H3 有一个八进制 DIP 开关 SW1，位于板的背面。 SW1各开关的作用详述如下：

表 3：开关功能

转变	出厂默认设置	功能	关闭状态	开启状态
SW1-1	离开	用户开关 0	引脚 AW33 = '1'	引脚 BF52 = '0'
SW1-2	离开	用户开关 1	引脚 AY36 = '1'	引脚 BF47 = '0'
SW1-3	离开	预订的	预订的	预订的
SW1-4	离开	关闭电源	董事会将通电	立即断电
SW1-5	离开	服务模式	正常运行	固件更新服务模式
SW1-6	ON	HOST_I2 C_EN	基于 PCIe I2C 的 Sysmon	孤立的 Sysmon
SW1-7	ON	CAPI_VP D_EN	可用的 OpenCAPI VPD	OpenCAPI VPD 隔离
SW1-8	ON	CAPI_VP D_WP	CAPI VPD 被写保护	CAPI VPD 是可写的

约束用户开关引脚时使用 IO 标准“LVCMOS18”。

发光二极管
ADM-PCIE-7H9 上有 3 个 LED，其中 4 个是通用的，用户可以定义其含义。其他 3 个具有如下固定功能：

表 4：LED 详细信息

比较。参考。	功能	开启状态	关闭状态
D1	LED_G1	用户定义的“0”	用户定义的“1”
D3	LED_A1	用户定义的“0”	用户定义的“1”
D4	完毕	FPGA已配置	FPGA 未配置
D5	状态1	看状态 LED 定义
D6	状态0	看状态 LED 定义
D7	LED_A0	用户定义的“0”	用户定义的“1”
D9	LED_G0	用户定义的“0”	用户定义的“1”

有关用户控制的 LED 网络和引脚的完整列表，请参见部分完整的引脚分配表

时钟
ADM-PCIE-9H3 为许多千兆位收发器 quad 和 FPGA 架构提供灵活的参考时钟解决方案。 Si5338 时钟合成器的任何时钟输出均可从前面板 USB USB 接口或 Alpha Data sysmon FPGA 串行端口重新配置。这允许用户在应用程序运行时配置几乎任意时钟频率。最大时钟频率为 312.5MHz。
还有一个可用的 Si5328 抖动衰减器。这可以在许多时钟频率下为 QSFP-DD 和 OpenCAPI (SlimSAS) quad 位置提供干净和同步的时钟。这些设备仅使用易失性存储器，因此 FPGA 设计需要在任何电源循环事件后重新配置寄存器映射。
以下部分中的所有时钟名称都可以在完整的引脚分配表中找到。

Si5328
如果需要抖动衰减，请参阅 Si5328 的参考文档。
https://www.silabs.com/Support%20Documents/TechnicalDocs/Si5328.pdf
电路连接镜像 Xilinx VCU110 和 VCU108，请参阅 Xilinx 开发板以供参考

PCIe 参考时钟
连接到 PCIe 卡边缘的 16 个 MGT 通道使用 MGT 块 224 到 227，并使用系统 100 MHz 时钟（网名 PCIE_REFCLK）。
或者，也可以使用干净的板载 100MHz 时钟（网名 PCIE_LCL_REFCLK）。

织物时钟
该设计提供默认为 300 MHz 的结构时钟（网络名称 FABRIC_SRC_CLK）。该时钟旨在用于 FPGA 设计中的 IDELAY 元件。架构时钟连接到全局时钟 (GC) 引脚。
DIFF_TERM_ADV = TERM_100 需要 LVDS 终止

辅助时钟
该设计提供一个默认为 300 MHz 的辅助时钟（网名 AUX_CLK）。该时钟可用于任何目的，并连接到全局时钟 (GC) 引脚。
DIFF_TERM_ADV = TERM_100 需要 LVDS 终止

编程时钟 (EMCCLK)
一个 100MHz 时钟（网名 EMCCLK_B）被馈送到 EMCCLK 引脚以在 FPGA 配置期间驱动 SPI 闪存设备。请注意，这不是具有全局时钟功能的 IO 引脚。

QSFP 接口
QSFP-DD 笼位于 MGT 块 126 和 127 中，使用 161.1328125MHz 默认参考时钟。
请注意，通过系统监视器对 Si312 可重编程时钟振荡器进行重新编程，可以将该时钟频率更改为高达 5338MHz 的任意时钟频率。这可以使用 Alpha Data API 或通过 USB 使用适当的 Alpha Data Software 工具来完成。
请参阅网络名称 QSFP_CLK* 了解引脚位置。
QSFP-DD 笼的位置也使其可以从 Si5328 抖动衰减器时钟倍频器获得时钟。
有关引脚位置，请参见网络名称 SI5328_OUT_1*。

超端口 SlimSAS (OpenCAPI)
Ultraport SlimSAS 连接器位于 MGT 磁贴 124 和 125 中。
对于 OpenCAPI，通过电缆提供外部 156.25MHz 时钟。请参阅网络名称 CAPI_CLK_0* 以了解电缆时钟引脚位置。
此接口的另一个替代时钟源是 Si5338 时钟合成器，默认为 161.1328125MHz。请参阅网络名称 CAPI_CLK_1* 了解引脚位置。请注意，通过系统监视器对 Si312 可重编程时钟振荡器进行重新编程，可以将该时钟频率更改为高达 5338MHz 的任意时钟频率。这可以使用 Alpha Data API 或通过 USB 使用适当的 Alpha Data Software 工具来完成。
对于抖动敏感的应用，该接口可以从 Si5328 抖动衰减器获取时钟。请参阅网络名称 SI5328_OUT_0* 了解引脚位置。

PCI Express

ADM-PCIE-9H3 支持具有 1/2/3/1/2 通道的 PCIe Gen 4/8/16。 FPGA 使用 Xilinx 的集成 PCI Express 块直接驱动这些通道。对 PCIe 链路速度和所用通道数的协商通常是自动进行的，不需要用户干预。
PCI Express 复位 (PERST#) 在两个位置连接到 FPGA。请参阅完整的引脚分配表信号 PERST0_1V8_L 和 PERST1_1V8_L。
高速通道的其他引脚分配在完整引脚分配表所附的引脚分配中提供
PCI Express 规范要求所有附加卡在电源有效后 120ms 内（电源有效后 100ms + PERST 释放后 20ms）内准备好进行枚举。 ADM-PCIE-9H3 在从具有适当 SPI 约束的串联比特流配置时确实满足此要求，详见本节：
从闪存配置。有关串联配置的更多详细信息，请参阅 Xilinx xapp 1179。

笔记：
不同的主板/背板将受益于 Xilinx 提供的 PCIe IP 核内的不同 RX 均衡方案。如果用户遇到链接错误或系统训练问题，Alpha Data 建议使用以下设置：在 IP 内核生成器中，将模式更改为“高级”并打开“GT 设置”选项卡，更改“形状因数驱动的插入损耗” adjustment”从“Add-in Card”到“Chip-to-Chip”（更多细节参见Xilinx PG239）。

QSFP 接口
前面板提供一个 QSFP-DD 笼。该笼能够容纳 QSFP28 或 QSFP-DD 电缆（向后兼容）。有源光纤和无源铜 QSFP-DD/QSFP28 兼容型号完全兼容。通信接口每通道最高可运行 28Gbps。 QSFP-DD 笼中有 8 个通道（总最大带宽为 224Gbps）。该笼非常适合 8x 10G/25G、2x 100G 以太网或 Xilinx GTY 收发器支持的任何其他协议。有关收发器功能的更多详细信息，请参阅赛灵思用户指南 UG578。
QSFP-DD 笼具有连接到 FPGA 的控制信号。本文档末尾的完整引脚分配表中详细介绍了连接性。引脚分配中使用的符号是 QSFP*，其位置在下图中阐明。
使用完整引脚分配表中详述的 QSFP_SCL_1V8 和 QSFP_SDA_1V8 引脚与 QSFP28 寄存器空间进行通信。

笔记：
笼子的 LP_MODE（低功耗模式）接地，使用管理界面设置电源规则。

Alpha Data 可以为 ADM-PCIE-9H3 预装 QSFP-DD 和 QSFP28 组件。下表显示了与此板一起订购时安装的收发器的部件号。
表 5：QSFP28 部件号

订购代码	描述	零件编号	制造商
问题 10	40G (4×10) QSFP 光收发器	FTL410QE2C	菲尼萨
问题 14	56G (4×14) QSFP 光收发器	FTL414QB2C	菲尼萨
问题 25	100G (4×25) QSFP28 光模块	FTLC9558REPM	菲尼萨

OpenCAPI Ultraport SlimSAS

板背面的 Ultraport SlimSAS 插座允许以 200G（8 个通道，25G）运行的 OpenCAPI 兼容接口。请联系 support@alpha-data.com 或您的 IBM 代表，了解有关 OpenCAPI 及其优势的更多详细信息。
SlimSAS 连接器还可用于连接额外的 2x QSFP28 分线板，请联系 sales@alpha-data.com 更多细节。或者，布线 cab 可用于连接机箱内的多个 ADM-PCIE-9H3 卡。

系统监视器
ADM-PCIE-9H3 具有监测温度、卷tage、系统电流检查板的运行情况。监控是使用 Atmel AVR 微控制器实现的。
如果核心 FPGA 温度超过 105 摄氏度，FPGA 将被清除以防止损坏卡。
微控制器内的控制算法自动检查线卷tages 和板载温度和份额使信息可通过内置于 Alpha Data 参考设计包（单独出售）中的专用串行接口提供给 FPGA。这些信息也可以通过前面板上的 USB 接口或通过 PCIe 卡边缘可用的 IPMI 接口直接从微控制器访问。

表 6：体积tage、电流和温度监控器

監視器	指数	目的/描述
ETC	ETC	经过时间计数器（秒）
EC	EC	事件计数器（电源循环）
12伏	ADC00	板输入电源
12V_I	ADC01	12V 输入电流 amps
3.3伏	ADC02	板输入电源
3.3V_I	ADC03	3.3V 输入电流 amps
3.3伏	ADC05	板卡输入辅助电源
3.3伏	ADC05	3.3V 用于 QSFP 光学器件
2.5伏	ADC06	时钟和 DRAM 卷tag供应
1.8伏	ADC07	FPGA IO卷tage (压控振荡器)
1.8伏	ADC08	收发器电源 (AVCC_AUX)
1.2伏	ADC09	HBM电源
1.2伏	ADC10	收发器功率 (AVTT)
0.9伏	ADC11	收发器功率 (AVCC)
0.85-0.90伏	ADC12	BRAM + INT_IO (VccINT_IO)
0.72-0.90伏	ADC13	FPGA 内核电源 (VccINT)
uC_温度	TMP00	FPGA 片上温度
Board0_Temp	TMP01	前面板附近的电路板温度
Board1_Temp	TMP02	后顶角附近的电路板温度
FPGA_温度	TMP03	FPGA 片上温度

系统监视器状态 LED
LED D5（红色）和 D6（绿色）指示卡的健康状态。

表 7：状态 LED 定义

发光二极管	地位
绿色的	运行且无警报
绿色+红色	待机（关机）
闪烁的绿色 + 闪烁的红色（一起）	注意 - 严重警报激活
绿色闪烁 + 红色闪烁（交替）	服务模式
闪烁绿色 + 红色	注意 – 警报激活
红色的	缺少应用程序固件或固件无效
闪烁红光	清除 FPGA 配置以保护电路板

风扇控制器
由系统监视器控制的板载 USB 总线可以访问 MAX6620 风扇控制器。该设备可以通过多个板载系统监控通信接口进行控制，包括 USB、PCIe Edge SMBUS 和 FPGA sysmon 串行通信端口。风扇控制器位于 I2C 总线 1 上，地址为 0x2a。对于其他问题。接触 support@alpha-data.com 关于使用这些控制器的其他问题。

USB 接口
FPGA 可以直接通过前面板或后卡边缘的 USB 连接进行配置。
ADM-PCIE-9H3 使用 Digilent USB-JTAG Xilinx 软件工具套件支持的转换盒。只需在 ADM-PCIE-9H3 USB 端口和安装了 Vivado 的主机之间连接一条微型 USB AB 型电缆。 Vivado 硬件管理器将自动识别 FPGA 并允许您配置 FPGA 和 SBPI 配置 PROM。
同一个 USB 连接器用于直接访问系统监控系统。所有卷tag可以在此界面使用 Alpha Data 的 avr2util 软件访问 es、电流、温度和非易失性时钟配置设置。
适用于 Windows 的 Avr2util 和相关的 USB 驱动程序可在此处下载：
https://support.alpha-data.com/pub/firmware/utilities/windows/
适用于 Linux 的 Avr2util 可在此处下载：
https://support.alpha-data.com/pub/firmware/utilities/linux/
使用“avr2util.exe /？” 查看所有选项。
例如ample “avr2util.exe /usbcom com4 display-sensors” 将显示所有传感器值。
例如amp文件“avr2util.exe /usbcom com4 setclknv 1 156250000”会将 QSFP 时钟设置为 156.25MHz。 setclk 索引 0 = CAPI_CLK_1，索引 1 = QSFP_CLK，索引 2 = AUX_CLK，索引 3 = FABRIC_CLK。
更改“com4”以匹配在 Windows 设备管理器下分配的 com 端口号

配置
在ADM-PCIE-9H3上配置FPGA主要有两种方式：

从闪存，在开机时，如第 3.8.1 节所述
使用连接在任一 USB 端口的 USB 电缆第 3.8.2 节

从闪存配置
FPGA 可以在开机时从两个配置为 x256 SPI 设备的 8 Mbit QSPI 闪存设备（Micron 部件号 MT25QU256ABA8E12-0）自动配置。这些闪存设备通常分为两个区域，每个区域 32 MiByte，每个区域都足够大以容纳 VU33P FPGA 的未压缩比特流。
ADM-PCIE-9H3 附带一个简单的 PCIe 端点比特流，其中包含一个基本的 Alpha 数据 ADXDMA 比特流。 Alpha Data 可以在生产测试期间加载其他自定义比特流，请联系 sales@alpha-data.com 了解更多详情。
可以在此硬件上使用带有后备映像的多重启动。 Xilinx UG570 中详细讨论了主 SPI 配置接口和 Fallback MultiBoot。上电时，FPGA 尝试根据编程中标头的内容在串行主模式下自动配置自身 file. Multibook 和 ICAP 可用于在要加载到 FPGA 中的两个配置区域之间进行选择。有关详细信息，请参阅 Xilinx UG570 MultiBoot。
加载的映像还可以支持具有现场更新配置方法的串联 PROM 或串联 PCIE。
这些选项减少了上电加载时间，有助于满足 PCIe 复位时序要求。 Tandem with field 还使主机系统能够在不丢失 PCIe 链路的情况下重新配置用户 FPGA 逻辑，这在系统重置和电源循环无法选择时是一个有用的功能。
Alpha Data System Monitor 还能够重新配置闪存并对 FPGA 重新编程。
这提供了一种有用的故障安全机制，即使 FPGA 从 PCIe 总线上掉线也可以对它重新编程。可以通过前面板和后边缘的 USB 或通过 PCIe 边缘的 SMBUS 连接访问系统监视器。

构建和编程配置映像

产生一点file 有这些约束（见 xapp1233）：

set_property BITSTREAM.GENERAL.COMPRESS TRUE [ 当前设计 ]
set_property BITSTREAM.CONFIG.EXTMASTERCCLK_EN {DIV-1} [当前设计]
set_property BITSTREAM.CONFIG.SPI_32BIT_ADDR YES [当前设计]
set_property BITSTREAM.CONFIG.SPI_BUSWIDTH 8 [当前设计]
set_property BITSTREAM.CONFIG.SPI_FALL_EDGE 是 [当前设计]
set_property BITSTREAM.CONFIG.UNUSEDPIN {Pullnone} [current_design]
set_property CFGBVS GND [当前设计]
设置属性 CONFIG_VOLTAGE 1.8 [ 当前设计 ]
set_property BITSTREAM.CONFIG.OVERTEMPSHUTDOWN 启用 [current_design]

生成 MCS file 具有这些属性（write_cfgmem）：

-格式化MCS
-尺寸 64
-接口 SPIx8
-loadbit“向上0x0000000file/filename.bit>”（第 0 个位置）
-loadbit“向上0x2000000file/filename.bit>”（第一个位置，可选）

使用具有这些设置的 vivado 硬件管理器进行编程（参见 xapp1233）：

SPI part: mt25qu256-spi-x1_x2_x4_x8
非配置内存 I/O 引脚的状态：Pull-none
目标四 file由 write_cfgmem tcl 命令生成。

通过 J 配置TAG
微型 USB AB 电缆可以连接到前面板或后缘 USB 端口。这允许通过集成的 Digilent J 使用 Xilinx Vivado 硬件管理器重新配置 FPGATAG 转换盒。该设备将在 Vivado 硬件管理器中自动识别。
更详细的说明请看Xilinx UG908的“Using a Vivado Hardware Manager to Program an FPGA Device”部分： https://www.xilinx.com/support/documentation/sw_manuals/xilinx2014_1/ug908-vivado-programming-debugging.pdf

GPIO 连接器
GPIO 选项包括 Molex 的多功能带罩连接器，部件号为 87832-1222，可为具有自定义 IO 要求的用户提供四个直接连接到 FPGA 信号的连接器。
推荐配套插头：Molex 0875681273 或 0511101260

直接连接 FPGA 信号
8 网被分解到 GPIO 接头，作为四组差分对。这些信号适用于 Xilinx UltraScale 架构支持的任何支持 1.8V 的信号标准。有关 IO 选项，请参阅 Xilinx UG571。
LVDS 和 1.8 CMOS 是流行的选择。第 0 个 GPIO 信号索引适用于全局时钟连接。
直接连接 GPIO 信号通过快速开关 (1.8CBTLVD74PW) 限制在 3245V，以保护 FPGA 免受过压tage 在 IO 引脚上。这种快速开关允许信号以仅 4 欧姆的串联阻抗和小于 1ns 的传播延迟在任一方向传播。网络在快速切换后直接连接到 FPGA。
直连信号名称标有GPIO_0_1V8_P/N和GPIO_1_1V8_P/N等，以表示极性和分组。信号引脚分配可以在完整的引脚分配表中找到

定时输入
J1.1 和 J1.2 可用作隔离定时输入信号（最高 25MHz）。应用程序可以直接连接到 GPIO 连接器，或者 Alpha Data 可以提供带有 SMA 或前面板上类似连接器的电缆解决方案。有关前面板连接器选项，请联系 sales@alpha-data.com。
有关引脚位置，请参阅完整引脚分配表中的信号名称 ISO_CLK。
信号通过具有 2367 欧姆串联电阻的光学隔离器部件号 TLP220 进行隔离。

用户EEPROM
提供一个 2Kb I2C 用户 EEPROM，用于存储 MAC 地址或其他用户信息。 EEPROM 的部件号为 CAT34C02HU4IGT4A
地址引脚 A2、A1 和 A0 都连接到逻辑“0”。
写保护 (WP)、串行时钟 (SCL) 和串行数据 (SDA) 引脚分配可以在完整的引脚分配表中找到，名称分别为 SPARE_WP、SPARE_SCL 和 SPARE_SDA。
WP、SDA、SCL信号在卡上都有外接上拉电阻。

附录 A：完整的引脚分配表

表 8：完整的引脚分配表（接下页）

密码	信号名称	引脚名称	银行卷tage
BC18	AUX_CLK_PIN_N	IO_L11N_T1U_N9_GC_64	1.8（LVCMOS18）
BB18	AUX_CLK_PIN_P	IO_L11P_T1U_N8_GC_64	1.8（LVCMOS18）
BF33	AVR_B2U_1V8	IO_L2P_T0L_N2_66	1.8（LVCMOS18）
BF31	AVR_HS_B2U_1V8	IO_L1P_T0L_N0_DBC_66	1.8（LVCMOS18）
BB33	AVR_HS_CLK_1V8	IO_L12N_T1U_N11_GC_66	1.8（LVCMOS18）
BF32	AVR_HS_U2B_1V8	IO_L1N_T0L_N1_DBC_66	1.8（LVCMOS18）
BA33	AVR_MON_CLK_1V8	IO_L12P_T1U_N10_GC_66	1.8（LVCMOS18）
BF34	AVR_U2B_1V8	IO_L2N_T0L_N3_66	1.8（LVCMOS18）
AK39	CAPI_CLK_0_PIN_N	MGTREFCLK0N_124	MGT 参考时钟
AK38	CAPI_CLK_0_PIN_P	MGTREFCLK0P_124	MGT 参考时钟
AF39	CAPI_CLK_1_PIN_N	MGTREFCLK0N_125	MGT 参考时钟
AF38	CAPI_CLK_1_PIN_P	MGTREFCLK0P_125	MGT 参考时钟
BF17	CAPI_I2C_SCL_1V8	IO_L1P_T0L_N0_DBC_64	1.8（LVCMOS18）
BF16	CAPI_I2C_SDA_1V8	IO_L1N_T0L_N1_DBC_64	1.8（LVCMOS18）
BF19	CAPI_INT/RESET_1V8	IO_L2P_T0L_N2_64	1.8（LVCMOS18）
BF43	CAPI_RX0_N	MGTYRXN0_124	管理技术中心
BF42	CAPI_RX0_P	MGTYRXP0_124	管理技术中心
BD44	CAPI_RX1_N	MGTYRXN1_124	管理技术中心
BD43	CAPI_RX1_P	MGTYRXP1_124	管理技术中心
BB44	CAPI_RX2_N	MGTYRXN2_124	管理技术中心
BB43	CAPI_RX2_P	MGTYRXP2_124	管理技术中心
AY44	CAPI_RX3_N	MGTYRXN3_124	管理技术中心
AY43	CAPI_RX3_P	MGTYRXP3_124	管理技术中心
BC46	CAPI_RX4_N	MGTYRXN0_125	管理技术中心
BC45	CAPI_RX4_P	MGTYRXP0_125	管理技术中心
BA46	CAPI_RX5_N	MGTYRXN1_125	管理技术中心
BA45	CAPI_RX5_P	MGTYRXP1_125	管理技术中心
AW46	CAPI_RX6_N	MGTYRXN2_125	管理技术中心
AW45	CAPI_RX6_P	MGTYRXP2_125	管理技术中心
AV44	CAPI_RX7_N	MGTYRXN3_125	管理技术中心
AV43	CAPI_RX7_P	MGTYRXP3_125	管理技术中心
AT39	CAPI_TX0_N	MGTYTXN0_124	管理技术中心
AT38	CAPI_TX0_P	MGTYTXP0_124	管理技术中心

密码	信号名称	引脚名称	银行卷tage
AR41	CAPI_TX1_N	MGTYTXN1_124	管理技术中心
AR40	CAPI_TX1_P	MGTYTXP1_124	管理技术中心
AP39	CAPI_TX2_N	MGTYTXN2_124	管理技术中心
AP38	CAPI_TX2_P	MGTYTXP2_124	管理技术中心
AN41	CAPI_TX3_N	MGTYTXN3_124	管理技术中心
AN40	CAPI_TX3_P	MGTYTXP3_124	管理技术中心
AM39	CAPI_TX4_N	MGTYTXN0_125	管理技术中心
AM38	CAPI_TX4_P	MGTYTXP0_125	管理技术中心
AL41	CAPI_TX5_N	MGTYTXN1_125	管理技术中心
AL40	CAPI_TX5_P	MGTYTXP1_125	管理技术中心
AJ41	CAPI_TX6_N	MGTYTXN2_125	管理技术中心
AJ40	CAPI_TX6_P	MGTYTXP2_125	管理技术中心
AG41	CAPI_TX7_N	MGTYTXN3_125	管理技术中心
AG40	CAPI_TX7_P	MGTYTXP3_125	管理技术中心
AV26	EMCCLK_B	IO_L24P_T3U_N10_EMCCLK_65	1.8（LVCMOS18）
BA31	FABRIC_CLK_PIN_N	IO_L13N_T2L_N1_GC_QBC_66	1.8（带 DIFF_TERM_ADV 的 LVDS）
AY31	FABRIC_CLK_PIN_P	IO_L13P_T2L_N0_GC_QBC_66	1.8（带 DIFF_TERM_ADV 的 LVDS）
BA8	FPGA_FLASH_CE0_L	RDWR_FCS_B_0	1.8（LVCMOS18）
AW24	FPGA_FLASH_CE1_L	IO_L2N_T0L_N3_FWE_FCS2_B_65	1.8（LVCMOS18）
AW7	FPGA_FLASH_DQ0	D00_MOSI_0	1.8（LVCMOS18）
AV7	FPGA_FLASH_DQ1	D01_DIN_0	1.8（LVCMOS18）
AW8	FPGA_FLASH_DQ2	D02_0	1.8（LVCMOS18）
AV8	FPGA_FLASH_DQ3	D03_0	1.8（LVCMOS18）
AV28	FPGA_FLASH_DQ4	IO_L22P_T3U_N6_DBC_AD0P _D04_65	1.8（LVCMOS18）
AW28	FPGA_FLASH_DQ5	IO_L22N_T3U_N7_DBC_AD0N _D05_65	1.8（LVCMOS18）
BB28	FPGA_FLASH_DQ6	IO_L21P_T3L_N4_AD8P_D06_65	1.8（LVCMOS18）
BC28	FPGA_FLASH_DQ7	IO_L21N_T3L_N5_AD8N_D07_65	1.8（LVCMOS18）
BA19	GPIO_0_1V8_N	IO_L13N_T2L_N1_GC_QBC_64	1.8 (LVCMOS18 或 LVDS)
AY19	GPIO_0_1V8_P	IO_L13P_T2L_N0_GC_QBC_64	1.8 (LVCMOS18 或 LVDS)
AY20	GPIO_1_1V8_N	IO_L15N_T2L_N5_AD11N_64	1.8 (LVCMOS18 或 LVDS)
AY21	GPIO_1_1V8_P	IO_L15P_T2L_N4_AD11P_64	1.8 (LVCMOS18 或 LVDS)
AW20	GPIO_2_1V8_N	IO_L16N_T2U_N7_QBC_AD3N_64	1.8 (LVCMOS18 或 LVDS)

密码	信号名称	引脚名称	银行卷tage
AV20	GPIO_2_1V8_P	IO_L16P_T2U_N6_QBC_AD3P_64	1.8 (LVCMOS18 或 LVDS)
AW18	GPIO_3_1V8_N	IO_L17N_T2U_N9_AD10N_64	1.8 (LVCMOS18 或 LVDS)
AW19	GPIO_3_1V8_P	IO_L17P_T2U_N8_AD10P_64	1.8 (LVCMOS18 或 LVDS)
BA27	IBM_PERST_1V8_L	IO_L20P_T3L_N2_AD1P_D08_65	1.8（LVCMOS18）
BA18	ISO_CLK_1V8	IO_L14P_T2L_N2_GC_64	1.8（LVCMOS18）
AD8	PCIE_LCL_REFCLK_PIN_N	MGTREFCLK0N_226	MGT 参考时钟
AD9	PCIE_LCL_REFCLK_PIN_P	MGTREFCLK0P_226	MGT 参考时钟
AF8	PCIE_REFCLK_1_PIN_N	MGTREFCLK0N_225	MGT 参考时钟
AF9	PCIE_REFCLK_1_PIN_P	MGTREFCLK0P_225	MGT 参考时钟
AB8	PCIE_REFCLK_2_PIN_N	MGTREFCLK0N_227	MGT 参考时钟
AB9	PCIE_REFCLK_2_PIN_P	MGTREFCLK0P_227	MGT 参考时钟
AL1	PCIE_RX0_N	MGTYRXN3_227	管理技术中心
AL2	PCIE_RX0_P	MGTYRXP3_227	管理技术中心
AM3	PCIE_RX1_N	MGTYRXN2_227	管理技术中心
AM4	PCIE_RX1_P	MGTYRXP2_227	管理技术中心
BA1	PCIE_RX10_N	MGTYRXN1_225	管理技术中心
BA2	PCIE_RX10_P	MGTYRXP1_225	管理技术中心
BC1	PCIE_RX11_N	MGTYRXN0_225	管理技术中心
BC2	PCIE_RX11_P	MGTYRXP0_225	管理技术中心
AY3	PCIE_RX12_N	MGTYRXN3_224	管理技术中心
AY4	PCIE_RX12_P	MGTYRXP3_224	管理技术中心
BB3	PCIE_RX13_N	MGTYRXN2_224	管理技术中心
BB4	PCIE_RX13_P	MGTYRXP2_224	管理技术中心
BD3	PCIE_RX14_N	MGTYRXN1_224	管理技术中心
BD4	PCIE_RX14_P	MGTYRXP1_224	管理技术中心
BE5	PCIE_RX15_N	MGTYRXN0_224	管理技术中心
BE6	PCIE_RX15_P	MGTYRXP0_224	管理技术中心
AK3	PCIE_RX2_N	MGTYRXN1_227	管理技术中心
AK4	PCIE_RX2_P	MGTYRXP1_227	管理技术中心
AN1	PCIE_RX3_N	MGTYRXN0_227	管理技术中心
AN2	PCIE_RX3_P	MGTYRXP0_227	管理技术中心
AP3	PCIE_RX4_N	MGTYRXN3_226	管理技术中心
AP4	PCIE_RX4_P	MGTYRXP3_226	管理技术中心
AR1	PCIE_RX5_N	MGTYRXN2_226	管理技术中心
AR2	PCIE_RX5_P	MGTYRXP2_226	管理技术中心

密码	信号名称	引脚名称	银行卷tage
AT3	PCIE_RX6_N	MGTYRXN1_226	管理技术中心
AT4	PCIE_RX6_P	MGTYRXP1_226	管理技术中心
AU1	PCIE_RX7_N	MGTYRXN0_226	管理技术中心
AU2	PCIE_RX7_P	MGTYRXP0_226	管理技术中心
AV3	PCIE_RX8_N	MGTYRXN3_225	管理技术中心
AV4	PCIE_RX8_P	MGTYRXP3_225	管理技术中心
AW1	PCIE_RX9_N	MGTYRXN2_225	管理技术中心
AW2	PCIE_RX9_P	MGTYRXP2_225	管理技术中心
Y4	PCIE_TX0_PIN_N	MGTYTXN3_227	管理技术中心
Y5	PCIE_TX0_PIN_P	MGTYTXP3_227	管理技术中心
AA6	PCIE_TX1_PIN_N	MGTYTXN2_227	管理技术中心
AA7	PCIE_TX1_PIN_P	MGTYTXP2_227	管理技术中心
AL6	PCIE_TX10_PIN_N	MGTYTXN1_225	管理技术中心
AL7	PCIE_TX10_PIN_P	MGTYTXP1_225	管理技术中心
AM8	PCIE_TX11_PIN_N	MGTYTXN0_225	管理技术中心
AM9	PCIE_TX11_PIN_P	MGTYTXP0_225	管理技术中心
AN6	PCIE_TX12_PIN_N	MGTYTXN3_224	管理技术中心
AN7	PCIE_TX12_PIN_P	MGTYTXP3_224	管理技术中心
AP8	PCIE_TX13_PIN_N	MGTYTXN2_224	管理技术中心
AP9	PCIE_TX13_PIN_P	MGTYTXP2_224	管理技术中心
AR6	PCIE_TX14_PIN_N	MGTYTXN1_224	管理技术中心
AR7	PCIE_TX14_PIN_P	MGTYTXP1_224	管理技术中心
AT8	PCIE_TX15_PIN_N	MGTYTXN0_224	管理技术中心
AT9	PCIE_TX15_PIN_P	MGTYTXP0_224	管理技术中心
AB4	PCIE_TX2_PIN_N	MGTYTXN1_227	管理技术中心
AB5	PCIE_TX2_PIN_P	MGTYTXP1_227	管理技术中心
AC6	PCIE_TX3_PIN_N	MGTYTXN0_227	管理技术中心
AC7	PCIE_TX3_PIN_P	MGTYTXP0_227	管理技术中心
AD4	PCIE_TX4_PIN_N	MGTYTXN3_226	管理技术中心
AD5	PCIE_TX4_PIN_P	MGTYTXP3_226	管理技术中心
AF4	PCIE_TX5_PIN_N	MGTYTXN2_226	管理技术中心
AF5	PCIE_TX5_PIN_P	MGTYTXP2_226	管理技术中心
AE6	PCIE_TX6_PIN_N	MGTYTXN1_226	管理技术中心
AE7	PCIE_TX6_PIN_P	MGTYTXP1_226	管理技术中心
AH4	PCIE_TX7_PIN_N	MGTYTXN0_226	管理技术中心

密码	信号名称	引脚名称	银行卷tage
AH5	PCIE_TX7_PIN_P	MGTYTXP0_226	管理技术中心
AG6	PCIE_TX8_PIN_N	MGTYTXN3_225	管理技术中心
AG7	PCIE_TX8_PIN_P	MGTYTXP3_225	管理技术中心
AJ6	PCIE_TX9_PIN_N	MGTYTXN2_225	管理技术中心
AJ7	PCIE_TX9_PIN_P	MGTYTXP2_225	管理技术中心
AW27	PERST0_1V8_L	IO_T3U_N12_PERSTN0_65	1.8（LVCMOS18）
AY27	PERST1_1V8_L	IO_L23N_T3U_N9_PERSTN1_I 2C_SDA_65	1.8（LVCMOS18）
AD39	QSFP_CLK_PIN_N	MGTREFCLK0N_126	MGT 参考时钟
AD38	QSFP_CLK_PIN_P	MGTREFCLK0P_126	MGT 参考时钟
AV16	QSFP_INT_1V8_L	IO_L24P_T3U_N10_64	1.8（LVCMOS18）
BA14	QSFP_MODPRS_L	IO_L22N_T3U_N7_DBC_AD0N_64	1.8（LVCMOS18）
AV15	QSFP_RST_1V8_L	IO_L24N_T3U_N11_64	1.8（LVCMOS18）
AU46	QSFP_RX0_N	MGTYRXN0_126	管理技术中心
AU45	QSFP_RX0_P	MGTYRXP0_126	管理技术中心
AT44	QSFP_RX1_N	MGTYRXN1_126	管理技术中心
AT43	QSFP_RX1_P	MGTYRXP1_126	管理技术中心
AR46	QSFP_RX2_N	MGTYRXN2_126	管理技术中心
AR45	QSFP_RX2_P	MGTYRXP2_126	管理技术中心
AP44	QSFP_RX3_N	MGTYRXN3_126	管理技术中心
AP43	QSFP_RX3_P	MGTYRXP3_126	管理技术中心
AN46	QSFP_RX4_N	MGTYRXN0_127	管理技术中心
AN45	QSFP_RX4_P	MGTYRXP0_127	管理技术中心
AK44	QSFP_RX5_N	MGTYRXN1_127	管理技术中心
AK43	QSFP_RX5_P	MGTYRXP1_127	管理技术中心
AM44	QSFP_RX6_N	MGTYRXN2_127	管理技术中心
AM43	QSFP_RX6_P	MGTYRXP2_127	管理技术中心
AL46	QSFP_RX7_N	MGTYRXN3_127	管理技术中心
AL45	QSFP_RX7_P	MGTYRXP3_127	管理技术中心
AW15	QSFP_SCL_1V8	IO_L23P_T3U_N8_64	1.8（LVCMOS18）
AW14	QSFP_SDA_1V8	IO_L23N_T3U_N9_64	1.8（LVCMOS18）
AH43	QSFP_TX0_N	MGTYTXN0_126	管理技术中心
AH42	QSFP_TX0_P	MGTYTXP0_126	管理技术中心
AE41	QSFP_TX1_N	MGTYTXN1_126	管理技术中心
AE40	QSFP_TX1_P	MGTYTXP1_126	管理技术中心
AF43	QSFP_TX2_N	MGTYTXN2_126	管理技术中心

密码	信号名称	引脚名称	银行卷tage
AF42	QSFP_TX2_P	MGTYTXP2_126	管理技术中心
AD43	QSFP_TX3_N	MGTYTXN3_126	管理技术中心
AD42	QSFP_TX3_P	MGTYTXP3_126	管理技术中心
AC41	QSFP_TX4_N	MGTYTXN0_127	管理技术中心
AC40	QSFP_TX4_P	MGTYTXP0_127	管理技术中心
AB43	QSFP_TX5_N	MGTYTXN1_127	管理技术中心
AB42	QSFP_TX5_P	MGTYTXP1_127	管理技术中心
AA41	QSFP_TX6_N	MGTYTXN2_127	管理技术中心
AA40	QSFP_TX6_P	MGTYTXP2_127	管理技术中心
Y43	QSFP_TX7_N	MGTYTXN3_127	管理技术中心
Y42	QSFP_TX7_P	MGTYTXP3_127	管理技术中心
AV36	SI5328_1V8_SCL	IO_L24N_T3U_N11_66	1.8（LVCMOS18）
AV35	SI5328_1V8_SDA	IO_L24P_T3U_N10_66	1.8（LVCMOS18）
AE37	SI5328_OUT_0_PIN_N	MGTREFCLK1N_125	MGT 参考时钟
AE36	SI5328_OUT_0_PIN_P	MGTREFCLK1P_125	MGT 参考时钟
AB39	SI5328_OUT_1_PIN_N	MGTREFCLK0N_127	MGT 参考时钟
AB38	SI5328_OUT_1_PIN_P	MGTREFCLK0P_127	MGT 参考时钟
BB19	SI5328_REFCLK_IN_N	IO_L12N_T1U_N11_GC_64	1.8（LVDS）
BB20	SI5328_REFCLK_IN_P	IO_L12P_T1U_N10_GC_64	1.8（LVDS）
AV33	SI5328_RST_1V8_L	IO_L22P_T3U_N6_DBC_AD0P_66	1.8（LVCMOS18）
BE30	备用_SCL	IO_L5N_T0U_N9_AD14N_66	1.8（LVCMOS18）
BC30	备用_SDA	IO_L6P_T0U_N10_AD6P_66	1.8（LVCMOS18）
BD30	备用_WP	IO_L6N_T0U_N11_AD6N_66	1.8（LVCMOS18）
BE31	SRVC_MD_L_1V8	IO_L3P_T0L_N4_AD15P_66	1.8（LVCMOS18）
AV32	USER_LED_A0_1V8	IO_L18N_T2U_N11_AD2N_66	1.8（LVCMOS18）
AW32	USER_LED_A1_1V8	IO_T2U_N12_66	1.8（LVCMOS18）
AY30	USER_LED_G0_1V8	IO_L17N_T2U_N9_AD10N_66	1.8（LVCMOS18）
AV31	USER_LED_G1_1V8	IO_L18P_T2U_N10_AD2P_66	1.8（LVCMOS18）
AW33	USR_SW_0	IO_L22N_T3U_N7_DBC_AD0N_66	1.8（LVCMOS18）
AY36	USR_SW_1	IO_L23P_T3U_N8_66	1.8（LVCMOS18）

修订历史

日期	修订	更改者	变化的本质
24 年 2018 月 XNUMX 日	1.0	K·罗斯	初始版本
31 年 2018 月 XNUMX 日	1.1	K·罗斯	更新了产品图片，将 CAPI_CLK_1 的默认可编程时钟频率更改为 161MHz
14 年 2018 月 XNUMX 日	1.2	K·罗斯	更新了配置闪存部件号，更改了 gpio 描述的措辞以提高准确性，增加了重量。
24 年 2019 月 XNUMX 日	1.3	K·罗斯	更新配置删除地址映射并更正内存部分容量的描述。
25 年 2022 月 XNUMX 日	1.4	K·罗斯	更新热的表现包括热效率数据和有关护罩影响的评论，从部分中删除了对 QSFP0 和 QSFP1 的引用 QSFP 接口并更新了 25Gb 收发器部件号。

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	ALPHA DATA ADM-PCIE-9H3高性能FPGA处理卡 [pdf] 用户手册 ADM-PCIE-9H3高性能FPGA处理卡,ADM-PCIE-9H3,高性能FPGA处理卡,FPGA处理卡,处理卡
	ALPHA DATA ADM-PCIE-9H3高性能FPGA处理卡 [pdf] 用户手册 ADM-PCIE-9H3 高性能 FPGA 处理卡，ADM-PCIE-9H3，高性能 FPGA 处理卡，高性能 FPGA 处理卡，FPGA 处理卡，处理卡

参考

用户手册

介绍