ALPHA DATA ADM-PCIE-9H3 ບັດປະມວນຜົນ FPGA ປະສິດທິພາບສູງ
ແນະນຳ
ADM-PCIE-9H3 ເປັນບັດຄອມພິວເຕີທີ່ສາມາດປັບຕັ້ງຄ່າໄດ້ທີ່ມີປະສິດທິພາບສູງທີ່ມີຈຸດປະສົງສຳລັບແອັບພລິເຄຊັນສູນຂໍ້ມູນ, ປະກອບດ້ວຍ Xilinx Virtex UltraScale+ Plus FPGA ທີ່ມີຄວາມຊົງຈຳແບນວິດສູງ (HBM).
ຄຸນນະສົມບັດທີ່ສໍາຄັນ
- PCIe Gen1/2/3 x1/2/4/8/16 capable
- ການຕັ້ງຄ່າການຈັດການຄວາມຮ້ອນແບບ Passive ແລະການເຄື່ອນໄຫວ
- ຄວາມຍາວ 1/2, ລະດັບຕໍ່າfile, x16 edge PCIe form factor
- 8GB HBM on-die memory ສາມາດ 460GB/s
- ເຄສ QSFP-DD ໜ່ວຍໜຶ່ງສາມາດເກັບຂໍ້ມູນໄດ້ເຖິງ 28 Gbps ຕໍ່ 8 ຊ່ອງ (224 Gbps)
- ຫນຶ່ງ 8 ເລນຕົວເຊື່ອມຕໍ່ Ultraport SlimSAS ສອດຄ່ອງກັບ OpenCAPI ແລະເຫມາະສົມສໍາລັບການຂະຫຍາຍ IO
- ຮອງຮັບ VU33P ຫຼື VU35P Virtex UltraScale+ FPGAs
- ແຜງດ້ານຫນ້າແລະຂອບຫລັງ JTAG ເຂົ້າເຖິງຜ່ານພອດ USB
- FPGA ສາມາດຕັ້ງຄ່າໄດ້ຜ່ານ USB/JTAG ແລະແຟດການຕັ້ງຄ່າ SPI
- ສະບັບtage, ປະຈຸບັນ, ແລະການຕິດຕາມອຸນຫະພູມ
- 8 ສັນຍານ GPIO ແລະ 1 ການປ້ອນຂໍ້ມູນໄລຍະເວລາທີ່ໂດດດ່ຽວ
ລະຫັດຄໍາສັ່ງ
ADM-PCIE-9H3
ADM-PCIE-9H3/NF (ບໍ່ມີພັດລົມທາງເລືອກ)
ເບິ່ງ http://www.alpha-data.com/pdfs/adm-pcie-9h3.pdf ສໍາລັບທາງເລືອກການສັ່ງຊື້ທີ່ສົມບູນ.
ຂໍ້ມູນຄະນະກໍາມະການ
ຂໍ້ມູນສະເພາະທາງກາຍະພາບ
ADM-PCIE-9H3 ປະຕິບັດຕາມ PCI Express CEM revision 3.0.
ຕາຕະລາງ 1 : ຂະໜາດກົນຈັກ (Inc. Front Panel)
| ລາຍລະອຽດ | ວັດແທກ |
| Dy ທັງໝົດ | 80.1 ມມ |
| ລວມ Dx | 181.5 ມມ |
| ລວມ Dz | 19.7 ມມ |
| ນ້ຳໜັກ | 350 ກຣາມ |
ຄວາມຕ້ອງການ Chassis
PCI Express
ADM-PCIE-9H3 ມີຄວາມສາມາດ PCIe Gen 1/2/3 ກັບ 1/2/4/8/16 ເລນ, ໂດຍໃຊ້ Xilinx Integrated Block ສໍາລັບ PCI Express.
ຄວາມຕ້ອງການກົນຈັກ
ຕ້ອງໃຊ້ສະລັອດ PCIe ທາງດ້ານຮ່າງກາຍ 16 ເລນເພື່ອຄວາມເຂົ້າກັນໄດ້ຂອງກົນຈັກ.
ຄວາມຕ້ອງການພະລັງງານ
ADM-PCIE-9H3 ດຶງພະລັງງານທັງໝົດຈາກ PCIe Edge. ອີງຕາມຂໍ້ມູນຈໍາເພາະຂອງ PCIe, ນີ້ຈໍາກັດການໃຊ້ພະລັງງານຂອງບັດສູງສຸດ 75W.
ການຄາດຄະເນການໃຊ້ພະລັງງານຮຽກຮ້ອງໃຫ້ມີການນໍາໃຊ້ຕາຕະລາງ Xilinx XPE ແລະເຄື່ອງມືຄາດຄະເນພະລັງງານທີ່ມີຢູ່ໃນ Alpha Data. ກະລຸນາຕິດຕໍ່ support@alpha-data.com ເພື່ອຂໍເຄື່ອງມືນີ້.
ພະລັງງານທີ່ມີຢູ່ໃນ rails ການຄິດໄລ່ໂດຍການນໍາໃຊ້ XPE ມີດັ່ງຕໍ່ໄປນີ້:
ຕາຕະລາງ 2: ມີພະລັງງານດ້ວຍລົດໄຟ
| ສະບັບtage | ຊື່ແຫຼ່ງ | ຄວາມສາມາດໃນປະຈຸບັນ |
| 0.72-0.90 | VCC_INT + VCCINT_IO + VCC_BRAM | 42A |
| 0.9 | MGTAVCC | 5A |
| 1.2 | MGTAVTT | 9A |
| 1.2 | VCC_HBM * VCC_IO_HBM | 14A |
| 1.8 | VCCAUX + VCCAUX_IO + VCCO_1.8V | 1.5A |
| 1.8 | MGTVCCAUX | 0.5A |
| 2.5 | VCCAUX_HBM | 2.2A |
| 3.3 | 3.3V ສໍາລັບ Optics | 3.6A |
ປະສິດທິພາບຄວາມຮ້ອນ
ຖ້າອຸນຫະພູມຫຼັກຂອງ FPGA ເກີນ 105 ອົງສາເຊນຊຽດ, ການອອກແບບ FPGA ຈະຖືກລຶບລ້າງເພື່ອປ້ອງກັນບໍ່ໃຫ້ບັດຮ້ອນເກີນ.
ADM-PCIE-9H3 ມາພ້ອມກັບຊຸດລະບາຍຄວາມຮ້ອນເພື່ອຫຼຸດຜ່ອນອຸນຫະພູມຂອງ FPGA, ເຊິ່ງປົກກະຕິແລ້ວແມ່ນຈຸດຮ້ອນທີ່ສຸດໃນບັດ. ອຸນຫະພູມການຕາຍຂອງ FPGA ຈະຕ້ອງຢູ່ພາຍໃຕ້ 100 ອົງສາເຊນຊຽດ. ເພື່ອຄິດໄລ່ອຸນຫະພູມຂອງ FPGA, ເອົາພະລັງງານຄໍາຮ້ອງສະຫມັກຂອງທ່ານ, ຄູນດ້ວຍ Theta JA ຈາກຕາຕະລາງຂ້າງລຸ່ມນີ້, ແລະເພີ່ມໃສ່ອຸນຫະພູມສະພາບແວດລ້ອມພາຍໃນລະບົບຂອງທ່ານ. ເສັ້ນສະແດງຂ້າງລຸ່ມນີ້ສະແດງໃຫ້ເຫັນສອງເສັ້ນ, ສາຍຫນຶ່ງໄດ້ຖືກທົດສອບຢູ່ໃນທໍ່ທີ່ມີ shrouds ຕິດຕັ້ງ, ແລະອີກອັນຫນຶ່ງໄດ້ຖືກທົດສອບໂດຍບໍ່ມີການ shrouds. ໂດຍທົ່ວໄປແລ້ວການປະຕິບັດແມ່ນດີກວ່າໂດຍບໍ່ມີການ shrouds, ແຕ່ພວກເຂົາສະຫນອງການປັບປຸງການຈັດການແລະຫຼຸດຜ່ອນການໄຫຼວຽນຂອງອາກາດຄືນໃຫມ່ໃນເຄື່ອງແມ່ຂ່າຍທີ່ຫນາແຫນ້ນ. ຜ້າຄຸມສາມາດຖອດອອກໄດ້ໂດຍໃຊ້ໄດເວີ hex 1/16″. ຖ້າຫາກວ່າທ່ານກໍາລັງນໍາໃຊ້ພັດລົມທີ່ສະຫນອງໃຫ້ກັບຄະນະ, ທ່ານຈະພົບເຫັນ theta JA ແມ່ນປະມານ 1.43 degC/W ສໍາລັບຄະນະທີ່ຢູ່ໃນອາກາດຍັງມີຫຼືບໍ່ມີ shroud ຕິດຕັ້ງ.
ການກະຈາຍພະລັງງານສາມາດຄາດຄະເນໄດ້ໂດຍໃຊ້ຕົວປະເມີນພະລັງງານ Alpha Data ສົມທົບກັບ Xilinx Power Estimator (XPE) ດາວໂຫຼດໄດ້ທີ່ http://www.xilinx.com/products/technology/power/xpe.html. ດາວໂຫຼດ
ເຄື່ອງມື UltraScale ແລະຕັ້ງອຸປະກອນເປັນ Virtex UltraScale+, VU33P, FSVH2104, -2, -2L, ຫຼື -3, ຂະຫຍາຍ. ຕັ້ງຄ່າອຸນຫະພູມສະພາບແວດລ້ອມໃນລະບົບຂອງເຈົ້າ ແລະເລືອກ 'ການລົບລ້າງຜູ້ໃຊ້' ສໍາລັບ theta JA ທີ່ມີປະສິດທິພາບ ແລະໃສ່ຕົວເລກທີ່ກ່ຽວຂ້ອງກັບລະບົບ LFM ຂອງທ່ານໃນຊ່ອງຫວ່າງເປົ່າ. ດຳເນີນການເພື່ອປ້ອນອົງປະກອບອອກແບບ ແລະການນຳໃຊ້ທັງໝົດໃນແຖບສະເປຣດຊີດຕໍ່ໄປນີ້. ຕໍ່ໄປຂໍເຄື່ອງປະເມີນພະລັງງານ 9H3 ຈາກ Alpha Data ໂດຍການຕິດຕໍ່
support@alpha-data.com. ຫຼັງຈາກນັ້ນທ່ານຈະສຽບຕົວເລກພະລັງງານ FPGA ພ້ອມກັບຕົວເລກໂມດູນ Optical ເພື່ອໃຫ້ໄດ້ຮັບການຄາດຄະເນລະດັບກະດານ.
Active VS Passive Thermal Management
ເຮືອ ADM-PCIE-9H3 ທີ່ມີເຄື່ອງເປົ່າທາງເລືອກຂະຫນາດນ້ອຍສໍາລັບການເຮັດຄວາມເຢັນໃນລະບົບທີ່ມີກະແສລົມທີ່ບໍ່ດີ. ຖ້າ ADM-PCIE-9H3 ຈະຖືກຕິດຕັ້ງຢູ່ໃນເຄື່ອງແມ່ຂ່າຍທີ່ມີການຄວບຄຸມການໄຫຼວຽນຂອງອາກາດ, ທາງເລືອກຄໍາສັ່ງ / NF ສາມາດນໍາໃຊ້ເພື່ອຮັບບັດໂດຍບໍ່ມີຊິ້ນສ່ວນພິເສດນີ້. ພັດລົມມີໄລຍະເວລາສະເລ່ຍສັ້ນກວ່າລະຫວ່າງຄວາມລົ້ມເຫຼວ (MTBF) ກ່ວາສ່ວນທີ່ເຫຼືອຂອງສະພາແຫ່ງ, ດັ່ງນັ້ນບັດ passive ມີຄວາມຄາດຫວັງຂອງຊີວິດທີ່ຍາວກວ່າກ່ອນທີ່ຈະຮຽກຮ້ອງໃຫ້ມີການບໍາລຸງຮັກສາ. ADM-PCIE-9H3 ຍັງປະກອບມີຕົວຄວບຄຸມຄວາມໄວພັດລົມ, ໃຫ້ຄວາມໄວພັດລົມປ່ຽນແປງໄດ້ໂດຍອີງໃສ່ອຸນຫະພູມຕາຍ, ແລະ
ການກວດຫາພັດລົມທີ່ລົ້ມເຫລວ (ເບິ່ງພາກການຄວບຄຸມພັດລົມ).
ການປັບແຕ່ງ
Alpha Data ສະໜອງທາງເລືອກການປັບແຕ່ງທີ່ກວ້າງຂວາງໃຫ້ກັບຜະລິດຕະພັນທີ່ຢູ່ນອກຊັ້ນວາງທາງການຄ້າ (COTS).
ບາງທາງເລືອກປະກອບມີ, ແຕ່ບໍ່ຈໍາກັດພຽງແຕ່: cages ເຄືອຂ່າຍເພີ່ມເຕີມໃນສະລັອດຕິງຕິດກັນຫຼືເຕັມທີ່ profile, ປັບປຸງການລະບາຍຄວາມຮ້ອນ, baffles, ແລະການເພີ່ມວົງຈອນ.
ກະລຸນາຕິດຕໍ່ sales@alpha-data.com ເພື່ອຮັບໃບສະເໜີລາຄາ ແລະເລີ່ມໂຄງການຂອງເຈົ້າໃນມື້ນີ້.
ຄໍາອະທິບາຍຫນ້າທີ່
ເກີນview
ADM-PCIE-9H3 ເປັນແພລະຕະຟອມຄອມພິວເຕີ້ທີ່ສາມາດປັບຕັ້ງຄ່າໄດ້ແບບອະເນກປະສົງດ້ວຍ Virtex UltraScale+ VU33P/VU35P FPGA, ການໂຕ້ຕອບ Gen3x16 PCIe, ໜ່ວຍຄວາມຈຳ HBM 8GB, ເຄສ QSFP-DD ໜ່ວຍໜຶ່ງ, ເປັນຕົວເຊື່ອມຕໍ່ Ultraport SlimSAS ທີ່ເຂົ້າກັນໄດ້ກັບ OpenCAPI, ຍັງມີຄວາມສາມາດ 28 ຊ່ອງ. ວັດສະດຸປ້ອນທີ່ໂດດດ່ຽວສຳລັບກຳມະຈອນ synchronization ເວລາ, ຫົວ 12 pin ສໍາລັບການນໍາໃຊ້ທົ່ວໄປ (ໂມງ, pins ຄວບຄຸມ, debug, ແລະອື່ນໆ), LEDs ແຜງດ້ານຫນ້າ, ແລະຕິດຕາມກວດກາລະບົບທີ່ເຂັ້ມແຂງ.
ສະວິດ
ADM-PCIE-9H3 ມີສະຫຼັບ DIP octal SW1, ຕັ້ງຢູ່ດ້ານຫລັງຂອງກະດານ. ຟັງຊັນຂອງແຕ່ລະສະວິດໃນ SW1 ແມ່ນລາຍລະອຽດຂ້າງລຸ່ມນີ້:
ຕາຕະລາງ 3: ສະຫຼັບຟັງຊັນ
| ສະຫຼັບ | ຄ່າເລີ່ມຕົ້ນຈາກໂຮງງານ | ຟັງຊັນ | ປິດລັດ | ຢູ່ໃນລັດ |
| SW1-1 | ປິດ | User Switch 0 | ປັກໝຸດ AW33 = '1' | PIN BF52 = '0' |
| SW1-2 | ປິດ | User Switch 1 | PIN AY36 = '1' | PIN BF47 = '0' |
| SW1-3 | ປິດ | ສະຫງວນໄວ້ | ສະຫງວນໄວ້ | ສະຫງວນໄວ້ |
| SW1-4 | ປິດ | ປິດເຄື່ອງ | ກະດານຈະເພີ່ມພະລັງງານ | ທັນທີປິດພະລັງງານ |
| SW1-5 | ປິດ | ຮູບແບບການບໍລິການ | ການປະຕິບັດງານປົກກະຕິ | ໂໝດການບໍລິການອັບເດດເຟີມແວ |
| SW1-6 | ON | HOST_I2 C_EN | Sysmon ຜ່ານ PCIe I2C | Sysmon ໂດດດ່ຽວ |
| SW1-7 | ON | CAPI_VP D_EN | OpenCAPI VPD ມີໃຫ້ | OpenCAPI VPD ໂດດດ່ຽວ |
| SW1-8 | ON | CAPI_VP D_WP | CAPI VPD ຖືກຂຽນປ້ອງກັນ | CAPI VPD ສາມາດຂຽນໄດ້ |
ໃຊ້ IO Standard “LVCMOS18” ເມື່ອຈຳກັດຕົວສະຫຼັບຜູ້ໃຊ້.
ໄຟ LED
ມີ 7 LEDs ໃນ ADM-PCIE-9H3, 4 ອັນນີ້ແມ່ນຈຸດປະສົງທົ່ວໄປແລະຄວາມຫມາຍທີ່ຜູ້ໃຊ້ສາມາດກໍານົດໄດ້. ອີກ 3 ຫນ້າທີ່ຄົງທີ່ອະທິບາຍຂ້າງລຸ່ມນີ້:
ຕາຕະລາງ 4: ລາຍລະອຽດ LED
| ຄອມ. ອ້າງອີງ | ຟັງຊັນ | ຢູ່ໃນລັດ | ປິດລັດ |
| D1 | LED_G1 | ຜູ້ໃຊ້ກໍານົດ '0' | ຜູ້ໃຊ້ກໍານົດ '1' |
| D3 | LED_A1 | ຜູ້ໃຊ້ກໍານົດ '0' | ຜູ້ໃຊ້ກໍານົດ '1' |
| D4 | ສຳເລັດແລ້ວ | FPGA ຖືກຕັ້ງຄ່າ | FPGA ບໍ່ໄດ້ຕັ້ງຄ່າ |
| D5 | ສະຖານະພາບ 1 | ເບິ່ງ ສະຖານະ LED ຄໍານິຍາມ | |
| D6 | ສະຖານະພາບ 0 | ເບິ່ງ ສະຖານະ LED ຄໍານິຍາມ | |
| D7 | LED_A0 | ຜູ້ໃຊ້ກໍານົດ '0' | ຜູ້ໃຊ້ກໍານົດ '1' |
| D9 | LED_G0 | ຜູ້ໃຊ້ກໍານົດ '0' | ຜູ້ໃຊ້ກໍານົດ '1' |
ເບິ່ງພາກຕາຕະລາງ Pinout ສໍາເລັດສໍາລັບບັນຊີລາຍຊື່ເຕັມຂອງຕາຫນ່າງ LED ຄວບຄຸມຜູ້ໃຊ້ແລະ pins
ໂມງ
ADM-PCIE-9H3 ສະຫນອງການແກ້ໄຂໂມງອ້າງອີງທີ່ມີຄວາມຍືດຫຍຸ່ນສໍາລັບ quads transceiver ຫຼາຍgigabit ແລະຜ້າ FPGA. ໂມງໃດໆກໍຕາມທີ່ອອກຈາກ Si5338 Clock Synthesizer ແມ່ນສາມາດຕັ້ງຄ່າຄືນໃໝ່ໄດ້ຈາກແຖບດ້ານໜ້າ USB Interface ຫຼື Alpha Data sysmon FPGA port serial. ອັນນີ້ເຮັດໃຫ້ຜູ້ໃຊ້ສາມາດກຳນົດຄ່າເກືອບທຸກຄວາມຖີ່ໂມງຕາມລຳພັງໃຈໃນລະຫວ່າງເວລາແລ່ນແອັບພລິເຄຊັນ. ຄວາມຖີ່ໂມງສູງສຸດແມ່ນ 312.5MHz.
ນອກນັ້ນຍັງມີເຄື່ອງອັດລົມ Si5328 ທີ່ມີຢູ່. ນີ້ສາມາດສະຫນອງໂມງທີ່ສະອາດແລະ synchronous ກັບ QSFP-DD ແລະ OpenCAPI (SlimSAS) quad ສະຖານທີ່ຢູ່ໃນຫຼາຍຄວາມຖີ່ຂອງໂມງ. ອຸປະກອນເຫຼົ່ານີ້ໃຊ້ພຽງແຕ່ຫນ່ວຍຄວາມຈໍາທີ່ປ່ຽນແປງໄດ້, ດັ່ງນັ້ນການອອກແບບ FPGA ຈະຕ້ອງຕັ້ງຄ່າແຜນທີ່ການລົງທະບຽນຄືນໃຫມ່ຫຼັງຈາກເຫດການວົງຈອນພະລັງງານໃດໆ.
ຊື່ໂມງທັງໝົດຢູ່ໃນພາກລຸ່ມນີ້ສາມາດພົບໄດ້ໃນຕາຕະລາງ Pinout ຄົບຖ້ວນ.
Si5328
ຖ້າຫາກວ່າການຫຼຸດຜ່ອນ jitter ແມ່ນຕ້ອງການກະລຸນາເບິ່ງເອກະສານອ້າງອີງສໍາລັບ Si5328.
https://www.silabs.com/Support%20Documents/TechnicalDocs/Si5328.pdf
ການເຊື່ອມຕໍ່ວົງຈອນສະທ້ອນ Xilinx VCU110 ແລະ VCU108, ກະລຸນາເບິ່ງ Xilinx Dev Boards ສໍາລັບການອ້າງອີງ
ໂມງອ້າງອີງ PCIe
ເສັ້ນທາງ 16 MGT ທີ່ເຊື່ອມຕໍ່ກັບຂອບບັດ PCIe ໃຊ້ແຜ່ນ MGT 224 ຫາ 227 ແລະໃຊ້ລະບົບ 100 MHz ໂມງ (ຊື່ສຸດທິ PCIE_REFCLK).
ອີກທາງເລືອກ, ໂມງ 100MHz ທີ່ສະອາດ, ຢູ່ເທິງເຮືອກໍ່ມີຢູ່ເຊັ່ນກັນ (ຊື່ສຸດທິ PCIE_LCL_REFCLK).
ໂມງຜ້າ
ການອອກແບບສະເຫນີໂມງຜ້າ (ຊື່ສຸດທິ FABRIC_SRC_CLK) ເຊິ່ງເລີ່ມຕົ້ນເປັນ 300 MHz. ໂມງນີ້ມີຈຸດປະສົງເພື່ອໃຊ້ສໍາລັບອົງປະກອບ IDELAY ໃນການອອກແບບ FPGA. ໂມງຜ້າແມ່ນເຊື່ອມຕໍ່ກັບເຂັມໂມງທົ່ວໂລກ (GC).
DIFF_TERM_ADV = TERM_100 ແມ່ນຕ້ອງການສໍາລັບການຢຸດເຊົາ LVDS
ໂມງຊ່ວຍ
ການອອກແບບໃຫ້ໂມງຊ່ວຍ (ຊື່ສຸດທິ AUX_CLK) ເຊິ່ງຄ່າເລີ່ມຕົ້ນເປັນ 300 MHz. ໂມງນີ້ສາມາດໃຊ້ເພື່ອຈຸດປະສົງໃດກໍໄດ້ ແລະເຊື່ອມຕໍ່ກັບເຂັມໂມງທົ່ວໂລກ (GC).
DIFF_TERM_ADV = TERM_100 ແມ່ນຕ້ອງການສໍາລັບການຢຸດເຊົາ LVDS
ໂມງຂຽນໂປຣແກຣມ (EMCCLK)
ໂມງ 100MHz (ຊື່ສຸດທິ EMCCLK_B) ຖືກປ້ອນເຂົ້າໄປໃນ PIN EMCCLK ເພື່ອຂັບອຸປະກອນ SPI flash ໃນລະຫວ່າງການຕັ້ງຄ່າ FPGA. ໃຫ້ສັງເກດວ່ານີ້ບໍ່ແມ່ນເຂັມໂມງທົ່ວໂລກທີ່ສາມາດໃສ່ IO pin ໄດ້.
QSFP-DD
QSFP-DD cage ຕັ້ງຢູ່ໃນກະເບື້ອງ MGT 126 ແລະ 127 ແລະໃຊ້ໂມງອ້າງອີງເລີ່ມຕົ້ນ 161.1328125MHz.
ໃຫ້ສັງເກດວ່າຄວາມຖີ່ຂອງໂມງນີ້ສາມາດປ່ຽນເປັນຄວາມຖີ່ໂມງຕາມໃຈມັກໄດ້ເຖິງ 312MHz ໂດຍການດໍາເນີນໂຄງການໃຫມ່ຂອງ Si5338 reprogrammable clock oscillator ຜ່ານຈໍລະບົບ. ອັນນີ້ສາມາດເຮັດໄດ້ໂດຍໃຊ້ Alpha Data API ຫຼືຜ່ານ USB ດ້ວຍເຄື່ອງມື Alpha Data Software ທີ່ເຫມາະສົມ.
ເບິ່ງຊື່ສຸດທິ QSFP_CLK* ສໍາລັບສະຖານທີ່ PIN.
The QSFP-DD cage ຍັງຕັ້ງໄວ້ເຊັ່ນວ່າມັນສາມາດຖືກໂມງຈາກຕົວຄູນໂມງ Si5328 jitter attenuator.
ເບິ່ງຊື່ສຸດທິ SI5328_OUT_1* ສໍາລັບສະຖານທີ່ປັກໝຸດ.
Ultraport SlimSAS (OpenCAPI)
ຕົວເຊື່ອມຕໍ່ Ultraport SlimSAS ຕັ້ງຢູ່ໃນກະເບື້ອງ MGT 124 ແລະ 125.
ສໍາລັບ OpenCAPI ໂມງ 156.25MHz ພາຍນອກແມ່ນສະຫນອງໃຫ້ຜ່ານສາຍ. ເບິ່ງຊື່ສຸດທິ CAPI_CLK_0* ສໍາລັບສະຖານທີ່ເຂັມໂມງສາຍ.
ແຫຼ່ງໂມງທາງເລືອກອື່ນສໍາລັບການໂຕ້ຕອບນີ້ແມ່ນເຄື່ອງສັງເຄາະໂມງ Si5338 ເຊິ່ງຖືກຕັ້ງໄວ້ເປັນ 161.1328125MHz. ເບິ່ງຊື່ສຸດທິ CAPI_CLK_1* ສໍາລັບສະຖານທີ່ PIN. ໃຫ້ສັງເກດວ່າຄວາມຖີ່ຂອງໂມງນີ້ສາມາດປ່ຽນເປັນຄວາມຖີ່ໂມງຕາມໃຈມັກໄດ້ເຖິງ 312MHz ໂດຍການດໍາເນີນໂຄງການໃຫມ່ຂອງ Si5338 reprogrammable clock oscillator ຜ່ານຈໍລະບົບ. ອັນນີ້ສາມາດເຮັດໄດ້ໂດຍໃຊ້ Alpha Data API ຫຼືຜ່ານ USB ດ້ວຍເຄື່ອງມື Alpha Data Software ທີ່ເຫມາະສົມ.
ສໍາລັບຄໍາຮ້ອງສະຫມັກທີ່ລະອຽດອ່ອນ jitter, ການໂຕ້ຕອບນີ້ສາມາດໄດ້ຮັບການ clocked ຈາກ Si5328 jitter attenuator. ເບິ່ງຊື່ສຸດທິ SI5328_OUT_0* ສໍາລັບສະຖານທີ່ປັກໝຸດ.
PCI Express
ADM-PCIE-9H3 ມີຄວາມສາມາດ PCIe Gen 1/2/3 ທີ່ມີເສັ້ນທາງ 1/2/4/8/16. FPGA ຂັບລົດເສັ້ນທາງເຫຼົ່ານີ້ໂດຍກົງໂດຍໃຊ້ Integrated PCI Express block ຈາກ Xilinx. ການເຈລະຈາຄວາມໄວເຊື່ອມຕໍ່ PCIe ແລະຈໍານວນເລນທີ່ໃຊ້ໂດຍທົ່ວໄປແມ່ນອັດຕະໂນມັດແລະບໍ່ຮຽກຮ້ອງໃຫ້ມີການແຊກແຊງຂອງຜູ້ໃຊ້.
ຣີເຊັດ PCI Express (PERST#) ເຊື່ອມຕໍ່ກັບ FPGA ຢູ່ສອງບ່ອນ. ເບິ່ງສັນຍານຕາຕະລາງ Pinout ທີ່ສົມບູນ PERST0_1V8_L ແລະ PERST1_1V8_L.
ການມອບຫມາຍ pin ອື່ນໆສໍາລັບເສັ້ນທາງຄວາມໄວສູງແມ່ນສະຫນອງໃຫ້ຢູ່ໃນ pinout ທີ່ຕິດກັບຕາຕະລາງ Pinout ສໍາເລັດ
ຂໍ້ມູນຈໍາເພາະ PCI Express ຮຽກຮ້ອງໃຫ້ທຸກບັດ add-in ກຽມພ້ອມສໍາລັບການ enumeration ພາຍໃນ 120ms ຫຼັງຈາກພະລັງງານທີ່ຖືກຕ້ອງ (100ms ຫຼັງຈາກພະລັງງານແມ່ນຖືກຕ້ອງ + 20ms ຫຼັງຈາກ PERST ຖືກປ່ອຍອອກມາ). ADM-PCIE-9H3 ຕອບສະຫນອງຄວາມຕ້ອງການນີ້ເມື່ອຖືກຕັ້ງຄ່າຈາກ bitstream tandem ທີ່ມີຂໍ້ຈໍາກັດ SPI ທີ່ເຫມາະສົມທີ່ລາຍລະອຽດຢູ່ໃນພາກ:
ການຕັ້ງຄ່າຈາກ Flash Memory. ສໍາລັບລາຍລະອຽດເພີ່ມເຕີມກ່ຽວກັບການຕັ້ງຄ່າ tandem, ເບິ່ງ Xilinx xapp 1179.
ໝາຍເຫດ:
motherboards/backplanes ທີ່ແຕກຕ່າງກັນຈະໄດ້ຮັບຜົນປະໂຫຍດຈາກໂຄງການຄວາມສະເຫມີພາບ RX ທີ່ແຕກຕ່າງກັນພາຍໃນ PCIe IP core ສະຫນອງໃຫ້ໂດຍ Xilinx. Alpha Data ແນະນໍາໃຫ້ໃຊ້ການຕັ້ງຄ່າຕໍ່ໄປນີ້ຖ້າຜູ້ໃຊ້ປະສົບກັບຄວາມຜິດພາດໃນການເຊື່ອມໂຍງຫຼືບັນຫາການຝຶກອົບຮົມກັບລະບົບຂອງພວກເຂົາ: ພາຍໃນ IP core generator, ປ່ຽນໂຫມດເປັນ "Advanced" ແລະເປີດແຖບ "GT Settings", ປ່ຽນ "ການສູນເສຍການແຊກຊ້ອນທີ່ຂັບເຄື່ອນດ້ວຍຮູບແບບ. ການປັບຕົວ” ຈາກ “ບັດຕື່ມໃສ່” ໄປເປັນ “ຊິບ-ໄປ-ຊິບ” (ເບິ່ງ Xilinx PG239 ສໍາລັບລາຍລະອຽດເພີ່ມເຕີມ).
QSFP-DD
ກ່ອງ QSFP-DD ໜ່ວຍ ໜຶ່ງ ແມ່ນມີຢູ່ໃນກະດານດ້ານ ໜ້າ. cage ນີ້ແມ່ນສາມາດທີ່ຈະຢູ່ອາໄສທັງ QSFP28 ຫຼືສາຍ QSFP-DD (ເຂົ້າກັນໄດ້ກັບຄືນໄປບ່ອນ). ທັງສອງແບບທີ່ເຂົ້າກັນໄດ້ທັງ optical optical ແລະ passive copper QSFP-DD/QSFP28 ແມ່ນສອດຄ່ອງຢ່າງເຕັມສ່ວນ. ການໂຕ້ຕອບການສື່ສານສາມາດແລ່ນໄດ້ເຖິງ 28Gbps ຕໍ່ຊ່ອງ. ມີ 8 ຊ່ອງຜ່ານ QSFP-DD cage (ແບນວິດສູງສຸດທັງໝົດ 224Gbps). cage ນີ້ແມ່ນເຫມາະສົມທີ່ສຸດສໍາລັບ 8x 10G/25G, 2x 100G Ethernet, ຫຼືໂປໂຕຄອນອື່ນໆທີ່ສະຫນັບສະຫນູນໂດຍ Xilinx GTY Transceivers. ກະລຸນາເບິ່ງ Xilinx User Guide UG578 ສໍາລັບລາຍລະອຽດເພີ່ມເຕີມກ່ຽວກັບຄວາມສາມາດຂອງ transceivers.
QSFP-DD cage ມີສັນຍານຄວບຄຸມທີ່ເຊື່ອມຕໍ່ກັບ FPGA. ການເຊື່ອມຕໍ່ແມ່ນລາຍລະອຽດຢູ່ໃນຕາຕະລາງ Pinout ທີ່ສົມບູນໃນຕອນທ້າຍຂອງເອກະສານນີ້. ໝາຍເຫດທີ່ໃຊ້ໃນການມອບໝາຍເຂັມປັກໝຸດແມ່ນ QSFP* ກັບສະຖານທີ່ທີ່ຈະແຈ້ງໃນແຜນວາດຂ້າງລຸ່ມນີ້.
ໃຊ້ເຂັມ QSFP_SCL_1V8 ແລະ QSFP_SDA_1V8 ຕາມລາຍລະອຽດໃນຕາຕະລາງ Pinout ທີ່ສົມບູນເພື່ອຕິດຕໍ່ສື່ສານກັບພື້ນທີ່ລົງທະບຽນ QSFP28.
ໝາຍເຫດ:
LP_MODE (ໂຫມດພະລັງງານຕໍ່າ) ກັບ cage ແມ່ນ tied ກັບດິນ, ໃຊ້ການໂຕ້ຕອບການຈັດການເພື່ອກໍານົດກົດລະບຽບພະລັງງານ.
ມັນເປັນໄປໄດ້ສໍາລັບ Alpha Data ເພື່ອໃຫ້ເຫມາະກັບ ADM-PCIE-9H3 ທີ່ມີອົງປະກອບ QSFP-DD ແລະ QSFP28. ຕາຕະລາງຂ້າງລຸ່ມນີ້ສະແດງໃຫ້ເຫັນຈໍານວນສ່ວນສໍາລັບ transceivers ທີ່ເຫມາະເມື່ອສັ່ງກັບກະດານນີ້.
ຕາຕະລາງ 5 : QSFP28 Part Numbers
| ລະຫັດຄໍາສັ່ງ | ລາຍລະອຽດ | ເລກສ່ວນ | ຜູ້ຜະລິດ |
| ຄໍາຖາມທີ 10 | 40G (4×10) QSFP Optical Transceiver | FTL410QE2C | Finisar |
| ຄໍາຖາມທີ 14 | 56G (4×14) QSFP Optical Transceiver | FTL414QB2C | Finisar |
| ຄໍາຖາມທີ 25 | 100G (4×25) QSFP28 Optical Transceiver | FTLC9558REPM | Finisar |
OpenCAPI Ultraport SlimSAS
ເຄື່ອງຮັບ Ultraport SlimSAS ຢູ່ດ້ານຫຼັງຂອງກະດານອະນຸຍາດໃຫ້ມີການໂຕ້ຕອບທີ່ສອດຄ່ອງກັບ OpenCAPI ທີ່ແລ່ນຢູ່ທີ່ 200G (8 ຊ່ອງທີ່ 25G). ກະລຸນາຕິດຕໍ່ support@alpha-data.com ຫຼືຕົວແທນ IBM ຂອງທ່ານສຳລັບລາຍລະອຽດເພີ່ມເຕີມກ່ຽວກັບ OpenCAPI ແລະຜົນປະໂຫຍດຂອງມັນ.
ຕົວເຊື່ອມຕໍ່ SlimSAS ຍັງສາມາດຖືກນໍາໃຊ້ເພື່ອເຊື່ອມຕໍ່ກະດານ breakout 2x QSFP28 ເພີ່ມເຕີມ, ຕິດຕໍ່ sales@alpha-data.com ສໍາລັບລາຍລະອຽດເພີ່ມເຕີມ. ອີກທາງເລືອກ, cabling cab ຖືກນໍາໃຊ້ເພື່ອເຊື່ອມຕໍ່ບັດ ADM-PCIE-9H3 ຫຼາຍບັດພາຍໃນ chassis.
ຕິດຕາມກວດກາລະບົບ
ADM-PCIE-9H3 ມີຄວາມສາມາດໃນການກວດສອບອຸນຫະພູມ, voltage, ແລະປະຈຸບັນຂອງລະບົບການກວດສອບການເຮັດວຽກຂອງຄະນະ. ການຕິດຕາມຖືກປະຕິບັດໂດຍໃຊ້ຕົວຄວບຄຸມ microcontroller Atmel AVR.
ຖ້າອຸນຫະພູມ FPGA ຫຼັກເກີນ 105 ອົງສາເຊນຊຽດ, FPGA ຈະຖືກອະນາໄມເພື່ອປ້ອງກັນຄວາມເສຍຫາຍຂອງບັດ.
ຂັ້ນຕອນການຄວບຄຸມພາຍໃນ microcontroller ອັດຕະໂນມັດກວດສອບ line voltages ແລະອຸນຫະພູມໃນກະດານແລະຮຸ້ນເຮັດໃຫ້ຂໍ້ມູນທີ່ມີໃຫ້ກັບ FPGA ໃນໄລຍະການໂຕ້ຕອບ serial ທີ່ອຸທິດຕົນທີ່ສ້າງຂຶ້ນໃນຊຸດການອອກແບບການອ້າງອີງ Alpha Data (ຂາຍແຍກຕ່າງຫາກ). ຂໍ້ມູນຍັງສາມາດເຂົ້າເຖິງໄດ້ໂດຍກົງຈາກ microcontroller ຜ່ານສ່ວນຕິດຕໍ່ USB ໃນແຜງດ້ານຫນ້າຫຼືຜ່ານການໂຕ້ຕອບ IPMI ທີ່ມີຢູ່ໃນຂອບບັດ PCIe.
ຕາຕະລາງ 6: Voltage, ປະຈຸບັນ, ແລະເຄື່ອງຕິດຕາມອຸນຫະພູມ
| ຈໍພາບ | ດັດຊະນີ | ຈຸດປະສົງ/ຄຳອະທິບາຍ |
| ແລະ ອື່ນໆ | ແລະ ອື່ນໆ | ເວລາຜ່ານໄປ (ວິນາທີ) |
| EC | EC | ຕົວນັບເຫດການ (ວົງຈອນພະລັງງານ) |
| 12V | ADC00 | ການສະຫນອງວັດສະດຸປ້ອນກະດານ |
| 12V_I | ADC01 | 12V input ປັດຈຸບັນໃນ amps |
| 3.3V | ADC02 | ການສະຫນອງວັດສະດຸປ້ອນກະດານ |
| 3.3V_I | ADC03 | 3.3V input ປັດຈຸບັນໃນ amps |
| 3.3V | ADC05 | ກະດານປ້ອນພະລັງງານຊ່ວຍ |
| 3.3V | ADC05 | 3.3V ສໍາລັບ QSFP optics |
| 2.5V | ADC06 | ໂມງ ແລະ DRAM voltage ການສະຫນອງ |
| 1.8V | ADC07 | FPGA IO voltage (VCCO) |
| 1.8V | ADC08 | ພະລັງງານເຄື່ອງຮັບສັນຍານ (AVCC_AUX) |
| 1.2V | ADC09 | ພະລັງງານ HBM |
| 1.2V | ADC10 | ພະລັງງານເຄື່ອງຮັບສັນຍານ (AVTT) |
| 0.9V | ADC11 | ພະລັງງານເຄື່ອງຮັບສັນຍານ (AVCC) |
| 0.85-0.90V | ADC12 | BRAM + INT_IO (VccINT_IO) |
| 0.72-0.90V | ADC13 | FPGA Core Supply (VccINT) |
| uC_Temp | TMP00 | FPGA ອຸນຫະພູມຢູ່ໃນຕາຍ |
| Board0_ອຸນຫະພູມ | TMP01 | ອຸນຫະພູມກະດານຢູ່ໃກ້ກັບແຜງດ້ານຫນ້າ |
| Board1_ອຸນຫະພູມ | TMP02 | ອຸນຫະພູມກະດານຢູ່ໃກ້ກັບມຸມເທິງ |
| FPGA_Temp | TMP03 | FPGA ອຸນຫະພູມຢູ່ໃນຕາຍ |
LEDs ສະຖານະການຕິດຕາມກວດກາລະບົບ
LEDs D5 (ສີແດງ) ແລະ D6 (ສີຂຽວ) ສະແດງສະຖານະຂອງບັດ.
ຕາຕະລາງ 7: ສະຖານະ LED ຄໍານິຍາມ
| ໄຟ LED | ສະຖານະ |
| ສີຂຽວ | ແລ່ນແລະບໍ່ມີສັນຍານເຕືອນ |
| ສີຂຽວ + ສີແດງ | ສະແຕນບາຍ (ປິດເຄື່ອງ) |
| ສີຂຽວກະພິບ + ສີແດງກະພິບ (ຮ່ວມກັນ) | ເອົາໃຈໃສ່ - ການປຸກສໍາຄັນມີການເຄື່ອນໄຫວ |
| ກະພິບສີຂຽວ + ສີແດງກະພິບ (ສະຫຼັບ) | ຮູບແບບການບໍລິການ |
| ກະພິບສີຂຽວ + ສີແດງ | ເອົາໃຈໃສ່ - ການປຸກມີການເຄື່ອນໄຫວ |
| ສີແດງ | ບໍ່ມີເຟີມແວຂອງແອັບພລິເຄຊັນ ຫຼືເຟີມແວທີ່ບໍ່ຖືກຕ້ອງ |
| ກະພິບສີແດງ | ການຕັ້ງຄ່າ FPGA ຖືກລຶບລ້າງເພື່ອປົກປ້ອງກະດານ |
ພັດລົມຄວບຄຸມ
ລົດເມ USB ເທິງເຮືອທີ່ຄວບຄຸມໂດຍຈໍພາບລະບົບມີການເຂົ້າເຖິງຕົວຄວບຄຸມພັດລົມ MAX6620. ອຸປະກອນນີ້ສາມາດຄວບຄຸມໄດ້ຜ່ານຫຼາຍລະບົບ onboard ການໂຕ້ຕອບການສື່ສານ, ລວມທັງ USB, PCIe Edge SMBUS, ແລະ FPGA sysmon port communications. ຕົວຄວບຄຸມພັດລົມຢູ່ໃນລົດເມ I2C 1 ຢູ່ທີ່ຢູ່ 0x2a. ສໍາລັບຄໍາຖາມເພີ່ມເຕີມ. ຕິດຕໍ່ support@alpha-data.com ມີຄໍາຖາມເພີ່ມເຕີມກ່ຽວກັບການນໍາໃຊ້ຕົວຄວບຄຸມເຫຼົ່ານີ້.
ການໂຕ້ຕອບ USB
FPGA ສາມາດຕັ້ງຄ່າໄດ້ໂດຍກົງຈາກການເຊື່ອມຕໍ່ USB ຢູ່ໃນແຖບດ້ານຫນ້າຫຼືຂອບບັດຫລັງ.
ADM-PCIE-9H3 ໃຊ້ Digilent USB-JTAG ກ່ອງແປງທີ່ສະຫນັບສະຫນຸນໂດຍຊຸດເຄື່ອງມືຊອຟແວ Xilinx. ພຽງແຕ່ເຊື່ອມຕໍ່ສາຍ micro-USB AB ລະຫວ່າງພອດ USB ADM-PCIE-9H3 ແລະຄອມພິວເຕີໂຮສທີ່ຕິດຕັ້ງ Vivado. Vivado Hardware Manager ຈະຮັບຮູ້ FPGA ໂດຍອັດຕະໂນມັດ ແລະອະນຸຍາດໃຫ້ທ່ານປັບຄ່າ FPGA ແລະ SBPI PROM.
ຕົວເຊື່ອມຕໍ່ USB ດຽວກັນຖືກນໍາໃຊ້ເພື່ອເຂົ້າເຖິງລະບົບຕິດຕາມລະບົບໂດຍກົງ. ທັງໝົດ voltages, ປະຈຸບັນ, ອຸນຫະພູມ, ແລະການຕັ້ງຄ່າໂມງທີ່ບໍ່ປ່ຽນແປງແມ່ນສາມາດເຂົ້າເຖິງໄດ້ໂດຍໃຊ້ຊອບແວ avr2util ຂອງ Alpha Data ໃນການໂຕ້ຕອບນີ້.
Avr2util ສໍາລັບ Windows ແລະໄດເວີ USB ທີ່ກ່ຽວຂ້ອງສາມາດດາວໂຫລດໄດ້ທີ່ນີ້:
https://support.alpha-data.com/pub/firmware/utilities/windows/
Avr2util ສໍາລັບ Linux ສາມາດດາວໂຫລດໄດ້ທີ່ນີ້:
https://support.alpha-data.com/pub/firmware/utilities/linux/
ໃຊ້ “avr2util.exe /?” ເພື່ອເບິ່ງທາງເລືອກທັງຫມົດ.
ຕົວຢ່າງample “avr2util.exe /usbcom com4 display-sensors” ຈະສະແດງຄ່າເຊັນເຊີທັງໝົດ.
ຕົວຢ່າງample “avr2util.exe /usbcom com4 setclknv 1 156250000” ຈະຕັ້ງໂມງ QSFP ເປັນ 156.25MHz. setclk index 0 = CAPI_CLK_1, index 1 = QSFP_CLK, index 2 = AUX_CLK, index 3 = FABRIC_CLK.
ປ່ຽນ 'com4' ໃຫ້ກົງກັບໝາຍເລກພອດ com ທີ່ຖືກມອບໝາຍພາຍໃຕ້ຕົວຈັດການອຸປະກອນ windows
ການຕັ້ງຄ່າ
ມີສອງວິທີຕົ້ນຕໍໃນການຕັ້ງຄ່າ FPGA ໃນ ADM-PCIE-9H3:
- ຈາກໜ່ວຍຄວາມຈຳ Flash, ເມື່ອເປີດເຄື່ອງ, ຕາມທີ່ອະທິບາຍໄວ້ໃນພາກ 3.8.1
- ການນໍາໃຊ້ສາຍ USB ທີ່ເຊື່ອມຕໍ່ຢູ່ໃນທັງຊ່ອງ USB ພາກທີ 3.8.2
ການຕັ້ງຄ່າຈາກ Flash Memory
FPGA ສາມາດຖືກຕັ້ງຄ່າອັດຕະໂນມັດໃນເວລາເປີດເຄື່ອງຈາກສອງອຸປະກອນຫນ່ວຍຄວາມຈໍາ flash 256 Mbit QSPI ທີ່ຖືກຕັ້ງຄ່າເປັນອຸປະກອນ x8 SPI (ຕົວເລກສ່ວນ Micron MT25QU256ABA8E12-0). ໂດຍປົກກະຕິແລ້ວອຸປະກອນແຟລດເຫຼົ່ານີ້ຖືກແບ່ງອອກເປັນສອງຂົງເຂດຂອງແຕ່ລະ 32 MiByte, ເຊິ່ງແຕ່ລະຂົງເຂດມີຂະໜາດໃຫຍ່ພໍທີ່ຈະຖືກະແສບິດທີ່ບໍ່ຖືກບີບອັດສໍາລັບ VU33P FPGA.
ADM-PCIE-9H3 ຖືກຈັດສົ່ງດ້ວຍບິດສະຕຣີມຈຸດສິ້ນສຸດ PCIe ແບບງ່າຍດາຍທີ່ປະກອບດ້ວຍບິດສະຕຣີມ Alpha Data ADXDMA ພື້ນຖານ. ຂໍ້ມູນ Alpha ສາມາດໂຫຼດໄດ້ໃນ bitstreams custom ອື່ນໆໃນລະຫວ່າງການທົດສອບການຜະລິດ, ກະລຸນາຕິດຕໍ່ sales@alpha-data.com ສໍາລັບລາຍລະອຽດເພີ່ມເຕີມ.
ມັນເປັນໄປໄດ້ທີ່ຈະໃຊ້ Multiboot ກັບຮູບພາບ fallback ໃນຮາດແວນີ້. ການໂຕ້ຕອບການຕັ້ງຄ່າ SPI ຕົ້ນສະບັບແລະ Fallback MultiBoot ໄດ້ຖືກປຶກສາຫາລືຢ່າງລະອຽດໃນ Xilinx UG570. ເມື່ອເປີດເຄື່ອງ, FPGA ພະຍາຍາມຕັ້ງຄ່າຕົວມັນເອງໂດຍອັດຕະໂນມັດໃນຮູບແບບຕົ້ນສະບັບ serial ໂດຍອີງໃສ່ເນື້ອໃນຂອງ header ໃນການຂຽນໂປຼແກຼມ. file. Multibook ແລະ ICAP ສາມາດຖືກນໍາໃຊ້ເພື່ອເລືອກລະຫວ່າງສອງຂົງເຂດການຕັ້ງຄ່າທີ່ຈະໂຫລດເຂົ້າໄປໃນ FPGA. ເບິ່ງ Xilinx UG570 MultiBoot ສໍາລັບລາຍລະອຽດ.
ຮູບພາບທີ່ໂຫລດຍັງສາມາດສະຫນັບສະຫນູນ tandem PROM ຫຼື tandem PCIE ດ້ວຍວິທີການປັບຄ່າພາກສະຫນາມ.
ຕົວເລືອກເຫຼົ່ານີ້ຊ່ວຍຫຼຸດເວລາໂຫຼດໄຟ ເພື່ອຊ່ວຍຕອບສະໜອງຄວາມຕ້ອງການປັບເວລາຂອງ PCIe. Tandem ກັບພາກສະຫນາມຍັງເຮັດໃຫ້ລະບົບໂຮດສາມາດ configure ຜູ້ໃຊ້ FPGA logic ໂດຍບໍ່ມີການສູນເສຍການເຊື່ອມຕໍ່ PCIe, ຄຸນນະສົມບັດທີ່ເປັນປະໂຫຍດໃນເວລາທີ່ການປັບລະບົບແລະວົງຈອນພະລັງງານບໍ່ແມ່ນທາງເລືອກ.
Alpha Data System Monitor ຍັງສາມາດປັບຄ່າໜ່ວຍຄວາມຈຳແຟລດຄືນໃໝ່ ແລະ ປັບໂປຣແກມ FPGA ຄືນໃໝ່.
ນີ້ສະຫນອງກົນໄກທີ່ບໍ່ປອດໄພທີ່ເປັນປະໂຫຍດເພື່ອດໍາເນີນໂຄງການ FPGA ອີກເທື່ອຫນຶ່ງເຖິງແມ່ນວ່າມັນຈະລຸດລົງຈາກລົດເມ PCIe. ຈໍສະແດງຜົນລະບົບສາມາດເຂົ້າເຖິງໄດ້ຜ່ານ USB ຢູ່ແຖບດ້ານຫນ້າແລະຂອບຫລັງ, ຫຼືຜ່ານການເຊື່ອມຕໍ່ SMBUS ໃນຂອບ PCIe.
ຮູບພາບການສ້າງຕັ້ງແລະໂຄງການ
ສ້າງເລັກນ້ອຍfile ກັບຂໍ້ຈໍາກັດເຫຼົ່ານີ້ (ເບິ່ງ xapp1233):
- set_property BITSTREAM.GENERAL.COMPRESS TRUE [ current_design ]
- set_property BITSTREAM.CONFIG.EXTMASTERCCLK_EN {DIV-1} [ການອອກແບບປະຈຸບັນ]
- set_property BITSTREAM.CONFIG.SPI_32BIT_ADDR Yes [current_design]
- set_property BITSTREAM.CONFIG.SPI_BUSWIDTH 8 [ການອອກແບບປະຈຸບັນ]
- set_property BITSTREAM.CONFIG.SPI_FALL_EDGE Yes [current_design]
- set_property BITSTREAM.CONFIG.UNUSEDPIN {Pullnone} [current_design]
- set_property CFGBVS GND [ ການອອກແບບປະຈຸບັນ ]
- set_property CONFIG_VOLTAGE 1.8 [ການອອກແບບ_ປະຈຸບັນ]
- set_property BITSTREAM.CONFIG.OVERTEMPSHUTDOWN ເປີດໃຊ້ [current_design]
ສ້າງ MCS file ດ້ວຍຄຸນສົມບັດເຫຼົ່ານີ້ (write_cfgmem):
- - ຮູບແບບ MCS
- - ຂະໜາດ 64
- - ການໂຕ້ຕອບ SPIx8
- -loadbit “ຂຶ້ນ 0x0000000file/filename.bit>” (ສະຖານທີ່ທີ 0)
- -loadbit “ຂຶ້ນ 0x2000000file/filename.bit>” (ສະຖານທີ່ທີ 1, ທາງເລືອກ)
ໂຄງການກັບຜູ້ຈັດການຮາດແວ vivado ກັບການຕັ້ງຄ່າເຫຼົ່ານີ້ (ເບິ່ງ xapp1233):
- SPI part: mt25qu256-spi-x1_x2_x4_x8
- ສະຖານະຂອງ pins I/O mem ທີ່ບໍ່ແມ່ນ config: Pull-none
- ເປົ້າຫມາຍສີ່ files ສ້າງຂຶ້ນຈາກຄໍາສັ່ງ write_cfgmem tcl.
ການຕັ້ງຄ່າໂດຍ JTAG
ສາຍ micro-USB AB ອາດຈະຕິດຢູ່ກັບແຜງດ້ານໜ້າ ຫຼືພອດ USB ຂອບຫຼັງ. ນີ້ອະນຸຍາດໃຫ້ FPGA ໄດ້ຮັບການປັບຄ່າໃຫມ່ໂດຍໃຊ້ Xilinx Vivado Hardware Manager ຜ່ານ Digilent J ປະສົມປະສານ.TAG ກ່ອງແປງ. ອຸປະກອນຈະຖືກຮັບຮູ້ໂດຍອັດຕະໂນມັດໃນ Vivado Hardware Manager.
ສໍາລັບຄໍາແນະນໍາລາຍລະອຽດເພີ່ມເຕີມ, ກະລຸນາເບິ່ງ "ການນໍາໃຊ້ຕົວຈັດການຮາດແວ Vivado ເພື່ອດໍາເນີນໂຄງການອຸປະກອນ FPGA" ຂອງ Xilinx UG908: https://www.xilinx.com/support/documentation/sw_manuals/xilinx2014_1/ug908-vivado-programming-debugging.pdf
ຕົວເຊື່ອມຕໍ່ GPIO
ທາງເລືອກ GPIO ປະກອບດ້ວຍຕົວເຊື່ອມຕໍ່ shrouded versatile ຈາກ Molex ທີ່ມີຈໍານວນສ່ວນ 87832-1222 ທີ່ໃຫ້ຜູ້ໃຊ້ທີ່ມີຄວາມຕ້ອງການ IO custom ສີ່ເຊື່ອມຕໍ່ໂດຍກົງກັບສັນຍານ FPGA.
ປລັກຫາຄູ່ທີ່ແນະນໍາ: Molex 0875681273 ຫຼື 0511101260
ສັນຍານ FPGA ເຊື່ອມຕໍ່ໂດຍກົງ
8 nets ຖືກແຍກອອກໄປຫາ header GPIO, ເປັນສີ່ຊຸດຂອງຄູ່ທີ່ແຕກຕ່າງກັນ. ສັນຍານເຫຼົ່ານີ້ແມ່ນເຫມາະສົມສໍາລັບມາດຕະຖານສັນຍານທີ່ສະຫນັບສະຫນູນ 1.8V ທີ່ສະຫນັບສະຫນູນໂດຍສະຖາປັດຕະ Xilinx UltraScale. ເບິ່ງ Xilinx UG571 ສໍາລັບທາງເລືອກ IO.
LVDS ແລະ 1.8 CMOS ແມ່ນທາງເລືອກທີ່ນິຍົມ. ດັດຊະນີສັນຍານ GPIO ອັນດັບທີ 0 ເໝາະສຳລັບການເຊື່ອມຕໍ່ໂມງທົ່ວໂລກ.
ສັນຍານ GPIO ເຊື່ອມຕໍ່ໂດຍກົງຖືກຈໍາກັດຢູ່ທີ່ 1.8V ໂດຍສະວິດດ່ວນ (74CBTLVD3245PW) ເພື່ອປົກປ້ອງ FPGA ຈາກ overvol.tage ໃນ IO pins. ປຸ່ມສະຫຼັບໄວນີ້ຊ່ວຍໃຫ້ສັນຍານເຄື່ອນທີ່ໄປໃນທິດທາງໃດນຶ່ງ ໂດຍມີພຽງແຕ່ 4 ohms ຂອງ impedance ຂອງຊຸດ ແລະຄວາມລ່າຊ້າຂອງການຂະຫຍາຍພັນໜ້ອຍກວ່າ 1ns. ຕາຫນ່າງແມ່ນເຊື່ອມຕໍ່ໂດຍກົງກັບ FPGA ຫຼັງຈາກສະຫຼັບໄວ.
ຊື່ສັນຍານເຊື່ອມຕໍ່ໂດຍກົງແມ່ນຕິດສະຫຼາກ GPIO_0_1V8_P/N ແລະ GPIO_1_1V8_P/N, ແລະອື່ນໆ ເພື່ອສະແດງຂົ້ວ ແລະການຈັດກຸ່ມ. ການຈັດສັນ PIN ສັນຍານສາມາດພົບໄດ້ໃນຕາຕະລາງ Pinout ຄົບຖ້ວນ
ການປ້ອນຂໍ້ມູນເວລາ
J1.1 ແລະ J1.2 ສາມາດໃຊ້ເປັນສັນຍານປ້ອນຂໍ້ມູນໄລຍະເວລາທີ່ໂດດດ່ຽວ (ສູງສຸດ 25MHz). ແອັບພລິເຄຊັນສາມາດເຊື່ອມຕໍ່ໂດຍກົງກັບຕົວເຊື່ອມຕໍ່ GPIO, ຫຼື Alpha Data ສາມາດສະຫນອງການແກ້ໄຂດ້ວຍສາຍເຄເບີນທີ່ມີ SMA ຫຼືຕົວເຊື່ອມຕໍ່ທີ່ຄ້າຍຄືກັນຢູ່ໃນແຜງດ້ານຫນ້າ. ຕິດຕໍ່ sales@alpha-data.com ສໍາລັບທາງເລືອກຕົວເຊື່ອມຕໍ່ແຜງດ້ານຫນ້າ.
ສໍາລັບສະຖານທີ່ PIN, ເບິ່ງຊື່ສັນຍານ ISO_CLK ໃນຕາຕະລາງ Pinout ສໍາເລັດ.
ສັນຍານຖືກແຍກອອກໂດຍຜ່ານຕົວແຍກ optical ຈໍານວນ TLP2367 ທີ່ມີຄວາມຕ້ານທານຊຸດ 220 ohm.
ຜູ້ໃຊ້ EEPROM
A 2Kb I2C ຜູ້ໃຊ້ EEPROM ແມ່ນສະຫນອງໃຫ້ສໍາລັບການເກັບຮັກສາທີ່ຢູ່ MAC ຫຼືຂໍ້ມູນຜູ້ໃຊ້ອື່ນໆ. EEPROM ແມ່ນເລກສ່ວນ CAT34C02HU4IGT4A
pins ທີ່ຢູ່ A2, A1, ແລະ A0 ລ້ວນແຕ່ຖືກຜູກມັດເປັນ '0'.
Write protect (WP), Serial Clock (SCL), and Serial Data (SDA) pin assignments can be found in Complete Pinout Table with the names SPARE_WP, SPARE_SCL, ແລະ SPARE_SDA ຕາມລໍາດັບ.
ສັນຍານ WP, SDA, ແລະ SCL ທັງໝົດມີຕົວຕ້ານການດຶງຈາກພາຍນອກຢູ່ໃນບັດ.
ເອກະສານຊ້ອນທ້າຍ A: ສໍາເລັດຕາຕະລາງ Pinout
ຕາຕະລາງ 8: ສໍາເລັດຕາຕະລາງ Pinout (ສືບຕໍ່ໃນຫນ້າຕໍ່ໄປ)
| ເລກ PIN | ຊື່ສັນຍານ | Pin ຊື່ | ທະນາຄານສະບັບtage |
| BC18 | AUX_CLK_PIN_N | IO_L11N_T1U_N9_GC_64 | 1.8 (LVCMOS18) |
| BB18 | AUX_CLK_PIN_P | IO_L11P_T1U_N8_GC_64 | 1.8 (LVCMOS18) |
| BF33 | AVR_B2U_1V8 | IO_L2P_T0L_N2_66 | 1.8 (LVCMOS18) |
| BF31 | AVR_HS_B2U_1V8 | IO_L1P_T0L_N0_DBC_66 | 1.8 (LVCMOS18) |
| BB33 | AVR_HS_CLK_1V8 | IO_L12N_T1U_N11_GC_66 | 1.8 (LVCMOS18) |
| BF32 | AVR_HS_U2B_1V8 | IO_L1N_T0L_N1_DBC_66 | 1.8 (LVCMOS18) |
| BA33 | AVR_MON_CLK_1V8 | IO_L12P_T1U_N10_GC_66 | 1.8 (LVCMOS18) |
| BF34 | AVR_U2B_1V8 | IO_L2N_T0L_N3_66 | 1.8 (LVCMOS18) |
| AK39 | CAPI_CLK_0_PIN_N | MGTREFCLK0N_124 | MGT REFCLK |
| AK38 | CAPI_CLK_0_PIN_P | MGTREFCLK0P_124 | MGT REFCLK |
| AF39 | CAPI_CLK_1_PIN_N | MGTREFCLK0N_125 | MGT REFCLK |
| AF38 | CAPI_CLK_1_PIN_P | MGTREFCLK0P_125 | MGT REFCLK |
| BF17 | CAPI_I2C_SCL_1V8 | IO_L1P_T0L_N0_DBC_64 | 1.8 (LVCMOS18) |
| BF16 | CAPI_I2C_SDA_1V8 | IO_L1N_T0L_N1_DBC_64 | 1.8 (LVCMOS18) |
| BF19 | CAPI_INT/RESET_1V8 | IO_L2P_T0L_N2_64 | 1.8 (LVCMOS18) |
| BF43 | CAPI_RX0_N | MGTYRXN0_124 | MGT |
| BF42 | CAPI_RX0_P | MGTYRXP0_124 | MGT |
| BD44 | CAPI_RX1_N | MGTYRXN1_124 | MGT |
| BD43 | CAPI_RX1_P | MGTYRXP1_124 | MGT |
| BB44 | CAPI_RX2_N | MGTYRXN2_124 | MGT |
| BB43 | CAPI_RX2_P | MGTYRXP2_124 | MGT |
| AY44 | CAPI_RX3_N | MGTYRXN3_124 | MGT |
| AY43 | CAPI_RX3_P | MGTYRXP3_124 | MGT |
| BC46 | CAPI_RX4_N | MGTYRXN0_125 | MGT |
| BC45 | CAPI_RX4_P | MGTYRXP0_125 | MGT |
| BA46 | CAPI_RX5_N | MGTYRXN1_125 | MGT |
| BA45 | CAPI_RX5_P | MGTYRXP1_125 | MGT |
| AW46 | CAPI_RX6_N | MGTYRXN2_125 | MGT |
| AW45 | CAPI_RX6_P | MGTYRXP2_125 | MGT |
| AV44 | CAPI_RX7_N | MGTYRXN3_125 | MGT |
| AV43 | CAPI_RX7_P | MGTYRXP3_125 | MGT |
| AT39 | CAPI_TX0_N | MGTYTXN0_124 | MGT |
| AT38 | CAPI_TX0_P | MGTYTXP0_124 | MGT |
| ເລກ PIN | ຊື່ສັນຍານ | Pin ຊື່ | ທະນາຄານສະບັບtage |
| AR41 | CAPI_TX1_N | MGTYTXN1_124 | MGT |
| AR40 | CAPI_TX1_P | MGTYTXP1_124 | MGT |
| AP39 | CAPI_TX2_N | MGTYTXN2_124 | MGT |
| AP38 | CAPI_TX2_P | MGTYTXP2_124 | MGT |
| AN41 | CAPI_TX3_N | MGTYTXN3_124 | MGT |
| AN40 | CAPI_TX3_P | MGTYTXP3_124 | MGT |
| AM39 | CAPI_TX4_N | MGTYTXN0_125 | MGT |
| AM38 | CAPI_TX4_P | MGTYTXP0_125 | MGT |
| AL41 | CAPI_TX5_N | MGTYTXN1_125 | MGT |
| AL40 | CAPI_TX5_P | MGTYTXP1_125 | MGT |
| AJ41 | CAPI_TX6_N | MGTYTXN2_125 | MGT |
| AJ40 | CAPI_TX6_P | MGTYTXP2_125 | MGT |
| AG41 | CAPI_TX7_N | MGTYTXN3_125 | MGT |
| AG40 | CAPI_TX7_P | MGTYTXP3_125 | MGT |
| AV26 | EMCCLK_B | IO_L24P_T3U_N10_EMCCLK_65 | 1.8 (LVCMOS18) |
| BA31 | FABRIC_CLK_PIN_N | IO_L13N_T2L_N1_GC_QBC_66 | 1.8 (LVDS ກັບ DIFF_TERM_ADV) |
| AY31 | FABRIC_CLK_PIN_P | IO_L13P_T2L_N0_GC_QBC_66 | 1.8 (LVDS ກັບ DIFF_TERM_ADV) |
| BA8 | FPGA_FLASH_CE0_L | RDWR_FCS_B_0 | 1.8 (LVCMOS18) |
| AW24 | FPGA_FLASH_CE1_L | IO_L2N_T0L_N3_FWE_FCS2_B_65 | 1.8 (LVCMOS18) |
| AW7 | FPGA_FLASH_DQ0 | D00_MOSI_0 | 1.8 (LVCMOS18) |
| AV7 | FPGA_FLASH_DQ1 | D01_DIN_0 | 1.8 (LVCMOS18) |
| AW8 | FPGA_FLASH_DQ2 | D02_0 | 1.8 (LVCMOS18) |
| AV8 | FPGA_FLASH_DQ3 | D03_0 | 1.8 (LVCMOS18) |
| AV28 | FPGA_FLASH_DQ4 | IO_L22P_T3U_N6_DBC_AD0P
_D04_65 |
1.8 (LVCMOS18) |
| AW28 | FPGA_FLASH_DQ5 | IO_L22N_T3U_N7_DBC_AD0N
_D05_65 |
1.8 (LVCMOS18) |
| BB28 | FPGA_FLASH_DQ6 | IO_L21P_T3L_N4_AD8P_D06_65 | 1.8 (LVCMOS18) |
| BC28 | FPGA_FLASH_DQ7 | IO_L21N_T3L_N5_AD8N_D07_65 | 1.8 (LVCMOS18) |
| BA19 | GPIO_0_1V8_N | IO_L13N_T2L_N1_GC_QBC_64 | 1.8 (LVCMOS18 ຫຼື LVDS) |
| AY19 | GPIO_0_1V8_P | IO_L13P_T2L_N0_GC_QBC_64 | 1.8 (LVCMOS18 ຫຼື LVDS) |
| AY20 | GPIO_1_1V8_N | IO_L15N_T2L_N5_AD11N_64 | 1.8 (LVCMOS18 ຫຼື LVDS) |
| AY21 | GPIO_1_1V8_P | IO_L15P_T2L_N4_AD11P_64 | 1.8 (LVCMOS18 ຫຼື LVDS) |
| AW20 | GPIO_2_1V8_N | IO_L16N_T2U_N7_QBC_AD3N_64 | 1.8 (LVCMOS18 ຫຼື LVDS) |
| ເລກ PIN | ຊື່ສັນຍານ | Pin ຊື່ | ທະນາຄານສະບັບtage |
| AV20 | GPIO_2_1V8_P | IO_L16P_T2U_N6_QBC_AD3P_64 | 1.8 (LVCMOS18 ຫຼື LVDS) |
| AW18 | GPIO_3_1V8_N | IO_L17N_T2U_N9_AD10N_64 | 1.8 (LVCMOS18 ຫຼື LVDS) |
| AW19 | GPIO_3_1V8_P | IO_L17P_T2U_N8_AD10P_64 | 1.8 (LVCMOS18 ຫຼື LVDS) |
| BA27 | IBM_PERST_1V8_L | IO_L20P_T3L_N2_AD1P_D08_65 | 1.8 (LVCMOS18) |
| BA18 | ISO_CLK_1V8 | IO_L14P_T2L_N2_GC_64 | 1.8 (LVCMOS18) |
| AD 8 | PCIE_LCL_REFCLK_PIN_N | MGTREFCLK0N_226 | MGT REFCLK |
| AD 9 | PCIE_LCL_REFCLK_PIN_P | MGTREFCLK0P_226 | MGT REFCLK |
| AF8 | PCIE_REFCLK_1_PIN_N | MGTREFCLK0N_225 | MGT REFCLK |
| AF9 | PCIE_REFCLK_1_PIN_P | MGTREFCLK0P_225 | MGT REFCLK |
| AB8 | PCIE_REFCLK_2_PIN_N | MGTREFCLK0N_227 | MGT REFCLK |
| AB9 | PCIE_REFCLK_2_PIN_P | MGTREFCLK0P_227 | MGT REFCLK |
| AL1 | PCIE_RX0_N | MGTYRXN3_227 | MGT |
| AL2 | PCIE_RX0_P | MGTYRXP3_227 | MGT |
| AM3 | PCIE_RX1_N | MGTYRXN2_227 | MGT |
| AM4 | PCIE_RX1_P | MGTYRXP2_227 | MGT |
| BA1 | PCIE_RX10_N | MGTYRXN1_225 | MGT |
| BA2 | PCIE_RX10_P | MGTYRXP1_225 | MGT |
| BC1 | PCIE_RX11_N | MGTYRXN0_225 | MGT |
| BC2 | PCIE_RX11_P | MGTYRXP0_225 | MGT |
| AY3 | PCIE_RX12_N | MGTYRXN3_224 | MGT |
| AY4 | PCIE_RX12_P | MGTYRXP3_224 | MGT |
| BB3 | PCIE_RX13_N | MGTYRXN2_224 | MGT |
| BB4 | PCIE_RX13_P | MGTYRXP2_224 | MGT |
| BD3 | PCIE_RX14_N | MGTYRXN1_224 | MGT |
| BD4 | PCIE_RX14_P | MGTYRXP1_224 | MGT |
| ພ.ສ 5 | PCIE_RX15_N | MGTYRXN0_224 | MGT |
| ພ.ສ 6 | PCIE_RX15_P | MGTYRXP0_224 | MGT |
| AK3 | PCIE_RX2_N | MGTYRXN1_227 | MGT |
| AK4 | PCIE_RX2_P | MGTYRXP1_227 | MGT |
| AN1 | PCIE_RX3_N | MGTYRXN0_227 | MGT |
| AN2 | PCIE_RX3_P | MGTYRXP0_227 | MGT |
| AP3 | PCIE_RX4_N | MGTYRXN3_226 | MGT |
| AP4 | PCIE_RX4_P | MGTYRXP3_226 | MGT |
| AR1 | PCIE_RX5_N | MGTYRXN2_226 | MGT |
| AR2 | PCIE_RX5_P | MGTYRXP2_226 | MGT |
| ເລກ PIN | ຊື່ສັນຍານ | Pin ຊື່ | ທະນາຄານສະບັບtage |
| AT3 | PCIE_RX6_N | MGTYRXN1_226 | MGT |
| AT4 | PCIE_RX6_P | MGTYRXP1_226 | MGT |
| AU1 | PCIE_RX7_N | MGTYRXN0_226 | MGT |
| AU2 | PCIE_RX7_P | MGTYRXP0_226 | MGT |
| AV3 | PCIE_RX8_N | MGTYRXN3_225 | MGT |
| AV4 | PCIE_RX8_P | MGTYRXP3_225 | MGT |
| AW1 | PCIE_RX9_N | MGTYRXN2_225 | MGT |
| AW2 | PCIE_RX9_P | MGTYRXP2_225 | MGT |
| Y4 | PCIE_TX0_PIN_N | MGTYTXN3_227 | MGT |
| Y5 | PCIE_TX0_PIN_P | MGTYTXP3_227 | MGT |
| AA6 | PCIE_TX1_PIN_N | MGTYTXN2_227 | MGT |
| AA7 | PCIE_TX1_PIN_P | MGTYTXP2_227 | MGT |
| AL6 | PCIE_TX10_PIN_N | MGTYTXN1_225 | MGT |
| AL7 | PCIE_TX10_PIN_P | MGTYTXP1_225 | MGT |
| AM8 | PCIE_TX11_PIN_N | MGTYTXN0_225 | MGT |
| AM9 | PCIE_TX11_PIN_P | MGTYTXP0_225 | MGT |
| AN6 | PCIE_TX12_PIN_N | MGTYTXN3_224 | MGT |
| AN7 | PCIE_TX12_PIN_P | MGTYTXP3_224 | MGT |
| AP8 | PCIE_TX13_PIN_N | MGTYTXN2_224 | MGT |
| AP9 | PCIE_TX13_PIN_P | MGTYTXP2_224 | MGT |
| AR6 | PCIE_TX14_PIN_N | MGTYTXN1_224 | MGT |
| AR7 | PCIE_TX14_PIN_P | MGTYTXP1_224 | MGT |
| AT8 | PCIE_TX15_PIN_N | MGTYTXN0_224 | MGT |
| AT9 | PCIE_TX15_PIN_P | MGTYTXP0_224 | MGT |
| AB4 | PCIE_TX2_PIN_N | MGTYTXN1_227 | MGT |
| AB5 | PCIE_TX2_PIN_P | MGTYTXP1_227 | MGT |
| AC6 | PCIE_TX3_PIN_N | MGTYTXN0_227 | MGT |
| AC7 | PCIE_TX3_PIN_P | MGTYTXP0_227 | MGT |
| AD 4 | PCIE_TX4_PIN_N | MGTYTXN3_226 | MGT |
| AD 5 | PCIE_TX4_PIN_P | MGTYTXP3_226 | MGT |
| AF4 | PCIE_TX5_PIN_N | MGTYTXN2_226 | MGT |
| AF5 | PCIE_TX5_PIN_P | MGTYTXP2_226 | MGT |
| AE6 | PCIE_TX6_PIN_N | MGTYTXN1_226 | MGT |
| AE7 | PCIE_TX6_PIN_P | MGTYTXP1_226 | MGT |
| AH4 | PCIE_TX7_PIN_N | MGTYTXN0_226 | MGT |
| ເລກ PIN | ຊື່ສັນຍານ | Pin ຊື່ | ທະນາຄານສະບັບtage |
| AH5 | PCIE_TX7_PIN_P | MGTYTXP0_226 | MGT |
| AG6 | PCIE_TX8_PIN_N | MGTYTXN3_225 | MGT |
| AG7 | PCIE_TX8_PIN_P | MGTYTXP3_225 | MGT |
| AJ6 | PCIE_TX9_PIN_N | MGTYTXN2_225 | MGT |
| AJ7 | PCIE_TX9_PIN_P | MGTYTXP2_225 | MGT |
| AW27 | PERST0_1V8_L | IO_T3U_N12_PERSTN0_65 | 1.8 (LVCMOS18) |
| AY27 | PERST1_1V8_L | IO_L23N_T3U_N9_PERSTN1_I 2C_SDA_65 | 1.8 (LVCMOS18) |
| AD 39 | QSFP_CLK_PIN_N | MGTREFCLK0N_126 | MGT REFCLK |
| AD 38 | QSFP_CLK_PIN_P | MGTREFCLK0P_126 | MGT REFCLK |
| AV16 | QSFP_INT_1V8_L | IO_L24P_T3U_N10_64 | 1.8 (LVCMOS18) |
| BA14 | QSFP_MODPRS_L | IO_L22N_T3U_N7_DBC_AD0N_64 | 1.8 (LVCMOS18) |
| AV15 | QSFP_RST_1V8_L | IO_L24N_T3U_N11_64 | 1.8 (LVCMOS18) |
| AU46 | QSFP_RX0_N | MGTYRXN0_126 | MGT |
| AU45 | QSFP_RX0_P | MGTYRXP0_126 | MGT |
| AT44 | QSFP_RX1_N | MGTYRXN1_126 | MGT |
| AT43 | QSFP_RX1_P | MGTYRXP1_126 | MGT |
| AR46 | QSFP_RX2_N | MGTYRXN2_126 | MGT |
| AR45 | QSFP_RX2_P | MGTYRXP2_126 | MGT |
| AP44 | QSFP_RX3_N | MGTYRXN3_126 | MGT |
| AP43 | QSFP_RX3_P | MGTYRXP3_126 | MGT |
| AN46 | QSFP_RX4_N | MGTYRXN0_127 | MGT |
| AN45 | QSFP_RX4_P | MGTYRXP0_127 | MGT |
| AK44 | QSFP_RX5_N | MGTYRXN1_127 | MGT |
| AK43 | QSFP_RX5_P | MGTYRXP1_127 | MGT |
| AM44 | QSFP_RX6_N | MGTYRXN2_127 | MGT |
| AM43 | QSFP_RX6_P | MGTYRXP2_127 | MGT |
| AL46 | QSFP_RX7_N | MGTYRXN3_127 | MGT |
| AL45 | QSFP_RX7_P | MGTYRXP3_127 | MGT |
| AW15 | QSFP_SCL_1V8 | IO_L23P_T3U_N8_64 | 1.8 (LVCMOS18) |
| AW14 | QSFP_SDA_1V8 | IO_L23N_T3U_N9_64 | 1.8 (LVCMOS18) |
| AH43 | QSFP_TX0_N | MGTYTXN0_126 | MGT |
| AH42 | QSFP_TX0_P | MGTYTXP0_126 | MGT |
| AE41 | QSFP_TX1_N | MGTYTXN1_126 | MGT |
| AE40 | QSFP_TX1_P | MGTYTXP1_126 | MGT |
| AF43 | QSFP_TX2_N | MGTYTXN2_126 | MGT |
| ເລກ PIN | ຊື່ສັນຍານ | Pin ຊື່ | ທະນາຄານສະບັບtage |
| AF42 | QSFP_TX2_P | MGTYTXP2_126 | MGT |
| AD 43 | QSFP_TX3_N | MGTYTXN3_126 | MGT |
| AD 42 | QSFP_TX3_P | MGTYTXP3_126 | MGT |
| AC41 | QSFP_TX4_N | MGTYTXN0_127 | MGT |
| AC40 | QSFP_TX4_P | MGTYTXP0_127 | MGT |
| AB43 | QSFP_TX5_N | MGTYTXN1_127 | MGT |
| AB42 | QSFP_TX5_P | MGTYTXP1_127 | MGT |
| AA41 | QSFP_TX6_N | MGTYTXN2_127 | MGT |
| AA40 | QSFP_TX6_P | MGTYTXP2_127 | MGT |
| Y43 | QSFP_TX7_N | MGTYTXN3_127 | MGT |
| Y42 | QSFP_TX7_P | MGTYTXP3_127 | MGT |
| AV36 | SI5328_1V8_SCL | IO_L24N_T3U_N11_66 | 1.8 (LVCMOS18) |
| AV35 | SI5328_1V8_SDA | IO_L24P_T3U_N10_66 | 1.8 (LVCMOS18) |
| AE37 | SI5328_OUT_0_PIN_N | MGTREFCLK1N_125 | MGT REFCLK |
| AE36 | SI5328_OUT_0_PIN_P | MGTREFCLK1P_125 | MGT REFCLK |
| AB39 | SI5328_OUT_1_PIN_N | MGTREFCLK0N_127 | MGT REFCLK |
| AB38 | SI5328_OUT_1_PIN_P | MGTREFCLK0P_127 | MGT REFCLK |
| BB19 | SI5328_REFCLK_IN_N | IO_L12N_T1U_N11_GC_64 | 1.8 (LVDS) |
| BB20 | SI5328_REFCLK_IN_P | IO_L12P_T1U_N10_GC_64 | 1.8 (LVDS) |
| AV33 | SI5328_RST_1V8_L | IO_L22P_T3U_N6_DBC_AD0P_66 | 1.8 (LVCMOS18) |
| ພ.ສ 30 | SPARE_SCL | IO_L5N_T0U_N9_AD14N_66 | 1.8 (LVCMOS18) |
| BC30 | SPARE_SDA | IO_L6P_T0U_N10_AD6P_66 | 1.8 (LVCMOS18) |
| BD30 | SPARE_WP | IO_L6N_T0U_N11_AD6N_66 | 1.8 (LVCMOS18) |
| ພ.ສ 31 | SRVC_MD_L_1V8 | IO_L3P_T0L_N4_AD15P_66 | 1.8 (LVCMOS18) |
| AV32 | USER_LED_A0_1V8 | IO_L18N_T2U_N11_AD2N_66 | 1.8 (LVCMOS18) |
| AW32 | USER_LED_A1_1V8 | IO_T2U_N12_66 | 1.8 (LVCMOS18) |
| AY30 | USER_LED_G0_1V8 | IO_L17N_T2U_N9_AD10N_66 | 1.8 (LVCMOS18) |
| AV31 | USER_LED_G1_1V8 | IO_L18P_T2U_N10_AD2P_66 | 1.8 (LVCMOS18) |
| AW33 | USR_SW_0 | IO_L22N_T3U_N7_DBC_AD0N_66 | 1.8 (LVCMOS18) |
| AY36 | USR_SW_1 | IO_L23P_T3U_N8_66 | 1.8 (LVCMOS18) |
ປະຫວັດການແກ້ໄຂ
| ວັນທີ | ການທົບທວນ | ປ່ຽນແປງໂດຍ | ລັກສະນະຂອງການປ່ຽນແປງ |
| ວັນທີ 24 ກັນຍາ 2018 | 1.0 | K. Roth | ການປ່ອຍຕົວໃນເບື້ອງຕົ້ນ |
|
ວັນທີ 31 ຕຸລາ 2018 |
1.1 |
K. Roth |
ອັບເດດຮູບຜະລິດຕະພັນ, ໄດ້ປ່ຽນຄວາມຖີ່ໂມງຕາມໂປຣແກຣມເລີ່ມຕົ້ນສຳລັບ CAPI_CLK_1 ເປັນ 161MHz |
|
ວັນທີ 14 ທັນວາ 2018 |
1.2 |
K. Roth |
ອັບເດດການຕັ້ງຄ່າແຟລດໝາຍເລກ, ປ່ຽນຄຳອະທິບາຍ gpio ເພື່ອຄວາມຖືກຕ້ອງ, ເພີ່ມນ້ຳໜັກ. |
|
ວັນທີ 24 ຕຸລາ 2019 |
1.3 |
K. Roth |
ອັບເດດ ການຕັ້ງຄ່າ ເພື່ອເອົາແຜນທີ່ທີ່ຢູ່ແລະຄໍາອະທິບາຍທີ່ຖືກຕ້ອງຂອງຄວາມອາດສາມາດຂອງສ່ວນຫນ່ວຍຄວາມຈໍາ. |
|
25 ມັງກອນ 2022 |
1.4 |
K. Roth |
ອັບເດດ ຄວາມຮ້ອນ ການປະຕິບັດ ເພື່ອປະກອບມີຕົວເລກປະສິດທິພາບຄວາມຮ້ອນແລະຄໍາເຫັນກ່ຽວກັບຜົນກະທົບຂອງ shroud, ເອົາການອ້າງອິງ QSFP0 ແລະ QSFP1 ອອກຈາກພາກ. QSFP-DD ແລະອັບເດດໝາຍເລກສ່ວນເຄື່ອງຮັບສັນຍານ 25Gb. |
ການບໍລິການລູກຄ້າ
© 2022 ລິຂະສິດ Alpha Data Parallel Systems Ltd.
ສະຫງວນລິຂະສິດທັງໝົດ.
ສິ່ງພິມນີ້ໄດ້ຮັບການປົກປ້ອງໂດຍກົດໝາຍລິຂະສິດ, ສະຫງວນລິຂະສິດທັງໝົດ. ບໍ່ມີສ່ວນໃດນຶ່ງຂອງສິ່ງພິມນີ້ອາດຈະຖືກຜະລິດຄືນໃໝ່, ໃນຮູບຮ່າງ ຫຼືຮູບແບບໃດກໍ່ຕາມ, ໂດຍບໍ່ມີການຍິນຍອມເຫັນດີເປັນລາຍລັກອັກສອນຈາກ Alpha Data Parallel Systems Ltd.
ສຳນັກງານໃຫຍ່
ທີ່ຢູ່: Suite L4A, 160 Dundee Street,
Edinburgh, EH11 1DQ, ອັງກິດ
ໂທລະສັບ: +44 131 558 2600
ແຟັກ: +44 131 558 2700
ອີເມວ: sales@alpha-data.com
webເວັບໄຊ: http://www.alpha-data.com
ຫ້ອງການສະຫະລັດ
ທີ່ຢູ່: 10822 West Toller Drive, Suite 250
Littleton, CO 80127
ໂທລະສັບ: (303) 954 8768
ແຟັກ: (866) 820 9956 – ໂທຟຣີ
ອີເມວ: sales@alpha-data.com
webເວັບໄຊ: http://www.alpha-data.com
ເຄື່ອງຫມາຍການຄ້າທັງຫມົດແມ່ນຊັບສິນຂອງເຈົ້າຂອງທີ່ກ່ຽວຂ້ອງ.
ທີ່ຢູ່: Suite L4A, 160 Dundee Street,
Edinburgh, EH11 1DQ, ອັງກິດ
ໂທລະສັບ: +44 131 558 2600
ແຟັກ: +44 131 558 2700
ອີເມວ: sales@alpha-data.com
webເວັບໄຊ: http://www.alpha-data.com
ທີ່ຢູ່: 10822 West Toller Drive, Suite 250
Littleton, CO 80127
ໂທລະສັບ: (303) 954 8768
ແຟັກ: (866) 820 9956 – ໂທຟຣີ
ອີເມວ: sales@alpha-data.com
webເວັບໄຊ: http://www.alpha-data.com
ເອກະສານ / ຊັບພະຍາກອນ
 |
ALPHA DATA ADM-PCIE-9H3 ບັດປະມວນຜົນ FPGA ປະສິດທິພາບສູງ [pdf] ຄູ່ມືຜູ້ໃຊ້ ADM-PCIE-9H3 ບັດປະມວນຜົນ FPGA ປະສິດທິພາບສູງ, ADM-PCIE-9H3, ບັດປະມວນຜົນ FPGA ປະສິດທິພາບສູງ, ບັດປະມວນຜົນ FPGA, ບັດປະມວນຜົນ |
 |
ALPHA DATA ADM-PCIE-9H3 ບັດປະມວນຜົນ FPGA ປະສິດທິພາບສູງ [pdf] ຄູ່ມືຜູ້ໃຊ້ ADM-PCIE-9H3 ປະສິດທິພາບສູງບັດປະມວນຜົນ FPGA, ADM-PCIE-9H3, ບັດປະມວນຜົນ FPGA ປະສິດທິພາບສູງ, ບັດປະມວນຜົນ FPGA ປະສິດທິພາບ, ບັດປະມວນຜົນ FPGA, ບັດປະມວນຜົນ |
