ALPHA DATA ADM-PCIE-9H3 Kat pwosesis FPGA segondè pèfòmans
Entwodiksyon
ADM-PCIE-9H3 a se yon kat enfòmatik rekonfigurabl pèfòmans segondè ki gen entansyon pou aplikasyon pou Sant Done, ki gen yon Xilinx Virtex UltraScale + Plus FPGA ak Memwa High Bandwidth (HBM).
Karakteristik kle
- PCIe Gen1/2/3 x1/2/4/8/16 capable
- Pasif ak aktif konfigirasyon jesyon tèmik
- 1/2 longè, ba profile, x16 kwen PCIe fòm faktè
- 8GB HBM sou-mouri memwa ki kapab 460GB / s
- Yon kaj QSFP-DD ki kapab bay pousantaj done jiska 28 Gbps pou chak 8 chanèl (224 Gbps)
- Yon sèl 8 liy Ultraport SlimSAS konektè ki konfòme ak OpenCAPI ak apwopriye pou ekspansyon IO
- Sipòte swa VU33P oswa VU35P Virtex UltraScale + FPGA
- Panèl devan ak kwen dèyè JTAG aksè atravè pò USB
- FPGA configurable sou USB/JTAG ak SPI konfigirasyon flash
- Voltage, aktyèl, ak siveyans tanperati
- 8 siyal GPIO ak 1 opinyon distribisyon izole
Kòd Lòd
ADM-PCIE-9H3
ADM-PCIE-9H3/NF (san fanatik opsyonèl)
Gade http://www.alpha-data.com/pdfs/adm-pcie-9h3.pdf pou opsyon konplè kòmande.
Enfòmasyon sou Komisyon Konsèy la
Espesifikasyon Fizik
ADM-PCIE-9H3 konfòm ak PCI Express CEM revizyon 3.0.
Tablo 1: Dimansyon mekanik (Inc. Panèl devan)
| Deskripsyon | Mezire |
| Total Dy | 80.1 mm |
| Total Dx | 181.5 mm |
| Total Dz | 19.7 mm |
| Pwa | 350 gram |
Kondisyon pou chasi
PCI Express
ADM-PCIE-9H3 a kapab PCIe Gen 1/2/3 ak 1/2/4/8/16 liy, lè l sèvi avèk Xilinx Integrated Block pou PCI Express.
Kondisyon mekanik
Yon plas PCIe fizik 16 liy obligatwa pou konpatibilite mekanik.
Kondisyon pou pouvwa
ADM-PCIE-9H3 a tire tout pouvwa nan PCIe Edge la. Dapre spesifikasyon PCIe, sa a limite konsomasyon pouvwa kat la a yon maksimòm 75W.
Estimasyon konsomasyon pouvwa mande pou itilize fèy calcul Xilinx XPE ak yon zouti estimatè pouvwa ki disponib nan Alpha Data. Tanpri kontakte support@alpha-data.com pou jwenn zouti sa a.
Pouvwa ki disponib pou ray yo kalkile lè l sèvi avèk XPE se jan sa a:
Tablo 2: Pouvwa ki disponib pa tren
| Voltage | Non sous | Kapasite aktyèl |
| 0.72-0.90 | VCC_INT + VCCINT_IO + VCC_BRAM | 42A |
| 0.9 | MGTAVCC | 5A |
| 1.2 | MGTAVTT | 9A |
| 1.2 | VCC_HBM * VCC_IO_HBM | 14A |
| 1.8 | VCCAUX + VCCAUX_IO + VCCO_1.8V | 1.5A |
| 1.8 | MGVCCAUX | 0.5A |
| 2.5 | VCCAUX_HBM | 2.2A |
| 3.3 | 3.3V pou Optique | 3.6A |
Pèfòmans tèmik
Si tanperati debaz FPGA a depase 105 degre Sèlsiyis, konsepsyon FPGA a pral otorize pou anpeche kat la chofe.
ADM-PCIE-9H3 a vini ak yon koule chalè diminye tanperati a nan FPGA a, ki se tipikman pwen ki pi cho sou kat la. Tanperati FPGA mouri a dwe rete anba 100 degre Celsius. Pou kalkile tanperati mouri FPGA a, pran pouvwa aplikasyon w lan, miltipliye pa Theta JA nan tablo ki anba a, epi ajoute nan tanperati anbyen entèn sistèm ou an. Grafik ki anba la a montre de liy, youn te teste nan yon kanal ak kouvèti yo enstale, ak lòt la te teste san yo pa kouvri yo. Pèfòmans la jeneralman pi bon san yo pa kouvri yo, men yo bay amelyore manyen epi redwi re-sikilasyon lè nan serveurs kontra enfòmèl ant. Ou ka retire kouvèti a lè l sèvi avèk yon chofè hex 1/16″. Si w ap itilize fanatik la bay ak tablo a, w ap jwenn theta JA se apeprè 1.43 degC/W pou tablo a nan lè toujou avèk oswa san kouvèti a enstale.
Ka dissipation pouvwa a dwe estime lè w itilize estimatè pouvwa Alpha Data ansanm ak Xilinx Power Estimator (XPE) ki ka telechaje nan http://www.xilinx.com/products/technology/power/xpe.html. Telechaje
zouti UltraScale la epi mete aparèy la sou Virtex UltraScale+, VU33P, FSVH2104, -2, -2L, oswa -3, pwolonje. Mete tanperati anbyen nan anviwònman sistèm ou an epi chwazi 'Itilizatè pase' pou theta JA efikas epi antre figi ki asosye ak LFM sistèm ou an nan jaden vid la. Kontinye antre nan tout eleman konsepsyon aplikab ak itilizasyon yo nan onglet calcul sa yo. Next jwenn estimatè pouvwa 9H3 nan Alpha Data lè w kontakte
support@alpha-data.com. Lè sa a, ou pral ploge nan figi yo pouvwa FPGA ansanm ak figi modil optik yo ka resevwa yon estimasyon nivo tablo.
Aktif VS pasif Jesyon tèmik
ADM-PCIE-9H3 a bato ak yon ti soufle si ou vle pou refwadisman aktif nan sistèm ki gen move lè. Si yo pral enstale ADM-PCIE-9H3 a nan yon sèvè ak koule lè kontwole, opsyon lòd /NF ka itilize pou resevwa kat san pyès siplemantè sa a. Fanatik yo gen yon tan pi kout ant echèk (MTBF) pase rès asanble a, kidonk kat pasif yo gen esperans lavi pi long anvan yo mande antretyen. ADM-PCIE-9H3 a gen ladan tou yon kontwolè vitès fanatik, ki pèmèt varyab vitès fanatik ki baze sou tanperati mouri, ak
deteksyon yon fanatik ki echwe (gade seksyon Kontwolè Fan).
Pèsonalizasyon
Alpha Done bay opsyon pèrsonalizasyon vaste nan pwodwi ki egziste deja komèsyal off-etajè (COTS).
Gen kèk opsyon ki enkli, men yo pa limite a: kaj rezo adisyonèl nan fant adjasan oswa plen profile, koule chalè amelyore, deflektè, ak adisyon sikwi.
Tanpri kontakte sales@alpha-data.com pou jwenn yon quote epi kòmanse pwojè ou jodi a.
Deskripsyon Fonksyonèl
Plis paseview
ADM-PCIE-9H3 se yon platfòm enfòmatik versatile reconfigurable ak yon Virtex UltraScale + VU33P/VU35P FPGA, yon koòdone PCIe Gen3x16, 8GB memwa HBM, yon kaj QSFP-DD, yon konektè OpenCAPI konpatib Ultraport SlimSAS ki kapab tou 28G/chanèl, yon opinyon izole pou yon batman senkronizasyon distribisyon, yon header 12 pin pou itilizasyon jeneral (revèy, broch kontwòl, debug, elatriye), LED panèl devan, ak yon monitè sistèm solid.
Chanjman
ADM-PCIE-9H3 a gen yon switch DIP octal SW1, ki chita sou bò dèyè tablo a. Fonksyon chak switch nan SW1 detaye anba a:
Tablo 3: Chanje Fonksyon
| Chanje | Faktori Default | Fonksyon | OFF Eta | ON Eta |
| SW1-1 | OFF | Chanje itilizatè 0 | PIN AW33 = '1' | PIN BF52 = '0' |
| SW1-2 | OFF | Chanje itilizatè 1 | PIN AY36 = '1' | PIN BF47 = '0' |
| SW1-3 | OFF | Rezève | Rezève | Rezève |
| SW1-4 | OFF | Power Off | Komisyon Konsèy pral pouvwa moute | Menm lè a pouvwa desann |
| SW1-5 | OFF | Mòd sèvis | Operasyon regilye | Mòd sèvis aktyalizasyon mikrolojisyèl |
| SW1-6 | ON | HOST_I2 C_EN | Sysmon sou PCIe I2C | Sysmon izole |
| SW1-7 | ON | CAPI_VP D_EN | OpenCAPI VPD disponib | OpenCAPI VPD izole |
| SW1-8 | ON | CAPI_VP D_WP | CAPI VPD pwoteje ekri | CAPI VPD ka ekri |
Sèvi ak IO Standard "LVCMOS18" lè limite broch switch itilizatè yo.
dirije
Gen 7 LED sou ADM-PCIE-9H3 a, 4 nan yo se objektif jeneral epi ki gen siyifikasyon ka defini pa itilizatè a. Lòt 3 yo gen fonksyon fiks ki dekri anba a:
Tablo 4: Detay ki ap dirije
| Konp. Ref. | Fonksyon | ON Eta | OFF Eta |
| D1 | LED_G1 | Itilizatè a defini '0' | Itilizatè a defini '1' |
| D3 | LED_A1 | Itilizatè a defini '0' | Itilizatè a defini '1' |
| D4 | FÈ | FPGA se configuré | FPGA pa configuré |
| D5 | Ki dènye nouvèl 1 | Gade Estati LED Definisyon | |
| D6 | Ki dènye nouvèl 0 | Gade Estati LED Definisyon | |
| D7 | LED_A0 | Itilizatè a defini '0' | Itilizatè a defini '1' |
| D9 | LED_G0 | Itilizatè a defini '0' | Itilizatè a defini '1' |
Gade Seksyon Konplete Tablo Pinout pou jwenn lis konplè filè ak broch ki kontwole itilizatè yo
Revèy
ADM-PCIE-9H3 bay solisyon revèy referans fleksib pou anpil kad transceiver milti-gigabit ak twal FPGA. Nenpòt revèy ki soti nan Si5338 Clock Synthesizer se re-konfigirable nan swa panèl devan USB USB Entèfas la oswa Alpha Data sysmon FPGA pò seri a. Sa a pèmèt itilizatè a konfigirasyon prèske nenpòt frekans revèy abitrè pandan tan aplikasyon aplikasyon an. Frekans maksimòm revèy se 312.5MHz.
Genyen tou yon atenuateur jitter Si5328 ki disponib. Sa a ka bay revèy pwòp ak synchrone nan QSFP-DD ak OpenCAPI (SlimSAS) kote kwadwilatè nan anpil frekans revèy. Aparèy sa yo sèlman itilize memwa temèt, kidonk konsepsyon FPGA ap bezwen re-konfigirasyon kat jeyografik la apre nenpòt evènman sik pouvwa.
Ou ka jwenn tout non revèy ki nan seksyon ki anba a nan Tablo Pinout konplè.
Si5328
Si atenuasyon jitter nesesè, tanpri gade dokiman referans pou Si5328 la.
https://www.silabs.com/Support%20Documents/TechnicalDocs/Si5328.pdf
Koneksyon sikwi yo glas Xilinx VCU110 ak VCU108, tanpri gade Xilinx Dev Boards pou referans.
Revèy Referans PCIe
16 liy MGT ki konekte ak kwen kat PCIe itilize mozayik MGT 224 jiska 227 epi sèvi ak revèy sistèm 100 MHz (non nèt PCIE_REFCLK).
Altènativman, yon revèy pwòp, abò 100MHz ki disponib tou (non nèt PCIE_LCL_REFCLK).
Revèy twal
Konsepsyon an ofri yon revèy twal (non nèt FABRIC_SRC_CLK) ki par 300 MHz. Revèy sa a fèt pou itilize pou eleman IDELAY nan desen FPGA. Revèy twal la konekte ak yon peny Global Clock (GC).
DIFF_TERM_ADV = TERM_100 obligatwa pou revokasyon LVDS
Revèy oksilyè
Konsepsyon an ofri yon revèy oksilyè (non nèt AUX_CLK) ki pa default 300 MHz. Revèy sa a ka itilize pou nenpòt ki rezon epi li konekte ak yon peny Global Clock (GC).
DIFF_TERM_ADV = TERM_100 obligatwa pou revokasyon LVDS
Revèy pwogramasyon (EMCCLK)
Yon revèy 100MHz (non nèt EMCCLK_B) manje nan peny EMCCLK pou kondwi aparèy flash SPI a pandan konfigirasyon FPGA la. Remake byen ke sa a se pa yon revèy mondyal ki kapab IO PIN.
QSFP-DD
Kalòj QSFP-DD a sitiye nan mozayik MGT 126 ak 127 epi sèvi ak yon revèy referans default 161.1328125MHz.
Remake byen ke frekans revèy sa a ka chanje nan nenpòt frekans revèy abitrè jiska 312MHz lè w re-pwograme osilateur revèy repwogram Si5338 la atravè monitè sistèm. Sa a ka fè lè l sèvi avèk Alpha Done API a oswa sou USB ak zouti apwopriye Alpha Data Software.
Gade non rezo QSFP_CLK* pou kote PIN yo.
Kalòj QSFP-DD la tou lokalize konsa ke li ka revèy nan miltiplikatè revèy Si5328 atenuateur jitter.
Gade non rezo SI5328_OUT_1* pou kote PIN yo.
Ultraport SlimSAS (OpenCAPI)
Konektè Ultraport SlimSAS la sitiye nan mozayik MGT 124 ak 125.
Pou OpenCAPI, yo bay yon revèy ekstèn 156.25MHz sou kab la. Gade non rezo CAPI_CLK_0* pou kote pin revèy kab.
Yon lòt sous revèy altènatif pou koòdone sa a se Si5338 revèy synthétiseur ki par 161.1328125MHz. Gade non rezo CAPI_CLK_1* pou kote PIN yo. Remake byen ke frekans revèy sa a ka chanje nan nenpòt frekans revèy abitrè jiska 312MHz lè w re-pwograme osilateur revèy repwogram Si5338 la atravè monitè sistèm. Sa a ka fè lè l sèvi avèk Alpha Done API a oswa sou USB ak zouti apwopriye Alpha Data Software.
Pou aplikasyon pou jitter sansib, koòdone sa a ka revèy soti nan Si5328 atenuateur jitter la. Gade non rezo SI5328_OUT_0* pou kote PIN yo.
PCI Express
ADM-PCIE-9H3 a kapab PCIe Gen 1/2/3 ak 1/2/4/8/16 liy. FPGA a kondwi liy sa yo dirèkteman lè l sèvi avèk blòk Integrated PCI Express ki soti nan Xilinx. Negosyasyon vitès lyen PCIe ak kantite liy yo itilize se jeneralman otomatik epi li pa bezwen entèvansyon itilizatè.
PCI Express reset (PERST#) konekte ak FPGA nan de kote. Gade Tablo Pinout konplè siyal PREST0_1V8_L ak PREST1_1V8_L.
Lòt devwa pin pou liy gwo vitès yo bay nan pinout ki tache ak Tablo Pinout konplè a
Espesifikasyon PCI Express la mande pou tout kat ajoute yo pare pou enimerasyon nan 120ms apre pouvwa a valab (100ms apre pouvwa a valab + 20ms apre yo fin lage PREST). ADM-PCIE-9H3 satisfè egzijans sa a lè li konfigirasyon nan yon bitstream tandem ak kontrent SPI apwopriye ki detaye nan seksyon an:
Konfigirasyon Soti nan memwa Flash. Pou plis detay sou konfigirasyon tandem, gade Xilinx xapp 1179.
Nòt:
Diferan plak mèr / backplane pral benefisye de diferan plan egalizasyon RX nan nwayo IP PCIe Xilinx bay. Alpha Data rekòmande pou itilize paramèt sa a si yon itilizatè fè eksperyans erè lyen oswa pwoblèm fòmasyon ak sistèm yo: nan dèlko debaz IP la, chanje mòd nan "Avanse" epi ouvri tab "GT Anviwònman", chanje "pèt ensèsyon ki baze sou fòm faktè a. ajisteman" soti nan "Kat Add-in" nan "Chip-to-Chip" (Gade Xilinx PG239 pou plis detay).
QSFP-DD
Yon kaj QSFP-DD disponib nan panèl devan an. Kalòj sa a kapab lojman swa QSFP28 oswa QSFP-DD câbles (konpatib bak). Tou de aktif optik ak pasif kwiv QSFP-DD/QSFP28 konpatib modèl yo konplètman konfòme. Koòdone kominikasyon an ka kouri jiska 28 Gbps pou chak chanèl. Gen 8 chanèl atravè kaj QSFP-DD (total maksimòm Pleasant 224Gbps). Kalòj sa a se ideyal pou 8x 10G/25G, 2x 100G Ethernet, oswa nenpòt lòt pwotokòl sipòte pa transceivers Xilinx GTY yo. Tanpri gade Gid itilizatè Xilinx UG578 pou plis detay sou kapasite transceivers yo.
Kalòj QSFP-DD la gen siyal kontwòl ki konekte ak FPGA la. Koneksyon an detaye nan Tablo Pinout konplè ki nan fen dokiman sa a. Notasyon yo itilize nan plasman pin yo se QSFP* ak kote yo klarifye nan dyagram ki anba a.
Sèvi ak broch QSFP_SCL_1V8 ak QSFP_SDA_1V8 jan yo detaye nan Tablo Pinout konplè pou kominike avèk espas rejis QSFP28.
Nòt:
LP_MODE (Low Power Mode) nan kalòj la mare nan tè a, sèvi ak koòdone nan jesyon yo mete règ pouvwa.
Li posib pou Alpha Data pre-anfòm ADM-PCIE-9H3 ak konpozan QSFP-DD ak QSFP28. Tablo ki anba la a montre nimewo pati pou transceiver yo ekipe lè yo kòmande ak tablo sa a.
Tablo 5: Nimewo Pati QSFP28
| Kòd Lòd | Deskripsyon | Nimewo Pati | Manifakti |
| Q10 | 40G (4 × 10) QSFP Optical Transceiver | FTL410QE2C | Finisar |
| Q14 | 56G (4 × 14) QSFP Optical Transceiver | FTL414QB2C | Finisar |
| Q25 | 100G (4 × 25) QSFP28 Optical Transceiver | FTLC9558REPM | Finisar |
OpenCAPI Ultraport SlimSAS
Yon resipyan Ultraport SlimSAS sou do tablo a pèmèt pou entèfas ki konfòme OpenCAPI kouri nan 200G (8 chanèl nan 25G). Tanpri kontakte support@alpha-data.com oswa reprezantan IBM ou a pou plis detay sou OpenCAPI ak benefis li yo.
Konektè SlimSAS la ka itilize tou pou konekte yon lòt tablo 2x QSFP28, kontakte sales@alpha-data.com pou plis detay. Altènativman, kabin kab itilize pou konekte plizyè kat ADM-PCIE-9H3 nan yon chasi.
Sistèm ki monitè kè bebe
ADM-PCIE-9H3 a gen kapasite pou kontwole tanperati, voltage, ak aktyèl nan sistèm nan tcheke sou operasyon an nan tablo a. Siveyans la aplike lè l sèvi avèk yon mikrokontwolè Atmel AVR.
Si tanperati nwayo a FPGA depase 105 degre Sèlsiyis, FPGA a pral otorize pou anpeche domaj nan kat la.
Algoritm kontwòl nan mikrokontwolè a otomatikman tcheke liy voltages ak tanperati abò ak pataje fè enfòmasyon an disponib nan FPGA a sou yon koòdone seri dedye bati nan pake konsepsyon referans Alpha Data (vann separeman). Ou ka jwenn enfòmasyon an tou dirèkteman nan mikrokontwolè a sou koòdone USB sou panèl la devan oswa atravè koòdone IPMI ki disponib nan kwen kat PCIe.
Tablo 6: Voltage, Kouran, ak Tanperati Monitè
| Monitè | Endèks | Objektif/Deskripsyon |
| ETC | ETC | Kontwa tan pase (segonn) |
| EC | EC | Kontwa evènman (sik pouvwa) |
| 12V | ADC00 | Ekipman pou antre nan Komisyon Konsèy |
| 12V_I | ADC01 | 12V antre aktyèl nan amps |
| 3.3V | ADC02 | Ekipman pou antre nan Komisyon Konsèy |
| 3.3V_I | ADC03 | 3.3V antre aktyèl nan amps |
| 3.3V | ADC05 | Konsèy D' pouvwa oksilyè |
| 3.3V | ADC05 | 3.3V pou optik QSFP |
| 2.5V | ADC06 | Revèy ak DRAM voltagekipman pou |
| 1.8V | ADC07 | FPGA IO voltage (VCCO) |
| 1.8V | ADC08 | Pouvwa transceiver (AVCC_AUX) |
| 1.2V | ADC09 | HBM pouvwa |
| 1.2V | ADC10 | Pouvwa transceiver (AVTT) |
| 0.9V | ADC11 | Pouvwa transceiver (AVCC) |
| 0.85-0.90V | ADC12 | BRAM + INT_IO (VccINT_IO) |
| 0.72-0.90V | ADC13 | Pwovizyon pou Nwayo FPGA (VccINT) |
| uC_Temp | TMP00 | FPGA sou-mouri tanperati |
| Board0_Temp | TMP01 | Tanperati tablo tou pre panèl devan |
| Board1_Temp | TMP02 | Tanperati tablo tou pre kwen anlè dèyè |
| FPGA_Temp | TMP03 | FPGA sou-mouri tanperati |
Sistèm ki monitè kè bebe estati LED
LED D5 (Wouj) ak D6 (Vèt) endike estati sante kat la.
Tablo 7: Definisyon LED Estati
| dirije | Estati |
| Vèt | Kouri epi pa gen alam |
| Vèt + Wouj | Standby (Etenn) |
| Vèt k ap flache + wouj k ap flache (ansanm) | Atansyon - alam kritik aktif |
| Vèt k ap flache + Wouj k ap flache (altène) | Mòd sèvis |
| Flache vèt + wouj | Atansyon - alam aktif |
| Wouj | Li manke firmwèr aplikasyon oswa firmwèr ki pa valab |
| Flache wouj | Konfigirasyon FPGA otorize pou pwoteje tablo a |
Kontwolè fanatik
Otobis USB abò ki kontwole pa monitè sistèm lan gen aksè a yon kontwolè fanatik MAX6620. Aparèy sa a ka kontwole atravè plizyè koòdone kominikasyon ki monitè kè bebe sistèm bor yo, ki gen ladan USB, PCIe Edge SMBUS, ak FPGA sysmon pò kominikasyon seri. Kontwolè fanatik la sou otobis I2C 1 nan adrès 0x2a. Pou plis kesyon. Kontakte support@alpha-data.com ak lòt kesyon sou itilizasyon kontwolè sa yo.
Entèfas USB
FPGA a ka configuré dirèkteman nan koneksyon USB sou swa panèl la devan oswa kwen dèyè kat la.
ADM-PCIE-9H3 itilize Digilent USB-J laTAG bwat konvètisè ki sipòte pa Suite zouti lojisyèl Xilinx. Senpleman konekte yon kab kalite mikwo-USB AB ant pò USB ADM-PCIE-9H3 ak yon òdinatè lame ak Vivado enstale. Manadjè Materyèl Vivado pral otomatikman rekonèt FPGA a epi pèmèt ou konfigirasyon FPGA ak SBPI konfigirasyon PROM la.
Se menm konektè USB a itilize dirèkteman aksè nan sistèm monitè sistèm lan. Tout voltagOu ka jwenn aksè nan paramèt konfigirasyon revèy ki pa temèt, kouran, tanperati, ak konfigirasyon revèy lè l sèvi avèk lojisyèl avr2util Alpha Data nan koòdone sa a.
Avr2util pou Windows ak chofè USB ki asosye a ka telechaje isit la:
https://support.alpha-data.com/pub/firmware/utilities/windows/
Avr2util pou Linux ka telechaje isit la:
https://support.alpha-data.com/pub/firmware/utilities/linux/
Sèvi ak "avr2util.exe /?" pou wè tout opsyon.
Pou egzanpample "avr2util.exe / usbcom com4 display-sensors" pral montre tout valè detèktè yo.
Pou egzanpample "avr2util.exe /usbcom com4 setclknv 1 156250000" pral mete revèy QSFP a 156.25MHz. setclk endèks 0 = CAPI_CLK_1, endèks 1 = QSFP_CLK, endèks 2 = AUX_CLK, endèks 3 = FABRIC_CLK.
Chanje 'com4' pou koresponn ak nimewo pò com ki te plase anba manadjè aparèy Windows
Konfigirasyon
Gen de fason prensipal pou konfigirasyon FPGA sou ADM-PCIE-9H3:
- Soti nan memwa Flash, nan pouvwa-sou, jan sa dekri nan Seksyon 3.8.1
- Sèvi ak kab USB ki konekte nan swa pò USB Seksyon 3.8.2
Konfigirasyon Soti nan memwa Flash
FPGA a ka otomatikman konfigirasyon nan pouvwa-sou soti nan de 256 Mbit QSPI aparèy memwa flash configuré kòm yon aparèy x8 SPI (nimewo pati Micron MT25QU256ABA8E12-0). Aparèy flash sa yo anjeneral divize an de rejyon 32 MiByte chak, kote chak rejyon se ase gwo pou kenbe yon bitstream san konprese pou yon VU33P FPGA.
ADM-PCIE-9H3 la anbake ak yon senp PCIe endpoint bitstream ki gen yon debaz Alpha Data ADXDMA bitstream. Done Alpha ka chaje nan lòt bitstreams koutim pandan tès pwodiksyon, tanpri kontakte sales@alpha-data.com pou plis detay.
Li posib pou itilize Multiboot ak yon imaj de repli sou pyès ki nan konpitè sa a. Mèt SPI konfigirasyon koòdone ak Fallback MultiBoot yo diskite an detay nan Xilinx UG570. Nan pouvwa-sou, FPGA a eseye configure tèt li otomatikman nan mòd seri mèt ki baze sou sa ki nan tèt la nan pwogramasyon an. file. Multibook ak ICAP ka itilize pou chwazi ant de rejyon yo konfigirasyon yo dwe chaje nan FPGA la. Gade Xilinx UG570 MultiBoot pou plis detay.
Imaj la chaje ka sipòte tou tandem PROM oswa tandem PCIE ak metòd konfigirasyon aktyalizasyon jaden.
Opsyon sa yo diminye tan chaj pouvwa-sou pou ede satisfè kondisyon yo PCIe reset distribisyon. Tandem ak jaden tou pèmèt yon sistèm lame rekonfigirasyon lojik FPGA itilizatè a san yo pa pèdi lyen PCIe a, yon karakteristik itil lè sistèm reset ak sik pouvwa yo pa yon opsyon.
Monitè Sistèm Alpha Done a kapab tou rekonfigirasyon memwa flash la ak repwograme FPGA la.
Sa a bay yon mekanis failsafe itil pou re-pwograme FPGA a menm si li depoze otobis PCIe la. Ou ka jwenn aksè nan monitè sistèm nan sou USB nan panèl la devan ak kwen dèyè, oswa sou koneksyon SMBUS yo sou kwen an PCIe.
Bilding ak pwogramasyon imaj konfigirasyon
Jenere yon ti janfile ak kontrent sa yo (gade xapp1233):
- set_property BITSTREAM.GENERAL.COMPRESS TRUE [ current_design ]
- set_property BITSTREAM.CONFIG.EXTMASTERCCLK_EN {DIV-1} [current_design]
- set_property BITSTREAM.CONFIG.SPI_32BIT_ADDR WI [current_design]
- set_property BITSTREAM.CONFIG.SPI_BUSWIDTH 8 [current_design]
- set_property BITSTREAM.CONFIG.SPI_FALL_EDGE WI [current_design]
- set_property BITSTREAM.CONFIG.UNUSEDPIN {Pullnone} [current_design]
- set_property CFGBVS GND [ current_design ]
- set_property CONFIG_VOLTAGE 1.8 [ current_design ]
- set_property BITSTREAM.CONFIG.OVERTEMPSHUTDOWN Pèmèt [current_design]
Jenere yon MCS file ak pwopriyete sa yo (write_cfgmem):
- -fòma MCS
- - gwosè 64
- -koòdone SPIx8
- -loadbit "up 0x0000000file/filename.bit>” (0yèm kote)
- -loadbit "up 0x2000000file/filename.bit>” (premye kote, si ou vle)
Pwogram ak manadjè kenkayri vivado ak paramèt sa yo (gade xapp1233):
- SPI part: mt25qu256-spi-x1_x2_x4_x8
- Eta ki pa konfig mem I/O broch: Pull-none
- Vize kat yo files te pwodwi nan komand write_cfgmem tcl.
Konfigirasyon atravè JTAG
Yon kab AB mikwo-USB ka tache nan panèl la devan oswa pò USB kwen dèyè. Sa a pèmèt FPGA a dwe rekonfigire lè l sèvi avèk Manadjè Materyèl Xilinx Vivado atravè Digilent J entegre.TAG bwat konvètisè. Aparèy la pral rekonèt otomatikman nan Manadjè Materyèl Vivado.
Pou plis enstriksyon detaye, tanpri gade "Sèvi ak yon Manadjè Materyèl Vivado pou pwograme yon Aparèy FPGA" nan Xilinx UG908: https://www.xilinx.com/support/documentation/sw_manuals/xilinx2014_1/ug908-vivado-programming-debugging.pdf
GPIO Connector
Opsyon GPIO a konsiste de yon konektè versatile ki kouvri soti nan Molex ak nimewo pati 87832-1222 ki bay itilizatè yo ak kondisyon IO koutim kat koneksyon dirèk nan siyal FPGA.
Ploge akouple rekòmande: Molex 0875681273 oswa 0511101260
Konekte dirèk FPGA siyal yo
8 filè yo kase nan header GPIO la, kòm kat seri pè diferans. Siyal sa yo apwopriye pou nenpòt estanda siyal 1.8V ki sipòte pa achitekti Xilinx UltraScale. Gade Xilinx UG571 pou opsyon IO.
LVDS ak 1.8 CMOS se opsyon popilè. Endèks siyal 0yèm GPIO apwopriye pou yon koneksyon revèy mondyal.
Siyal GPIO konekte dirèk yo limite a sa sèlman 1.8V pa yon quickswitch (74CBTLVD3245PW) yo nan lòd yo pwoteje FPGA a kont overvol.tage sou broch IO. Quickswitch sa a pèmèt siyal yo vwayaje nan nenpòt direksyon ak sèlman 4 ohms nan enpedans seri ak mwens pase 1ns nan reta pwopagasyon. Privye yo dirèkteman konekte ak FPGA apre quickswitch la.
Non siyal koneksyon dirèk yo make GPIO_0_1V8_P/N ak GPIO_1_1V8_P/N, elatriye pou montre polarite ak gwoupman. Alokasyon PIN siyal yo ka jwenn nan Tablo Pinout konplè
Distribisyon Antre
J1.1 ak J1.2 ka itilize kòm yon siyal distribisyon izole (jiska 25MHz). Aplikasyon yo ka swa dirèkteman konekte nan konektè GPIO la, oswa Alpha Data ka bay yon solisyon câble ak yon SMA oswa konektè menm jan an sou panèl la devan. Kontakte sales@alpha-data.com pou opsyon konektè panèl devan.
Pou pozisyon PIN, gade non siyal ISO_CLK nan Tablo Pinout konplè.
Siyal la izole atravè yon izolatè optik nimewo pati TLP2367 ak yon rezistans seri 220 ohm.
Itilizatè EEPROM
Yo bay yon EEPROM itilizatè 2Kb I2C pou estoke adrès MAC oswa lòt enfòmasyon itilizatè. EEPROM a se nimewo pati CAT34C02HU4IGT4A
Broch adrès A2, A1, ak A0 yo tout mare nan yon '0' ki lojik.
Pwoteje ekriti (WP), Serial Clock (SCL), ak Serial Data (SDA) devwa PIN ka jwenn nan Tablo Pinout konplè ak non SPARE_WP, SPARE_SCL, ak SPARE_SDA respektivman.
WP, SDA, ak SCL siyal yo tout gen rezistans ekstèn pull-up sou kat la.
Anèks A: Ranpli Tablo Pinout
Tablo 8 : Tablo Pinout konplè (kontinye nan pwochen paj la)
| Nimewo PIN | Non siyal | Non PIN | Bank Voltage |
| BC18 | AUX_CLK_PIN_N | IO_L11N_T1U_N9_GC_64 | 1.8 (LVCMOS18) |
| BB18 | AUX_CLK_PIN_P | IO_L11P_T1U_N8_GC_64 | 1.8 (LVCMOS18) |
| BF33 | AVR_B2U_1V8 | IO_L2P_T0L_N2_66 | 1.8 (LVCMOS18) |
| BF31 | AVR_HS_B2U_1V8 | IO_L1P_T0L_N0_DBC_66 | 1.8 (LVCMOS18) |
| BB33 | AVR_HS_CLK_1V8 | IO_L12N_T1U_N11_GC_66 | 1.8 (LVCMOS18) |
| BF32 | AVR_HS_U2B_1V8 | IO_L1N_T0L_N1_DBC_66 | 1.8 (LVCMOS18) |
| BA33 | AVR_MON_CLK_1V8 | IO_L12P_T1U_N10_GC_66 | 1.8 (LVCMOS18) |
| BF34 | AVR_U2B_1V8 | IO_L2N_T0L_N3_66 | 1.8 (LVCMOS18) |
| AK39 | CAPI_CLK_0_PIN_N | MGTREFCLK0N_124 | MGT REFCLK |
| AK38 | CAPI_CLK_0_PIN_P | MGTREFCLK0P_124 | MGT REFCLK |
| AF39 | CAPI_CLK_1_PIN_N | MGTREFCLK0N_125 | MGT REFCLK |
| AF38 | CAPI_CLK_1_PIN_P | MGTREFCLK0P_125 | MGT REFCLK |
| BF17 | CAPI_I2C_SCL_1V8 | IO_L1P_T0L_N0_DBC_64 | 1.8 (LVCMOS18) |
| BF16 | CAPI_I2C_SDA_1V8 | IO_L1N_T0L_N1_DBC_64 | 1.8 (LVCMOS18) |
| BF19 | CAPI_INT/RESET_1V8 | IO_L2P_T0L_N2_64 | 1.8 (LVCMOS18) |
| BF43 | CAPI_RX0_N | MGTYRXN0_124 | MGT |
| BF42 | CAPI_RX0_P | MGTYRXP0_124 | MGT |
| BD44 | CAPI_RX1_N | MGTYRXN1_124 | MGT |
| BD43 | CAPI_RX1_P | MGTYRXP1_124 | MGT |
| BB44 | CAPI_RX2_N | MGTYRXN2_124 | MGT |
| BB43 | CAPI_RX2_P | MGTYRXP2_124 | MGT |
| AY44 | CAPI_RX3_N | MGTYRXN3_124 | MGT |
| AY43 | CAPI_RX3_P | MGTYRXP3_124 | MGT |
| BC46 | CAPI_RX4_N | MGTYRXN0_125 | MGT |
| BC45 | CAPI_RX4_P | MGTYRXP0_125 | MGT |
| BA46 | CAPI_RX5_N | MGTYRXN1_125 | MGT |
| BA45 | CAPI_RX5_P | MGTYRXP1_125 | MGT |
| AW46 | CAPI_RX6_N | MGTYRXN2_125 | MGT |
| AW45 | CAPI_RX6_P | MGTYRXP2_125 | MGT |
| AV44 | CAPI_RX7_N | MGTYRXN3_125 | MGT |
| AV43 | CAPI_RX7_P | MGTYRXP3_125 | MGT |
| AT39 | CAPI_TX0_N | MGTYTXN0_124 | MGT |
| AT38 | CAPI_TX0_P | MGTYTXP0_124 | MGT |
| Nimewo PIN | Non siyal | Non PIN | Bank Voltage |
| AR41 | CAPI_TX1_N | MGTYTXN1_124 | MGT |
| AR40 | CAPI_TX1_P | MGTYTXP1_124 | MGT |
| AP39 | CAPI_TX2_N | MGTYTXN2_124 | MGT |
| AP38 | CAPI_TX2_P | MGTYTXP2_124 | MGT |
| AN41 | CAPI_TX3_N | MGTYTXN3_124 | MGT |
| AN40 | CAPI_TX3_P | MGTYTXP3_124 | MGT |
| AM39 | CAPI_TX4_N | MGTYTXN0_125 | MGT |
| AM38 | CAPI_TX4_P | MGTYTXP0_125 | MGT |
| AL41 | CAPI_TX5_N | MGTYTXN1_125 | MGT |
| AL40 | CAPI_TX5_P | MGTYTXP1_125 | MGT |
| AJ41 | CAPI_TX6_N | MGTYTXN2_125 | MGT |
| AJ40 | CAPI_TX6_P | MGTYTXP2_125 | MGT |
| AG41 | CAPI_TX7_N | MGTYTXN3_125 | MGT |
| AG40 | CAPI_TX7_P | MGTYTXP3_125 | MGT |
| AV26 | EMCCLK_B | IO_L24P_T3U_N10_EMCCLK_65 | 1.8 (LVCMOS18) |
| BA31 | FABRIC_CLK_PIN_N | IO_L13N_T2L_N1_GC_QBC_66 | 1.8 (LVDS ak DIFF_TERM_ADV) |
| AY31 | FABRIC_CLK_PIN_P | IO_L13P_T2L_N0_GC_QBC_66 | 1.8 (LVDS ak DIFF_TERM_ADV) |
| BA8 | FPGA_FLASH_CE0_L | RDWR_FCS_B_0 | 1.8 (LVCMOS18) |
| AW24 | FPGA_FLASH_CE1_L | IO_L2N_T0L_N3_FWE_FCS2_B_65 | 1.8 (LVCMOS18) |
| AW7 | FPGA_FLASH_DQ0 | D00_MOSI_0 | 1.8 (LVCMOS18) |
| AV7 | FPGA_FLASH_DQ1 | D01_DIN_0 | 1.8 (LVCMOS18) |
| AW8 | FPGA_FLASH_DQ2 | D02_0 | 1.8 (LVCMOS18) |
| AV8 | FPGA_FLASH_DQ3 | D03_0 | 1.8 (LVCMOS18) |
| AV28 | FPGA_FLASH_DQ4 | IO_L22P_T3U_N6_DBC_AD0P
_D04_65 |
1.8 (LVCMOS18) |
| AW28 | FPGA_FLASH_DQ5 | IO_L22N_T3U_N7_DBC_AD0N
_D05_65 |
1.8 (LVCMOS18) |
| BB28 | FPGA_FLASH_DQ6 | IO_L21P_T3L_N4_AD8P_D06_65 | 1.8 (LVCMOS18) |
| BC28 | FPGA_FLASH_DQ7 | IO_L21N_T3L_N5_AD8N_D07_65 | 1.8 (LVCMOS18) |
| BA19 | GPIO_0_1V8_N | IO_L13N_T2L_N1_GC_QBC_64 | 1.8 (LVCMOS18 oswa LVDS) |
| AY19 | GPIO_0_1V8_P | IO_L13P_T2L_N0_GC_QBC_64 | 1.8 (LVCMOS18 oswa LVDS) |
| AY20 | GPIO_1_1V8_N | IO_L15N_T2L_N5_AD11N_64 | 1.8 (LVCMOS18 oswa LVDS) |
| AY21 | GPIO_1_1V8_P | IO_L15P_T2L_N4_AD11P_64 | 1.8 (LVCMOS18 oswa LVDS) |
| AW20 | GPIO_2_1V8_N | IO_L16N_T2U_N7_QBC_AD3N_64 | 1.8 (LVCMOS18 oswa LVDS) |
| Nimewo PIN | Non siyal | Non PIN | Bank Voltage |
| AV20 | GPIO_2_1V8_P | IO_L16P_T2U_N6_QBC_AD3P_64 | 1.8 (LVCMOS18 oswa LVDS) |
| AW18 | GPIO_3_1V8_N | IO_L17N_T2U_N9_AD10N_64 | 1.8 (LVCMOS18 oswa LVDS) |
| AW19 | GPIO_3_1V8_P | IO_L17P_T2U_N8_AD10P_64 | 1.8 (LVCMOS18 oswa LVDS) |
| BA27 | IBM_PERST_1V8_L | IO_L20P_T3L_N2_AD1P_D08_65 | 1.8 (LVCMOS18) |
| BA18 | ISO_CLK_1V8 | IO_L14P_T2L_N2_GC_64 | 1.8 (LVCMOS18) |
| AD8 | PCIE_LCL_REFCLK_PIN_N | MGTREFCLK0N_226 | MGT REFCLK |
| AD9 | PCIE_LCL_REFCLK_PIN_P | MGTREFCLK0P_226 | MGT REFCLK |
| AF8 | PCIE_REFCLK_1_PIN_N | MGTREFCLK0N_225 | MGT REFCLK |
| AF9 | PCIE_REFCLK_1_PIN_P | MGTREFCLK0P_225 | MGT REFCLK |
| AB8 | PCIE_REFCLK_2_PIN_N | MGTREFCLK0N_227 | MGT REFCLK |
| AB9 | PCIE_REFCLK_2_PIN_P | MGTREFCLK0P_227 | MGT REFCLK |
| AL1 | PCIE_RX0_N | MGTYRXN3_227 | MGT |
| AL2 | PCIE_RX0_P | MGTYRXP3_227 | MGT |
| AM3 | PCIE_RX1_N | MGTYRXN2_227 | MGT |
| AM4 | PCIE_RX1_P | MGTYRXP2_227 | MGT |
| BA1 | PCIE_RX10_N | MGTYRXN1_225 | MGT |
| BA2 | PCIE_RX10_P | MGTYRXP1_225 | MGT |
| BC1 | PCIE_RX11_N | MGTYRXN0_225 | MGT |
| BC2 | PCIE_RX11_P | MGTYRXP0_225 | MGT |
| AY3 | PCIE_RX12_N | MGTYRXN3_224 | MGT |
| AY4 | PCIE_RX12_P | MGTYRXP3_224 | MGT |
| BB3 | PCIE_RX13_N | MGTYRXN2_224 | MGT |
| BB4 | PCIE_RX13_P | MGTYRXP2_224 | MGT |
| BD3 | PCIE_RX14_N | MGTYRXN1_224 | MGT |
| BD4 | PCIE_RX14_P | MGTYRXP1_224 | MGT |
| BE5 | PCIE_RX15_N | MGTYRXN0_224 | MGT |
| BE6 | PCIE_RX15_P | MGTYRXP0_224 | MGT |
| AK3 | PCIE_RX2_N | MGTYRXN1_227 | MGT |
| AK4 | PCIE_RX2_P | MGTYRXP1_227 | MGT |
| AN1 | PCIE_RX3_N | MGTYRXN0_227 | MGT |
| AN2 | PCIE_RX3_P | MGTYRXP0_227 | MGT |
| AP3 | PCIE_RX4_N | MGTYRXN3_226 | MGT |
| AP4 | PCIE_RX4_P | MGTYRXP3_226 | MGT |
| AR1 | PCIE_RX5_N | MGTYRXN2_226 | MGT |
| AR2 | PCIE_RX5_P | MGTYRXP2_226 | MGT |
| Nimewo PIN | Non siyal | Non PIN | Bank Voltage |
| AT3 | PCIE_RX6_N | MGTYRXN1_226 | MGT |
| AT4 | PCIE_RX6_P | MGTYRXP1_226 | MGT |
| AU1 | PCIE_RX7_N | MGTYRXN0_226 | MGT |
| AU2 | PCIE_RX7_P | MGTYRXP0_226 | MGT |
| AV3 | PCIE_RX8_N | MGTYRXN3_225 | MGT |
| AV4 | PCIE_RX8_P | MGTYRXP3_225 | MGT |
| AW1 | PCIE_RX9_N | MGTYRXN2_225 | MGT |
| AW2 | PCIE_RX9_P | MGTYRXP2_225 | MGT |
| Y4 | PCIE_TX0_PIN_N | MGTYTXN3_227 | MGT |
| Y5 | PCIE_TX0_PIN_P | MGTYTXP3_227 | MGT |
| AA6 | PCIE_TX1_PIN_N | MGTYTXN2_227 | MGT |
| AA7 | PCIE_TX1_PIN_P | MGTYTXP2_227 | MGT |
| AL6 | PCIE_TX10_PIN_N | MGTYTXN1_225 | MGT |
| AL7 | PCIE_TX10_PIN_P | MGTYTXP1_225 | MGT |
| AM8 | PCIE_TX11_PIN_N | MGTYTXN0_225 | MGT |
| AM9 | PCIE_TX11_PIN_P | MGTYTXP0_225 | MGT |
| AN6 | PCIE_TX12_PIN_N | MGTYTXN3_224 | MGT |
| AN7 | PCIE_TX12_PIN_P | MGTYTXP3_224 | MGT |
| AP8 | PCIE_TX13_PIN_N | MGTYTXN2_224 | MGT |
| AP9 | PCIE_TX13_PIN_P | MGTYTXP2_224 | MGT |
| AR6 | PCIE_TX14_PIN_N | MGTYTXN1_224 | MGT |
| AR7 | PCIE_TX14_PIN_P | MGTYTXP1_224 | MGT |
| AT8 | PCIE_TX15_PIN_N | MGTYTXN0_224 | MGT |
| AT9 | PCIE_TX15_PIN_P | MGTYTXP0_224 | MGT |
| AB4 | PCIE_TX2_PIN_N | MGTYTXN1_227 | MGT |
| AB5 | PCIE_TX2_PIN_P | MGTYTXP1_227 | MGT |
| AC6 | PCIE_TX3_PIN_N | MGTYTXN0_227 | MGT |
| AC7 | PCIE_TX3_PIN_P | MGTYTXP0_227 | MGT |
| AD4 | PCIE_TX4_PIN_N | MGTYTXN3_226 | MGT |
| AD5 | PCIE_TX4_PIN_P | MGTYTXP3_226 | MGT |
| AF4 | PCIE_TX5_PIN_N | MGTYTXN2_226 | MGT |
| AF5 | PCIE_TX5_PIN_P | MGTYTXP2_226 | MGT |
| AE6 | PCIE_TX6_PIN_N | MGTYTXN1_226 | MGT |
| AE7 | PCIE_TX6_PIN_P | MGTYTXP1_226 | MGT |
| AH4 | PCIE_TX7_PIN_N | MGTYTXN0_226 | MGT |
| Nimewo PIN | Non siyal | Non PIN | Bank Voltage |
| AH5 | PCIE_TX7_PIN_P | MGTYTXP0_226 | MGT |
| AG6 | PCIE_TX8_PIN_N | MGTYTXN3_225 | MGT |
| AG7 | PCIE_TX8_PIN_P | MGTYTXP3_225 | MGT |
| AJ6 | PCIE_TX9_PIN_N | MGTYTXN2_225 | MGT |
| AJ7 | PCIE_TX9_PIN_P | MGTYTXP2_225 | MGT |
| AW27 | PREST0_1V8_L | IO_T3U_N12_PERSTN0_65 | 1.8 (LVCMOS18) |
| AY27 | PREST1_1V8_L | IO_L23N_T3U_N9_PERSTN1_I 2C_SDA_65 | 1.8 (LVCMOS18) |
| AD39 | QSFP_CLK_PIN_N | MGTREFCLK0N_126 | MGT REFCLK |
| AD38 | QSFP_CLK_PIN_P | MGTREFCLK0P_126 | MGT REFCLK |
| AV16 | QSFP_INT_1V8_L | IO_L24P_T3U_N10_64 | 1.8 (LVCMOS18) |
| BA14 | QSFP_MODPRS_L | IO_L22N_T3U_N7_DBC_AD0N_64 | 1.8 (LVCMOS18) |
| AV15 | QSFP_RST_1V8_L | IO_L24N_T3U_N11_64 | 1.8 (LVCMOS18) |
| AU46 | QSFP_RX0_N | MGTYRXN0_126 | MGT |
| AU45 | QSFP_RX0_P | MGTYRXP0_126 | MGT |
| AT44 | QSFP_RX1_N | MGTYRXN1_126 | MGT |
| AT43 | QSFP_RX1_P | MGTYRXP1_126 | MGT |
| AR46 | QSFP_RX2_N | MGTYRXN2_126 | MGT |
| AR45 | QSFP_RX2_P | MGTYRXP2_126 | MGT |
| AP44 | QSFP_RX3_N | MGTYRXN3_126 | MGT |
| AP43 | QSFP_RX3_P | MGTYRXP3_126 | MGT |
| AN46 | QSFP_RX4_N | MGTYRXN0_127 | MGT |
| AN45 | QSFP_RX4_P | MGTYRXP0_127 | MGT |
| AK44 | QSFP_RX5_N | MGTYRXN1_127 | MGT |
| AK43 | QSFP_RX5_P | MGTYRXP1_127 | MGT |
| AM44 | QSFP_RX6_N | MGTYRXN2_127 | MGT |
| AM43 | QSFP_RX6_P | MGTYRXP2_127 | MGT |
| AL46 | QSFP_RX7_N | MGTYRXN3_127 | MGT |
| AL45 | QSFP_RX7_P | MGTYRXP3_127 | MGT |
| AW15 | QSFP_SCL_1V8 | IO_L23P_T3U_N8_64 | 1.8 (LVCMOS18) |
| AW14 | QSFP_SDA_1V8 | IO_L23N_T3U_N9_64 | 1.8 (LVCMOS18) |
| AH43 | QSFP_TX0_N | MGTYTXN0_126 | MGT |
| AH42 | QSFP_TX0_P | MGTYTXP0_126 | MGT |
| AE41 | QSFP_TX1_N | MGTYTXN1_126 | MGT |
| AE40 | QSFP_TX1_P | MGTYTXP1_126 | MGT |
| AF43 | QSFP_TX2_N | MGTYTXN2_126 | MGT |
| Nimewo PIN | Non siyal | Non PIN | Bank Voltage |
| AF42 | QSFP_TX2_P | MGTYTXP2_126 | MGT |
| AD43 | QSFP_TX3_N | MGTYTXN3_126 | MGT |
| AD42 | QSFP_TX3_P | MGTYTXP3_126 | MGT |
| AC41 | QSFP_TX4_N | MGTYTXN0_127 | MGT |
| AC40 | QSFP_TX4_P | MGTYTXP0_127 | MGT |
| AB43 | QSFP_TX5_N | MGTYTXN1_127 | MGT |
| AB42 | QSFP_TX5_P | MGTYTXP1_127 | MGT |
| AA41 | QSFP_TX6_N | MGTYTXN2_127 | MGT |
| AA40 | QSFP_TX6_P | MGTYTXP2_127 | MGT |
| Y43 | QSFP_TX7_N | MGTYTXN3_127 | MGT |
| Y42 | QSFP_TX7_P | MGTYTXP3_127 | MGT |
| AV36 | SI5328_1V8_SCL | IO_L24N_T3U_N11_66 | 1.8 (LVCMOS18) |
| AV35 | SI5328_1V8_SDA | IO_L24P_T3U_N10_66 | 1.8 (LVCMOS18) |
| AE37 | SI5328_OUT_0_PIN_N | MGTREFCLK1N_125 | MGT REFCLK |
| AE36 | SI5328_OUT_0_PIN_P | MGTREFCLK1P_125 | MGT REFCLK |
| AB39 | SI5328_OUT_1_PIN_N | MGTREFCLK0N_127 | MGT REFCLK |
| AB38 | SI5328_OUT_1_PIN_P | MGTREFCLK0P_127 | MGT REFCLK |
| BB19 | SI5328_REFCLK_IN_N | IO_L12N_T1U_N11_GC_64 | 1.8 (LVDS) |
| BB20 | SI5328_REFCLK_IN_P | IO_L12P_T1U_N10_GC_64 | 1.8 (LVDS) |
| AV33 | SI5328_RST_1V8_L | IO_L22P_T3U_N6_DBC_AD0P_66 | 1.8 (LVCMOS18) |
| BE30 | SPARE_SCL | IO_L5N_T0U_N9_AD14N_66 | 1.8 (LVCMOS18) |
| BC30 | SPARE_SDA | IO_L6P_T0U_N10_AD6P_66 | 1.8 (LVCMOS18) |
| BD30 | SPARE_WP | IO_L6N_T0U_N11_AD6N_66 | 1.8 (LVCMOS18) |
| BE31 | SRVC_MD_L_1V8 | IO_L3P_T0L_N4_AD15P_66 | 1.8 (LVCMOS18) |
| AV32 | USER_LED_A0_1V8 | IO_L18N_T2U_N11_AD2N_66 | 1.8 (LVCMOS18) |
| AW32 | USER_LED_A1_1V8 | IO_T2U_N12_66 | 1.8 (LVCMOS18) |
| AY30 | USER_LED_G0_1V8 | IO_L17N_T2U_N9_AD10N_66 | 1.8 (LVCMOS18) |
| AV31 | USER_LED_G1_1V8 | IO_L18P_T2U_N10_AD2P_66 | 1.8 (LVCMOS18) |
| AW33 | USR_SW_0 | IO_L22N_T3U_N7_DBC_AD0N_66 | 1.8 (LVCMOS18) |
| AY36 | USR_SW_1 | IO_L23P_T3U_N8_66 | 1.8 (LVCMOS18) |
Istwa revizyon
| Dat | Revizyon | Chanje pa | Nati Chanjman |
| 24 septanm 2018 | 1.0 | K. Roth | Premye Liberasyon |
|
31 oktòb 2018 |
1.1 |
K. Roth |
Mizajou imaj pwodwi yo, chanje frekans revèy pwogramasyon default pou CAPI_CLK_1 a 161MHz |
|
14 desanm 2018 |
1.2 |
K. Roth |
Mizajou nimewo pati konfigirasyon flash, chanje fòm nan deskripsyon gpio pou presizyon, te ajoute pwa. |
|
24 oktòb 2019 |
1.3 |
K. Roth |
Mizajou Konfigirasyon retire kat adrès ak deskripsyon kòrèk kapasite pati memwa. |
|
25 janvye 2022 |
1.4 |
K. Roth |
Mizajou Tèmik Pèfòmans pou mete figi efikasite tèmik ak kòmantè sou enpak dra a, retire referans a QSFP0 ak QSFP1 nan seksyon QSFP-DD ak mete ajou nimewo pati transceiver 25Gb. |
Sèvis Kliyan
© 2022 Copyright Alpha Done Parallel Systems Ltd.
Tout dwa rezève.
Piblikasyon sa a pwoteje pa Lwa Dwa, ak tout dwa rezève. Pa gen okenn pati nan piblikasyon sa a ka repwodui, nan nenpòt fòm oswa fòm, san konsantman alekri anvan Alpha Data Parallel Systems Ltd.
Biwo tèt
Adrès: Suite L4A, 160 Dundee Street,
Edinburgh, EH11 1DQ, UK
Telefòn: +44 131 558 2600
Faks: +44 131 558 2700
imel: sales@alpha-data.com
websit: http://www.alpha-data.com
Biwo US
Adrès: 10822 West Toller Drive, Suite 250
Littleton, CO 80127
Telefòn: (303) 954 8768
Faks: (866) 820 9956 – gratis
imel: sales@alpha-data.com
websit: http://www.alpha-data.com
Tout mak komèsyal yo se pwopriyete pwopriyetè respektif yo.
Adrès: Suite L4A, 160 Dundee Street,
Edinburgh, EH11 1DQ, UK
Telefòn: +44 131 558 2600
Faks: +44 131 558 2700
imel: sales@alpha-data.com
websit: http://www.alpha-data.com
Adrès: 10822 West Toller Drive, Suite 250
Littleton, CO 80127
Telefòn: (303) 954 8768
Faks: (866) 820 9956 – gratis
imel: sales@alpha-data.com
websit: http://www.alpha-data.com
Dokiman / Resous
 |
ALPHA DATA ADM-PCIE-9H3 Kat pwosesis FPGA segondè pèfòmans [pdfManyèl Itilizatè ADM-PCIE-9H3 High Performance FPGA Processing Card, ADM-PCIE-9H3, High Performance FPGA Processing Card, FPGA Processing Card, Processing Card |
 |
ALPHA DATA ADM-PCIE-9H3 Kat pwosesis FPGA segondè pèfòmans [pdfManyèl Itilizatè ADM-PCIE-9H3 High Performance FPGA Processing Card, ADM-PCIE-9H3, High Performance FPGA Processing Card, Performance FPGA Processing Card, FPGA Processing Card, Processing Card |
