ALPHA DATA ADM-PCIE-9H3 High Performance FPGA vinnslukort
Inngangur
ADM-PCIE-9H3 er afkastamikið endurstillanlegt tölvukort ætlað fyrir gagnaver, með Xilinx Virtex UltraScale+ Plus FPGA með High Bandwidth Memory (HBM).
Helstu eiginleikar
- PCIe Gen1/2/3 x1/2/4/8/16 capable
- Óvirk og virk varmastjórnunarstilling
- 1/2 lengd, lágmark profile, x16 brún PCIe formstuðull
- 8GB HBM on-die minni sem getur 460GB/s
- Eitt QSFP-DD búr með gagnahraða allt að 28 Gbps á 8 rásir (224 Gbps)
- Ein 8 akreina Ultraport SlimSAS tengi sem samræmast OpenCAPI og henta fyrir IO stækkun
- Styður annað hvort VU33P eða VU35P Virtex UltraScale+ FPGA
- Framhlið og afturkant JTAG aðgangur í gegnum USB tengi
- FPGA stillanlegt yfir USB/JTAG og SPI stillingar flass
- Voltage, straumvöktun og hitastig
- 8 GPIO merki og 1 einangrað tímasetningarinntak
Pöntunarkóði
ADM-PCIE-9H3
ADM-PCIE-9H3/NF (án auka viftu)
Sjá http://www.alpha-data.com/pdfs/adm-pcie-9h3.pdf fyrir fullkomna pöntunarmöguleika.
Stjórn Upplýsingar
Eðlisfræðilegar upplýsingar
ADM-PCIE-9H3 er í samræmi við PCI Express CEM endurskoðun 3.0.
Tafla 1 : Vélrænar stærðir (meðtalið framhlið)
| Lýsing | Mæla |
| Samtals Dy | 80.1 mm |
| Samtals Dx | 181.5 mm |
| Samtals Dz | 19.7 mm |
| Þyngd | 350 grömm |
Kröfur um undirvagn
PCI Express
ADM-PCIE-9H3 er fær um PCIe Gen 1/2/3 með 1/2/4/8/16 brautum, með því að nota Xilinx Integrated Block fyrir PCI Express.
Vélrænar kröfur
16 akreina líkamlega PCIe rauf er nauðsynleg fyrir vélrænan samhæfni.
Aflþörf
ADM-PCIE-9H3 dregur allan kraft frá PCIe Edge. Samkvæmt PCIe forskrift takmarkar þetta orkunotkun kortsins við að hámarki 75W.
Orkunotkunarmat krefst notkunar á Xilinx XPE töflureikni og orkumatstæki sem er fáanlegt frá Alpha Data. Vinsamlegast hafðu samband við support@alpha-data.com til að fá þetta tól.
Aflið sem er tiltækt fyrir teinana reiknað með XPE er sem hér segir:
Tafla 2: Tiltækt rafmagn með járnbrautum
| Voltage | Heimildarheiti | Núverandi getu |
| 0.72-0.90 | VCC_INT + VCCINT_IO + VCC_BRAM | 42A |
| 0.9 | MGTAVCC | 5A |
| 1.2 | MGTAVTT | 9A |
| 1.2 | VCC_HBM * VCC_IO_HBM | 14A |
| 1.8 | VCCAUX + VCCAUX_IO + VCCO_1.8V | 1.5A |
| 1.8 | MGTVCCAUX | 0.5A |
| 2.5 | VCCAUX_HBM | 2.2A |
| 3.3 | 3.3V fyrir ljósfræði | 3.6A |
Hitaafköst
Ef FPGA kjarnahitinn fer yfir 105 gráður á Celsíus verður FPGA hönnunin hreinsuð til að koma í veg fyrir að kortið ofhitni.
ADM-PCIE-9H3 kemur með hitaskáp til að lækka hitastig FPGA, sem er venjulega heitasti punkturinn á kortinu. Hitastig FPGA deyja verður að vera undir 100 gráður á Celsíus. Til að reikna út FPGA deyjahitastigið skaltu taka notkunarkraftinn þinn, margfalda með Theta JA úr töflunni hér að neðan og bæta við innra umhverfishita kerfisins. Grafið hér að neðan sýnir tvær línur, önnur var prófuð í rás með klæðunum uppsettum og hin var prófuð án klæðanna. Frammistaðan er almennt betri án líkklæðanna, en þau veita betri meðhöndlun og draga úr endurrás lofts í þéttum netþjónum. Hægt er að fjarlægja líkklæðið með 1/16″ sexkantdrifi. Ef þú ert að nota viftuna sem fylgir borðinu, muntu komast að því að theta JA er um það bil 1.43°C/W fyrir borðið í kyrru lofti með eða án klæðningarinnar.
Hægt er að áætla orkudreifingu með því að nota Alpha Data aflmatið í tengslum við Xilinx Power Estimator (XPE) sem hægt er að hlaða niður á http://www.xilinx.com/products/technology/power/xpe.html. Sækja
UltraScale tólið og stilltu tækið á Virtex UltraScale+, VU33P, FSVH2104, -2, -2L eða -3, framlengt. Stilltu umhverfishitastigið á umhverfi kerfisins þíns og veldu 'user override' fyrir virka theta JA og sláðu inn töluna sem tengist LFM kerfinu þínu í auða reitinn. Haltu áfram að slá inn alla viðeigandi hönnunarþætti og notkun í eftirfarandi töflureiknaflipa. Fáðu þér næst 9H3 aflmatið frá Alpha Data með því að hafa samband
support@alpha-data.com. Þú munt síðan tengja FPGA afltölurnar ásamt tölum um sjóneiningar til að fá mat á borði.
Virk VS óvirk hitastjórnun
ADM-PCIE-9H3 er með lítinn valfrjálsan blásara fyrir virka kælingu í kerfum með lélegt loftflæði. Ef ADM-PCIE-9H3 verður sett upp á netþjóni með stýrðu loftflæði, er hægt að nota pöntunarvalkostinn /NF til að taka á móti kortum án þessa aukahluta. Vifturnar hafa mun styttri meðaltíma milli bilana (MTBF) en restin af samsetningunni, þannig að óvirk kort hafa mun lengri líftíma áður en þau þurfa viðhald. ADM-PCIE-9H3 inniheldur einnig viftuhraðastýringu, sem gerir kleift að breyta viftuhraða miðað við hitastig deyja og
uppgötvun bilaðrar viftu (sjá kafla Viftustýringar).
Sérstillingar
Alpha Data býður upp á víðtæka aðlögunarmöguleika fyrir núverandi verslunarvörur (COTS).
Sumir valkostir innihalda, en takmarkast ekki við: viðbótarnetbúr í aðliggjandi raufum eða fullur atvinnumaðurfile, endurbættur hitakökur, skífur og rafrásarviðbætur.
Vinsamlegast hafið samband sales@alpha-data.com til að fá tilboð og hefja verkefnið þitt í dag.
Virkni lýsing
Yfirview
ADM-PCIE-9H3 er fjölhæfur endurstillanlegur tölvuvettvangur með Virtex UltraScale+ VU33P/VU35P FPGA, Gen3x16 PCIe viðmóti, 8GB af HBM minni, einu QSFP-DD búri, OpenCAPI samhæfu Ultraport SlimSAS tengi, sem einnig er hægt að einangrað inntak fyrir tímasamstillingarpúls, 28 pinna haus til almennra nota (klukku, stýripinna, kembiforrit o.s.frv.), LED ljós á framhlið og öflugur kerfisskjár.
Rofar
ADM-PCIE-9H3 er með octal DIP rofi SW1, staðsettur á bakhlið borðsins. Virkni hvers rofa í SW1 er lýst hér að neðan:
Tafla 3: Skiptaaðgerðir
| Skipta | Sjálfgefið verksmiðju | Virka | OFF ástand | ON ríki |
| SW1-1 | SLÖKKT | Notendarofi 0 | Pinna AW33 = '1' | Pinna BF52 = '0' |
| SW1-2 | SLÖKKT | Notendarofi 1 | Pinna AY36 = '1' | Pinna BF47 = '0' |
| SW1-3 | SLÖKKT | Frátekið | Frátekið | Frátekið |
| SW1-4 | SLÖKKT | Slökktu á | Stjórn mun taka við | Slökkvið strax |
| SW1-5 | SLÖKKT | Þjónustuhamur | Regluleg aðgerð | Þjónustuhamur fyrir uppfærslu vélbúnaðar |
| SW1-6 | ON | HOST_I2 C_EN | Sysmon yfir PCIe I2C | Sysmon einangraður |
| SW1-7 | ON | CAPI_VP D_EN | OpenCAPI VPD í boði | OpenCAPI VPD einangruð |
| SW1-8 | ON | CAPI_VP D_WP | CAPI VPD er ritvarið | CAPI VPD er hægt að skrifa |
Notaðu IO Standard „LVCMOS18“ þegar þú takmarkar notendarofapinnana.
LED
Það eru 7 ljósdíóður á ADM-PCIE-9H3, 4 þeirra eru almennar og notandinn getur skilgreint merkingu þeirra. Hinir 3 hafa fastar aðgerðir sem lýst er hér að neðan:
Tafla 4: Upplýsingar um LED
| Samgr. Ref. | Virka | ON ríki | OFF ástand |
| D1 | LED_G1 | Notandaskilgreint '0' | Notandaskilgreint '1' |
| D3 | LED_A1 | Notandaskilgreint '0' | Notandaskilgreint '1' |
| D4 | LOKIÐ | FPGA er stillt | FPGA er ekki stillt |
| D5 | Staðan 1 | Sjá Staða LED Skilgreiningar | |
| D6 | Staðan 0 | Sjá Staða LED Skilgreiningar | |
| D7 | LED_A0 | Notandaskilgreint '0' | Notandaskilgreint '1' |
| D9 | LED_G0 | Notandaskilgreint '0' | Notandaskilgreint '1' |
Sjá kafla Heill Pinout Table fyrir fullan lista yfir notendastýrð LED net og pinna
Klukka
ADM-PCIE-9H3 býður upp á sveigjanlegar viðmiðunarklukkulausnir fyrir marga fjölgígabita sendimóttakara og FPGA efni. Sérhver klukka úr Si5338 Clock Synthesizer er endurstillanleg frá annaðhvort USB USB tengi framhliðarinnar eða Alpha Data sysmon FPGA raðtengi. Þetta gerir notandanum kleift að stilla næstum hvaða handahófskennda klukkutíðni sem er meðan á keyrslutíma forrita stendur. Hámarksklukkutíðni er 312.5MHz.
Það er líka fáanlegur Si5328 jitter dempari. Þetta getur veitt hreinar og samstilltar klukkur til QSFP-DD og OpenCAPI (SlimSAS) quad staðsetningar á mörgum klukkutíðnum. Þessi tæki nota aðeins rokgjarnt minni, þannig að FPGA hönnunin mun þurfa að endurstilla skráarkortið eftir einhvern aflhringsatburð.
Öll klukkanöfn í hlutanum hér að neðan má finna í Complete Pinout Table.
Si5328
Ef þörf er á jitterdempun, vinsamlegast sjáðu tilvísunarskjölin fyrir Si5328.
https://www.silabs.com/Support%20Documents/TechnicalDocs/Si5328.pdf
Hringrásartengingarnar spegla Xilinx VCU110 og VCU108, vinsamlegast sjáðu Xilinx Dev Boards fyrir tilvísanir
PCIe viðmiðunarklukkur
16 MGT brautirnar sem tengdar eru við PCIe kortabrúnina nota MGT flísar 224 til 227 og nota kerfið 100 MHz klukkuna (net nafn PCIE_REFCLK).
Að öðrum kosti er hrein, innbyggð 100MHz klukka einnig fáanleg (net nafn PCIE_LCL_REFCLK).
Efnaklukka
Hönnunin býður upp á efnisklukku (net nafn FABRIC_SRC_CLK) sem er sjálfgefið 300 MHz. Þessi klukka er ætluð til notkunar fyrir IDELAY þætti í FPGA hönnun. Efnaklukkan er tengd við Global Clock (GC) pinna.
DIFF_TERM_ADV = TERM_100 er krafist fyrir LVDS uppsögn
Aukaklukka
Hönnunin býður upp á aukaklukku (net nafn AUX_CLK) sem er sjálfgefið 300 MHz. Þessa klukku er hægt að nota í hvaða tilgangi sem er og er tengd við Global Clock (GC) pinna.
DIFF_TERM_ADV = TERM_100 er krafist fyrir LVDS uppsögn
Forritunarklukka (EMCCLK)
100MHz klukka (net nafn EMCCLK_B) er færð inn í EMCCLK pinna til að keyra SPI flassbúnaðinn meðan á stillingu FPGA stendur. Athugaðu að þetta er ekki alþjóðlegt klukkuhæft IO pinna.
QSFP-DD
QSFP-DD búrið er staðsett í MGT flísum 126 og 127 og notar 161.1328125MHz sjálfgefna viðmiðunarklukku.
Athugaðu að þessari klukkutíðni er hægt að breyta í hvaða handahófskennda klukkutíðni sem er allt að 312MHz með því að endurforrita Si5338 endurforritanlega klukku sveifluna í gegnum kerfisskjá. Þetta er hægt að gera með því að nota Alpha Data API eða yfir USB með viðeigandi Alpha Data Software tólum.
Sjá netnöfn QSFP_CLK* fyrir staðsetningu pinna.
QSFP-DD búrið er einnig staðsett þannig að hægt er að klukka það frá Si5328 jitter dempara klukku margfaldara.
Sjá netnöfn SI5328_OUT_1* fyrir staðsetningu pinna.
Ultraport SlimSAS (OpenCAPI)
Ultraport SlimSAS tengið er staðsett í MGT flísum 124 og 125.
Fyrir OpenCAPI fylgir ytri 156.25MHz klukka yfir kapalinn. Sjá netnöfn CAPI_CLK_0* fyrir staðsetningar klukkuklukkunnar.
Annar valklukkugjafi fyrir þetta viðmót er Si5338 klukkugervil sem er sjálfgefið 161.1328125MHz. Sjá netnöfn CAPI_CLK_1* fyrir staðsetningu pinna. Athugaðu að þessari klukkutíðni er hægt að breyta í hvaða handahófskennda klukkutíðni sem er allt að 312MHz með því að endurforrita Si5338 endurforritanlega klukku sveifluna í gegnum kerfisskjá. Þetta er hægt að gera með því að nota Alpha Data API eða yfir USB með viðeigandi Alpha Data Software tólum.
Fyrir jitternæm forrit er hægt að klukka þetta viðmót frá Si5328 jitter dempanum. Sjá netnöfn SI5328_OUT_0* fyrir pinnastaðsetningar.
PCI Express
ADM-PCIE-9H3 er fær um PCIe Gen 1/2/3 með 1/2/4/8/16 brautum. FPGA keyrir þessar brautir beint með því að nota Integrated PCI Express blokkina frá Xilinx. Samningaviðræður um PCIe tengihraða og fjölda brauta sem notuð eru eru almennt sjálfvirk og krefst ekki íhlutunar notenda.
PCI Express endurstilling (PERST#) tengd við FPGA á tveimur stöðum. Sjá Complete Pinout Table merki PERST0_1V8_L og PERST1_1V8_L.
Önnur pinnaúthlutun fyrir háhraðabrautirnar er að finna í pinoutinu sem fylgir Complete Pinout töflunni
PCI Express forskriftin krefst þess að öll viðbótarkort séu tilbúin til upptalningar innan 120 ms eftir að rafmagn er gilt (100 ms eftir að rafmagn er gilt + 20 ms eftir að PERST er sleppt). ADM-PCIE-9H3 uppfyllir þessa kröfu þegar hann er stilltur úr tandem bitastraumi með réttum SPI-takmörkunum sem lýst er í kaflanum:
Stillingar úr Flash minni. Fyrir frekari upplýsingar um samstillingar, sjá Xilinx xapp 1179.
Athugið:
Mismunandi móðurborð/bakplan munu njóta góðs af mismunandi RX jöfnunarkerfum innan PCIe IP kjarnans sem Xilinx býður upp á. Alpha Data mælir með því að nota eftirfarandi stillingu ef notandi lendir í hlekkjavillum eða þjálfunarvandamálum með kerfið sitt: innan IP kjarnarafallsins, breyttu stillingunni í „Advanced“ og opnaðu „GT Settings“ flipann, breyttu „form factor drive insertion tap“ aðlögun“ frá „Add-in Card“ í „Chip-to-Chip“ (Sjá Xilinx PG239 fyrir frekari upplýsingar).
QSFP-DD
Eitt QSFP-DD búr er fáanlegt á framhliðinni. Þetta búr er fær um að hýsa annað hvort QSFP28 eða QSFP-DD snúrur (aftursamhæft). Bæði virka sjónræna og óvirka kopar QSFP-DD/QSFP28 samhæfðar gerðir eru að fullu samhæfðar. Samskiptaviðmótið getur keyrt á allt að 28Gbps á rás. Það eru 8 rásir yfir QSFP-DD búrið (heildarhámarksbandbreidd 224Gbps). Þetta búr hentar fullkomlega fyrir 8x 10G/25G, 2x 100G Ethernet eða hvaða aðra samskiptareglu sem Xilinx GTY senditækin styðja. Vinsamlegast sjáðu Xilinx notendahandbók UG578 fyrir frekari upplýsingar um getu senditækisins.
QSFP-DD búrið hefur stjórnmerki tengd við FPGA. Tengimöguleikinn er útskýrður í Complete Pinout töflunni í lok þessa skjals. Merkingin sem notuð er í pinnaúthlutunum er QSFP* með staðsetningum skýrðar á skýringarmyndinni hér að neðan.
Notaðu QSFP_SCL_1V8 og QSFP_SDA_1V8 pinna eins og lýst er í Complete Pinout Table til að hafa samskipti við QSFP28 skráarrými.
Athugið:
LP_MODE (Low Power Mode) við búrið er bundið við jörðu, notaðu stjórnunarviðmótið til að setja orkureglur.
Það er mögulegt fyrir Alpha Data að forstilla ADM-PCIE-9H3 með QSFP-DD og QSFP28 íhlutum. Taflan hér að neðan sýnir hlutanúmerið fyrir senditækin sem eru með þegar pantað er með þessu borði.
Tafla 5: QSFP28 hlutanúmer
| Pöntunarkóði | Lýsing | Hlutanúmer | Framleiðandi |
| Q10 | 40G (4×10) QSFP optískur senditæki | FTL410QE2C | Finisar |
| Q14 | 56G (4×14) QSFP optískur senditæki | FTL414QB2C | Finisar |
| Q25 | 100G (4×25) QSFP28 optískur senditæki | FTLC9558REPM | Finisar |
OpenCAPI Ultraport SlimSAS
Ultraport SlimSAS ílát meðfram bakhlið borðsins leyfa OpenCAPI samhæft viðmót sem keyra á 200G (8 rásir við 25G). Vinsamlegast hafðu samband við support@alpha-data.com eða IBM fulltrúa þinn til að fá frekari upplýsingar um OpenCAPI og kosti þess.
SlimSAS tengið er einnig hægt að nota til að tengja 2x QSFP28 brotspjald til viðbótar, hafðu samband sales@alpha-data.com fyrir frekari upplýsingar. Að öðrum kosti má nota kaðall til að tengja mörg ADM-PCIE-9H3 kort innan undirvagns.
Kerfisskjár
ADM-PCIE-9H3 hefur getu til að fylgjast með hitastigi, binditage, og núverandi kerfisins til að athuga rekstur borðsins. Vöktunin er útfærð með Atmel AVR örstýringu.
Ef kjarna FPGA hitastigið fer yfir 105 gráður á Celsíus verður FPGA hreinsað til að koma í veg fyrir skemmdir á kortinu.
Stjórna reiknirit innan örstýringarinnar athuga sjálfkrafa línu binditages og um borð hitastig og hlutdeild gerir upplýsingarnar aðgengilegar fyrir FPGA í gegnum sérstakt raðviðmót sem er innbyggt í Alpha Data tilvísunarhönnunarpakkann (seld sér). Einnig er hægt að nálgast upplýsingarnar beint frá örstýringunni í gegnum USB tengið á framhliðinni eða í gegnum IPMI tengið sem er tiltækt á brún PCIe kortsins.
Tafla 6: Voltage, straum- og hitamælir
| Fylgjast | Vísitala | Tilgangur/lýsing |
| ETC | ETC | Teljari liðins tíma (sekúndur) |
| EC | EC | Atburðateljari (aflslotur) |
| 12V | ADC00 | Inntaksframboð borðs |
| 12V_I | ADC01 | 12V inntaksstraumur inn amps |
| 3.3V | ADC02 | Inntaksframboð borðs |
| 3.3V_I | ADC03 | 3.3V inntaksstraumur inn amps |
| 3.3V | ADC05 | Hjálparafl borðsins |
| 3.3V | ADC05 | 3.3V fyrir QSFP ljósfræði |
| 2.5V | ADC06 | Klukka og DRAM binditage framboð |
| 1.8V | ADC07 | FPGA IO binditage (VCCO) |
| 1.8V | ADC08 | Senditæki (AVCC_AUX) |
| 1.2V | ADC09 | HBM Power |
| 1.2V | ADC10 | Sendiviðtakarafl (AVTT) |
| 0.9V | ADC11 | Senditæki (AVCC) |
| 0.85-0.90V | ADC12 | BRAM + INT_IO (VccINT_IO) |
| 0.72-0.90V | ADC13 | FPGA kjarnaframboð (VccINT) |
| uC_Temp | TMP00 | FPGA hitastig á deyfingu |
| Board0_Temp | TMP01 | Borðhitastig nálægt framhliðinni |
| Board1_Temp | TMP02 | Borðhitastig nálægt efsta horni |
| FPGA_Temp | TMP03 | FPGA hitastig á deyfingu |
Stöðuljós kerfisskjás
Ljósdíóða D5 (Rauð) og D6 (Græn) gefa til kynna heilsu kortsins.
Tafla 7: Skilgreiningar á stöðu LED
| LED | Staða |
| Grænn | Í gangi og engin viðvörun |
| Grænt + Rauður | Biðstaða (slökkt á) |
| Blikkandi grænt + Blikkandi rautt (saman) | Athugið – mikilvæg viðvörun virk |
| Blikkandi grænt + Blikkandi rautt (til skiptis) | Þjónustuhamur |
| Blikkandi grænt + rautt | Athugið – viðvörun virk |
| Rauður | Vantar fastbúnað forritsins eða ógildan fastbúnað |
| Blikkandi Rautt | FPGA stillingar hreinsaðar til að vernda borð |
Viftustýringar
USB-rútan um borð sem stjórnað er af kerfisskjánum hefur aðgang að MAX6620 viftustýringu. Þessu tæki er hægt að stjórna í gegnum mörg samskiptaviðmót um borð í kerfisskjánum, þar á meðal USB, PCIe Edge SMBUS og FPGA sysmon raðsamskiptatengi. Viftustýringin er á I2C strætó 1 á heimilisfangi 0x2a. Fyrir frekari spurningar. Hafðu samband support@alpha-data.com með viðbótarspurningum um notkun þessara stýringa.
USB tengi
Hægt er að stilla FPGA beint úr USB tengingunni annað hvort á framhliðinni eða aftan á kortabrúninni.
ADM-PCIE-9H3 notar Digilent USB-JTAG breytibox sem er studd af Xilinx hugbúnaðarverkfærasvítunni. Tengdu einfaldlega ör-USB AB snúru á milli ADM-PCIE-9H3 USB tengisins og hýsingartölvu með Vivado uppsett. Vivado vélbúnaðarstjóri mun sjálfkrafa þekkja FPGA og leyfa þér að stilla FPGA og SBPI stillingar PROM.
Sama USB-tengi er notað til að fá beinan aðgang að kerfiseftirlitskerfinu. Allt binditagHægt er að nálgast stillingar fyrir es, strauma, hitastig og óstöðuga klukkustillingar með því að nota avr2util hugbúnað Alpha Data á þessu viðmóti.
Avr2util fyrir Windows og tilheyrandi USB rekla er hægt að hlaða niður hér:
https://support.alpha-data.com/pub/firmware/utilities/windows/
Avr2util fyrir Linux er hægt að hlaða niður hér:
https://support.alpha-data.com/pub/firmware/utilities/linux/
Notaðu "avr2util.exe /?" til að sjá alla valkosti.
Til dæmisample “avr2util.exe /usbcom com4 display-sensors” mun sýna öll skynjaragildi.
Til dæmisample “avr2util.exe /usbcom com4 setclknv 1 156250000” mun stilla QSFP klukkuna á 156.25MHz. setclk vísitala 0 = CAPI_CLK_1, vísitala 1 = QSFP_CLK, vísitala 2 = AUX_CLK, vísitala 3 = FABRIC_CLK.
Breyttu 'com4' til að passa við com-gáttarnúmerið sem úthlutað er undir Windows device manager
Stillingar
Það eru tvær megin leiðir til að stilla FPGA á ADM-PCIE-9H3:
- Úr Flash-minni, við ræsingu, eins og lýst er í kafla 3.8.1
- Notkun USB-snúru sem tengd er við annað hvort USB-tengi. Hluti 3.8.2
Stillingar úr Flash minni
Hægt er að stilla FPGA sjálfkrafa við ræsingu úr tveimur 256 Mbit QSPI flassminni tæki sem eru stillt sem x8 SPI tæki (Micron hlutanúmer MT25QU256ABA8E12-0). Þessum flassbúnaði er venjulega skipt í tvö svæði sem eru 32 MiByte hvert, þar sem hvert svæði er nægilega stórt til að halda óþjappaðan bitastraum fyrir VU33P FPGA.
ADM-PCIE-9H3 er sendur með einföldum PCIe endapunktsbitastraumi sem inniheldur grunn Alpha Data ADXDMA bitastraum. Alpha Data geta hlaðið í aðra sérsniðna bitastrauma meðan á framleiðsluprófi stendur, vinsamlegast hafðu samband sales@alpha-data.com fyrir frekari upplýsingar.
Það er hægt að nota Multiboot með varamynd á þessum vélbúnaði. Fjallað er ítarlega um aðal SPI stillingarviðmótið og Fallback MultiBoot í Xilinx UG570. Við ræsingu reynir FPGA að stilla sig sjálfkrafa í raðmeistaraham byggt á innihaldi haussins í forritun file. Hægt er að nota Multibook og ICAP til að velja á milli tveggja stillingarsvæða sem á að hlaða inn í FPGA. Sjá Xilinx UG570 MultiBoot fyrir frekari upplýsingar.
Myndin sem er hlaðin getur einnig stutt tandem PROM eða tandem PCIE með uppfærsluaðferðum á sviði.
Þessir valkostir draga úr hleðslutíma virkjunar til að hjálpa til við að uppfylla kröfur um endurstillingartíma PCIe. Samhliða reit gerir hýsilkerfi einnig kleift að endurstilla FPGA rökfræði notandans án þess að tapa PCIe hlekknum, gagnlegur eiginleiki þegar kerfi endurstillir og aflhringir eru ekki valkostur.
Alpha Data System Monitor er einnig fær um að endurstilla flassminnið og endurforrita FPGA.
Þetta veitir gagnlegt bilunaröryggiskerfi til að endurforrita FPGA jafnvel þó að það detti af PCIe rútunni. Hægt er að nálgast kerfisskjáinn í gegnum USB á framhlið og aftari brún, eða yfir SMBUS tengingar á PCIe brúninni.
Byggja og forrita stillingarmyndir
Búa til smáfile með þessum takmörkunum (sjá xapp1233):
- set_property BITSTREAM.GENERAL.COMPRESS TRUE [ núverandi_hönnun ]
- set_property BITSTREAM.CONFIG.EXTMASTERCCLK_EN {DIV-1} [núverandi_hönnun]
- set_property BITSTREAM.CONFIG.SPI_32BIT_ADDR JÁ [núverandi_hönnun]
- set_property BITSTREAM.CONFIG.SPI_BUSWIDTH 8 [núverandi_hönnun]
- set_property BITSTREAM.CONFIG.SPI_FALL_EDGE JÁ [núverandi_hönnun]
- set_property BITSTREAM.CONFIG.UNUSEDPIN {Pullnone} [núverandi_hönnun]
- set_property CFGBVS GND [ núverandi_hönnun ]
- set_property CONFIG_VOLTAGE 1.8 [ núverandi_hönnun ]
- set_property BITSTREAM.CONFIG.OVERTEMPSHUTDOWN Virkja [núverandi_hönnun]
Búðu til MCS file með þessum eiginleikum (write_cfgmem):
- -sniði MCS
- -stærð 64
- -viðmót SPIx8
- -loadbit “upp 0x0000000file/filename.bit>" (0. staðsetning)
- -loadbit “upp 0x2000000file/filename.bit>" (1. staðsetning, valfrjálst)
Forrit með vivado vélbúnaðarstjóra með þessum stillingum (sjá xapp1233):
- SPI part: mt25qu256-spi-x1_x2_x4_x8
- Staða I/O pinna sem ekki eru stilltar: Draga-engin
- Miðaðu á fjóra files búin til úr write_cfgmem tcl skipuninni.
Stillingar í gegnum JTAG
Ör-USB AB snúru má tengja við framhliðina eða USB tengi að aftan. Þetta gerir kleift að endurstilla FPGA með Xilinx Vivado vélbúnaðarstjóranum í gegnum samþætta Digilent JTAG breytibox. Tækið verður sjálfkrafa þekkt í Vivado Hardware Manager.
Fyrir frekari leiðbeiningar, vinsamlegast sjá „Notkun Vivado vélbúnaðarstjóra til að forrita FPGA tæki“ hluta Xilinx UG908: https://www.xilinx.com/support/documentation/sw_manuals/xilinx2014_1/ug908-vivado-programming-debugging.pdf
GPIO tengi
GPIO valkosturinn samanstendur af fjölhæfu hjúpuðu tengi frá Molex með hlutanúmerinu 87832-1222 sem gefur notendum með sérsniðnar IO kröfur fjórar beintengingar við FPGA merki.
Ráðlagður pörunartappi: Molex 0875681273 eða 0511101260
Direct Connect FPGA merki
8 net eru brotin út í GPIO hausinn, sem fjögur sett af mismunapörum. Þetta merki hentar fyrir hvaða 1.8V studda merkjastaðla sem studdir eru af Xilinx UltraScale arkitektúrnum. Sjá Xilinx UG571 fyrir IO valkosti.
LVDS og 1.8 CMOS eru vinsælir valkostir. 0. GPIO merkjavísitalan er hentugur fyrir alþjóðlega klukkutengingu.
GPIO merki sem tengjast beint eru takmörkuð við 1.8V með hraðrofi (74CBTLVD3245PW) til að vernda FPGA gegn ofspennutage á IO pinna. Þessi hraðrofi gerir merkjunum kleift að ferðast í hvora áttina sem er með aðeins 4 ohm raðviðnám og minna en 1ns útbreiðslu seinkun. Netin eru beintengd við FPGA eftir hraðrofann.
Heiti beintengingarmerkja eru merkt GPIO_0_1V8_P/N og GPIO_1_1V8_P/N o.s.frv. til að sýna pólun og flokkun. Merkjapinnaúthlutunina er að finna í Complete Pinout Table
Tímasetningarinntak
Hægt er að nota J1.1 og J1.2 sem einangrað tímasetningarinntaksmerki (allt að 25MHz). Forrit geta annaðhvort tengst beint við GPIO tengið, eða Alpha Data getur veitt snúrulausn með SMA eða álíka tengi á framhliðinni. Hafðu samband við sales@alpha-data.com fyrir valkosti fyrir tengi á framhlið.
Fyrir staðsetningu pinna, sjá merkjaheiti ISO_CLK í Complete Pinout Table.
Merkið er einangrað í gegnum ljóseinangrunarhlutanúmer TLP2367 með 220 ohm raðviðnám.
Notandi EEPROM
2Kb I2C notanda EEPROM er til staðar til að geyma MAC vistföng eða aðrar notendaupplýsingar. EEPROM er hlutanúmer CAT34C02HU4IGT4A
Netfangapinnarnir A2, A1 og A0 eru allir bundnir á rökrétt „0“.
Skrifverndar (WP), Serial Clock (SCL) og Serial Data (SDA) pinnaúthlutun er að finna í Complete Pinout Table með nöfnunum SPARE_WP, SPARE_SCL og SPARE_SDA í sömu röð.
WP, SDA og SCL merki eru öll með ytri uppdráttarviðnám á kortinu.
Viðauki A: Fylltu út Pinout töflu
Tafla 8: Ljúka út Pinout töflu (framhald á næstu síðu)
| Pin númer | Merkisheiti | Nafn pinna | Bank Voltage |
| BC18 | AUX_CLK_PIN_N | IO_L11N_T1U_N9_GC_64 | 1.8 (LVCMOS18) |
| BB18 | AUX_CLK_PIN_P | IO_L11P_T1U_N8_GC_64 | 1.8 (LVCMOS18) |
| BF33 | AVR_B2U_1V8 | IO_L2P_T0L_N2_66 | 1.8 (LVCMOS18) |
| BF31 | AVR_HS_B2U_1V8 | IO_L1P_T0L_N0_DBC_66 | 1.8 (LVCMOS18) |
| BB33 | AVR_HS_CLK_1V8 | IO_L12N_T1U_N11_GC_66 | 1.8 (LVCMOS18) |
| BF32 | AVR_HS_U2B_1V8 | IO_L1N_T0L_N1_DBC_66 | 1.8 (LVCMOS18) |
| BA33 | AVR_MON_CLK_1V8 | IO_L12P_T1U_N10_GC_66 | 1.8 (LVCMOS18) |
| BF34 | AVR_U2B_1V8 | IO_L2N_T0L_N3_66 | 1.8 (LVCMOS18) |
| AK39 | CAPI_CLK_0_PIN_N | MGTREFCLK0N_124 | MGT REFCLK |
| AK38 | CAPI_CLK_0_PIN_P | MGTREFCLK0P_124 | MGT REFCLK |
| AF39 | CAPI_CLK_1_PIN_N | MGTREFCLK0N_125 | MGT REFCLK |
| AF38 | CAPI_CLK_1_PIN_P | MGTREFCLK0P_125 | MGT REFCLK |
| BF17 | CAPI_I2C_SCL_1V8 | IO_L1P_T0L_N0_DBC_64 | 1.8 (LVCMOS18) |
| BF16 | CAPI_I2C_SDA_1V8 | IO_L1N_T0L_N1_DBC_64 | 1.8 (LVCMOS18) |
| BF19 | CAPI_INT/RESET_1V8 | IO_L2P_T0L_N2_64 | 1.8 (LVCMOS18) |
| BF43 | CAPI_RX0_N | MGTYRXN0_124 | MGT |
| BF42 | CAPI_RX0_P | MGTYRXP0_124 | MGT |
| BD44 | CAPI_RX1_N | MGTYRXN1_124 | MGT |
| BD43 | CAPI_RX1_P | MGTYRXP1_124 | MGT |
| BB44 | CAPI_RX2_N | MGTYRXN2_124 | MGT |
| BB43 | CAPI_RX2_P | MGTYRXP2_124 | MGT |
| AY44 | CAPI_RX3_N | MGTYRXN3_124 | MGT |
| AY43 | CAPI_RX3_P | MGTYRXP3_124 | MGT |
| BC46 | CAPI_RX4_N | MGTYRXN0_125 | MGT |
| BC45 | CAPI_RX4_P | MGTYRXP0_125 | MGT |
| BA46 | CAPI_RX5_N | MGTYRXN1_125 | MGT |
| BA45 | CAPI_RX5_P | MGTYRXP1_125 | MGT |
| AW46 | CAPI_RX6_N | MGTYRXN2_125 | MGT |
| AW45 | CAPI_RX6_P | MGTYRXP2_125 | MGT |
| AV44 | CAPI_RX7_N | MGTYRXN3_125 | MGT |
| AV43 | CAPI_RX7_P | MGTYRXP3_125 | MGT |
| AT39 | CAPI_TX0_N | MGTYTXN0_124 | MGT |
| AT38 | CAPI_TX0_P | MGTYTXP0_124 | MGT |
| Pin númer | Merkisheiti | Nafn pinna | Bank Voltage |
| AR41 | CAPI_TX1_N | MGTYTXN1_124 | MGT |
| AR40 | CAPI_TX1_P | MGTYTXP1_124 | MGT |
| AP39 | CAPI_TX2_N | MGTYTXN2_124 | MGT |
| AP38 | CAPI_TX2_P | MGTYTXP2_124 | MGT |
| AN41 | CAPI_TX3_N | MGTYTXN3_124 | MGT |
| AN40 | CAPI_TX3_P | MGTYTXP3_124 | MGT |
| AM39 | CAPI_TX4_N | MGTYTXN0_125 | MGT |
| AM38 | CAPI_TX4_P | MGTYTXP0_125 | MGT |
| AL41 | CAPI_TX5_N | MGTYTXN1_125 | MGT |
| AL40 | CAPI_TX5_P | MGTYTXP1_125 | MGT |
| AJ41 | CAPI_TX6_N | MGTYTXN2_125 | MGT |
| AJ40 | CAPI_TX6_P | MGTYTXP2_125 | MGT |
| AG41 | CAPI_TX7_N | MGTYTXN3_125 | MGT |
| AG40 | CAPI_TX7_P | MGTYTXP3_125 | MGT |
| AV26 | EMCCLK_B | IO_L24P_T3U_N10_EMCCLK_65 | 1.8 (LVCMOS18) |
| BA31 | FABRIC_CLK_PIN_N | IO_L13N_T2L_N1_GC_QBC_66 | 1.8 (LVDS með DIFF_TERM_ADV) |
| AY31 | FABRIC_CLK_PIN_P | IO_L13P_T2L_N0_GC_QBC_66 | 1.8 (LVDS með DIFF_TERM_ADV) |
| BA8 | FPGA_FLASH_CE0_L | RDWR_FCS_B_0 | 1.8 (LVCMOS18) |
| AW24 | FPGA_FLASH_CE1_L | IO_L2N_T0L_N3_FWE_FCS2_B_65 | 1.8 (LVCMOS18) |
| AW7 | FPGA_FLASH_DQ0 | D00_MOSI_0 | 1.8 (LVCMOS18) |
| AV7 | FPGA_FLASH_DQ1 | D01_DIN_0 | 1.8 (LVCMOS18) |
| AW8 | FPGA_FLASH_DQ2 | D02_0 | 1.8 (LVCMOS18) |
| AV8 | FPGA_FLASH_DQ3 | D03_0 | 1.8 (LVCMOS18) |
| AV28 | FPGA_FLASH_DQ4 | IO_L22P_T3U_N6_DBC_AD0P
_D04_65 |
1.8 (LVCMOS18) |
| AW28 | FPGA_FLASH_DQ5 | IO_L22N_T3U_N7_DBC_AD0N
_D05_65 |
1.8 (LVCMOS18) |
| BB28 | FPGA_FLASH_DQ6 | IO_L21P_T3L_N4_AD8P_D06_65 | 1.8 (LVCMOS18) |
| BC28 | FPGA_FLASH_DQ7 | IO_L21N_T3L_N5_AD8N_D07_65 | 1.8 (LVCMOS18) |
| BA19 | GPIO_0_1V8_N | IO_L13N_T2L_N1_GC_QBC_64 | 1.8 (LVCMOS18eða LVDS) |
| AY19 | GPIO_0_1V8_P | IO_L13P_T2L_N0_GC_QBC_64 | 1.8 (LVCMOS18eða LVDS) |
| AY20 | GPIO_1_1V8_N | IO_L15N_T2L_N5_AD11N_64 | 1.8 (LVCMOS18eða LVDS) |
| AY21 | GPIO_1_1V8_P | IO_L15P_T2L_N4_AD11P_64 | 1.8 (LVCMOS18eða LVDS) |
| AW20 | GPIO_2_1V8_N | IO_L16N_T2U_N7_QBC_AD3N_64 | 1.8 (LVCMOS18eða LVDS) |
| Pin númer | Merkisheiti | Nafn pinna | Bank Voltage |
| AV20 | GPIO_2_1V8_P | IO_L16P_T2U_N6_QBC_AD3P_64 | 1.8 (LVCMOS18eða LVDS) |
| AW18 | GPIO_3_1V8_N | IO_L17N_T2U_N9_AD10N_64 | 1.8 (LVCMOS18eða LVDS) |
| AW19 | GPIO_3_1V8_P | IO_L17P_T2U_N8_AD10P_64 | 1.8 (LVCMOS18eða LVDS) |
| BA27 | IBM_PERST_1V8_L | IO_L20P_T3L_N2_AD1P_D08_65 | 1.8 (LVCMOS18) |
| BA18 | ISO_CLK_1V8 | IO_L14P_T2L_N2_GC_64 | 1.8 (LVCMOS18) |
| AD8 | PCIE_LCL_REFCLK_PIN_N | MGTREFCLK0N_226 | MGT REFCLK |
| AD9 | PCIE_LCL_REFCLK_PIN_P | MGTREFCLK0P_226 | MGT REFCLK |
| AF8 | PCIE_REFCLK_1_PIN_N | MGTREFCLK0N_225 | MGT REFCLK |
| AF9 | PCIE_REFCLK_1_PIN_P | MGTREFCLK0P_225 | MGT REFCLK |
| AB8 | PCIE_REFCLK_2_PIN_N | MGTREFCLK0N_227 | MGT REFCLK |
| AB9 | PCIE_REFCLK_2_PIN_P | MGTREFCLK0P_227 | MGT REFCLK |
| AL1 | PCIE_RX0_N | MGTYRXN3_227 | MGT |
| AL2 | PCIE_RX0_P | MGTYRXP3_227 | MGT |
| AM3 | PCIE_RX1_N | MGTYRXN2_227 | MGT |
| AM4 | PCIE_RX1_P | MGTYRXP2_227 | MGT |
| BA1 | PCIE_RX10_N | MGTYRXN1_225 | MGT |
| BA2 | PCIE_RX10_P | MGTYRXP1_225 | MGT |
| BC1 | PCIE_RX11_N | MGTYRXN0_225 | MGT |
| BC2 | PCIE_RX11_P | MGTYRXP0_225 | MGT |
| AY3 | PCIE_RX12_N | MGTYRXN3_224 | MGT |
| AY4 | PCIE_RX12_P | MGTYRXP3_224 | MGT |
| BB3 | PCIE_RX13_N | MGTYRXN2_224 | MGT |
| BB4 | PCIE_RX13_P | MGTYRXP2_224 | MGT |
| BD3 | PCIE_RX14_N | MGTYRXN1_224 | MGT |
| BD4 | PCIE_RX14_P | MGTYRXP1_224 | MGT |
| BE5 | PCIE_RX15_N | MGTYRXN0_224 | MGT |
| BE6 | PCIE_RX15_P | MGTYRXP0_224 | MGT |
| AK3 | PCIE_RX2_N | MGTYRXN1_227 | MGT |
| AK4 | PCIE_RX2_P | MGTYRXP1_227 | MGT |
| AN1 | PCIE_RX3_N | MGTYRXN0_227 | MGT |
| AN2 | PCIE_RX3_P | MGTYRXP0_227 | MGT |
| AP3 | PCIE_RX4_N | MGTYRXN3_226 | MGT |
| AP4 | PCIE_RX4_P | MGTYRXP3_226 | MGT |
| AR1 | PCIE_RX5_N | MGTYRXN2_226 | MGT |
| AR2 | PCIE_RX5_P | MGTYRXP2_226 | MGT |
| Pin númer | Merkisheiti | Nafn pinna | Bank Voltage |
| AT3 | PCIE_RX6_N | MGTYRXN1_226 | MGT |
| AT4 | PCIE_RX6_P | MGTYRXP1_226 | MGT |
| AU1 | PCIE_RX7_N | MGTYRXN0_226 | MGT |
| AU2 | PCIE_RX7_P | MGTYRXP0_226 | MGT |
| AV3 | PCIE_RX8_N | MGTYRXN3_225 | MGT |
| AV4 | PCIE_RX8_P | MGTYRXP3_225 | MGT |
| AW1 | PCIE_RX9_N | MGTYRXN2_225 | MGT |
| AW2 | PCIE_RX9_P | MGTYRXP2_225 | MGT |
| Y4 | PCIE_TX0_PIN_N | MGTYTXN3_227 | MGT |
| Y5 | PCIE_TX0_PIN_P | MGTYTXP3_227 | MGT |
| AA6 | PCIE_TX1_PIN_N | MGTYTXN2_227 | MGT |
| AA7 | PCIE_TX1_PIN_P | MGTYTXP2_227 | MGT |
| AL6 | PCIE_TX10_PIN_N | MGTYTXN1_225 | MGT |
| AL7 | PCIE_TX10_PIN_P | MGTYTXP1_225 | MGT |
| AM8 | PCIE_TX11_PIN_N | MGTYTXN0_225 | MGT |
| AM9 | PCIE_TX11_PIN_P | MGTYTXP0_225 | MGT |
| AN6 | PCIE_TX12_PIN_N | MGTYTXN3_224 | MGT |
| AN7 | PCIE_TX12_PIN_P | MGTYTXP3_224 | MGT |
| AP8 | PCIE_TX13_PIN_N | MGTYTXN2_224 | MGT |
| AP9 | PCIE_TX13_PIN_P | MGTYTXP2_224 | MGT |
| AR6 | PCIE_TX14_PIN_N | MGTYTXN1_224 | MGT |
| AR7 | PCIE_TX14_PIN_P | MGTYTXP1_224 | MGT |
| AT8 | PCIE_TX15_PIN_N | MGTYTXN0_224 | MGT |
| AT9 | PCIE_TX15_PIN_P | MGTYTXP0_224 | MGT |
| AB4 | PCIE_TX2_PIN_N | MGTYTXN1_227 | MGT |
| AB5 | PCIE_TX2_PIN_P | MGTYTXP1_227 | MGT |
| AC6 | PCIE_TX3_PIN_N | MGTYTXN0_227 | MGT |
| AC7 | PCIE_TX3_PIN_P | MGTYTXP0_227 | MGT |
| AD4 | PCIE_TX4_PIN_N | MGTYTXN3_226 | MGT |
| AD5 | PCIE_TX4_PIN_P | MGTYTXP3_226 | MGT |
| AF4 | PCIE_TX5_PIN_N | MGTYTXN2_226 | MGT |
| AF5 | PCIE_TX5_PIN_P | MGTYTXP2_226 | MGT |
| AE6 | PCIE_TX6_PIN_N | MGTYTXN1_226 | MGT |
| AE7 | PCIE_TX6_PIN_P | MGTYTXP1_226 | MGT |
| AH4 | PCIE_TX7_PIN_N | MGTYTXN0_226 | MGT |
| Pin númer | Merkisheiti | Nafn pinna | Bank Voltage |
| AH5 | PCIE_TX7_PIN_P | MGTYTXP0_226 | MGT |
| AG6 | PCIE_TX8_PIN_N | MGTYTXN3_225 | MGT |
| AG7 | PCIE_TX8_PIN_P | MGTYTXP3_225 | MGT |
| AJ6 | PCIE_TX9_PIN_N | MGTYTXN2_225 | MGT |
| AJ7 | PCIE_TX9_PIN_P | MGTYTXP2_225 | MGT |
| AW27 | PERST0_1V8_L | IO_T3U_N12_PERSTN0_65 | 1.8 (LVCMOS18) |
| AY27 | PERST1_1V8_L | IO_L23N_T3U_N9_PERSTN1_I 2C_SDA_65 | 1.8 (LVCMOS18) |
| AD39 | QSFP_CLK_PIN_N | MGTREFCLK0N_126 | MGT REFCLK |
| AD38 | QSFP_CLK_PIN_P | MGTREFCLK0P_126 | MGT REFCLK |
| AV16 | QSFP_INT_1V8_L | IO_L24P_T3U_N10_64 | 1.8 (LVCMOS18) |
| BA14 | QSFP_MODPRS_L | IO_L22N_T3U_N7_DBC_AD0N_64 | 1.8 (LVCMOS18) |
| AV15 | QSFP_RST_1V8_L | IO_L24N_T3U_N11_64 | 1.8 (LVCMOS18) |
| AU46 | QSFP_RX0_N | MGTYRXN0_126 | MGT |
| AU45 | QSFP_RX0_P | MGTYRXP0_126 | MGT |
| AT44 | QSFP_RX1_N | MGTYRXN1_126 | MGT |
| AT43 | QSFP_RX1_P | MGTYRXP1_126 | MGT |
| AR46 | QSFP_RX2_N | MGTYRXN2_126 | MGT |
| AR45 | QSFP_RX2_P | MGTYRXP2_126 | MGT |
| AP44 | QSFP_RX3_N | MGTYRXN3_126 | MGT |
| AP43 | QSFP_RX3_P | MGTYRXP3_126 | MGT |
| AN46 | QSFP_RX4_N | MGTYRXN0_127 | MGT |
| AN45 | QSFP_RX4_P | MGTYRXP0_127 | MGT |
| AK44 | QSFP_RX5_N | MGTYRXN1_127 | MGT |
| AK43 | QSFP_RX5_P | MGTYRXP1_127 | MGT |
| AM44 | QSFP_RX6_N | MGTYRXN2_127 | MGT |
| AM43 | QSFP_RX6_P | MGTYRXP2_127 | MGT |
| AL46 | QSFP_RX7_N | MGTYRXN3_127 | MGT |
| AL45 | QSFP_RX7_P | MGTYRXP3_127 | MGT |
| AW15 | QSFP_SCL_1V8 | IO_L23P_T3U_N8_64 | 1.8 (LVCMOS18) |
| AW14 | QSFP_SDA_1V8 | IO_L23N_T3U_N9_64 | 1.8 (LVCMOS18) |
| AH43 | QSFP_TX0_N | MGTYTXN0_126 | MGT |
| AH42 | QSFP_TX0_P | MGTYTXP0_126 | MGT |
| AE41 | QSFP_TX1_N | MGTYTXN1_126 | MGT |
| AE40 | QSFP_TX1_P | MGTYTXP1_126 | MGT |
| AF43 | QSFP_TX2_N | MGTYTXN2_126 | MGT |
| Pin númer | Merkisheiti | Nafn pinna | Bank Voltage |
| AF42 | QSFP_TX2_P | MGTYTXP2_126 | MGT |
| AD43 | QSFP_TX3_N | MGTYTXN3_126 | MGT |
| AD42 | QSFP_TX3_P | MGTYTXP3_126 | MGT |
| AC41 | QSFP_TX4_N | MGTYTXN0_127 | MGT |
| AC40 | QSFP_TX4_P | MGTYTXP0_127 | MGT |
| AB43 | QSFP_TX5_N | MGTYTXN1_127 | MGT |
| AB42 | QSFP_TX5_P | MGTYTXP1_127 | MGT |
| AA41 | QSFP_TX6_N | MGTYTXN2_127 | MGT |
| AA40 | QSFP_TX6_P | MGTYTXP2_127 | MGT |
| Y43 | QSFP_TX7_N | MGTYTXN3_127 | MGT |
| Y42 | QSFP_TX7_P | MGTYTXP3_127 | MGT |
| AV36 | SI5328_1V8_SCL | IO_L24N_T3U_N11_66 | 1.8 (LVCMOS18) |
| AV35 | SI5328_1V8_SDA | IO_L24P_T3U_N10_66 | 1.8 (LVCMOS18) |
| AE37 | SI5328_OUT_0_PIN_N | MGTREFCLK1N_125 | MGT REFCLK |
| AE36 | SI5328_OUT_0_PIN_P | MGTREFCLK1P_125 | MGT REFCLK |
| AB39 | SI5328_OUT_1_PIN_N | MGTREFCLK0N_127 | MGT REFCLK |
| AB38 | SI5328_OUT_1_PIN_P | MGTREFCLK0P_127 | MGT REFCLK |
| BB19 | SI5328_REFCLK_IN_N | IO_L12N_T1U_N11_GC_64 | 1.8 (LVDS) |
| BB20 | SI5328_REFCLK_IN_P | IO_L12P_T1U_N10_GC_64 | 1.8 (LVDS) |
| AV33 | SI5328_RST_1V8_L | IO_L22P_T3U_N6_DBC_AD0P_66 | 1.8 (LVCMOS18) |
| BE30 | SPARE_SCL | IO_L5N_T0U_N9_AD14N_66 | 1.8 (LVCMOS18) |
| BC30 | SPARE_SDA | IO_L6P_T0U_N10_AD6P_66 | 1.8 (LVCMOS18) |
| BD30 | SPARE_WP | IO_L6N_T0U_N11_AD6N_66 | 1.8 (LVCMOS18) |
| BE31 | SRVC_MD_L_1V8 | IO_L3P_T0L_N4_AD15P_66 | 1.8 (LVCMOS18) |
| AV32 | USER_LED_A0_1V8 | IO_L18N_T2U_N11_AD2N_66 | 1.8 (LVCMOS18) |
| AW32 | USER_LED_A1_1V8 | IO_T2U_N12_66 | 1.8 (LVCMOS18) |
| AY30 | USER_LED_G0_1V8 | IO_L17N_T2U_N9_AD10N_66 | 1.8 (LVCMOS18) |
| AV31 | USER_LED_G1_1V8 | IO_L18P_T2U_N10_AD2P_66 | 1.8 (LVCMOS18) |
| AW33 | USR_SW_0 | IO_L22N_T3U_N7_DBC_AD0N_66 | 1.8 (LVCMOS18) |
| AY36 | USR_SW_1 | IO_L23P_T3U_N8_66 | 1.8 (LVCMOS18) |
Endurskoðunarsaga
| Dagsetning | Endurskoðun | Breytt af | Eðli breytinga |
| 24 2018. sept | 1.0 | K. Roth | Upphafleg útgáfa |
|
31. október 2018 |
1.1 |
K. Roth |
Uppfærðar vörumyndir, breytt sjálfgefna forritanlegri klukkutíðni fyrir CAPI_CLK_1 til 161MHz |
|
14 2018. des |
1.2 |
K. Roth |
Uppfært stillingar flash hlutanúmer, breytt orðalagi gpio lýsingu fyrir nákvæmni, bætt þyngd. |
|
24. október 2019 |
1.3 |
K. Roth |
Uppfært Stillingar til að fjarlægja heimilisfangakort og rétta lýsingu á getu minnihluta. |
|
25 janúar 2022 |
1.4 |
K. Roth |
Uppfært Hitauppstreymi Frammistaða að innihalda tölur um varmanýtni og athugasemdir um áhrif líkklæðisins, fjarlægðar tilvísanir í QSFP0 og QSFP1 úr kafla QSFP-DD og uppfært 25Gb senditæki varahlutanúmer. |
Þjónustudeild
© 2022 Höfundarréttur Alpha Data Parallel Systems Ltd.
Allur réttur áskilinn.
Þetta rit er verndað af höfundarréttarlögum, með öllum rétti áskilinn. Engan hluta þessarar útgáfu má afrita, í hvaða formi eða formi, án skriflegs samþykkis Alpha Data Parallel Systems Ltd.
Aðalskrifstofa
Heimilisfang: Suite L4A, 160 Dundee Street,
Edinborg, EH11 1DQ, Bretlandi
Sími: +44 131 558 2600
Fax: +44 131 558 2700
netfang: sales@alpha-data.com
websíða: http://www.alpha-data.com
US Office
Heimilisfang: 10822 West Toller Drive, Suite 250
Littleton, CO 80127
Sími: (303) 954 8768
Fax: (866) 820 9956 – gjaldfrjálst
netfang: sales@alpha-data.com
websíða: http://www.alpha-data.com
Öll vörumerki eru eign viðkomandi eigenda.
Heimilisfang: Suite L4A, 160 Dundee Street,
Edinborg, EH11 1DQ, Bretlandi
Sími: +44 131 558 2600
Fax: +44 131 558 2700
netfang: sales@alpha-data.com
websíða: http://www.alpha-data.com
Heimilisfang: 10822 West Toller Drive, Suite 250
Littleton, CO 80127
Sími: (303) 954 8768
Fax: (866) 820 9956 – gjaldfrjálst
netfang: sales@alpha-data.com
websíða: http://www.alpha-data.com
Skjöl / auðlindir
 |
ALPHA DATA ADM-PCIE-9H3 High Performance FPGA vinnslukort [pdfNotendahandbók ADM-PCIE-9H3 hágæða FPGA vinnslukort, ADM-PCIE-9H3, afkastamikið FPGA vinnslukort, FPGA vinnslukort, vinnslukort |
 |
ALPHA DATA ADM-PCIE-9H3 High Performance FPGA vinnslukort [pdfNotendahandbók ADM-PCIE-9H3 afkastamikil FPGA vinnslukort, ADM-PCIE-9H3, afkastamikil FPGA vinnslukort, afkastamikil FPGA vinnslukort, FPGA vinnslukort, vinnslukort |
