ALPHA DATA ADM-PCIE-9H3 High Performance FPGA Processing Card
Introduzione
L'ADM-PCIE-9H3 hè una carta di computer riconfigurabile d'altu rendiment destinata à l'applicazioni di u Data Center, cun un Xilinx Virtex UltraScale+ Plus FPGA cù Memoria High Bandwidth (HBM).
Funzioni chjave
- PCIe Gen1/2/3 x1/2/4/8/16 capable
- Cunfigurazione di gestione termale passiva è attiva
- 1/2 lunghezza, bassa profile, fattore di forma PCIe x16 edge
- 8 GB di memoria HBM on-die capace di 460 GB/s
- Una gabbia QSFP-DD capace di velocità di dati finu à 28 Gbps per 8 canali (224 Gbps)
- Un connettori Ultraport SlimSAS à 8 corsie conformi à OpenCAPI è adattati per l'espansione IO
- Supporta i FPGA VU33P o VU35P Virtex UltraScale+
- Panneau avant et bord arrière JTAG accessu via u portu USB
- FPGA cunfigurabile via USB/JTAG è flash di cunfigurazione SPI
- Voltage, currente è surviglianza di a temperatura
- 8 signaux GPIO et 1 entrée de synchronisation isolée
Codice di ordine
ADM-PCIE-9H3
ADM-PCIE-9H3/NF (senza ventilatore opzionale)
Vede http://www.alpha-data.com/pdfs/adm-pcie-9h3.pdf per opzioni di ordine cumpletu.
Informazioni Cunsigliu
Specificazioni fisiche
L'ADM-PCIE-9H3 hè conforme à a versione 3.0 di PCI Express CEM.
Tabella 1: Dimensioni meccaniche (Inc. Panel Frontale)
| Descrizzione | Misura |
| Total Dy | 80.1 mm |
| Total Dx | 181.5 mm |
| Total Dz | 19.7 mm |
| Pesu | 350 grammi |
Requisiti di Chassis
PCI Express
L'ADM-PCIE-9H3 hè capaci di PCIe Gen 1/2/3 cù 1/2/4/8/16 corsie, utilizendu u Xilinx Integrated Block per PCI Express.
Requisiti meccanichi
Un slot PCIe fisicu di 16 corsie hè necessariu per a cumpatibilità meccanica.
Requisiti di putenza
L'ADM-PCIE-9H3 tira tutta a putenza da u PCIe Edge. Sicondu a specificazione PCIe, questu limita u cunsumu di energia di a carta à un massimu di 75W.
L'estimazione di u cunsumu di energia richiede l'usu di a foglia di calculu Xilinx XPE è un strumentu di stima di putenza dispunibule da Alpha Data. Per piacè cuntattate support@alpha-data.com per uttene stu strumentu.
A putenza dispunibule per i rails calculate cù XPE sò i seguenti:
Tabella 2: Potenza dispunibule per ferrovia
| Voltage | Nome fonte | Capacità attuale |
| 0.72-0.90 | VCC_INT + VCCINT_IO + VCC_BRAM | 42A |
| 0.9 | MGTAVCC | 5A |
| 1.2 | MGTAVTT | 9A |
| 1.2 | VCC_HBM * VCC_IO_HBM | 14A |
| 1.8 | VCCAUX + VCCAUX_IO + VCCO_1.8V | 1.5A |
| 1.8 | MGTVCCAUX | 0.5A |
| 2.5 | VCCAUX_HBM | 2.2A |
| 3.3 | 3.3V per l'ottica | 3.6A |
Prestazione termale
Se a temperatura di u core FPGA supera i 105 gradi Celsius, u disignu FPGA serà sbulicatu per impedisce a carta di surriscaldamentu.
L'ADM-PCIE-9H3 vene cun un dissipatore di calore per riduce a temperatura di a FPGA, chì hè tipicamenti u puntu più caldu nantu à a carta. A temperatura di u FPGA deve esse sottu à 100 gradi Celsius. Per calculà a temperatura di u FPGA, pigliate a vostra putenza di l'applicazione, multiplicate per Theta JA da u tavulu sottu, è aghjunghje à a temperatura ambiente interna di u vostru sistema. U graficu quì sottu mostra duie linee, una hè stata pruvata in un ductu cù i sudari installati, è l'altru hè statu pruvatu senza i sudari. U rendiment hè in generale megliu senza i shrouds, ma furnisce una manipulazione mejorata è riduce a ricirculazione di l'aria in i servitori compacti. U sudariu pò esse sguassatu cù un driver hex 1/16 ". Sè vo aduprate u fan furnitu cù u tavulinu, truverete chì theta JA hè di circa 1.43 degC / W per a tavola in aria ferma cù o senza u shroud installatu.
A dissipazione di putenza pò esse stimata utilizendu l'estimatore di putenza Alpha Data in cungiunzione cù u Xilinx Power Estimator (XPE) scaricabile da http://www.xilinx.com/products/technology/power/xpe.html. Scaricate
l'uttellu UltraScale è stabilisce u dispusitivu in Virtex UltraScale+, VU33P, FSVH2104, -2, -2L, o -3, allargatu. Pone a temperatura di l'ambienti à l'ambienti di u vostru sistema è selezziunate "override di l'utilizatori" per u theta JA efficace è inserite a figura assuciata à u vostru sistema LFM in u campu in biancu. Avanzate per inserisce tutti l'elementi di cuncepimentu applicabili è l'utilizazione in e seguenti tabelle di spreadsheet. Dopu acquistate l'estimatore di putenza 9H3 da Alpha Data cuntattendu
support@alpha-data.com. Puderete inserisce e figure di putenza FPGA inseme cù i figuri di u modulu otticu per ottene una stima di u livellu di a scheda.
Gestione termica attiva VS passiva
L'ADM-PCIE-9H3 spedisce cun un picculu soffiatore opzionale per u cooling attivu in i sistemi cù un flussu d'aria poviru. Se l'ADM-PCIE-9H3 serà installatu in un servitore cù u flussu d'aria cuntrullatu, l'opzione di ordine /NF pò esse usata per riceve carte senza stu pezzu extra. I fan anu un tempu mediu assai più breve trà fallimentu (MTBF) cà u restu di l'assemblea, cusì e carte passive anu una speranza di vita assai più longa prima di esse bisognu di mantenimentu. L'ADM-PCIE-9H3 include ancu un controller di velocità di u ventilatore, chì permette a velocità variabile di u ventilatore basatu nantu à a temperatura di a filiera, è
rilevazione di un fan fallimentu (vede a sezione Fan Controllers).
Personalizazioni
Alpha Data furnisce assai opzioni di persunalizazione à i prudutti commerciali esistenti (COTS).
Alcune opzioni includenu, ma ùn sò micca limitati à: gabbie di rete supplementari in slots adiacenti o full profile, dissipatori di calore rinfurzati, baffles, è aghjunte di circuitu.
Per piacè cuntattate sales@alpha-data.com per uttene un preventivu è inizià u vostru prughjettu oghje.
Descrizzione Funziunale
Overview
L'ADM-PCIE-9H3 hè una piattaforma informatica versatile riconfigurabile cù un Virtex UltraScale+ VU33P/VU35P FPGA, una interfaccia PCIe Gen3x16, 8GB di memoria HBM, una gabbia QSFP-DD, un connettore Ultraport SlimSAS OpenCAPI compatibile ancu capaci di 28G/canale, un input isolatu per un impulsu di sincronizazione di timing, un capu di 12 pin per l'usu generale (clock, pins di cuntrollu, debug, etc.), LED di u pannellu frontale, è un monitor di sistema robustu.
Cambia
L'ADM-PCIE-9H3 hà un interruttore DIP ottale SW1, situatu à a parte posteriore di a scheda. A funzione di ogni switch in SW1 hè detallata quì sottu:
Tabella 3: Funzioni di cambià
| Cambia | Default di fabbrica | Funzione | Statu OFF | ON State |
| SW1-1 | OFF | Cambia d'utilizatore 0 | Pin AW33 = '1' | Pin BF52 = '0' |
| SW1-2 | OFF | Cambia d'utilizatore 1 | Pin AY36 = '1' | Pin BF47 = '0' |
| SW1-3 | OFF | Riservatu | Riservatu | Riservatu |
| SW1-4 | OFF | Power Off | U bordu si accenderà | Immediatamente a putenza |
| SW1-5 | OFF | Modu di serviziu | Operazione Regulare | Modu di serviziu di aghjurnamentu di u firmware |
| SW1-6 | ON | HOST_I2 C_EN | Sysmon sopra PCIe I2C | Sysmon isolatu |
| SW1-7 | ON | CAPI_VP D_EN | OpenCAPI VPD dispunibule | OpenCAPI VPD isolé |
| SW1-8 | ON | CAPI_VP D_WP | CAPI VPD hè prutettu da scrittura | CAPI VPD hè scrivibile |
Aduprate IO Standard "LVCMOS18" quandu restringete i pin di l'utilizatori.
LED
Ci sò 7 LED nantu à l'ADM-PCIE-9H3, 4 di quali sò un scopu generale è chì u significatu pò esse definitu da l'utilizatore. L'altri 3 anu funzioni fissi descritte quì sottu:
Table 4 : Dettagli LED
| Comp. Rif. | Funzione | ON State | Statu OFF |
| D1 | LED_G1 | Definitu da l'utilizatori '0' | Definitu da l'utilizatori '1' |
| D3 | LED_A1 | Definitu da l'utilizatori '0' | Definitu da l'utilizatori '1' |
| D4 | FATTU | FPGA hè cunfiguratu | FPGA ùn hè micca cunfiguratu |
| D5 | Statutu 1 | Vede Status LED Definizioni | |
| D6 | Statutu 0 | Vede Status LED Definizioni | |
| D7 | LED_A0 | Definitu da l'utilizatori '0' | Definitu da l'utilizatori '1' |
| D9 | LED_G0 | Definitu da l'utilizatori '0' | Definitu da l'utilizatori '1' |
Vede a Sezione Complete Pinout Table per a lista completa di reti è pin LED cuntrullati da l'utilizatori
Clocking
L'ADM-PCIE-9H3 furnisce soluzioni di clock di riferimentu flessibili per i numerosi quad transceiver multi-gigabit è u fabricu FPGA. Ogni clock fora di u Si5338 Clock Synthesizer hè ricunfigurabile sia da l'interfaccia USB USB di u pannellu frontale sia da u portu seriale Alpha Data sysmon FPGA. Questu permette à l'utilizatori di cunfigurà quasi ogni frequenza di clock arbitraria durante u tempu di esecuzione di l'applicazione. A frequenza massima di u clock hè 312.5 MHz.
Ci hè ancu un attenuatore di jitter Si5328 dispunibule. Questu pò furnisce orologi puliti è sincroni à i lochi quad QSFP-DD è OpenCAPI (SlimSAS) à parechje frequenze di clock. Sti dispusitivi usanu solu memoria volatile, cusì u disignu FPGA hà bisognu di cunfigurà a mappa di u registru dopu ogni avvenimentu di u ciclu di energia.
Tutti i nomi di clock in a sezione sottu ponu esse truvati in Complete Pinout Table.
Si5328
Se l'attenuazione di jitter hè necessaria, vede a documentazione di riferimentu per u Si5328.
https://www.silabs.com/Support%20Documents/TechnicalDocs/Si5328.pdf
I cunnessione di u circuitu specchianu Xilinx VCU110 è VCU108, per piacè vede Xilinx Dev Boards per i riferimenti
Orologi di riferimentu PCIe
I 16 corsi MGT cunnessi à u bordu di a carta PCIe utilizanu piastrelle MGT da 224 à 227 è utilizanu u sistema di clock 100 MHz (nome net PCIE_REFCLK).
In alternativa, hè dispunibule ancu un clock pulito, à bordu di 100MHz (nome net PCIE_LCL_REFCLK).
Clock di tissu
U disignu prupone un clock di tela (nome net FABRIC_SRC_CLK) chì predeterminatu à 300 MHz. Stu clock hè destinatu à esse usatu per elementi IDELAY in disinni FPGA. U clock di tela hè cunnessu à un pin Global Clock (GC).
DIFF_TERM_ADV = TERM_100 hè necessariu per a terminazione LVDS
Clock Auxiliar
U disignu offre un clock ausiliariu (nome net AUX_CLK) chì predeterminatu à 300 MHz. Stu clock pò esse usatu per ogni scopu è hè cunnessu à un pin Global Clock (GC).
DIFF_TERM_ADV = TERM_100 hè necessariu per a terminazione LVDS
Clock di prugrammazione (EMCCLK)
Un clock 100MHz (nome net EMCCLK_B) hè alimentatu in u pin EMCCLK per guidà u dispositivu flash SPI durante a cunfigurazione di l'FPGA. Nota chì questu ùn hè micca un pin IO capace di clock globale.
QSFP-DD
A gabbia QSFP-DD si trova in piastrelle MGT 126 è 127 è utilizate un clock di riferimentu predeterminatu 161.1328125MHz.
Nota chì sta frequenza di clock pò esse cambiata à qualsiasi freccia di clock arbitraria finu à 312MHz riprogrammendu l'oscillatore di clock Si5338 reprogrammable via u monitor di u sistema. Questu pò esse fattu cù l'API Alpha Data o via USB cù l'arnesi appropritati di u Software Alpha Data.
Vede i nomi di rete QSFP_CLK * per i posti di pin.
A cage QSFP-DD hè ancu situata in modu chì pò esse clock da u Si5328 jitter attenuator clock multiplier.
Vede i nomi di rete SI5328_OUT_1 * per i posti di pin.
Ultraport SlimSAS (OpenCAPI)
U connettore Ultraport SlimSAS hè situatu in u tile MGT 124 è 125.
Per OpenCAPI un clock esternu 156.25MHz hè furnitu nantu à u cable. Vede i nomi di rete CAPI_CLK_0* per i posti di pin clock cable.
Un'altra fonte alternativa di clock per questa interfaccia hè u sintetizadoru di clock Si5338 chì hè predeterminatu à 161.1328125MHz. Vede i nomi di rete CAPI_CLK_1* per i posti di pin. Nota chì sta frequenza di clock pò esse cambiata à qualsiasi freccia di clock arbitraria finu à 312MHz riprogrammendu l'oscillatore di clock Si5338 reprogrammable via u monitor di u sistema. Questu pò esse fattu cù l'API Alpha Data o via USB cù l'arnesi appropritati di u Software Alpha Data.
Per l'applicazioni sensitivi di jitter, sta interfaccia pò esse clockata da l'attenuatore di jitter Si5328. Vede i nomi di rete SI5328_OUT_0 * per i posti di pin.
PCI Express
L'ADM-PCIE-9H3 hè capaci di PCIe Gen 1/2/3 cù 1/2/4/8/16 corsie. A FPGA conduce queste corsie direttamente utilizendu u bloccu PCI Express Integratu da Xilinx. A negoziazione di a velocità di ligame PCIe è u numeru di corsi utilizati hè generalmente automaticu è ùn deve micca intervenzione di l'utilizatori.
Reset PCI Express (PERST#) cunnessu à u FPGA in dui lochi. Vede i segnali di Tabella di Pinout Complete PREST0_1V8_L è PREST1_1V8_L.
L'altri assignazioni di pin per e corsie d'alta velocità sò furnite in u pinout attaccatu à a Table Pinout Complete
A specificazione PCI Express richiede chì tutte e carte add-in sò pronte per l'enumerazione in 120 ms dopu chì a putenza hè valida (100 ms dopu a putenza hè valida + 20 ms dopu chì PREST hè liberatu). L'ADM-PCIE-9H3 risponde à questu requisitu quandu hè cunfiguratu da un bitstream tandem cù e restrizioni SPI adattate dettagliate in a sezione:
Configurazione Da Memoria Flash. Per più dettagli nantu à a cunfigurazione tandem, vede Xilinx xapp 1179.
Nota:
Diverse schede madri / backplanes prufittàranu di diversi schemi di equalizazione RX in u core IP PCIe furnitu da Xilinx. Alpha Data ricumanda di utilizà a seguente impostazione se un utilizatore sperimenta errori di ligame o prublemi di furmazione cù u so sistema: in u generatore di core IP, cambia u modu à "Avanzate" è apre a tabulazione "Configurazione GT", cambia a "perdita di inserimentu guidata da u fattore di forma". adjustment" da "Add-in Card" à "Chip-to-Chip" (Vede Xilinx PG239 per più dettagli).
QSFP-DD
Una cage QSFP-DD hè dispunibule nantu à u pannellu frontale. Questa gabbia hè capace di allughjà i cavi QSFP28 o QSFP-DD (compatibile à retrocede). I mudelli di rame otticu attivu è passiu QSFP-DD / QSFP28 cumpatibili sò cumpletamente cumpleti. L'interfaccia di cumunicazione pò eseguisce finu à 28 Gbps per canale. Ci sò 8 canali in tutta a cage QSFP-DD (larghezza di banda massima totale di 224 Gbps). Questa gabbia hè ideale per 8x 10G/25G, 2x 100G Ethernet, o qualsiasi altru protocolu supportatu da i Transceivers Xilinx GTY. Per piacè vede Xilinx User Guide UG578 per più dettagli nantu à e capacità di i transceivers.
A cage QSFP-DD hà signali di cuntrollu cunnessi à u FPGA. A connettività hè dettagliata in a Table Pinout Complete à a fine di stu documentu. A notazione aduprata in l'assignazioni di pin hè QSFP * cù locu clarificate in u diagramma sottu.
Aduprate i pin QSFP_SCL_1V8 è QSFP_SDA_1V8 cum'è detallatu in a Table Pinout Complete per cumunicà cù u spaziu di registru QSFP28.
Nota:
U LP_MODE (Low Power Mode) à a cage hè ligata à a terra, utilizate l'interfaccia di gestione per stabilisce e regule di putere.
Hè pussibule per Alpha Data per pre-fit l'ADM-PCIE-9H3 cù cumpunenti QSFP-DD è QSFP28. A tavula sottu mostra u numeru di parte per i transceivers equipati quandu urdinatu cù sta scheda.
Table 5: QSFP28 Part Numbers
| Codice di ordine | Descrizzione | Part Number | U fabricatore |
| Q10 | Transceiver otticu QSFP 40G (4×10). | FTL410QE2C | Finisar |
| Q14 | Transceiver otticu QSFP 56G (4×14). | FTL414QB2C | Finisar |
| Q25 | Transceiver otticu 100G (4 × 25) QSFP28 | FTLC9558REPM | Finisar |
OpenCAPI Ultraport SlimSAS
Un recipiente Ultraport SlimSAS lungo a parte posteriore di u bordu permette interfacce cumpatibili OpenCAPI chì funzionanu à 200G (8 canali à 25G). Per piacè cuntattate support@alpha-data.com o u vostru rappresentante IBM per più dettagli nantu à OpenCAPI è i so benefici.
U connettore SlimSAS pò ancu esse usatu per cunnette una scheda di breakout 2x QSFP28 addiziale, cuntattate sales@alpha-data.com per più dettagli. In alternativa, a cabina di cablatura hè aduprata per cunnette parechje carte ADM-PCIE-9H3 in un chassis.
Monitor di sistema
L'ADM-PCIE-9H3 hà a capacità di monitorà a temperatura, voltage, è currenti di u sistema à verificà nant'à u funziunamentu di u bordu. U monitoraghju hè implementatu cù un microcontroller Atmel AVR.
Se a temperatura di u core FPGA supera i 105 gradi Celsius, u FPGA serà sbulicatu per prevene danni à a carta.
L'algoritmi di cuntrollu in u microcontroller verificanu automaticamente a linea voltages è à bordu temperatures and shares rende l'infurmazioni dispunibuli à u FPGA nantu à una interfaccia seriale dedicata integrata in u pacchettu di cuncepimentu di riferimentu Alpha Data (vendutu separatamente). L'infurmazioni ponu ancu accede direttamente da u microcontroller nantu à l'interfaccia USB in u pannellu frontale o via l'interfaccia IPMI dispunibule à u bordu di a carta PCIe.
Table 6 : Voltage, Monitori di corrente è di temperatura
| Monitori | Indice | Scopu / Descrizzione |
| ETC | ETC | Contatore di u tempu trascuratu (secondi) |
| EC | EC | Contatore di eventi (cicli di putenza) |
| 12V | ADC00 | Fornitura di input di bordu |
| 12V_I | ADC01 | Ingressu di corrente di 12 V amps |
| 3.3V | ADC02 | Fornitura di input di bordu |
| 3.3V_I | ADC03 | Ingressu di corrente di 3.3 V amps |
| 3.3V | ADC05 | Cunsigliu di putenza ausiliaria di ingressu |
| 3.3V | ADC05 | 3.3V per l'ottica QSFP |
| 2.5V | ADC06 | Clock è DRAM voltage pruvista |
| 1.8V | ADC07 | FPGA IO voltage (VCCO) |
| 1.8V | ADC08 | Putenza di transceiver (AVCC_AUX) |
| 1.2V | ADC09 | HBM Power |
| 1.2V | ADC10 | putenza di transceiver (AVTT) |
| 0.9V | ADC11 | putenza di transceiver (AVCC) |
| 0.85-0.90 V | ADC12 | BRAM + INT_IO (VccINT_IO) |
| 0.72-0.90 V | ADC13 | Alimentazione core FPGA (VccINT) |
| uC_Temp | TMP00 | Température à l'écran FPGA |
| Board0_Temp | TMP01 | Température du bord près du panneau frontal |
| Board1_Temp | TMP02 | A temperatura di u bordu vicinu à u cantonu superiore |
| FPGA_Temp | TMP03 | Température à l'écran FPGA |
LED di Statu di Monitor di Sistema
I LED D5 (Rossu) è D6 (Verde) indicanu u statu di salute di a carta.
Tabella 7 : Definizioni LED di Status
| LED | Status |
| Verde | Corsa è senza alarme |
| Verdi + Rossu | Standby (spenta) |
| Verde lampeggiante + Rossu lampeggiante (inseme) | Attenzione - alarma critica attiva |
| Verde lampeggiante + Rossu lampeggiante (alternu) | Modu di serviziu |
| Lampeggiante Verde + Rossu | Attenzione - alarme attiva |
| Rossu | Firmware di l'applicazione mancante o firmware invalidu |
| Rossu lampendu | A cunfigurazione FPGA hè stata liberata per prutege a scheda |
Controllers di fan
U bus USB à bordu cuntrullatu da u monitor di u sistema hà accessu à un controller di fan MAX6620. Stu dispusitivu pò esse cuntrullatu per mezu di e multiple interfacce di cumunicazione di monitor di u sistema di bordu, cumprese USB, PCIe Edge SMBUS, è u portu di cumunicazione seriale FPGA sysmon. U controller di u fan hè nantu à l'I2C bus 1 à l'indirizzu 0x2a. Per dumande supplementari. Cuntattu support@alpha-data.com cù dumande supplementari nantu à l'usu di sti controller.
Interfaccia USB
A FPGA pò esse cunfigurata direttamente da a cunnessione USB sia in u pannellu frontale sia in u bordu di a carta posteriore.
L'ADM-PCIE-9H3 utilizza Digilent USB-JTAG scatula di cunvertitore chì hè supportata da a suite di strumenti di software Xilinx. Simply cunnette vi un cavu tippu micro-USB AB trà u portu USB ADM-PCIE-9H3 è un urdinatore òspite cù Vivado stallati. Vivado Hardware Manager ricunnosce automaticamente l'FPGA è permette di cunfigurà l'FPGA è a cunfigurazione SBPI PROM.
U stessu connector USB hè utilizatu per accede direttamente à u sistema di monitor di u sistema. Tutti i voltages, currenti, temperature, è paràmetri di cunfigurazione di u clock non volatile ponu accede cù u software avr2util di Alpha Data in questa interfaccia.
Avr2util per Windows è u driver USB assuciatu hè scaricabile quì:
https://support.alpha-data.com/pub/firmware/utilities/windows/
Avr2util per Linux hè scaricabile quì:
https://support.alpha-data.com/pub/firmware/utilities/linux/
Aduprà "avr2util.exe /?" per vede tutte l'opzioni.
Per esample "avr2util.exe /usbcom com4 display-sensors" mostrarà tutti i valori di i sensori.
Per esample "avr2util.exe /usbcom com4 setclknv 1 156250000" stabiliscerà u clock QSFP à 156.25MHz. setclk index 0 = CAPI_CLK_1, index 1 = QSFP_CLK, index 2 = AUX_CLK, index 3 = FABRIC_CLK.
Cambia 'com4' per currisponde à u numeru di portu com assignatu sottu u gestore di u dispositivu Windows
Cunfigurazione
Ci hè dui modi principali di cunfigurà u FPGA nantu à l'ADM-PCIE-9H3:
- Da a memoria Flash, à l'accensione, cum'è descritta in a Sezione 3.8.1
- Utilizà u cable USB cunnessu à u portu USB Sezione 3.8.2
Configurazione Da Memoria Flash
A FPGA pò esse cunfigurata automaticamente à l'accensione da dui dispositivi di memoria flash QSPI 256 Mbit cunfigurati cum'è un dispositivu SPI x8 (numeri di parte Micron MT25QU256ABA8E12-0). Questi dispositivi flash sò tipicamente divisi in duie regioni di 32 MiByte ognuna, induve ogni regione hè abbastanza grande per mantene un flussu di bit senza cumpressione per un VU33P FPGA.
L'ADM-PCIE-9H3 hè speditu cù un semplice bitstream PCIe endpoint chì cuntene un bitstream di basa Alpha Data ADXDMA. Alpha Data pò carica in altri bitstreams persunalizati durante a prova di produzzione, per piacè cuntattate sales@alpha-data.com per più dettagli.
Hè pussibule di utilizà Multiboot cù una maghjina di fallback nantu à questu hardware. L'interfaccia di cunfigurazione SPI maestru è u Fallback MultiBoot sò discututi in dettagliu in Xilinx UG570. À l'accensione, a FPGA prova di cunfigurà automaticamente in u modu di maestru seriale basatu annantu à u cuntenutu di l'intestazione in a prugrammazione. file. Multibook è ICAP ponu esse aduprati per selezziunà trà e duie regioni di cunfigurazione per esse caricate in a FPGA. Vede Xilinx UG570 MultiBoot per i dettagli.
L'imagine caricata pò ancu sustene tandem PROM o tandem PCIE cù metudi di cunfigurazione di l'aghjurnamentu di u campu.
Queste opzioni riducenu i tempi di carica di u putere per aiutà à risponde à i requisiti di tempu di reset PCIe. Tandem cù u campu permette ancu à un sistema d'ospitu per cunfigurà a logica FPGA di l'utilizatore senza perde u ligame PCIe, una funzione utile quandu u sistema resetta è i cicli di putenza ùn sò micca una opzione.
L'Alpha Data System Monitor hè ancu capaci di cunfigurà a memoria flash è riprogrammà l'FPGA.
Questu furnisce un mecanismu di salvezza utile per riprogrammà u FPGA ancu s'ellu abbanduneghja u bus PCIe. U monitoru di u sistema pò esse accessu via USB à u pannellu frontale è u bordu posteriore, o nantu à e cunnessione SMBUS in u bordu PCIe.
Imàgini di cunfigurazione di custruzzione è prugrammazione
Generate un pocufile cù queste limitazioni (vede xapp1233):
- set_property BITSTREAM.GENERAL.COMPRESS TRUE [ current_design ]
- set_property BITSTREAM.CONFIG.EXTMASTERCCLK_EN {DIV-1} [current_design]
- set_property BITSTREAM.CONFIG.SPI_32BIT_ADDR YES [current_design]
- set_property BITSTREAM.CONFIG.SPI_BUSWIDTH 8 [current_design]
- set_property BITSTREAM.CONFIG.SPI_FALL_EDGE SI [current_design]
- set_property BITSTREAM.CONFIG.UNUSEDPIN {Pullnone} [current_design]
- set_property CFGBVS GND [ current_design ]
- set_property CONFIG_VOLTAGE 1.8 [ current_design ]
- set_property BITSTREAM.CONFIG.OVERTEMPSHUTDOWN Abilita [current_design]
Generate un MCS file cù queste proprietà (write_cfgmem):
- -formatu MCS
- - taglia 64
- -interfaccia SPIx8
- -loadbit "up 0x0000000file/filename.bit>" (u locu 0)
- -loadbit "up 0x2000000file/filename.bit>" (1ª posizione, opzionale)
Prugramma cù u gestore di hardware vivado cù questi paràmetri (vede xapp1233):
- SPI part: mt25qu256-spi-x1_x2_x4_x8
- Statu di pins I/O mem non-config: Pull-none
- Target i quattru files generatu da u cumandimu write_cfgmem tcl.
Configurazione via JTAG
Un cable AB micro-USB pò esse attaccatu à u pannellu frontale o à u portu USB di a parte posteriore. Questu permette a FPGA per esse ricunfigurata cù u Xilinx Vivado Hardware Manager via u Digilent J integratu.TAG scatula di cunvertitore. U dispusitivu serà ricunnisciutu automaticamente in Vivado Hardware Manager.
Per struzzioni più dettagliate, vede a sezione "Usendu un Manager di Hardware Vivado per Prugrammà un Dispositivu FPGA" di Xilinx UG908: https://www.xilinx.com/support/documentation/sw_manuals/xilinx2014_1/ug908-vivado-programming-debugging.pdf
Connettore GPIO
L'opzione GPIO hè custituita da un connettore versatile di Molex cù u numeru di parte 87832-1222 chì dà à l'utilizatori cù esigenze IO persunalizati quattru cunnessione diretta à i segnali FPGA.
Plug di accoppiamentu cunsigliatu: Molex 0875681273 o 0511101260
Segnali FPGA di cunnessione diretta
8 reti sò sparte à l'intestazione GPIO, cum'è quattru setti di coppie differenziali. Questi signali sò adattati per qualsiasi standard di signalazione 1.8V supportatu da l'architettura Xilinx UltraScale. Vede Xilinx UG571 per l'opzioni IO.
LVDS è 1.8 CMOS sò opzioni populari. L'indice di signale 0th GPIO hè adattatu per una cunnessione di clock globale.
I signali GPIO di cunnessione diretta sò limitati à 1.8V da un interruttore rapidu (74CBTLVD3245PW) per prutege u FPGA da overvol.tage nantu à i pin IO. Stu rapidu permette à i segnali di viaghjà in ogni direzzione cù solu 4 ohms di impedenza in serie è menu di 1ns di ritardu di propagazione. I reti sò direttamente cunnessi à l'FPGA dopu u quickwitch.
I nomi di signali di cunnessione diretta sò marcati GPIO_0_1V8_P/N è GPIO_1_1V8_P/N, etc. per vede a polarità è u raggruppamentu. L'allocazione di pin di signale pò esse truvata in Table Pinout Complete
Input di timing
J1.1 è J1.2 pò esse usatu cum'è un signalu di input di timing isolatu (finu à 25MHz). L'applicazioni ponu esse direttamente cunnessu à u connettore GPIO, o Alpha Data pò furnisce una soluzione cablata cù un SMA o un connettore simile in u pannellu frontale. Cuntattate sales@alpha-data.com per l'opzioni di cunnessu di u pannellu frontale.
Per i lochi di pin, vede u nome di signale ISO_CLK in a Tabella di Pinout Completa.
U signale hè isolatu attraversu un isolatore otticu numeru di parte TLP2367 cù una resistenza di serie 220 ohm.
User EEPROM
Una EEPROM d'utilizatore I2C 2Kb hè furnita per almacenà l'indirizzi MAC o altre informazioni d'utilizatori. L'EEPROM hè u numeru di parte CAT34C02HU4IGT4A
I pins d'indirizzu A2, A1 è A0 sò tutti attaccati à un "0" logicu.
Prutezzione di scrittura (WP), Serial Clock (SCL) è Serial Data (SDA) pin assignations ponu esse truvati in Complete Pinout Table cù i nomi SPARE_WP, SPARE_SCL è SPARE_SDA rispettivamente.
I signali WP, SDA è SCL anu tutti resistori di pull-up esterni nantu à a carta.
Appendice A: Table Pinout Complete
Tabella 8: Tabella di Pinout Completa (continua nantu à a pagina dopu)
| Pin Number | Signal Name | Pin Name | Bank Voltage |
| BC18 | AUX_CLK_PIN_N | IO_L11N_T1U_N9_GC_64 | 1.8 (LVCMOS18) |
| BB18 | AUX_CLK_PIN_P | IO_L11P_T1U_N8_GC_64 | 1.8 (LVCMOS18) |
| BF 33 | AVR_B2U_1V8 | IO_L2P_T0L_N2_66 | 1.8 (LVCMOS18) |
| BF 31 | AVR_HS_B2U_1V8 | IO_L1P_T0L_N0_DBC_66 | 1.8 (LVCMOS18) |
| BB33 | AVR_HS_CLK_1V8 | IO_L12N_T1U_N11_GC_66 | 1.8 (LVCMOS18) |
| BF 32 | AVR_HS_U2B_1V8 | IO_L1N_T0L_N1_DBC_66 | 1.8 (LVCMOS18) |
| BA33 | AVR_MON_CLK_1V8 | IO_L12P_T1U_N10_GC_66 | 1.8 (LVCMOS18) |
| BF 34 | AVR_U2B_1V8 | IO_L2N_T0L_N3_66 | 1.8 (LVCMOS18) |
| AK39 | CAPI_CLK_0_PIN_N | MGTREFCLK0N_124 | MGT REFCLK |
| AK38 | CAPI_CLK_0_PIN_P | MGTREFCLK0P_124 | MGT REFCLK |
| AF39 | CAPI_CLK_1_PIN_N | MGTREFCLK0N_125 | MGT REFCLK |
| AF38 | CAPI_CLK_1_PIN_P | MGTREFCLK0P_125 | MGT REFCLK |
| BF 17 | CAPI_I2C_SCL_1V8 | IO_L1P_T0L_N0_DBC_64 | 1.8 (LVCMOS18) |
| BF 16 | CAPI_I2C_SDA_1V8 | IO_L1N_T0L_N1_DBC_64 | 1.8 (LVCMOS18) |
| BF 19 | CAPI_INT/RESET_1V8 | IO_L2P_T0L_N2_64 | 1.8 (LVCMOS18) |
| BF 43 | CAPI_RX0_N | MGTYRXN0_124 | MGT |
| BF 42 | CAPI_RX0_P | MGTYRXP0_124 | MGT |
| BD44 | CAPI_RX1_N | MGTYRXN1_124 | MGT |
| BD43 | CAPI_RX1_P | MGTYRXP1_124 | MGT |
| BB44 | CAPI_RX2_N | MGTYRXN2_124 | MGT |
| BB43 | CAPI_RX2_P | MGTYRXP2_124 | MGT |
| AY44 | CAPI_RX3_N | MGTYRXN3_124 | MGT |
| AY43 | CAPI_RX3_P | MGTYRXP3_124 | MGT |
| BC46 | CAPI_RX4_N | MGTYRXN0_125 | MGT |
| BC45 | CAPI_RX4_P | MGTYRXP0_125 | MGT |
| BA46 | CAPI_RX5_N | MGTYRXN1_125 | MGT |
| BA45 | CAPI_RX5_P | MGTYRXP1_125 | MGT |
| AW46 | CAPI_RX6_N | MGTYRXN2_125 | MGT |
| AW45 | CAPI_RX6_P | MGTYRXP2_125 | MGT |
| AV44 | CAPI_RX7_N | MGTYRXN3_125 | MGT |
| AV43 | CAPI_RX7_P | MGTYRXP3_125 | MGT |
| AT39 | CAPI_TX0_N | MGTYTXN0_124 | MGT |
| AT38 | CAPI_TX0_P | MGTYTXP0_124 | MGT |
| Pin Number | Signal Name | Pin Name | Bank Voltage |
| AR41 | CAPI_TX1_N | MGTYTXN1_124 | MGT |
| AR40 | CAPI_TX1_P | MGTYTXP1_124 | MGT |
| AP39 | CAPI_TX2_N | MGTYTXN2_124 | MGT |
| AP38 | CAPI_TX2_P | MGTYTXP2_124 | MGT |
| AN41 | CAPI_TX3_N | MGTYTXN3_124 | MGT |
| AN40 | CAPI_TX3_P | MGTYTXP3_124 | MGT |
| AM39 | CAPI_TX4_N | MGTYTXN0_125 | MGT |
| AM38 | CAPI_TX4_P | MGTYTXP0_125 | MGT |
| AL41 | CAPI_TX5_N | MGTYTXN1_125 | MGT |
| AL40 | CAPI_TX5_P | MGTYTXP1_125 | MGT |
| AJ41 | CAPI_TX6_N | MGTYTXN2_125 | MGT |
| AJ40 | CAPI_TX6_P | MGTYTXP2_125 | MGT |
| AG41 | CAPI_TX7_N | MGTYTXN3_125 | MGT |
| AG40 | CAPI_TX7_P | MGTYTXP3_125 | MGT |
| AV26 | EMCCLK_B | IO_L24P_T3U_N10_EMCCLK_65 | 1.8 (LVCMOS18) |
| BA31 | FABRIC_CLK_PIN_N | IO_L13N_T2L_N1_GC_QBC_66 | 1.8 (LVDS cù DIFF_TERM_ADV) |
| AY31 | FABRIC_CLK_PIN_P | IO_L13P_T2L_N0_GC_QBC_66 | 1.8 (LVDS cù DIFF_TERM_ADV) |
| BA8 | FPGA_FLASH_CE0_L | RDWR_FCS_B_0 | 1.8 (LVCMOS18) |
| AW24 | FPGA_FLASH_CE1_L | IO_L2N_T0L_N3_FWE_FCS2_B_65 | 1.8 (LVCMOS18) |
| AW7 | FPGA_FLASH_DQ0 | D00_MOSI_0 | 1.8 (LVCMOS18) |
| AV7 | FPGA_FLASH_DQ1 | D01_DIN_0 | 1.8 (LVCMOS18) |
| AW8 | FPGA_FLASH_DQ2 | D02_0 | 1.8 (LVCMOS18) |
| AV8 | FPGA_FLASH_DQ3 | D03_0 | 1.8 (LVCMOS18) |
| AV28 | FPGA_FLASH_DQ4 | IO_L22P_T3U_N6_DBC_AD0P
_D04_65 |
1.8 (LVCMOS18) |
| AW28 | FPGA_FLASH_DQ5 | IO_L22N_T3U_N7_DBC_AD0N
_D05_65 |
1.8 (LVCMOS18) |
| BB28 | FPGA_FLASH_DQ6 | IO_L21P_T3L_N4_AD8P_D06_65 | 1.8 (LVCMOS18) |
| BC28 | FPGA_FLASH_DQ7 | IO_L21N_T3L_N5_AD8N_D07_65 | 1.8 (LVCMOS18) |
| BA19 | GPIO_0_1V8_N | IO_L13N_T2L_N1_GC_QBC_64 | 1.8 (LVCMOS18 o LVDS) |
| AY19 | GPIO_0_1V8_P | IO_L13P_T2L_N0_GC_QBC_64 | 1.8 (LVCMOS18 o LVDS) |
| AY20 | GPIO_1_1V8_N | IO_L15N_T2L_N5_AD11N_64 | 1.8 (LVCMOS18 o LVDS) |
| AY21 | GPIO_1_1V8_P | IO_L15P_T2L_N4_AD11P_64 | 1.8 (LVCMOS18 o LVDS) |
| AW20 | GPIO_2_1V8_N | IO_L16N_T2U_N7_QBC_AD3N_64 | 1.8 (LVCMOS18 o LVDS) |
| Pin Number | Signal Name | Pin Name | Bank Voltage |
| AV20 | GPIO_2_1V8_P | IO_L16P_T2U_N6_QBC_AD3P_64 | 1.8 (LVCMOS18 o LVDS) |
| AW18 | GPIO_3_1V8_N | IO_L17N_T2U_N9_AD10N_64 | 1.8 (LVCMOS18 o LVDS) |
| AW19 | GPIO_3_1V8_P | IO_L17P_T2U_N8_AD10P_64 | 1.8 (LVCMOS18 o LVDS) |
| BA27 | IBM_PERST_1V8_L | IO_L20P_T3L_N2_AD1P_D08_65 | 1.8 (LVCMOS18) |
| BA18 | ISO_CLK_1V8 | IO_L14P_T2L_N2_GC_64 | 1.8 (LVCMOS18) |
| AD8 | PCIE_LCL_REFCLK_PIN_N | MGTREFCLK0N_226 | MGT REFCLK |
| AD9 | PCIE_LCL_REFCLK_PIN_P | MGTREFCLK0P_226 | MGT REFCLK |
| AF8 | PCIE_REFCLK_1_PIN_N | MGTREFCLK0N_225 | MGT REFCLK |
| AF9 | PCIE_REFCLK_1_PIN_P | MGTREFCLK0P_225 | MGT REFCLK |
| AB8 | PCIE_REFCLK_2_PIN_N | MGTREFCLK0N_227 | MGT REFCLK |
| AB9 | PCIE_REFCLK_2_PIN_P | MGTREFCLK0P_227 | MGT REFCLK |
| AL1 | PCIE_RX0_N | MGTYRXN3_227 | MGT |
| AL2 | PCIE_RX0_P | MGTYRXP3_227 | MGT |
| AM3 | PCIE_RX1_N | MGTYRXN2_227 | MGT |
| AM4 | PCIE_RX1_P | MGTYRXP2_227 | MGT |
| BA1 | PCIE_RX10_N | MGTYRXN1_225 | MGT |
| BA2 | PCIE_RX10_P | MGTYRXP1_225 | MGT |
| BC1 | PCIE_RX11_N | MGTYRXN0_225 | MGT |
| BC2 | PCIE_RX11_P | MGTYRXP0_225 | MGT |
| AY3 | PCIE_RX12_N | MGTYRXN3_224 | MGT |
| AY4 | PCIE_RX12_P | MGTYRXP3_224 | MGT |
| BB3 | PCIE_RX13_N | MGTYRXN2_224 | MGT |
| BB4 | PCIE_RX13_P | MGTYRXP2_224 | MGT |
| BD3 | PCIE_RX14_N | MGTYRXN1_224 | MGT |
| BD4 | PCIE_RX14_P | MGTYRXP1_224 | MGT |
| BE5 | PCIE_RX15_N | MGTYRXN0_224 | MGT |
| BE6 | PCIE_RX15_P | MGTYRXP0_224 | MGT |
| AK3 | PCIE_RX2_N | MGTYRXN1_227 | MGT |
| AK4 | PCIE_RX2_P | MGTYRXP1_227 | MGT |
| AN1 | PCIE_RX3_N | MGTYRXN0_227 | MGT |
| AN2 | PCIE_RX3_P | MGTYRXP0_227 | MGT |
| AP3 | PCIE_RX4_N | MGTYRXN3_226 | MGT |
| AP4 | PCIE_RX4_P | MGTYRXP3_226 | MGT |
| AR1 | PCIE_RX5_N | MGTYRXN2_226 | MGT |
| AR2 | PCIE_RX5_P | MGTYRXP2_226 | MGT |
| Pin Number | Signal Name | Pin Name | Bank Voltage |
| AT3 | PCIE_RX6_N | MGTYRXN1_226 | MGT |
| AT4 | PCIE_RX6_P | MGTYRXP1_226 | MGT |
| AU1 | PCIE_RX7_N | MGTYRXN0_226 | MGT |
| AU2 | PCIE_RX7_P | MGTYRXP0_226 | MGT |
| AV3 | PCIE_RX8_N | MGTYRXN3_225 | MGT |
| AV4 | PCIE_RX8_P | MGTYRXP3_225 | MGT |
| AW1 | PCIE_RX9_N | MGTYRXN2_225 | MGT |
| AW2 | PCIE_RX9_P | MGTYRXP2_225 | MGT |
| Y4 | PCIE_TX0_PIN_N | MGTYTXN3_227 | MGT |
| Y5 | PCIE_TX0_PIN_P | MGTYTXP3_227 | MGT |
| AA6 | PCIE_TX1_PIN_N | MGTYTXN2_227 | MGT |
| AA7 | PCIE_TX1_PIN_P | MGTYTXP2_227 | MGT |
| AL6 | PCIE_TX10_PIN_N | MGTYTXN1_225 | MGT |
| AL7 | PCIE_TX10_PIN_P | MGTYTXP1_225 | MGT |
| AM8 | PCIE_TX11_PIN_N | MGTYTXN0_225 | MGT |
| AM9 | PCIE_TX11_PIN_P | MGTYTXP0_225 | MGT |
| AN6 | PCIE_TX12_PIN_N | MGTYTXN3_224 | MGT |
| AN7 | PCIE_TX12_PIN_P | MGTYTXP3_224 | MGT |
| AP8 | PCIE_TX13_PIN_N | MGTYTXN2_224 | MGT |
| AP9 | PCIE_TX13_PIN_P | MGTYTXP2_224 | MGT |
| AR6 | PCIE_TX14_PIN_N | MGTYTXN1_224 | MGT |
| AR7 | PCIE_TX14_PIN_P | MGTYTXP1_224 | MGT |
| AT8 | PCIE_TX15_PIN_N | MGTYTXN0_224 | MGT |
| AT9 | PCIE_TX15_PIN_P | MGTYTXP0_224 | MGT |
| AB4 | PCIE_TX2_PIN_N | MGTYTXN1_227 | MGT |
| AB5 | PCIE_TX2_PIN_P | MGTYTXP1_227 | MGT |
| AC6 | PCIE_TX3_PIN_N | MGTYTXN0_227 | MGT |
| AC7 | PCIE_TX3_PIN_P | MGTYTXP0_227 | MGT |
| AD4 | PCIE_TX4_PIN_N | MGTYTXN3_226 | MGT |
| AD5 | PCIE_TX4_PIN_P | MGTYTXP3_226 | MGT |
| AF4 | PCIE_TX5_PIN_N | MGTYTXN2_226 | MGT |
| AF5 | PCIE_TX5_PIN_P | MGTYTXP2_226 | MGT |
| AE 6 | PCIE_TX6_PIN_N | MGTYTXN1_226 | MGT |
| AE 7 | PCIE_TX6_PIN_P | MGTYTXP1_226 | MGT |
| AH4 | PCIE_TX7_PIN_N | MGTYTXN0_226 | MGT |
| Pin Number | Signal Name | Pin Name | Bank Voltage |
| AH5 | PCIE_TX7_PIN_P | MGTYTXP0_226 | MGT |
| AG6 | PCIE_TX8_PIN_N | MGTYTXN3_225 | MGT |
| AG7 | PCIE_TX8_PIN_P | MGTYTXP3_225 | MGT |
| AJ6 | PCIE_TX9_PIN_N | MGTYTXN2_225 | MGT |
| AJ7 | PCIE_TX9_PIN_P | MGTYTXP2_225 | MGT |
| AW27 | PREST0_1V8_L | IO_T3U_N12_PERSTN0_65 | 1.8 (LVCMOS18) |
| AY27 | PREST1_1V8_L | IO_L23N_T3U_N9_PERSTN1_I 2C_SDA_65 | 1.8 (LVCMOS18) |
| AD39 | QSFP_CLK_PIN_N | MGTREFCLK0N_126 | MGT REFCLK |
| AD38 | QSFP_CLK_PIN_P | MGTREFCLK0P_126 | MGT REFCLK |
| AV16 | QSFP_INT_1V8_L | IO_L24P_T3U_N10_64 | 1.8 (LVCMOS18) |
| BA14 | QSFP_MODPRS_L | IO_L22N_T3U_N7_DBC_AD0N_64 | 1.8 (LVCMOS18) |
| AV15 | QSFP_RST_1V8_L | IO_L24N_T3U_N11_64 | 1.8 (LVCMOS18) |
| AU46 | QSFP_RX0_N | MGTYRXN0_126 | MGT |
| AU45 | QSFP_RX0_P | MGTYRXP0_126 | MGT |
| AT44 | QSFP_RX1_N | MGTYRXN1_126 | MGT |
| AT43 | QSFP_RX1_P | MGTYRXP1_126 | MGT |
| AR46 | QSFP_RX2_N | MGTYRXN2_126 | MGT |
| AR45 | QSFP_RX2_P | MGTYRXP2_126 | MGT |
| AP44 | QSFP_RX3_N | MGTYRXN3_126 | MGT |
| AP43 | QSFP_RX3_P | MGTYRXP3_126 | MGT |
| AN46 | QSFP_RX4_N | MGTYRXN0_127 | MGT |
| AN45 | QSFP_RX4_P | MGTYRXP0_127 | MGT |
| AK44 | QSFP_RX5_N | MGTYRXN1_127 | MGT |
| AK43 | QSFP_RX5_P | MGTYRXP1_127 | MGT |
| AM44 | QSFP_RX6_N | MGTYRXN2_127 | MGT |
| AM43 | QSFP_RX6_P | MGTYRXP2_127 | MGT |
| AL46 | QSFP_RX7_N | MGTYRXN3_127 | MGT |
| AL45 | QSFP_RX7_P | MGTYRXP3_127 | MGT |
| AW15 | QSFP_SCL_1V8 | IO_L23P_T3U_N8_64 | 1.8 (LVCMOS18) |
| AW14 | QSFP_SDA_1V8 | IO_L23N_T3U_N9_64 | 1.8 (LVCMOS18) |
| AH43 | QSFP_TX0_N | MGTYTXN0_126 | MGT |
| AH42 | QSFP_TX0_P | MGTYTXP0_126 | MGT |
| AE 41 | QSFP_TX1_N | MGTYTXN1_126 | MGT |
| AE 40 | QSFP_TX1_P | MGTYTXP1_126 | MGT |
| AF43 | QSFP_TX2_N | MGTYTXN2_126 | MGT |
| Pin Number | Signal Name | Pin Name | Bank Voltage |
| AF42 | QSFP_TX2_P | MGTYTXP2_126 | MGT |
| AD43 | QSFP_TX3_N | MGTYTXN3_126 | MGT |
| AD42 | QSFP_TX3_P | MGTYTXP3_126 | MGT |
| AC41 | QSFP_TX4_N | MGTYTXN0_127 | MGT |
| AC40 | QSFP_TX4_P | MGTYTXP0_127 | MGT |
| AB43 | QSFP_TX5_N | MGTYTXN1_127 | MGT |
| AB42 | QSFP_TX5_P | MGTYTXP1_127 | MGT |
| AA41 | QSFP_TX6_N | MGTYTXN2_127 | MGT |
| AA40 | QSFP_TX6_P | MGTYTXP2_127 | MGT |
| Y43 | QSFP_TX7_N | MGTYTXN3_127 | MGT |
| Y42 | QSFP_TX7_P | MGTYTXP3_127 | MGT |
| AV36 | SI5328_1V8_SCL | IO_L24N_T3U_N11_66 | 1.8 (LVCMOS18) |
| AV35 | SI5328_1V8_SDA | IO_L24P_T3U_N10_66 | 1.8 (LVCMOS18) |
| AE 37 | SI5328_OUT_0_PIN_N | MGTREFCLK1N_125 | MGT REFCLK |
| AE 36 | SI5328_OUT_0_PIN_P | MGTREFCLK1P_125 | MGT REFCLK |
| AB39 | SI5328_OUT_1_PIN_N | MGTREFCLK0N_127 | MGT REFCLK |
| AB38 | SI5328_OUT_1_PIN_P | MGTREFCLK0P_127 | MGT REFCLK |
| BB19 | SI5328_REFCLK_IN_N | IO_L12N_T1U_N11_GC_64 | 1.8 (LVDS) |
| BB20 | SI5328_REFCLK_IN_P | IO_L12P_T1U_N10_GC_64 | 1.8 (LVDS) |
| AV33 | SI5328_RST_1V8_L | IO_L22P_T3U_N6_DBC_AD0P_66 | 1.8 (LVCMOS18) |
| BE30 | SPARE_SCL | IO_L5N_T0U_N9_AD14N_66 | 1.8 (LVCMOS18) |
| BC30 | SPARE_SDA | IO_L6P_T0U_N10_AD6P_66 | 1.8 (LVCMOS18) |
| BD30 | SPARE_WP | IO_L6N_T0U_N11_AD6N_66 | 1.8 (LVCMOS18) |
| BE31 | SRVC_MD_L_1V8 | IO_L3P_T0L_N4_AD15P_66 | 1.8 (LVCMOS18) |
| AV32 | USER_LED_A0_1V8 | IO_L18N_T2U_N11_AD2N_66 | 1.8 (LVCMOS18) |
| AW32 | USER_LED_A1_1V8 | IO_T2U_N12_66 | 1.8 (LVCMOS18) |
| AY30 | USER_LED_G0_1V8 | IO_L17N_T2U_N9_AD10N_66 | 1.8 (LVCMOS18) |
| AV31 | USER_LED_G1_1V8 | IO_L18P_T2U_N10_AD2P_66 | 1.8 (LVCMOS18) |
| AW33 | USR_SW_0 | IO_L22N_T3U_N7_DBC_AD0N_66 | 1.8 (LVCMOS18) |
| AY36 | USR_SW_1 | IO_L23P_T3U_N8_66 | 1.8 (LVCMOS18) |
Storia di rivisione
| Data | Revisione | Cambiatu da | Natura di u cambiamentu |
| 24 di sittèmmiru 2018 | 1.0 | K. Roth | Liberazione iniziale |
|
31 ottobre 2018 |
1.1 |
K. Roth |
L'imaghjini di u produttu aghjurnati, cambiatu a frequenza di clock programmable predeterminata per CAPI_CLK_1 à 161MHz |
|
14 dicembre 2018 |
1.2 |
K. Roth |
Numeru di parte flash di cunfigurazione aghjurnata, cambiatu a formulazione di a descrizzione gpio per a precisione, aghjustatu pesu. |
|
24 ottobre 2019 |
1.3 |
K. Roth |
Aghjurnatu Cunfigurazione per sguassà a mappa di l'indirizzu è a descrizzione curretta di a capacità di a parte di memoria. |
|
25 di ghjennaghju di u 2022 |
1.4 |
K. Roth |
Aghjurnatu termale Prestazione per include figure di efficienza termica è cumenti nantu à l'impattu di u sudariu, sguassate riferimenti à QSFP0 è QSFP1 da a sezione QSFP-DD è aghjurnatu u numeru di parte di transceiver 25Gb. |
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Documenti / Risorse
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