ינטעל לאָגאָIntel® FPGA P-Tile Avalon®
סטרימינג IP פֿאַר PCI Express*
פּלאַן עקסampדער באַניצער גייד
דערהייַנטיקט פֿאַר Intel®
Quartus® פּריים פּלאַן סוויט: 21.3
IP ווערסיע: 6.0.0
באַניצער גייד

אינהאַלט באַהאַלטן
1 פּלאַן עקסampדי באַשרייַבונג
2 שנעל אָנהייב גייד
3 P-tile Avalon Streaming IP פֿאַר PCI Express Design
4 דאָקומענט רעוויזיע געשיכטע פֿאַר די Intel P-Tile Avalon
5 דאָקומענטן / רעסאָורסעס
5.1 רעפערענצן
6 Related Posts

פּלאַן עקסampדי באַשרייַבונג

1.1. פאַנגקשאַנאַל באַשרייַבונג פֿאַר די פּראָוגראַמד ינפּוט / רעזולטאַט (PIO) פּלאַן עקסample

די PIO פּלאַן עקסample פּערפאָרמז זכּרון טראַנספערס פון אַ באַלעבאָס פּראַסעסער צו אַ ציל מיטל. אין דעם עקסampדער באַלעבאָס פּראַסעסער ריקוועס איין-dword MemRd און emWr
TLPs.
די PIO פּלאַן עקסample אויטאָמאַטיש קריייץ די fileעס איז נייטיק צו סימולירן און צונויפנעמען די Intel Prime ווייכווארג. דער פּלאַן עקסampלאַ קאָווערס אַ ברייט קייט פון פּאַראַמעטערס. אָבער, עס טוט נישט דעקן אַלע מעגלעך פּאַראַמעטעריזאַטיאָנס פון די P-Tile Hard IP פֿאַר PCIe.
דעם פּלאַן עקסampעס כולל די פאלגענדע קאַמפּאָונאַנץ:

  • די דזשענערייטאַד P-Tile Avalon Streaming Hard IP Endpoint וואַריאַנט (DUT) מיט די פּאַראַמעטערס איר ספּעסיפיעד. דער קאָמפּאָנענט דרייווז TLP דאַטן באקומען צו די PIO אַפּלאַקיישאַן
  • די PIO אַפּפּליקאַטיאָן (APPS) קאָמפּאָנענט, וואָס פּערפאָרמז די נייטיק איבערזעצונג צווישן די PCI Express TLPs און פּשוט Avalon-MM שרייבט און לייענט צו די אָנטשיפּ זכּרון.
  • אַן אויף-שפּאָן זכּרון (MEM) קאָמפּאָנענט. פֿאַר די 1 × 16 פּלאַן עקסampאָבער, די אויף-שפּאָן זכּרון באשטייט פון איין 16 קב זכּרון בלאָק. פֿאַר די 2 × 8 פּלאַן עקסampאָבער, די אויף-שפּאָן זכּרון באשטייט פון צוויי 16 קב זכּרון בלאַקס.
  • באַשטעטיק מעלדונג IP: דעם IP האלט די קאָנטראָל קרייַז אין באַשטעטיק ביז די מיטל איז גאָר אריין אין באַניצער מאָדע. די FPGA באַשטעטיקט די INIT_DONE רעזולטאַט צו סיגנאַל אַז די מיטל איז אין באַניצער מאָדע. די באַשטעטיק ריליס יפּ דזשענערייץ אַ ינווערטיד ווערסיע פון ​​די ינערלעך INIT_DONE סיגנאַל צו שאַפֿן די nINIT_DONE רעזולטאַט אַז איר קענען נוצן פֿאַר דיין פּלאַן. די nINIT_DONE סיגנאַל איז הויך ביז די גאנצע מיטל גייט אריין באַניצער מאָדע. נאָך nINIT_DONE טענהט (נידעריק), אַלע לאָגיק איז אין באַניצער מאָדע און אַפּערייץ נאָרמאַלי. איר קענען נוצן די nINIT_DONE סיגנאַל אין איינער פון די פאלגענדע וועגן:
    • צו פאָרן אַ פונדרויסנדיק אָדער ינערלעך באַשטעטיק.
    • צו פאָרן די באַשטעטיק אַרייַנשרייַב צו די טראַנססעיווער און I/O PLLs.
    • צו טויער די שרייַבן, געבן פּלאַן בלאַקס אַזאַ ווי עמבעדיד זכּרון בלאַקס, שטאַט מאַשין און יבעררוק רעדזשיסטערז.
    • צו סינטשראָנאָוסלי פאָר, רעגיסטרירן באַשטעטיק אַרייַנשרייַב פּאָרץ אין דיין פּלאַן.

די סימיאַליישאַן טעסטבענטש ינסטאַנטייץ די PIO פּלאַן עקסample און אַ וואָרצל פּאָרט BFM צו צובינד מיט די ציל ענדפּוינט.
Intel Corporation. אלע רעכטן רעזערווירט. ינטעל, די ינטעל לאָגאָ און אנדערע ינטעל מאַרקס זענען טריידמאַרקס פון ינטעל קאָרפּאָראַטיאָן אָדער זייַן סאַבסידיעריז. ינטעל וואָראַנטיז פאָרשטעלונג פון זייַן FPGA און סעמיקאַנדאַקטער פּראָדוקטן צו קראַנט ספּעסאַפאַקיישאַנז אין לויט מיט ינטעל ס נאָרמאַל וואָראַנטי, אָבער ריזערווז די רעכט צו מאַכן ענדערונגען צו קיין פּראָדוקטן און באַדינונגס אין קיין צייט אָן באַמערקן. ינטעל אַסומז קיין פֿאַראַנטוואָרטלעכקייט אָדער אַכרייַעס וואָס איז שטייענדיק פֿון די אַפּלאַקיישאַן אָדער נוצן פון קיין אינפֿאָרמאַציע, פּראָדוקט אָדער דינסט דיסקרייבד דאָ, אַחוץ ווי ינטעל איז עקספּרעסלי מסכים צו שרייבן. ינטעל קאַסטאַמערז זענען אַדווייזד צו קריגן די לעצטע ווערסיע פון ​​די מיטל ספּעסאַפאַקיישאַנז איידער זיי פאַרלאָזנ אויף קיין ארויס אינפֿאָרמאַציע און איידער פּלייסינג אָרדערס פֿאַר פּראָדוקטן אָדער באַדינונגס. * אנדערע נעמען און בראַנדז קען זיין קליימד ווי די פאַרמאָג פון אנדערע.
ISO 9001:2015 רעגיסטרירט
פיגורע 1. בלאָק דיאַגראַמע פֿאַר די פּלאַטפאָרמע דיזיינער PIO 1 × 16 פּלאַן עקסample Simulation Testbench

Intel FPGA P-Tile Avalon Streaming IP פֿאַר PCI Express Design Example - 5

פיגורע 2. בלאָק דיאַגראַמע פֿאַר די פּלאַטפאָרמע דיזיינער PIO 2 × 8 פּלאַן עקסample Simulation Testbench

Intel FPGA P-Tile Avalon Streaming IP פֿאַר PCI Express Design Example - 6

די פּראָבע פּראָגראַם שרייבט צו און לייענט צוריק דאַטן פון דער זעלביקער אָרט אין די אויף-שפּאָן זכּרון. עס קאַמפּערז די לייענען דאַטן צו די דערוואַרט רעזולטאַט. די פּראָבע ריפּאָרץ, "סימיאַליישאַן פארשטאפט רעכט צו דער געראָטן קאַמפּלישאַן" אויב קיין ערראָרס פאַלן. די פּ-טייל אַוואַלאָן
סטרימינג פּלאַן עקסample שטיצט די פאלגענדע קאַנפיגיעריישאַנז:

  • Gen4 x16 ענדפּוינט
  • Gen3 x16 ענדפּוינט
  • Gen4 x8x8 ענדפּוינט
  • Gen3 x8x8 ענדפּוינט

באַמערקונג: די סימיאַליישאַן טעסטבענטש פֿאַר די PCIe x8x8 PIO פּלאַן עקסample איז קאַנפיגיערד פֿאַר אַ איין PCIe x8 לינק כאָטש די פאַקטיש פּלאַן ימפּלאַמאַנץ צוויי PCIe x8 פֿאַרבינדונגען.
באַמערקונג: דעם פּלאַן עקסample שטיצט בלויז די פעליקייַט סעטטינגס אין די פּאַראַמעטער עדיטאָר פון די P-tile Avalon Streaming IP פֿאַר PCI Express.
פיגורע 3. פּלאַטפאָרם דיזיינער סיסטעם אינהאַלט פֿאַר P-Tile Avalon סטרימינג PCI Express 1 × 16 PIO Design Example
די פּלאַטפאָרם דיזיינער דזשענערייץ דעם פּלאַן פֿאַר אַרויף צו Gen4 x16 וועריאַנץ.

Intel FPGA P-Tile Avalon Streaming IP פֿאַר PCI Express Design Example - 7

פיגורע 4. פּלאַטפאָרם דיזיינער סיסטעם אינהאַלט פֿאַר P-Tile Avalon סטרימינג PCI Express 2 × 8 PIO Design Example
די פּלאַטפאָרם דיזיינער דזשענערייץ דעם פּלאַן פֿאַר אַרויף צו Gen4 x8x8 וועריאַנץ.

Intel FPGA P-Tile Avalon Streaming IP פֿאַר PCI Express Design Example - 8

1.2. פאַנגקשאַנאַל באַשרייַבונג פֿאַר די איין וואָרצל איך / אָ ווירטואַליזאַטיאָן (SR-IOV) פּלאַן עקסample
די SR-IOV פּלאַן עקסample פּערפאָרמז זכּרון טראַנספערס פון אַ באַלעבאָס פּראַסעסער צו אַ ציל מיטל. עס שטיצט אַרויף צו צוויי פּף און 32 ופס פּער פּף.
די SR-IOV פּלאַן עקסample אויטאָמאַטיש קריייץ די fileעס איז נייטיק צו סימולירן און צונויפנעמען די Intel Quartus Prime ווייכווארג. איר קענען אראפקאפיע די קאַמפּיילד פּלאַן צו
אַן Intel Stratix® 10 DX אנטוויקלונג קיט אָדער אַן Intel Agilex ™ אנטוויקלונג קיט.
דעם פּלאַן עקסampעס כולל די פאלגענדע קאַמפּאָונאַנץ:

  • די דזשענערייטאַד P-Tile Avalon Streaming (Avalon-ST) IP ענדפּוינט וואַריאַנט (DUT) מיט די פּאַראַמעטערס איר ספּעסיפיעד. דער קאָמפּאָנענט דרייווז די באקומען TLP דאַטן צו די SR-IOV אַפּלאַקיישאַן.
  • די SR-IOV אַפּפּליקאַטיאָן (APPS) קאָמפּאָנענט, וואָס פּערפאָרמז די נייטיק איבערזעצונג צווישן די PCI Express TLPs און פּשוט Avalon-ST שרייבט און לייענט צו די אויף-שפּאָן זכּרון. פֿאַר די SR-IOV אַפּפּס קאָמפּאָנענט, אַ זיקאָרן לייענען TLP וועט דזשענערייט אַ קאַמפּלישאַן מיט דאַטן.
    • פֿאַר אַ SR-IOV פּלאַן עקסampמיט צוויי PFs און 32 VFs פּער PF, עס זענען 66 זכּרון לאָוקיישאַנז וואָס די פּלאַן עקס.ampאיר קענען צוטריט. די צוויי פּפס קענען אַקסעס צוויי זכּרון לאָוקיישאַנז, בשעת די 64 VFs (2 קס 32) קענען אַקסעס 64 זכּרון לאָוקיישאַנז.
  • א באַשטעטיק מעלדונג IP.
    די סימיאַליישאַן טעסטבענטש ינסטאַנטייץ די SR-IOV פּלאַן עקסample און אַ וואָרצל פּאָרט BFM צו צובינד מיט די ציל ענדפּוינט.

פיגורע 5. בלאָק דיאַגראַמע פֿאַר די פּלאַטפאָרמע דיזיינער SR-IOV 1 × 16 פּלאַן עקסample Simulation Testbench

Intel FPGA P-Tile Avalon Streaming IP פֿאַר PCI Express Design Example - 1

פיגורע 6. בלאָק דיאַגראַמע פֿאַר די פּלאַטפאָרמע דיזיינער SR-IOV 2 × 8 פּלאַן עקסample Simulation Testbench

Intel FPGA P-Tile Avalon Streaming IP פֿאַר PCI Express Design Example - 2

די פּראָבע פּראָגראַם שרייבט צו און לייענט צוריק דאַטן פֿון דער זעלביקער אָרט אין די אויף-שפּאָן זכּרון אַריבער 2 פּף און 32 ווס פּער פּף. עס קאַמפּערז די לייענען דאַטן צו די דערוואַרט
רעזולטאַט. די פּראָבע ריפּאָרץ, "סימיאַליישאַן פארשטאפט רעכט צו דער געראָטן קאַמפּלישאַן" אויב קיין ערראָרס פאַלן.
די SR-IOV פּלאַן עקסample שטיצט די פאלגענדע קאַנפיגיעריישאַנז:

  • Gen4 x16 ענדפּוינט
  • Gen3 x16 ענדפּוינט
  • Gen4 x8x8 ענדפּוינט
  • Gen3 x8x8 ענדפּוינט

פיגורע 7. פּלאַטפאָרם דיזיינער סיסטעם אינהאַלט פֿאַר P-Tile Avalon-ST מיט SR-IOV פֿאַר PCI Express 1 × 16 Design Example

Intel FPGA P-Tile Avalon Streaming IP פֿאַר PCI Express Design Example - 3

פיגורע 8. פּלאַטפאָרם דיזיינער סיסטעם אינהאַלט פֿאַר P-Tile Avalon-ST מיט SR-IOV פֿאַר PCI Express 2 × 8 Design Example

Intel FPGA P-Tile Avalon Streaming IP פֿאַר PCI Express Design Example - 4

שנעל אָנהייב גייד

מיט Intel Quartus Prime ווייכווארג, איר קענען דזשענערייט אַ פּראָוגראַמד I/O (PIO) פּלאַן, למשלample פֿאַר די Intel FPGA P-Tile Avalon-ST Hard IP פֿאַר PCI Express* IP האַרץ. די דזשענערייטאַד פּלאַן עקסample ריפלעקס די פּאַראַמעטערס וואָס איר ספּעציפיצירן. די PIO עקסampדי טראַנספערס דאַטן פון אַ באַלעבאָס פּראַסעסער צו אַ ציל מיטל. עס איז פּאַסיק פֿאַר לאָוובאַנדווידט אַפּלאַקיישאַנז. דעם פּלאַן עקסample אויטאָמאַטיש קריייץ די fileעס איז נייטיק צו סימולירן און צונויפנעמען די Intel Quartus Prime ווייכווארג. איר קענען אראפקאפיע די קאַמפּיילד פּלאַן צו דיין FPGA אנטוויקלונג באָרד. צו אָפּלאָדירן צו מנהג ייַזנוואַרג, דערהייַנטיקן די Intel Quartus Prime סעטטינגס File (.קספ) מיט די ריכטיק שטיפט אַסיינמאַנץ. פיגורע 9. אַנטוויקלונג סטעפּס פֿאַר די פּלאַן עקסample

Intel FPGA P-Tile Avalon Streaming IP פֿאַר PCI Express Design Example - 9

Intel Corporation. אלע רעכטן רעזערווירט. ינטעל, די ינטעל לאָגאָ און אנדערע ינטעל מאַרקס זענען טריידמאַרקס פון ינטעל קאָרפּאָראַטיאָן אָדער זייַן סאַבסידיעריז. ינטעל וואָראַנטיז פאָרשטעלונג פון זייַן FPGA און סעמיקאַנדאַקטער פּראָדוקטן צו קראַנט ספּעסאַפאַקיישאַנז אין לויט מיט ינטעל ס נאָרמאַל וואָראַנטי, אָבער ריזערווז די רעכט צו מאַכן ענדערונגען צו קיין פּראָדוקטן און באַדינונגס אין קיין צייט אָן באַמערקן. ינטעל אַסומז קיין פֿאַראַנטוואָרטלעכקייט אָדער אַכרייַעס וואָס איז שטייענדיק פֿון די אַפּלאַקיישאַן אָדער נוצן פון קיין אינפֿאָרמאַציע, פּראָדוקט אָדער דינסט דיסקרייבד דאָ, אַחוץ ווי ינטעל איז עקספּרעסלי מסכים צו שרייבן. ינטעל קאַסטאַמערז זענען אַדווייזד צו קריגן די לעצטע ווערסיע פון ​​די מיטל ספּעסאַפאַקיישאַנז איידער זיי פאַרלאָזנ אויף קיין ארויס אינפֿאָרמאַציע און איידער פּלייסינג אָרדערס פֿאַר פּראָדוקטן אָדער באַדינונגס. * אנדערע נעמען און בראַנדז קען זיין קליימד ווי די פאַרמאָג פון אנדערע.
ISO 9001:2015 רעגיסטרירט
2.1. Directory סטרוקטור
פיגורע 10. Directory סטרוקטור פֿאַר די דזשענערייטאַד פּלאַן עקסample

Intel FPGA P-Tile Avalon Streaming IP פֿאַר PCI Express Design Example - 10

2.2. דזשענערייטינג די פּלאַן עקסample
פיגורע 11. פּראָצעדור

Intel FPGA P-Tile Avalon Streaming IP פֿאַר PCI Express Design Example - 11

  1. אין די Intel Quartus Prime Pro Edition ווייכווארג, שאַפֿן אַ נייַע פּרויעקט (File ➤ ניו פּראָיעקט וויזערד).
  2. ספּעציפיצירן די Directory, נאָמען און שפּיץ-מדרגה ענטיטי.
  3. פֿאַר Project Type, אָננעמען די פעליקייַט ווערט, Empty project. דריקט ווייַטער.
  4. פֿאַר לייג Files גיט ווייַטער.
  5. פֿאַר משפּחה, דיווייס און באָרד סעטטינגס אונטער משפּחה, סעלעקטירן Intel Agilex אָדער Intel Stratix 10.
  6. אויב איר האָט אויסגעקליבן Intel Stratix 10 אין די לעצטע שריט, סעלעקטירן Stratix 10 DX אין די מיטל ציען-אַראָפּ מעניו.
  7. אויסקלייַבן די ציל מיטל פֿאַר דיין פּלאַן.
  8. דריקט ענדיקן.
  9. אין די IP קאַטאַלאָג, געפֿינען און לייגן די Intel P-Tile Avalon-ST Hard IP פֿאַר PCI Express.
  10. אין די New IP Variant דיאַלאָג קעסטל, ספּעציפיצירן אַ נאָמען פֿאַר דיין IP. גיט שאַפֿן.
  11. ספּעציפיצירן די פּאַראַמעטערס פֿאַר דיין IP ווערייישאַן אויף די שפּיץ-לעוועל סעטטינגס און PCIe * סעטטינגס טאַבס. אויב איר נוצן די SR-IOV פּלאַן עקסampטאָן די פאלגענדע סטעפּס צו געבן SR-IOV:
    א. אויף די PCIe * דיווייס קוויטל אונטער די PCIe * PCI Express / PCI Capabilities קוויטל, טשעק די קעסטל געבן קייפל פיזיש פאַנגקשאַנז.
    ב. אויף די PCIe * מולטיפונקטיאָן און SR-IOV סיסטעם סעטטינגס קוויטל, טשעק די קעסטל געבן SR-IOV שטיצן און ספּעציפיצירן די נומער פון PFs און VFs. פֿאַר קס8 קאַנפיגיעריישאַנז, טשעק די באָקסעס געבן קייפל פיזיש פאַנגקשאַנז און געבן SR-IOV שטיצן פֿאַר ביידע PCIe0 און PCIe1 טאַבס.
    ג. אויף די PCIe* MSI-X קוויטל אונטער די PCIe* PCI Express / PCI Capabilities קוויטל, געבן די MSI-X שטריך ווי פארלאנגט.
    ד. אויף די PCIe * באַזע אַדרעס רעדזשיסטערס קוויטל, געבן BAR0 פֿאַר ביידע PF און VF.
    E. אנדערע פּאַראַמעטער סעטטינגס זענען נישט געשטיצט פֿאַר דעם פּלאַן, למשלample.
  12. אויף די עקסampאויף די דיזיינז קוויטל, מאַכן די פאלגענדע סאַלעקשאַנז:
    א. פֿאַר עקסampלאַ פּלאַן Files, קער אויף די סימיאַליישאַן און סינטעז אָפּציעס.
    אויב איר טאָן ניט דאַרפֿן די סימיאַליישאַן אָדער סינטעז files, געלאזן די קאָראַספּאַנדינג אָפּציע (s) אויסגעדרייט אַוועק באטייטיק ראַדוסאַז די עקסampדי דור פון די פּלאַן.
    ב. פֿאַר דזשענערייטאַד HDL פֿאָרמאַט, בלויז Verilog איז בנימצא אין דעם קראַנט מעלדונג.
    ג. פֿאַר טאַרגעט אנטוויקלונג קיט, אויסקלייַבן די Intel Stratix 10 DX P-Tile ES1 FPGA אנטוויקלונג קיט, די Intel Stratix 10 DX P-Tile Production FPGA אנטוויקלונג קיט אָדער די Intel Agilex F-Series P-Tile ES0 FPGA אנטוויקלונג קיט.
    13. אויסקלייַבן גענעראַטע עקסample פּלאַן צו שאַפֿן אַ פּלאַן עקסampאיר קענען סימולירן און אראפקאפיע צו ייַזנוואַרג. אויב איר סעלעקטירן איינער פון די P-Tile אַנטוויקלונג באָרדז, די מיטל אויף דעם ברעט אָווועררייט די מיטל וואָס איז געווען אויסגעקליבן אין די Intel Quartus Prime פּרויעקט אויב די דעוויסעס זענען אַנדערש. ווען די פּינטלעך פרעגט איר צו ספּעציפיצירן די וועגווייַזער פֿאַר דיין עקסampאין די פּלאַן, איר קענען אָננעמען די פעליקייַט וועגווייַזער, ./intel_pcie_ptile_ast_0_example_design, אָדער קלייַבן אן אנדער וועגווייַזער.
    פיגורע 12. Exampדי דיזיינז טאַב
    Intel FPGA P-Tile Avalon Streaming IP פֿאַר PCI Express Design Example - 12
  13. דריקט ענדיקן. איר קענט ראַטעווען דיין .יפּ file ווען פּראַמפּטיד, אָבער עס איז ניט פארלאנגט צו קענען צו נוצן די עקסample design.
  14. עפענען די עקסampדי פּלאַן פּרויעקט.
  15. קלייַבן די עקסampלאַ פּלאַן פּרויעקט צו דזשענערייט די .סאָף file פֿאַר די גאַנץ עקסample design. דאס file איז וואָס איר אראפקאפיע צו אַ ברעט צו דורכפירן ייַזנוואַרג וועראַפאַקיישאַן.
  16. נאָענט דיין עקסampדי פּלאַן פּרויעקט.
    באַמערקונג אַז איר קענען נישט טוישן די PCIe שטיפט אַלאַקיישאַנז אין די Intel Quartus Prime פּרויעקט. אָבער, צו יז די פּקב רוטינג, איר קענען נעמען אַדוואַנtage פון די שטעג מאַפּאָלע און פּאָולעראַטי ינווערזשאַן פֿעיִקייטן געשטיצט דורך דעם IP.

2.3. סימולאַטינג די פּלאַן עקסample
די סימיאַליישאַן סעטאַפּ ינוואַלווז די נוצן פון אַ וואָרצל פּאָרט ויטאָבוס פאַנגקשאַנאַל מאָדעל (BFM) צו געניטונג די P-טייל Avalon Streaming IP פֿאַר PCIe (DUT) ווי געוויזן אין די פאלגענדע.
פיגור.
פיגורע 13. PIO Design Example Simulation Testbench

Intel FPGA P-Tile Avalon Streaming IP פֿאַר PCI Express Design Example - 13

פֿאַר מער דעטאַילס וועגן די טעסטבענטש און די מאַדזשולז אין עס, אָפּשיקן צו טעסטבענטש אויף בלאַט 15.
די פאלגענדע לויפן דיאַגראַמע ווייזט די סטעפּס צו סימולירן די פּלאַן עקסampלאַ:
פיגורע 14. פּראָצעדור

Intel FPGA P-Tile Avalon Streaming IP פֿאַר PCI Express Design Example - 14

  1.  טוישן צו די טעסטבענטש סימיאַליישאַן וועגווייַזער, / pcie_ed_tb/pcie_ed_tb/sim/ / סימיאַלייטער.
  2. לויפן די סימיאַליישאַן שריפט פֿאַר די סימיאַלייטער פון דיין ברירה. אָפּשיקן צו די טיש אונטן.
  3. פונאַנדערקלייַבן די רעזולטאַטן.

באַמערקונג: P-Tile שטיצט נישט פּאַראַלעל PIPE סימיאַליישאַנז.
טיש 1. סטעפּס צו לויפן סימיאַליישאַן

סימיאַלייטער ארבעטן Directory אינסטרוקציעס
ModelSim* SE, Siemens* EDA QuestaSim*- Intel FPGA Edition <example_design>/pcie_ed_tb/ pcie_ed_tb/sim/mentor/ 1. ינוואָוק vsim (דורך טייפּינג vsim, וואָס ברענגט אַרויף אַ קאַנסאָול פֿענצטער ווו איר קענען לויפן די פאלגענדע קאַמאַנדז).
2. טאָן msim_setup.tcl
באַמערקונג: אַלטערנאַטיוועלי, אַנשטאָט פון סטעפּס 1 און 2, איר קענען דרוקן: vsim -c -do msim_setup.tcl.
3. ld_debug
4. לויפן -אַלע
5. א געראָטן סימיאַליישאַן ענדס מיט די פאלגענדע אָנזאָג, "סימיאַליישאַן פארשטאפט רעכט צו מצליח קאַמפּלישאַן!"
VCS* <example_design>/pcie_ed_tb/ pcie_ed_tb/sim/synopsys/vcs 1. טיפּ sh vcs_setup.sh USER_DEFINED_COMPILE_OPTIONS=”” USER_DEFINED_ELAB_OPTIONS=”-xlrm\ uniq_prior_final” USER_DEFINED_SIM_OPTIONS=””
פארבליבן...
סימיאַלייטער ארבעטן Directory אינסטרוקציעס
    באַמערקונג: דער באַפֿעל אויבן איז אַ איין-שורה באַפֿעל.
2. א געראָטן סימיאַליישאַן ענדס מיט די פאלגענדע אָנזאָג, "סימיאַליישאַן פארשטאפט רעכט צו מצליח קאַמפּלישאַן!"
באַמערקונג: צו לויפן אַ סימיאַליישאַן אין ינטעראַקטיוו מאָדע, נוצן די פאלגענדע סטעפּס: (אויב איר שוין דזשענערייטאַד אַ סימוו עקסעקוטאַבלע אין ניט-ינטעראַקטיוו מאָדע, ויסמעקן די סימוו און סימוו.דיאַדיר)
1. עפֿן די vcs_setup.sh file און לייגן אַ דעבוג אָפּציע צו די VCS באַפֿעל: vcs -debug_access+r
2. צונויפנעמען די פּלאַן עקסample: sh vcs_setup.sh USER_DEFINED_ELAB_OPTIONS=”- xlrm\ uniq_prior_final” SKIP_SIM=1
3. אָנהייב די סימיאַליישאַן אין ינטעראַקטיוו מאָדע:
סימוו -גוי &

דעם טעסטבענטש סימיאַלייץ אַרויף צו אַ Gen4 x16 וואַריאַנט.
די סימיאַליישאַן ריפּאָרץ, "סימיאַליישאַן פארשטאפט רעכט צו דער געראָטן קאַמפּלישאַן" אויב קיין ערראָרס פאַלן.
2.3.1. טעסטבענטש
די טעסטבענטש ניצט אַ פּראָבע שאָפער מאָדולע, altpcietb_bfm_rp_gen4_x16.sv, צו אָנהייבן די קאַנפיגיעריישאַן און זכּרון טראַנזאַקשאַנז. ביי סטאַרטאַפּ, די פּראָבע שאָפער מאָדולע דיספּלייז אינפֿאָרמאַציע פון ​​די וואָרצל פּאָרט און ענדפּוינט קאָנפיגוראַטיאָן ספעיס רעדזשיסטערז, אַזוי איר קענען קאָראַלייט צו די פּאַראַמעטערס וואָס איר האָט ספּעסיפיעד מיט די פּאַראַמעטער עדיטאָר.
די עקסampדי פּלאַן און טעסטבענטש זענען דינאַמיקאַללי דזשענערייטאַד באזירט אויף די קאַנפיגיעריישאַן וואָס איר קלייַבן פֿאַר די P-Tile IP פֿאַר PCIe. די טעסטבענטש ניצט די פּאַראַמעטערס וואָס איר ספּעציפיצירן אין די פּאַראַמעטער עדיטאָר אין Intel Quartus Prime. דעם טעסטבענטש סימיאַלייץ אַרויף צו אַ × 16 פּסי עקספּרעסס לינק ניצן די סיריאַל פּסי עקספּרעסס צובינד. די טעסטבענטש פּלאַן אַלאַוז מער ווי איין פּסי עקספּרעסס לינק צו זיין סימיאַלייטיד אין אַ צייט. די פאלגענדע פיגור גיט אַ הויך מדרגה view פון די PIO פּלאַן עקסample.
פיגורע 15. PIO Design Example Simulation Testbench

Intel FPGA P-Tile Avalon Streaming IP פֿאַר PCI Express Design Example - 15

דער שפּיץ-מדרגה פון די טעסטבענטש ינסטאַנטייץ די פאלגענדע הויפּט מאַדזשולז:

  • altpcietb_bfm_rp_gen4x16.sv — דאָס איז דער וואָרצל פּאָרט PCIe BFM.
    // וועגווייַזער דרך
    /intel_pcie_ptile_ast_0_example_design/pcie_ed_tb/ip/
    pcie_ed_tb/dut_pcie_tb_ip/intel_pcie_ptile_tbed_ /sim
  • pcie_ed_dut.ip: דאָס איז די ענדפּוינט פּלאַן מיט די פּאַראַמעטערס וואָס איר ספּעציפיצירן.
    // וועגווייַזער דרך
    /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
  • pcie_ed_pio0.ip: דער מאָדולע איז אַ ציל און ינישיייטער פון טראַנזאַקשאַנז פֿאַר די PIO פּלאַן עקסample.
    // וועגווייַזער דרך
    /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
  • pcie_ed_sriov0.ip: דער מאָדולע איז אַ ציל און ינישיייטער פון טראַנזאַקשאַנז פֿאַר די SR-IOV פּלאַן עקסample.
    // וועגווייַזער דרך
    /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed

פיגורע 16. SR-IOV פּלאַן עקסample Simulation Testbench

Intel FPGA P-Tile Avalon Streaming IP פֿאַר PCI Express Design Example - 16

אין אַדישאַן, די טעסטבענטש האט רוטינז וואָס דורכפירן די פאלגענדע טאַסקס:

  • דזשענערייץ די רעפֿערענץ זייגער פֿאַר די ענדפּוינט אין די פארלאנגט אָפטקייַט.
  • פּראָווידעס אַ PCI Express באַשטעטיק ביי אָנהייב אַרויף.

פֿאַר מער דעטאַילס וועגן די וואָרצל פּאָרט BFM, אָפּשיקן צו די TestBench קאַפּיטל פון די Intel FPGA P-Tile Avalon סטרימינג IP פֿאַר PCI Express User Guide.
פֿאַרבונדענע אינפֿאָרמאַציע
Intel FPGA P-Tile Avalon סטרימינג IP פֿאַר PCI Express User Guide
2.3.1.1. פּרובירן דרייווער מאָדולע
די פּראָבע שאָפער מאָדולע, intel_pcie_ptile_tbed_hwtcl.v, ינסטאַנטיישאַנז די שפּיץ BFM, altpcietb_bfm_top_rp.v.
די שפּיץ-מדרגה BFM קאַמפּליץ די פאלגענדע טאַסקס:

  1. ינסטאַנטיאַטעס די שאָפער און מאָניטאָר.
  2. ינסטאַנטיאַטעס די וואָרצל פּאָרט BFM.
  3. ינסטאַנטיאַטעס די סיריאַל צובינד.

די קאַנפיגיעריישאַן מאָדולע, altpcietb_g3bfm_configure.v, פּערפאָרמז די פאלגענדע טאַסקס:

  1. קאַנפיגיער און אַסיינז די באַרס.
  2. קאַנפיגיער די וואָרצל פּאָרט און ענדפּוינט.
  3. דיספּלייז פולשטענדיק קאַנפיגיעריישאַן פּלאַץ, BAR, MSI, MSI-X און AER סעטטינגס.

2.3.1.2. PIO Design Example Testbench

די פיגור אונטן ווייזט די PIO פּלאַן עקסampדי כייעראַרקי פון סימיאַליישאַן פּלאַן. די טעסץ פֿאַר די PIO פּלאַן עקסampדי זענען דיפיינד מיט די אַפּפּס_טיפּע_הווטקל פּאַראַמעטער שטעלן צו
3. די טעסץ לויפן אונטער דעם פּאַראַמעטער ווערט זענען דיפיינד אין ebfm_cfg_rp_ep_rootport, find_mem_bar און downstream_loop.
פיגורע 17. PIO Design Exampלע סימולאַטיאָן פּלאַן כייעראַרקי

Intel FPGA P-Tile Avalon Streaming IP פֿאַר PCI Express Design Example - 17

די טעסטבענטש סטאַרץ מיט לינק טריינינג און דערנאָך אַקסעס די קאַנפיגיעריישאַן פּלאַץ פון די IP פֿאַר ינומעריישאַן. א אַרבעט גערופן downstream_loop (דיפיינד אין די וואָרצל פּאָרט
PCIe BFM altpcietb_bfm_rp_gen4_x16.sv) דעמאָלט פּערפאָרמז די PCIe לינק פּרובירן. דעם פּראָבע באשטייט פון די פאלגענדע סטעפּס:

  1. אַרויסגעבן אַ זכּרון שרייַבן באַפֿעל צו שרייַבן אַ איין דוואָרד פון דאַטן אין די אויף-שפּאָן זכּרון הינטער די ענדפּאָינט.
  2. געבן אַ זיקאָרן לייענען באַפֿעל צו לייענען צוריק דאַטן פון די אויף-שפּאָן זכּרון.
  3. פאַרגלייַכן די לייענען דאַטן מיט די שרייַבן דאַטן. אויב זיי גלייַכן, די פּראָבע קאַונץ דאָס ווי אַ פאָרן.
  4. איבערחזרן סטעפּס 1, 2 און 3 פֿאַר 10 יטעריישאַנז.

דער ערשטער זכרון שרייַבן נעמט אָרט אַרום 219 אונדז. עס איז נאכגעגאנגען דורך אַ זכּרון לייענען אין די Avalon-ST RX צובינד פון די P-tile Hard IP פֿאַר PCIe. די TLP פֿאַר קאַמפּלישאַן איז באַלד נאָך די זיקאָרן לייענען בעטן אין די Avalon-ST TX צובינד.
2.3.1.3. SR-IOV פּלאַן עקסample Testbench
די פיגור אונטן ווייזט די SR-IOV פּלאַן עקסampדי כייעראַרקי פון סימיאַליישאַן פּלאַן. די טעסץ פֿאַר די SR-IOV פּלאַן עקסampדי אַרבעט איז גערופֿן sriov_test,
וואָס איז דיפיינד אין altpcietb_bfm_cfbp.sv.
פיגורע 18. SR-IOV פּלאַן עקסampלע סימולאַטיאָן פּלאַן כייעראַרקי

Intel FPGA P-Tile Avalon Streaming IP פֿאַר PCI Express Design Example - 18

די SR-IOV טעסטבענטש שטיצט אַרויף צו צוויי פיזיקאַל פאַנגקשאַנז (PFs) און 32 ווירטואַל פאַנגקשאַנז (VFs) פּער פּף.
די טעסטבענטש סטאַרץ מיט לינק טריינינג און דערנאָך אַקסעס די קאַנפיגיעריישאַן פּלאַץ פון די IP פֿאַר ינומעריישאַן. נאָך דעם, עס פּערפאָרמז די פאלגענדע סטעפּס:

  1. שיקן אַ זיקאָרן שרייַבן בעטן צו אַ פּף נאכגעגאנגען דורך אַ זיקאָרן לייענען בעטן צו לייענען צוריק די זעלבע דאַטן פֿאַר פאַרגלייַך. אויב די לייענען דאַטן גלייַכן די שרייַבן דאַטן, דאָס איז
    אַ פּאַס. דעם פּראָבע איז דורכגעקאָכט דורך די אַרבעט גערופן my_test (דיפיינד אין altpcietb_bfm_cfbp.v). דעם פּראָבע איז ריפּיטיד צוויי מאָל פֿאַר יעדער פּף.
  2. שיקן אַ זיקאָרן שרייַבן בעטן צו אַ VF נאכגעגאנגען דורך אַ זיקאָרן לייענען בעטן צו לייענען צוריק די זעלבע דאַטן פֿאַר פאַרגלייַך. אויב די לייענען דאַטן גלייַכן די שרייַבן דאַטן, דאָס איז
    אַ פּאַס. דעם פּראָבע איז דורכגעקאָכט דורך די אַרבעט גערופן cfbp_target_test (דיפיינד אין altpcietb_bfm_cfbp.v). דער פּראָבע איז ריפּיטיד פֿאַר יעדער VF.

דער ערשטער זכרון שרייבן נעמט אָרט אַרום 263 אונדז. עס איז נאכגעגאנגען דורך אַ זכּרון לייענען אין די Avalon-ST RX צובינד פון PF0 פון די P-tile Hard IP פֿאַר PCIe. די TLP פֿאַר קאַמפּלישאַן איז באַלד נאָך די זיקאָרן לייענען בעטן אין די Avalon-ST TX צובינד.
2.4. קאַמפּיילינג די פּלאַן עקסample

  1. נאַוויגירן צו /intel_pcie_ptile_ast_0_example_design/ און עפענען pcie_ed.qpf.
  2. אויב איר אויסקלייַבן איינער פון די צוויי פאלגענדע אַנטוויקלונג קיץ, די VID-פֿאַרבונדענע סעטטינגס זענען אַרייַנגערעכנט אין די .qsf file פון די דזשענערייטאַד פּלאַן עקסample, און איר זענט נישט פארלאנגט צו לייגן זיי מאַניואַלי. באַמערקונג אַז די סעטטינגס זענען באָרד-ספּעציפיש.
    • Intel Stratix 10 DX P-Tile ES1 FPGA אַנטוויקלונג קיט
    • Intel Stratix 10 DX P-Tile Production FPGA אַנטוויקלונג קיט
    • Intel Agilex F-Series P-Tile ES0 FPGA אַנטוויקלונג קיט
  3. אין די פּראַסעסינג מעניו, אויסקלייַבן אָנהייב זאַמלונג.

2.5. ינסטאָלינג די לינוקס קערנעל דרייווער

איידער איר קענען פּרובירן די פּלאַן עקסampאין ייַזנוואַרג, איר מוזן ינסטאַלירן די לינוקס קערן
שאָפער. איר קענען נוצן דעם שאָפער צו דורכפירן די פאלגענדע טעסץ:
• א PCIe לינק פּראָבע וואָס פּערפאָרמז 100 שרייבט און לייענט
• זכּרון פּלאַץ דוואָרד
לייענט און שרייבט
• קאָנפיגוראַטיאָן ספעיס דוואָרד לייענט און שרייבט
(1)
אין אַדישאַן, איר קענען נוצן די שאָפער צו טוישן די ווערט פון די פאלגענדע פּאַראַמעטערס:
• די BAR איז געניצט
• די אויסגעקליבן מיטל (דורך ספּעציפיצירן די ויטאָבוס, מיטל און פֿונקציע (בדף) נומערן פֿאַר
די מיטל)
פאַרענדיקן די פאלגענדע סטעפּס צו ינסטאַלירן די קערן שאָפער:

  1. נאַוויגירן צו ./software/kernel/linux אונטער די עקסampדי פּלאַן דור וועגווייַזער.
  2. טוישן די פּערמישאַנז אויף די ינסטאַלירונג, לאָדן און אַנלאָוד files:
    $ טשמאָד 777 ינסטאַלירן לאָדן אַנלאָוד
  3. ינסטאַלירן די שאָפער:
    $ sudo ./install
  4. באַשטעטיקן די ינסטאַלירונג פון די שאָפער:
    $ lsmod | grep intel_fpga_pcie_drv
    דערוואַרט רעזולטאַט:
    intel_fpga_pcie_drv 17792 0
  5. באַשטעטיקן אַז לינוקס אנערקענט די PCIe פּלאַן עקסampלאַ:
    $ lspci -d 1172:000 -v | grep intel_fpga_pcie_drv
    באַמערקונג: אויב איר האָט פארענדערט די פאַרקויפער שייַן, פאַרבייַטן די נייַע פאַרקויפער שייַן פֿאַר ינטעל ס
    פאַרקויפער שייַן אין דעם באַפֿעל.
    דערוואַרט רעזולטאַט:
    קערנעל שאָפער אין נוצן: intel_fpga_pcie_drv

2.6. לויפן די פּלאַן עקסample
דאָ זענען די פּראָבע אַפּעריישאַנז איר קענען דורכפירן אויף די P-Tile Avalon-ST PCIe פּלאַן עקסamples:

  1. אין דעם באַניצער פירער, די טערמינען וואָרט, DWORD און QWORD האָבן די זעלבע טייַטש ווי אין די PCI Express Base Specification. א וואָרט איז 16 ביץ, אַ DWORD איז 32 ביץ, און אַ QWORD איז 64 ביץ.

טיש 2. טעסט אָפּעראַטיאָנס געשטיצט דורך די P-Tile Avalon-ST PCIe Design Examples

 אָפּעראַטיאָנס  פארלאנגט BAR געשטיצט דורך P-Tile Avalon-ST PCIe Design Example
0: לינק פּרובירן - 100 שרייבט און לייענען 0 יא
1: שרייב זיקאָרן פּלאַץ 0 יא
2: לייענען זכּרון פּלאַץ 0 יא
3: שרייב קאַנפיגיעריישאַן פּלאַץ N/A יא
4: לייענען קאַנפיגיעריישאַן פּלאַץ N/A יא
5: טוישן BAR N/A יא
6: טוישן מיטל N/A יא
7: געבן SR-IOV N/A יאָ (*)
8: טאָן אַ לינק פּרובירן פֿאַר יעדער ענייבאַלד ווירטואַל פֿונקציע בילאָנגינג צו די קראַנט מיטל  N/A  יאָ (*)
9: דורכפירן DMA N/A ניין
10: פאַרלאָזן פּראָגראַם N/A יא

באַמערקונג: (*) די פּראָבע אַפּעריישאַנז זענען בארעכטיגט בלויז ווען די SR-IOV פּלאַן עקסample איז אויסגעקליבן.
2.6.1. לויפן די PIO Design Example

  1. נאַוויגירן צו ./software/user/exampלאַ אונטער די פּלאַן עקסampדי וועגווייַזער.
  2. קאַמפּייל די פּלאַן עקסampדי אַפּלאַקיישאַן:
    $ מאַכן
  3. לויפן די פּראָבע:
    $ sudo ./intel_fpga_pcie_link_test
    איר קענען לויפן די Intel FPGA IP PCIe לינק פּרובירן אין מאַנואַל אָדער אָטאַמאַטיק מאָדע. קלייַבן פון:
    • אין אָטאַמאַטיק מאָדע, די אַפּלאַקיישאַן אויטאָמאַטיש סאַלעקץ די מיטל. דער פּראָבע סאַלעקץ די Intel PCIe מיטל מיט די לאָואַסט BDF דורך וואָס ריכטן די פאַרקויפער שייַן.
    דער פּראָבע אויך סאַלעקץ די לאָואַסט בנימצא BAR.
    • אין מאַנואַל מאָדע, די פּראָבע פראגעס איר פֿאַר די ויטאָבוס, מיטל, און פֿונקציע נומער און BAR.
    פֿאַר די Intel Stratix 10 DX אָדער Intel Agilex Development Kit, איר קענען באַשטימען די
    BDF דורך טייפּינג די פאלגענדע באַפֿעל:
    $ lspci -d 1172:
    4. דאָ זענען סampדי טראַנסקריפּץ פֿאַר אָטאַמאַטיק און מאַנואַל מאָדעס:
    אָטאַמאַטיק מאָדע:

Intel FPGA P-Tile Avalon Streaming IP פֿאַר PCI Express Design Example - 19Intel FPGA P-Tile Avalon Streaming IP פֿאַר PCI Express Design Example - 20

מאַנואַל מאָדע:

Intel FPGA P-Tile Avalon Streaming IP פֿאַר PCI Express Design Example - 21

פֿאַרבונדענע אינפֿאָרמאַציע
PCIe לינק ינספּעקטאָר איבערview
ניצן די PCIe לינק ינספּעקטאָר צו מאָניטאָר די לינק אין די גשמיות, דאַטאַ לינק און טראַנסאַקטיאָן לייַערס.
2.6.2. פליסנדיק די SR-IOV דיזיין עקסample

דאָ זענען די סטעפּס צו פּרובירן די SR-IOV פּלאַן עקסampלי אויף ייַזנוואַרג:

  1. לויפן די Intel FPGA IP PCIe לינק פּרובירן דורך לויפן די sudo ./
    intel_fpga_pcie_link_test באַפֿעל און סעלעקטירן דעם אָפּציע 1:
    מאַניואַלי סעלעקטירן אַ מיטל.
  2. אַרייַן די BDF פון די גשמיות פונקציע פֿאַר וואָס די ווירטואַל פאַנגקשאַנז זענען אַלאַקייטיד.
  3. אַרייַן BAR "0" צו גיינ ווייַטער צו די פּרובירן מעניו.
  4. אַרייַן אָפּציע 7 צו געבן SR-IOV פֿאַר דעם קראַנט מיטל.
  5. אַרייַן די נומער פון ווירטואַל פאַנגקשאַנז צו זיין ענייבאַלד פֿאַר דעם קראַנט מיטל.
    Intel FPGA P-Tile Avalon Streaming IP פֿאַר PCI Express Design Example - 22
  6. אַרייַן אָפּציע 8 צו דורכפירן אַ לינק פּראָבע פֿאַר יעדער ענייבאַלד ווירטואַל פֿונקציע אַלאַקייטיד פֿאַר די גשמיות פֿונקציע. די לינק פּרובירן אַפּלאַקיישאַן וועט טאָן 100 זכּרון שרייבט מיט אַ איין דוואָרד פון דאַטן יעדער און דאַן לייענען די דאַטן צוריק פֿאַר קאָנטראָלירונג. די אַפּלאַקיישאַן וועט דרוקן די נומער פון ווירטואַל פאַנגקשאַנז וואָס האָבן דורכגעקאָכט די לינק פּרובירן אין די סוף פון די טעסטינג.
    Intel FPGA P-Tile Avalon Streaming IP פֿאַר PCI Express Design Example - 237. אין אַ נייַ וואָקזאַל, לויפן די lspci –d 1172: | grep -c "Altera" באַפֿעל צו באַשטעטיקן די ינומעריישאַן פון PFs און VFs. דער דערוואַרט רעזולטאַט איז די סאַכאַקל פון די נומער פון גשמיות פאַנגקשאַנז און נומער פון ווירטואַל פאַנגקשאַנז.

Intel FPGA P-Tile Avalon Streaming IP פֿאַר PCI Express Design Example - 24

P-tile Avalon Streaming IP פֿאַר PCI Express Design

Example User Guide Archives

Intel Quartus Prime ווערסיע באַניצער גייד
21.2 P-tile Avalon Streaming IP פֿאַר PCI Express Design Exampדער באַניצער גייד
20.3 P-tile Avalon Streaming IP פֿאַר PCI Express Design Exampדער באַניצער גייד
20.2 P-tile Avalon Streaming IP פֿאַר PCI Express Design Exampדער באַניצער גייד
20.1 P-tile Avalon Streaming IP פֿאַר PCI Express Design Exampדער באַניצער גייד
19.4 P-tile Avalon Streaming IP פֿאַר PCI Express Design Exampדער באַניצער גייד
19.1.1 P-tile Avalon Streaming IP פֿאַר PCI Express Design Exampדער באַניצער גייד

Intel Corporation. אלע רעכטן רעזערווירט. ינטעל, די ינטעל לאָגאָ און אנדערע ינטעל מאַרקס זענען טריידמאַרקס פון ינטעל קאָרפּאָראַטיאָן אָדער זייַן סאַבסידיעריז. ינטעל וואָראַנטיז פאָרשטעלונג פון זייַן FPGA און סעמיקאַנדאַקטער פּראָדוקטן צו קראַנט ספּעסאַפאַקיישאַנז אין לויט מיט ינטעל ס נאָרמאַל וואָראַנטי, אָבער ריזערווז די רעכט צו מאַכן ענדערונגען צו קיין פּראָדוקטן און באַדינונגס אין קיין צייט אָן באַמערקן. ינטעל אַסומז קיין פֿאַראַנטוואָרטלעכקייט אָדער אַכרייַעס וואָס איז שטייענדיק פֿון די אַפּלאַקיישאַן אָדער נוצן פון קיין אינפֿאָרמאַציע, פּראָדוקט אָדער דינסט דיסקרייבד דאָ, אַחוץ ווי ינטעל איז עקספּרעסלי מסכים צו שרייבן. ינטעל קאַסטאַמערז זענען אַדווייזד צו קריגן די לעצטע ווערסיע פון ​​די מיטל ספּעסאַפאַקיישאַנז איידער זיי פאַרלאָזנ אויף קיין ארויס אינפֿאָרמאַציע און איידער פּלייסינג אָרדערס פֿאַר פּראָדוקטן אָדער באַדינונגס. * אנדערע נעמען און בראַנדז קען זיין קליימד ווי די פאַרמאָג פון אנדערע.
יסאָ
9001:2015
רעגיסטרירט

דאָקומענט רעוויזיע געשיכטע פֿאַר די Intel P-Tile Avalon

סטרימינג שווער IP פֿאַר PCIe Design Exampדער באַניצער גייד

דאָקומענט ווערסיע Intel Quartus Prime ווערסיע IP ווערסיע ענדערונגען
2021.10.04 21.3 6.0.0 טשיינדזשד די געשטיצט קאַנפיגיעריישאַנז פֿאַר די SR-IOV פּלאַן עקסampפון Gen3 x16 EP און Gen4 x16 EP צו Gen3 x8 EP און Gen4 x8 EP אין די פאַנגקשאַנאַל באַשרייַבונג פֿאַר די איין וואָרצל י / אָ ווירטואַליזאַטיאָן (SR-IOV) פּלאַן עקסample אָפּטיילונג.
צוגעלייגט שטיצן פֿאַר די Intel Stratix 10 DX P-tile Production FPGA אנטוויקלונג קיט צו די דזשענערייטינג די פּלאַן עקס.ample אָפּטיילונג.
2021.07.01 21.2 5.0.0 אַוועקגענומען די סימיאַליישאַן וואַוועפאָרמס פֿאַר די PIO און SR-IOV פּלאַן עקסampפון די אָפּטיילונג סימולאַטינג די פּלאַן עקסample.
דערהייַנטיקט די באַפֿעל צו ווייַזן די BDF אין דער אָפּטיילונג
לויפן די PIO Design Example.
2020.10.05 20.3 3.1.0 אַוועקגענומען די רעדזשיסטערס אָפּטיילונג זינט די Avalon Streaming פּלאַן עקסampליי האָבן קיין קאָנטראָל רעגיסטרירן.
2020.07.10 20.2 3.0.0 אַדדעד סימיאַליישאַן וואַוועפאָרמס, פּראָבע פאַל דיסקריפּשאַנז און פּראָבע רעזולטאַט דיסקריפּשאַנז פֿאַר די פּלאַן עקסamples.
צוגעגעבן סימיאַליישאַן ינסטראַקשאַנז פֿאַר די ModelSim סימיאַלייטער צו די סימולאַטינג די פּלאַן עקסample אָפּטיילונג.
2020.05.07 20.1 2.0.0 דערהייַנטיקט דעם דאָקומענט טיטל צו Intel FPGA P-Tile Avalon סטרימינג IP פֿאַר PCI Express Design Exampדער באַניצער גייד צו טרעפן נייַע לעגאַל נאַמינג גיידליינז.
דערהייַנטיקט די VCS ינטעראַקטיוו מאָדע סימיאַליישאַן באַפֿעל.
2019.12.16 19.4 1.1.0 צוגעגעבן SR-IOV פּלאַן עקסample description.
2019.11.13 19.3 1.0.0 צוגעגעבן Gen4 x8 Endpoint און Gen3 x8 Endpoint צו דער רשימה פון שטיצט קאַנפיגיעריישאַנז.
2019.05.03 19.1.1 1.0.0 ערשט מעלדונג.

Intel Corporation. אלע רעכטן רעזערווירט. ינטעל, די ינטעל לאָגאָ און אנדערע ינטעל מאַרקס זענען טריידמאַרקס פון ינטעל קאָרפּאָראַטיאָן אָדער זייַן סאַבסידיעריז. ינטעל וואָראַנטיז פאָרשטעלונג פון זייַן FPGA און סעמיקאַנדאַקטער פּראָדוקטן צו קראַנט ספּעסאַפאַקיישאַנז אין לויט מיט ינטעל ס נאָרמאַל וואָראַנטי, אָבער ריזערווז די רעכט צו מאַכן ענדערונגען צו קיין פּראָדוקטן און באַדינונגס אין קיין צייט אָן באַמערקן. ינטעל אַסומז קיין פֿאַראַנטוואָרטלעכקייט אָדער אַכרייַעס וואָס איז שטייענדיק פֿון די אַפּלאַקיישאַן אָדער נוצן פון קיין אינפֿאָרמאַציע, פּראָדוקט אָדער דינסט דיסקרייבד דאָ, אַחוץ ווי ינטעל איז עקספּרעסלי מסכים צו שרייבן. ינטעל קאַסטאַמערז זענען אַדווייזד צו קריגן די לעצטע ווערסיע פון ​​די מיטל ספּעסאַפאַקיישאַנז איידער זיי פאַרלאָזנ אויף קיין ארויס אינפֿאָרמאַציע און איידער פּלייסינג אָרדערס פֿאַר פּראָדוקטן אָדער באַדינונגס. * אנדערע נעמען און בראַנדז קען זיין קליימד ווי די פאַרמאָג פון אנדערע.
יסאָ
9001:2015
רעגיסטרירט

ינטעל לאָגאָסימבאָל אָנליין ווערסיע
Intel FPGA P-Tile Avalon Streaming IP פֿאַר PCI Express Design Example - בילדל שיקן באַמערקונגען
שייַן: 683038
UG-20234
ווערסיע: 2021.10.04

דאָקומענטן / רעסאָורסעס

Intel FPGA P-Tile Avalon Streaming IP פֿאַר PCI Express Design Example [pdfבאַניצער גייד
FPGA P-Tile, Avalon Streaming IP פֿאַר PCI Express Design Example, FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampלע, פפּגאַ פּ-טייל אַוואַלאָן סטרימינג IP

רעפערענצן

Related Posts

לאָזן אַ באַמערקונג

דיין בליצפּאָסט אַדרעס וועט נישט זיין ארויס. פארלאנגט פעלדער זענען אנגעצייכנט *