इंटेल® FPGA पी-टाइल एवलॉन ®
पीसीआई एक्सप्रेस के लिए स्ट्रीमिंग आईपी*
डिजाइन पूर्वampले उपयोगकर्ता गाइड
Intel® के लिए अपडेट किया गया
क्वार्टस® प्राइम डिज़ाइन सुइट: 21.3
आईपी ​​संस्करण: 6.0.0
उपयोगकर्ता गाइड

डिजाइन पूर्वampले विवरण

1.1. प्रोग्राम्ड इनपुट/आउटपुट (पीआईओ) डिज़ाइन उदाहरण के लिए कार्यात्मक विवरणample

पीआईओ डिजाइन एक्सampफ़ाइल होस्ट प्रोसेसर से लक्ष्य डिवाइस तक मेमोरी ट्रांसफ़र करती है। इस उदाहरण मेंample, होस्ट प्रोसेसर सिंगल-dword MemRd और emWr का अनुरोध करता है
टीएलपी.
पीआईओ डिजाइन एक्सample स्वचालित रूप से बनाता है fileइंटेल प्राइम सॉफ्टवेयर में अनुकरण और संकलन के लिए आवश्यक है। डिज़ाइन एक्सampयह पैरामीटर की एक विस्तृत श्रृंखला को कवर करता है। हालाँकि, यह PCIe के लिए P-Tile हार्ड IP के सभी संभावित पैरामीटराइजेशन को कवर नहीं करता है।
यह डिजाइन पूर्वampले में निम्नलिखित घटक शामिल हैं:

• आपके द्वारा निर्दिष्ट मापदंडों के साथ जनरेट किया गया P-Tile Avalon Streaming Hard IP Endpoint variant (DUT)। यह घटक प्राप्त TLP डेटा को PIO एप्लिकेशन तक पहुंचाता है
• पीआईओ एप्लीकेशन (एपीपीएस) घटक, जो पीसीआई एक्सप्रेस टीएलपी और सरल एवलॉन-एमएम के बीच आवश्यक अनुवाद करता है, ऑनचिप मेमोरी में लिखता और पढ़ता है।
• एक ऑन-चिप मेमोरी (MEM) घटक। 1×16 डिज़ाइन उदाहरण के लिएampले, ऑन-चिप मेमोरी में एक 16 KB मेमोरी ब्लॉक होता है। 2×8 डिज़ाइन के लिएampऑन-चिप मेमोरी में दो 16 KB मेमोरी ब्लॉक होते हैं।
• रीसेट रिलीज़ आईपी: यह आईपी तब तक कंट्रोल सर्किट को रीसेट में रखता है जब तक कि डिवाइस पूरी तरह से यूजर मोड में प्रवेश नहीं कर जाता। FPGA यह संकेत देने के लिए INIT_DONE आउटपुट को जोर देता है कि डिवाइस यूजर मोड में है। रीसेट रिलीज़ आईपी आंतरिक INIT_DONE सिग्नल का उल्टा संस्करण उत्पन्न करता है ताकि nINIT_DONE आउटपुट बनाया जा सके जिसका उपयोग आप अपने डिज़ाइन के लिए कर सकते हैं। nINIT_DONE सिग्नल तब तक उच्च रहता है जब तक कि पूरा डिवाइस यूजर मोड में प्रवेश नहीं कर जाता। nINIT_DONE जोर देने (कम) के बाद, सभी तर्क यूजर मोड में होते हैं और सामान्य रूप से काम करते हैं। आप निम्न में से किसी एक तरीके से nINIT_DONE सिग्नल का उपयोग कर सकते हैं:
  • बाह्य या आंतरिक रीसेट को गेट करने के लिए।
  • ट्रांसीवर और I/O PLLs को रीसेट इनपुट गेट करने के लिए।
  • डिज़ाइन ब्लॉकों जैसे कि एम्बेडेड मेमोरी ब्लॉक, स्टेट मशीन और शिफ्ट रजिस्टरों के लेखन को सक्षम करने के लिए।
  • अपने डिज़ाइन में रजिस्टर रीसेट इनपुट पोर्ट को सिंक्रोनस रूप से चलाने के लिए।

सिमुलेशन टेस्टबेंच पीआईओ डिज़ाइन उदाहरण को दर्शाता हैampलक्ष्य समापन बिंदु के साथ इंटरफेस करने के लिए एक रूट पोर्ट और एक रूट पोर्ट BFM।
इंटेल कॉर्पोरेशन। सर्वाधिकार सुरक्षित। Intel, Intel लोगो और अन्य Intel चिह्न Intel Corporation या उसकी सहायक कंपनियों के ट्रेडमार्क हैं। Intel अपने FPGA और सेमीकंडक्टर उत्पादों के प्रदर्शन को Intel की मानक वारंटी के अनुसार वर्तमान विनिर्देशों के अनुसार वारंट करता है, लेकिन बिना किसी सूचना के किसी भी समय किसी भी उत्पाद और सेवाओं में परिवर्तन करने का अधिकार सुरक्षित रखता है। इंटेल यहां वर्णित किसी भी जानकारी, उत्पाद या सेवा के आवेदन या उपयोग से उत्पन्न होने वाली कोई जिम्मेदारी या दायित्व नहीं लेता है, सिवाय इसके कि इंटेल द्वारा लिखित रूप से सहमति व्यक्त की गई है। Intel ग्राहकों को सलाह दी जाती है कि किसी भी प्रकाशित जानकारी पर भरोसा करने से पहले और उत्पादों या सेवाओं के लिए ऑर्डर देने से पहले डिवाइस विनिर्देशों का नवीनतम संस्करण प्राप्त करें। *अन्य नामों और ब्रांडों पर दूसरों की संपत्ति के रूप में दावा किया जा सकता है।
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चित्र 1. प्लेटफ़ॉर्म डिज़ाइनर PIO 1×16 डिज़ाइन उदाहरण के लिए ब्लॉक आरेखample सिमुलेशन टेस्टबेंच

चित्र 2. प्लेटफ़ॉर्म डिज़ाइनर PIO 2×8 डिज़ाइन उदाहरण के लिए ब्लॉक आरेखample सिमुलेशन टेस्टबेंच

परीक्षण कार्यक्रम ऑन-चिप मेमोरी में एक ही स्थान से डेटा लिखता है और वापस पढ़ता है। यह पढ़े गए डेटा की तुलना अपेक्षित परिणाम से करता है। यदि कोई त्रुटि नहीं होती है, तो परीक्षण रिपोर्ट करता है, "सफलतापूर्वक पूरा होने के कारण सिमुलेशन बंद हो गया"। पी-टाइल एवलॉन
स्ट्रीमिंग डिज़ाइन पूर्वample निम्नलिखित कॉन्फ़िगरेशन का समर्थन करता है:

• Gen4 x16 समापन बिंदु
• Gen3 x16 समापन बिंदु
• Gen4 x8x8 समापन बिंदु
• Gen3 x8x8 समापन बिंदु

टिप्पणी: PCIe x8x8 PIO डिज़ाइन उदाहरण के लिए सिमुलेशन टेस्टबेंचample को एकल PCIe x8 लिंक के लिए कॉन्फ़िगर किया गया है, हालांकि वास्तविक डिज़ाइन दो PCIe x8 लिंक को कार्यान्वित करता है।
टिप्पणी: यह डिजाइन पूर्वample केवल PCI Express के लिए P-टाइल Avalon स्ट्रीमिंग आईपी के पैरामीटर संपादक में डिफ़ॉल्ट सेटिंग्स का समर्थन करता है।
चित्र 3. पी-टाइल एवलॉन स्ट्रीमिंग पीसीआई एक्सप्रेस 1×16 पीआईओ डिज़ाइन एक्स के लिए प्लेटफ़ॉर्म डिज़ाइनर सिस्टम सामग्रीample
प्लेटफ़ॉर्म डिज़ाइनर इस डिज़ाइन को Gen4 x16 वेरिएंट तक के लिए तैयार करता है।

चित्र 4. पी-टाइल एवलॉन स्ट्रीमिंग पीसीआई एक्सप्रेस 2×8 पीआईओ डिज़ाइन एक्स के लिए प्लेटफ़ॉर्म डिज़ाइनर सिस्टम सामग्रीample
प्लेटफ़ॉर्म डिज़ाइनर इस डिज़ाइन को Gen4 x8x8 वेरिएंट तक के लिए तैयार करता है।

1.2. सिंगल रूट I/O वर्चुअलाइजेशन (SR-IOV) डिज़ाइन उदाहरण के लिए कार्यात्मक विवरणample
एसआर-आईओवी डिजाइन एक्सample होस्ट प्रोसेसर से टारगेट डिवाइस तक मेमोरी ट्रांसफर करता है। यह दो PF और प्रति PF 32 VF तक का समर्थन करता है।
एसआर-आईओवी डिजाइन एक्सample स्वचालित रूप से बनाता है fileइंटेल क्वार्टस प्राइम सॉफ्टवेयर में सिम्युलेट और संकलित करना आवश्यक है। आप संकलित डिज़ाइन को डाउनलोड कर सकते हैं
एक इंटेल स्ट्रैटिक्स® 10 डीएक्स डेवलपमेंट किट या एक इंटेल एजिलेक्स™ डेवलपमेंट किट।
यह डिजाइन पूर्वampले में निम्नलिखित घटक शामिल हैं:

• आपके द्वारा निर्दिष्ट मापदंडों के साथ जनरेट किया गया P-Tile Avalon Streaming (Avalon-ST) IP एंडपॉइंट वैरिएंट (DUT)। यह घटक प्राप्त TLP डेटा को SR-IOV एप्लिकेशन पर ले जाता है।
• SR-IOV एप्लीकेशन (APPS) घटक, जो PCI Express TLPs और सरल Avalon-ST के बीच आवश्यक अनुवाद करता है और ऑन-चिप मेमोरी में लिखता और पढ़ता है। SR-IOV APPS घटक के लिए, मेमोरी रीड TLP डेटा के साथ एक पूर्णता उत्पन्न करेगा।
  • SR-IOV डिज़ाइन के लिएampदो पीएफ और प्रति पीएफ 32 वीएफ के साथ, 66 मेमोरी स्थान हैं जो डिजाइन में उपलब्ध हैंampदो PF दो मेमोरी स्थानों तक पहुँच सकते हैं, जबकि 64 VF (2 x 32) 64 मेमोरी स्थानों तक पहुँच सकते हैं।
• एक रीसेट रिलीज आईपी.
  सिमुलेशन टेस्टबेंच SR-IOV डिज़ाइन उदाहरण को दर्शाता हैampलक्ष्य समापन बिंदु के साथ इंटरफेस करने के लिए एक रूट पोर्ट और एक रूट पोर्ट BFM।

चित्र 5. प्लेटफ़ॉर्म डिज़ाइनर SR-IOV 1×16 डिज़ाइन उदाहरण के लिए ब्लॉक आरेखample सिमुलेशन टेस्टबेंच

चित्र 6. प्लेटफ़ॉर्म डिज़ाइनर SR-IOV 2×8 डिज़ाइन उदाहरण के लिए ब्लॉक आरेखample सिमुलेशन टेस्टबेंच

परीक्षण कार्यक्रम ऑन-चिप मेमोरी में एक ही स्थान से 2 PF और 32 VF प्रति PF पर डेटा लिखता है और वापस पढ़ता है। यह पढ़े गए डेटा की तुलना अपेक्षित डेटा से करता है
परिणाम। यदि कोई त्रुटि नहीं होती है, तो परीक्षण रिपोर्ट करता है, "सफलतापूर्वक पूरा होने के कारण सिमुलेशन रोक दिया गया"।
एसआर-आईओवी डिजाइन एक्सample निम्नलिखित कॉन्फ़िगरेशन का समर्थन करता है:

• Gen4 x16 समापन बिंदु
• Gen3 x16 समापन बिंदु
• Gen4 x8x8 समापन बिंदु
• Gen3 x8x8 समापन बिंदु

चित्र 7. PCI Express 1×16 डिज़ाइन Ex के लिए SR-IOV के साथ P-टाइल एवलॉन-ST के लिए प्लेटफ़ॉर्म डिज़ाइनर सिस्टम सामग्रीample

चित्र 8. PCI Express 2×8 डिज़ाइन Ex के लिए SR-IOV के साथ P-टाइल एवलॉन-ST के लिए प्लेटफ़ॉर्म डिज़ाइनर सिस्टम सामग्रीample

तुरत प्रारम्भ निर्देशिका

इंटेल क्वार्टस प्राइम सॉफ्टवेयर का उपयोग करके, आप एक प्रोग्राम्ड I/O (PIO) डिज़ाइन उत्पन्न कर सकते हैंampइंटेल FPGA P-टाइल एवलॉन-एसटी हार्ड आईपी के लिए पीसीआई एक्सप्रेस* आईपी कोर के लिए फ़ाइल। उत्पन्न डिज़ाइन उदाहरणample आपके द्वारा निर्दिष्ट मापदंडों को दर्शाता है। पीआईओ उदाहरणampयह होस्ट प्रोसेसर से डेटा को लक्ष्य डिवाइस में स्थानांतरित करता है। यह कम बैंडविड्थ अनुप्रयोगों के लिए उपयुक्त है। यह डिज़ाइनample स्वचालित रूप से बनाता है fileइंटेल क्वार्टस प्राइम सॉफ्टवेयर में सिम्युलेट और संकलित करना आवश्यक है। आप संकलित डिज़ाइन को अपने FPGA डेवलपमेंट बोर्ड पर डाउनलोड कर सकते हैं। कस्टम हार्डवेयर पर डाउनलोड करने के लिए, इंटेल क्वार्टस प्राइम सेटिंग्स को अपडेट करें File (.qsf) सही पिन असाइनमेंट के साथ. चित्र 9. डिजाइन पूर्व के लिए विकास कदमample

इंटेल कॉर्पोरेशन। सर्वाधिकार सुरक्षित। Intel, Intel लोगो और अन्य Intel चिह्न Intel Corporation या उसकी सहायक कंपनियों के ट्रेडमार्क हैं। Intel अपने FPGA और सेमीकंडक्टर उत्पादों के प्रदर्शन को Intel की मानक वारंटी के अनुसार वर्तमान विनिर्देशों के अनुसार वारंट करता है, लेकिन बिना किसी सूचना के किसी भी समय किसी भी उत्पाद और सेवाओं में परिवर्तन करने का अधिकार सुरक्षित रखता है। इंटेल यहां वर्णित किसी भी जानकारी, उत्पाद या सेवा के आवेदन या उपयोग से उत्पन्न होने वाली कोई जिम्मेदारी या दायित्व नहीं लेता है, सिवाय इसके कि इंटेल द्वारा लिखित रूप से सहमति व्यक्त की गई है। Intel ग्राहकों को सलाह दी जाती है कि किसी भी प्रकाशित जानकारी पर भरोसा करने से पहले और उत्पादों या सेवाओं के लिए ऑर्डर देने से पहले डिवाइस विनिर्देशों का नवीनतम संस्करण प्राप्त करें। *अन्य नामों और ब्रांडों पर दूसरों की संपत्ति के रूप में दावा किया जा सकता है।
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2.1. निर्देशिका संरचना
चित्र 10. जेनरेटेड डिज़ाइन उदाहरण के लिए निर्देशिका संरचनाample

2.2. डिज़ाइन उदाहरण तैयार करनाample
चित्र 11. प्रक्रिया

1. इंटेल क्वार्टस प्राइम प्रो संस्करण सॉफ्टवेयर में, एक नया प्रोजेक्ट बनाएं (File ➤ नया प्रोजेक्ट विज़ार्ड).
2. निर्देशिका, नाम और शीर्ष-स्तरीय इकाई निर्दिष्ट करें.
3. प्रोजेक्ट प्रकार के लिए, डिफ़ॉल्ट मान, खाली प्रोजेक्ट स्वीकार करें। अगला क्लिक करें।
4. जोड़ने के लिए Fileअगला क्लिक करें.
5. फैमिली के अंतर्गत फैमिली, डिवाइस और बोर्ड सेटिंग्स के लिए, इंटेल एजिलेक्स या इंटेल स्ट्रैटिक्स 10 का चयन करें।
6. यदि आपने अंतिम चरण में Intel Stratix 10 का चयन किया है, तो डिवाइस पुल-डाउन मेनू में Stratix 10 DX का चयन करें।
7. अपने डिज़ाइन के लिए लक्ष्य डिवाइस का चयन करें.
8. समाप्त पर क्लिक करें.
9. आईपी ​​कैटलॉग में PCI Express के लिए Intel P-Tile Avalon-ST Hard IP का पता लगाएं और उसे जोड़ें।
10. नए IP वैरिएंट डायलॉग बॉक्स में, अपने IP के लिए नाम निर्दिष्ट करें। Create पर क्लिक करें।
11. शीर्ष-स्तरीय सेटिंग्स और PCIe* सेटिंग्स टैब पर, अपने IP भिन्नता के लिए पैरामीटर निर्दिष्ट करें। यदि आप SR-IOV डिज़ाइन का उपयोग कर रहे हैंampले, SR-IOV को सक्षम करने के लिए निम्नलिखित चरण करें:
    a. PCIe* PCI Express / PCI Capabilities टैब के अंतर्गत PCIe* डिवाइस टैब पर, एकाधिक भौतिक फ़ंक्शन सक्षम करें बॉक्स को चेक करें।
    बी. PCIe* मल्टीफ़ंक्शन और SR-IOV सिस्टम सेटिंग टैब पर, SR-IOV समर्थन सक्षम करें बॉक्स को चेक करें और PFs और VFs की संख्या निर्दिष्ट करें। x8 कॉन्फ़िगरेशन के लिए, PCIe0 और PCIe1 टैब दोनों के लिए कई भौतिक फ़ंक्शन सक्षम करें और SR-IOV समर्थन सक्षम करें बॉक्स को चेक करें।
    c. PCIe* PCI Express / PCI Capabilities टैब के अंतर्गत PCIe* MSI-X टैब पर, आवश्यकतानुसार MSI-X सुविधा को सक्षम करें।
    d. PCIe* बेस एड्रेस रजिस्टर टैब पर, PF और VF दोनों के लिए BAR0 सक्षम करें।
    ई. इस डिज़ाइन के लिए अन्य पैरामीटर सेटिंग्स समर्थित नहीं हैंampले.
12. पूर्व परampडिज़ाइन टैब पर, निम्नलिखित चयन करें:
    क. उदाहरण के लिएampले डिजाइन Files, सिमुलेशन और संश्लेषण विकल्प चालू करें।
    यदि आपको इन सिमुलेशन या संश्लेषण की आवश्यकता नहीं है fileसंबंधित विकल्प(ओं) को बंद छोड़ने से निर्यात में काफी कमी आती हैampले डिजाइन पीढ़ी का समय.
    ख. जनरेटेड एचडीएल प्रारूप के लिए, वर्तमान रिलीज़ में केवल वेरिलॉग उपलब्ध है।
    c. टारगेट डेवलपमेंट किट के लिए, Intel Stratix 10 DX P-Tile ES1 FPGA डेवलपमेंट किट, Intel Stratix 10 DX P-Tile प्रोडक्शन FPGA डेवलपमेंट किट या Intel Agilex F-Series P-Tile ES0 FPGA डेवलपमेंट किट में से किसी एक का चयन करें।
    13. जनरेट एक्स चुनेंample Design एक डिज़ाइन उदाहरण बनाने के लिएampफ़ाइल जिसे आप सिम्युलेट कर सकते हैं और हार्डवेयर पर डाउनलोड कर सकते हैं। यदि आप P-Tile डेवलपमेंट बोर्ड में से किसी एक को चुनते हैं, तो उस बोर्ड पर डिवाइस Intel Quartus Prime प्रोजेक्ट में पहले से चयनित डिवाइस को ओवरराइट कर देता है यदि डिवाइस अलग-अलग हैं। जब प्रॉम्प्ट आपसे आपके एक्स के लिए निर्देशिका निर्दिष्ट करने के लिए कहता हैample डिज़ाइन, आप डिफ़ॉल्ट निर्देशिका को स्वीकार कर सकते हैं, ./intel_pcie_ptile_ast_0_example_design, या कोई अन्य निर्देशिका चुनें.
    चित्र 12. Example डिज़ाइन टैब
    
13. समाप्त क्लिक करें। आप अपना .ip सहेज सकते हैं file जब संकेत दिया जाए, लेकिन पूर्व का उपयोग करने में सक्षम होना आवश्यक नहीं हैampले डिजाइन।
14. पूर्व खोलेंampले डिजाइन परियोजना.
15. पूर्व संकलित करेंamp.sof उत्पन्न करने के लिए le डिज़ाइन प्रोजेक्ट file पूर्ण पूर्व के लिएampले डिजाइन. यह file यह वह है जिसे आप हार्डवेयर सत्यापन करने के लिए बोर्ड पर डाउनलोड करते हैं।
16. अपने पूर्व को बंद करेंampले डिजाइन परियोजना.
    ध्यान दें कि आप Intel Quartus Prime प्रोजेक्ट में PCIe पिन आवंटन नहीं बदल सकते। हालाँकि, PCB रूटिंग को आसान बनाने के लिए, आप लाभ उठा सकते हैंtagइस आईपी द्वारा समर्थित लेन रिवर्सल और पोलरिटी इनवर्जन सुविधाओं की सूची।

2.3। डिजाइन पूर्व अनुकरणample
सिमुलेशन सेटअप में PCIe (DUT) के लिए P-टाइल एवलॉन स्ट्रीमिंग IP का उपयोग करने के लिए रूट पोर्ट बस फंक्शनल मॉडल (BFM) का उपयोग शामिल है, जैसा कि निम्नलिखित में दिखाया गया है
आकृति।
चित्र 13. पीआईओ डिजाइन एक्सample सिमुलेशन टेस्टबेंच

टेस्टबेंच और इसमें मौजूद मॉड्यूल के बारे में अधिक जानकारी के लिए, पृष्ठ 15 पर टेस्टबेंच देखें।
निम्नलिखित प्रवाह आरेख डिज़ाइन उदाहरण को अनुकरण करने के चरणों को दर्शाता हैampपर:
चित्र 14. प्रक्रिया

1.  टेस्टबेंच सिमुलेशन निर्देशिका में बदलें, / pcie_ed_tb/pcie_ed_tb/सिम/ /सिम्युलेटर.
2. अपनी पसंद के सिम्युलेटर के लिए सिमुलेशन स्क्रिप्ट चलाएँ। नीचे दी गई तालिका का संदर्भ लें।
3. परिणामों का विश्लेषण करें.

टिप्पणी: पी-टाइल समानांतर PIPE सिमुलेशन का समर्थन नहीं करता है।
तालिका 1. सिमुलेशन चलाने के लिए कदम

सिम्युलेटर	कार्यकारी डाइरेक्टरी	निर्देश
मॉडलसिम* एसई, सीमेंस* ईडीए क्वेस्टासिम*- इंटेल एफपीजीए संस्करण	<उदाample_design>/pcie_ed_tb/ pcie_ed_tb/sim/mentor/	1. vsim को आमंत्रित करें (vsim टाइप करके, जो एक कंसोल विंडो लाता है जहां आप निम्नलिखित कमांड चला सकते हैं)। 2. msim_setup.tcl करें नोट: वैकल्पिक रूप से, चरण 1 और 2 करने के बजाय, आप टाइप कर सकते हैं: vsim -c -do msim_setup.tcl. 3. ld_डिबग 4. रन-ऑल 5. एक सफल सिमुलेशन निम्नलिखित संदेश के साथ समाप्त होता है, "सफलतापूर्वक समापन के कारण सिमुलेशन रोक दिया गया!"
वीसीएस*	<उदाample_design>/pcie_ed_tb/ pcie_ed_tb/sim/synopsys/vcs	1. टाइप करें sh vcs_setup.sh USER_DEFINED_COMPILE_OPTIONS=”” USER_DEFINED_ELAB_OPTIONS=”-xlrm\ uniq_prior_final” USER_DEFINED_SIM_OPTIONS=””
जारी…

सिम्युलेटर	कार्यकारी डाइरेक्टरी	निर्देश
		नोट: उपरोक्त आदेश एक-पंक्ति आदेश है। 2. एक सफल सिमुलेशन निम्नलिखित संदेश के साथ समाप्त होता है, "सफलतापूर्वक समापन के कारण सिमुलेशन रोक दिया गया!" नोट: इंटरैक्टिव मोड में सिमुलेशन चलाने के लिए, निम्नलिखित चरणों का उपयोग करें: (यदि आपने पहले से ही गैर-इंटरैक्टिव मोड में एक simv निष्पादन योग्य उत्पन्न किया है, तो simv और simv.diadir को हटा दें) 1. vcs_setup.sh खोलें file और VCS कमांड में एक डीबग विकल्प जोड़ें: vcs -debug_access+r 2. डिज़ाइन उदाहरण संकलित करेंampले: sh vcs_setup.sh USER_DEFINED_ELAB_OPTIONS=”- xlrm\ uniq_prior_final” SKIP_SIM=1 3. इंटरैक्टिव मोड में सिमुलेशन शुरू करें: सिमव-जीयूआई और

यह टेस्टबेंच Gen4 x16 संस्करण तक का अनुकरण करता है।
यदि कोई त्रुटि नहीं होती है, तो सिमुलेशन रिपोर्ट करता है, "सफलतापूर्वक पूरा होने के कारण सिमुलेशन रोक दिया गया है"।
2.3.1। परीक्षण बेंच
टेस्टबेंच कॉन्फ़िगरेशन और मेमोरी ट्रांजेक्शन आरंभ करने के लिए टेस्ट ड्राइवर मॉड्यूल, altpcietb_bfm_rp_gen4_x16.sv का उपयोग करता है। स्टार्टअप पर, टेस्ट ड्राइवर मॉड्यूल रूट पोर्ट और एंडपॉइंट कॉन्फ़िगरेशन स्पेस रजिस्टर से जानकारी प्रदर्शित करता है, ताकि आप पैरामीटर एडिटर का उपयोग करके अपने द्वारा निर्दिष्ट पैरामीटर से सहसंबंधित कर सकें।
भूतपूर्वampले डिज़ाइन और टेस्टबेंच गतिशील रूप से उस कॉन्फ़िगरेशन के आधार पर उत्पन्न होते हैं जिसे आप PCIe के लिए P-Tile IP के लिए चुनते हैं। टेस्टबेंच उन मापदंडों का उपयोग करता है जिन्हें आप Intel Quartus Prime में पैरामीटर संपादक में निर्दिष्ट करते हैं। यह टेस्टबेंच सीरियल PCI Express इंटरफ़ेस का उपयोग करके ×16 PCI Express लिंक तक सिम्युलेट करता है। टेस्टबेंच डिज़ाइन एक समय में एक से अधिक PCI Express लिंक को सिम्युलेट करने की अनुमति देता है। निम्न चित्र एक उच्च स्तरीय प्रस्तुत करता है view पीआईओ डिजाइन पूर्व कीampले.
चित्र 15. पीआईओ डिजाइन एक्सample सिमुलेशन टेस्टबेंच

टेस्टबेंच का शीर्ष-स्तर निम्नलिखित मुख्य मॉड्यूल को दर्शाता है:

• altpcietb_bfm_rp_gen4x16.sv —यह रूट पोर्ट PCIe BFM है।
  //निर्देशिका पथ
  /intel_pcie_ptile_ast_0_example_design/pcie_ed_tb/ip/
  pcie_ed_tb/dut_pcie_tb_ip/intel_pcie_ptile_tbed_ /सिम
• pcie_ed_dut.ip: यह आपके द्वारा निर्दिष्ट पैरामीटर्स वाला एंडपॉइंट डिज़ाइन है।
  //निर्देशिका पथ
  /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
• pcie_ed_pio0.ip: यह मॉड्यूल PIO डिज़ाइन उदाहरण के लिए लेनदेन का लक्ष्य और आरंभकर्ता हैampले.
  //निर्देशिका पथ
  /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
• pcie_ed_sriov0.ip: यह मॉड्यूल SR-IOV डिज़ाइन उदाहरण के लिए लेनदेन का लक्ष्य और आरंभकर्ता हैampले.
  //निर्देशिका पथ
  /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed

चित्र 16. एसआर-आईओवी डिजाइन एक्सample सिमुलेशन टेस्टबेंच

इसके अतिरिक्त, टेस्टबेंच में ऐसे रूटीन हैं जो निम्नलिखित कार्य करते हैं:

• आवश्यक आवृत्ति पर समापन बिंदु के लिए संदर्भ घड़ी उत्पन्न करता है।
• स्टार्ट अप पर PCI एक्सप्रेस रीसेट प्रदान करता है।

रूट पोर्ट BFM पर अधिक विवरण के लिए, PCI एक्सप्रेस उपयोगकर्ता गाइड के लिए Intel FPGA P-Tile Avalon स्ट्रीमिंग IP के टेस्टबेंच अध्याय को देखें।
संबंधित जानकारी
PCI Express उपयोगकर्ता गाइड के लिए Intel FPGA P-Tile Avalon स्ट्रीमिंग IP
2.3.1.1. टेस्ट ड्राइवर मॉड्यूल
परीक्षण ड्राइवर मॉड्यूल, intel_pcie_ptile_tbed_hwtcl.v, शीर्षस्तरीय BFM, altpcietb_bfm_top_rp.v को तत्कालित करता है।
शीर्ष-स्तरीय बीएफएम निम्नलिखित कार्य पूरा करता है:

1. ड्राइवर और मॉनिटर को इंस्टैन्शियट करता है।
2. रूट पोर्ट BFM को इंस्टैंसिएट करता है।
3. सीरियल इंटरफ़ेस को तत्कालित करता है.

कॉन्फ़िगरेशन मॉड्यूल, altpcietb_g3bfm_configure.v, निम्नलिखित कार्य करता है:

1. BARs को कॉन्फ़िगर और असाइन करता है.
2. रूट पोर्ट और एंडपॉइंट को कॉन्फ़िगर करता है.
3. व्यापक कॉन्फ़िगरेशन स्पेस, BAR, MSI, MSI-X, और AER सेटिंग्स प्रदर्शित करता है।

2.3.1.2. पीआईओ डिज़ाइन एक्सampले टेस्टबेंच

नीचे दिया गया चित्र पीआईओ डिज़ाइन उदाहरण दिखाता हैampले सिमुलेशन डिजाइन पदानुक्रम। पीआईओ डिजाइन उदाहरण के लिए परीक्षणample को apps_type_hwtcl पैरामीटर के साथ परिभाषित किया गया है
3. इस पैरामीटर मान के अंतर्गत चलाए जाने वाले परीक्षण ebfm_cfg_rp_ep_rootport, find_mem_bar और downstream_loop में परिभाषित हैं।
चित्र 17. पीआईओ डिज़ाइन उदाहरणampसिमुलेशन डिजाइन पदानुक्रम

टेस्टबेंच लिंक ट्रेनिंग से शुरू होता है और फिर गणना के लिए आईपी के कॉन्फ़िगरेशन स्पेस तक पहुँचता है। डाउनस्ट्रीम_लूप नामक एक कार्य (रूट पोर्ट में परिभाषित)
PCIe BFM altpcietb_bfm_rp_gen4_x16.sv) फिर PCIe लिंक परीक्षण करता है। इस परीक्षण में निम्नलिखित चरण शामिल हैं:

1. एंडपॉइंट के पीछे ऑन-चिप मेमोरी में डेटा का एक एकल वर्ड लिखने के लिए मेमोरी राइट कमांड जारी करें।
2. ऑन-चिप मेमोरी से डेटा को वापस पढ़ने के लिए मेमोरी रीड कमांड जारी करें।
3. पढ़े गए डेटा की तुलना लिखे गए डेटा से करें। अगर वे मेल खाते हैं, तो परीक्षण इसे पास के रूप में गिनता है।
4. चरण 1, 2 और 3 को 10 पुनरावृत्तियों के लिए दोहराएं।

पहला मेमोरी लेखन लगभग 219 us पर होता है। इसके बाद PCIe के लिए P-टाइल हार्ड IP के Avalon-ST RX इंटरफ़ेस पर मेमोरी रीड होती है। Avalon-ST TX इंटरफ़ेस पर मेमोरी रीड अनुरोध के तुरंत बाद कंप्लीशन TLP दिखाई देता है।
2.3.1.3.एसआर-आईओवी डिज़ाइन एक्सampले टेस्टबेंच
नीचे दिया गया चित्र SR-IOV डिज़ाइन उदाहरण दिखाता हैampले सिमुलेशन डिजाइन पदानुक्रम। SR-IOV डिजाइन उदाहरण के लिए परीक्षणample sriov_test नामक कार्य द्वारा निष्पादित किए जाते हैं,
जिसे altpcietb_bfm_cfbp.sv में परिभाषित किया गया है।
चित्र 18. एसआर-आईओवी डिजाइन एक्सampसिमुलेशन डिजाइन पदानुक्रम

एसआर-आईओवी टेस्टबेंच प्रति पीएफ दो भौतिक कार्यों (पीएफ) और 32 वर्चुअल कार्यों (वीएफ) का समर्थन करता है।
टेस्टबेंच लिंक ट्रेनिंग से शुरू होता है और फिर गणना के लिए आईपी के कॉन्फ़िगरेशन स्पेस तक पहुँचता है। उसके बाद, यह निम्नलिखित चरण निष्पादित करता है:

1. तुलना के लिए उसी डेटा को वापस पढ़ने के लिए PF को मेमोरी लिखने का अनुरोध भेजें और उसके बाद मेमोरी पढ़ने का अनुरोध भेजें। यदि पढ़ा गया डेटा लिखने वाले डेटा से मेल खाता है, तो यह
   पास। यह परीक्षण my_test नामक कार्य द्वारा किया जाता है (altpcietb_bfm_cfbp.v में परिभाषित)। यह परीक्षण प्रत्येक PF के लिए दो बार दोहराया जाता है।
2. तुलना के लिए उसी डेटा को वापस पढ़ने के लिए VF को मेमोरी लिखने का अनुरोध भेजें और उसके बाद मेमोरी पढ़ने का अनुरोध भेजें। यदि पढ़ा गया डेटा लिखने वाले डेटा से मेल खाता है, तो यह
   पास। यह परीक्षण cfbp_target_test नामक कार्य द्वारा किया जाता है (altpcietb_bfm_cfbp.v में परिभाषित)। यह परीक्षण प्रत्येक VF के लिए दोहराया जाता है।

पहला मेमोरी लेखन लगभग 263 us पर होता है। इसके बाद PCIe के लिए P-टाइल हार्ड IP के PF0 के Avalon-ST RX इंटरफ़ेस पर मेमोरी रीड होती है। Avalon-ST TX इंटरफ़ेस पर मेमोरी रीड अनुरोध के तुरंत बाद कंप्लीशन TLP दिखाई देता है।
2.4. डिज़ाइन उदाहरण संकलित करनाample

1. नेविगेट करें /intel_pcie_ptile_ast_0_example_design/ और pcie_ed.qpf खोलें.
2. यदि आप निम्नलिखित दो विकास किटों में से किसी एक का चयन करते हैं, तो VID-संबंधित सेटिंग्स .qsf में शामिल हो जाती हैं file उत्पन्न डिज़ाइन का उदाहरणample, और आपको उन्हें मैन्युअल रूप से जोड़ने की आवश्यकता नहीं है। ध्यान दें कि ये सेटिंग बोर्ड-विशिष्ट हैं।
   • इंटेल स्ट्रैटिक्स 10 डीएक्स पी-टाइल ES1 FPGA विकास किट
   • इंटेल स्ट्रैटिक्स 10 डीएक्स पी-टाइल प्रोडक्शन एफपीजीए डेवलपमेंट किट
   • इंटेल एजिलेक्स एफ-सीरीज पी-टाइल ES0 FPGA विकास किट
3. प्रोसेसिंग मेनू पर, संकलन प्रारंभ करें का चयन करें.

2.5. लिनक्स कर्नेल ड्राइवर स्थापित करना

इससे पहले कि आप डिज़ाइन का परीक्षण कर सकेंampहार्डवेयर में, आपको लिनक्स कर्नेल स्थापित करना होगा
ड्राइवर। आप इस ड्राइवर का उपयोग निम्नलिखित परीक्षण करने के लिए कर सकते हैं:
• एक PCIe लिंक परीक्षण जो 100 लेखन और पठन करता है
• मेमोरी स्पेस DWORD
पढ़ता और लिखता है
• कॉन्फ़िगरेशन स्पेस DWORD पढ़ता और लिखता है
(1)
इसके अतिरिक्त, आप ड्राइवर का उपयोग करके निम्नलिखित पैरामीटर्स का मान बदल सकते हैं:
• उपयोग किया जा रहा BAR
• चयनित डिवाइस (बस, डिवाइस और फ़ंक्शन (BDF) संख्या निर्दिष्ट करके)
युक्ति)
कर्नेल ड्राइवर स्थापित करने के लिए निम्नलिखित चरण पूरा करें:

1. ex के अंतर्गत ./software/kernel/linux पर नेविगेट करेंample डिजाइन पीढ़ी निर्देशिका.
2. इंस्टॉल, लोड और अनलोड पर अनुमतियाँ बदलें files:
   $ chmod 777 इंस्टॉल लोड अनलोड
3. ड्राइवर स्थापित करें:
   $ सुडो ./इंस्टॉल
4. ड्राइवर स्थापना सत्यापित करें:
   $ lsmod | grep intel_fpga_pcie_drv
   अपेक्षित परिणाम:
   इंटेल_fpga_pcie_drv 17792 0
5. सत्यापित करें कि Linux PCIe डिज़ाइन को पहचानता हैampपर:
   $ lspci -d 1172:000 -v | grep intel_fpga_pcie_drv
   टिप्पणी: यदि आपने विक्रेता आईडी बदल दी है, तो इंटेल की नई विक्रेता आईडी को प्रतिस्थापित करें
   इस आदेश में विक्रेता आई.डी.
   अपेक्षित परिणाम:
   उपयोग में आने वाला कर्नेल ड्राइवर: intel_fpga_pcie_drv

2.6. डिज़ाइन एक्स चलानाample
यहां वे परीक्षण ऑपरेशन दिए गए हैं जिन्हें आप P-Tile Avalon-ST PCIe डिज़ाइन एक्स पर कर सकते हैंampलेस:

1. इस उपयोगकर्ता मार्गदर्शिका में, शब्द, DWORD और QWORD का वही अर्थ है जो PCI Express बेस स्पेसिफिकेशन में है। एक शब्द 16 बिट्स का होता है, एक DWORD 32 बिट्स का होता है, और एक QWORD 64 बिट्स का होता है।

तालिका 2. पी-टाइल एवलॉन-एसटी पीसीआईई डिज़ाइन एक्स द्वारा समर्थित परीक्षण संचालनampलेस

संचालन	आवश्यक BAR	P-Tile Avalon-ST PCIe डिज़ाइन Ex द्वारा समर्थितample
0: लिंक परीक्षण – 100 लेखन और पठन	0	हाँ
1: मेमोरी स्पेस लिखें	0	हाँ
2: मेमोरी स्पेस पढ़ें	0	हाँ
3: कॉन्फ़िगरेशन स्थान लिखें	एन/ए	हाँ
4: कॉन्फ़िगरेशन स्पेस पढ़ें	एन/ए	हाँ
5: BAR बदलें	एन/ए	हाँ
6: डिवाइस बदलें	एन/ए	हाँ
7: SR-IOV सक्षम करें	एन/ए	हाँ (*)
8: वर्तमान डिवाइस से संबंधित प्रत्येक सक्षम वर्चुअल फ़ंक्शन के लिए लिंक परीक्षण करें	एन/ए	हाँ (*)
9: डीएमए करें	एन/ए	नहीं
10: प्रोग्राम छोड़ें	एन/ए	हाँ

नोट: (*) ये परीक्षण ऑपरेशन केवल तब उपलब्ध होते हैं जब SR-IOV डिज़ाइन एक्सample का चयन किया गया है.
2.6.1. पी.आई.ओ. डिज़ाइन एक्स चलानाample

1. ./software/user/ex पर जाएँampले डिजाइन पूर्व के तहतampले निर्देशिका।
2. डिज़ाइन संकलित करेंampले आवेदन:
   $ बनाना
3. परीक्षण चलाएँ:
   $ sudo ./intel_fpga_pcie_link_test
   आप Intel FPGA IP PCIe लिंक परीक्षण को मैन्युअल या स्वचालित मोड में चला सकते हैं। इनमें से चुनें:
   • स्वचालित मोड में, एप्लिकेशन स्वचालित रूप से डिवाइस का चयन करता है। परीक्षण विक्रेता आईडी से मिलान करके सबसे कम BDF वाले Intel PCIe डिवाइस का चयन करता है।
   यह परीक्षण न्यूनतम उपलब्ध BAR का भी चयन करता है।
   • मैनुअल मोड में, परीक्षण आपसे बस, डिवाइस, फ़ंक्शन नंबर और BAR के बारे में पूछता है।
   इंटेल स्ट्रैटिक्स 10 डीएक्स या इंटेल एजिलेक्स डेवलपमेंट किट के लिए, आप यह निर्धारित कर सकते हैं
   BDF में निम्न आदेश टाइप करें:
   $ lspci -d 1172:
   4. यहाँ हैंampस्वचालित और मैनुअल मोड के लिए प्रतिलिपियाँ:
   स्वचालित मोड:

मैनुअल मोड:

संबंधित जानकारी
PCIe लिंक इंस्पेक्टर खत्मview
भौतिक, डेटा लिंक और लेनदेन परतों पर लिंक की निगरानी के लिए PCIe लिंक इंस्पेक्टर का उपयोग करें।
2.6.2. SR-IOV डिज़ाइन एक्स चलानाample

SR-IOV डिज़ाइन का परीक्षण करने के लिए यहां चरण दिए गए हैंampहार्डवेयर पर ले:

1. sudo ./ चलाकर Intel FPGA IP PCIe लिंक परीक्षण चलाएँ.
   intel_fpga_pcie_link_test कमांड और फिर विकल्प 1 का चयन करें:
   मैन्युअल रूप से एक डिवाइस का चयन करें.
2. उस भौतिक फ़ंक्शन का BDF दर्ज करें जिसके लिए वर्चुअल फ़ंक्शन आवंटित किए गए हैं।
3. परीक्षण मेनू पर आगे बढ़ने के लिए BAR “0” दर्ज करें।
4. वर्तमान डिवाइस के लिए SR-IOV सक्षम करने के लिए विकल्प 7 दर्ज करें।
5. वर्तमान डिवाइस के लिए सक्षम किए जाने वाले वर्चुअल फ़ंक्शनों की संख्या दर्ज करें.
   
6. भौतिक फ़ंक्शन के लिए आवंटित प्रत्येक सक्षम वर्चुअल फ़ंक्शन के लिए लिंक परीक्षण करने के लिए विकल्प 8 दर्ज करें। लिंक परीक्षण एप्लिकेशन प्रत्येक डेटा के एक ही dword के साथ 100 मेमोरी राइट करेगा और फिर जाँच के लिए डेटा को वापस पढ़ेगा। एप्लिकेशन परीक्षण के अंत में लिंक परीक्षण में विफल हुए वर्चुअल फ़ंक्शन की संख्या प्रिंट करेगा।
   7. नए टर्मिनल में, PFs और VFs की गणना को सत्यापित करने के लिए lspci –d 1172: | grep -c “Altera” कमांड चलाएँ। अपेक्षित परिणाम भौतिक फ़ंक्शनों की संख्या और वर्चुअल फ़ंक्शनों की संख्या का योग है।

पी-टाइल एवलॉन स्ट्रीमिंग आईपी पीसीआई एक्सप्रेस डिजाइन के लिए

Exampले उपयोगकर्ता गाइड अभिलेखागार

इंटेल क्वार्टस प्राइम संस्करण	उपयोगकर्ता गाइड
21.2	पी-टाइल एवलॉन स्ट्रीमिंग आईपी फॉर पीसीआई एक्सप्रेस डिज़ाइन एक्सampले उपयोगकर्ता गाइड
20.3	पी-टाइल एवलॉन स्ट्रीमिंग आईपी फॉर पीसीआई एक्सप्रेस डिज़ाइन एक्सampले उपयोगकर्ता गाइड
20.2	पी-टाइल एवलॉन स्ट्रीमिंग आईपी फॉर पीसीआई एक्सप्रेस डिज़ाइन एक्सampले उपयोगकर्ता गाइड
20.1	पी-टाइल एवलॉन स्ट्रीमिंग आईपी फॉर पीसीआई एक्सप्रेस डिज़ाइन एक्सampले उपयोगकर्ता गाइड
19.4	पी-टाइल एवलॉन स्ट्रीमिंग आईपी फॉर पीसीआई एक्सप्रेस डिज़ाइन एक्सampले उपयोगकर्ता गाइड
19.1.1	पी-टाइल एवलॉन स्ट्रीमिंग आईपी फॉर पीसीआई एक्सप्रेस डिज़ाइन एक्सampले उपयोगकर्ता गाइड

इंटेल कॉर्पोरेशन। सर्वाधिकार सुरक्षित। Intel, Intel लोगो और अन्य Intel चिह्न Intel Corporation या उसकी सहायक कंपनियों के ट्रेडमार्क हैं। Intel अपने FPGA और सेमीकंडक्टर उत्पादों के प्रदर्शन को Intel की मानक वारंटी के अनुसार वर्तमान विनिर्देशों के अनुसार वारंट करता है, लेकिन बिना किसी सूचना के किसी भी समय किसी भी उत्पाद और सेवाओं में परिवर्तन करने का अधिकार सुरक्षित रखता है। इंटेल यहां वर्णित किसी भी जानकारी, उत्पाद या सेवा के आवेदन या उपयोग से उत्पन्न होने वाली कोई जिम्मेदारी या दायित्व नहीं लेता है, सिवाय इसके कि इंटेल द्वारा लिखित रूप से सहमति व्यक्त की गई है। Intel ग्राहकों को सलाह दी जाती है कि किसी भी प्रकाशित जानकारी पर भरोसा करने से पहले और उत्पादों या सेवाओं के लिए ऑर्डर देने से पहले डिवाइस विनिर्देशों का नवीनतम संस्करण प्राप्त करें। *अन्य नामों और ब्रांडों पर दूसरों की संपत्ति के रूप में दावा किया जा सकता है।
आईएसओ
9001:2015
दर्ज कराई

इंटेल पी-टाइल एवलॉन के लिए दस्तावेज़ संशोधन इतिहास

PCIe डिज़ाइन एक्स के लिए स्ट्रीमिंग हार्ड आईपीampले उपयोगकर्ता गाइड

दस्तावेज़ संस्करण	इंटेल क्वार्टस प्राइम संस्करण	आईपी ​​संस्करण	परिवर्तन
2021.10.04	21.3	6.0.0	SR-IOV डिज़ाइन के लिए समर्थित कॉन्फ़िगरेशन को परिवर्तित किया गयाampसिंगल रूट I/O वर्चुअलाइजेशन (SR-IOV) डिज़ाइन उदाहरण के लिए कार्यात्मक विवरण में Gen3 x16 EP और Gen4 x16 EP से Gen3 x8 EP और Gen4 x8 EP तक का परिवर्तनampले खंड। डिज़ाइन एक्सपीरियंस जनरेट करने के लिए इंटेल स्ट्रैटिक्स 10 डीएक्स पी-टाइल प्रोडक्शन एफपीजीए डेवलपमेंट किट के लिए समर्थन जोड़ा गयाampले खंड।
2021.07.01	21.2	5.0.0	पीआईओ और एसआर-आईओवी डिजाइन उदाहरण के लिए सिमुलेशन तरंगों को हटा दिया गयाampडिज़ाइन उदाहरणों का अनुकरण अनुभाग से सामग्रीampले. अनुभाग में BDF प्रदर्शित करने के लिए कमांड को अपडेट किया गया पीआईओ डिज़ाइन एक्स चलानाampले.
2020.10.05	20.3	3.1.0	Avalon स्ट्रीमिंग डिज़ाइन के बाद से रजिस्टर अनुभाग हटा दिया गयाampलेस का कोई नियंत्रण रजिस्टर नहीं है.
2020.07.10	20.2	3.0.0	डिज़ाइन उदाहरण के लिए सिमुलेशन तरंग, परीक्षण केस विवरण और परीक्षण परिणाम विवरण जोड़े गएampलेस. डिज़ाइन उदाहरण को सिम्युलेट करने के लिए मॉडलसिम सिम्युलेटर के लिए सिमुलेशन निर्देश जोड़े गएampले खंड।
2020.05.07	20.1	2.0.0	दस्तावेज़ का शीर्षक अपडेट करके Intel FPGA P-Tile Avalon streaming IP for PCI Express Design Ex कर दिया गया हैampनए कानूनी नामकरण दिशानिर्देशों को पूरा करने के लिए उपयोगकर्ता मार्गदर्शिका पढ़ें। वीसीएस इंटरैक्टिव मोड सिमुलेशन कमांड को अद्यतन किया गया।
2019.12.16	19.4	1.1.0	SR-IOV डिज़ाइन जोड़ा गयाampले विवरण.
2019.11.13	19.3	1.0.0	समर्थित कॉन्फ़िगरेशन की सूची में Gen4 x8 एंडपॉइंट और Gen3 x8 एंडपॉइंट को जोड़ा गया।
2019.05.03	19.1.1	1.0.0	प्रारंभिक रिहाई।

इंटेल कॉर्पोरेशन। सर्वाधिकार सुरक्षित। Intel, Intel लोगो और अन्य Intel चिह्न Intel Corporation या उसकी सहायक कंपनियों के ट्रेडमार्क हैं। Intel अपने FPGA और सेमीकंडक्टर उत्पादों के प्रदर्शन को Intel की मानक वारंटी के अनुसार वर्तमान विनिर्देशों के अनुसार वारंट करता है, लेकिन बिना किसी सूचना के किसी भी समय किसी भी उत्पाद और सेवाओं में परिवर्तन करने का अधिकार सुरक्षित रखता है। इंटेल यहां वर्णित किसी भी जानकारी, उत्पाद या सेवा के आवेदन या उपयोग से उत्पन्न होने वाली कोई जिम्मेदारी या दायित्व नहीं लेता है, सिवाय इसके कि इंटेल द्वारा लिखित रूप से सहमति व्यक्त की गई है। Intel ग्राहकों को सलाह दी जाती है कि किसी भी प्रकाशित जानकारी पर भरोसा करने से पहले और उत्पादों या सेवाओं के लिए ऑर्डर देने से पहले डिवाइस विनिर्देशों का नवीनतम संस्करण प्राप्त करें। *अन्य नामों और ब्रांडों पर दूसरों की संपत्ति के रूप में दावा किया जा सकता है।
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9001:2015
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संस्करण: 2021.10.04

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पीसीआई एक्सप्रेस डिजाइन एक्स के लिए इंटेल एफपीजीए पी-टाइल एवलॉन स्ट्रीमिंग आईपीample [पीडीएफ] उपयोगकर्ता गाइड FPGA P-टाइल, PCI एक्सप्रेस डिज़ाइन एक्स के लिए एवलॉन स्ट्रीमिंग आईपीample, FPGA पी-टाइल एवलॉन स्ट्रीमिंग आईपी पीसीआई एक्सप्रेस डिजाइन एक्स के लिएampले, FPGA पी-टाइल एवलॉन स्ट्रीमिंग आईपी

संदर्भ

• उपयोगकर्ता पुस्तिका