บันทึกประจำรุ่น Mailbox Client Intel® FPGA IP
บันทึกประจำรุ่น Mailbox Client Intel® FPGA IP
ซอฟต์แวร์ Intel® Prime Design Suite เวอร์ชันจนถึงเวอร์ชัน 19.1 เริ่มต้นในซอฟต์แวร์ Intel Quartus Prime Design Suite เวอร์ชัน 19.2, Intel FPGA IP มีรูปแบบการกำหนดเวอร์ชันใหม่
เวอร์ชัน FPGA IP ตรงกับ Intel Quartus®
หมายเลขเวอร์ชัน Intel FPGA IP (XYZ) สามารถเปลี่ยนแปลงได้ด้วยซอฟต์แวร์ Intel Quartus Prime แต่ละเวอร์ชัน การเปลี่ยนแปลงใน:
- X หมายถึงการแก้ไขที่สำคัญของ IP หากคุณอัปเดตซอฟต์แวร์ Intel Quartus Prime คุณต้องสร้าง IP ใหม่
- Y บ่งชี้ว่า IP มีคุณสมบัติใหม่ สร้าง IP ของคุณใหม่เพื่อรวมคุณสมบัติใหม่เหล่านี้
- Z บ่งชี้ว่า IP มีการเปลี่ยนแปลงเล็กน้อย สร้าง IP ของคุณใหม่เพื่อรวมการเปลี่ยนแปลงเหล่านี้
ข้อมูลที่เกี่ยวข้อง
- บันทึกประจำรุ่นของ Intel Quartus Prime Design Suite Update
- ข้อมูลเบื้องต้นเกี่ยวกับ Intel FPGA IP Cores
- คู่มือผู้ใช้ Mailbox Client Intel FPGA IP
- ข้อผิดพลาดสำหรับแกน IP อื่นๆ ในฐานความรู้
1.1. ไคลเอนต์กล่องจดหมาย Intel FPGA IP v20.2.0
ตารางที่ 1. v20.2.0 2022.09.26
| อินเทลควอร์ตัส รุ่นนายกรัฐมนตรี |
คำอธิบาย | ผลกระทบ |
| 22.3 | เพิ่มการรองรับ LibRSU ด้วยโปรเซสเซอร์ Nios® V เพื่อใช้กับตัวจัดการอุปกรณ์ที่ปลอดภัย (SDM) | — |
1.2. ไคลเอนต์กล่องจดหมาย Intel FPGA IP v20.1.2
ตารางที่ 2. v20.1.2 2022.03.28
| อินเทลควอร์ตัส รุ่นนายกรัฐมนตรี |
คำอธิบาย | ผลกระทบ |
| 22. | อัปเดตการตอบสนองสำหรับคำสั่ง CONFIG_STATUS เพื่อรวมข้อมูลเกี่ยวกับแหล่งที่มาของนาฬิกาการกำหนดค่า | อนุญาตการกำหนดค่า FPGA โดยไม่มีไทล์ refcllk อยู่ในเวลาที่กำหนดค่า |
| ปรับปรุงการลงทะเบียนสถานะการขัดจังหวะ (ISR) และการลงทะเบียนเปิดใช้งานการขัดจังหวะ (IER) เพื่อเพิ่มการป้องกันสำหรับคำสั่ง/การตอบสนอง และการอ่าน/เขียน FIF0 | ||
| ลบคำสั่งกล่องจดหมาย REBOOT_HPS เนื่องจากคำสั่งนี้ไม่พร้อมใช้งานสำหรับ IP นี้ |
อินเทล คอร์ปอเรชั่น. สงวนลิขสิทธิ์. Intel, โลโก้ Intel และเครื่องหมาย Intel อื่นๆ เป็นเครื่องหมายการค้าของ Intel Corporation หรือบริษัทในเครือ Intel รับประกันประสิทธิภาพของ FPGA และผลิตภัณฑ์เซมิคอนดักเตอร์ตามข้อกำหนดปัจจุบันตามการรับประกันมาตรฐานของ Intel แต่ขอสงวนสิทธิ์ในการเปลี่ยนแปลงผลิตภัณฑ์และบริการใดๆ ได้ตลอดเวลาโดยไม่ต้องแจ้งให้ทราบ Intel จะไม่รับผิดชอบหรือรับผิดใดๆ ที่เกิดขึ้นจากการใช้งานหรือการใช้ข้อมูล ผลิตภัณฑ์ หรือบริการใดๆ ที่อธิบายไว้ในที่นี้ ยกเว้นตามที่ตกลงอย่างชัดแจ้งเป็นลายลักษณ์อักษรโดย Intel ลูกค้าของ Intel จะได้รับคำแนะนำให้รับข้อมูลจำเพาะของอุปกรณ์เวอร์ชันล่าสุดก่อนที่จะใช้ข้อมูลที่เผยแพร่ใดๆ และก่อนที่จะสั่งซื้อผลิตภัณฑ์หรือบริการ
*ชื่อและยี่ห้ออื่น ๆ อาจถูกอ้างสิทธิ์โดยถือเป็นทรัพย์สินของผู้อื่น
1.3. ไคลเอนต์กล่องจดหมาย Intel FPGA IP v20.1.1
ตารางที่ 3. v20.1.1 2021.12.13
| อินเทลควอร์ตัส รุ่นนายกรัฐมนตรี |
คำอธิบาย | ผลกระทบ |
| 21.4 | • อัปเดตชื่อพารามิเตอร์เฉพาะบริการ crypto จาก HAS_OFFLOAD เพื่อเปิดใช้งานบริการ Crypto • แทนที่การใช้งาน memcpy ของ safeclib ด้วยการใช้งานทั่วไป memcpy ในไดรเวอร์ HAL |
— |
1.4. ไคลเอนต์กล่องจดหมาย Intel FPGA IP v20.1.0
ตารางที่ 4. v20.1.0 2021.10.04
| อินเทลควอร์ตัส รุ่นนายกรัฐมนตรี |
คำอธิบาย | ผลกระทบ |
| 21.3 | เพิ่มพารามิเตอร์ HAS_OFFLOAD เพื่อรองรับการเข้ารหัส การขนถ่าย คุณลักษณะนี้ใช้ได้เฉพาะกับอุปกรณ์ Intel Agilex™ เท่านั้น |
เมื่อตั้งค่าแล้ว IP จะเปิดใช้งาน อินเทอร์เฟซตัวเริ่มต้น crypto AXI |
| เปลี่ยนหมายเลขชิ้นส่วน Release Notes จาก RN-1201 เป็น อาร์เอ็น-1259. |
— |
1.5. ไคลเอนต์กล่องจดหมาย Intel FPGA IP v20.0.2
ตารางที่ 5. v20.0.2 2021.03.29
| เวอร์ชัน Intel Quartus Prime | คำอธิบาย | ผลกระทบ |
| 21. | เพิ่มการรองรับเพื่อรีเซ็ตการลงทะเบียนการหน่วงเวลา Timer 1 และ Timer 2 ในระหว่างเหตุการณ์การยืนยันการรีเซ็ต Mailbox Client Intel FPGA IP | ไม่มีผลกระทบในการลงทะเบียน Timer 1 และ Timer 2 ในซอฟต์แวร์ Intel Quartus Prime เวอร์ชันตั้งแต่ 20.2 และ 20.4 คุณต้องสร้างใหม่ ไคลเอนต์กล่องจดหมาย Intel FPGA IP เมื่อย้ายจาก Intel ซอฟต์แวร์ Quartus Prime เวอร์ชัน 20.4 หรือก่อนหน้าถึงซอฟต์แวร์ Intel Quartus Prime เวอร์ชัน 21.1 |
| เพิ่มการรองรับเพื่อเปิดใช้งานความสามารถในการเชื่อมต่อระหว่างสัญญาณ Mailbox Client Intel FPGA IP IRQ และสัญญาณ IRQ ของโปรเซสเซอร์ Nios II | คุณต้องโอนย้ายไปยังซอฟต์แวร์ Intel Quartus Prime เวอร์ชัน 21.1 และสร้าง Mailbox Client Intel FPGA IP ใหม่เพื่อเปิดใช้งานคุณลักษณะนี้ |
1.6. ไคลเอนต์กล่องจดหมาย Intel FPGA IP v20.0.0
ตารางที่ 6. v20.0.0 2020.04.13
| อินเทลควอร์ตัส รุ่นนายกรัฐมนตรี |
คำอธิบาย | ผลกระทบ |
| 20. | เพิ่มการรองรับการขัดจังหวะ EOP_TIMEOUT ซึ่งบ่งชี้ว่าคำสั่งแบบเต็มไม่รวมจุดสิ้นสุดของแพ็คเก็ต | คุณสามารถใช้การขัดจังหวะเหล่านี้เพื่อจัดการการตรวจหาข้อผิดพลาดสำหรับธุรกรรมที่ไม่สมบูรณ์ |
| เพิ่มการรองรับการขัดจังหวะ BACKPRESSURE_TIMEOUT ซึ่งบ่งชี้ว่าเกิดข้อผิดพลาดภายใน SDM |
1.7. ไคลเอนต์กล่องจดหมาย Intel FPGA IP v19.3
ตารางที่ 7. v19.3 2019.09.30
| อินเทลควอร์ตัส รุ่นนายกรัฐมนตรี |
คำอธิบาย | ผลกระทบ |
| 19. | เพิ่มการรองรับอุปกรณ์สำหรับอุปกรณ์ Intel Agilex | ขณะนี้คุณสามารถใช้ IP นี้ในอุปกรณ์ Intel Agilex |
| เพิ่มการสนับสนุนสำหรับการขัดจังหวะ COMMAND_INVALID ซึ่งระบุว่าความยาวของคำสั่งที่ระบุส่วนหัวไม่ตรงกับคำสั่งจริงที่ส่งไป | คุณสามารถใช้การขัดจังหวะนี้เพื่อระบุคำสั่งที่ระบุไม่ถูกต้อง | |
| เปลี่ยนชื่อ IP นี้จากไคลเอนต์กล่องจดหมาย Intel FPGA Stratix 10 เป็นไคลเอนต์กล่องจดหมาย Intel FPGA IP | IP นี้รองรับทั้งอุปกรณ์ Intel Stratix® 10 และ Intel Agilex ใช้ชื่อใหม่เพื่อค้นหา P นี้ในซอฟต์แวร์ Intel Quartus Prime หรือบน web. | |
| เพิ่มโครงสร้างเวอร์ชัน IP ใหม่ | หมายเลขเวอร์ชัน IP อาจเปลี่ยนจากซอฟต์แวร์ Intel Quartus Prime เวอร์ชันหนึ่งไปเป็นอีกเวอร์ชันหนึ่ง |
1.8. ไคลเอนต์กล่องจดหมาย Intel FPGA Stratix 10 v17.1
ตารางที่ 8. v17.1 2017.10.30
| อินเทลควอร์ตัส รุ่นนายกรัฐมนตรี |
คำอธิบาย | ผลกระทบ |
| 17. | การเปิดตัวครั้งแรก | — |
1.9. Mailbox Client คู่มือผู้ใช้ Intel FPGA IP Archives
สำหรับเวอร์ชันล่าสุดและก่อนหน้าของคู่มือผู้ใช้นี้ โปรดดูที่คู่มือผู้ใช้ Mailbox Client Intel FPGA IP หาก IP หรือเวอร์ชั่นของซอฟต์แวร์ไม่อยู่ในรายการ ให้ใช้คู่มือผู้ใช้สำหรับ IP หรือเวอร์ชั่นของซอฟต์แวร์ก่อนหน้า
เวอร์ชัน IP จะเหมือนกับซอฟต์แวร์ Intel Quartus Prime Design Suite เวอร์ชันสูงสุดถึง v19.1 จากซอฟต์แวร์ Intel Quartus Prime Design Suite เวอร์ชัน 19.2 หรือใหม่กว่า คอร์ IP จะมีรูปแบบการกำหนดเวอร์ชัน IP ใหม่
ไคลเอนต์เมลบ็อกซ์ Intel®
บันทึกประจำรุ่น IP ของ FPGA
ส่งคำติชม
เอกสาร / แหล่งข้อมูล
 |
ไคลเอ็นต์กล่องจดหมาย Intel Intel FPGA IP [พีดีเอฟ] คู่มือการใช้งาน ไคลเอนต์กล่องจดหมาย Intel FPGA IP, ไคลเอนต์ Intel FPGA IP, Intel FPGA IP, FPGA IP, IP |