Notes de la versió d'Intel® FPGA IP del client de bústia de correu
Notes de la versió d'Intel® FPGA IP del client de bústia de correu
Versions del programari Intel® Prime Design Suite fins a la v19.1. A partir de la versió 19.2 del programari Intel Quartus Prime Design Suite, Intel FPGA IP té un nou esquema de versions.
Les versions FPGA IP coincideixen amb Intel Quartus®
El número de versió IP d'Intel FPGA (XYZ) pot canviar amb cada versió del programari Intel Quartus Prime. Un canvi en:
- X indica una revisió important de la IP. Si actualitzeu el programari Intel Quartus Prime, heu de regenerar la IP.
- Y indica que la IP inclou funcions noves. Regenera la teva IP per incloure aquestes noves funcions.
- Z indica que la IP inclou canvis menors. Regenera la teva IP per incloure aquests canvis.
Informació relacionada
- Notes de la versió de l'actualització d'Intel Quartus Prime Design Suite
- Introducció als nuclis IP Intel FPGA
- Guia d'usuari d'Intel FPGA IP client de bústia de correu
- Errata per a altres nuclis IP a la base de coneixement
1.1. Client de bústia Intel FPGA IP v20.2.0
Taula 1. v20.2.0 2022.09.26
| Intel Quartus Versió Prime |
Descripció | Impacte |
| 22.3 | S'ha afegit compatibilitat LibRSU amb el processador Nios® V per utilitzar-lo amb el gestor de dispositius segur (SDM). | — |
1.2. Client de bústia Intel FPGA IP v20.1.2
Taula 2. v20.1.2 2022.03.28
| Intel Quartus Versió Prime |
Descripció | Impacte |
| 22. | Resposta actualitzada per a l'ordre CONFIG_STATUS per incloure informació sobre la font del rellotge de configuració. | Permet la configuració de FPGA sense un refclk de mosaic present en el moment de la configuració. |
| S'han millorat el registre d'estat d'interrupció (ISR) i el registre d'habilitació d'interrupció (IER) per afegir protecció per a comandaments/resposta i lectura/escriptura FIF0. | ||
| S'ha eliminat l'ordre de bústia REBOOT_HPS perquè aquesta ordre no està disponible per a aquesta IP. |
Intel Corporation. Tots els drets reservats. Intel, el logotip d'Intel i altres marques d'Intel són marques comercials d'Intel Corporation o de les seves filials. Intel garanteix el rendiment dels seus productes FPGA i semiconductors amb les especificacions actuals d'acord amb la garantia estàndard d'Intel, però es reserva el dret de fer canvis a qualsevol producte i servei en qualsevol moment sense previ avís. Intel no assumeix cap responsabilitat derivada de l'aplicació o l'ús de qualsevol informació, producte o servei descrit aquí, tret que Intel ho acordi expressament per escrit. Es recomana als clients d'Intel que obtinguin la darrera versió de les especificacions del dispositiu abans de confiar en qualsevol informació publicada i abans de fer comandes de productes o serveis.
* Altres noms i marques es poden reclamar com a propietat d'altres.
1.3. Client de bústia Intel FPGA IP v20.1.1
Taula 3. v20.1.1 2021.12.13
| Intel Quartus Versió Prime |
Descripció | Impacte |
| 21.4 | • S'ha actualitzat el nom del paràmetre específic del servei de criptografia de HAS_OFFLOAD per habilitar el servei de criptografia • Substituïu la implementació memcpy de safeclib per genèrica memcpy al controlador HAL. |
— |
1.4. Client de bústia Intel FPGA IP v20.1.0
Taula 4. v20.1.0 2021.10.04
| Intel Quartus Versió Prime |
Descripció | Impacte |
| 21.3 | S'ha afegit el paràmetre HAS_OFFLOAD per admetre la criptografia descàrrega. Aquesta funció només està disponible per a dispositius Intel Agilex™. |
Quan s'estableix, la IP habilita el Interfície d'iniciador cripto AXI. |
| S'ha canviat el número de peça de les notes de versió de RN-1201 a RN-1259. |
— |
1.5. Client de bústia Intel FPGA IP v20.0.2
Taula 5. v20.0.2 2021.03.29
| Versió Intel Quartus Prime | Descripció | Impacte |
| 21. | S'ha afegit suport per restablir els registres de retard del temporitzador 1 i del temporitzador 2 durant l'esdeveniment d'una afirmació de restabliment de la IP del client de bústia Intel FPGA. | Sense impacte en Timer 1 i Timer 2 registra l'ús a la versió del programari Intel Quartus Prime de 20.2 i 20.4. Heu de regenerar el Mailbox Client Intel FPGA IP quan es mou d'Intel Versió del programari Quartus Prime 20.4 o anterior a la versió del programari Intel Quartus Prime 21.1. |
| S'ha afegit suport per habilitar la capacitat de connexió entre el senyal IRQ IP d'Intel FPGA del client de la bústia i el senyal IRQ del processador Nios II. | Heu de migrar a la versió 21.1 del programari Intel Quartus Prime i regenerar l'IP Intel FPGA de Mailbox Client per habilitar aquesta funció. |
1.6. Client de bústia Intel FPGA IP v20.0.0
Taula 6. v20.0.0 2020.04.13
| Intel Quartus Versió Prime |
Descripció | Impacte |
| 20. | S'ha afegit suport per a la interrupció EOP_TIMEOUT que indica que l'ordre completa no incloïa el final del paquet. | Podeu utilitzar aquestes interrupcions per gestionar la detecció d'errors per a transaccions incompletes. |
| S'ha afegit suport per a la interrupció BACKPRESSURE_TIMEOUT que indica que s'ha produït un error dins de l'SDM. |
1.7. Client de bústia Intel FPGA IP v19.3
Taula 7. v19.3 2019.09.30
| Intel Quartus Versió Prime |
Descripció | Impacte |
| 19. | S'ha afegit compatibilitat amb dispositius Intel Agilex. | Ara podeu utilitzar aquesta IP en dispositius Intel Agilex. |
| S'ha afegit suport per a una interrupció COMMAND_INVALID que indica que la longitud de l'ordre especificada a la capçalera no coincideix amb l'ordre real enviada. | Podeu utilitzar aquesta interrupció per identificar les ordres especificades incorrectament. | |
| S'ha canviat el nom d'aquesta IP d'Intel FPGA Stratix 10 Mailbox Client a Mailbox Client Intel FPGA IP. | Aquesta IP ara admet dispositius Intel Stratix® 10 i Intel Agilex. Utilitzeu el nou nom per trobar aquesta P al programari Intel Quartus Prime o al web. | |
| S'ha afegit una nova estructura de versió IP. | El número de versió IP pot canviar d'una versió del programari Intel Quartus Prime a una altra. |
1.8. Client de bústia de correu Intel FPGA Stratix 10 v17.1
Taula 8. v17.1 2017.10.30
| Intel Quartus Versió Prime |
Descripció | Impacte |
| 17. | Alliberament inicial. | — |
1.9. Mailbox Client Intel FPGA IP User Guide Archives
Per obtenir les versions més recents i anteriors d'aquesta guia de l'usuari, consulteu la Guia d'usuari d'Intel FPGA IP del client de bústia de correu. Si una IP o una versió de programari no apareix a la llista, s'aplica la guia de l'usuari de la versió IP o del programari anterior.
Les versions IP són les mateixes que les versions del programari Intel Quartus Prime Design Suite fins a la v19.1. A partir de la versió 19.2 o posterior del programari Intel Quartus Prime Design Suite, els nuclis IP tenen un nou esquema de versions IP.
Client de bústia Intel®
Notes de la versió FPGA IP
Envia comentaris
Documents/Recursos
 |
Intel Mailbox Client Intel FPGA IP [pdfGuia de l'usuari Bústia de correu Client Intel FPGA IP, Client Intel FPGA IP, Intel FPGA IP, FPGA IP, IP |