Bwat lèt Kliyan Intel® FPGA IP Release Nòt
Bwat lèt Kliyan Intel® FPGA IP Release Nòt
Vèsyon lojisyèl Intel® Prime Design Suite jiska v19.1. Kòmanse nan vèsyon lojisyèl Intel Quartus Prime Design Suite 19.2, Intel FPGA IP gen yon nouvo konplo vèsyon.
Vèsyon FPGA IP matche ak Intel Quartus® la
Nimewo Intel FPGA IP vèsyon (XYZ) ka chanje ak chak vèsyon lojisyèl Intel Quartus Prime. Yon chanjman nan:
- X endike yon gwo revizyon nan IP la. Si ou mete ajou lojisyèl Intel Quartus Prime, ou dwe rejenere IP la.
- Y endike IP a gen ladan nouvo karakteristik. Rejenere IP ou pou mete nouvo karakteristik sa yo.
- Z endike IP a gen ladann ti chanjman. Rejenere IP ou pou mete chanjman sa yo.
Enfòmasyon ki gen rapò
- Nòt lage mizajou Intel Quartus Prime Design Suite
- Entwodiksyon Intel FPGA IP Cores
- Bwat lèt Kliyan Intel FPGA IP Itilizatè Gid
- Errata pou lòt nwayo IP nan baz Konesans
1.1. Bwat lèt Kliyan Intel FPGA IP v20.2.0
Tablo 1. v20.2.0 2022.09.26
| Intel Quartus Premye vèsyon |
Deskripsyon | Enpak |
| 22.3 | Te ajoute sipò LibRSU ak processeur Nios® V pou itilize ak manadjè aparèy sekirite (SDM). | — |
1.2. Bwat lèt Kliyan Intel FPGA IP v20.1.2
Tablo 2. v20.1.2 2022.03.28
| Intel Quartus Premye vèsyon |
Deskripsyon | Enpak |
| 22. | Mizajou repons pou kòmand CONFIG_STATUS pou mete enfòmasyon sou sous revèy konfigirasyon an. | Pèmèt konfigirasyon FPGA san yon refclk mozayik prezan nan moman konfigirasyon. |
| Amelyore enskripsyon estati entèwonp (ISR) ak enskripsyon pèmèt entèwonp (IER) pou ajoute pwoteksyon pou kòmand/repons ak li/ekri FIF0s. | ||
| Retire lòd bwat lèt REBOOT_HPS paske kòmandman sa a pa disponib pou IP sa a. |
Intel Corporation. Tout dwa rezève. Intel, logo Intel ak lòt mak Intel yo se mak komèsyal Intel Corporation oswa filiales li yo. Intel garanti pèfòmans pwodwi FPGA ak semi-conducteurs li yo selon espesifikasyon aktyèl yo an akò ak garanti estanda Intel a, men li rezève dwa pou fè chanjman nan nenpòt pwodwi ak sèvis nenpòt ki lè san avètisman. Intel pa asime okenn responsablite oswa responsablite ki soti nan aplikasyon an oswa itilizasyon nenpòt enfòmasyon, pwodwi oswa sèvis ki dekri la a eksepte si Intel te dakò ekspreseman alekri. Yo konseye kliyan Intel yo pou yo jwenn dènye vèsyon espesifikasyon aparèy yo anvan yo konte sou nenpòt enfòmasyon ki pibliye epi anvan yo pase lòd pou pwodwi oswa sèvis yo.
*Yo ka reklame lòt non ak mak kòm pwopriyete lòt moun.
1.3. Bwat lèt Kliyan Intel FPGA IP v20.1.1
Tablo 3. v20.1.1 2021.12.13
| Intel Quartus Premye vèsyon |
Deskripsyon | Enpak |
| 21.4 | • Mizajou kript sèvis-espesifik non paramèt soti nan HAS_OFFLOAD pou pèmèt sèvis kript • Ranplase aplikasyon safeclib memcpy ak jenerik memcpy nan chofè HAL. |
— |
1.4. Bwat lèt Kliyan Intel FPGA IP v20.1.0
Tablo 4. v20.1.0 2021.10.04
| Intel Quartus Premye vèsyon |
Deskripsyon | Enpak |
| 21.3 | Te ajoute paramèt HAS_OFFLOAD pou sipòte kriptografik dechaje. Karakteristik sa a disponib sèlman pou aparèy Intel Agilex™. |
Lè yo mete, IP a pèmèt koòdone inisyatè crypto AXI. |
| Chanje nimewo pati Nòt lage a soti nan RN-1201 a RN-1259. |
— |
1.5. Bwat lèt Kliyan Intel FPGA IP v20.0.2
Tablo 5. v20.0.2 2021.03.29
| Intel Quartus Prime Version | Deskripsyon | Enpak |
| 21. | Te ajoute sipò pou reset Timer 1 ak Timer 2 anrejistreman reta pandan evènman an nan Mailbox Kliyan Intel FPGA IP reset afimasyon. | Pa gen enpak nan Timer 1 ak Timer 2 anrejistre itilizasyon nan vèsyon lojisyèl Intel Quartus Prime soti nan 20.2 ak 20.4. Ou dwe rejenere a Mailbox Kliyan Intel FPGA IP lè w ap deplase soti nan Intel Vèsyon lojisyèl Quartus Prime 20.4 oswa pi bonè nan vèsyon lojisyèl Intel Quartus Prime 21.1. |
| Te ajoute sipò pou pèmèt kapasite koneksyon ant Mailbox Client Intel FPGA IP IRQ siyal ak Nios II siyal IRQ processeur. | Ou dwe emigre nan vèsyon lojisyèl Intel Quartus Prime 21.1 epi rejenere Mailbox Client Intel FPGA IP pou pèmèt fonksyon sa a. |
1.6. Bwat lèt Kliyan Intel FPGA IP v20.0.0
Tablo 6. v20.0.0 2020.04.13
| Intel Quartus Premye vèsyon |
Deskripsyon | Enpak |
| 20. | Te ajoute sipò pou entèwonp EOP_TIMEOUT ki endike ke tout lòd la pa t gen ladann Fen Pake a. | Ou ka itilize entèwonp sa yo pou okipe deteksyon erè pou tranzaksyon ki pa konplè yo. |
| Te ajoute sipò pou entèwonp BACKPRESSURE_TIMEOUT ki endike ke yon erè nan SDM te fèt. |
1.7. Bwat lèt Kliyan Intel FPGA IP v19.3
Tablo 7. v19.3 2019.09.30
| Intel Quartus Premye vèsyon |
Deskripsyon | Enpak |
| 19. | Te ajoute sipò aparèy pou aparèy Intel Agilex. | Ou kapab kounye a itilize IP sa a nan aparèy Intel Agilex. |
| Te ajoute sipò pou yon entèwonp COMMAND_INVALID ki endike longè kòmand ki espesifye tèt la pa matche ak kòmandman aktyèl la voye a. | Ou ka itilize entèwonp sa a pou idantifye kòmandman ki mal espesifye. | |
| Chanje non IP sa a soti nan Intel FPGA Stratix 10 Mailbox Client pou Mailbox Client Intel FPGA IP. | IP sa a kounye a sipòte tou de Intel Stratix® 10 ak Intel Agilex aparèy. Sèvi ak nouvo non pou jwenn P sa a nan lojisyèl Intel Quartus Prime oswa sou la web. | |
| Te ajoute nouvo estrikti vèsyon IP. | Nimewo vèsyon IP la ka chanje soti nan yon vèsyon lojisyèl Intel Quartus Prime nan yon lòt. |
1.8. Intel FPGA Stratix 10 Mailbox Kliyan v17.1
Tablo 8. v17.1 2017.10.30
| Intel Quartus Premye vèsyon |
Deskripsyon | Enpak |
| 17. | Premye lage. | — |
1.9. Mailbox Kliyan Intel FPGA IP Gid Itilizatè Achiv yo
Pou dènye vèsyon yo ak vèsyon anvan yo nan gid itilizatè sa a, al gade nan Mailbox Client Intel FPGA IP User Guide. Si yon IP oswa yon vèsyon lojisyèl pa nan lis la, gid itilizatè a pou IP oswa vèsyon lojisyèl anvan an aplike.
Vèsyon IP yo se menm jan ak vèsyon lojisyèl Intel Quartus Prime Design Suite jiska v19.1. Soti nan vèsyon lojisyèl Intel Quartus Prime Design Suite 19.2 oswa pita, nwayo IP gen yon nouvo konplo vèsyon IP.
Mailbox Kliyan Intel®
FPGA IP Release Nòt
Voye Feedback
Dokiman / Resous
 |
Intel Mailbox Kliyan Intel FPGA IP [pdfGid Itilizatè Bwat lèt Kliyan Intel FPGA IP, Kliyan Intel FPGA IP, Intel FPGA IP, FPGA IP, IP |