F-Tile DisplayPort FPGA IP Disinn Eżample
Gwida għall-Utent

F-Tile DisplayPort FPGA IP Disinn Eżample

Aġġornata għal Intel® Quartus® Prime Design Suite: 22.2 Verżjoni IP: 21.0.1

DisplayPort Intel FPGA IP Disinn Eżample Gwida Quick Start

L-apparati DisplayPort Intel® F-tile għandhom testbench li jissimulaw u disinn tal-ħardwer li jappoġġja l-kumpilazzjoni u l-ittestjar tal-hardware FPGA IP design examples għal Intel Agilex™
Il-DisplayPort Intel FPGA IP joffri d-disinn li ġej examples:

• DisplayPort SST loopback parallel mingħajr modulu Pixel Clock Recovery (PCR).
• DisplayPort SST loopback parallel b'AXIS Video Interface

Meta tiġġenera disinn example, l-editur tal-parametru awtomatikament joħloq il- files meħtieġa biex jissimulaw, jikkompilaw, u jittestjaw id-disinn fil-ħardwer.
Figura 1. Żvilupp StagesInformazzjoni Relatata

• Gwida għall-Utent DisplayPort Intel FPGA IP
• Migrazzjoni għal Intel Quartus Prime Pro Edition

Korporazzjoni Intel. Id-drittijiet kollha riżervati. Intel, il-logo Intel, u marki oħra Intel huma trademarks ta' Intel Corporation jew is-sussidjarji tagħha. Intel tiggarantixxi l-prestazzjoni tal-prodotti FPGA u semikondutturi tagħha skont l-ispeċifikazzjonijiet attwali skont il-garanzija standard ta 'Intel, iżda tirriżerva d-dritt li tagħmel bidliet fi kwalunkwe prodott u servizz fi kwalunkwe ħin mingħajr avviż. Intel ma tassumi l-ebda responsabbiltà jew responsabbiltà li tirriżulta mill-applikazzjoni jew l-użu ta' kwalunkwe informazzjoni, prodott jew servizz deskritt hawnhekk ħlief kif miftiehem espressament bil-miktub minn Intel. Il-klijenti Intel huma avżati biex jiksbu l-aħħar verżjoni tal-ispeċifikazzjonijiet tal-apparat qabel ma jiddependu fuq kwalunkwe informazzjoni ppubblikata u qabel ma jagħmlu ordnijiet għal prodotti jew servizzi.
*Ismijiet u marki oħra jistgħu jiġu mitluba bħala proprjetà ta’ ħaddieħor.
ISO 9001: 2015 Reġistrat
1.1. Struttura tad-Direttorju
Figura 2. Struttura tad-Direttorju

Tabella 1. Disinn Eżample Komponenti

Folders	Files
rtl/qalba	dp_core.ip
	dp_rx . ip
	dp_tx . ip
rtl/rx_phy	dp_gxb_rx/ ((blokk tal-bini DP PMA UX)
	dp_rx_data_fifo . ip
	rx_top_phy . sv
rtl/tx_phy	dp_gxb_rx/ ((blokk tal-bini DP PMA UX)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. Ħtiġijiet ta' ħardwer u softwer
Intel juża l-ħardwer u s-softwer li ġejjin biex jittestja d-disinn example:
Ħardwer

• Intel Agilex I-Series Development Kit
• DisplayPort Sors GPU
• DisplayPort Sink (Monitor)
• Bitec DisplayPort FMC karta bint Reviżjoni 8C
• Kejbils DisplayPort

Software

• Intel Quartus® Prime
• Synopsys* Simulatur VCS

1.3. Ġenerazzjoni tad-Disinn
Uża l-editur tal-parametru DisplayPort Intel FPGA IP fis-softwer Intel Quartus Prime biex tiġġenera d-disinn example.
Figura 3. Ġenerazzjoni tal-Fluss tad-Disinn

1.  Agħżel Għodda ➤ Catalog IP, u agħżel Intel Agilex F-tile bħala l-familja ta 'tagħmir fil-mira.
   Nota: Id-disinn example jappoġġja biss apparati Intel Agilex F-tile.
2. Fil-Katalgu IP, sib u kklikkja darbtejn fuq DisplayPort Intel FPGA IP. Tidher it-tieqa New IP Varjazzjoni.
3. Speċifika isem tal-ogħla livell għall-varjazzjoni tal-IP tad-dwana tiegħek. L-editur tal-parametri jiffranka s-settings tal-varjazzjoni tal-IP f'a file jismu .ip.
4. Agħżel apparat Intel Agilex F-tile fil-qasam Apparat, jew żomm l-għażla default tat-tagħmir tas-softwer Intel Quartus Prime.
5. Ikklikkja OK. Jidher l-editur tal-parametri.
6. Ikkonfigura l-parametri mixtieqa kemm għal TX kif ukoll għal RX.
7. Taħt id-Disinn Example tab, agħżel DisplayPort SST Parallel Loopback Mingħajr PCR.
8. Agħżel Simulazzjoni biex tiġġenera t-testbench, u agħżel Sintesi biex tiġġenera d-disinn tal-ħardwer example. Trid tagħżel mill-inqas waħda minn dawn l-għażliet biex tiġġenera d-disinn example files. Jekk tagħżel it-tnejn, iż-żmien tal-ġenerazzjoni jsir itwal.
9. Għal Target Development Kit, agħżel Intel Agilex I-Series SOC Development Kit. Dan jikkawża li l-apparat fil-mira magħżul fil-pass 4 jinbidel biex jaqbel mal-apparat fuq il-kit ta 'żvilupp. Għall-Intel Agilex I-Series SOC Development Kit, l-apparat default huwa AGIB027R31B1E2VR0.
10. Ikklikkja Iġġenera Example Disinn.

1.4. Simulazzjoni tad-Disinn
Id-disinn DisplayPort Intel FPGA IP example testbench jissimula disinn loopback serjali minn istanza TX għal istanza RX. Modulu tal-ġeneratur tal-mudell tal-vidjo intern isuq l-istanza DisplayPort TX u l-output tal-vidjo tal-istanza RX jgħaqqad mal-kontrolluri CRC fit-testbench.
Figura 4. Fluss ta' Simulazzjoni tad-Disinn

1. Mur fil-folder tas-simulatur Synopsys u agħżel VCS.
2. Mexxi skript ta 'simulazzjoni.
   Sors vcs_sim.sh
3. L-iskript iwettaq Quartus TLG, jikkompila u jmexxi t-testbench fis-simulatur.
4. Analizza r-riżultat.
   Simulazzjoni b'suċċess tispiċċa b'paragun ta' Sors u Sink SRC.

1.5. Kumpilazzjoni u Ittestjar tad-Disinn
Figura 5. Kumpilazzjoni u Simulazzjoni tad-DisinnBiex tiġbor u tmexxi test ta' dimostrazzjoni fuq il-hardware exampid-disinn, segwi dawn il-passi:

1. Tiżgura ħardwer example ġenerazzjoni tad-disinn hija kompluta.
2. Niedi s-softwer Intel Quartus Prime Pro Edition u iftaħ / quartus/agi_dp_demo.qpf.
3. Ikklikkja Ipproċessar ➤ Ibda l-Kompilazzjoni.
4. Wara kumpilazzjoni b'suċċess, is-softwer Intel Quartus Prime Pro Edition jiġġenera .sof file fid-direttorju speċifikat tiegħek.
5. Qabbad il-konnettur DisplayPort RX fuq il-karta bint Bitec ma 'sors estern DisplayPort, bħall-karta grafika fuq PC.
6. Qabbad il-konnettur DisplayPort TX fuq il-karta bint Bitec ma 'apparat sink DisplayPort, bħal analizzatur tal-vidjo jew monitor tal-PC.
7.  Żgura li l-iswiċċijiet kollha fuq il-bord tal-iżvilupp huma f'pożizzjoni default.
8. Ikkonfigura l-apparat Intel Agilex F-Tile magħżul fuq il-bord tal-iżvilupp billi tuża l-.sof iġġenerat file (Għodda ➤ Programmatur ).
9. L-apparat tas-sink DisplayPort juri l-vidjo iġġenerat mis-sors tal-vidjo.

Informazzjoni Relatata
Intel Agilex I-Series FPGA Development Kit User Guide/
1.5.1. ELF li jirriġenera File
B'mod awtomatiku, l-ELF file jiġi ġġenerat meta tiġġenera d-disinn dinamiku example.
Madankollu, f'xi każijiet, għandek bżonn tirriġenera l-ELF file jekk timmodifika s-softwer file jew jirriġenera dp_core.qsys file. Riġenerazzjoni tad-dp_core.qsys file jaġġorna l-.sopcinfo file, li teħtieġ li tirriġenera l-ELF file.

1. Mur fuq /software u editja l-kodiċi jekk meħtieġ.
2. Mur fuq /script u tesegwixxi l-iskript tal-bini li ġej: source build_sw.sh
   • Fuq Windows, fittex u iftaħ Nios II Command Shell. Fil-Nios II Command Shell, mur /script u tesegwixxi sors build_sw.sh.
   Nota: Biex tesegwixxi script tal-bini fuq Windows 10, is-sistema tiegħek teħtieġ Windows Subsystems għal Linux (WSL). Għal aktar informazzjoni dwar il-passi tal-installazzjoni tal-WSL, irreferi għall-Manwal tal-Iżviluppaturi tas-Software Nios II.
   • Fuq Linux, iniedi l-Platform Designer, u tiftaħ Għodda ➤ Nios II Command Shell. Fil-Nios II Command Shell, mur /script u tesegwixxi sors build_sw.sh.
3. Kun żgur li .elf file hija ġġenerata fi /software/ dp_demo.
4. Niżżel il-.elf iġġenerat file fl-FPGA mingħajr ma terġa' tikkompila l-.sof file billi tħaddem l-iskrittura li ġejja: nios2-download /software/dp_demo/*.elf
5. Imbotta l-buttuna reset fuq il-bord FPGA biex is-softwer il-ġdid jidħol fis-seħħ.

1.6. DisplayPort Intel FPGA IP Disinn Eżample Parametri
Tabella 2. DisplayPort Intel FPGA IP Disinn Example QSF restrizzjoni għal Intel Agilex Ftile Device

Limitazzjoni QSF	Deskrizzjoni
set_global_assignment -name VERILOG_MACRO “__DISPLAYPORT_support__=1”	Minn Quartus 22.2 'il quddiem, dan ir-restrizzjoni QSF hija meħtieġa biex tippermetti l-fluss SRC (Soft Reset Controller) tad-dwana tad-DisplayPort

Tabella 3. DisplayPort Intel FPGA IP Disinn Example Parametri għall-Apparat Intel Agilex F-tile

Parametru	Valur	Deskrizzjoni
Disinn Disponibbli Eżample
Agħżel Disinn	•Xejn •DisplayPort SST Loopback Parallel mingħajr PCR •DisplayPort SST Loopback Parallel b'Interface tal-Vidjo AXIS	Agħżel id-disinn example għandha tiġi ġġenerata. •Xejn: L-ebda disinn example hija disponibbli għall-għażla tal-parametru kurrenti. •DisplayPort SST Loopback Parallel mingħajr PCR: Dan id-disinn example juri loopback parallel minn DisplayPort sink għal sors DisplayPort mingħajr modulu Pixel Clock Recovery (PCR) meta tixgħel il-parametru Enable Video Input Image Port. •DisplayPort SST Loopback Parallel b'Interface tal-Vidjo AXIS: Dan id-disinn example juri loopback parallel minn DisplayPort sink għal sors DisplayPort b'interface AXIS Video meta Enable Active Video Data Protocols hija ssettjata għal AXIS-VVP Sħiħ.
Disinn Eżample Files
Simulazzjoni	Mixgħul, Mitfi	Ixgħel din l-għażla biex tiġġenera dak meħtieġ files għall-testbench simulazzjoni.
Sinteżi	Mixgħul, Mitfi	Ixgħel din l-għażla biex tiġġenera dak meħtieġ files għall-kumpilazzjoni Intel Quartus Prime u d-disinn tal-ħardwer.
Format HDL iġġenerat
Iġġenera File Format	Verilog, VHDL	Agħżel il-format HDL preferut tiegħek għad-disinn iġġenerat example filesett. Nota: Din l-għażla tiddetermina biss il-format għall-IP tal-ogħla livell iġġenerat files. Kollha l-oħra files (eżample testbenches u l-ogħla livell files għal dimostrazzjoni tal-ħardwer) huma fil-format Verilog HDL.
Target Development Kit
Agħżel il-Bord	•L-ebda Kit ta' Żvilupp •Intel Agilex I-Serje Kit ta' Żvilupp	Agħżel il-bord għad-disinn immirat example.

Parametru	Valur	Deskrizzjoni
		•L-ebda Kit ta' Żvilupp: Din l-għażla teskludi l-aspetti kollha tal-ħardwer għad-disinn example. Il-qalba P tistabbilixxi l-assenjazzjonijiet kollha tal-brilli għal pinnijiet virtwali. •Intel Agilex I-Series FPGA Development Kit: Din l-għażla awtomatikament tagħżel l-apparat fil-mira tal-proġett biex jaqbel mal-apparat fuq dan il-kit ta 'żvilupp. Tista' tibdel it-tagħmir fil-mira billi tuża l-parametru Bidla l-Apparat Mira jekk ir-reviżjoni tal-bord tiegħek għandha varjant ta' apparat differenti. Il-qalba tal-IP tistabbilixxi l-assenjazzjonijiet tal-pin kollha skont il-kit tal-iżvilupp. Nota: Disinn Preliminari Eżample mhix verifikata funzjonalment fuq il-ħardwer f'dan ir-rilaxx ta' Quartus. •Kit ta 'żvilupp personalizzat: Din l-għażla tippermetti d-disinn example biex tiġi ttestjata fuq kit ta 'żvilupp ta' parti terza b'Intel FPGA. Jista' jkollok bżonn tissettja l-assenjazzjonijiet tal-pin waħdek.
Apparat fil-mira
Ibdel l-Apparat fil-Mira	Mixgħul, Mitfi	Ixgħel din l-għażla u agħżel il-varjant tal-apparat preferut għall-kit tal-iżvilupp.

Disinn Loopback Parallel Eżamples

Id-disinn DisplayPort Intel FPGA IP examples juru loopback parallel minn istanza DisplayPort RX għal istanza DisplayPort TX mingħajr modulu Pixel Clock Recovery (PCR).
Tabella 4. DisplayPort Intel FPGA IP Disinn Example għal Intel Agilex F-tile Device

Disinn Eżample	Denominazzjoni	Rata tad-Data	Modalità Channel	Tip Loopback
DisplayPort SST loopback parallel mingħajr PCR	DisplayPort SST	RBR, HRB, HRB2, HBR3	Simplex	Parallel mingħajr PCR
DisplayPort SST loopback parallel b'AXIS Video Interface	DisplayPort SST	RBR, HRB, HRB2, HBR3	Simplex	Parallel ma 'AXIS Video Interface

2.1. Intel Agilex F-tile DisplayPort SST Disinn Loopback Parallel Karatteristiċi
Id-disinn tal-loopback parallel SST examples juru t-trażmissjoni ta 'fluss wieħed tal-vidjo minn DisplayPort sink għal sors DisplayPort.
Korporazzjoni Intel. Id-drittijiet kollha riżervati. Intel, il-logo Intel, u marki oħra Intel huma trademarks ta' Intel Corporation jew is-sussidjarji tagħha. Intel tiggarantixxi l-prestazzjoni tal-prodotti FPGA u semikondutturi tagħha skont l-ispeċifikazzjonijiet attwali skont il-garanzija standard ta 'Intel, iżda tirriżerva d-dritt li tagħmel bidliet fi kwalunkwe prodott u servizz fi kwalunkwe ħin mingħajr avviż. Intel ma tassumi l-ebda responsabbiltà jew responsabbiltà li tirriżulta mill-applikazzjoni jew l-użu ta' kwalunkwe informazzjoni, prodott jew servizz deskritt hawnhekk ħlief kif miftiehem espressament bil-miktub minn Intel. Il-klijenti Intel huma avżati biex jiksbu l-aħħar verżjoni tal-ispeċifikazzjonijiet tal-apparat qabel ma jiddependu fuq kwalunkwe informazzjoni ppubblikata u qabel ma jagħmlu ordnijiet għal prodotti jew servizzi. *Ismijiet u marki oħra jistgħu jiġu mitluba bħala proprjetà ta’ ħaddieħor.
ISO 9001: 2015 Reġistrat
Figura 6. Intel Agilex F-tile DisplayPort SST Loopback Parallel mingħajr PCR

• F'dan il-varjant, il-parametru tas-sors DisplayPort, TX_SUPPORT_IM_ENABLE, huwa mixgħul u tintuża l-interface tal-immaġni tal-vidjo.
• Is-sink DisplayPort jirċievi streaming tal-vidjo u jew awdjo minn sors tal-vidjo estern bħal GPU u jiddekodifikah f'interface tal-vidjo parallela.
• L-output tal-vidjo sink DisplayPort imexxi direttament l-interface tal-vidjo tas-sors DisplayPort u jikkodifika mal-link prinċipali DisplayPort qabel ma jittrasmetti lill-monitor.
• L-IOPLL imexxi kemm l-arloġġi tal-vidjow tas-sink DisplayPort kif ukoll tas-sors bi frekwenza fissa.
• Jekk DisplayPort sink u parametru MAX_LINK_RATE tas-sors huwa kkonfigurat għal HBR3 u PIXELS_PER_CLOCK huwa kkonfigurat għal Quad, l-arloġġ tal-vidjo jaħdem f'300 MHz biex isostni rata ta 'pixel 8Kp30 (1188/4 = 297 MHz).

Figura 7. Intel Agilex F-tile DisplayPort SST Loopback Parallel b'AXIS Video Interface

• F'dan il-varjant, il-parametru tas-sors u tas-sink DisplayPort, agħżel AXIS-VVP SĦIĦA f'ENABLE ACTIVE VIDEO DATA PROTOCOLS biex tippermetti Axis Video Data Interface.
• Is-sink DisplayPort jirċievi streaming tal-vidjo u jew awdjo minn sors tal-vidjo estern bħal GPU u jiddekodifikah f'interface tal-vidjo parallela.
• Il-DisplayPort Sink jikkonverti l-fluss tad-dejta tal-vidjo f'dejta tal-vidjo tal-assi u jsuq l-interface tad-dejta tal-vidjo tal-assi tas-sors DisplayPort permezz tal-VVP Video Frame Buffer. Sors DisplayPort jikkonverti d-dejta tal-vidjo tal-assi fil-link prinċipali DisplayPort qabel ma jittrasmetti lill-monitor.
• F'dan il-varjant tad-disinn, hemm tliet arloġġi tal-vidjo prinċipali, jiġifieri rx/tx_axi4s_clk, rx_vid_clk, u tx_vid_clk. axi4s_clk jaħdem f'300 MHz għaż-żewġ moduli AXIS f'Sors u Sink. rx_vid_clk runsDP Sink Video pipeline f'300 MHz (biex tappoġġja kwalunkwe riżoluzzjoni sa 8Kp30 4PIPs), filwaqt li tx_vid_clk imexxi DP Source Video pipeline fil-frekwenza attwali tal-Pixel Clock (diviż minn PIPs).
• Dan il-varjant tad-disinn awtomatikament jikkonfigura l-frekwenza tx_vid_clk permezz tal-ipprogrammar I2C għal SI5391B OSC abbord meta d-disinn jiskopri swiċċ fir-riżoluzzjoni.
• Dan il-varjant tad-disinn juri biss numru fiss ta’ riżoluzzjonijiet kif predefinit fis-softwer DisplayPort, jiġifieri:
  — 720p60, RGB
  — 1080p60, RGB
  — 4K30, RGB
  — 4K60, RGB

2.2. Skema ta' Clocking
L-iskema tal-arloġġ turi d-dominji tal-arloġġ fid-disinn DisplayPort Intel FPGA IP example.
Figura 8. Skema ta 'clocking ta' Intel Agilex F-tile DisplayPort TransceiverTabella 5. Sinjali tal-Iskema tal-Clocking

Arloġġ fid-dijagramma	Deskrizzjoni
SysPLL refclk	Arloġġ ta 'referenza tas-Sistema PLL ta' F-tile li jista 'jkun kwalunkwe frekwenza ta' arloġġ li hija diviża mis-Sistema PLL għal dik il-frekwenza tal-ħruġ. F'dan id-disinn example, system_pll_clk_link u rx/tx refclk_link jaqsmu l-istess 150 MHz SysPLL refclk.

Arloġġ fid-dijagramma	Deskrizzjoni
	Għandu jkun arloġġ li jaħdem b'xejn li huwa konness minn pin tal-arloġġ ta 'referenza tat-transceiver ddedikat mal-port tal-arloġġ tad-dħul ta' Reference and System PLL Clocks IP, qabel ma tikkonnettja l-port tal-ħruġ korrispondenti ma 'DisplayPort Phy Top. Nota: Għal dan id-disinn example, kkonfigurat Clock Controller GUI Si5391A OUT6 sa 150 MHz.
sistema pll clk link	Il-frekwenza minima tal-ħruġ tas-Sistema PLL biex tappoġġja r-rata DisplayPort kollha hija 320 MHz. Dan id-disinn example juża frekwenza ta 'ħruġ ta' 900 MHz (l-ogħla) sabiex SysPLL refclk jista 'jinqasam ma' rx/tx refclk_link li huwa 150 MHz.
rx_cdr_refclk_link / tx_pll_refclk_link	Rx CDR u Tx PLL Link refclk li ffissat għal 150 MHz biex isostni r-rata tad-dejta DisplayPort kollha.
rx_ls_clkout / tx_ls_clkout	DisplayPort Link Speed ​​Arloġġ għall-arloġġ DisplayPort IP core. Frekwenza ekwivalenti għar-Rata tad-Data diviża b'wisa' parallela tad-dejta. Example: Frekwenza = rata tad-dejta / wisa' tad-dejta = 8.1G (HBR3) / 40 bits = 202.5 MHz

2.3. Simulazzjoni Testbench
Il-bank tat-test tas-simulazzjoni jissimula l-loopback serjali DisplayPort TX għal RX.
Figura 9. DisplayPort Intel FPGA IP Simplex Mode Simulation Testbench Block DiagramTabella 6. Komponenti Testbench

Komponent	Deskrizzjoni
Ġeneratur tal-Mudelli tal-Vidjo	Dan il-ġeneratur jipproduċi mudelli ta 'bar tal-kulur li tista' tikkonfigura. Tista' tipparametrizza l-ħin tal-format tal-vidjo.
Kontroll tal-Bank tat-Test	Din il-blokka tikkontrolla s-sekwenza tat-test tas-simulazzjoni u tiġġenera s-sinjali ta 'stimolu meħtieġa għall-qalba TX. Il-blokk ta 'kontroll tal-bank tat-test jaqra wkoll il-valur CRC kemm mis-sors kif ukoll mis-sink biex jagħmel paraguni.
RX Link Veloċità Arloġġ Frekwenza Kontroll	Dan il-kontrollur jivverifika jekk il-frekwenza tal-arloġġ irkuprata tat-transceiver RX taqbilx mar-rata tad-dejta mixtieqa.
TX Link Veloċità Arloġġ Frekwenza Kontroll	Dan il-kontrollur jivverifika jekk il-frekwenza tal-arloġġ irkuprata tat-transceiver TX taqbilx mar-rata tad-dejta mixtieqa.

Il-bank tat-test tas-simulazzjoni jagħmel il-verifiki li ġejjin:
Tabella 7. Verifiki tal-Bank tat-Test

Kriterji tat-Test	Verifika
• Link Taħriġ bir-Rata tad-Data HBR3 • Aqra r-reġistri DPCD biex tivverifika jekk l-Istatus DP jissettjax u jkejjel kemm il-frekwenza tal-Veloċità tal-Link TX kif ukoll RX.	Jintegra Frequency Checker biex ikejjel il-Veloċità tal-Link output tal-frekwenza tal-arloġġ mit-transceiver TX u RX.
• Mexxi mudell tal-vidjo minn TX għal RX. • Ivverifika s-CRC kemm għas-sors kif ukoll għas-sink biex tivverifika jekk jaqblux	• Tqabbad il-ġeneratur tal-mudell tal-vidjo mas-Sors DisplayPort biex jiġġenera l-mudell tal-vidjo. • Il-kontroll tal-bank tat-test li jmiss jaqra kemm is-Sors u Sink CRC mir-reġistri DPTX u DPRX u jqabbel biex jiżgura li ż-żewġ valuri CRC huma identiċi. Nota: Biex tiżgura li s-CRC jiġi kkalkulat, trid tattiva l-parametru ta' awtomazzjoni tat-test Support CTS.

Storja ta 'Reviżjoni tad-Dokument għal F-Tile DisplayPort Intel FPGA IP Design Example Gwida għall-Utent

Verżjoni tad-Dokument	Verżjoni Intel Quartus Prime	Verżjoni IP	Bidliet
2022.09.02	22.	20.0.1	•Titolu tad-dokument mibdul minn DisplayPort Intel Agilex F-Tile FPGA IP Design Example Gwida għall-Utent għal F-Tile DisplayPort Intel FPGA IP Design Example Gwida għall-Utent. •Ippermettiet AXIS Video Design Example variant. •Disinn ta 'Rata Statika Neħħa u sostitwit b'Disinn Multi Rata Example. •Neħħa n-nota fid-Disinn tal-IP DisplayPort Intel FPGA Example Quick Start Guide li tgħid li l-verżjoni tas-software Intel Quartus Prime 21.4 tappoġġja biss id-Disinn Preliminari Examples. •Ssostitwixxa l-figura tal-Istruttura tad-Direttorju bil-figura korretta. •Żieda taqsima ELF Riġenerazzjoni File taħt il-Kompilazzjoni u l-Ittestjar tad-Disinn. •Aġġorna t-taqsima tal-Ħtiġiet tal-Hardware u s-Softwer biex tinkludi ħardwer addizzjonali rekwiżiti.
2021.12.13	21.	20.0.0	Rilaxx inizjali.

Korporazzjoni Intel. Id-drittijiet kollha riżervati. Intel, il-logo Intel, u marki oħra Intel huma trademarks ta' Intel Corporation jew is-sussidjarji tagħha. Intel tiggarantixxi l-prestazzjoni tal-prodotti FPGA u semikondutturi tagħha skont l-ispeċifikazzjonijiet attwali skont il-garanzija standard ta 'Intel, iżda tirriżerva d-dritt li tagħmel bidliet fi kwalunkwe prodott u servizz fi kwalunkwe ħin mingħajr avviż. Intel ma tassumi l-ebda responsabbiltà jew responsabbiltà li tirriżulta mill-applikazzjoni jew l-użu ta' kwalunkwe informazzjoni, prodott jew servizz deskritt hawnhekk ħlief kif miftiehem espressament bil-miktub minn Intel. Il-klijenti Intel huma avżati biex jiksbu l-aħħar verżjoni tal-ispeċifikazzjonijiet tal-apparat qabel ma jiddependu fuq kwalunkwe informazzjoni ppubblikata u qabel ma jagħmlu ordnijiet għal prodotti jew servizzi.
*Ismijiet u marki oħra jistgħu jiġu mitluba bħala proprjetà ta’ ħaddieħor.
ISO 9001: 2015 Reġistrat

Verżjoni Online
Ibgħat Feedback
UG-20347
ID: 709308
Verżjoni: 2022.09.02

Dokumenti / Riżorsi

intel F-Tile DisplayPort FPGA IP Design Example [pdfGwida għall-Utent F-Tile DisplayPort FPGA IP Disinn Eżample, F-Tile DisplayPort, DisplayPort, FPGA IP Design Example, Disinn IP Example, UG-20347, 709308

Referenzi

• Manwal għall-Utent