F-Tile DisplayPort FPGA IP ڈیزائن Example
یوزر گائیڈ

F-Tile DisplayPort FPGA IP ڈیزائن Example

Intel® Quartus® Prime Design Suite کے لیے اپ ڈیٹ کیا گیا: 22.2 IP ورژن: 21.0.1

ڈسپلے پورٹ انٹیل ایف پی جی اے آئی پی ڈیزائن سابقampکوئیک اسٹارٹ گائیڈ

DisplayPort Intel® F-ٹائل ڈیوائسز میں ایک نقلی ٹیسٹ بینچ اور ایک ہارڈویئر ڈیزائن شامل ہے جو کمپلیشن اور ہارڈویئر ٹیسٹنگ FPGA IP ڈیزائن کو سپورٹ کرتا ہے۔amples for Intel Agilex™
DisplayPort Intel FPGA IP مندرجہ ذیل ڈیزائن پیش کرتا ہے۔amples:

• پکسل کلاک ریکوری (PCR) ماڈیول کے بغیر ڈسپلے پورٹ SST متوازی لوپ بیک
• AXIS ویڈیو انٹرفیس کے ساتھ ڈسپلے پورٹ SST متوازی لوپ بیک

جب آپ ایک ڈیزائن تیار کرتے ہیں۔ample، پیرامیٹر ایڈیٹر خود بخود تخلیق کرتا ہے۔ fileہارڈ ویئر میں ڈیزائن کو نقل کرنے، مرتب کرنے اور جانچنے کے لیے ضروری ہے۔
شکل 1. ترقی Stagesمتعلقہ معلومات

• ڈسپلے پورٹ انٹیل ایف پی جی اے آئی پی یوزر گائیڈ
• Intel Quartus Prime Pro ایڈیشن میں منتقل ہو رہا ہے۔

انٹیل کارپوریشن۔ جملہ حقوق محفوظ ہیں. Intel، Intel لوگو، اور Intel کے دیگر نشانات Intel Corporation یا اس کے ذیلی اداروں کے ٹریڈ مارک ہیں۔ Intel اپنی FPGA اور سیمی کنڈکٹر مصنوعات کی کارکردگی کو Intel کی معیاری وارنٹی کے مطابق موجودہ تصریحات کی ضمانت دیتا ہے، لیکن بغیر اطلاع کے کسی بھی وقت کسی بھی مصنوعات اور خدمات میں تبدیلیاں کرنے کا حق محفوظ رکھتا ہے۔ Intel یہاں بیان کردہ کسی بھی معلومات، پروڈکٹ، یا سروس کے اطلاق یا استعمال سے پیدا ہونے والی کوئی ذمہ داری یا ذمہ داری قبول نہیں کرتا ہے سوائے اس کے کہ Intel کی طرف سے تحریری طور پر واضح طور پر اتفاق کیا گیا ہو۔ انٹیل کے صارفین کو مشورہ دیا جاتا ہے کہ وہ کسی بھی شائع شدہ معلومات پر بھروسہ کرنے سے پہلے اور مصنوعات یا خدمات کے آرڈر دینے سے پہلے ڈیوائس کی تفصیلات کا تازہ ترین ورژن حاصل کریں۔
*دیگر ناموں اور برانڈز پر دوسروں کی ملکیت کے طور پر دعویٰ کیا جا سکتا ہے۔
ISO 9001:2015 رجسٹرڈ
1.1 ڈائرکٹری کا ڈھانچہ
شکل 2. ڈائرکٹری کا ڈھانچہ

جدول 1. ڈیزائن Exampلی اجزاء

فولڈرز	Files
rtl/core	dp_core.ip
	dp_rx آئی پی
	dp_tx آئی پی
rtl/rx_phy	dp_gxb_rx/ ((DP PMA UX بلڈنگ بلاک)
	dp_rx_data_fifo آئی پی
	rx_top_phy sv
rtl/tx_phy	dp_gxb_rx/ ((DP PMA UX بلڈنگ بلاک)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2 ہارڈ ویئر اور سافٹ ویئر کی ضروریات
انٹیل مندرجہ ذیل ہارڈ ویئر اور سافٹ ویئر کو ڈیزائن کی جانچ کے لیے استعمال کرتا ہے۔ampلی:
ہارڈ ویئر

• Intel Agilex I-Series ڈویلپمنٹ کٹ
• ڈسپلے پورٹ ماخذ GPU
• ڈسپلے پورٹ سنک (مانیٹر)
• Bitec DisplayPort FMC بیٹی کارڈ Revision 8C
• ڈسپلے پورٹ کیبلز

سافٹ ویئر

• Intel Quartus® Prime
• Synopsys* VCS سمیلیٹر

1.3 ڈیزائن تیار کرنا
انٹیل کوارٹس پرائم سافٹ ویئر میں ڈسپلے پورٹ انٹیل ایف پی جی اے آئی پی پیرامیٹر ایڈیٹر کا استعمال کریںample
شکل 3. ڈیزائن کا بہاؤ پیدا کرنا

1.  ٹولز ➤ IP کیٹلاگ کو منتخب کریں، اور ٹارگٹ ڈیوائس فیملی کے طور پر Intel Agilex F-tile کو منتخب کریں۔
   نوٹ: ڈیزائن سابقample صرف Intel Agilex F-tile آلات کو سپورٹ کرتا ہے۔
2. IP کیٹلاگ میں، DisplayPort Intel FPGA IP کو تلاش کریں اور ڈبل کلک کریں۔ نئی آئی پی ویری ایشن ونڈو ظاہر ہوتی ہے۔
3. اپنی مرضی کے مطابق آئی پی کی مختلف حالتوں کے لیے ایک اعلیٰ سطحی نام کی وضاحت کریں۔ پیرامیٹر ایڈیٹر IP تغیرات کی ترتیبات کو a میں محفوظ کرتا ہے۔ file نامزد .ip
4. ڈیوائس فیلڈ میں ایک Intel Agilex F-tile ڈیوائس کو منتخب کریں، یا پہلے سے طے شدہ Intel Quartus Prime سافٹ ویئر ڈیوائس کا انتخاب رکھیں۔
5. ٹھیک ہے پر کلک کریں۔ پیرامیٹر ایڈیٹر ظاہر ہوتا ہے۔
6. TX اور RX دونوں کے لیے مطلوبہ پیرامیٹرز کو ترتیب دیں۔
7. ڈیزائن کے تحت سابقampلی ٹیب پر، پی سی آر کے بغیر ڈسپلے پورٹ SST متوازی لوپ بیک کو منتخب کریں۔
8. ٹیسٹ بینچ تیار کرنے کے لیے سمولیشن کو منتخب کریں، اور ہارڈ ویئر ڈیزائن سابقہ ​​بنانے کے لیے ترکیب کو منتخب کریں۔ample آپ کو ان میں سے کم از کم ایک آپشن کا انتخاب کرنا چاہیے تاکہ ڈیزائن ایکس تیار کیا جا سکے۔ample files اگر آپ دونوں کو منتخب کرتے ہیں تو جنریشن کا وقت لمبا ہو جاتا ہے۔
9. ٹارگٹ ڈیولپمنٹ کٹ کے لیے، Intel Agilex I-Series SOC ڈویلپمنٹ کٹ منتخب کریں۔ اس کی وجہ سے مرحلہ 4 میں منتخب کردہ ٹارگٹ ڈیوائس ڈویلپمنٹ کٹ پر موجود ڈیوائس سے مماثل ہونے کے لیے تبدیل ہو جاتی ہے۔ Intel Agilex I-Series SOC ڈویلپمنٹ کٹ کے لیے، ڈیفالٹ ڈیوائس AGIB027R31B1E2VR0 ہے۔
10. جنریٹ ایکس پر کلک کریں۔ampلی ڈیزائن.

1.4 ڈیزائن کی نقالی
DisplayPort Intel FPGA IP ڈیزائن سابقample testbench ایک سیریل لوپ بیک ڈیزائن کو TX مثال سے RX مثال میں نقل کرتا ہے۔ ایک اندرونی ویڈیو پیٹرن جنریٹر ماڈیول ڈسپلے پورٹ TX مثال چلاتا ہے اور RX مثال کا ویڈیو آؤٹ پٹ ٹیسٹ بینچ میں CRC چیکرس سے جڑتا ہے۔
شکل 4. ڈیزائن سمولیشن فلو

1. Synopsys simulator فولڈر میں جائیں اور VCS کو منتخب کریں۔
2. نقلی اسکرپٹ چلائیں۔
   ماخذ vcs_sim.sh
3. اسکرپٹ Quartus TLG کو انجام دیتا ہے، سمیلیٹر میں ٹیسٹ بینچ کو مرتب اور چلاتا ہے۔
4. نتیجہ کا تجزیہ کریں۔
   ایک کامیاب تخروپن ماخذ اور سنک SRC موازنہ کے ساتھ ختم ہوتا ہے۔

1.5 ڈیزائن کو مرتب کرنا اور جانچنا
شکل 5. ڈیزائن کو مرتب کرنا اور اس کی نقل کرناہارڈ ویئر سابق پر ایک مظاہرہ ٹیسٹ مرتب کرنے اور چلانے کے لیےampڈیزائن، ان اقدامات پر عمل کریں:

1. ہارڈ ویئر سابق کو یقینی بنائیںampلی ڈیزائن جنریشن مکمل ہو گئی ہے۔
2. Intel Quartus Prime Pro Edition سافٹ ویئر لانچ کریں اور کھولیں۔ / quartus/agi_dp_demo.qpf.
3. پروسیسنگ پر کلک کریں ➤ تالیف شروع کریں۔
4. کامیاب تالیف کے بعد، Intel Quartus Prime Pro Edition سافٹ ویئر ایک .sof تیار کرتا ہے۔ file آپ کی مخصوص ڈائریکٹری میں۔
5. Bitec بیٹی کارڈ پر DisplayPort RX کنیکٹر کو کسی بیرونی ڈسپلے پورٹ سورس سے جوڑیں، جیسے کہ PC پر گرافکس کارڈ۔
6. Bitec بیٹی کارڈ پر DisplayPort TX کنیکٹر کو DisplayPort سنک ڈیوائس سے جوڑیں، جیسے کہ ویڈیو اینالائزر یا PC مانیٹر۔
7.  یقینی بنائیں کہ ڈیولپمنٹ بورڈ پر تمام سوئچز ڈیفالٹ پوزیشن میں ہیں۔
8. منتخب کردہ Intel Agilex F-Tile ڈیوائس کو ڈویلپمنٹ بورڈ پر تیار کردہ .sof کا استعمال کرتے ہوئے ترتیب دیں۔ file (ٹولز ➤ پروگرامر)۔
9. ڈسپلے پورٹ سنک ڈیوائس ویڈیو سورس سے تیار کردہ ویڈیو دکھاتا ہے۔

متعلقہ معلومات
Intel Agilex I-Series FPGA ڈویلپمنٹ کٹ یوزر گائیڈ/
1.5.1 ELF کو دوبارہ پیدا کرنا File
پہلے سے طے شدہ طور پر، ELF file اس وقت پیدا ہوتا ہے جب آپ متحرک ڈیزائن سابقہ ​​تخلیق کرتے ہیں۔ample
تاہم، کچھ معاملات میں، آپ کو ELF کو دوبارہ تخلیق کرنے کی ضرورت ہے۔ file اگر آپ سافٹ ویئر میں ترمیم کرتے ہیں۔ file یا dp_core.qsys کو دوبارہ تخلیق کریں۔ file. dp_core.qsys کو دوبارہ تخلیق کرنا file .sopcinfo کو اپ ڈیٹ کرتا ہے۔ file، جس کے لیے آپ کو ELF کو دوبارہ تخلیق کرنے کی ضرورت ہے۔ file.

1. کے پاس جاؤ /سافٹ ویئر اور اگر ضروری ہو تو کوڈ میں ترمیم کریں۔
2. کے پاس جاؤ /script اور درج ذیل بلڈ اسکرپٹ پر عمل کریں: source build_sw.sh
   • ونڈوز پر، تلاش کریں اور Nios II کمانڈ شیل کھولیں۔ Nios II کمانڈ شیل میں، پر جائیں۔ /script اور execute source build_sw.sh.
   نوٹ: ونڈوز 10 پر بلڈ اسکرپٹ کو چلانے کے لیے، آپ کے سسٹم کو ونڈوز سب سسٹم فار لینکس (WSL) کی ضرورت ہے۔ WSL تنصیب کے مراحل کے بارے میں مزید معلومات کے لیے، Nios II سافٹ ویئر ڈیولپر ہینڈ بک سے رجوع کریں۔
   • لینکس پر، پلیٹ فارم ڈیزائنر شروع کریں، اور ٹولز ➤ Nios II کمانڈ شیل کھولیں۔ Nios II کمانڈ شیل میں، پر جائیں۔ /script اور execute source build_sw.sh.
3. ایک .elf کو یقینی بنائیں file میں پیدا ہوتا ہے۔ /software/ dp_demo.
4. تیار کردہ .elf ڈاؤن لوڈ کریں۔ file .sof کو دوبارہ مرتب کیے بغیر FPGA میں file درج ذیل اسکرپٹ کو چلا کر: nios2-download /software/dp_demo/*.elf
5. نئے سافٹ ویئر کے اثر میں آنے کے لیے FPGA بورڈ پر ری سیٹ بٹن کو دبائیں۔

1.6. DisplayPort Intel FPGA IP ڈیزائن Exampپیرامیٹرز
ٹیبل 2۔ ڈسپلے پورٹ انٹیل ایف پی جی اے آئی پی ڈیزائن سابقampIntel Agilex Ftile ڈیوائس کے لیے QSF کی رکاوٹ

QSF پابندی	تفصیل
سیٹ_گلوبل_اسائنمنٹ -نام VERILOG_MACRO "__DISPLAYPORT_support__=1"	کوارٹس 22.2 کے بعد سے، ڈسپلے پورٹ کسٹم ایس آر سی (سافٹ ری سیٹ کنٹرولر) کے بہاؤ کو فعال کرنے کے لیے اس QSF رکاوٹ کی ضرورت ہے۔

ٹیبل 3۔ ڈسپلے پورٹ انٹیل ایف پی جی اے آئی پی ڈیزائن سابقampانٹیل ایجیلیکس ایف ٹائل ڈیوائس کے لیے پیرامیٹرز

پیرامیٹر	قدر	تفصیل
دستیاب ڈیزائن سابقample
ڈیزائن منتخب کریں۔	•کوئی نہیں۔ •PCR کے بغیر ڈسپلے پورٹ SST متوازی لوپ بیک • AXIS ویڈیو انٹرفیس کے ساتھ ڈسپلے پورٹ SST متوازی لوپ بیک	سابق ڈیزائن کو منتخب کریں۔ampپیدا کیا جائے گا. •کوئی نہیں: کوئی ڈیزائن سابق نہیں۔ample موجودہ پیرامیٹر کے انتخاب کے لیے دستیاب ہے۔ •PCR کے بغیر ڈسپلے پورٹ SST متوازی لوپ بیک: یہ ڈیزائن سابقample جب آپ ویڈیو ان پٹ امیج پورٹ پیرامیٹر کو فعال کرتے ہیں تو Pixel Clock Recovery (PCR) ماڈیول کے بغیر DisplayPort سنک سے DisplayPort سورس تک متوازی لوپ بیک کا مظاہرہ کرتا ہے۔ • AXIS ویڈیو انٹرفیس کے ساتھ ڈسپلے پورٹ SST متوازی لوپ بیک: یہ ڈیزائن سابقampجب فعال ویڈیو ڈیٹا پروٹوکول کو فعال کریں AXIS-VVP فل پر سیٹ کیا جاتا ہے تو le AXIS ویڈیو انٹرفیس کے ساتھ DisplayPort سنک سے DisplayPort سورس تک متوازی لوپ بیک کا مظاہرہ کرتا ہے۔
ڈیزائن سابقample Files
تخروپن	کبھی کبھی	ضروری پیدا کرنے کے لیے اس آپشن کو آن کریں۔ files تخروپن ٹیسٹ بینچ کے لیے۔
ترکیب	کبھی کبھی	ضروری پیدا کرنے کے لیے اس آپشن کو آن کریں۔ fileانٹیل کوارٹس پرائم تالیف اور ہارڈویئر ڈیزائن کے لیے۔
تیار کردہ HDL فارمیٹ
پیدا کریں۔ File فارمیٹ	ویریلوگ، وی ایچ ڈی ایل	تیار کردہ ڈیزائن سابق کے لیے اپنا پسندیدہ HDL فارمیٹ منتخب کریں۔ample fileسیٹ نوٹ: یہ اختیار صرف تیار کردہ ٹاپ لیول IP کے فارمیٹ کا تعین کرتا ہے۔ files دیگر تمام files (مثال کے طور پرampلی ٹیسٹ بینچز اور ٹاپ لیول fileہارڈ ویئر کے مظاہرے کے لیے) ویریلوگ ایچ ڈی ایل فارمیٹ میں ہیں۔
ٹارگٹ ڈویلپمنٹ کٹ
بورڈ منتخب کریں۔	•کوئی ڈیولپمنٹ کٹ نہیں۔ •Intel Agilex I-Series ڈویلپمنٹ کٹ	ٹارگٹڈ ڈیزائن کے لیے بورڈ منتخب کریں۔ample

پیرامیٹر	قدر	تفصیل
		•کوئی ڈیولپمنٹ کٹ نہیں: یہ آپشن ڈیزائن سابق کے لیے ہارڈ ویئر کے تمام پہلوؤں کو خارج کرتا ہے۔ample P کور تمام پن اسائنمنٹس کو ورچوئل پن پر سیٹ کرتا ہے۔ •Intel Agilex I-Series FPGA ڈویلپمنٹ کٹ: یہ آپشن خود بخود پروجیکٹ کے ٹارگٹ ڈیوائس کو اس ڈیولپمنٹ کٹ پر موجود ڈیوائس سے میچ کرنے کے لیے منتخب کرتا ہے۔ اگر آپ کے بورڈ کی نظرثانی میں ڈیوائس کی مختلف قسم ہے تو آپ ٹارگٹ ڈیوائس پیرامیٹر کو تبدیل کر کے ٹارگٹ ڈیوائس کو تبدیل کر سکتے ہیں۔ آئی پی کور تمام پن اسائنمنٹس کو ڈیولپمنٹ کٹ کے مطابق سیٹ کرتا ہے۔ نوٹ: ابتدائی ڈیزائن Example اس کوارٹس ریلیز میں ہارڈ ویئر پر فعال طور پر تصدیق شدہ نہیں ہے۔ • کسٹم ڈویلپمنٹ کٹ: یہ آپشن ڈیزائن کی اجازت دیتا ہے۔ampانٹیل ایف پی جی اے کے ساتھ تھرڈ پارٹی ڈیولپمنٹ کٹ پر ٹیسٹ کیا جائے گا۔ آپ کو اپنے طور پر پن اسائنمنٹس سیٹ کرنے کی ضرورت پڑسکتی ہے۔
ٹارگٹ ڈیوائس
ٹارگٹ ڈیوائس کو تبدیل کریں۔	کبھی کبھی	اس آپشن کو آن کریں اور ڈویلپمنٹ کٹ کے لیے ترجیحی ڈیوائس ویرینٹ کو منتخب کریں۔

متوازی لوپ بیک ڈیزائن Examples

DisplayPort Intel FPGA IP ڈیزائن سابقamples بغیر Pixel Clock Recovery (PCR) ماڈیول کے DisplayPort RX مثال سے DisplayPort TX مثال کے متوازی لوپ بیک کا مظاہرہ کرتا ہے۔
ٹیبل 4۔ ڈسپلے پورٹ انٹیل ایف پی جی اے آئی پی ڈیزائن سابقample Intel Agilex F-tile ڈیوائس کے لیے

ڈیزائن سابقample	عہدہ	ڈیٹا کی شرح	چینل وضع	لوپ بیک کی قسم
PCR کے بغیر ڈسپلے پورٹ SST متوازی لوپ بیک	ڈسپلے پورٹ ایس ایس ٹی	RBR، HRB، HRB2، HBR3	سمپلیکس	پی سی آر کے بغیر متوازی
AXIS ویڈیو انٹرفیس کے ساتھ ڈسپلے پورٹ SST متوازی لوپ بیک	ڈسپلے پورٹ ایس ایس ٹی	RBR، HRB، HRB2، HBR3	سمپلیکس	AXIS ویڈیو انٹرفیس کے ساتھ متوازی

2.1 Intel Agilex F-tile DisplayPort SST متوازی لوپ بیک ڈیزائن خصوصیات
SST متوازی لوپ بیک ڈیزائن سابقamples ڈسپلے پورٹ سنک سے ڈسپلے پورٹ سورس تک ایک ویڈیو سٹریم کی ترسیل کا مظاہرہ کرتا ہے۔
انٹیل کارپوریشن۔ جملہ حقوق محفوظ ہیں. Intel، Intel لوگو، اور Intel کے دیگر نشانات Intel Corporation یا اس کے ذیلی اداروں کے ٹریڈ مارک ہیں۔ Intel اپنی FPGA اور سیمی کنڈکٹر مصنوعات کی کارکردگی کو Intel کی معیاری وارنٹی کے مطابق موجودہ تصریحات کی ضمانت دیتا ہے، لیکن بغیر اطلاع کے کسی بھی وقت کسی بھی مصنوعات اور خدمات میں تبدیلیاں کرنے کا حق محفوظ رکھتا ہے۔ Intel یہاں بیان کردہ کسی بھی معلومات، پروڈکٹ، یا سروس کے اطلاق یا استعمال سے پیدا ہونے والی کوئی ذمہ داری یا ذمہ داری قبول نہیں کرتا ہے سوائے اس کے کہ Intel کی طرف سے تحریری طور پر واضح طور پر اتفاق کیا گیا ہو۔ انٹیل کے صارفین کو مشورہ دیا جاتا ہے کہ وہ کسی بھی شائع شدہ معلومات پر بھروسہ کرنے سے پہلے اور مصنوعات یا خدمات کے آرڈر دینے سے پہلے ڈیوائس کی تفصیلات کا تازہ ترین ورژن حاصل کریں۔ *دیگر ناموں اور برانڈز پر دوسروں کی ملکیت کے طور پر دعویٰ کیا جا سکتا ہے۔
ISO 9001:2015 رجسٹرڈ
پی سی آر کے بغیر انٹیل ایجیلیکس ایف ٹائل ڈسپلے پورٹ ایس ایس ٹی متوازی لوپ بیک

• اس ویرینٹ میں، ڈسپلے پورٹ سورس کا پیرامیٹر، TX_SUPPORT_IM_ENABLE، آن ہوتا ہے اور ویڈیو امیج انٹرفیس استعمال ہوتا ہے۔
• ڈسپلے پورٹ سنک بیرونی ویڈیو سورس جیسے GPU سے ویڈیو اور یا آڈیو سٹریمنگ وصول کرتا ہے اور اسے متوازی ویڈیو انٹرفیس میں ڈی کوڈ کرتا ہے۔
• ڈسپلے پورٹ سنک ویڈیو آؤٹ پٹ براہ راست ڈسپلے پورٹ سورس ویڈیو انٹرفیس کو چلاتا ہے اور مانیٹر پر منتقل کرنے سے پہلے ڈسپلے پورٹ مین لنک پر انکوڈ کرتا ہے۔
• IOPLL ڈسپلے پورٹ سنک اور سورس ویڈیو کلاک دونوں کو ایک مقررہ فریکوئنسی پر چلاتا ہے۔
• اگر DisplayPort سنک اور سورس کا MAX_LINK_RATE پیرامیٹر HBR3 پر کنفیگر کیا گیا ہے اور PIXELS_PER_CLOCK کواڈ پر کنفیگر کیا گیا ہے، تو ویڈیو کلاک 300Kp8 پکسل ریٹ (30/1188 = 4 MHz) کو سپورٹ کرنے کے لیے 297 MHz پر چلتی ہے۔

شکل 7. انٹیل ایجیلیکس ایف ٹائل ڈسپلے پورٹ ایس ایس ٹی متوازی لوپ بیک AXIS ویڈیو کے ساتھ انٹرفیس

• اس ویرینٹ میں، ڈسپلے پورٹ سورس اور سنک پیرامیٹر، ایکسس ویڈیو ڈیٹا انٹرفیس کو فعال کرنے کے لیے فعال ویڈیو ڈیٹا پروٹوکولز میں AXIS-VVP FULL کو منتخب کریں۔
• ڈسپلے پورٹ سنک بیرونی ویڈیو سورس جیسے GPU سے ویڈیو اور یا آڈیو سٹریمنگ وصول کرتا ہے اور اسے متوازی ویڈیو انٹرفیس میں ڈی کوڈ کرتا ہے۔
• ڈسپلے پورٹ سنک ویڈیو ڈیٹا اسٹریم کو ایکسس ویڈیو ڈیٹا میں تبدیل کرتا ہے اور وی وی پی ویڈیو فریم بفر کے ذریعے ڈسپلے پورٹ سورس ایکسس ویڈیو ڈیٹا انٹرفیس کو چلاتا ہے۔ ڈسپلے پورٹ ماخذ محور ویڈیو ڈیٹا کو مانیٹر میں منتقل کرنے سے پہلے ڈسپلے پورٹ مین لنک میں تبدیل کرتا ہے۔
• اس ڈیزائن ویرینٹ میں، تین اہم ویڈیو گھڑیاں ہیں، یعنی rx/tx_axi4s_clk، rx_vid_clk، اور tx_vid_clk۔ axi4s_clk سورس اور سنک دونوں AXIS ماڈیولز کے لیے 300 میگا ہرٹز پر چلتا ہے۔ rx_vid_clk ڈی پی سنک ویڈیو پائپ لائن کو 300 میگاہرٹز پر چلاتا ہے (8Kp30 4PIPs تک کسی بھی ریزولوشن کو سپورٹ کرنے کے لیے)، جب کہ tx_vid_clk DP سورس ویڈیو پائپ لائن کو اصل Pixel کلاک فریکوئنسی پر چلاتا ہے (PIPs سے تقسیم)۔
• یہ ڈیزائن ویرینٹ آٹو I2C پروگرامنگ کے ذریعے tx_vid_clk فریکوئنسی کو آن بورڈ SI5391B OSC میں کنفیگر کرتا ہے جب ڈیزائن ریزولوشن میں کسی سوئچ کا پتہ لگاتا ہے۔
• یہ ڈیزائن ویرینٹ صرف ڈسپلے پورٹ سافٹ ویئر میں پہلے سے بیان کردہ قراردادوں کی ایک مقررہ تعداد کو ظاہر کرتا ہے، یعنی:
  - 720p60، RGB
  - 1080p60، RGB
  - 4K30، RGB
  - 4K60، RGB

2.2 کلاکنگ اسکیم
کلاکنگ اسکیم ڈسپلے پورٹ انٹیل ایف پی جی اے آئی پی ڈیزائن میں کلاک ڈومینز کی وضاحت کرتی ہے۔ample
تصویر 8. انٹیل ایجیلیکس ایف ٹائل ڈسپلے پورٹ ٹرانسیور کلاکنگ اسکیمٹیبل 5. کلاکنگ اسکیم سگنلز

ڈایاگرام میں گھڑی	تفصیل
SysPLL refclk	F-ٹائل سسٹم PLL حوالہ گھڑی جو کوئی بھی گھڑی کی فریکوئنسی ہو سکتی ہے جو اس آؤٹ پٹ فریکوئنسی کے لیے سسٹم PLL کے ذریعے قابل تقسیم ہے۔ اس ڈیزائن میں سابقample، system_pll_clk_link اور rx/tx refclk_link ایک ہی 150 MHz SysPLL refclk کا اشتراک کرتے ہیں۔

ڈایاگرام میں گھڑی	تفصیل
	متعلقہ آؤٹ پٹ پورٹ کو DisplayPort Phy Top سے منسلک کرنے سے پہلے یہ ایک مفت چلنے والی گھڑی ہونی چاہیے جو کہ ایک وقف شدہ ٹرانسیور ریفرنس کلاک پن سے ان پٹ کلاک پورٹ آف ریفرنس اور سسٹم PLL کلاک آئی پی سے منسلک ہو۔ نوٹ: اس ڈیزائن کے لیے سابقample، گھڑی کنٹرولر GUI Si5391A OUT6 سے 150 میگاہرٹز کو ترتیب دیں۔
سسٹم pll clk لنک	ڈسپلے پورٹ کی تمام شرح کو سپورٹ کرنے کے لیے کم از کم سسٹم PLL آؤٹ پٹ فریکوئنسی 320 میگاہرٹز ہے۔ یہ ڈیزائن سابقample 900 MHz (سب سے زیادہ) آؤٹ پٹ فریکوئنسی استعمال کرتا ہے تاکہ SysPLL refclk کو rx/tx refclk_link کے ساتھ شیئر کیا جا سکے جو کہ 150 MHz ہے۔
rx_cdr_refclk_link / tx_pll_refclk_link	Rx CDR اور Tx PLL لنک refclk جو تمام ڈسپلے پورٹ ڈیٹا کی شرح کو سپورٹ کرنے کے لیے 150 میگاہرٹز پر طے کیا گیا ہے۔
rx_ls_clkout / tx_ls_clkout	ڈسپلے پورٹ لنک سپیڈ کلاک ٹو کلاک ڈسپلے پورٹ IP کور۔ متوازی ڈیٹا کی چوڑائی کے حساب سے ڈیٹا ریٹ کی تقسیم کے برابر فریکوئنسی۔ Exampلی: تعدد = ڈیٹا کی شرح / ڈیٹا کی چوڑائی = 8.1G (HBR3) / 40 بٹس = 202.5 میگاہرٹز

2.3۔ نقلی ٹیسٹ بینچ
سمولیشن ٹیسٹ بینچ ڈسپلے پورٹ TX سیریل لوپ بیک کو RX پر نقل کرتا ہے۔
شکل 9. ڈسپلے پورٹ انٹیل ایف پی جی اے آئی پی سمپلیکس موڈ سمولیشن ٹیسٹ بینچ بلاک ڈایاگرامٹیبل 6. ٹیسٹ بینچ کے اجزاء

جزو	تفصیل
ویڈیو پیٹرن جنریٹر	یہ جنریٹر کلر بار پیٹرن تیار کرتا ہے جسے آپ ترتیب دے سکتے ہیں۔ آپ ویڈیو فارمیٹ ٹائمنگ کو پیرامیٹرائز کر سکتے ہیں۔
ٹیسٹ بینچ کنٹرول	یہ بلاک نقلی کی جانچ کی ترتیب کو کنٹرول کرتا ہے اور TX کور کے لیے ضروری محرک سگنل پیدا کرتا ہے۔ ٹیسٹ بینچ کنٹرول بلاک موازنہ کرنے کے لیے سورس اور سنک دونوں سے CRC ویلیو بھی پڑھتا ہے۔
RX لنک سپیڈ کلاک فریکوئنسی چیکر	یہ چیکر تصدیق کرتا ہے کہ آیا RX ٹرانسیور بازیافت گھڑی کی فریکوئنسی مطلوبہ ڈیٹا کی شرح سے ملتی ہے۔
TX لنک سپیڈ کلاک فریکوئنسی چیکر	یہ چیکر تصدیق کرتا ہے کہ آیا TX ٹرانسیور بازیافت گھڑی کی فریکوئنسی مطلوبہ ڈیٹا کی شرح سے ملتی ہے۔

نقلی ٹیسٹ بینچ درج ذیل تصدیقات کرتا ہے:
ٹیبل 7۔ ٹیسٹ بینچ کی تصدیق

ٹیسٹ کا معیار	تصدیق
• ڈیٹا ریٹ HBR3 پر لنک ٹریننگ • یہ چیک کرنے کے لیے DPCD رجسٹر پڑھیں کہ آیا DP سٹیٹس TX اور RX لنک سپیڈ فریکوئنسی دونوں کو سیٹ اور پیمائش کرتا ہے۔	لنک کی رفتار کی پیمائش کے لیے فریکوئینسی چیکر کو مربوط کرتا ہے۔ TX اور RX ٹرانسیور سے گھڑی کی فریکوئنسی آؤٹ پٹ۔
• TX سے RX تک ویڈیو پیٹرن چلائیں۔ • سورس اور سنک دونوں کے لیے CRC کی تصدیق کریں کہ آیا وہ مماثل ہیں۔	• ویڈیو پیٹرن بنانے کے لیے ویڈیو پیٹرن جنریٹر کو ڈسپلے پورٹ سورس سے جوڑتا ہے۔ • ٹیسٹ بینچ کنٹرول اس کے بعد DPTX اور DPRX رجسٹروں سے سورس اور سنک CRC دونوں کو پڑھتا ہے اور اس بات کو یقینی بنانے کے لیے موازنہ کرتا ہے کہ دونوں CRC قدریں ایک جیسی ہیں۔ نوٹ: یہ یقینی بنانے کے لیے کہ CRC کا حساب لگایا گیا ہے، آپ کو سپورٹ CTS ٹیسٹ آٹومیشن پیرامیٹر کو فعال کرنا چاہیے۔

F-Tile DisplayPort Intel FPGA IP Design Ex کے لیے دستاویز پر نظر ثانی کی تاریخampلی یوزر گائیڈ

دستاویز کا ورژن	انٹیل کوارٹس پرائم ورژن	IP ورژن	تبدیلیاں
2022.09.02	22.	20.0.1	• DisplayPort Intel Agilex F-Tile FPGA IP Design Ex سے دستاویز کا عنوان تبدیل کیا گیا ہے۔ampلی یوزر گائیڈ برائے F-Tile DisplayPort Intel FPGA IP Design Exampلی یوزر گائیڈ۔ • فعال AXIS ویڈیو ڈیزائن Exampلی ویرینٹ. • سٹیٹک ریٹ ڈیزائن کو ہٹا دیا اور اسے ملٹی ریٹ ڈیزائن Ex سے تبدیل کر دیا۔ample • DisplayPort Intel FPGA IP ڈیزائن سابق میں نوٹ کو ہٹا دیا گیا۔ampلی کوئیک اسٹارٹ گائیڈ جو کہتا ہے کہ انٹیل کوارٹس پرائم 21.4 سافٹ ویئر ورژن صرف ابتدائی ڈیزائن سابق کو سپورٹ کرتا ہے۔amples ڈائرکٹری کے ڈھانچے کے اعداد و شمار کو صحیح اعداد و شمار سے بدل دیا گیا۔ • ایک سیکشن کو دوبارہ پیدا کرنے والا ELF شامل کیا گیا۔ File ڈیزائن کو مرتب کرنے اور جانچنے کے تحت۔ • اضافی ہارڈ ویئر کو شامل کرنے کے لیے ہارڈ ویئر اور سافٹ ویئر کے تقاضوں کے سیکشن کو اپ ڈیٹ کیا۔ ضروریات
2021.12.13	21.	20.0.0	ابتدائی رہائی۔

انٹیل کارپوریشن۔ جملہ حقوق محفوظ ہیں. Intel، Intel لوگو، اور Intel کے دیگر نشانات Intel Corporation یا اس کے ذیلی اداروں کے ٹریڈ مارک ہیں۔ Intel اپنی FPGA اور سیمی کنڈکٹر مصنوعات کی کارکردگی کو Intel کی معیاری وارنٹی کے مطابق موجودہ تصریحات کی ضمانت دیتا ہے، لیکن بغیر اطلاع کے کسی بھی وقت کسی بھی مصنوعات اور خدمات میں تبدیلیاں کرنے کا حق محفوظ رکھتا ہے۔ Intel یہاں بیان کردہ کسی بھی معلومات، پروڈکٹ، یا سروس کے اطلاق یا استعمال سے پیدا ہونے والی کوئی ذمہ داری یا ذمہ داری قبول نہیں کرتا ہے سوائے اس کے کہ Intel کی طرف سے تحریری طور پر واضح طور پر اتفاق کیا گیا ہو۔ انٹیل کے صارفین کو مشورہ دیا جاتا ہے کہ وہ کسی بھی شائع شدہ معلومات پر بھروسہ کرنے سے پہلے اور مصنوعات یا خدمات کے آرڈر دینے سے پہلے ڈیوائس کی تفصیلات کا تازہ ترین ورژن حاصل کریں۔
*دیگر ناموں اور برانڈز پر دوسروں کی ملکیت کے طور پر دعویٰ کیا جا سکتا ہے۔
ISO 9001:2015 رجسٹرڈ

آن لائن ورژن
تاثرات بھیجیں۔
یو جی 20347
ID: 709308
ورژن: 2022.09.02

دستاویزات / وسائل

انٹیل ایف ٹائل ڈسپلے پورٹ ایف پی جی اے آئی پی ڈیزائن سابقample [پی ڈی ایف] یوزر گائیڈ F-Tile DisplayPort FPGA IP ڈیزائن Example, F-Tile DisplayPort, DisplayPort, FPGA IP Design Exampلی، آئی پی ڈیزائن سابقample, UG-20347, 709308

حوالہ جات

• صارف دستی