F-Tile DisplayPort FPGA IP Design Example
Rehbera bikaranînê

F-Tile DisplayPort FPGA IP Design Example

Ji bo Intel® Quartus® Prime Design Suite hatî nûve kirin: 22.2 Guhertoya IP: 21.0.1

DisplayPort Intel FPGA IP Design Example Rêbernameya Destpêka Bilez

Amûrên DisplayPort Intel® F-tile stûnek testê ya simulker û sêwirana hardware-yê ya ku piştgirî dide berhevkirin û ceribandina hardware ya sêwirana IP-ya FPGA-yê exampji bo Intel Agilex™
DisplayPort Intel FPGA IP-ya sêwirana jêrîn pêşkêşî dikeamples:

• DisplayPort SST vekêşana paralel bêyî modulek Pixel Clock Recovery (PCR).
• DisplayPort SST loopback paralel bi Navrûya Vîdyoyê ya AXIS

Dema ku hûn sêwiranek berê diafirîninamplê, edîtorê parametreyê bixweber diafirîne fileJi bo simulasyon, berhevkirin û ceribandina sêwiranê di hardware de pêdivî ye.
Wêne 1. Pêşveçûn StagesInformation Related

• Rêbernameya bikarhêner a DisplayPort Intel FPGA IP
• Koçberî Intel Quartus Prime Pro Edition

Pargîdaniya Intel. Hemû maf parastî ne. Intel, logoya Intel, û nîşaneyên din ên Intel marqeyên Intel Corporation an pargîdaniyên wê ne. Intel garantiya performansa FPGA û hilberên xwe yên nîvconductor li gorî taybetmendiyên heyî li gorî garantiya standard a Intel digire, lê mafê ku di her kêliyê de bêyî agahdarî di her hilber û karûbaran de biguhezîne digire. Intel ti berpirsiyarî an berpirsiyariya ku ji serîlêdan an karanîna ti agahdarî, hilber, an karûbarê ku li vir hatî diyar kirin çêdibe, ji bilî ku bi eşkere bi nivîskî ji hêla Intel ve hatî pejirandin. Ji xerîdarên Intel re tê şîret kirin ku berî ku xwe bispêrin agahdariya hatî weşandin û berî ku emrê hilber an karûbaran bidin, guhertoya herî dawî ya taybetmendiyên cîhazê bistînin.
*Dibe ku nav û marqeyên din wekî milkê kesên din werin îdîakirin.
ISO 9001:2015 Qeydkirî ye
1.1. Structure Directory
Figure 2. Structure Directory

Tablo 1. Design Example Components

Folders	Files
rtl / bingehîn	dp_core.ip
	dp_rx . ip
	dp_tx . ip
rtl/rx_phy	dp_gxb_rx/ ((Bloka avakirina DP PMA UX)
	dp_rx_data_fifo. ip
	rx_top_phy . sv
rtl/tx_phy	dp_gxb_rx/ ((Bloka avakirina DP PMA UX)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. Pêdiviyên Hardware û Nermalavê
Intel ji bo ceribandina sêwirana berê hardware û nermalava jêrîn bikar tîneample:
Hardware

• Kit Pêşveçûna Intel Agilex I-Series
• DisplayPort Çavkaniya GPU
• DisplayPort Sink (Monitor)
• Bitec DisplayPort FMC karta keça Guhertoya 8C
• kabloyên DisplayPort

Software

• Intel Quartus® Prime
• Synopsys * VCS Simulator

1.3. Hilberîna Sêwiranê
Di nermalava Intel Quartus Prime de edîtorê parametreya IP-ya DisplayPort Intel FPGA bikar bînin da ku sêwiranê biafirîninample.
Wêne 3. Çêkirina Herikîna Dîzaynê

1.  Amûrên ➤ Kataloga IP-ê hilbijêrin, û Intel Agilex F-tile wekî malbata cîhaza armanc hilbijêrin.
   Not: The design exampLe tenê amûrên Intel Agilex F-tile piştgirî dike.
2. Di Kataloga IP-ê de, li DisplayPort Intel FPGA IP-yê bibînin û du caran bikirtînin. Paceya Guhertina IP-ya Nû xuya dike.
3. Ji bo guhertoya IP-ya xweya xwerû navek asta jorîn diyar bikin. Edîtorê parametreyê mîhengên guhertoya IP-ê di a file bi nav kirin .ip.
4. Di qada Device de amûrek Intel Agilex F-tile hilbijêrin, an jî hilbijarka nermalava xwerû ya Intel Quartus Prime biparêzin.
5. OK bitikîne. Edîtorê parametreyê xuya dike.
6. Parametreyên xwestî hem ji bo TX hem jî RX mîheng bikin.
7. Di bin Design Example tabê, DisplayPort SST Parallel Loopback Bê PCR hilbijêrin.
8. Ji bo hilberandina beşê testê Simulation hilbijêrin, û ji bo ku sêwirana hardware-yê çêbike, Synthesis hilbijêrinample. Pêdivî ye ku hûn bi kêmanî yek ji van vebijarkan hilbijêrin da ku sêwirana berê biafirîninample files. Ger hûn herduyan hilbijêrin, dema nifş dirêjtir dibe.
9. Ji bo Kit Pêşveçûna Armanc, Kit Pêşveçûna Intel Agilex I-Series SOC hilbijêrin. Ev dibe sedem ku amûra armancê ya ku di gava 4-ê de hatî hilbijartin biguhezîne da ku amûrê li ser kîteya pêşkeftinê biguhezîne. Ji bo Kit Pêşveçûna SOC ya Intel Agilex I-Series, cîhaza xwerû AGIB027R31B1E2VR0 e.
10. Bikirtînin Generate Example Design.

1.4. Simulating The Design
Sêwirana IP-ya DisplayPort Intel FPGA example testbench sêwiranek loopback ya serial ji mînakek TX heya mînakek RX simul dike. Modulek çêkerê nimûneya vîdyoyê ya hundurîn mînaka DisplayPort TX ajot dike û derana vîdyoya mînaka RX bi kontrolên CRC-ê yên di beşê testê de ve girêdayî ye.
Figure 4. Simulation Flow Design

1. Herin peldanka simulatorê Synopsys û VCS hilbijêrin.
2. Skrîpta simulasyonê bixebite.
   Çavkanî vcs_sim.sh
3. Skrîpt Quartus TLG pêk tîne, di simulatorê de beşê testê berhev dike û dimeşîne.
4. Encamê analîz bikin.
   Simulasyonek serketî bi berhevdana Source û Sink SRC bi dawî dibe.

1.5. Berhevkirin û ceribandina sêwiranê
Xiflteya 5. Berhevkirin û Teşwîqkirina DîzaynêJi bo berhevkirin û meşandina ceribandinek xwenîşandanê li ser hardware example design, van gavan bişopînin:

1. Piştrast bike hardware example nifşê sêwiranê temam e.
2. Nermalava Intel Quartus Prime Pro Edition dest pê bikin û vekin / quartus/agi_dp_demo.qpf.
3. Pêvajoyê bikirtînin ➤ Berhevkirinê dest pê bikin.
4. Piştî berhevkirina serketî, nermalava Intel Quartus Prime Pro Edition .sof çêdike file di pelrêça we ya diyarkirî de.
5. Girêdana DisplayPort RX ya li ser qerta keça Bitec bi çavkaniyek DisplayPort-ê ya derveyî ve, wek qerta grafîkê ya li ser PC-yê ve girêdin.
6. Girêdana DisplayPort TX ya li ser qerta keça Bitecê bi amûrek sinkek DisplayPort, wek analîzkerek vîdyoyê an çavdêrek PC-yê ve girêdin.
7.  Piştrast bikin ku hemî guheztinên li ser panela pêşkeftinê di pozîsyona xwerû de ne.
8. Amûra hilbijartî ya Intel Agilex F-Tile li ser panela pêşkeftinê bi karanîna .sof-a hatî çêkirin mîheng bikin file (Alav ➤ Bernameçêker ).
9. Amûra sink DisplayPort vîdyoya ku ji çavkaniya vîdyoyê hatî çêkirin nîşan dide.

Information Related
Intel Agilex I-Series Kit Pêşveçûna FPGA Rêbernameya Bikarhêner/
1.5.1. Ji nû ve ELF File
Bi xwerû, ELF file Dema ku hûn sêwirana dînamîkî ex-ê diafirînin tê çêkirinample.
Lêbelê, di hin rewşan de, hûn hewce ne ku ELF ji nû ve nûve bikin file heke hûn nermalavê biguherînin file an jî dp_core.qsys ji nû ve çêbike file. Ji nû ve dp_core.qsys nûvekirin file .sopcinfo nûve dike file, ku ji we re hewce dike ku hûn ELF-ê nûve bikin file.

1. Biçe / nermalavê û heke pêwîst be kodê biguherînin.
2. Biçe /skrîpt û skrîpta avakirina jêrîn pêk bînin: çavkanî build_sw.sh
   • Li ser Windows-ê, Nios II Command Shell bigerin û vekin. Di Şela Fermandariya Nios II de, biçin /skrîpt û build_sw.sh çavkaniyê bi cih bîne.
   Not: Ji bo cîbicîkirina skrîpta çêkirinê li ser Windows 10, pergala we ji bo Linux Subsystems Windows (WSL) hewce dike. Ji bo bêtir agahdarî di derbarê gavên sazkirinê yên WSL de, serî li Destûra Pêşkêşkera Nermalava Nios II bidin.
   • Li Linux-ê, Sêwirana Platformê bidin destpêkirin, û Amûrên ➤ Nios II Command Shell vekin. Di Şela Fermandariya Nios II de, biçin /skrîpt û build_sw.sh çavkaniyê bi cih bîne.
3. Piştrast bike ku .elf file de tê çêkirin /nermalava/ dp_demo.
4. Daxistina .elf çêkirî file nav FPGA bêyî berhevkirina .sof file bi xebitandina skrîpta jêrîn: nios2-dakêşandin /software/dp_demo/*.elf
5. Bişkojka vesazkirinê li ser panela FPGA bikirtînin da ku nermalava nû bandor bike.

1.6. DisplayPort Intel FPGA IP Design Example Parametreyên
Tablo 2. DisplayPort Intel FPGA IP Design Exampastengiya QSF ji bo Amûra Ftile ya Intel Agilex

QSF asteng	Terîf
set_global_assignment -navê VERILOG_MACRO "__DISPLAYPORT_support__=1"	Ji Quartus 22.2 û pê ve, ev astengiya QSF hewce ye ku herikîna SRC ya xwerû ya DisplayPort (Kontrolkerê Vesazkirina Nermalavê) çalak bike.

Tablo 3. DisplayPort Intel FPGA IP Design ExampParametreyên ji bo Amûra F-tile ya Intel Agilex

Parametre	Giranî	Terîf
Available Design Example
Design Design	•Netû •DisplayPort SST Loopback Parallel bê PCR •DisplayPort SST Loopback Parallel with AXIS Video Interface	Sêwirana berê hilbijêrinample bê çêkirin. •Nine: No design example ji bo hilbijartina parametreya heyî heye. •DisplayPort SST Loopback Parallel bê PCR: Ev sêwirandin exampdema ku hûn Parametra Porta Wêne ya Ketina Vîdyoyê Çalak bikin, vegerandina paralel ji sink DisplayPort ber bi çavkaniya DisplayPort ve bêyî modulek Pixel Clock Recovery (PCR) nîşan dide. •DisplayPort SST Loopback Parallel with AXIS Video Interface: Ev sêwirandin exampdema ku Protokolên Daneyên Vîdyoyê yên Çalak çalak bike li ser AXIS-VVP Full tê danîn, vegera paralel ji sink DisplayPort berbi çavkaniya DisplayPort bi navbeynkariya Vîdyoyê AXIS nîşan dide.
Design Example Files
Simulasyon	Vekirî, Vekirî	Vê vebijarkê vekin da ku ya pêwîst çêbike files ji bo testa simulasyonê.
Synthesis	Vekirî, Vekirî	Vê vebijarkê vekin da ku ya pêwîst çêbike files ji bo berhevkirin û sêwirana hardware ya Intel Quartus Prime.
Forma HDL-ê hatî çêkirin
Xûlqkirin File Çap	Verilog, VHDL	Ji bo sêwirana çêkirî berê formata xweya HDL ya bijare hilbijêrinample filedanîn. Nîşe: Ev vebijark tenê ji bo IP-ya asta jorîn a hatî hilberandin formatê diyar dike files. Hemû yên din files (mînak mînakample testbenches û asta jorîn files ji bo pêşandana hardware) di formata Verilog HDL de ne.
Target Development Kit
Lijneya Hilbijêre	• Kit Pêşveçûn tune •Intel Agilex I-Series Pêşveçûn Kit	Ji bo sêwirana armancdar berê panelê hilbijêrinample.

Parametre	Giranî	Terîf
		•Ne Kit Pêşveçûn: Ev vebijark hemî aliyên hardware yên ji bo sêwirana example. P-ya bingehîn hemî peywirên pin li ser pinên virtual saz dike. •Kita Pêşveçûna FPGA ya Intel Agilex I-Series: Ev vebijark bixweber amûra armancê ya projeyê hildibijêre ku amûrê li ser vê kîta pêşkeftinê li hev bike. Heke guhertoya panela we guhertoyek cîhazek cûda hebe hûn dikarin amûrê armanc bi karanîna Parametra Guhertina Amûra Target biguhezînin. Navê IP-yê hemî peywirên pin li gorî kîta pêşkeftinê saz dike. Nîşe: Sêwirana Pêşîn ExampLe di vê serbestberdana Quartus de li ser hardware bi fonksiyonel nayê verast kirin. •Kita Pêşveçûna Xweser: Ev vebijark rê dide sêwirana exampLe bi Intel FPGA re li ser kîtek pêşkeftinê ya sêyemîn were ceribandin. Dibe ku hûn hewce ne ku peywirên pin li ser xwe bicîh bikin.
Amûra Target
Amûra Armancê biguherînin	Vekirî, Vekirî	Vê vebijarkê vekin û guhertoya cîhaza bijare ji bo kîta pêşkeftinê hilbijêrin.

Parallel Loopback Design Examples

Sêwirana IP-ya DisplayPort Intel FPGA examples loopbacka paralel ji mînaka DisplayPort RX heya mînaka DisplayPort TX bêyî modulek Pixel Clock Recovery (PCR) nîşan dide.
Tablo 4. DisplayPort Intel FPGA IP Design Example ji bo Intel Agilex F-tile Device

Design Example	Navnîşan	Rêjeya Daneyê	Moda Kanalê	Cureyê Loopback
DisplayPort SST loopback paralel bêyî PCR	DisplayPort SST	RBR, HRB, HRB2, HBR3	Simplex	Parallel bêyî PCR
DisplayPort SST loopback paralel bi Navrûya Vîdyoyê ya AXIS	DisplayPort SST	RBR, HRB, HRB2, HBR3	Simplex	Bi Navbera Vîdyoyê ya AXIS re paralel

2.1. Intel Agilex F-tile DisplayPort SST Parallel Loopback Design Features
Sêwirana loopbacka paralel a SST-ê examples veguheztina vîdyoyek yekane ji sinkek DisplayPort ber bi çavkaniya DisplayPort ve destnîşan dikin.
Pargîdaniya Intel. Hemû maf parastî ne. Intel, logoya Intel, û nîşaneyên din ên Intel marqeyên Intel Corporation an pargîdaniyên wê ne. Intel garantiya performansa FPGA û hilberên xwe yên nîvconductor li gorî taybetmendiyên heyî li gorî garantiya standard a Intel digire, lê mafê ku di her kêliyê de bêyî agahdarî di her hilber û karûbaran de biguhezîne digire. Intel ti berpirsiyarî an berpirsiyariya ku ji serîlêdan an karanîna ti agahdarî, hilber, an karûbarê ku li vir hatî diyar kirin çêdibe, ji bilî ku bi eşkere bi nivîskî ji hêla Intel ve hatî pejirandin. Ji xerîdarên Intel re tê şîret kirin ku berî ku xwe bispêrin agahdariya hatî weşandin û berî ku emrê hilber an karûbaran bidin, guhertoya herî dawî ya taybetmendiyên cîhazê bistînin. *Dibe ku nav û marqeyên din wekî milkê kesên din werin îdîakirin.
ISO 9001:2015 Qeydkirî ye
Figure 6. Intel Agilex F-tile DisplayPort SST Parallel Loopback bê PCR

• Di vê guhertoyê de, pîvana çavkaniya DisplayPort, TX_SUPPORT_IM_ENABLE, tê veguheztin û pêwendiya wêneya vîdyoyê tê bikar anîn.
• Avêtina DisplayPort vîdyoyê û an jî weşana deng ji çavkaniya vîdyoya derveyî ya wekî GPU distîne û wê di navgîniya vîdyoya paralel de deşîfre dike.
• Hilberîna vîdyoya sink DisplayPort rasterast pêwendiya vîdyoya çavkaniya DisplayPort dimeşîne û berî ku ji çavdêriyê re veguhezîne girêdana sereke ya DisplayPort kod dike.
• IOPLL hem sink DisplayPort û hem jî demjimêrên vîdyoyê yên çavkaniyê bi frekansek sabît dimeşîne.
• Ger DisplayPort sink û pîvana MAX_LINK_RATE ya çavkaniyê li HBR3-ê were mîheng kirin û PIXELS_PER_CLOCK wekî Quad were mîheng kirin, demjimêra vîdyoyê li 300 MHz dixebite ku rêjeya pixelê 8Kp30 piştgirî bike (1188/4 = 297 MHz).

Figure 7. Intel Agilex F-tile DisplayPort SST Loopback Parallel with AXIS Video Interface

• Di vê guhertoyê de, pîvana çavkaniya DisplayPort û sink, AXIS-VVP FULL di PROTOKOLÊN DATA VÎDEOYÊ AKTÎN de AKTÎN bike da ku Navbera Daneyên Vîdyoyê ya Axis çalak bike hilbijêrin.
• Avêtina DisplayPort vîdyoyê û an jî weşana deng ji çavkaniya vîdyoya derveyî ya wekî GPU distîne û wê di navgîniya vîdyoya paralel de deşîfre dike.
• DisplayPort Sink herikîna daneya vîdyoyê vediguhezîne daneya vîdyoya eksê û pêwendiya daneya vîdyoya eksê çavkaniya DisplayPort bi navgîniya VVP Video Frame Buffer vediguhezîne. Çavkaniya DisplayPort berî ku ji çavdêriyê re veguhezîne daneyên vîdyoya eksê vediguhezîne girêdana sereke ya DisplayPort.
• Di vê guhertoya sêwiranê de, sê demjimêrên vîdyoyê yên sereke hene, bi navên rx/tx_axi4s_clk, rx_vid_clk, û tx_vid_clk. axi4s_clk di 300 MHz de ji bo her du modulên AXIS-ê yên di Çavkanî û Sink de dimeşe. rx_vid_clk boriya Vîdyoyê ya DP Sink li 300 MHz dimeşîne (ji bo piştgirîkirina her çareseriyê heya 8Kp30 4PIPs), dema ku tx_vid_clk xeta Vîdyoya Çavkaniya DP-yê di frekansa rastîn a Pixel Clock de (ji hêla PIP-an ve hatî dabeş kirin) dimeşîne.
• Vê guhertoya sêwiranê bixweber frekansa tx_vid_clk bi bernamekirina I2C ve li ser SI5391B OSC-ya serhêl mîheng dike dema ku sêwiran di çareseriyê de guheztinek tespît dike.
• Ev guhertoya sêwiranê tenê hejmarek biryarên sabît wekî ku di nermalava DisplayPort-ê de hatî destnîşan kirin destnîşan dike, bi taybetî:
  - 720p60, RGB
  - 1080p60, RGB
  - 4K30, RGB
  - 4K60, RGB

2.2. Clocking Scheme
Pîlana demjimêrê qadên demjimêrê yên di sêwirana IP-ya DisplayPort Intel FPGA-ê de berê nîşan dide.ample.
Wêne 8. Plana demjimêrê ya Intel Agilex F-tile DisplayPort TransceiverTable 5. Clocking Scheme Signals

Saet di diagramê de	Terîf
SysPLL refclk	Saeta referansê ya F-tile System PLL ku dikare bibe her frekansa demjimêrê ya ku ji bo wê frekansa derketinê ji hêla Pergalê PLL ve tê dabeş kirin. Di vê sêwiranê de example, system_pll_clk_link û rx/tx refclk_link heman refclk 150 MHz SysPLL parve dikin.

Saet di diagramê de	Terîf
	Pêdivî ye ku ew demjimêrek xebitandinê ya belaş be ku ji pinek demjimêra referansa veguhezkarê veqetandî bi porta demjimêra têketinê ya Reference û Sîstema PLL Saet IP-yê ve girêdayî ye, berî ku porta derketinê ya têkildar bi DisplayPort Phy Top ve girêbide. Nîşe: Ji bo vê sêwiranê example, Kontrolkera Saetê GUI Si5391A OUT6 ber 150 MHz veava bike.
pergala pll clk link	Rêjeya herî hindik a Pergala PLL ya derketinê ya ku hemî rêjeya DisplayPort piştgirî dike 320 MHz e. Ev sêwirandin example frekansa derketinê ya 900 MHz (herî bilind) bikar tîne da ku SysPLL refclk bi rx/tx refclk_link ku 150 MHz e re were parve kirin.
rx_cdr_refclk_link / tx_pll_refclk_link	Rx CDR û Tx PLL Link refclk ku li 150 MHz rast kirin da ku hemî rêjeya daneya DisplayPort piştgirî bike.
rx_ls_clkout / tx_ls_clkout	Demjimêra Lezgîniya Girêdana DisplayPort ji bo demjimêra bingeha IP-ya DisplayPort. Frequency hevwateya Rêjeya Daneyê bi firehiya daneya paralel ve dabeş dibe. Example: Frequency = rêjeya daneyê / firehiya daneyê = 8.1G (HBR3) / 40 bit = 202.5 ​​MHz

2.3. Simulation Testbench
Bûka testa simulasyonê lûpbacka rêzê ya DisplayPort TX li RX simul dike.
Wêneyê 9. Dîagrama Block Bench Testbench Simulation Mode Simplex DisplayPort Intel FPGATable 6. Components Testbench

Perçe	Terîf
Generatorê Patterna Vîdyoyê	Ev jenerator qalibên barê rengîn ên ku hûn dikarin mîheng bikin çêdike. Hûn dikarin wextê formata vîdyoyê parametre bikin.
Testbench Control	Ev blok rêzika ceribandinê ya simulasyonê kontrol dike û îşaretên stimulusê yên pêwîst ji bingeha TX re çêdike. Bloka kontrolê ya testbench di heman demê de nirxa CRC hem ji çavkaniyê û hem jî ji sincê dixwîne da ku berhevokan bike.
RX Link Speed ​​Clock Kontrolkerê Frequency	Ev kontrolker rast dike ka gelo transceiver RX-ya ku frekansa demjimêrê hatî vegerandin bi rêjeya daneya xwestî re têkildar e.
TX Link Speed ​​Clock Checker Frequency	Ev kontrolker piştrast dike ka transceiver TX ya ku frekansa demjimêrê hatî vegerandin bi rêjeya daneya xwestî re têkildar e.

Testbenchê simulasyonê verastkirinên jêrîn dike:
Tablo 7. Verifications Testbench

Krîterên Testê	Tesdîq
• Perwerdehiya Girêdana li Daneyên Rêjeya HBR3 • Qeydên DPCD bixwînin da ku hûn kontrol bikin ka Rewşa DP-ê hem frekansa Leza Girêdana TX û RX destnîşan dike û dipîve.	Kontrolkera Frekansê yek dike da ku Leza Girêdanê bipîve derketina frekansa demjimêrê ji transceiver TX û RX.
• Nimûneya vîdyoyê ji TX heta RX bimeşîne. • CRC-ê hem ji bo çavkanî û hem jî ji bo sincê verast bikin da ku kontrol bikin ka ew li hev dikin	• Afirînerê nimûneya vîdyoyê bi Çavkaniya DisplayPort ve girêdide da ku şêwaza vîdyoyê çêbike. • Kontrola Testbench paşê hem Çavkanî û hem jî Sink CRC ji qeydên DPTX û DPRX dixwîne û berhev dike da ku her du nirxên CRC wekhev in. Nîşe: Ji bo ku hûn piştrast bikin ku CRC tê hesibandin, divê hûn Parametreya xweseriya testa CTS ya Piştgiriyê çalak bikin.

Dîroka Guhertoya Belgeyê ji bo F-Tile DisplayPort Intel FPGA IP Design Example Rêbernameya Bikarhêner

Guhertoya Belgeyê	Guhertoya Serokwezîrê Intel Quartus	Guhertoya IP	Changes
2022.09.02	22.	20.0.1	• Sernavê belgeyê ji DisplayPort Intel Agilex F-Tile FPGA IP Design ExampLe Rêbernameya Bikarhêner a F-Tile DisplayPort Intel FPGA IP Design Example Rêbernameya Bikarhêner. • AXIS Video Design Example variant. • Sêwirana Rêjeya Statîk Rakir û li şûna wê Sêwirana Pir Rêjeya Example. •Di Dîzaynkirina IP-ya DisplayPort Intel FPGA Ex-ê de nota jêbirinampRêbernameya Destpêka Bilez ku dibêje guhertoya nermalava Intel Quartus Prime 21.4 tenê Sêwirana Pêşîn Ex piştgirî dikeamples. •Li şûna jimareya Structure Directory jimareya rast. •Beşek Vejenkirina ELF lê zêde kir File di bin berhevkirin û ceribandina sêwiranê de. •Beşê Pêdiviyên Hardware û Nermalavê nûve kirin da ku hardware zêde tê de hebe pêdiviyên.
2021.12.13	21.	20.0.0	Serbestberdana destpêkê.

Pargîdaniya Intel. Hemû maf parastî ne. Intel, logoya Intel, û nîşaneyên din ên Intel marqeyên Intel Corporation an pargîdaniyên wê ne. Intel garantiya performansa FPGA û hilberên xwe yên nîvconductor li gorî taybetmendiyên heyî li gorî garantiya standard a Intel digire, lê mafê ku di her kêliyê de bêyî agahdarî di her hilber û karûbaran de biguhezîne digire. Intel ti berpirsiyarî an berpirsiyariya ku ji serîlêdan an karanîna ti agahdarî, hilber, an karûbarê ku li vir hatî diyar kirin çêdibe, ji bilî ku bi eşkere bi nivîskî ji hêla Intel ve hatî pejirandin. Ji xerîdarên Intel re tê şîret kirin ku berî ku xwe bispêrin agahdariya hatî weşandin û berî ku emrê hilber an karûbaran bidin, guhertoya herî dawî ya taybetmendiyên cîhazê bistînin.
*Dibe ku nav û marqeyên din wekî milkê kesên din werin îdîakirin.
ISO 9001:2015 Qeydkirî ye

Version
Send Feedback
UG-20347
Nasname: 709308
Versiyon: 2022.09.02

Belge / Çavkanî

intel F-Tile DisplayPort FPGA IP Design Example [pdf] Rehbera bikaranînê F-Tile DisplayPort FPGA IP Design Example, F-Tile DisplayPort, DisplayPort, FPGA IP Design Example, IP Design Example, UG-20347, 709308

Çavkanî

• Manual Bikarhêner