F-Tile DisplayPort FPGA IP 설계 Example
사용자 가이드
F-Tile DisplayPort FPGA IP 설계 Example
Intel® Quartus® Prime Design Suite용으로 업데이트됨: 22.2 IP 버전: 21.0.1
DisplayPort Intel FPGA IP 설계 Examp빠른 시작 가이드
DisplayPort Intel® F-타일 장치는 시뮬레이션 테스트벤치와 컴파일 및 하드웨어 테스트 FPGA IP 설계를 지원하는 하드웨어 설계를 특징으로 합니다.ampIntel Agilex™용 파일
DisplayPort Intel FPGA IP는 다음과 같은 디자인 ex를 제공합니다.amp레:
- PCR(Pixel Clock Recovery) 모듈이 없는 DisplayPort SST 병렬 루프백
- AXIS Video Interface를 사용한 DisplayPort SST 병렬 루프백
디자인 ex를 생성할 때amp파일, 매개변수 편집기는 자동으로 file하드웨어에서 디자인을 시뮬레이션, 컴파일 및 테스트하는 데 필요합니다.
그림 1. 개발 Stages
관련 정보
- DisplayPort Intel FPGA IP 사용 설명서
- Intel Quartus Prime Pro Edition으로 마이그레이션
인텔사. 판권 소유. 인텔, 인텔 로고 및 기타 인텔 마크는 인텔사 또는 그 자회사의 상표입니다. Intel은 Intel의 표준 보증에 따라 FPGA 및 반도체 제품의 성능을 현재 사양으로 보증하지만 언제든지 통지 없이 제품 및 서비스를 변경할 수 있는 권한을 보유합니다. 인텔은 인텔이 서면으로 명시적으로 동의한 경우를 제외하고 여기에 설명된 정보, 제품 또는 서비스의 응용 프로그램 또는 사용으로 인해 발생하는 책임을 지지 않습니다. 인텔 고객은 게시된 정보에 의존하기 전에 그리고 제품이나 서비스를 주문하기 전에 장치 사양의 최신 버전을 확인하는 것이 좋습니다.
*다른 이름과 브랜드는 다른 사람의 재산이라고 주장될 수 있습니다.
ISO 9001 : 2015 등록
1.1. 디렉토리 구조
그림 2. 디렉토리 구조
표 1. 설계 Examp파일 구성 요소
| 폴더 | Files |
| rtl/코어 | dp_core.ip |
| dp_rx . 아이피 | |
| dp_tx . 아이피 | |
| rtl/rx_phy | dp_gxb_rx/ ((DP PMA UX 빌딩 블록) |
| dp_rx_data_fifo . 아이피 | |
| rx_top_phy . 성 | |
| rtl/tx_phy | dp_gxb_rx/ ((DP PMA UX 빌딩 블록) |
| dp_tx_data_fifo.ip | |
| dp_tx_data_fifo.ip |
1.2. 하드웨어 및 소프트웨어 요구 사항
인텔은 다음 하드웨어 및 소프트웨어를 사용하여 디자인 ex를 테스트합니다.amp르 :
하드웨어
- Intel Agilex I-시리즈 개발 키트
- DisplayPort 소스 GPU
- DisplayPort 싱크(모니터)
- Bitec DisplayPort FMC 도터 카드 개정판 8C
- 디스플레이포트 케이블
소프트웨어
- 인텔 Quatus® 프라임
- Synopsys* VCS 시뮬레이터
1.3. 디자인 생성
Intel Quartus Prime 소프트웨어에서 DisplayPort Intel FPGA IP 매개변수 편집기를 사용하여 ex 설계 생성amp르.
그림 3. 설계 흐름 생성
- 도구 ➤ IP 카탈로그를 선택하고 대상 장치 제품군으로 Intel Agilex F-tile을 선택합니다.
메모: 디자인 전ample는 Intel Agilex F-타일 장치만 지원합니다. - IP 카탈로그에서 DisplayPort Intel FPGA IP를 찾아 두 번 클릭합니다. 새 IP 변형 창이 나타납니다.
- 사용자 지정 IP 변형의 최상위 이름을 지정합니다. 매개변수 편집기는 IP 변형 설정을 file 명명 된 .ip.
- Device 필드에서 Intel Agilex F-tile 장치를 선택하거나 기본 Intel Quartus Prime 소프트웨어 장치 선택을 유지하십시오.
- 확인을 클릭합니다. 매개변수 편집기가 나타납니다.
- TX 및 RX 모두에 대해 원하는 매개변수를 구성합니다.
- 디자인 엑스에서amp탭에서 DisplayPort SST Parallel Loopback Without PCR을 선택합니다.
- 시뮬레이션을 선택하여 테스트벤치를 생성하고 합성을 선택하여 하드웨어 설계 예를 생성합니다.amp르. 디자인 예를 생성하려면 이러한 옵션 중 하나 이상을 선택해야 합니다.ample file에스. 둘 다 선택하면 생성 시간이 길어집니다.
- 대상 개발 키트의 경우 Intel Agilex I-시리즈 SOC 개발 키트를 선택합니다. 이렇게 하면 4단계에서 선택한 대상 장치가 개발 키트의 장치와 일치하도록 변경됩니다. Intel Agilex I-시리즈 SOC 개발 키트의 경우 기본 장치는 AGIB027R31B1E2VR0입니다.
- Ex 생성을 클릭합니다.amp르 디자인.
1.4. 설계 시뮬레이션
DisplayPort Intel FPGA IP 디자인 example testbench는 TX 인스턴스에서 RX 인스턴스로의 직렬 루프백 설계를 시뮬레이션합니다. 내부 비디오 패턴 생성기 모듈은 DisplayPort TX 인스턴스를 구동하고 RX 인스턴스 비디오 출력은 테스트벤치의 CRC 체커에 연결됩니다.
그림 4. 설계 시뮬레이션 흐름
- Synopsys 시뮬레이터 폴더로 이동하여 VCS를 선택합니다.
- 시뮬레이션 스크립트를 실행합니다.
소스 vcs_sim.sh - 이 스크립트는 Quartus TLG를 수행하고 시뮬레이터에서 테스트벤치를 컴파일 및 실행합니다.
- 결과를 분석합니다.
성공적인 시뮬레이션은 소스 및 싱크 SRC 비교로 끝납니다.
1.5. 설계 컴파일 및 테스트
그림 5. 디자인 컴파일 및 시뮬레이션
하드웨어 ex에서 데모 테스트를 컴파일하고 실행하려면amp디자인하려면 다음 단계를 따르세요.
- 하드웨어 전 보장ample 디자인 생성이 완료되었습니다.
- Intel Quatus Prime Pro Edition 소프트웨어를 실행하고 다음을 엽니다. / quartus/agi_dp_demo.qpf.
- 처리 ➤ 컴파일 시작을 클릭하십시오.
- 성공적인 컴파일 후 Intel Quartus Prime Pro Edition 소프트웨어는 .sof 파일을 생성합니다. file 지정된 디렉토리에서.
- Bitec 도터 카드의 DisplayPort RX 커넥터를 PC의 그래픽 카드와 같은 외부 DisplayPort 소스에 연결합니다.
- Bitec 도터 카드의 DisplayPort TX 커넥터를 비디오 분석기 또는 PC 모니터와 같은 DisplayPort 싱크 장치에 연결합니다.
- 개발 보드의 모든 스위치가 기본 위치에 있는지 확인하십시오.
- 생성된 .sof를 사용하여 개발 보드에서 선택한 Intel Agilex F-Tile 장치를 구성합니다. file (도구 ➤ 프로그래머 ).
- DisplayPort 싱크 장치는 비디오 소스에서 생성된 비디오를 표시합니다.
관련 정보
Intel Agilex I-시리즈 FPGA 개발 키트 사용자 가이드/
1.5.1. 재생 ELF File
기본적으로 ELF file 동적 디자인 ex를 생성할 때 생성됩니다.amp르.
그러나 경우에 따라 ELF를 재생성해야 합니다. file 소프트웨어를 수정하는 경우 file 또는 dp_core.qsys 재생성 file. dp_core.qsys 재생성 file .sopcinfo 업데이트 file, ELF를 재생성해야 합니다. file.
- 이동 /software 필요한 경우 코드를 편집합니다.
- 이동 /script 다음 빌드 스크립트 실행: source build_sw.sh
• Windows에서 Nios II Command Shell을 검색하여 엽니다. Nios II Command Shell에서 다음으로 이동합니다. /script 및 소스 build_sw.sh를 실행합니다.
메모: Windows 10에서 빌드 스크립트를 실행하려면 시스템에 WSL(Linux용 Windows 하위 시스템)이 필요합니다. WSL 설치 단계에 대한 자세한 내용은 Nios II 소프트웨어 개발자 핸드북을 참조하십시오.
• Linux에서 플랫폼 디자이너를 시작하고 도구 ➤ Nios II 명령 셸을 엽니다. Nios II Command Shell에서 다음으로 이동합니다. /script 및 소스 build_sw.sh를 실행합니다. - .elf 확인 file 에서 생성됩니다 /소프트웨어/dp_demo.
- 생성된 .elf 다운로드 file .sof를 다시 컴파일하지 않고 FPGA로 file 다음 스크립트를 실행하여: nios2-download /software/dp_demo/*.elf
- 새 소프트웨어를 적용하려면 FPGA 보드의 재설정 버튼을 누르십시오.
1.6. DisplayPort Intel FPGA IP 설계 Examp파일 매개변수
표 2. DisplayPort Intel FPGA IP 설계 ExampIntel Agilex Ftile 장치에 대한 le QSF 제약
| QSF 제약 |
설명 |
| set_global_assignment -이름 VERILOG_MACRO "__DISPLAYPORT_support__=1" |
Quartus 22.2부터 DisplayPort 사용자 지정 SRC(Soft Reset Controller) 흐름을 활성화하려면 이 QSF 제약 조건이 필요합니다. |
표 3. DisplayPort Intel FPGA IP 설계 ExampIntel Agilex F-타일 장치에 대한 파일 매개변수
| 매개변수 | 값 | 설명 |
| 사용 가능한 디자인 Example | ||
| 디자인 선택 | •없음 •PCR이 없는 DisplayPort SST 병렬 루프백 •AXIS 비디오 인터페이스가 있는 DisplayPort SST 병렬 루프백 |
디자인을 선택하세요.amp생성할 수 있습니다. •없음: 디자인 없음ample는 현재 매개변수 선택에 사용할 수 있습니다. •PCR이 없는 DisplayPort SST 병렬 루프백: 이 설계는 examp파일은 Enable Video Input Image Port 매개변수를 켤 때 PCR(Pixel Clock Recovery) 모듈 없이 DisplayPort 싱크에서 DisplayPort 소스로의 병렬 루프백을 보여줍니다. •AXIS 비디오 인터페이스가 있는 DisplayPort SST 병렬 루프백: 이 디자인은 examp파일은 Enable Active Video Data Protocols가 AXIS-VVP Full로 설정된 경우 AXIS Video 인터페이스를 사용하여 DisplayPort 싱크에서 DisplayPort 소스로의 병렬 루프백을 보여줍니다. |
| 디자인 전ample Files | ||
| 시뮬레이션 | 켜기, 끄기 | 이 옵션을 켜서 필요한 files는 시뮬레이션 테스트벤치용입니다. |
| 합성 | 켜기, 끄기 | 이 옵션을 켜서 필요한 fileIntel Quartus Prime 컴파일 및 하드웨어 설계용. |
| 생성된 HDL 형식 | ||
| 생성하다 File 체재 | 베릴로그, VHDL | 생성된 디자인 ex에 대해 선호하는 HDL 형식을 선택하십시오.ample file세트. 참고: 이 옵션은 생성된 최상위 IP의 형식만 결정합니다. file에스. 그 외 모든 것들 files(예: 예ample testbench 및 최상위 레벨 files는 하드웨어 데모용) Verilog HDL 형식입니다. |
| 타겟 개발 키트 | ||
| 보드 선택 | • 개발 키트 없음 •Intel Agilex I-시리즈 개발 키트 |
대상 디자인 ex에 대한 보드 선택amp르. |
| 매개변수 | 값 | 설명 |
| •개발 키트 없음: 이 옵션은 디자인 예를 위한 모든 하드웨어 측면을 제외합니다.amp르. P 코어는 모든 핀 할당을 가상 핀으로 설정합니다. •Intel Agilex I-시리즈 FPGA 개발 키트: 이 옵션은 이 개발 키트의 장치와 일치하도록 프로젝트의 대상 장치를 자동으로 선택합니다. 보드 개정에 다른 장치 변형이 있는 경우 대상 장치 변경 매개변수를 사용하여 대상 장치를 변경할 수 있습니다. IP 코어는 개발 키트에 따라 모든 핀 할당을 설정합니다. 참고: 예비 설계 Examp파일은 이 Quartus 릴리스의 하드웨어에서 기능적으로 검증되지 않았습니다. • 맞춤형 개발 키트: 이 옵션을 사용하면ampIntel FPGA가 포함된 타사 개발 키트에서 테스트할 파일입니다. 핀 할당을 직접 설정해야 할 수도 있습니다. |
||
| 대상 장치 | ||
| 대상 장치 변경 | 켜기, 끄기 | 이 옵션을 켜고 개발 키트에 대해 선호하는 장치 변형을 선택합니다. |
병렬 루프백 설계 Examp레
DisplayPort Intel FPGA IP 디자인 examp파일은 PCR(Pixel Clock Recovery) 모듈 없이 DisplayPort RX 인스턴스에서 DisplayPort TX 인스턴스로의 병렬 루프백을 보여줍니다.
표 4. DisplayPort Intel FPGA IP 설계 ExampIntel Agilex F-타일 장치용 파일
| 디자인 전ample | 지정 | 데이터 속도 | 채널 모드 | 루프백 유형 |
| PCR이 없는 DisplayPort SST 병렬 루프백 | 디스플레이포트 SST | RBR, HRB, HRB2, HBR3 | 심플렉스 | PCR 없이 병렬 |
| AXIS Video Interface를 사용한 DisplayPort SST 병렬 루프백 | 디스플레이포트 SST | RBR, HRB, HRB2, HBR3 | 심플렉스 | AXIS 비디오 인터페이스와 병렬 |
2.1. Intel Agilex F-Tile DisplayPort SST 병렬 루프백 설계 특징
SST 병렬 루프백 설계 examp파일은 DisplayPort 싱크에서 DisplayPort 소스로의 단일 비디오 스트림 전송을 보여줍니다.
인텔사. 판권 소유. 인텔, 인텔 로고 및 기타 인텔 마크는 인텔사 또는 그 자회사의 상표입니다. 인텔은 인텔의 표준 보증에 따라 FPGA 및 반도체 제품의 성능을 최신 사양으로 보증하지만 사전 통지 없이 언제든지 제품 및 서비스를 변경할 수 있는 권리를 보유합니다. 인텔은 인텔이 서면으로 명시적으로 동의한 경우를 제외하고 여기에 설명된 정보, 제품 또는 서비스의 적용 또는 사용으로 인해 발생하는 어떠한 책임도 지지 않습니다. 인텔 고객은 게시된 정보에 의존하고 제품이나 서비스를 주문하기 전에 최신 버전의 장치 사양을 얻는 것이 좋습니다. *다른 이름과 브랜드는 다른 사람의 자산일 수 있습니다.
ISO 9001 : 2015 등록
그림 6. PCR이 없는 Intel Agilex F-tile DisplayPort SST 병렬 루프백
- 이 변형에서는 DisplayPort 소스의 매개변수인 TX_SUPPORT_IM_ENABLE이 켜져 있고 비디오 이미지 인터페이스가 사용됩니다.
- DisplayPort 싱크는 GPU와 같은 외부 비디오 소스에서 비디오 및/또는 오디오 스트리밍을 수신하고 이를 병렬 비디오 인터페이스로 디코딩합니다.
- DisplayPort 싱크 비디오 출력은 DisplayPort 소스 비디오 인터페이스를 직접 구동하고 모니터로 전송하기 전에 DisplayPort 메인 링크로 인코딩합니다.
- IOPLL은 고정 주파수에서 DisplayPort 싱크 및 소스 비디오 클록을 구동합니다.
- DisplayPort 싱크 및 소스의 MAX_LINK_RATE 매개변수가 HBR3로 구성되고 PIXELS_PER_CLOCK이 쿼드로 구성된 경우 비디오 클록은 300MHz에서 실행되어 8Kp30 픽셀 속도(1188/4 = 297MHz)를 지원합니다.
그림 7. AXIS 비디오가 포함된 Intel Agilex F-tile DisplayPort SST 병렬 루프백 인터페이스
- 이 변형에서 DisplayPort 소스 및 싱크 매개변수는 ENABLE ACTIVE VIDEO DATA PROTOCOLS에서 AXIS-VVP FULL을 선택하여 Axis 비디오 데이터 인터페이스를 활성화합니다.
- DisplayPort 싱크는 GPU와 같은 외부 비디오 소스에서 비디오 및/또는 오디오 스트리밍을 수신하고 이를 병렬 비디오 인터페이스로 디코딩합니다.
- DisplayPort 싱크는 비디오 데이터 스트림을 축 비디오 데이터로 변환하고 VVP 비디오 프레임 버퍼를 통해 DisplayPort 소스 축 비디오 데이터 인터페이스를 구동합니다. DisplayPort Source는 축 비디오 데이터를 모니터로 전송하기 전에 DisplayPort 메인 링크로 변환합니다.
- 이 설계 변형에는 rx/tx_axi4s_clk, rx_vid_clk 및 tx_vid_clk의 세 가지 주요 비디오 클록이 있습니다. axi4s_clk는 소스 및 싱크의 AXIS 모듈 모두에 대해 300MHz에서 실행됩니다. rx_vid_clk는 300MHz에서 DP 싱크 비디오 파이프라인을 실행하고(최대 8Kp30 4PIP의 모든 해상도 지원) tx_vid_clk는 실제 픽셀 클럭 주파수(PIP로 나누어짐)에서 DP 소스 비디오 파이프라인을 실행합니다.
- 이 설계 변형은 설계가 해상도에서 스위치를 감지할 때 온보드 SI2B OSC에 대한 I5391C 프로그래밍을 통해 tx_vid_clk 주파수를 자동으로 구성합니다.
- 이 설계 변형은 DisplayPort 소프트웨어에 미리 정의된 고정된 수의 해상도만 보여줍니다.
— 720p60, RGB
— 1080p60, RGB
— 4K30, RGB
— 4K60, RGB
2.2. 클럭킹 체계
클럭 체계는 DisplayPort Intel FPGA IP 디자인 ex의 클럭 도메인을 보여줍니다.amp르.
그림 8. Intel Agilex F-tile DisplayPort 트랜시버 클러킹 체계
표 5. 클럭킹 체계 신호
| 다이어그램의 시계 |
설명 |
| SysPLL 참조 | 해당 출력 주파수에 대해 시스템 PLL로 나눌 수 있는 모든 클록 주파수일 수 있는 F-타일 시스템 PLL 참조 클록. 이 디자인에서 예ampfile, system_pll_clk_link 및 rx/tx refclk_link는 동일한 150MHz SysPLL refclk를 공유합니다. |
| 다이어그램의 시계 | 설명 |
| 해당 출력 포트를 DisplayPort Phy Top에 연결하기 전에 전용 트랜시버 참조 클록 핀에서 참조 및 시스템 PLL 클록 IP의 입력 클록 포트로 연결되는 자유 실행 클록이어야 합니다. 참고: 이 디자인의 경우 examp파일에서 클록 컨트롤러 GUI Si5391A OUT6을 150MHz로 구성합니다. |
|
| 시스템 pll clk 링크 | 모든 DisplayPort 속도를 지원하기 위한 최소 시스템 PLL 출력 주파수는 320MHz입니다. 이 디자인 전ample는 900MHz(가장 높은) 출력 주파수를 사용하므로 SysPLL refclk는 150MHz인 rx/tx refclk_link와 공유될 수 있습니다. |
| rx_cdr_refclk_link / tx_pll_refclk_link | 모든 DisplayPort 데이터 속도를 지원하기 위해 150MHz로 고정된 Rx CDR 및 Tx PLL 링크 참조. |
| rx_ls_clkout / tx_ls_clkout | DisplayPort IP 코어 클럭에 대한 DisplayPort 링크 속도 클럭. 병렬 데이터 폭으로 나눈 데이터 속도에 해당하는 주파수. Examp르 : 주파수 = 데이터 속도 / 데이터 폭 = 8.1G(HBR3) / 40비트 = 202.5MHz |
2.3. 시뮬레이션 테스트벤치
시뮬레이션 테스트벤치는 DisplayPort TX 직렬 루프백을 RX로 시뮬레이션합니다.
그림 9. DisplayPort Intel FPGA IP 단방향 모드 시뮬레이션 테스트벤치 블록 다이어그램
표 6. 테스트벤치 구성 요소
| 요소 | 설명 |
| 비디오 패턴 생성기 | 이 생성기는 구성할 수 있는 색상 막대 패턴을 생성합니다. 비디오 형식 타이밍을 매개변수화할 수 있습니다. |
| 테스트벤치 제어 | 이 블록은 시뮬레이션의 테스트 시퀀스를 제어하고 TX 코어에 필요한 자극 신호를 생성합니다. 또한 테스트벤치 제어 블록은 비교를 위해 소스와 싱크 모두에서 CRC 값을 읽습니다. |
| RX 링크 속도 클럭 주파수 체커 | 이 검사기는 RX 트랜시버 복구 클록 주파수가 원하는 데이터 속도와 일치하는지 확인합니다. |
| TX 링크 속도 클록 주파수 검사기 | 이 검사기는 TX 트랜시버 복구 클록 주파수가 원하는 데이터 속도와 일치하는지 확인합니다. |
시뮬레이션 테스트벤치는 다음 검증을 수행합니다.
표 7. 테스트벤치 검증
| 테스트 기준 |
확인 |
| • 데이터 속도 HBR3에서 링크 교육 • DPCD 레지스터를 읽어 DP 상태가 TX 및 RX 링크 속도 주파수를 모두 설정하고 측정하는지 확인합니다. |
주파수 체커를 통합하여 링크 속도 측정 TX 및 RX 트랜시버에서 클록의 주파수 출력. |
| • TX에서 RX로 비디오 패턴을 실행합니다. • 일치하는지 확인하기 위해 소스와 싱크 모두에 대한 CRC를 확인합니다. |
• 비디오 패턴 생성기를 DisplayPort 소스에 연결하여 비디오 패턴을 생성합니다. • Testbench 제어는 다음으로 DPTX 및 DPRX 레지스터에서 소스 및 싱크 CRC를 모두 읽고 비교하여 두 CRC 값이 동일한지 확인합니다. 참고: CRC가 계산되도록 하려면 Support CTS 테스트 자동화 매개변수를 활성화해야 합니다. |
F-Tile DisplayPort Intel FPGA IP Design Ex에 대한 문서 개정 내역ample 사용자 가이드
| 문서 버전 | 인텔 Quatus 프라임 버전 | IP 버전 | 변화 |
| 2022.09.02 | 22. | 20.0.1 | •DisplayPort Intel Agilex F-Tile FPGA IP Design Ex에서 문서 제목 변경ampF-Tile DisplayPort Intel FPGA IP Design Ex 사용 설명서amp르 사용 설명서. •활성화된 AXIS Video Design Examp르 변종. • Static Rate 디자인을 제거하고 Multi Rate Design Ex로 대체했습니다.amp르. •DisplayPort Intel FPGA IP Design Ex에서 메모 제거ampIntel Quartus Prime 21.4 소프트웨어 버전이 Preliminary Design Ex만 지원한다는 빠른 시작 안내서amp레. •디렉토리 구조 그림을 올바른 그림으로 교체했습니다. •ELF 재생성 섹션 추가 File 디자인 컴파일 및 테스트에서. •추가 하드웨어를 포함하도록 하드웨어 및 소프트웨어 요구 사항 섹션을 업데이트했습니다. 요구사항. |
| 2021.12.13 | 21. | 20.0.0 | 최초 출시. |
인텔사. 판권 소유. 인텔, 인텔 로고 및 기타 인텔 마크는 인텔사 또는 그 자회사의 상표입니다. Intel은 Intel의 표준 보증에 따라 FPGA 및 반도체 제품의 성능을 현재 사양으로 보증하지만 언제든지 통지 없이 제품 및 서비스를 변경할 수 있는 권한을 보유합니다. 인텔은 인텔이 서면으로 명시적으로 동의한 경우를 제외하고 여기에 설명된 정보, 제품 또는 서비스의 응용 프로그램 또는 사용으로 인해 발생하는 책임을 지지 않습니다. 인텔 고객은 게시된 정보에 의존하기 전에 그리고 제품이나 서비스를 주문하기 전에 장치 사양의 최신 버전을 확인하는 것이 좋습니다.
*다른 이름과 브랜드는 다른 사람의 재산이라고 주장될 수 있습니다.
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인텔 F-Tile DisplayPort FPGA IP 디자인 Example [PDF 파일] 사용자 가이드 F-Tile DisplayPort FPGA IP 설계 Example, F-Tile DisplayPort, DisplayPort, FPGA IP 디자인 Examp르, IP 디자인 Examp르, UG-20347, 709308 |
