F-Tile DisplayPort FPGA IP Design Example
ຄູ່ມືຜູ້ໃຊ້

F-Tile DisplayPort FPGA IP Design Example

ອັບເດດສໍາລັບ Intel® Quartus® Prime Design Suite: 22.2 IP Version: 21.0.1

DisplayPort Intel FPGA IP Design Example ຄູ່ມືເລີ່ມຕົ້ນດ່ວນ

ອຸປະກອນ DisplayPort Intel® F-tile ມີເຄື່ອງທົດສອບແບບຈໍາລອງ ແລະການອອກແບບຮາດແວທີ່ຮອງຮັບການລວບລວມຂໍ້ມູນ ແລະການທົດສອບຮາດແວ FPGA IP design examples ສໍາລັບ Intel Agilex™
DisplayPort Intel FPGA IP ສະຫນອງການອອກແບບຕໍ່ໄປນີ້ examples:

• DisplayPort SST loopback ຂະຫນານໂດຍບໍ່ມີໂມດູນ Pixel Clock Recovery (PCR).
• DisplayPort SST ຂະຫນານ loopback ກັບການໂຕ້ຕອບວິດີໂອ AXIS

ເມື່ອທ່ານສ້າງການອອກແບບ exampດັ່ງນັ້ນ, ຕົວແກ້ໄຂພາລາມິເຕີຈະສ້າງອັດຕະໂນມັດ files ມີຄວາມຈໍາເປັນເພື່ອຈໍາລອງ, ລວບລວມ, ແລະການທົດສອບການອອກແບບໃນຮາດແວ.
ຮູບທີ 1. ການພັດທະນາ Stagesຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ

• ຄູ່ມືຜູ້ໃຊ້ DisplayPort Intel FPGA IP
• ກຳລັງຍ້າຍໄປໃຊ້ Intel Quartus Prime Pro Edition

ບໍລິສັດ Intel. ສະຫງວນລິຂະສິດທັງໝົດ. Intel, ໂລໂກ້ Intel, ແລະເຄື່ອງໝາຍ Intel ອື່ນໆແມ່ນເຄື່ອງໝາຍການຄ້າຂອງ Intel Corporation ຫຼືບໍລິສັດຍ່ອຍຂອງມັນ. Intel ຮັບປະກັນປະສິດທິພາບຂອງຜະລິດຕະພັນ FPGA ແລະ semiconductor ຂອງຕົນຕໍ່ກັບຂໍ້ມູນຈໍາເພາະໃນປະຈຸບັນໂດຍສອດຄ່ອງກັບການຮັບປະກັນມາດຕະຖານຂອງ Intel, ແຕ່ສະຫງວນສິດທີ່ຈະປ່ຽນແປງຜະລິດຕະພັນແລະການບໍລິການໄດ້ທຸກເວລາໂດຍບໍ່ມີການແຈ້ງການ. Intel ຖືວ່າບໍ່ມີຄວາມຮັບຜິດຊອບ ຫຼືຄວາມຮັບຜິດຊອບທີ່ເກີດຂຶ້ນຈາກແອັບພລິເຄຊັນ ຫຼືການນຳໃຊ້ຂໍ້ມູນ, ຜະລິດຕະພັນ, ຫຼືບໍລິການໃດໜຶ່ງທີ່ໄດ້ອະທິບາຍໄວ້ໃນນີ້ ຍົກເວັ້ນຕາມທີ່ໄດ້ຕົກລົງຢ່າງຈະແຈ້ງໃນລາຍລັກອັກສອນໂດຍ Intel. ລູກຄ້າ Intel ໄດ້ຮັບຄໍາແນະນໍາໃຫ້ໄດ້ຮັບສະບັບຫລ້າສຸດຂອງຂໍ້ມູນຈໍາເພາະຂອງອຸປະກອນກ່ອນທີ່ຈະອີງໃສ່ຂໍ້ມູນໃດໆທີ່ຈັດພີມມາແລະກ່ອນທີ່ຈະວາງຄໍາສັ່ງສໍາລັບຜະລິດຕະພັນຫຼືການບໍລິການ.
*ຊື່ ແລະຍີ່ຫໍ້ອື່ນໆອາດຈະຖືກອ້າງວ່າເປັນຊັບສິນຂອງຄົນອື່ນ.
ISO 9001:2015 ລົງທະບຽນ
1.1. ໂຄງສ້າງໄດເລກະທໍລີ
ຮູບທີ 2. ໂຄງສ້າງໄດເລກະທໍລີ

ຕາຕະລາງ 1. ການອອກແບບ Example ອົງ​ປະ​ກອບ

ໂຟນເດີ	Files
rtl/ຫຼັກ	dp_core.ip
	dp_rx . ip
	dp_tx . ip
rtl/rx_phy	dp_gxb_rx/ ((DP PMA UX build block)
	dp_rx_data_fifo . ip
	rx_top_phy . sv
rtl/tx_phy	dp_gxb_rx/ ((DP PMA UX build block)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. ຄວາມຕ້ອງການຮາດແວ ແລະຊອບແວ
Intel ໃຊ້ຮາດແວ ແລະຊອບແວຕໍ່ໄປນີ້ເພື່ອທົດສອບການອອກແບບ example:
ຮາດແວ

• ຊຸດພັດທະນາ Intel Agilex I-Series
• ແຫຼ່ງ GPU ຂອງ DisplayPort
• DisplayPort Sink (ຈໍພາບ)
• ບັດລູກສາວ Bitec DisplayPort FMC Revision 8C
• ສາຍ DisplayPort

ຊອບແວ

• Intel Quartus® Prime
• Synopsys* VCS Simulator

1.3. ການສ້າງການອອກແບບ
ໃຊ້ຕົວແກ້ໄຂພາຣາມິເຕີ IP DisplayPort Intel FPGA ໃນຊອບແວ Intel Quartus Prime ເພື່ອສ້າງການອອກແບບ exampເລ.
ຮູບທີ 3. ການສ້າງກະແສການອອກແບບ

1.  ເລືອກເຄື່ອງມື ➤ IP Catalog, ແລະເລືອກ Intel Agilex F-tile ເປັນຄອບຄົວອຸປະກອນເປົ້າໝາຍ.
   ໝາຍເຫດ: ການອອກແບບ example ຮອງຮັບອຸປະກອນ Intel Agilex F-tile ເທົ່ານັ້ນ.
2. ໃນລາຍການ IP, ຊອກຫາ ແລະຄລິກສອງຄັ້ງ DisplayPort Intel FPGA IP. ໜ້າຈໍການປ່ຽນແປງ IP ໃໝ່ປະກົດຂຶ້ນ.
3. ລະບຸຊື່ລະດັບສູງສຸດສຳລັບການປ່ຽນແປງ IP ແບບກຳນົດເອງຂອງທ່ານ. ຕົວແກ້ໄຂພາລາມິເຕີບັນທຶກການຕັ້ງຄ່າການປ່ຽນແປງ IP ໃນ a file ຊື່ .ip.
4. ເລືອກອຸປະກອນ Intel Agilex F-tile ໃນຊ່ອງອຸປະກອນ, ຫຼືຮັກສາການເລືອກອຸປະກອນຊອບແວ Intel Quartus Prime ໄວ້ໃນຕອນຕົ້ນ.
5. ກົດ OK. ຕົວແກ້ໄຂພາລາມິເຕີປາກົດ.
6. ຕັ້ງຄ່າພາລາມິເຕີທີ່ຕ້ອງການສໍາລັບທັງ TX ແລະ RX.
7. ພາຍໃຕ້ການອອກແບບ Exampໃນແຖບ, ເລືອກ DisplayPort SST Parallel Loopback ໂດຍບໍ່ມີການ PCR.
8. ເລືອກ Simulation ເພື່ອສ້າງ testbench, ແລະເລືອກ Synthesis ເພື່ອສ້າງຮາດແວອອກແບບ exampເລ. ທ່ານຕ້ອງເລືອກຢ່າງໜ້ອຍໜຶ່ງໃນຕົວເລືອກເຫຼົ່ານີ້ເພື່ອສ້າງ example files. ຖ້າທ່ານເລືອກທັງສອງ, ເວລາການຜະລິດຈະຍາວກວ່າ.
9. ສໍາລັບຊຸດການພັດທະນາເປົ້າຫມາຍ, ເລືອກຊຸດພັດທະນາ Intel Agilex I-Series SOC. ນີ້ເຮັດໃຫ້ອຸປະກອນເປົ້າຫມາຍທີ່ເລືອກໃນຂັ້ນຕອນ 4 ມີການປ່ຽນແປງເພື່ອໃຫ້ກົງກັບອຸປະກອນໃນຊຸດການພັດທະນາ. ສໍາລັບຊຸດພັດທະນາ Intel Agilex I-Series SOC, ອຸປະກອນເລີ່ມຕົ້ນແມ່ນ AGIB027R31B1E2VR0.
10. ກົດ Generate Example ການອອກແບບ.

1.4. ຈໍາ​ລອງ​ການ​ອອກ​ແບບ​
ການອອກແບບ DisplayPort Intel FPGA IP example testbench simulates ການອອກແບບ loopback serial ຈາກ TX instance ກັບ RX instance. ໂມດູນເຄື່ອງສ້າງຮູບແບບວິດີໂອພາຍໃນເຮັດໃຫ້ການສະແດງຜົນຂອງ DisplayPort TX ແລະຜົນຜະລິດວິດີໂອຕົວຢ່າງ RX ເຊື່ອມຕໍ່ກັບຕົວກວດສອບ CRC ໃນ testbench.
ຮູບທີ 4. ການອອກແບບການໄຫຼວຽນຂອງຈໍາລອງ

1. ໄປທີ່ໂຟນເດີ Synopsys simulator ແລະເລືອກ VCS.
2. ແລ່ນສະຄຣິບຈຳລອງ.
   ທີ່ມາ vcs_sim.sh
3. script ດໍາເນີນການ Quartus TLG, ລວບລວມແລະດໍາເນີນການ testbench ໃນ simulator.
4. ວິເຄາະຜົນໄດ້ຮັບ.
   ການຈໍາລອງທີ່ປະສົບຜົນສໍາເລັດສິ້ນສຸດລົງດ້ວຍການປຽບທຽບ Source ແລະ Sink SRC.

1.5. ການລວບລວມແລະການທົດສອບການອອກແບບ
ຮູບທີ 5. ການລວບລວມ ແລະຈໍາລອງການອອກແບບເພື່ອລວບລວມແລະດໍາເນີນການທົດສອບການສາທິດກ່ຽວກັບຮາດແວ exampການອອກແບບ, ປະຕິບັດຕາມຂັ້ນຕອນເຫຼົ່ານີ້:

1. ຮັບປະກັນຮາດແວ exampການຜະລິດການອອກແບບແມ່ນສໍາເລັດ.
2. ເປີດຕົວຊອບແວ Intel Quartus Prime Pro Edition ແລະເປີດ / quartus/agi_dp_demo.qpf.
3. ຄລິກການປະມວນຜົນ ➤ ເລີ່ມການລວບລວມຂໍ້ມູນ.
4. ຫຼັງຈາກການລວບລວມສົບຜົນສໍາເລັດ, ຊອບແວ Intel Quartus Prime Pro Edition ສ້າງ .sof file ໃນ​ລະ​ບົບ​ທີ່​ລະ​ບຸ​ໄວ້​ຂອງ​ທ່ານ​.
5. ເຊື່ອມຕໍ່ຕົວເຊື່ອມຕໍ່ DisplayPort RX ໃນບັດລູກສາວ Bitec ກັບແຫຼ່ງ DisplayPort ພາຍນອກ, ເຊັ່ນ: ບັດກາຟິກໃນ PC.
6. ເຊື່ອມຕໍ່ຕົວເຊື່ອມຕໍ່ DisplayPort TX ໃນບັດລູກສາວ Bitec ກັບອຸປະກອນອ່າງລ້າງ DisplayPort, ເຊັ່ນ: ເຄື່ອງວິເຄາະວິດີໂອ ຫຼື ຈໍ PC.
7.  ໃຫ້ແນ່ໃຈວ່າສະວິດທັງໝົດຢູ່ໃນກະດານພັດທະນາຢູ່ໃນຕຳແໜ່ງເລີ່ມຕົ້ນ.
8. ຕັ້ງຄ່າອຸປະກອນ Intel Agilex F-Tile ທີ່ເລືອກຢູ່ໃນກະດານພັດທະນາໂດຍໃຊ້ .sof ທີ່ສ້າງຂຶ້ນ. file (Tools ➤ Programmer ).
9. ອຸປະກອນຫລົ້ມຈົມ DisplayPort ສະແດງວິດີໂອທີ່ສ້າງຂຶ້ນຈາກແຫຼ່ງວິດີໂອ.

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ
ຊຸດການພັດທະນາ Intel Agilex I-Series FPGA ຄູ່ມືຜູ້ໃຊ້ /
1.5.1. ຟື້ນຟູ ELF File
ໂດຍຄ່າເລີ່ມຕົ້ນ, ELF file ຖືກສ້າງຂື້ນເມື່ອທ່ານສ້າງການອອກແບບແບບເຄື່ອນໄຫວ exampເລ.
ຢ່າງໃດກໍຕາມ, ໃນບາງກໍລະນີ, ທ່ານຈໍາເປັນຕ້ອງຟື້ນຟູ ELF file ຖ້າ​ຫາກ​ວ່າ​ທ່ານ​ປັບ​ປຸງ​ແກ້​ໄຂ​ຊອບ​ແວ​ໄດ້​ file ຫຼືສ້າງ dp_core.qsys ຄືນໃໝ່ file. ການສ້າງ dp_core.qsys ຄືນໃໝ່ file ອັບເດດ .sopcinfo file, ເຊິ່ງຮຽກຮ້ອງໃຫ້ທ່ານຟື້ນຟູ ELF file.

1. ໄປ​ຫາ / ຊອບແວແລະແກ້ໄຂລະຫັດຖ້າຈໍາເປັນ.
2. ໄປ​ຫາ /script ແລະດໍາເນີນການສ້າງສະຄິບຕໍ່ໄປນີ້: ແຫຼ່ງ build_sw.sh
   • ໃນ Windows, ຊອກຫາ ແລະເປີດ Nios II Command Shell. ໃນ Nios II Command Shell, ໃຫ້ໄປທີ່ /script ແລະປະຕິບັດແຫຼ່ງ build_sw.sh.
   ໝາຍເຫດ: ເພື່ອປະຕິບັດ build script ໃນ Windows 10, ລະບົບຂອງທ່ານຮຽກຮ້ອງໃຫ້ມີລະບົບຍ່ອຍ Windows ສໍາລັບ Linux (WSL). ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມກ່ຽວກັບຂັ້ນຕອນການຕິດຕັ້ງ WSL, ເບິ່ງຄູ່ມືນັກພັດທະນາຊອບແວ Nios II.
   • ໃນ Linux, ເປີດ Platform Designer, ແລະເປີດ Tools ➤ Nios II Command Shell. ໃນ Nios II Command Shell, ໃຫ້ໄປທີ່ /script ແລະປະຕິບັດແຫຼ່ງ build_sw.sh.
3. ໃຫ້ແນ່ໃຈວ່າເປັນ .elf file ຖືກສ້າງຂື້ນໃນ /software/ dp_demo.
4. ດາວໂຫຼດ .elf ທີ່ສ້າງຂຶ້ນ file ເຂົ້າໄປໃນ FPGA ໂດຍບໍ່ມີການລວບລວມຂໍ້ມູນ .sof file ໂດຍແລ່ນສະຄຣິບຕໍ່ໄປນີ້: nios2-download /software/dp_demo/*.elf
5. ກົດປຸ່ມຣີເຊັດເທິງກະດານ FPGA ເພື່ອໃຫ້ຊອບແວໃໝ່ມີຜົນ.

1.6. DisplayPort Intel FPGA IP Design Example Parameters
ຕາຕະລາງ 2. DisplayPort Intel FPGA IP Design Example ຂໍ້ຈໍາກັດ QSF ສໍາລັບອຸປະກອນ Intel Agilex Ftile

ຂໍ້ຈຳກັດ QSF	ລາຍລະອຽດ
set_global_assignment -name VERILOG_MACRO “__DISPLAYPORT_support__=1”	ຈາກ Quartus 22.2 ເປັນຕົ້ນໄປ, ຂໍ້ຈໍາກັດ QSF ນີ້ແມ່ນຈໍາເປັນເພື່ອເປີດໃຊ້ການໄຫຼເຂົ້າຂອງ DisplayPort custom SRC (Soft Reset Controller)

ຕາຕະລາງ 3. DisplayPort Intel FPGA IP Design Exampຕົວກໍານົດການສໍາລັບອຸປະກອນ Intel Agilex F-tile

ພາລາມິເຕີ	ມູນຄ່າ	ລາຍລະອຽດ
ການອອກແບບທີ່ມີຢູ່ Example
ເລືອກການອອກແບບ	•ບໍ່ມີ • DisplayPort SST Parallel Loopback ໂດຍບໍ່ມີ PCR •DisplayPort SST Parallel Loopback ກັບ axis Video Interface	ເລືອກການອອກແບບ example ທີ່​ຈະ​ໄດ້​ຮັບ​ການ​ຜະ​ລິດ​. •ບໍ່ມີ: ບໍ່ມີການອອກແບບ example ສາມາດໃຊ້ໄດ້ສໍາລັບການເລືອກພາລາມິເຕີໃນປະຈຸບັນ. •DisplayPort SST Parallel Loopback ໂດຍບໍ່ມີ PCR: ການອອກແບບນີ້ example ສະ​ແດງ​ໃຫ້​ເຫັນ​ການ loopback ຂະ​ຫນານ​ຈາກ DisplayPort sink ກັບ​ແຫຼ່ງ DisplayPort ໂດຍ​ບໍ່​ມີ​ການ​ໂມ​ດູນ Pixel Clock Recovery (PCR​) ໃນ​ເວ​ລາ​ທີ່​ທ່ານ​ເປີດ​ການ​ເປີດ​ໃຊ້​ງານ​ພາ​ລາ​ມິ​ເຕີ Video Input Port Image. •DisplayPort SST Parallel Loopback ກັບ axis Video Interface: ການອອກແບບນີ້ example ສະ​ແດງ​ໃຫ້​ເຫັນ​ການ loopback ຂະ​ຫນານ​ຈາກ DisplayPort sink ກັບ​ແຫຼ່ງ DisplayPort ກັບ​ການ​ໂຕ້​ຕອບ​ວິ​ດີ​ໂອ AXIS ເມື່ອ​ເປີດ​ໃຊ້​ງານ Active Video Data Protocols ຖືກ​ຕັ້ງ​ເປັນ AXIS-VVP Full.
ການອອກແບບ Example Files
ການຈຳລອງ	ເປີດ, ປິດ	ເປີດຕົວເລືອກນີ້ເພື່ອສ້າງສິ່ງທີ່ຈໍາເປັນ files ສໍາລັບ simulation testbench.
ການສັງເຄາະ	ເປີດ, ປິດ	ເປີດຕົວເລືອກນີ້ເພື່ອສ້າງສິ່ງທີ່ຈໍາເປັນ files ສໍາລັບການລວບລວມ Intel Quartus Prime ແລະການອອກແບບຮາດແວ.
ຮູບແບບ HDL ທີ່ສ້າງຂຶ້ນ
ສ້າງ File ຮູບແບບ	Verilog, VHDL	ເລືອກຮູບແບບ HDL ທີ່ທ່ານຕ້ອງການສໍາລັບການອອກແບບທີ່ສ້າງຂຶ້ນ example fileຕັ້ງ. ຫມາຍເຫດ: ທາງເລືອກນີ້ພຽງແຕ່ກໍານົດຮູບແບບສໍາລັບ IP ລະດັບເທິງທີ່ສ້າງຂຶ້ນ fileດ. ອື່ນໆທັງໝົດ files (ຕົວຢ່າງເຊັ່ນample testbenches ແລະລະດັບເທິງ files ສໍາລັບການສາທິດຮາດແວ) ແມ່ນຢູ່ໃນຮູບແບບ Verilog HDL.
ຊຸດການພັດທະນາເປົ້າໝາຍ
ເລືອກກະດານ	•ບໍ່ມີຊຸດພັດທະນາ • Intel Agilex I-Series ຊຸດພັດທະນາ	ເລືອກກະດານສໍາລັບການອອກແບບເປົ້າຫມາຍ exampເລ.

ພາລາມິເຕີ	ມູນຄ່າ	ລາຍລະອຽດ
		•ບໍ່ມີຊຸດພັດທະນາ: ທາງເລືອກນີ້ບໍ່ລວມທຸກດ້ານຂອງຮາດແວສໍາລັບການອອກແບບ exampເລ. ຫຼັກ P ກໍານົດການມອບຫມາຍ pin ທັງຫມົດໃຫ້ກັບ pins virtual. •ຊຸດພັດທະນາ Intel Agilex I-Series FPGA: ຕົວເລືອກນີ້ຈະເລືອກອຸປະກອນເປົ້າໝາຍຂອງໂຄງການໂດຍອັດຕະໂນມັດເພື່ອໃຫ້ກົງກັບອຸປະກອນໃນຊຸດພັດທະນານີ້. ທ່ານອາດຈະປ່ຽນອຸປະກອນເປົ້າຫມາຍດັ່ງກ່າວໂດຍໃຊ້ຕົວກໍານົດການປ່ຽນອຸປະກອນເປົ້າຫມາຍດັ່ງກ່າວຖ້າຫາກວ່າການປັບປຸງກະດານຂອງທ່ານມີອຸປະກອນທີ່ແຕກຕ່າງກັນ. ຫຼັກ IP ກໍານົດການມອບຫມາຍ pin ທັງຫມົດຕາມຊຸດການພັດທະນາ. ໝາຍເຫດ: ການອອກແບບເບື້ອງຕົ້ນ Example ບໍ່ໄດ້ຮັບການຢັ້ງຢືນການເຮັດວຽກຢູ່ໃນຮາດແວໃນການປ່ອຍ Quartus ນີ້. •ຊຸດການພັດທະນາແບບກໍາຫນົດເອງ: ທາງເລືອກນີ້ອະນຸຍາດໃຫ້ອອກແບບ example ຈະໄດ້ຮັບການທົດສອບໃນຊຸດການພັດທະນາພາກສ່ວນທີສາມທີ່ມີ Intel FPGA. ທ່ານອາດຈະຈໍາເປັນຕ້ອງໄດ້ກໍານົດການມອບຫມາຍ PIN ດ້ວຍຕົວທ່ານເອງ.
ອຸປະກອນເປົ້າໝາຍ
ປ່ຽນອຸປະກອນເປົ້າໝາຍ	ເປີດ, ປິດ	ເປີດຕົວເລືອກນີ້ ແລະເລືອກຕົວແປອຸປະກອນທີ່ຕ້ອງການສຳລັບຊຸດພັດທະນາ.

ການອອກແບບ Loopback ຂະຫນານ Examples

ການອອກແບບ DisplayPort Intel FPGA IP examples demonstrate parallel loopback from DisplayPort RX instance to DisplayPort TX instance without a Pixel Clock Recovery (PCR).
ຕາຕະລາງ 4. DisplayPort Intel FPGA IP Design Example ສໍາລັບອຸປະກອນ Intel Agilex F-tile

ການອອກແບບ Example	ການກໍານົດ	ອັດຕາຂໍ້ມູນ	ແບບ Channel	ປະເພດ Loopback
DisplayPort SST loopback ຂະຫນານໂດຍບໍ່ມີ PCR	DisplayPort SST	RBR, HRB, HRB2, HBR3	ງ່າຍດາຍ	ຂະຫນານໂດຍບໍ່ມີ PCR
DisplayPort SST ຂະຫນານ loopback ກັບການໂຕ້ຕອບວິດີໂອ AXIS	DisplayPort SST	RBR, HRB, HRB2, HBR3	ງ່າຍດາຍ	ຂະຫນານກັບການໂຕ້ຕອບວິດີໂອ AXIS

2.1. Intel Agilex F-tile DisplayPort SST Parallel Loopback Design ຄຸນສົມບັດ
ການອອກແບບ loopback ຂະຫນານ SST examples ສະ​ແດງ​ໃຫ້​ເຫັນ​ການ​ສົ່ງ​ອອກ​ຂອງ​ສະ​ຕ​ຣີມ​ວິ​ດີ​ໂອ​ດຽວ​ຈາກ DisplayPort sink ກັບ​ແຫຼ່ງ DisplayPort​.
ບໍລິສັດ Intel. ສະຫງວນລິຂະສິດທັງໝົດ. Intel, ໂລໂກ້ Intel, ແລະເຄື່ອງໝາຍ Intel ອື່ນໆແມ່ນເຄື່ອງໝາຍການຄ້າຂອງ Intel Corporation ຫຼືບໍລິສັດຍ່ອຍຂອງມັນ. Intel ຮັບປະກັນປະສິດທິພາບຂອງຜະລິດຕະພັນ FPGA ແລະ semiconductor ຂອງຕົນຕໍ່ກັບຂໍ້ມູນຈໍາເພາະໃນປະຈຸບັນໂດຍສອດຄ່ອງກັບການຮັບປະກັນມາດຕະຖານຂອງ Intel, ແຕ່ສະຫງວນສິດທີ່ຈະປ່ຽນແປງຜະລິດຕະພັນແລະການບໍລິການໄດ້ທຸກເວລາໂດຍບໍ່ມີການແຈ້ງການ. Intel ຖືວ່າບໍ່ມີຄວາມຮັບຜິດຊອບ ຫຼືຄວາມຮັບຜິດຊອບທີ່ເກີດຂຶ້ນຈາກແອັບພລິເຄຊັນ ຫຼືການນຳໃຊ້ຂໍ້ມູນ, ຜະລິດຕະພັນ, ຫຼືບໍລິການໃດໜຶ່ງທີ່ໄດ້ອະທິບາຍໄວ້ໃນນີ້ ຍົກເວັ້ນຕາມທີ່ໄດ້ຕົກລົງຢ່າງຈະແຈ້ງໃນລາຍລັກອັກສອນໂດຍ Intel. ລູກຄ້າ Intel ໄດ້ຮັບຄໍາແນະນໍາໃຫ້ໄດ້ຮັບສະບັບຫລ້າສຸດຂອງຂໍ້ມູນຈໍາເພາະຂອງອຸປະກອນກ່ອນທີ່ຈະອີງໃສ່ຂໍ້ມູນໃດໆທີ່ຈັດພີມມາແລະກ່ອນທີ່ຈະວາງຄໍາສັ່ງສໍາລັບຜະລິດຕະພັນຫຼືການບໍລິການ. *ຊື່ ແລະຍີ່ຫໍ້ອື່ນໆອາດຈະຖືກອ້າງວ່າເປັນຊັບສິນຂອງຄົນອື່ນ.
ISO 9001:2015 ລົງທະບຽນ
ຮູບ 6. Intel Agilex F-tile DisplayPort SST Parallel Loopback ໂດຍບໍ່ມີ PCR

• ໃນຕົວແປນີ້, ພາຣາມິເຕີຂອງແຫຼ່ງ DisplayPort, TX_SUPPORT_IM_ENABLE, ຖືກເປີດໃຊ້ ແລະສ່ວນຕິດຕໍ່ຮູບພາບວິດີໂອຖືກໃຊ້.
• ອ່າງລ້າງ DisplayPort ໄດ້ຮັບການຖ່າຍທອດວິດີໂອ ແລະສຽງຈາກແຫຼ່ງວິດີໂອພາຍນອກເຊັ່ນ GPU ແລະຖອດລະຫັດມັນເຂົ້າໄປໃນການໂຕ້ຕອບວິດີໂອຂະຫນານ.
• ການສະແດງຜົນວິດີໂອທີ່ຈົມຂອງ DisplayPort ຂັບເຄື່ອນໂດຍກົງໃສ່ສ່ວນຕິດຕໍ່ວິດີໂອຂອງແຫຼ່ງ DisplayPort ແລະເຂົ້າລະຫັດໄປທີ່ລິ້ງຫຼັກຂອງ DisplayPort ກ່ອນທີ່ຈະສົ່ງໄປຫາຈໍພາບ.
• IOPLL ຂັບທັງຫລົ້ມຈົມ DisplayPort ແລະໂມງວິດີໂອແຫຼ່ງດ້ວຍຄວາມຖີ່ຄົງທີ່.
• ຖ້າ DisplayPort ຈົມລົງແລະພາລາມິເຕີ MAX_LINK_RATE ຂອງແຫຼ່ງຖືກຕັ້ງຄ່າເປັນ HBR3 ແລະ PIXELS_PER_CLOCK ຖືກຕັ້ງຄ່າເປັນ Quad, ໂມງວິດີໂອແລ່ນຢູ່ທີ່ 300 MHz ເພື່ອຮອງຮັບອັດຕາ 8Kp30 pixel (1188/4 = 297 MHz).

ຮູບ 7. Intel Agilex F-tile DisplayPort SST Parallel Loopback ກັບວິດີໂອ AXIS ການໂຕ້ຕອບ

• ໃນຕົວແປນີ້, ຕົວກໍານົດການແຫຼ່ງທີ່ມາຂອງ DisplayPort ແລະ sink, ເລືອກ AXIS-VVP FULL ໃນການເປີດໃຊ້ ACTIVE VIDEO DATA PROTOCOLS ເພື່ອເປີດໃຊ້ Axis Video Data Interface.
• ອ່າງລ້າງ DisplayPort ໄດ້ຮັບການຖ່າຍທອດວິດີໂອ ແລະສຽງຈາກແຫຼ່ງວິດີໂອພາຍນອກເຊັ່ນ GPU ແລະຖອດລະຫັດມັນເຂົ້າໄປໃນການໂຕ້ຕອບວິດີໂອຂະຫນານ.
• DisplayPort Sink ປ່ຽນການຖ່າຍທອດຂໍ້ມູນວິດີໂອເປັນຂໍ້ມູນວິດີໂອຕາມແກນ ແລະຂັບສ່ວນຕິດຕໍ່ຂໍ້ມູນວິດີໂອຕາມແກນຂອງ DisplayPort ຜ່ານ VVP Video Frame Buffer. ແຫຼ່ງ DisplayPort ແປງຂໍ້ມູນວິດີໂອແກນເຂົ້າໄປໃນການເຊື່ອມຕໍ່ຕົ້ນຕໍ DisplayPort ກ່ອນທີ່ຈະສົ່ງກັບຈໍພາບ.
• ໃນຕົວແປການອອກແບບນີ້, ມີສາມໂມງວິດີໂອຕົ້ນຕໍ, ຄື rx/tx_axi4s_clk, rx_vid_clk, ແລະ tx_vid_clk. axi4s_clk ແລ່ນຢູ່ທີ່ 300 MHz ສໍາລັບທັງສອງໂມດູນ AXIS ໃນ Source ແລະ Sink. rx_vid_clk ແລ່ນ DP Sink Video pipeline ຢູ່ 300 MHz (ເພື່ອຮອງຮັບຄວາມລະອຽດສູງສຸດ 8Kp30 4PIPs), ໃນຂະນະທີ່ tx_vid_clk ແລ່ນທໍ່ DP Source Video ທີ່ຄວາມຖີ່ໂມງ Pixel ຕົວຈິງ (ແບ່ງອອກໂດຍ PIPs).
• ຕົວແປການອອກແບບນີ້ອັດຕະໂນມັດກຳນົດຄ່າຄວາມຖີ່ tx_vid_clk ຜ່ານການຂຽນໂປຣແກຣມ I2C ໄປຫາ SI5391B OSC ເທິງກະດານ ເມື່ອການອອກແບບກວດພົບສະວິດໃນຄວາມລະອຽດ.
• ຕົວແປການອອກແບບນີ້ພຽງແຕ່ສະແດງໃຫ້ເຫັນເຖິງຈໍານວນການແກ້ໄຂທີ່ຖືກກໍານົດໄວ້ລ່ວງຫນ້າໃນຊອບແວ DisplayPort, ຄື:
  - ຄວາມລະອຽດ 720p60, RGB
  - ຄວາມລະອຽດ 1080p60, RGB
  - 4K30, RGB
  - 4K60, RGB

2.2. ໂຄງ​ການ​ໂມງ​
ແຜນຜັງໂມງສະແດງໃຫ້ເຫັນເຖິງໂດເມນໂມງໃນ DisplayPort Intel FPGA IP ການອອກແບບ exampເລ.
ຮູບທີ 8. ລະບົບໂມງ Intel Agilex F-tile DisplayPort Transceiverຕາຕະລາງ 5. ສັນຍານລະບົບໂມງ

ໂມງໃນແຜນວາດ	ລາຍລະອຽດ
SysPLL refclk	ໂມງອ້າງອີງລະບົບ F-tile PLL ເຊິ່ງສາມາດເປັນຄວາມຖີ່ໂມງທີ່ສາມາດແບ່ງອອກໄດ້ໂດຍ System PLL ສໍາລັບຄວາມຖີ່ຂອງຜົນຜະລິດນັ້ນ. ໃນການອອກແບບນີ້ example, system_pll_clk_link ແລະ rx/tx refclk_link ແບ່ງປັນ 150 MHz SysPLL refclk ດຽວກັນ.

ໂມງໃນແຜນວາດ	ລາຍລະອຽດ
	ມັນຕ້ອງເປັນໂມງແລ່ນຟຣີທີ່ເຊື່ອມຕໍ່ຈາກເຂັມໂມງການອ້າງອິງ transceiver ສະເພາະກັບພອດໂມງເຂົ້າຂອງ Reference ແລະ System PLL Clocks IP, ກ່ອນທີ່ຈະເຊື່ອມຕໍ່ພອດຜົນຜະລິດທີ່ສອດຄ້ອງກັນກັບ DisplayPort Phy Top. ຫມາຍເຫດ: ສໍາລັບການອອກແບບນີ້ example, configure Clock Controller GUI Si5391A OUT6 ເປັນ 150 MHz.
ລະບົບການເຊື່ອມຕໍ່ pll clk	ຄວາມຖີ່ຂອງການຜະລິດ PLL ຕ່ໍາສຸດຂອງລະບົບເພື່ອສະຫນັບສະຫນູນອັດຕາ DisplayPort ທັງຫມົດແມ່ນ 320 MHz. ການອອກແບບນີ້ example ໃຊ້ຄວາມຖີ່ຜົນຜະລິດ 900 MHz (ສູງສຸດ) ເພື່ອໃຫ້ SysPLL refclk ສາມາດແບ່ງປັນກັບ rx/tx refclk_link ເຊິ່ງເປັນ 150 MHz.
rx_cdr_refclk_link / tx_pll_refclk_link	Rx CDR ແລະ Tx PLL Link refclk ທີ່ຄົງທີ່ 150 MHz ເພື່ອສະຫນັບສະຫນູນອັດຕາຂໍ້ມູນ DisplayPort ທັງຫມົດ.
rx_ls_clkout / tx_ls_clkout	DisplayPort Link Speed ​​Clock ກັບໂມງ DisplayPort IP core. ຄວາມຖີ່ເທົ່າກັບອັດຕາຂໍ້ມູນແບ່ງຕາມຄວາມກວ້າງຂໍ້ມູນຂະໜານ. Example: ຄວາມຖີ່ = ອັດຕາຂໍ້ມູນ / ຄວາມກວ້າງຂອງຂໍ້ມູນ = 8.1G (HBR3) / 40 bits = 202.5 MHz

2.3. Simulation Testbench
simulation testbench simulates DisplayPort TX serial loopback ກັບ RX.
ຮູບທີ 9. DisplayPort Intel FPGA IP Simplex Mode Simulation Testbench Block Diagramຕາຕະລາງ 6. ອົງປະກອບ Testbench

ອົງປະກອບ	ລາຍລະອຽດ
ຜູ້ຜະລິດຮູບແບບວິດີໂອ	ເຄື່ອງກໍາເນີດນີ້ຜະລິດຮູບແບບແຖບສີທີ່ທ່ານສາມາດກໍາຫນົດຄ່າໄດ້. ທ່ານສາມາດກໍານົດເວລາຮູບແບບວິດີໂອ.
ການຄວບຄຸມ Testbench	ຕັນນີ້ຄວບຄຸມລໍາດັບການທົດສອບຂອງການຈໍາລອງແລະສ້າງສັນຍານກະຕຸ້ນທີ່ຈໍາເປັນຕໍ່ຫຼັກ TX. ຕັນຄວບຄຸມ testbench ຍັງອ່ານຄ່າ CRC ຈາກທັງແຫຼ່ງແລະ sink ເພື່ອເຮັດໃຫ້ການປຽບທຽບ.
ຕົວກວດສອບຄວາມຖີ່ຂອງໂມງຄວາມໄວເຊື່ອມຕໍ່ RX	ຕົວກວດສອບນີ້ກວດສອບວ່າຄວາມຖີ່ຂອງໂມງຮັບສັນຍານ RX ທີ່ກູ້ຄືນມາກົງກັບອັດຕາຂໍ້ມູນທີ່ຕ້ອງການ.
ຕົວກວດສອບຄວາມຖີ່ໂມງຄວາມໄວເຊື່ອມຕໍ່ TX	ຕົວກວດສອບນີ້ກວດສອບວ່າຄວາມຖີ່ຂອງໂມງຮັບຜ່ານ TX transceiver ກົງກັບອັດຕາຂໍ້ມູນທີ່ຕ້ອງການ.

simulation testbench ເຮັດການຢັ້ງຢືນດັ່ງຕໍ່ໄປນີ້:
ຕາຕະລາງ 7. ການຢັ້ງຢືນ Testbench

ເງື່ອນໄຂການທົດສອບ	ການຢັ້ງຢືນ
• ການເຊື່ອມໂຍງການຝຶກອົບຮົມໃນອັດຕາຂໍ້ມູນ HBR3 • ອ່ານການລົງທະບຽນ DPCD ເພື່ອກວດເບິ່ງວ່າສະຖານະ DP ກຳນົດ ແລະວັດແທກຄວາມຖີ່ຂອງຄວາມໄວການເຊື່ອມຕໍ່ TX ແລະ RX ຫຼືບໍ່.	ລວມຕົວກວດສອບຄວາມຖີ່ເພື່ອວັດແທກຄວາມໄວຂອງການເຊື່ອມຕໍ່ ຜົນຜະລິດຄວາມຖີ່ຂອງໂມງຈາກເຄື່ອງສົ່ງສັນຍານ TX ແລະ RX.
• ແລ່ນຮູບແບບວິດີໂອຈາກ TX ໄປ RX. • ກວດສອບ CRC ສໍາລັບທັງແຫຼ່ງ ແລະ sink ເພື່ອກວດເບິ່ງວ່າພວກມັນກົງກັນຫຼືບໍ່	• ເຊື່ອມຕໍ່ເຄື່ອງສ້າງຮູບແບບວິດີໂອກັບແຫຼ່ງ DisplayPort ເພື່ອສ້າງຮູບແບບວິດີໂອ. • ການຄວບຄຸມ Testbench ຕໍ່ໄປຈະອ່ານທັງ Source ແລະ Sink CRC ຈາກການລົງທະບຽນ DPTX ແລະ DPRX ແລະປຽບທຽບເພື່ອຮັບປະກັນວ່າຄ່າ CRC ທັງສອງແມ່ນຄືກັນ. ໝາຍເຫດ: ເພື່ອຮັບປະກັນການຄິດໄລ່ CRC, ທ່ານຕ້ອງເປີດໃຊ້ຕົວກໍານົດການທົດສອບອັດຕະໂນມັດຂອງ Support CTS.

ປະຫວັດການແກ້ໄຂເອກະສານສໍາລັບ F-Tile DisplayPort Intel FPGA IP Design Example ຄູ່ມືຜູ້ໃຊ້

ສະບັບເອກະສານ	ລຸ້ນ Intel Quartus Prime	ລຸ້ນ IP	ການປ່ຽນແປງ
2022.09.02	22.	20.0.1	•ປ່ຽນຊື່ເອກະສານຈາກ DisplayPort Intel Agilex F-Tile FPGA IP Design Exampຄູ່ມືຜູ້ໃຊ້ຂອງ F-Tile DisplayPort Intel FPGA IP Design Example ຄູ່ມືຜູ້ໃຊ້. •ເປີດໃຊ້ AXIS Video Design Example variant. •ເອົາການອອກແບບອັດຕາສະຖິດອອກ ແລະປ່ຽນມັນດ້ວຍ Multi Rate Design Exampເລ. •ລຶບບັນທຶກໃນ DisplayPort Intel FPGA IP Design Example Quick Start Guide ທີ່ບອກວ່າ Intel Quartus Prime 21.4 software version ຮອງຮັບພຽງແຕ່ Preliminary Design Examples. •ປ່ຽນຮູບໂຄງສ້າງໄດເລກະທໍລີດ້ວຍຕົວເລກທີ່ຖືກຕ້ອງ. •ເພີ່ມພາກສ່ວນ ELF ຄືນໃໝ່ File ພາຍໃຕ້ການລວບລວມແລະການທົດສອບການອອກແບບ. •ອັບເດດພາກສ່ວນຄວາມຕ້ອງການຮາດແວ ແລະຊອບແວເພື່ອລວມເອົາຮາດແວເພີ່ມເຕີມ ຄວາມຕ້ອງການ.
2021.12.13	21.	20.0.0	ການປ່ອຍຕົວໃນເບື້ອງຕົ້ນ.

ບໍລິສັດ Intel. ສະຫງວນລິຂະສິດທັງໝົດ. Intel, ໂລໂກ້ Intel, ແລະເຄື່ອງໝາຍ Intel ອື່ນໆແມ່ນເຄື່ອງໝາຍການຄ້າຂອງ Intel Corporation ຫຼືບໍລິສັດຍ່ອຍຂອງມັນ. Intel ຮັບປະກັນປະສິດທິພາບຂອງຜະລິດຕະພັນ FPGA ແລະ semiconductor ຂອງຕົນຕໍ່ກັບຂໍ້ມູນຈໍາເພາະໃນປະຈຸບັນໂດຍສອດຄ່ອງກັບການຮັບປະກັນມາດຕະຖານຂອງ Intel, ແຕ່ສະຫງວນສິດທີ່ຈະປ່ຽນແປງຜະລິດຕະພັນແລະການບໍລິການໄດ້ທຸກເວລາໂດຍບໍ່ມີການແຈ້ງການ. Intel ຖືວ່າບໍ່ມີຄວາມຮັບຜິດຊອບ ຫຼືຄວາມຮັບຜິດຊອບທີ່ເກີດຂຶ້ນຈາກແອັບພລິເຄຊັນ ຫຼືການນຳໃຊ້ຂໍ້ມູນ, ຜະລິດຕະພັນ, ຫຼືບໍລິການໃດໜຶ່ງທີ່ໄດ້ອະທິບາຍໄວ້ໃນນີ້ ຍົກເວັ້ນຕາມທີ່ໄດ້ຕົກລົງຢ່າງຈະແຈ້ງໃນລາຍລັກອັກສອນໂດຍ Intel. ລູກຄ້າ Intel ໄດ້ຮັບຄໍາແນະນໍາໃຫ້ໄດ້ຮັບສະບັບຫລ້າສຸດຂອງຂໍ້ມູນຈໍາເພາະຂອງອຸປະກອນກ່ອນທີ່ຈະອີງໃສ່ຂໍ້ມູນໃດໆທີ່ຈັດພີມມາແລະກ່ອນທີ່ຈະວາງຄໍາສັ່ງສໍາລັບຜະລິດຕະພັນຫຼືການບໍລິການ.
*ຊື່ ແລະຍີ່ຫໍ້ອື່ນໆອາດຈະຖືກອ້າງວ່າເປັນຊັບສິນຂອງຄົນອື່ນ.
ISO 9001:2015 ລົງທະບຽນ

Online Version
ສົ່ງຄຳຕິຊົມ
UG-20347
ID: 709308
ລຸ້ນ: 2022.09.02

ເອກະສານ / ຊັບພະຍາກອນ

intel F-Tile DisplayPort FPGA IP Design Example [pdf] ຄູ່ມືຜູ້ໃຊ້ F-Tile DisplayPort FPGA IP Design Example, F-Tile DisplayPort, DisplayPort, FPGA IP Design Example, IP Design Example, UG-20347, 709308

ເອກະສານອ້າງອີງ

• ຄູ່ມືຜູ້ໃຊ້