F-Tile DisplayPort FPGA IP Design Example
Felhasználói kézikönyv

F-Tile DisplayPort FPGA IP Design Example

Frissítve az Intel® Quartus® Prime Design Suite számára: 22.2 IP-verzió: 21.0.1

DisplayPort Intel FPGA IP Design Example Gyors üzembe helyezési útmutató

A DisplayPort Intel® F-tile eszközök szimuláló tesztpaddal és hardvertervvel rendelkeznek, amely támogatja a fordítást és a hardvertesztelést, pl.ample az Intel Agilex™-hez
A DisplayPort Intel FPGA IP a következő kialakítást kínálja, plamples:

• DisplayPort SST párhuzamos visszacsatolás pixelóra-helyreállító (PCR) modul nélkül
• DisplayPort SST párhuzamos loopback AXIS videó interfésszel

Amikor létrehoz egy tervezést, plample, a paraméterszerkesztő automatikusan létrehozza a files szükséges a tervezés szimulálásához, fordításához és hardveres teszteléséhez.
1. ábra Fejlesztés StagesKapcsolódó információk

• DisplayPort Intel FPGA IP felhasználói útmutató
• Áttérés az Intel Quartus Prime Pro Edition verzióra

Intel Corporation. Minden jog fenntartva. Az Intel, az Intel logó és más Intel védjegyek az Intel Corporation vagy leányvállalatai védjegyei. Az Intel szavatolja FPGA és félvezető termékeinek aktuális specifikációi szerinti teljesítményét, az Intel szabványos garanciájával összhangban, de fenntartja a jogot, hogy bármely terméket és szolgáltatást előzetes értesítés nélkül módosítson. Az Intel nem vállal felelősséget az itt leírt információk, termékek vagy szolgáltatások alkalmazásából vagy használatából eredően, kivéve, ha az Intel kifejezetten írásban beleegyezik. Az Intel ügyfeleinek azt tanácsoljuk, hogy szerezzék be az eszközspecifikációk legfrissebb verzióját, mielőtt bármilyen közzétett információra hagyatkoznának, és mielőtt megrendelnék termékeket vagy szolgáltatásokat.
*Más nevek és márkák mások tulajdonát képezhetik.
ISO 9001: 2015 bejegyezve
1.1. Címtárszerkezet
2. ábra: Címtárstruktúra

1. táblázat Tervezés plample Alkatrészek

Mappák	Files
rtl/core	dp_core.ip
	dp_rx . ip
	dp_tx. ip
rtl/rx_phy	dp_gxb_rx/ ((DP PMA UX építőelem)
	dp_rx_data_fifo . ip
	rx_top_phy . sv
rtl/tx_phy	dp_gxb_rx/ ((DP PMA UX építőelem)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. Hardver- és szoftverkövetelmények
Az Intel a következő hardvert és szoftvert használja a tervezés teszteléséhez, plample:
Hardver

• Intel Agilex I-Series fejlesztőkészlet
• DisplayPort forrás GPU
• DisplayPort-nyelő (monitor)
• Bitec DisplayPort FMC leánykártya, Revision 8C
• DisplayPort kábelek

Szoftver

• Intel Quartus® Prime
• Synopsys* VCS szimulátor

1.3. A terv létrehozása
Használja a DisplayPort Intel FPGA IP paraméterszerkesztőt az Intel Quartus Prime szoftverben a terv létrehozásához, plample.
3. ábra Tervezési folyamat létrehozása

1.  Válassza az Eszközök ➤ IP-katalógus lehetőséget, és válassza ki az Intel Agilex F-csempét céleszközcsaládként.
   Jegyzet: A design plample csak az Intel Agilex F-tile eszközöket támogatja.
2. Az IP-katalógusban keresse meg és kattintson duplán a DisplayPort Intel FPGA IP elemre. Megjelenik az Új IP-változat ablak.
3. Adjon meg egy legfelső szintű nevet az egyéni IP-változatnak. A paraméterszerkesztő elmenti az IP-változat beállításait a file nevezett .ip.
4. Válasszon egy Intel Agilex F-tile eszközt az Eszköz mezőben, vagy tartsa meg az alapértelmezett Intel Quartus Prime szoftvereszköz-választást.
5. Kattintson az OK gombra. Megjelenik a paraméterszerkesztő.
6. Állítsa be a kívánt paramétereket mind a TX, mind az RX számára.
7. A tervezés alatt plamplapon válassza a DisplayPort SST Parallel Loopback PCR nélkül lehetőséget.
8. Válassza a Szimuláció lehetőséget a tesztpad létrehozásához, és válassza a Szintézis lehetőséget a hardverterv (plample. A terv létrehozásához legalább egyet ki kell választania ezek közül a lehetőségek közülample files. Ha mindkettőt kiválasztja, a generálási idő hosszabb lesz.
9. A Target Development Kit esetében válassza az Intel Agilex I-Series SOC Development Kit elemet. Ez azt eredményezi, hogy a 4. lépésben kiválasztott céleszköz úgy változik, hogy megfeleljen a fejlesztőkészletben lévő eszköznek. Az Intel Agilex I-Series SOC Development Kit esetében az alapértelmezett eszköz az AGIB027R31B1E2VR0.
10. Kattintson az Ex generálása elemreample Design.

1.4. A tervezés szimulációja
A DisplayPort Intel FPGA IP design plampA le testbench egy soros visszahurkolást szimulál egy TX példányról egy RX példányra. Egy belső videomintázat-generátor modul hajtja meg a DisplayPort TX példányt, az RX-példány videokimenete pedig a tesztpad CRC-ellenőrzőihez csatlakozik.
4. ábra. Tervezési szimulációs folyamat

1. Lépjen a Synopsys szimulátor mappába, és válassza a VCS lehetőséget.
2. Futtassa a szimulációs szkriptet.
   Forrás vcs_sim.sh
3. A szkript végrehajtja a Quartus TLG-t, lefordítja és futtatja a tesztpadot a szimulátorban.
4. Elemezze az eredményt.
   A sikeres szimuláció a Source és Sink SRC összehasonlításával zárul.

1.5. A terv összeállítása és tesztelése
5. ábra A tervezés összeállítása és szimulációjaDemonstrációs teszt összeállítása és futtatása a hardveren, plamptervezésénél kövesse az alábbi lépéseket:

1. Győződjön meg arról, hogy a hardver plampA tervezési generáció befejeződött.
2. Indítsa el az Intel Quartus Prime Pro Edition szoftvert, és nyissa meg / quartus/agi_dp_demo.qpf.
3. Kattintson a Feldolgozás ➤ Fordítás indítása elemre.
4. Sikeres fordítás után az Intel Quartus Prime Pro Edition szoftver létrehoz egy .sof fájlt file a megadott könyvtárban.
5. Csatlakoztassa a Bitec leánykártya DisplayPort RX csatlakozóját egy külső DisplayPort forráshoz, például a számítógép grafikus kártyájához.
6. Csatlakoztassa a Bitec leánykártya DisplayPort TX csatlakozóját egy DisplayPort nyelőeszközhöz, például videoelemzőhöz vagy PC-monitorhoz.
7.  Győződjön meg arról, hogy a fejlesztői kártya összes kapcsolója az alapértelmezett helyzetben van.
8. Konfigurálja a kiválasztott Intel Agilex F-Tile eszközt a fejlesztői kártyán a generált .sof használatával file (Eszközök ➤ Programozó ).
9. A DisplayPort nyelőeszköz megjeleníti a videóforrásból generált videót.

Kapcsolódó információk
Intel Agilex I-Series FPGA fejlesztőkészlet felhasználói kézikönyv/
1.5.1. Regeneráló ELF File
Alapértelmezés szerint az ELF file akkor jön létre, amikor létrehozza a dinamikus tervezést, plample.
Bizonyos esetekben azonban újra kell generálnia az ELF-et file ha módosítja a szoftvert file vagy generálja újra a dp_core.qsys fájlt file. A dp_core.qsys újragenerálása file frissíti a .sopcinfo fájlt file, amihez újra kell regenerálni az ELF-et file.

1. Menj /szoftvert, és szükség esetén szerkessze a kódot.
2. Menj /script fájlt, és futtassa a következő összeállítási szkriptet: source build_sw.sh
   • Windows rendszeren keressen, és nyissa meg a Nios II Command Shell alkalmazást. A Nios II Command Shellben lépjen a következőre: /script, és futtassa a build_sw.sh forráskódot.
   Jegyzet: A build szkript futtatásához Windows 10 rendszeren a rendszernek Windows alrendszerekre van szüksége Linuxhoz (WSL). A WSL telepítési lépéseivel kapcsolatos további információkért tekintse meg a Nios II szoftverfejlesztői kézikönyvet.
   • Linux rendszeren indítsa el a Platform Designert, és nyissa meg az Eszközök ➤ Nios II Command Shell elemet. A Nios II Command Shellben lépjen a következőre: /script, és futtassa a build_sw.sh forráskódot.
3. Győződjön meg arról, hogy egy .elf file -ben keletkezik /software/ dp_demo.
4. Töltse le a generált .elf-et file az FPGA-ba a .sof újrafordítása nélkül file a következő szkript futtatásával: nios2-download /software/dp_demo/*.elf
5. Nyomja meg a reset gombot az FPGA kártyán, hogy az új szoftver életbe lépjen.

1.6. DisplayPort Intel FPGA IP Design Example Paraméterek
2. táblázat: DisplayPort Intel FPGA IP Design Example QSF-korlátozás az Intel Agilex Ftile Device számára

QSF-korlátozás	Leírás
set_global_assignment -name VERILOG_MACRO "__DISPLAYPORT_support__=1"	A Quartus 22.2-től kezdődően ez a QSF-megkötés szükséges a DisplayPort egyéni SRC (Soft Reset Controller) áramlásának engedélyezéséhez

3. táblázat: DisplayPort Intel FPGA IP Design Example Paraméterek Intel Agilex F-csempés eszközhöz

Paraméter	Érték	Leírás
Rendelkezésre álló kivitel plample
Válassza a Tervezés lehetőséget	•Egyik sem •DisplayPort SST Parallel Loopback PCR nélkül •DisplayPort SST Parallel Loopback AXIS videó interfésszel	Válassza ki a tervezést plample kell generálni. •Nincs: nincs tervezés plample elérhető az aktuális paraméter kiválasztásához. •DisplayPort SST Parallel Loopback PCR nélkül: Ez a kivitel plampLe szemlélteti a párhuzamos visszahurkolást a DisplayPort nyelőből a DisplayPort forrásba Pixel Clock Recovery (PCR) modul nélkül, amikor bekapcsolja a Video Input Image Port paramétert. •DisplayPort SST Parallel Loopback AXIS videó interfésszel: Ez a kivitel plampA le bemutatja a párhuzamos visszacsatolást a DisplayPort nyelőből a DisplayPort forrásba AXIS Video interfésszel, ha az Active Video Data Protocols engedélyezése AXIS-VVP Full értékre van állítva.
Tervezés plample Files
Szimuláció	Be, ki	Kapcsolja be ezt az opciót a szükséges generálásához files a szimulációs próbapadhoz.
Szintézis	Be, ki	Kapcsolja be ezt az opciót a szükséges generálásához files az Intel Quartus Prime összeállításához és hardvertervezéséhez.
Generált HDL formátum
Generál File Formátum	Verilog, VHDL	Válassza ki a kívánt HDL formátumot a generált tervhez, plample filekészlet. Megjegyzés: Ez az opció csak a generált legfelső szintű IP formátumát határozza meg files. Minden más files (pl. plample próbapadok és legfelső szint files hardverbemutatóhoz) Verilog HDL formátumban vannak.
Target Development Kit
Válassza a Tábla lehetőséget	• Nincs fejlesztőkészlet •Intel Agilex I-Series Fejlesztőkészlet	Válassza ki a táblát a megcélzott tervezéshez, plample.

Paraméter	Érték	Leírás
		•Nincs fejlesztőkészlet: Ez az opció kizárja a tervezés összes hardveres szempontját, plample. A P mag az összes tű-hozzárendelést virtuális lábakra állítja be. •Intel Agilex I-Series FPGA fejlesztői készlet: Ez az opció automatikusan kiválasztja a projekt céleszközét, hogy megfeleljen a fejlesztőkészletben található eszköznek. Módosíthatja a céleszközt a Céleszköz módosítása paraméterrel, ha az alaplap verziója más eszközváltozattal rendelkezik. Az IP-mag a fejlesztőkészletnek megfelelően beállítja az összes tű-hozzárendelést. Megjegyzés: Előzetes tervezés plampEbben a Quartus-kiadásban a le nincs működési ellenőrzése hardveren. • Egyedi fejlesztőkészlet: Ez az opció lehetővé teszi a tervezést plampLe kell tesztelni egy harmadik féltől származó fejlesztőkészleten Intel FPGA-val. Előfordulhat, hogy saját magának kell beállítania a tű-hozzárendeléseket.
Cél eszköz
Céleszköz módosítása	Be, ki	Kapcsolja be ezt az opciót, és válassza ki a kívánt eszközváltozatot a fejlesztőkészlethez.

Parallel Loopback Design Examples

A DisplayPort Intel FPGA IP design plamppárhuzamos visszahurkolást mutat be a DisplayPort RX példányról a DisplayPort TX példányra Pixel Clock Recovery (PCR) modul nélkül.
4. táblázat: DisplayPort Intel FPGA IP Design Example az Intel Agilex F-tile Device számára

Tervezés plample	Kijelölés	Adatsebesség	Csatorna mód	Loopback típus
DisplayPort SST párhuzamos loopback PCR nélkül	DisplayPort SST	RBR, HRB, HRB2, HBR3	Simplex	Párhuzamos PCR nélkül
DisplayPort SST párhuzamos loopback AXIS videó interfésszel	DisplayPort SST	RBR, HRB, HRB2, HBR3	Simplex	Párhuzamos az AXIS videó interfésszel

2.1. Intel Agilex F-csempés DisplayPort SST Parallel Loopback Design Jellemzők
Az SST párhuzamos visszahurkolt kialakítás plampA bemutatók bemutatják egyetlen videofolyam átvitelét a DisplayPort-nyelőből a DisplayPort-forrásba.
Intel Corporation. Minden jog fenntartva. Az Intel, az Intel logó és más Intel védjegyek az Intel Corporation vagy leányvállalatai védjegyei. Az Intel szavatolja FPGA és félvezető termékeinek aktuális specifikációi szerinti teljesítményét, az Intel szabványos garanciájával összhangban, de fenntartja a jogot, hogy bármely terméket és szolgáltatást előzetes értesítés nélkül módosítson. Az Intel nem vállal felelősséget az itt leírt információk, termékek vagy szolgáltatások alkalmazásából vagy használatából eredően, kivéve, ha az Intel kifejezetten írásban beleegyezik. Az Intel ügyfeleinek azt tanácsoljuk, hogy szerezzék be az eszközspecifikációk legfrissebb verzióját, mielőtt bármilyen közzétett információra hagyatkoznának, és mielőtt megrendelnék termékeket vagy szolgáltatásokat. *Más nevek és márkák mások tulajdonát képezhetik.
ISO 9001: 2015 bejegyezve
6. ábra: Intel Agilex F-tile DisplayPort SST párhuzamos hurok visszacsatolása PCR nélkül

• Ebben a változatban a DisplayPort forrás TX_SUPPORT_IM_ENABLE paramétere be van kapcsolva, és a videokép-interfész használatos.
• A DisplayPort-nyelő fogadja a video- és/vagy audioadatfolyamot külső videoforrásról, például GPU-ról, és dekódolja azt párhuzamos videointerfészre.
• A DisplayPort nyelő videó kimenete közvetlenül meghajtja a DisplayPort forrás videó interfészt, és a DisplayPort fő hivatkozásra kódol, mielőtt továbbítaná a monitorra.
• Az IOPLL mind a DisplayPort-nyelőt, mind a forrás videoórákat rögzített frekvencián hajtja meg.
• Ha a DisplayPort nyelő és a forrás MAX_LINK_RATE paramétere HBR3-ra, a PIXELS_PER_CLOCK pedig Quad-ra van konfigurálva, a videoóra 300 MHz-en fut, hogy támogassa a 8Kp30 pixelsebességet (1188/4 = 297 MHz).

7. ábra: Intel Agilex F-csempés DisplayPort SST párhuzamos hurok AXIS videóval Felület

• Ebben a változatban a DisplayPort forrás és nyelő paraméternél válassza az AXIS-VVP FULL lehetőséget az AKTÍV VIDEÓADATOK PROTOKOLLOK ENGEDÉLYEZÉSE szakaszban az Axis Video Data Interface engedélyezéséhez.
• A DisplayPort-nyelő fogadja a video- és/vagy audioadatfolyamot külső videoforrásról, például GPU-ról, és dekódolja azt párhuzamos videointerfészre.
• A DisplayPort Sink a videoadatfolyamot tengelyes videoadatokká alakítja, és a DisplayPort forrástengelyű videóadat-interfészt VVP Video Frame Bufferen keresztül hajtja meg. A DisplayPort Source az tengely videóadatait DisplayPort fő kapcsolattá alakítja, mielőtt továbbítaná a monitorra.
• Ebben a tervezési változatban három fő videoóra van, mégpedig az rx/tx_axi4s_clk, rx_vid_clk és tx_vid_clk. Az axi4s_clk 300 MHz-en fut mindkét AXIS modulnál a Source és a Sink alkalmazásban. Az rx_vid_clk a DP Sink Video csővezetéket 300 MHz-en futtatja (bármilyen felbontás támogatásához 8 Kp30 4PIP-ig), míg a tx_vid_clk a DP Source Video csővezetéket a tényleges pixel órajel frekvencián (osztva PIP-ekkel).
• Ez a tervezési változat automatikusan konfigurálja a tx_vid_clk frekvenciát I2C programozáson keresztül a fedélzeti SI5391B OSC-re, amikor a tervezés váltást észlel a felbontásban.
• Ez a kiviteli változat csak a DisplayPort szoftverben előre meghatározott számú felbontást mutat be, nevezetesen:
  - 720p60, RGB
  - 1080p60, RGB
  - 4K30, RGB
  - 4K60, RGB

2.2. Órajel séma
Az órajelezési séma a DisplayPort Intel FPGA IP kialakításának óratartományait szemlélteti, plample.
8. ábra: Intel Agilex F-csempés DisplayPort adó-vevő órajelezési séma5. táblázat: Órajelek

Óra diagramon	Leírás
SysPLL refclk	F-csempés rendszer PLL referencia órajel, amely bármilyen órajel frekvencia lehet, amely osztható System PLL-lel az adott kimeneti frekvenciához. Ebben a kivitelben plample, system_pll_clk_link és rx/tx refclk_link ugyanazon a 150 MHz-es SysPLL refclk-en osztozik.

Óra diagramon	Leírás
	Ennek egy szabadon futó órának kell lennie, amelyet egy dedikált adó-vevő referencia óratűről kell csatlakoztatni a Reference and System PLL Clocks IP bemeneti óraportjához, mielőtt a megfelelő kimeneti portot csatlakoztatná a DisplayPort Phy Tophoz. Megjegyzés: Ehhez a kialakításhoz plample, konfigurálja a Clock Controller GUI Si5391A OUT6-ot 150 MHz-re.
rendszer pll clk link	A minimális System PLL kimeneti frekvencia az összes DisplayPort sebesség támogatásához 320 MHz. Ez a design plampA le 900 MHz-es (legmagasabb) kimeneti frekvenciát használ, így a SysPLL refclk megosztható az rx/tx refclk_link-kel, amely 150 MHz.
rx_cdr_refclk_link / tx_pll_refclk_link	Rx CDR és Tx PLL Link refclk, amely 150 MHz-re rögzített, hogy támogassa az összes DisplayPort adatsebességet.
rx_ls_clkout / tx_ls_clkout	DisplayPort Link sebesség Óra és óra között DisplayPort IP mag. Az adatsebességnek megfelelő frekvencia osztva párhuzamos adatszélességgel. Example: Frekvencia = adatsebesség / adatszélesség = 8.1 G (HBR3) / 40 bit = 202.5 ​​MHz

2.3. Szimulációs tesztpad
A szimulációs tesztpad a DisplayPort TX soros visszacsatolását szimulálja az RX-hez.
9. ábra: DisplayPort Intel FPGA IP szimplex módú szimulációs tesztpad blokkdiagramja6. táblázat: A tesztpad összetevői

Összetevő	Leírás
Videó minta generátor	Ez a generátor színsáv-mintákat állít elő, amelyeket Ön konfigurálhat. Paraméterezheti a videó formátum időzítését.
Testbench Control	Ez a blokk vezérli a szimuláció tesztsorozatát és generálja a szükséges ingerjeleket a TX mag felé. A tesztpad vezérlőblokkja a CRC-értéket is beolvassa a forrásból és a fogadóból, hogy összehasonlítsa.
RX Link sebesség-óra frekvencia-ellenőrző	Ez az ellenőrző ellenőrzi, hogy az RX adó-vevő helyreállított órajel frekvenciája megegyezik-e a kívánt adatsebességgel.
TX Link sebesség óra frekvencia-ellenőrző	Ez az ellenőrző ellenőrzi, hogy a TX adó-vevő helyreállított órajel frekvenciája megegyezik-e a kívánt adatsebességgel.

A szimulációs tesztpad a következő ellenőrzéseket végzi el:
7. táblázat. Tesztpadi ellenőrzések

Tesztkritériumok	Ellenőrzés
• Link képzés HBR3 adatsebességgel • Olvassa el a DPCD regisztereket, hogy ellenőrizze, hogy a DP állapot beállítja és méri-e a TX és az RX kapcsolati sebesség frekvenciáját.	Integrálja a Frekvencia-ellenőrzőt a kapcsolati sebesség mérésére órajel frekvencia kimenete a TX és RX adó-vevőről.
• Futtassa a videomintát TX-ről RX-re. • Ellenőrizze a CRC-t mind a forrás, mind a nyelő esetében, hogy ellenőrizze, egyeznek-e	• Csatlakoztatja a videominta generátort a DisplayPort forráshoz a videominta generálásához. • A tesztpad vezérlés ezután kiolvassa a Source és a Sink CRC-t a DPTX és DPRX regiszterekből, és összehasonlítja, hogy megbizonyosodjon arról, hogy mindkét CRC érték azonos. Megjegyzés: A CRC kiszámításának biztosításához engedélyeznie kell a Support CTS tesztautomatizálási paramétert.

Az F-Tile DisplayPort dokumentum átdolgozási előzményei Intel FPGA IP Design Example Felhasználói kézikönyv

Dokumentum verzió	Intel Quartus Prime verzió	IP verzió	Változások
2022.09.02	22.	20.0.1	• Módosult a dokumentum címe a DisplayPort Intel Agilex F-Tile FPGA IP Design Ex-rőlample Felhasználói útmutató az F-Tile DisplayPort Intel FPGA IP Design Extample Felhasználói kézikönyv. • Engedélyezett AXIS Video Design Example variáns. • Eltávolítottuk a Static Rate kialakítást, és helyére a Multi Rate Design Example. • Eltávolította a megjegyzést a DisplayPort Intel FPGA IP Design Example Gyors üzembe helyezési útmutató, amely szerint az Intel Quartus Prime 21.4 szoftververzió csak a Preliminary Design Ext támogatjaamples. • A Directory Structure ábrát lecserélte a megfelelő ábrára. • Hozzáadott egy szakaszt az ELF regenerálása File A terv összeállítása és tesztelése alatt. • Frissítettük a Hardver- és szoftverkövetelmények szakaszt, hogy további hardvert tartalmazzon követelményeknek.
2021.12.13	21.	20.0.0	Kezdeti kiadás.

Intel Corporation. Minden jog fenntartva. Az Intel, az Intel logó és más Intel védjegyek az Intel Corporation vagy leányvállalatai védjegyei. Az Intel szavatolja FPGA és félvezető termékeinek aktuális specifikációi szerinti teljesítményét, az Intel szabványos garanciájával összhangban, de fenntartja a jogot, hogy bármely terméket és szolgáltatást előzetes értesítés nélkül módosítson. Az Intel nem vállal felelősséget az itt leírt információk, termékek vagy szolgáltatások alkalmazásából vagy használatából eredően, kivéve, ha az Intel kifejezetten írásban beleegyezik. Az Intel ügyfeleinek azt tanácsoljuk, hogy szerezzék be az eszközspecifikációk legfrissebb verzióját, mielőtt bármilyen közzétett információra hagyatkoznának, és mielőtt megrendelnék termékeket vagy szolgáltatásokat.
*Más nevek és márkák mások tulajdonát képezhetik.
ISO 9001: 2015 bejegyezve

Online verzió
Visszajelzés küldése
UG-20347
ID: 709308
Verzió: 2022.09.02

Dokumentumok / Források

intel F-Tile DisplayPort FPGA IP Design Example [pdf] Felhasználói útmutató F-Tile DisplayPort FPGA IP Design Example, F-Tile DisplayPort, DisplayPort, FPGA IP Design Example, IP Design Example, UG-20347, 709308

Hivatkozások

• Felhasználói kézikönyv