intel - logoF-Tegel DisplayPort FPGA IP Design Example
Brûkersgids

Ynhâld ferstopje
1 F-Tegel DisplayPort FPGA IP Design Example
2 DisplayPort Intel FPGA IP Design Example Quick Start Guide
3 Parallel Loopback Design Examples
4 Document Revision Skiednis foar F-Te DisplayPort Intel FPGA IP Design Example User Guide
5 Dokuminten / Resources
5.1 Referinsjes
6 Related Posts

F-Tegel DisplayPort FPGA IP Design Example

Bywurke foar Intel® Quartus® Prime Design Suite: 22.2 IP Ferzje: 21.0.1

DisplayPort Intel FPGA IP Design Example Quick Start Guide

De DisplayPort Intel® F-tile-apparaten hawwe in simulearjende testbank en in hardware-ûntwerp dat stipet kompilaasje en hardwaretesten FPGA IP-ûntwerp ex.amples foar Intel Agilex™
De DisplayPort Intel FPGA IP biedt it folgjende ûntwerp bglamples:

  • DisplayPort SST parallelle loopback sûnder in Pixel Clock Recovery (PCR) module
  • DisplayPort SST parallelle loopback mei AXIS Video Interface

As jo ​​​​in ûntwerp generearje eksample, de parameter bewurker makket automatysk de files nedich om it ûntwerp yn hardware te simulearjen, te kompilearjen en te testen.
Ofbylding 1. Untwikkeling Stagesintel F-Tegel DisplayPort FPGA IP Design Example - figRelated Information

  • Displayporpsport Intel FPGA IP-brûkersgids
  • Migrearje nei Intel Quartus Prime Pro Edition

Intel Corporation. Alle rjochten foarbehâlden. Intel, it Intel-logo en oare Intel-merken binne hannelsmerken fan Intel Corporation of har dochterûndernimmingen. Intel garandearret prestaasjes fan har FPGA- en semiconductor-produkten oan hjoeddeistige spesifikaasjes yn oerienstimming mei Intel's standert garânsje, mar behâldt it rjocht foar om op elts momint feroarings te meitsjen oan produkten en tsjinsten sûnder notice. Intel nimt gjin ferantwurdlikens of oanspraaklikens oan dy't fuortkomme út 'e applikaasje of gebrûk fan ynformaasje, produkt of tsjinst beskreaun hjiryn, útsein as útdruklik skriftlik ôfpraat troch Intel. Intel-klanten wurde advisearre om de lêste ferzje fan apparaatspesifikaasjes te krijen foardat se fertrouwe op alle publisearre ynformaasje en foardat se oarders pleatse foar produkten of tsjinsten.
* Oare nammen en merken kinne wurde opeaske as eigendom fan oaren.
ISO 9001:2015 Registrearre
1.1. Directory Struktuer
figuer 2. Directory Struktuerintel F-Tegel DisplayPort FPGA IP Design Example - fig 1

Tabel 1. Untwerp Example Components

Mappen Files
rtl/core dp_core.ip
dp_rx. ip
dp_tx. ip
rtl/rx_phy dp_gxb_rx/ ((DP PMA UX boublok)
dp_rx_data_fifo . ip
rx_top_phy . sv
rtl/tx_phy dp_gxb_rx/ ((DP PMA UX boublok)
dp_tx_data_fifo.ip
dp_tx_data_fifo.ip

1.2. Hardware en software easken
Intel brûkt de folgjende hardware en software om it ûntwerp te testen bglample:
Hardware

  • Intel Agilex I-Series Development Kit
  • DisplayPort Boarne GPU
  • DisplayPort Sink (Monitor)
  • Bitec DisplayPort FMC dochter card Revision 8C
  • DisplayPort kabels

Software

  • Intel Quartus® Prime
  • Synopsys* VCS Simulator

1.3. It generearjen fan it ûntwerp
Brûk de DisplayPort Intel FPGA IP-parameterbewurker yn Intel Quartus Prime-software om it ûntwerp bglample.
figuer 3. It generearjen fan de Design Flowintel F-Tegel DisplayPort FPGA IP Design Example - fig 2

  1.  Selektearje Tools ➤ IP Catalog, en selektearje Intel Agilex F-tile as de doelapparaatfamylje.
    Noat: It ûntwerp eksample stipet allinnich Intel Agilex F-tile apparaten.
  2. Yn de IP Catalog, sykje en dûbelklikje op DisplayPort Intel FPGA IP. It finster Nije IP-fariaasje ferskynt.
  3. Spesifisearje in namme op it heechste nivo foar jo oanpaste IP-fariaasje. De parameter bewurker bewarret de IP fariaasje ynstellings yn in file neamd .ip.
  4. Selektearje in Intel Agilex F-tile-apparaat yn it apparaatfjild, of hâld de standert seleksje fan Intel Quartus Prime-softwareapparaat.
  5. Klik OK. De parameter bewurker ferskynt.
  6. Konfigurearje de winske parameters foar sawol TX as RX.
  7. Under it ûntwerp Exampop it ljepblêd, selektearje DisplayPort SST Parallel Loopback Sûnder PCR.
  8. Selektearje Simulaasje om de testbank te generearjen, en selektearje Synthesis om it hardware-ûntwerp te generearjen bglample. Jo moatte op syn minst ien fan dizze opsjes selektearje om it ûntwerp bglample files. As jo ​​beide selektearje, wurdt de generaasjetiid langer.
  9. Foar Target Development Kit, selektearje Intel Agilex I-Series SOC Development Kit. Dit soarget foar it yn stap 4 selektearre doelapparaat om te feroarjen om oerien te kommen mei it apparaat op 'e ûntwikkelingskit. Foar Intel Agilex I-Series SOC Development Kit is it standertapparaat AGIB027R31B1E2VR0.
  10. Klik Generearje Example Design.

1.4. Simulearje it ûntwerp
It DisplayPort Intel FPGA IP-ûntwerp bglample testbench simulearret in serial loopback-ûntwerp fan in TX-eksimplaar nei in RX-eksimplaar. In module foar ynterne fideopatroangenerator driuwt de DisplayPort TX-eksimplaar en de RX-eksimplaar-fideo-útfier ferbynt mei CRC-checkers yn 'e testbank.
figuer 4. Design Simulaasje Flowintel F-Tegel DisplayPort FPGA IP Design Example - fig 3

  1. Gean nei Synopsys simulator map en selektearje VCS.
  2. Run simulaasje skript.
    Boarne vcs_sim.sh
  3. It skript fiert Quartus TLG, kompilearret en rint de testbank yn 'e simulator.
  4. Analysearje it resultaat.
    In suksesfolle simulaasje einiget mei Boarne en Sink SRC ferliking.

intel F-Tegel DisplayPort FPGA IP Design Example - fig 41.5. Kompilearjen en testen fan it ûntwerp
figuer 5. It kompilearjen en simulearjen fan it ûntwerpintel F-Tegel DisplayPort FPGA IP Design Example - fig 5Om in demonstraasjetest te kompilearjen en út te fieren op 'e hardware bglampfoar ûntwerp, folgje dizze stappen:

  1. Soargje foar hardware bglample design generaasje is kompleet.
  2. Starte de Intel Quartus Prime Pro Edition-software en iepenje / quartus/agi_dp_demo.qpf.
  3. Klik op Ferwurkjen ➤ Start kompilaasje.
  4. Nei suksesfolle kompilaasje genereart de software fan Intel Quartus Prime Pro Edition in .sof file yn jo oantsjutte map.
  5. Ferbine de DisplayPort RX-ferbining op 'e Bitec-dochterkaart oan in eksterne DisplayPort-boarne, lykas de grafyske kaart op in PC.
  6. Ferbine de DisplayPort TX-ferbining op 'e Bitec-dochterkaart oan in DisplayPort-sinkapparaat, lykas in fideo-analyzer of in PC-monitor.
  7.  Soargje derfoar dat alle skeakels op it ûntwikkelingsboerd yn standertposysje binne.
  8. Konfigurearje de selektearre Intel Agilex F-Tile apparaat op de ûntwikkeling board mei help fan de oanmakke .sof file (Tools ➤ Programmer ).
  9. It DisplayPort-sinkapparaat toant de fideo oanmakke fan 'e fideoboarne.

Related Information
Intel Agilex I-Series FPGA Development Kit User Guide/
1.5.1. Regeneraasje fan ELF File
Standert, de ELF file wurdt oanmakke as jo generearje it dynamyske ûntwerp example.
Yn guon gefallen moatte jo de ELF lykwols regenerearje file as jo de software wizigje file of regenerearje de dp_core.qsys file. Regenerearje de dp_core.qsys file updates de .sopcinfo file, dy't fereasket dat jo de ELF regenerearje file.

  1. Gean nei /software en bewurkje de koade as it nedich is.
  2. Gean nei /skript en útfiere it folgjende bouskript: boarne build_sw.sh
    • Op Windows, sykje en iepenje Nios II Command Shell. Gean yn 'e Nios II Command Shell nei /skript en útfiere boarne build_sw.sh.
    Noat: Om build-skript út te fieren Windows 10, jo systeem fereasket Windows Subsystems for Linux (WSL). Foar mear ynformaasje oer WSL ynstallaasje stappen, ferwize nei it Nios II Software Developer Handbook.
    • Op Linux, start de Platfoarmûntwerper, en iepenje Tools ➤ Nios II Command Shell. Gean yn 'e Nios II Command Shell nei /skript en útfiere boarne build_sw.sh.
  3. Soargje derfoar dat in .elf file wurdt generearre yn /software/ dp_demo.
  4. Download de oanmakke .elf file yn de FPGA sûnder recompiling de .sof file troch it útfieren fan it folgjende skript: nios2-download /software/dp_demo/*.elf
  5. Druk op de resetknop op it FPGA-boerd foar de nije software om effekt te nimmen.

1.6. DisplayPort Intel FPGA IP Design Example Parameters
tabel 2. DisplayPort Intel FPGA IP Design Example QSF-beheining foar Intel Agilex Ftile Device

QSF beheining
 Beskriuwing
set_global_assignment -namme VERILOG_MACRO
"__DISPLAYPORT_support__=1"		 Fan Quartus 22.2 ôf is dizze QSF-beheining nedich om DisplayPort oanpaste SRC (Soft Reset Controller) flow yn te skeakeljen

tabel 3. DisplayPort Intel FPGA IP Design Example Parameters foar Intel Agilex F-tile Device

Parameter Wearde Beskriuwing
Beskikber Design Example
Selektearje Design •Gjin
• DisplayPort SST Parallel Loopback sûnder PCR
• DisplayPort SST Parallel Loopback mei AXIS Video Interface		 Selektearje it ûntwerp bglample te generearjen.
• Gjin: Gjin ûntwerp example is beskikber foar de aktuele parameter seleksje.
• DisplayPort SST Parallel Loopback sûnder PCR: Dit ûntwerp eksample toant parallelle loopback fan DisplayPort-sink nei DisplayPort-boarne sûnder in Pixel Clock Recovery (PCR) module as jo de parameter ynskeakelje Video Input Image Port ynskeakelje.
• DisplayPort SST Parallel Loopback mei AXIS Video Interface: Dit ûntwerp example toant parallelle loopback fan DisplayPort sink nei DisplayPort boarne mei AXIS Video ynterface doe't Aktivearje Aktive Video Data Protocol is ynsteld op AXIS-VVP Full.
Design Example Files
Simulaasje Oan út Skeakelje dizze opsje oan om de nedige te generearjen files foar de simulaasje testbench.
Synteze Oan út Skeakelje dizze opsje oan om de nedige te generearjen files foar Intel Quartus Prime kompilaasje en hardware design.
Generearre HDL-formaat
Generearje File Formaat Verilog, VHDL Selektearje jo foarkar HDL-opmaak foar it generearre ûntwerp eksample fileset.
Opmerking: Dizze opsje bepaalt allinich it formaat foar it generearre IP-topnivo files. Alle oare files (bglample testbenches en topnivo files foar hardware demonstraasje) binne yn Verilog HDL-formaat.
Target Development Kit
Selektearje Board • Gjin Development Kit
• Intel Agilex I-Series
Untwikkeling Kit		 Selektearje it boerd foar it rjochte ûntwerp bglample.
Parameter Wearde Beskriuwing
• Gjin Development Kit: Dizze opsje slút alle hardware aspekten foar it ûntwerp example. De P-kearn stelt alle pin-opdrachten yn op firtuele pins.
•Intel Agilex I-Series FPGA Development Kit: Dizze opsje selektearret automatysk it doelapparaat fan it projekt om oerien te kommen mei it apparaat op dizze ûntwikkelingskit. Jo kinne it doelapparaat feroarje mei de parameter Feroarje doelapparaat as jo bestjoersferzje in oare apparaatfariant hat. De IP-kearn stelt alle pin-opdrachten yn neffens de ûntwikkelingskit.
Opmerking: foarriedich ûntwerp Example is net funksjoneel ferifiearre op hardware yn dizze Quartus release.
• Custom Development Kit: Dizze opsje lit it ûntwerp eksample wurde hifke op in tredde-partij ûntwikkeling kit mei in Intel FPGA. Jo moatte miskien de pin-opdrachten op jo eigen ynstelle.
Doelapparaat
Feroarje doelapparaat Oan út Skeakelje dizze opsje oan en selektearje de foarkar apparaatfariant foar de ûntwikkelingskit.

Parallel Loopback Design Examples

It DisplayPort Intel FPGA IP-ûntwerp bglamples demonstrearje parallel loopback fan DisplayPort RX eksimplaar nei DisplayPort TX eksimplaar sûnder in Pixel Clock Recovery (PCR) module.
tabel 4. DisplayPort Intel FPGA IP Design Example foar Intel Agilex F-tile Device

Design Example Oantsjutting Data Rate Kanaalmodus Loopback Type
DisplayPort SST parallel loopback sûnder PCR DisplayPort SST RBR, HRB, HRB2, HBR3 Simplex Parallel sûnder PCR
DisplayPort SST parallelle loopback mei AXIS Video Interface DisplayPort SST RBR, HRB, HRB2, HBR3 Simplex Parallel mei AXIS Video Interface

2.1. Intel Agilex F-tile DisplayPort SST Parallel Loopback Design Features
It SST parallelle loopback-ûntwerp examples demonstrearje de oerdracht fan in inkele fideostream fan DisplayPort sink nei DisplayPort boarne.
Intel Corporation. Alle rjochten foarbehâlden. Intel, it Intel-logo en oare Intel-merken binne hannelsmerken fan Intel Corporation of har dochterûndernimmingen. Intel garandearret prestaasjes fan har FPGA- en semiconductor-produkten oan hjoeddeistige spesifikaasjes yn oerienstimming mei Intel's standert garânsje, mar behâldt it rjocht foar om op elk momint feroarings te meitsjen oan produkten en tsjinsten sûnder notice. Intel nimt gjin ferantwurdlikens of oanspraaklikens oan dy't fuortkomme út 'e applikaasje of gebrûk fan ynformaasje, produkt of tsjinst beskreaun hjiryn, útsein as útdruklik skriftlik ôfpraat troch Intel. Intel-klanten wurde advisearre om de lêste ferzje fan apparaatspesifikaasjes te krijen foardat se fertrouwe op alle publisearre ynformaasje en foardat se oarders pleatse foar produkten of tsjinsten. * Oare nammen en merken kinne wurde opeaske as eigendom fan oaren.
ISO 9001:2015 Registrearre
figuer 6. Intel Agilex F-tile DisplayPort SST Parallel Loopback sûnder PCRintel F-Tegel DisplayPort FPGA IP Design Example - fig 6

  • Yn dizze fariant is de parameter fan 'e DisplayPort-boarne, TX_SUPPORT_IM_ENABLE, ynskeakele en wurdt de fideo-ôfbylding-ynterface brûkt.
  • De DisplayPort-sink ûntfangt fideo- en of audiostreaming fan eksterne fideoboarne lykas GPU en dekodearret it yn parallelle fideo-ynterface.
  • De DisplayPort sink-fideo-útfier driuwt direkt de DisplayPort-boarne-fideo-ynterface en kodearret nei de DisplayPort-haadkeppeling foardat it oerstjoert nei de monitor.
  • De IOPLL driuwt sawol de DisplayPort-sink as boarne fideoklokken op in fêste frekwinsje.
  • As DisplayPort sink en boarne's MAX_LINK_RATE parameter is konfigureare op HBR3 en PIXELS_PER_CLOCK is konfigurearre foar Quad, rint de fideoklok op 300 MHz om 8Kp30 pikselrate te stypjen (1188/4 = 297 MHz).

Ofbylding 7. Intel Agilex F-tile DisplayPort SST Parallel Loopback mei AXIS Video Ynterfaceintel F-Tegel DisplayPort FPGA IP Design Example - fig 7

  • Yn dizze fariant, de DisplayPort boarne en sink parameter, selektearje AXIS-VVP FULL yn AKTIVE FIDEO DATA PROTOKOLEN ynskeakelje om Axis Video Data Interface yn te skeakeljen.
  • De DisplayPort-sink ûntfangt fideo- en of audiostreaming fan eksterne fideoboarne lykas GPU en dekodearret it yn parallelle fideo-ynterface.
  • De DisplayPort Sink konvertearret fideodatastream yn asfideogegevens en driuwt de DisplayPort-boarne-as-fideogegevensynterface fia VVP Video Frame Buffer. DisplayPort-boarne konvertearret asfideogegevens yn DisplayPort-haadkeppeling foar it oerdragen nei de monitor.
  • Yn dizze ûntwerpfariant binne d'r trije haadfideoklokken, nammentlik rx/tx_axi4s_clk, rx_vid_clk, en tx_vid_clk. axi4s_clk rint op 300 MHz foar beide AXIS-modules yn Boarne en Sink. rx_vid_clk rint DP Sink Video-pipeline op 300 MHz (om elke resolúsje oant 8Kp30 4PIP's te stypjen), wylst tx_vid_clk DP Source Video-pipeline rint op 'e eigentlike Pixel Clock-frekwinsje (ferdield troch PIP's).
  • Dizze ûntwerpfariant konfigurearret automatysk de tx_vid_clk-frekwinsje fia I2C-programmearring nei on-board SI5391B OSC as it ûntwerp in skeakel yn 'e resolúsje detektearret.
  • Dizze ûntwerpfariant lit allinich in fêst oantal resolúsjes sjen lykas foarôf definieare yn 'e DisplayPort-software, nammentlik:
    - 720p60, RGB
    - 1080p60, RGB
    - 4K30, RGB
    - 4K60, RGB

2.2. Clocking Scheme
It klokskema yllustrearret de klokdomeinen yn it DisplayPort Intel FPGA IP-ûntwerp example.
Figuer 8. Intel Agilex F-Tile Display TransCovering Clocking-skemaintel F-Tegel DisplayPort FPGA IP Design Example - fig 8Tabel 5. Clocking Scheme Signals

Klok yn diagram
 Beskriuwing
SysPLL refclk F-tile System PLL referinsjeklok dy't elke klokfrekwinsje kin wêze dy't dielber is troch System PLL foar dy útfierfrekwinsje.
Yn dit ûntwerp eksample, system_pll_clk_link en rx / tx refclk_link diele deselde 150 MHz SysPLL refclk.
Klok yn diagram Beskriuwing
It moat in frije rinnende klok wêze dy't ferbûn is fan in tawijde transceiver-referinsjeklokpin nei de ynfierklokpoarte fan Reference and System PLL Clocks IP, foardat jo de oerienkommende útfierpoarte ferbine mei DisplayPort Phy Top.
Opmerking: Foar dit ûntwerp bglample, ynstelle Clock Controller GUI Si5391A OUT6 oan 150 MHz.
systeem pll clk link De minimale System PLL-útfierfrekwinsje om alle DisplayPort-taryf te stypjen is 320 MHz.
Dit ûntwerp eksample brûkt in 900 MHz (heechste) útfier frekwinsje sadat SysPLL refclk kin wurde dield mei rx / tx refclk_link dat is 150 MHz.
rx_cdr_refclk_link / tx_pll_refclk_link Rx CDR en Tx PLL Link refclk dy't fêstmakke op 150 MHz om alle DisplayPort-gegevensrate te stypjen.
rx_ls_clkout / tx_ls_clkout DisplayPort Link Speed ​​Clock om DisplayPort IP-kearn te klokken. Frekwinsje lykweardich oan Data Rate divyzje troch parallelle gegevens breedte.
Example:
Frekwinsje = gegevensrate / gegevensbreedte
= 8.1G (HBR3) / 40 bits = 202.5 MHz

2.3. Simulaasje Testbench
De simulaasjetestbank simulearret de DisplayPort TX serial loopback nei RX.
figuer 9. DisplayPort Intel FPGA IP Simplex Mode Simulaasje Testbench Block Diagramintel F-Tegel DisplayPort FPGA IP Design Example - fig 9tabel 6. Testbench Components

Komponint Beskriuwing
Video Pattern Generator Dizze generator produseart kleurbalkepatroanen dy't jo kinne konfigurearje. Jo kinne de timing fan it fideoformaat parameterisearje.
Testbank kontrôle Dit blok kontrolearret de testsekwinsje fan 'e simulaasje en genereart de nedige stimulussinjalen nei de TX-kearn. It testbench-kontrôleblok lêst ek de CRC-wearde fan sawol boarne as sink om fergelikingen te meitsjen.
RX Link Speed ​​Clock Frequency Checker Dizze kontrôler kontrolearret as de weromhelle klokfrekwinsje fan 'e RX-transceiver oerienkomt mei de winske gegevensrate.
TX Link Speed ​​Clock Frequency Checker Dizze kontrôler ferifiearret as de TX-transceiver herstelde klokfrekwinsje oerienkomt mei de winske gegevensrate.

De simulaasjetestbank docht de folgjende ferifikaasjes:
Tabel 7. Testbench ferifikaasjes

Test Criteria
 Ferifikaasje
• Link Training at Data Rate HBR3
• Lês de DPCD registers om te kontrolearjen oft de DP Status set en mjit sawol TX en RX Link Speed ​​frekwinsje.		 Yntegreart Frequency Checker om de keppelingssnelheid te mjitten
de frekwinsjeútfier fan 'e klok fan' e TX- en RX-transceiver.
• Run video patroan fan TX to RX.
• Ferifiearje de CRC foar sawol boarne en sink om te kontrolearjen oft se oerienkomme		 • Ferbynt fideopatroangenerator oan 'e DisplayPort-boarne om it fideopatroan te generearjen.
• Testbench kontrôle folgjende lêst út sawol Boarne en Sink CRC út DPTX en DPRX registers en fergelike om te soargjen dat beide CRC wearden binne identyk.
Opmerking: Om te soargjen dat CRC wurdt berekkene, moatte jo de Stipe CTS-testautomatisaasjeparameter ynskeakelje.

Document Revision Skiednis foar F-Te DisplayPort Intel FPGA IP Design Example User Guide

Dokumint Ferzje Intel Quartus Prime Ferzje IP Ferzje Feroarings
2022.09.02 22. 20.0.1 • Feroare dokumint titel fan DisplayPort Intel Agilex F-Tegel FPGA IP Design Example User Guide to F-Te DisplayPort Intel FPGA IP Design Example User Guide.
• Ynskeakele AXIS Video Design Example fariant.
• Removed Static Rate design en ferfong it mei Multi Rate Design Example.
• Fuortsmite de notysje yn de DisplayPort Intel FPGA IP Design Example Quick Start Guide dy't seit dat Intel Quartus Prime 21.4 softwareferzje allinnich stipet foarriedige ûntwerp Examples.
• Ferfongen de Directory Struktuer figuer mei de juste figuer.
• Added in seksje Regenerating ELF File ûnder it kompilearjen en testen fan it ûntwerp.
• De seksje Hardware en Software Requirements bywurke om ekstra hardware op te nimmen
easken.
2021.12.13 21. 20.0.0 Inisjele release.

Intel Corporation. Alle rjochten foarbehâlden. Intel, it Intel-logo en oare Intel-merken binne hannelsmerken fan Intel Corporation of har dochterûndernimmingen. Intel garandearret prestaasjes fan har FPGA- en semiconductor-produkten oan hjoeddeistige spesifikaasjes yn oerienstimming mei Intel's standert garânsje, mar behâldt it rjocht foar om op elts momint feroarings te meitsjen oan produkten en tsjinsten sûnder notice. Intel nimt gjin ferantwurdlikens of oanspraaklikens oan dy't fuortkomme út 'e applikaasje of gebrûk fan ynformaasje, produkt of tsjinst beskreaun hjiryn, útsein as útdruklik skriftlik ôfpraat troch Intel. Intel-klanten wurde advisearre om de lêste ferzje fan apparaatspesifikaasjes te krijen foardat se fertrouwe op alle publisearre ynformaasje en foardat se oarders pleatse foar produkten of tsjinsten.
* Oare nammen en merken kinne wurde opeaske as eigendom fan oaren.
ISO 9001:2015 Registrearre

intel - logoTVONE 1RK SPDR PWR Spider Power Module - Ikoan 2 Online Ferzje
Stjoer Feedback
UG-20347
ID: 709308
Ferzje: 2022.09.02

Dokuminten / Resources

intel F-Tegel DisplayPort FPGA IP Design Example [pdf] Brûkersgids
F-Tegel DisplayPort FPGA IP Design Example, F-Tegel DisplayPort, DisplayPort, FPGA IP Design Example, IP Design Example, UG-20347, 709308

Referinsjes

Related Posts

Lit in reaksje efter

Jo e-mailadres sil net publisearre wurde. Ferplichte fjilden binne markearre *