인텔 FPGA 프로그래밍 가능 가속 카드 N3000 사용 설명서

소개

배경

vRAN(가상 무선 액세스 네트워크)의 Intel FPGA 프로그래밍 가능 가속 카드 N3000은 소프트웨어 작업을 적절하게 예약하기 위해 IEEE1588v2를 PTP(정밀 시간 프로토콜) T-TSC(Telecom Slave Clocks)로 지원해야 합니다. 인텔® FPGA PAC N710의 인텔 이더넷 컨트롤러 XL3000은 IEEE1588v2 지원을 제공합니다. 그러나 FPGA 데이터 경로는 PTP 성능에 영향을 미치는 지터를 도입합니다. 투명 클록(T-TC) 회로를 추가하면 Intel FPGA PAC N3000이 FPGA 내부 대기 시간을 보상하고 지터의 영향을 완화하여 T-TSC가 Grandmaster의 ToD(Time of Day)를 효율적으로 근사화할 수 있습니다.

목적

이 테스트는 O-RAN(Open Radio Access Network)에서 IEEE3000v1588 슬레이브로 인텔 FPGA PAC N2을 사용하는 것을 검증합니다. 이 문서에서는 다음을 설명합니다.

• 테스트 설정
• 검증 프로세스
• Intel FPGA PAC N3000의 FPGA 경로에서 투명 클럭 메커니즘의 성능 평가
• 인텔 FPGA PAC N3000의 PTP 성능 투명 클럭을 지원하는 인텔 FPGA PAC N3000의 성능은
  투명 클록이 없는 Intel FPGA PAC N3000 및 다양한 트래픽 조건 및 PTP 구성에서 다른 이더넷 카드 XXV710과 비교했습니다.

특징 및 제한 사항

Intel FPGA PAC N3000 IEEE1588v2 지원에 대한 기능 및 검증 제한은 다음과 같습니다.

• 사용된 소프트웨어 스택: Linux PTP 프로젝트(PTP4l)
• 다음 텔레콤 프로를 지원합니다.files:
  •  1588v2(기본값)
  • G.8265.1
  • G.8275.1
• XNUMX단계 PTP 슬레이브 클록을 지원합니다.

인텔사. 판권 소유. 인텔, 인텔 로고 및 기타 인텔 마크는 인텔사 또는 그 자회사의 상표입니다. 인텔은 인텔의 표준 보증에 따라 FPGA 및 반도체 제품의 성능을 최신 사양으로 보증하지만 사전 통지 없이 언제든지 제품 및 서비스를 변경할 수 있는 권리를 보유합니다. 인텔은 인텔이 서면으로 명시적으로 동의한 경우를 제외하고 여기에 설명된 정보, 제품 또는 서비스의 적용 또는 사용으로 인해 발생하는 어떠한 책임도 지지 않습니다. 인텔 고객은 게시된 정보에 의존하고 제품이나 서비스를 주문하기 전에 최신 버전의 장치 사양을 얻는 것이 좋습니다. *다른 이름과 브랜드는 다른 사람의 자산일 수 있습니다.

• 종단 간 멀티캐스트 모드를 지원합니다.
• 최대 128Hz의 PTP 메시지 교환 주파수를 지원합니다.
  • 이는 유효성 검사 계획 및 고용된 Grandmaster의 제한 사항입니다. PTP 메시지에 대해 초당 128패킷보다 높은 PTP 구성이 가능할 수 있습니다.
• 검증 설정에 사용된 Cisco* Nexus* 93180YC-FX 스위치의 제한으로 인해 iperf3 트래픽 조건에서의 성능 결과는 8Hz의 PTP 메시지 교환 속도를 참조합니다.
• 캡슐화 지원:
  • L2(원시 이더넷) 및 L3(UDP/IPv4/IPv6)을 통한 전송
    메모: 이 문서에서 모든 결과는 단일 25Gbps 이더넷 링크를 사용합니다.

도구 및 드라이버 버전

도구	버전
바이오스	인텔 서버 보드 S2600WF 00.01.0013
OS	센트OS 7.6
핵심	커널-rt-3.10.0-693.2.2.rt56.623.el7.src.
데이터 플레인 개발 키트(DPDK)	18.08
인텔 C 컴파일러	19.0.3
인텔 XL710 드라이버(i40e 드라이버)	2.8.432.9.21
PTP4l	2.0
익스플로러	8.51.1800.7 EA-패치1
lperf3	3.0.11
트라프겐	Netsniff-ng 0.6.6 툴킷

 IXIA 트래픽 테스트

인텔 FPGA PAC N3000에 대한 첫 번째 PTP 성능 벤치마크 세트는 네트워크 및 PTP 적합성 테스트를 위해 IXIA* 솔루션을 활용합니다. IXIA XGS2 섀시 상자에는 단일 40Gbps 직접 이더넷 연결을 통해 가상 PTP Grandmaster를 DUT(Intel FPGA PAC N100)에 설정하기 위한 그래픽 인터페이스를 제공하는 IXIA 8포트 NOVUS-R28GE3000Q25 카드와 IxExplorer가 포함되어 있습니다. 아래의 블록 다이어그램은 IXIA 기반 벤치마크를 위한 대상 테스트 토폴로지를 보여줍니다. 모든 결과는 수신 트래픽 테스트에 IXIA 생성 트래픽을 사용하고 송신 트래픽 테스트에 Intel FPGA PAC N3000 호스트의 trafgen 도구를 활용합니다. 수신 또는 송신 방향은 항상 DUT(Intel FPGA PAC N3000 ) 주인. 두 경우 모두 평균 트래픽 속도는 24Gbps입니다. 이 테스트 설정은 T-TC 메커니즘이 활성화된 인텔 FPGA PAC N3000의 PTP 성능에 대한 기본 특성을 제공하고 ITU-T G.3000 PTP pro에서 비 TC 인텔 FPGA PAC N8275.1 공장 이미지와 비교합니다.file.

IXIA Virtual Grandmaster에서 Intel FPGA PAC N3000 트래픽 테스트를 위한 토폴로지

IXIA 트래픽 테스트 결과

다음 분석은 수신 및 송신 트래픽 조건에서 TC 지원 Intel FPGA PAC N3000의 PTP 성능을 캡처합니다. 이 섹션에서는 PTP profile G.8275.1은 모든 트래픽 테스트 및 데이터 수집에 채택되었습니다.

마스터 오프셋의 크기

다음 그림은 Ingress, Egress 및 양방향 트래픽(4Gbps의 평균 처리량)에서 경과 시간의 함수로 Intel FPGA PAC N3000 호스트의 PTP24.4l 슬레이브 클라이언트에서 관찰한 마스터 오프셋의 크기를 보여줍니다.

평균 경로 지연(MPD)

다음 그림은 위 그림과 동일한 테스트에 대해 Intel FPGA PAC N4을 네트워크 인터페이스 카드로 사용하는 PTP3000 슬레이브에서 계산한 평균 경로 지연을 보여줍니다. 세 가지 트래픽 테스트 각각의 총 시간은 최소 16시간입니다.

다음 표에는 세 가지 트래픽 테스트의 통계 분석이 나열되어 있습니다. 채널 용량에 가까운 트래픽 부하에서 Intel FPGA PAC N4을 사용하는 PTP3000l 슬레이브는 모든 트래픽 테스트에 대해 53ns 내에서 IXIA의 가상 그랜드마스터에 대한 위상 오프셋을 유지합니다. 또한 마스터 오프셋 크기의 표준 편차는 5ns 미만입니다.

PTP 성과에 대한 통계적 내용

G.8275.1 PTP 프로file	인그레스 트래픽(24Gbps)	이그레스 트래픽(24Gbps)	양방향 트래픽(24Gbps)
실질임금	6.35나노	8.4나노	9.2나노
StdDev(abs(max) 오프셋의)	3.68나노	3.78나노	4.5나노
StdDev(MPD의)	1.78나노	2.1나노	2.38나노
최대 오프셋	36나노	33나노	53나노

 

다음 그림은 다양한 PTP 캡슐화에 대한 16시간 길이의 24Gbps 양방향 트래픽 테스트에서 마스터 오프셋 및 평균 경로 지연(MPD)의 크기를 나타냅니다. 이 그림의 왼쪽 그래프는 IPv4/UDP 캡슐화 하의 PTP 벤치마크를 나타내며 오른쪽 그래프의 PTP 메시징 캡슐화는 L2(원시 이더넷)에 있습니다. PTP4l 슬레이브 성능은 매우 유사하며 최악의 경우 마스터 오프셋 크기는 IPv53/UDP 및 L45 캡슐화에 대해 각각 4ns 및 2ns입니다. 크기 오프셋의 표준 편차는 IPv4.49/UDP 및 L4.55 캡슐화에 대해 각각 4ns 및 2ns입니다.

마스터 오프셋의 크기

다음 그림은 24Gbps 양방향 트래픽, IPv4(왼쪽) 및 L2(오른쪽) 캡슐화, G8275.1 Pro에서 마스터 오프셋의 크기를 보여줍니다.file.

평균 경로 지연(MPD)

다음 그림은 3000Gbps 양방향 트래픽, IPv4(왼쪽) 및 L24(오른쪽) 캡슐화, G4 Pro에서 인텔 FPGA PAC N2 호스트 PTP8275.1l 슬레이브의 평균 경로 지연을 보여줍니다.file.

MPD의 절대값은 케이블 길이, 데이터 경로 대기 시간 등에 따라 달라지므로 PTP 일관성을 명확하게 나타내지 않습니다. 그러나 낮은 MPD 변동(IPv2.381 및 L2.377의 경우 각각 4ns 및 2ns)을 보면 PTP MPD 계산이 두 캡슐화에서 일관되게 정확하다는 것이 분명합니다. 두 캡슐화 모드에서 PTP 성능의 일관성을 확인합니다. L2 그래프(위 그림에서 오른쪽 그래프)에서 계산된 MPD의 레벨 변화는 적용된 트래픽의 증분 효과 때문입니다. 먼저 채널이 유휴 상태이고(MPD rms는 55.3ns) 수신 트래픽이 적용되고(두 번째 증분 단계, MPD rms는 85.44ns) 동시 송신 트래픽이 적용되어 계산된 MPD는 108.98ns가 됩니다. 다음 그림은 T-TC 메커니즘이 있는 인텔 FPGA PAC N4을 사용하는 PTP3000l 슬레이브와 TC 없이 인텔 FPGA PACN3000을 사용하는 다른 슬레이브 모두에 ​​적용되는 양방향 트래픽 테스트의 마스터 오프셋 및 계산된 MPD의 크기를 오버레이합니다. 기능. T-TC 인텔 FPGA PAC N3000 테스트(주황색)는 시간 3000부터 시작하는 반면, 비 TC 인텔 FPGA PAC N2300(파란색)을 활용하는 PTP 테스트는 약 T = XNUMX초에 시작합니다.

마스터 오프셋의 크기

다음 그림은 수신 트래픽(24Gbps)에서 TTC 지원 여부에 따른 마스터 오프셋의 크기를 보여줍니다. G.8275.1 Profile.

위의 그림에서 트래픽이 있는 TC 지원 Intel FPGA PAC N3000의 PTP 성능은 처음 3000초 동안 비 TC Intel FPGA PAC N2300과 유사합니다. Intel FPGA PAC N3000의 T-TC 메커니즘의 효율성은 동일한 트래픽 부하가 두 카드의 인터페이스에 적용되는 테스트 세그먼트(2300초 이후)에서 강조됩니다. 아래 그림과 마찬가지로 채널에 트래픽을 적용하기 전과 후에 MPD 계산이 관찰됩니다. T-TC 메커니즘의 효율성은 25G와 40G MAC 사이의 FPGA 경로를 통한 패킷 대기 시간인 패킷의 체류 시간을 보상하는 데 강조 표시됩니다.

평균 경로 지연(MPD)

다음 그림은 T-TC 지원 여부에 관계없이 수신 트래픽(3000Gbps)에서 Intel FPGA PAC N4 호스트 PTP24l 슬레이브의 평균 경로 지연을 보여줍니다. G.8275.1 Profile.

이 그림은 PTP4l 슬레이브의 서보 알고리즘을 보여줍니다. TC의 체류 시간 수정으로 인해 평균 경로 지연 계산에서 작은 차이를 볼 수 있습니다. 따라서 마스터 오프셋 근사에 대한 지연 변동의 영향이 줄어듭니다. 다음 표에는 마스터 오프셋의 RMS 및 표준 편차, 평균 경로 지연의 표준 편차, T- 유무에 관계없이 Intel FPGA PAC N3000에 대한 최악의 경우 마스터 오프셋을 포함하는 PTP 성능에 대한 통계 분석이 나열되어 있습니다. TC 지원.

Ingress 트래픽에서 PTP 성능에 대한 통계 세부 정보

수신 트래픽(24Gbps) G.8275.1 PTP Profile	Intel FPGA PAC N3000(T-TC 포함)	T-TC가 없는 인텔 FPGA PAC N3000
실질임금	6.34나노	40.5나노
StdDev(abs(max) 오프셋의)	3.65나노	15.5나노
StdDev(MPD의)	1.79나노	18.1나노
최대 오프셋	34나노	143나노

TC 지원 Intel FPGA PAC N3000과 비 TC 버전의 직접 비교
PTP 성능이 통계에 비해 4배에서 6배 낮다는 것을 보여줍니다.
메트릭(최악의 경우, RMS 또는 마스터 오프셋의 표준 편차). 최악의 경우
T-TC Intel FPGA PAC N8275.1의 G.3000 PTP 구성에 대한 마스터 오프셋은 34입니다.
채널 대역폭(24.4Gbps)의 한계에서 수신 트래픽 조건에서 ns.

lperf3 트래픽 테스트

이 섹션에서는 Intel FPGA PAC N3의 PTP 성능을 추가로 평가하기 위한 iperf3000 트래픽 벤치마킹 테스트에 대해 설명합니다. iperf3 도구는 활성 교통 상황을 에뮬레이션하는 데 사용되었습니다. 아래 그림에 표시된 iperf3 트래픽 벤치마크의 네트워크 토폴로지는 각각 DUT 카드(Intel FPGA PAC N3000 및 XXV710)를 사용하여 Cisco Nexus 93180YC FX 스위치에 연결하는 두 개의 서버를 포함합니다. Cisco 스위치는 XNUMX개의 DUT PTP 슬레이브와 Calnex Paragon-NEO Grandmaster 사이에서 T-BC(Boundary Clock) 역할을 합니다.

Intel FPGA PAC N3000 lperf3 트래픽 테스트를 위한 네트워크 토폴로지

각 DUT 호스트의 PTP4l 출력은 설정의 각 슬레이브 장치에 대한 PTP 성능의 데이터 측정값을 제공합니다(Intel FPGA PAC N3000 및 XXV710). iperf3 트래픽 테스트의 경우 다음 조건 및 구성이 모든 그래프 및 성능 분석에 적용됩니다.

• 인텔 FPGA PAC N17에 대한 송신 또는 수신 또는 양방향 트래픽(TCP 및 UDP 모두)의 3000Gbps 집계 대역폭.
• Cisco Nexus 4YC-FX 스위치의 구성 제한으로 인한 PTP 패킷의 IPv93180 캡슐화.
• Cisco Nexus 8YC-FX 스위치의 구성 제한으로 인해 PTP 메시지 교환 속도가 초당 93180패킷으로 제한됩니다.

perf3 트래픽 테스트 결과

다음 분석은 Intel FPGA PAC N3000 및 XXV710 카드의 성능을 포착한 것입니다. 둘 다 동시에 T-BC Cisco 스위치를 통해 Calnex Paragon NEO Grandmaster PTP 슬레이브(T-TSC)의 네트워크 인터페이스 카드 역할을 합니다.

다음 그림은 T-TC 및 XXV3000 카드와 함께 Intel FPGA PAC N710을 사용하는 세 가지 다른 트래픽 테스트에 대한 시간 경과에 따른 마스터 오프셋 및 MPD의 크기를 보여줍니다. 두 카드 모두에서 양방향 트래픽이 PTP4l 성능에 가장 큰 영향을 미칩니다. 트래픽 테스트 기간은 10시간입니다. 다음 그림에서 그래프의 꼬리는 유휴 채널로 인해 트래픽이 중지되고 PTP 마스터 오프셋의 크기가 낮은 수준으로 내려가는 시점을 표시합니다.

Intel FPGA PAC N3000의 마스터 오프셋 크기

다음 그림은 수신, 송신 및 양방향 iperf3000 트래픽에서 T TC가 있는 Intel FPGA PAC N3의 평균 경로 지연을 보여줍니다.

Intel FPGA PAC N3000용 평균 경로 지연(MPD)

다음 그림은 수신, 송신 및 양방향 iperf3000 트래픽에서 T TC가 있는 Intel FPGA PAC N3의 평균 경로 지연을 보여줍니다.

XXV710의 마스터 오프셋 크기

다음 그림은 수신, 송신 및 양방향 iperf710 트래픽에서 XXV3에 대한 마스터 오프셋의 크기를 보여줍니다.

XXV710용 평균 경로 지연(MPD)

다음 그림은 수신, 송신 및 양방향 iperf710 트래픽에서 XXV3에 대한 평균 경로 지연을 보여줍니다.

Intel FPGA PAC N3000 PTP 성능과 관련하여 모든 트래픽 조건에서 최악의 마스터 오프셋은 90ns 이내입니다. 동일한 양방향 트래픽 조건에서 인텔 FPGA PAC N3000 마스터 오프셋의 RMS는 XXV5.6 카드보다 710배 더 우수합니다.

	인텔 FPGA PAC N3000			XXV710 카드
	인그레스 트래픽10G	이그레스 트래픽 18G	양방향 트래픽18G	인그레스 트래픽18G	이그레스 트래픽 10G	양방향 트래픽18G
실질임금	27.6나노	14.2나노	27.2나노	93.96나노	164.2나노	154.7나노
StdDev(abs(max) 오프셋의)	9.8나노	8.7나노	14.6나노	61.2나노	123.8나노	100나노
StdDev(MPD의)	21.6나노	9.2나노	20.6나노	55.58나노	55.3나노	75.9나노
최대 오프셋	84나노	62나노	90나노	474나노	1,106나노	958나노

특히 Intel FPGA PAC N3000의 마스터 오프셋은 표준 편차가 더 낮고,
XXV5 카드보다 최소 710배 적다는 것은 PTP 근사값이
그랜드마스터 클럭은 트래픽에 따른 대기 시간 또는 소음 변화에 덜 민감합니다.
인텔 FPGA PAC N3000.
5페이지의 IXIA 트래픽 테스트 결과와 비교할 때 최악의 규모는
T-TC 지원 인텔 FPGA PAC N3000의 마스터 오프셋이 더 높게 나타납니다. 게다가
네트워크 토폴로지와 채널 대역폭의 차이는 인텔
G.3000 PTP pro에서 캡처되는 FPGA PAC N8275.1file (16Hz 동기화 속도) 동안
이 경우 동기화 메시지 속도는 초당 8패킷으로 제한됩니다.

마스터 오프셋 비교의 크기

다음 그림은 양방향 iperf3 트래픽에서 마스터 오프셋 비교의 크기를 보여줍니다.

평균 경로 지연(MPD) 비교

다음 그림은 양방향 iperf3 트래픽에서 평균 경로 지연 비교를 보여줍니다.

Intel FPGA PAC N3000의 우수한 PTP 성능은 XXV710 카드와 비교할 때 각각의 대상 트래픽 테스트에서 XXV710 및 Intel FPGA PAC N3000에 대해 계산된 평균 경로 지연(MPD)의 분명히 더 높은 편차에 의해 뒷받침됩니다. 전- amp양방향 iperf3 트래픽. 다른 이더넷 케이블 및 다른 코어 대기 시간과 같은 여러 가지 이유로 인해 다를 수 있는 각 MPD 사례의 평균값을 무시하십시오. XXV710 카드에 대한 값의 관찰된 불일치 및 스파이크는 Intel FPGA PAC N3000에 없습니다.

8 연속 마스터 오프셋 비교의 RMS

결론

QSFP28(25G MAC)과 Intel XL710(40G MAC) 사이의 FPGA 데이터 경로는 PTP 슬레이브의 근사 정확도에 영향을 미치는 가변 패킷 대기 시간을 추가합니다. Intel FPGA PAC N3000의 FPGA 소프트 로직에 T-TC(Transparent Clock) 지원을 추가하면 캡슐화된 PTP 메시지의 수정 필드에 체류 시간을 추가하여 이 패킷 대기 시간을 보상합니다. 결과는 T-TC 메커니즘이 PTP4l 슬레이브의 정확도 성능을 향상시킨다는 것을 확인시켜줍니다.

또한 5페이지의 IXIA 트래픽 테스트 결과는 FPGA 데이터 경로의 T-TC 지원이 T-TC 지원이 없는 인텔 FPGA PAC N4과 비교할 때 PTP 성능을 최소 3000배 향상시킨다는 것을 보여줍니다. T-TC가 포함된 Intel FPGA PAC N3000은 채널 용량(53Gbps)의 한계에서 수신, 송신 또는 양방향 트래픽 로드에서 25ns의 최악의 마스터 오프셋을 나타냅니다. 따라서 T-TC 지원을 통해 인텔 FPGA PAC N3000 PTP 성능은 더 정확하고 노이즈 변동이 적습니다.

3페이지의 lperf10 트래픽 테스트에서는 T-TC가 활성화된 Intel FPGA PAC N3000의 PTP 성능을 XXV710 카드와 비교합니다. 이 테스트는 Intel FPGA PAC N4 및 XXV3000 카드의 두 호스트 간에 교환되는 수신 또는 송신 트래픽에서 두 슬레이브 클록에 대한 PTP710l 데이터를 캡처했습니다. Intel FPGA PAC N3000에서 관찰된 최악의 마스터 오프셋은 XXV5 카드보다 최소 710배 낮습니다. 또한 캡처된 오프셋의 표준 편차는 Intel FPGA PAC N3000의 T-TC 지원이 Grandmaster의 클록을 더 매끄럽게 근사화할 수 있음을 증명합니다.

Intel FPGA PAC N3000의 PTP 성능을 추가로 검증하기 위한 가능한 테스트 옵션은 다음과 같습니다.

• 다른 PTP pro에서 검증file둘 이상의 이더넷 링크에 대한 s 및 메시지 속도.
• 더 높은 PTP 메시지 속도를 허용하는 고급 스위치를 사용한 3페이지의 lperf10 트래픽 테스트 평가.
• G.8273.2 적합성 테스트에 따른 T-SC 기능 및 PTP 타이밍 정확도 평가.

IEEE 1588 V2 테스트에 대한 문서 개정 내역

 

문서 버전	변화
2020.05.30	최초 출시.

 

문서 / 리소스

인텔 FPGA 프로그래밍 가능 가속 카드 N3000 [PDF 파일] 사용자 가이드 FPGA 프로그래밍 가능 가속 카드, N3000, 프로그래밍 가능 가속 카드 N3000, FPGA 프로그래밍 가능 가속 카드 N3000, FPGA, IEEE 1588 V2 테스트

참고문헌

• 사용자 설명서