Intel FPGA Programable Acceleration Card N3000 User Guide

Enkonduko

Fono

La Intel FPGA Programable Acceleration Card N3000 en virtualigita radioalira reto (vRAN) postulas subtenon por la IEEE1588v2 kiel Precizeca Tempoprotokolo (PTP) Telecom Slave Clocks (T-TSC) por plani programarajn taskojn taŭge. La Intel Ethernet Controller XL710 en Intel® FPGA PAC N3000 provizas la subtenon IEEE1588v2. Tamen, la FPGA-datumvojo enkondukas tremiĝon, kiu influas la PTP-agadon. Aldono de travidebla horloĝo (T-TC) cirkvito ebligas al la Intel FPGA PAC N3000 kompensi sian internan latencian FPGA kaj mildigas la efikojn de la tremo, kio permesas al la T-TSC proksimigi la Tagon de Grandmajstro (ToD) efike.

Objektivo

Ĉi tiuj provoj validas la uzon de Intel FPGA PAC N3000 kiel la IEEE1588v2-sklavo en Open Radio Access Network (O-RAN). Ĉi tiu dokumento priskribas:

• Testa aranĝo
• Kontrolprocezo
• Efikectaksado de travidebla horloĝmekanismo en la FPGA-vojo de Intel FPGA PAC N3000
• PTP-agado de la Intel FPGA PAC N3000 La agado de la Intel FPGA PAC N3000 subtenanta la travidebla horloĝo estas
  kompare kun la Intel FPGA PAC N3000 sen travidebla horloĝo same kiel kun alia Ethernet-karto XXV710 sub diversaj trafikkondiĉoj kaj PTP-agordoj.

Karakterizaĵoj kaj Limigoj

La funkcioj kaj validumaj limigoj por la subteno de Intel FPGA PAC N3000 IEEE1588v2 estas jenaj:

• Programaro uzata: Linukso PTP-Projekto (PTP4l)
• Subtenas la sekvan telekomunikan profesionfiles:
  •  1588v2 (defaŭlta)
  • G.8265.1
  • G.8275.1
• Subtenas dupaŝan PTP-sklavan horloĝon.

Intel Corporation. Ĉiuj rajtoj rezervitaj. Intel, la Intel-emblemo kaj aliaj Intel-markoj estas varmarkoj de Intel Corporation aŭ ĝiaj filioj. Intel garantias agadon de siaj FPGA kaj duonkonduktaĵoj laŭ nunaj specifoj konforme al la norma garantio de Intel, sed rezervas la rajton fari ŝanĝojn al ajnaj produktoj kaj servoj iam ajn sen avizo. Intel supozas neniun respondecon aŭ respondecon de la apliko aŭ uzo de ajna informo, produkto aŭ servo priskribita ĉi tie krom kiel eksplicite konsentite skribe de Intel. Intel-klientoj estas konsilitaj akiri la lastan version de aparato-specifoj antaŭ ol fidi je ajnaj publikigitaj informoj kaj antaŭ ol fari mendojn por produktoj aŭ servoj. *Aliaj nomoj kaj markoj povas esti postulataj kiel posedaĵo de aliaj.

• Subtenas fin-al-finan multirolan reĝimon.
• Subtenas PTP-mesaĝon-interŝanĝoftecon de ĝis 128 Hz.
  • Ĉi tio estas limigo de la validuma plano kaj dungita Grandmajstro. PTP-agordoj pli altaj ol 128 pakaĵoj sekundo por PTP-mesaĝoj povus esti eblaj.
• Pro limigoj de la Cisco* Nexus* 93180YC-FX-ŝaltilo uzata en la validuma aranĝo, la agado-rezultoj sub iperf3-trafikkondiĉoj rilatas al PTP-mesaĝo kurzo de 8 Hz.
• Subteno de enkapsuligo:
  • Transporto super L2 (kruda Eterreto) kaj L3 (UDP/IPv4/IPv6)
    Notu: En ĉi tiu dokumento, ĉiuj rezultoj uzas ununuran 25Gbps Ethernet-ligon.

Iloj kaj Ŝoforaj Versioj

Iloj	Versio
BIOSO	Intel Server Board S2600WF 00.01.0013
OS	CentOS 7.6
Kerno	kernel-rt-3.10.0-693.2.2.rt56.623.el7.src.
Datumplana Disvolva Ilaro (DPDK)	18.08
Kompililo Intel C	19.0.3
Intel XL710-ŝoforo (i40e-ŝoforo)	2.8.432.9.21
PTP4l	2.0
IxExplorer	8.51.1800.7 EA-Diakilo1
lperf3	3.0.11
trafgen	Netsniff-ng 0.6.6 Ilaro

 IXIA Trafika Testo

La unua aro de PTP-efikecmarkoj por Intel FPGA PAC N3000 utiligas IXIA*-solvon por reto kaj PTP-konforma testado. La ĉasio-skatolo IXIA XGS2 inkluzivas karton IXIA 40 PORT NOVUS-R100GE8Q28 kaj IxExplorer, kiu disponigas grafikan interfacon por starigi virtualan PTP Grandmaster al la DUT (Intel FPGA PAC N3000) per ununura 25 Gbps rekta Ethernet-konekto. La blokdiagramo malsupre ilustras la celitan testan topologion por la IXIA-bazitaj komparnormoj. Ĉiuj rezultoj uzas IXIA-generitan trafikon por la enirtrafiktestoj kaj utiligas la trafgenilon sur la Intel FPGA PAC N3000-gastiganto por la elirtrafiktestoj, kie la eniro aŭ elirdirekto ĉiam estas de la perspektivo de la DUT (Intel FPGA PAC N3000). ) gastiganto. En ambaŭ kazoj, la averaĝa trafikkurzo estas 24 Gbps. Ĉi tiu testa aranĝo disponigas bazlinian karakterizadon de la PTP-agado de Intel FPGA PAC N3000 kun la T-TC-mekanismo ebligita, kaj ankaŭ komparas ĝin kun la ne-TC Intel FPGA PAC N3000-fabrika bildo sub la ITU-T G.8275.1 PTP-profesiulo.file.

Topologio por Intel FPGA PAC N3000 Trafiktestoj sub IXIA Virtual Grandmaster

IXIA Trafika Testo-Rezulto

La sekva analizo kaptas la PTP-agadon de la TC-ebligita Intel FPGA PAC N3000 sub enir- kaj elira trafikkondiĉoj. En ĉi tiu sekcio, la PTP profile G.8275.1 estis adoptita por ĉiuj trafiktestoj kaj datumkolektado.

Grando de Majstro Offset

La sekva figuro montras la grandecon de majstra ofseto observita de la sklava kliento PTP4l de la gastiganto Intel FPGA PAC N3000 kiel funkcio de pasita tempo sub eniro, eliro kaj dudirekta trafiko (averaĝa trairo de 24.4Gbps).

Meza Voja Prokrasto (MPD)

La sekva figuro montras la averaĝan padmalfruon, kiel kalkulitan de la sklavo PTP4, kiu uzas la Intel FPGA PAC N3000 kiel retinterfaco-karton, por la sama testo kiel la supra figuro. La tuta daŭro de ĉiu el la tri trafiktestoj estas almenaŭ 16 horoj.

La sekva tablo listigas statistikan analizon de la tri trafiktestoj. Sub trafika ŝarĝo proksima al la kanala kapacito, la sklavo PTP4l, kiu uzas la Intel FPGA PAC N3000, konservas sian faz-kompenson al la virtuala grandmajstro de la IXIA ene de 53 ns por ĉiuj trafiktestoj. Krome, la norma devio de la majstra kompensa grando estas sub 5 ns.

Statistikaj Detaloj pri la PTP-Efikeco

G.8275.1 PTP Profile	Enira Trafiko (24 Gbps)	Elira Trafiko (24 Gbps)	Dudirekta Trafiko (24 Gbps)
RMS	6.35 ns	8.4 ns	9.2 ns
StdDev (de abs(maksimuma) ofseto)	3.68 ns	3.78 ns	4.5 ns
StdDev (de MPD)	1.78 ns	2.1 ns	2.38 ns
Maksimuma ofseto	36 ns	33 ns	53 ns

 

La sekvaj figuroj reprezentas la grandecon de la majstra ofseto kaj la averaĝa vojo prokrasto (MPD), sub 16-hora longa 24 Gbps dudirekta trafiktesto por malsamaj PTP-enkapsulaĵoj. La maldekstraj grafeoj en ĉi tiuj figuroj rilatas al PTP-komparnormoj sub IPv4/UDP-enkapsuligo, dum la PTP-mesaĝa enkapsuligo de la dekstraj grafeoj estas en L2 (kruda Eterreto). La sklava agado de PTP4l estas sufiĉe simila, la plej malbona kazo majstra kompensa grando estas 53 ns kaj 45 ns por IPv4/UDP kaj L2 enkapsuligo, respektive. La norma devio de la grandokompenso estas 4.49 ns kaj 4.55 ns por IPv4/UDP kaj L2 enkapsuligo, respektive.

Grando de Majstro Offset

La sekva figuro montras la grandecon de majstra ofseto sub 24 Gbps dudirekta trafiko, IPv4 (maldekstre) kaj L2 (dekstra) enkapsuligo, G8275.1 Profile.

Meza Voja Prokrasto (MPD)

La sekva figuro montras la averaĝan vojon prokrasto de Intel FPGA PAC N3000 gastiganto PTP4l-sklavo sub 24 Gbps dudirekta trafiko, IPv4 (maldekstre) kaj L2 (dekstra) enkapsuligo, G8275.1 Profile.

La absolutaj valoroj de la MPD ne estas klara indiko de PTP-konsistenco, ĉar ĝi dependas de longaj kabloj, datenpado latenteco ktp; tamen, rigardante la malaltajn MPD-variojn (2.381 ns kaj 2.377 ns por IPv4 kaj L2 kazo, respektive) evidentigas ke la PTP MPD-kalkulo estas konstante preciza trans ambaŭ enkapsulaĵoj. Ĝi kontrolas konsistencon de la PTP-agado tra ambaŭ la enkapsulaj reĝimoj. La nivelŝanĝo en la kalkulita MPD en la L2-grafo (en la supra figuro, dekstra grafeo) estas pro la pliiga efiko de la aplikata trafiko. Unue, la kanalo estas neaktiva (MPD rms estas 55.3 ns), tiam enirtrafiko estas aplikata (dua pliiga paŝo, MPD rms estas 85.44 ns), sekvita de samtempa elirtrafiko, rezultigante kalkulitan MPD de 108.98 ns. La sekvaj figuroj superkovras la grandecon de la majstra ofseto kaj la kalkulita MPD de la dudirekta trafiktesto aplikita al ambaŭ sklavo PTP4l uzanta la Intel FPGA PAC N3000 kun T-TC-mekanismo, same kiel al alia kiu uzas la Intel FPGA PACN3000 sen TC. funkcieco. La testoj T-TC Intel FPGA PAC N3000 (oranĝaj) komenciĝas de tempo nulo, dum la PTP-testo, kiu uzas la ne-TC Intel FPGA PAC N3000 (blua) komenciĝas ĉirkaŭ T = 2300 sekundoj.

Grando de Majstro Offset

La sekva figuro montras la grandecon de majstra ofseto sub Enira trafiko (24 Gbps), kun kaj sen TTC-subteno, G.8275.1 Profile.

En la supra figuro, la PTP-agado de la TC-ebligita Intel FPGA PAC N3000 sub trafiko estas simila al la ne-TC Intel FPGA PAC N3000 dum la unuaj 2300 sekundoj. La efikeco de la T-TC-mekanismo en Intel FPGA PAC N3000 estas emfazita en la segmento de testo (post la 2300-a sekundo) kie egala trafikŝarĝo estas aplikata al la interfacoj de ambaŭ kartoj. Simile en la suba figuro, la MPD-kalkuloj estas observataj antaŭ kaj post apliki la trafikon sur la kanalo. La efikeco de la T-TC-mekanismo estas elstarigita en kompenso de la loĝtempo de la pakaĵetoj, kiu estas la paka latenco tra la FPGA-vojo inter la 25G kaj la 40G MAC-oj.

Meza Voja Prokrasto (MPD)

La sekva figuro montras la mezan vojon prokrasto de Intel FPGA PAC N3000 gastiganto PTP4l-sklavo sub Enira trafiko (24 Gbps), kun kaj sen T-TC-subteno, G.8275.1 Profile.

Ĉi tiuj figuroj montras la servoalgoritmon de la sklavo PTP4l, pro la korekto de la loĝtempo de la TC, ni vidas malgrandajn diferencojn en la averaĝaj padaj prokrastaj kalkuloj. Tial, la efiko de la prokrastfluktuoj sur la majstra kompensa aproksimado estas reduktita. La sekva tabelo listigas statistikan analizon pri la PTP-agado, kiu inkluzivas la RMS kaj norman devion de la majstra ofseto, norman devion de la averaĝa padoprokrasto, same kiel plej malbonan kazan majstran ofseton por la Intel FPGA PAC N3000 kun kaj sen T- TC-subteno.

Statistikaj Detaloj pri la PTP-Efikeco Sub Enira Trafiko

Enira Trafiko (24Gbps) G.8275.1 PTP Profile	Intel FPGA PAC N3000 kun T-TC	Intel FPGA PAC N3000 sen T-TC
RMS	6.34 ns	40.5 ns
StdDev (de abs(maksimuma) ofseto)	3.65 ns	15.5 ns
StdDev (de MPD)	1.79 ns	18.1 ns
Maksimuma ofseto	34 ns	143 ns

Rekta komparo la TC-subtenata Intel FPGA PAC N3000 al la ne-TC-versio
Montras, ke la rendimento de PTP estas 4x ĝis 6x pli malalta rilate al iu ajn el la statistiko
metrikoj (plej malbona kazo, RMS aŭ norma devio de majstra ofseto). La plej malbona kazo
majstra ofseto por la G.8275.1 PTP-agordo de T-TC Intel FPGA PAC N3000 estas 34
ns sub enirtrafikkondiĉoj ĉe la limo de la kanala bendolarĝo (24.4Gbps).

lperf3 Trafika Testo

Ĉi tiu sekcio priskribas la iperf3-trafikan benchmarking-teston por plue taksi la PTP-agadon de la Intel FPGA PAC N3000. La iperf3-ilo estis uzata por kopii aktivajn trafikkondiĉojn. La reto-topologio de la iperf3-trafikkomercoj, montrita en la figuro malsupre, implikas konekton de du serviloj, ĉiu uzante DUT-karton (Intel FPGA PAC N3000 kaj XXV710), al Cisco Nexus 93180YC FX-ŝaltilo. La Cisco-ŝaltilo funkcias kiel Boundary Clock (T-BC) inter la du DUT PTP-sklavoj kaj la Calnex Paragon-NEO Grandmaster.

Reta Topologio por Intel FPGA PAC N3000 lperf3 Trafiktesto

La PTP4l-produktaĵo sur ĉiu el la DUT-gastigantoj disponigas datenmezuradon de la PTP-agado por ĉiu sklava aparato en la aranĝo (Intel FPGA PAC N3000 kaj XXV710). Por iperf3-trafiktesto, la sekvaj kondiĉoj kaj agordoj validas por ĉiuj grafikaĵoj kaj agado-analizo:

• 17 Gbps aldonita bendolarĝo de trafiko (kaj TCP kaj UDP), aŭ eliro aŭ eniro aŭ dudirekta al Intel FPGA PAC N3000.
• IPv4-enkapsuligo de PTP-pakaĵoj, pro agorda limigo sur Cisco Nexus 93180YC-FX-ŝaltilo.
• PTP-mesaĝo kurzo limigita al 8 pakaĵoj/sekundo, pro agorda limigo sur Cisco Nexus 93180YC-FX-ŝaltilo.

perf3 Trafika Testo-Rezulto

La sekva analizo kaptas la agadon de Intel FPGA PAC N3000 kaj XXV710-karto, ambaŭ samtempe agante kiel retinterfaco-karto de PTP-sklavoj (T-TSC) la Calnex Paragon NEO Grandmaster per la T-BC Cisco-ŝaltilo.

La sekvaj figuroj montras grandecon de majstra ofseto kaj MPD laŭlonge de la tempo por tri malsamaj trafiktestoj uzante la Intel FPGA PAC N3000 kun T-TC kaj XXV710-karto. En ambaŭ kartoj, dudirekta trafiko havas la plej grandan efikon al la agado de PTP4l. La daŭro de la trafiktesto estas 10 horoj. En la sekvaj figuroj, la vosto de grafeo markas punkton en tempo kie la trafiko ĉesas kaj la grandeco de PTP-majstra ofseto malsupreniras al siaj malaltaj niveloj, pro la neaktiva kanalo.

Grando de Majstra Offset por Intel FPGA PAC N3000

La sekva figuro montras la averaĝan vojon prokraston por Intel FPGA PAC N3000 kun T TC, sub eniro, eliro kaj dudirekta iperf3-trafiko.

Mean Path Delay (MPD) por Intel FPGA PAC N3000

La sekva figuro montras la averaĝan vojon prokraston por Intel FPGA PAC N3000 kun T TC, sub eniro, eliro kaj dudirekta iperf3-trafiko.

Grando de Majstra Offset por XXV710

La sekva figuro montras la grandecon de majstra ofseto por XXV710, sub eniro, eliro kaj dudirekta iperf3-trafiko.

Meza Voja Prokrasto (MPD) por XXV710

La sekva figuro montras la averaĝan padprokraston por XXV710, sub eniro, eliro kaj dudirekta iperf3-trafiko.

Koncerne la agadon de Intel FPGA PAC N3000 PTP, la plej malbona kazo majstra kompenso sub ajna trafika kondiĉo estas ene de 90 ns. Dum sub la samaj dudirektaj trafikkondiĉoj, la RMS de la majstra ofseto Intel FPGA PAC N3000 estas 5.6x pli bona ol tiu de XXV710-karto.

	Intel FPGA PAC N3000			XXV710 Karto
	Enira Trafiko10G	Elira Trafiko 18G	Dudirekta Trafiko18G	Enira Trafiko18G	Elira Trafiko 10G	Dudirekta Trafiko18G
RMS	27.6 ns	14.2 ns	27.2 ns	93.96 ns	164.2 ns	154.7 ns
StdDev(de abs(maksimuma) ofseto)	9.8 ns	8.7 ns	14.6 ns	61.2 ns	123.8 ns	100 ns
StdDev (de MPD)	21.6 ns	9.2 ns	20.6 ns	55.58 ns	55.3 ns	75.9 ns
Maksimuma ofseto	84 ns	62 ns	90 ns	474 ns	1,106 ns	958 ns

Precipe, la majstra ofseto de la Intel FPGA PAC N3000 havas pli malaltan norman devion,
almenaŭ 5x malpli ol la XXV710-karto, signifas, ke la PTP-aproksimado de la
Grandmajstra horloĝo estas malpli sentema al latencia aŭ bruaj varioj sub trafiko en la
Intel FPGA PAC N3000.
Kompare kun la IXIA Trafika Testo-Rezulto sur paĝo 5, la plej malbona kazo de
la majstra ofseto kun T-TC ebligita Intel FPGA PAC N3000 aperas pli alta. Cetere
la diferencoj en reto topologio kaj kanalo bendolarĝoj, ĉi tio estas pro la Intel
FPGA PAC N3000 estanta kaptita sub G.8275.1 PTP-profesiulofile (16 Hz sinkroniga indico), dum
la sinkroniga mesaĝrapideco en ĉi tiu kazo estas limigita je 8 pakaĵetoj je sekundo.

Grandeco de Majstra Offset Komparo

La sekva figuro montras la grandecon de majstra kompensa komparo sub dudirekta iperf3-trafiko.

Meza Voja Prokrasto (MPD) Komparo

La sekva figuro montras la mezan padan prokrastan komparon sub dudirekta iperf3-trafiko.

La supera PTP-agado de la Intel FPGA PAC N3000, kompare kun la karto XXV710, ankaŭ estas subtenata de la evidente pli alta devio de la kalkulita averaĝa vojo prokrasto (MPD) por XXV710 kaj Intel FPGA PAC N3000 en ĉiu el la celita trafiktesto, por ekzample dudirekta iperf3 trafiko. Ignoru la averaĝan valoron en ĉiu MPD-kazo, kiu povas esti malsama pro kelkaj kialoj, kiel malsamaj Ethernet-kabloj kaj malsama kerna latenco. La observita malegaleco kaj piko en valoroj por XXV710-karto ne ĉeestas en la Intel FPGA PAC N3000.

RMS de 8 Sinsekva Majstra Offset Komparo

Konkludo

La FPGA-datumvojo inter QSFP28 (25G MAC) kaj Intel XL710 (40G MAC) aldonas varian pakaĵetan latentecon, kiu influas la proksimumadan precizecon de la PTP-Sklavo. Aldono de la Travidebla Horloĝo (T-TC) subteno en la FPGA mola logiko de Intel FPGA PAC N3000 provizas kompenson de ĉi tiu paka latencia almetante ĝian restadtempon en la korektkampo de enkapsuligitaj PTP-mesaĝoj. La rezultoj konfirmas, ke la T-TC-mekanismo plibonigas la precizecan agadon de la sklavo PTP4l.

Ankaŭ, la IXIA Trafika Testo-Rezulto sur paĝo 5 montras, ke la T-TC-subteno en la FPGA-datumvojo plibonigas la PTP-efikecon de almenaŭ 4x, kompare kun la Intel FPGA PAC N3000 sen T-TC-subteno. La Intel FPGA PAC N3000 kun T-TC prezentas plej malbonan kazan majstran ofseton de 53 ns sub eniro, eliro aŭ dudirektaj trafikŝarĝoj ĉe la limo de kanalkapacito (25 Gbps). Tial, kun T-TC-subteno, la agado de Intel FPGA PAC N3000 PTP estas kaj pli preciza kaj malpli ema al bruaj varioj.

En lperf3 Traffic Test sur paĝo 10, la PTP-efikeco de la Intel FPGA PAC N3000 kun T-TC ebligita estas komparata kun XXV710-karto. Ĉi tiu testo kaptis la PTP4l-datenojn por ambaŭ sklavaj horloĝoj sub enira aŭ elira trafiko, kiu estas interŝanĝita inter la du gastigantoj de Intel FPGA PAC N3000 kaj XXV710-karto. La plej malbona kazo majstra kompenso observita en la Intel FPGA PAC N3000 estas almenaŭ 5x pli malalta ol la XXV710-karto. Ankaŭ, la norma devio de la kaptitaj kompensoj ankaŭ pruvas, ke la T-TC-subteno de Intel FPGA PAC N3000 permesas pli mildan proksimumadon de la horloĝo de la Grandmajstro.

Por plue konfirmi la PTP-agadon de Intel FPGA PAC N3000, la eblaj testaj elektoj inkluzivas:

• Valumado sub malsamaj PTP-profiles kaj mesaĝtarifoj por pli ol unu Ethernet-ligoj.
• Taksado de lperf3-Trafiktesto sur paĝo 10 kun pli altnivela ŝaltilo, kiu ebligas pli altajn PTP-mesaĝotarifojn.
• Taksado de la T-SC-funkcio kaj ĝia PTP-tempigprecizeco sub G.8273.2 Konforma Testado.

Dokumenta Reviziohistorio por IEEE 1588 V2 Testo

 

Dokumento Versio	Ŝanĝoj
2020.05.30	Komenca eldono.

 

Dokumentoj/Rimedoj

Intel FPGA Programebla Akcela Karto N3000 [pdf] Uzantogvidilo FPGA Programebla Akcela Karto, N3000, Programebla Akcela Karto N3000, FPGA Programebla Akcela Karto N3000, FPGA, IEEE 1588 V2 Testo

Referencoj

• Uzanto Manlibro