intel FPGA Programmeerbare Versnellingskaart N3000 Gebruikersgids

Inleiding

Agtergrond

Die Intel FPGA-programmeerbare versnellingskaart N3000 in 'n gevirtualiseerde radiotoegangsnetwerk (vRAN) vereis ondersteuning vir die IEEE1588v2 as 'n Precision Time Protocol (PTP) Telecom Slave Clocks (T-TSC) om sagtewaretake toepaslik te skeduleer. Die Intel Ethernet-beheerder XL710 in Intel® FPGA PAC N3000 bied die IEEE1588v2-ondersteuning. Die FPGA-datapad stel egter jitter bekend wat die PTP-werkverrigting beïnvloed. Deur 'n deursigtige klok (T-TC) stroombaan by te voeg, stel die Intel FPGA PAC N3000 in staat om te kompenseer vir sy FPGA interne latensie en versag die effekte van die jitter, wat die T-TSC toelaat om die Grootmeester se Tyd van Dag (ToD) doeltreffend te benader.

Doelwit

Hierdie toetse bekragtig die gebruik van Intel FPGA PAC N3000 as die IEEE1588v2 slaaf in Open Radio Access Network (O-RAN). Hierdie dokument beskryf:

• Toets opstelling
• Verifikasie proses
• Prestasie-evaluering van deursigtige klokmeganisme in die FPGA-pad van Intel FPGA PAC N3000
• PTP-werkverrigting van die Intel FPGA PAC N3000 Die werkverrigting van die Intel FPGA PAC N3000 wat die deursigtige horlosie ondersteun, is
  in vergelyking met die Intel FPGA PAC N3000 sonder deursigtige klok sowel as met 'n ander Ethernet-kaart XXV710 onder verskeie verkeerstoestande en PTP-konfigurasies.

Kenmerke en beperkings

Die kenmerke en valideringsbeperkings vir die Intel FPGA PAC N3000 IEEE1588v2-ondersteuning is soos volg:

• Sagtewarestapel gebruik: Linux PTP Project (PTP4l)
• Ondersteun die volgende telekommunikasie-profiles:
  •  1588v2 (verstek)
  • G.8265.1
  • G.8275.1
• Ondersteun twee-stap PTP slawe klok.

Intel Corporation. Alle regte voorbehou. Intel, die Intel-logo en ander Intel-merke is handelsmerke van Intel Corporation of sy filiale. Intel waarborg prestasie van sy FPGA- en halfgeleierprodukte volgens huidige spesifikasies in ooreenstemming met Intel se standaardwaarborg, maar behou die reg voor om enige tyd sonder kennisgewing veranderinge aan enige produkte en dienste aan te bring. Intel aanvaar geen verantwoordelikheid of aanspreeklikheid wat voortspruit uit die toepassing of gebruik van enige inligting, produk of diens wat hierin beskryf word nie, behalwe soos uitdruklik skriftelik deur Intel ooreengekom. Intel-kliënte word aangeraai om die nuutste weergawe van toestelspesifikasies te bekom voordat hulle op enige gepubliseerde inligting staatmaak en voordat bestellings vir produkte of dienste geplaas word. *Ander name en handelsmerke kan as die eiendom van ander geëis word.

• Ondersteun end-tot-end multicast-modus.
• Ondersteun PTP-boodskap-uitruilfrekwensie van tot 128 Hz.
  • Dit is 'n beperking van die bekragtigingsplan en werkende Grootmeester. PTP-konfigurasies hoër as 128 pakkies per sekonde vir PTP-boodskappe kan moontlik wees.
• As gevolg van beperkings van die Cisco* Nexus* 93180YC-FX-skakelaar wat in die valideringsopstelling gebruik word, verwys die prestasieresultate onder iperf3-verkeerstoestande na PTP-boodskapwisselkoers van 8 Hz.
• Ondersteuning vir inkapseling:
  • Vervoer oor L2 (rou Ethernet) en L3 (UDP/IPv4/IPv6)
    Let wel: In hierdie dokument gebruik alle resultate 'n enkele 25Gbps Ethernet-skakel.

Gereedskap en bestuurderweergawes

Gereedskap	Weergawe
BIOS	Intel Server Board S2600WF 00.01.0013
OS	CentOS 7.6
Kern	kern-rt-3.10.0-693.2.2.rt56.623.el7.src.
Data Plane Development Kit (DPDK)	18.08
Intel C-samesteller	19.0.3
Intel XL710-bestuurder (i40e-bestuurder)	2.8.432.9.21
PTP4l	2.0
IxExplorer	8.51.1800.7 EA-Patch1
lperf3	3.0.11
verkeer	Netsniff-ng 0.6.6 Toolkit

 IXIA Verkeerstoets

Die eerste stel PTP-prestasiemaatstawwe vir Intel FPGA PAC N3000 gebruik 'n IXIA*-oplossing vir netwerk- en PTP-konformiteitstoetsing. Die IXIA XGS2-onderstelkas bevat 'n IXIA 40 PORT NOVUS-R100GE8Q28-kaart en IxExplorer wat 'n grafiese koppelvlak bied vir die opstel van 'n virtuele PTP Grandmaster na die DUT (Intel FPGA PAC N3000) oor 'n enkele 25 Gbps direkte Ethernet-verbinding. Die blokdiagram hieronder illustreer die geteikende toetstopologie vir die IXIA-gebaseerde maatstawwe. Al die resultate gebruik IXIA-gegenereerde verkeer vir die ingangsverkeertoetse en gebruik die verkeersinstrument op die Intel FPGA PAC N3000-gasheer vir die uitgangsverkeertoetse, waar die in- of uitgangsrigting altyd vanuit die perspektief van die DUT (Intel FPGA PAC N3000) is ) gasheer. In beide gevalle is die gemiddelde verkeerskoers 24 Gbps. Hierdie toetsopstelling verskaf 'n basislynkarakterisering van die PTP-werkverrigting van Intel FPGA PAC N3000 met die T-TC-meganisme geaktiveer, sowel as om dit te vergelyk met die nie-TC Intel FPGA PAC N3000 fabrieksbeeld onder die ITU-T G.8275.1 PTP profile.

Topologie vir Intel FPGA PAC N3000 Verkeerstoetse onder IXIA Virtual Grandmaster

IXIA-verkeerstoetsuitslag

Die volgende ontleding vang die PTP-werkverrigting van die TC-geaktiveerde Intel FPGA PAC N3000 vas onder in- en uitgang verkeerstoestande. In hierdie afdeling, die PTP profile G.8275.1 is aangeneem vir alle verkeerstoetse en data-insameling.

Grootte van Meester Offset

Die volgende figuur toon die grootte van meester-offset waargeneem deur die PTP4l-slaafkliënt van die Intel FPGA PAC N3000-gasheer as 'n funksie van verloop van tyd onder ingang, uitgang en tweerigtingverkeer (gemiddelde deurset van 24.4Gbps).

Gemiddelde padvertraging (MPD)

Die volgende figuur toon die gemiddelde padvertraging, soos bereken deur die PTP4-slaaf wat die Intel FPGA PAC N3000 as 'n netwerkkoppelvlakkaart gebruik, vir dieselfde toets as die bostaande figuur. Die totale duur van elk van die drie verkeerstoetse is minstens 16 uur.

Die volgende tabel lys statistiese ontleding van die drie verkeerstoetse. Onder 'n verkeerslading naby aan die kanaalkapasiteit, behou die PTP4l-slaaf wat die Intel FPGA PAC N3000 gebruik sy faseverskuiwing na die IXIA se virtuele grootmeester binne 53 ns vir alle verkeerstoetse. Daarbenewens is die standaardafwyking van die meester-offset-grootte onder 5 ns.

Statistiese besonderhede oor die PTP-prestasie

G.8275.1 PTP Profile	Inkomende verkeer (24 Gbps)	Uitgaande verkeer (24 Gbps)	Tweerigtingverkeer (24 Gbps)
RMS	6.35 ns	8.4 ns	9.2 ns
StdDev (van abs(maks) offset)	3.68 ns	3.78 ns	4.5 ns
StdDev (van MPD)	1.78 ns	2.1 ns	2.38 ns
Maksimum afset	36 ns	33 ns	53 ns

 

Die volgende syfers verteenwoordig die grootte van die meester-offset en die gemiddelde padvertraging (MPD), onder 'n 16-uur lange 24 Gbps tweerigting verkeerstoets vir verskillende PTP-inkapslings. Die linkergrafieke in hierdie figure verwys na PTP-maatstawwe onder IPv4/UDP-inkapseling, terwyl die PTP-boodskap-inkapseling van die regte grafieke in L2 (rou Ethernet) is. Die PTP4l slaaf werkverrigting is redelik soortgelyk, die ergste geval meester offset grootte is 53 ns en 45 ns vir IPv4/UDP en L2 inkapseling, onderskeidelik. Die standaardafwyking van die grootte offset is onderskeidelik 4.49 ns en 4.55 ns vir IPv4/UDP- en L2-inkapseling.

Grootte van Meester Offset

Die volgende figuur toon die grootte van hoofverskuiwing onder 24 Gbps tweerigtingverkeer, IPv4 (links) en L2 (regs) inkapseling, G8275.1 Profile.

Gemiddelde padvertraging (MPD)

Die volgende figuur toon die gemiddelde padvertraging van Intel FPGA PAC N3000 gasheer PTP4l slaaf onder 24 Gbps tweerigtingverkeer, IPv4 (links) en L2 (regs) inkapseling, G8275.1 Profile.

Die absolute waardes van die MPD is nie 'n duidelike aanduiding van PTP konsekwentheid nie, aangesien dit afhang van lengte kabels, datapad latency en so meer; kyk egter na die lae MPD variasies (2.381 ns en 2.377 ns vir IPv4 en L2 geval, onderskeidelik), maak dit duidelik dat die PTP MPD berekening is konsekwent akkuraat oor beide encapsulations. Dit verifieer konsekwentheid van die PTP-prestasie oor beide die inkapselingsmodusse. Die vlakverandering in die berekende MPD in die L2-grafiek (in die bostaande figuur, regtergrafiek) is as gevolg van die inkrementele effek van die toegepaste verkeer. Eerstens is die kanaal ledig (MPD rms is 55.3 ns), dan word inkomende verkeer toegepas (tweede inkrementele stap, MPD rms is 85.44 ns), gevolg deur gelyktydige uitgangsverkeer, wat 'n berekende MPD van 108.98 ns tot gevolg het. Die volgende syfers oortrek die grootte van die meester-offset en die berekende MPD van die tweerigtingverkeertoets toegepas op beide 'n PTP4l-slaaf wat die Intel FPGA PAC N3000 met T-TC-meganisme gebruik, sowel as op 'n ander wat die Intel FPGA PACN3000 sonder TC gebruik funksionaliteit. Die T-TC Intel FPGA PAC N3000-toetse (oranje) begin vanaf tyd nul, terwyl die PTP-toets wat die nie-TC Intel FPGA PAC N3000 (blou) gebruik, ongeveer T = 2300 sekondes begin.

Grootte van Meester Offset

Die volgende figuur toon die grootte van meester-offset onder Ingress-verkeer (24 Gbps), met en sonder TTC-ondersteuning, G.8275.1 Profile.

In die bostaande figuur is die PTP-werkverrigting van die TC-geaktiveerde Intel FPGA PAC N3000 onder verkeer soortgelyk aan die nie-TC Intel FPGA PAC N3000 vir die eerste 2300 sekondes. Die doeltreffendheid van die T-TC-meganisme in Intel FPGA PAC N3000 word uitgelig in die toetssegment (na die 2300ste sekonde) waar gelyke verkeerslading op die koppelvlakke van beide kaarte toegepas word. Net so in die figuur hieronder, word die MPD-berekeninge waargeneem voor en na die toepassing van die verkeer op die kanaal. Die doeltreffendheid van die T-TC-meganisme word uitgelig om te kompenseer vir die verblyftyd van die pakkies, wat die pakkie-latency deur die FPGA-pad tussen die 25G en die 40G MAC's is.

Gemiddelde padvertraging (MPD)

Die volgende figuur toon die gemiddelde padvertraging van Intel FPGA PAC N3000 gasheer PTP4l slaaf onder Ingress verkeer (24 Gbps), met en sonder T-TC ondersteuning, G.8275.1 Profile.

Hierdie syfers wys die PTP4l slaaf se servo algoritme, as gevolg van die verblyf tyd regstelling van die TC, sien ons klein verskille in die gemiddelde pad vertraging berekeninge. Daarom word die impak van die vertragingsfluktuasies op die meester-offsetbenadering verminder. Die volgende tabel lys statistiese ontleding van die PTP-werkverrigting, wat die RMS en standaardafwyking van die meester-offset, standaardafwyking van die gemiddelde padvertraging, sowel as die ergste-geval meester-offset vir die Intel FPGA PAC N3000 met en sonder T- insluit TC ondersteuning.

Statistiese besonderhede oor die PTP-prestasie onder inkomende verkeer

Inkomende verkeer (24Gbps) G.8275.1 PTP Profile	Intel FPGA PAC N3000 met T-TC	Intel FPGA PAC N3000 sonder T-TC
RMS	6.34 ns	40.5 ns
StdDev (van abs(maks) offset)	3.65 ns	15.5 ns
StdDev (van MPD)	1.79 ns	18.1 ns
Maksimum afset	34 ns	143 ns

'n Direkte vergelyking van die TC-ondersteunde Intel FPGA PAC N3000 met die nie-TC-weergawe
Toon dat die PTP-prestasie 4x tot 6x laer is met betrekking tot enige van die statistiese
statistieke (ergste geval, RMS of standaardafwyking van meester-offset). Die ergste geval
meester offset vir die G.8275.1 PTP-konfigurasie van T-TC Intel FPGA PAC N3000 is 34
ns onder inkomende verkeerstoestande op die limiet van die kanaalbandwydte (24.4Gbps).

lperf3 Verkeerstoets

Hierdie afdeling beskryf die iperf3-verkeersbenchmarking-toets om die PTP-werkverrigting van die Intel FPGA PAC N3000 verder te evalueer. Die iperf3-nutsding is gebruik om aktiewe verkeerstoestande na te boots. Die netwerktopologie van die iperf3-verkeersmaatstawwe, wat in die onderstaande figuur getoon word, behels die koppeling van twee bedieners, elk met 'n DUT-kaart (Intel FPGA PAC N3000 en XXV710), aan Cisco Nexus 93180YC FX-skakelaar. Die Cisco-skakelaar dien as 'n grensklok (T-BC) tussen die twee DUT PTP-slawe en die Calnex Paragon-NEO Grootmeester.

Netwerktopologie vir Intel FPGA PAC N3000 lperf3 Verkeerstoets

Die PTP4l-uitset op elk van die DUT-gashere verskaf datametings van die PTP-prestasie vir elke slaaftoestel in die opstelling (Intel FPGA PAC N3000 en XXV710). Vir iperf3 verkeerstoets is die volgende voorwaardes en konfigurasies van toepassing op alle grafieke en prestasie-analise:

• 17 Gbps saamgestelde bandwydte van verkeer (beide TCP en UDP), hetsy uitgang of ingang of tweerigting na Intel FPGA PAC N3000.
• IPv4-inkapseling van PTP-pakkies, as gevolg van konfigurasiebeperking op Cisco Nexus 93180YC-FX-skakelaar.
• PTP-boodskapwisselkoers beperk tot 8 pakkies/sekonde, as gevolg van konfigurasiebeperking op Cisco Nexus 93180YC-FX-skakelaar.

perf3 Verkeerstoetsuitslag

Die volgende ontleding vang die werkverrigting van Intel FPGA PAC N3000- en XXV710-kaart vas, wat albei gelyktydig optree as 'n netwerkkoppelvlakkaart van PTP-slawe (T-TSC) die Calnex Paragon NEO Grandmaster deur die T-BC Cisco-skakelaar.

Die volgende figure toon die grootte van meester-offset en MPD oor tyd vir drie verskillende verkeerstoetse met die Intel FPGA PAC N3000 met T-TC en XXV710-kaart. In beide die kaarte het tweerigtingverkeer die grootste effek op die PTP4l-prestasie. Die tydsduur van die verkeerstoets is 10 uur lank. In die volgende figure dui die grafiek se stert 'n punt betyds aan waar die verkeer stop en die grootte van PTP-meester-offset daal na sy lae vlakke, as gevolg van die ledige kanaal.

Grootte van Master Offset vir Intel FPGA PAC N3000

Die volgende figuur toon die gemiddelde padvertraging vir Intel FPGA PAC N3000 met T TC, onder ingang, uitgang en tweerigting iperf3 verkeer.

Gemiddelde padvertraging (MPD) vir Intel FPGA PAC N3000

Die volgende figuur toon die gemiddelde padvertraging vir Intel FPGA PAC N3000 met T TC, onder ingang, uitgang en tweerigting iperf3 verkeer.

Grootte van Meester Offset vir XXV710

Die volgende figuur toon die grootte van meester-offset vir XXV710, onder ingang, uitgang en tweerigting iperf3 verkeer.

Gemiddelde padvertraging (MPD) vir XXV710

Die volgende figuur toon die gemiddelde padvertraging vir vir XXV710, onder ingang, uitgang en tweerigting iperf3 verkeer.

Wat die Intel FPGA PAC N3000 PTP-werkverrigting betref, is die ergste meester-afset onder enige verkeerstoestand binne 90 ns. Terwyl dit onder dieselfde tweerigting verkeerstoestande is, is die RMS van die Intel FPGA PAC N3000-meester-offset 5.6x beter as die een van XXV710-kaart.

	Intel FPGA PAC N3000			XXV710 Kaart
	Inkomende verkeer10G	Uitgaanverkeer 18G	Tweerigtingverkeer18G	Inkomende verkeer18G	Uitgaanverkeer 10G	Tweerigtingverkeer18G
RMS	27.6 ns	14.2 ns	27.2 ns	93.96 ns	164.2 ns	154.7 ns
StdDev(van abs(maks) offset)	9.8 ns	8.7 ns	14.6 ns	61.2 ns	123.8 ns	100 ns
StdDev (van MPD)	21.6 ns	9.2 ns	20.6 ns	55.58 ns	55.3 ns	75.9 ns
Maksimum afset	84 ns	62 ns	90 ns	474 ns	1,106 ns	958 ns

Veral, die meester-offset van die Intel FPGA PAC N3000 het laer standaardafwyking,
ten minste 5x minder as die XXV710-kaart, dui aan dat die PTP-benadering van die
Grootmeester klok is minder sensitief vir latency of geraas variasies onder verkeer in die
Intel FPGA PAC N3000.
In vergelyking met die IXIA-verkeerstoetsuitslag op bladsy 5, is die ergste geval van
die meester-offset met 'n T-TC-geaktiveerde Intel FPGA PAC N3000 verskyn hoër. Buitendien
die verskille in netwerktopologie en kanaalbandwydtes, dit is te wyte aan die Intel
FPGA PAC N3000 word vasgevang onder 'n G.8275.1 PTP-profile (16 Hz sinchronisasietempo), terwyl
die sinkroniseringsboodskaptempo in hierdie geval is beperk tot 8 pakkies per sekonde.

Grootte van Meester Offset Vergelyking

Die volgende figuur toon die grootte van meester-offset-vergelyking onder tweerigting iperf3-verkeer.

Gemiddelde padvertraging (MPD) Vergelyking

Die volgende figuur toon die gemiddelde padvertragingsvergelyking onder tweerigting iperf3-verkeer.

Die voortreflike PTP-werkverrigting van die Intel FPGA PAC N3000, in vergelyking met die XXV710-kaart, word ook ondersteun deur die duidelik groter afwyking van die berekende gemiddelde padvertraging (MPD) vir XXV710 en Intel FPGA PAC N3000 in elk van die geteikende verkeerstoetse, vir bvampdie tweerigting iperf3 verkeer. Ignoreer die gemiddelde waarde in elke MPD-geval, wat anders kan wees as gevolg van 'n aantal redes, soos verskillende Ethernet-kabels en verskillende kernvertraging. Die waargenome ongelykheid en styging in waardes vir XXV710-kaart is nie teenwoordig in die Intel FPGA PAC N3000 nie.

RMS van 8 opeenvolgende Meester Offset Vergelyking

Gevolgtrekking

Die FPGA-datapad tussen QSFP28 (25G MAC) en Intel XL710 (40G MAC) voeg 'n veranderlike pakkie-latency by wat die benadering akkuraatheid van die PTP-slaaf beïnvloed. Die byvoeging van die Transparent Clock (T-TC) ondersteuning in die FPGA sagte logika van Intel FPGA PAC N3000 bied vergoeding van hierdie pakkie latency deur sy verblyftyd by te voeg in die regstellingsveld van ingekapselde PTP-boodskappe. Die resultate bevestig dat die T-TC meganisme die akkuraatheid prestasie van die PTP4l slaaf verbeter.

Die IXIA-verkeerstoetsuitslag op bladsy 5 toon ook dat die T-TC-ondersteuning in die FPGA-datapad die PTP-werkverrigting met ten minste 4x verbeter, in vergelyking met die Intel FPGA PAC N3000 sonder T-TC-ondersteuning. Die Intel FPGA PAC N3000 met T-TC bied 'n ergste-geval meester-offset van 53 ns onder in-, uitgang of tweerigting verkeerslading by die limiet van kanaalkapasiteit (25 Gbps). Dus, met T-TC-ondersteuning, is die Intel FPGA PAC N3000 PTP-prestasie meer akkuraat en minder geneig tot geraasvariasies.

In lperf3 Verkeerstoets op bladsy 10 word die PTP-werkverrigting van die Intel FPGA PAC N3000 met T-TC geaktiveer vergelyk met 'n XXV710-kaart. Hierdie toets het die PTP4l-data vasgevang vir beide slawehorlosies onder in- of uitgangsverkeer wat tussen die twee leërskare van Intel FPGA PAC N3000 en XXV710-kaart uitgeruil word. Die ergste geval meester-offset wat in die Intel FPGA PAC N3000 waargeneem word, is ten minste 5x laer as die XXV710-kaart. Die standaardafwyking van die vasgelegde afwykings bewys ook dat die T-TC-ondersteuning van Intel FPGA PAC N3000 gladder benadering van die Grootmeester se klok moontlik maak.

Om die PTP-werkverrigting van Intel FPGA PAC N3000 verder te valideer, sluit die potensiële toetsopsies in:

• Validasie onder verskillende PTP profiles en boodskapkoerse vir meer as een Ethernet-skakels.
• Evaluering van lperf3-verkeerstoets op bladsy 10 met 'n meer gevorderde skakelaar wat hoër PTP-boodskaptempo's toelaat.
• Evaluering van die T-SC funksionaliteit en sy PTP tydsberekening akkuraatheid onder G.8273.2 Conformance Testing.

Dokumenthersieningsgeskiedenis vir IEEE 1588 V2-toets

 

Dokument Weergawe	Veranderinge
2020.05.30	Aanvanklike vrystelling.

 

Dokumente / Hulpbronne

intel FPGA programmeerbare versnellingskaart N3000 [pdf] Gebruikersgids FPGA-programmeerbare versnellingskaart, N3000, programmeerbare versnellingskaart N3000, FPGA-programmeerbare versnellingskaart N3000, FPGA, IEEE 1588 V2-toets

Verwysings

• Gebruikershandleiding