Papan Pangembangan FPGA ALTERA Cyclone VE

Informasi produk

Spesifikasi

• Model FPGA: Siklon V E FPGA (5CEFA7F31I7N)
• Paket FPGA: 896-pin FineLine BGA (FBGA)
• pengontrol: Konfigurasi paralel pasif cepet kilat (FPP).
• Model CPLD: MAX II CPLD (EPM240M100I5N)
• Paket CPLD: 100-pin FBGA
• Generator jam sing bisa diprogram kanggo input jam referensi FPGA
• 50-MHz single-ended osilator kanggo input jam FPGA lan MAX V CPLD
• 100-MHz osilator siji-rampung kanggo input jam konfigurasi MAX V CPLD
• SMA input (LVDS)
• Memori:
  • Loro 256-Mbyte (MB) piranti DDR3 SDRAM karo bus data 16-dicokot
  • Siji 18-Mbit (Mb) SSRAM
  • Siji lampu kilat sinkron 512-Mb
  • Siji 512-MB LPDDR2 SDRAM karo bus data 32-bit (mung 16-bit data bus digunakake ing papan iki)
  • Siji 64-Kb I2C serial PROM (EEPROM) sing bisa dibusak kanthi listrik
• Mekanik: Papan ukuran 6.5 x 4.5

Pandhuan Panggunaan Produk

Bab 1: Pungkasanview

Katrangan Umum

Papan Pangembangan FPGA Cyclone VE dirancang kanggo nyedhiyakake kemampuan desain canggih kanthi fitur kayata konfigurasi ulang parsial. Nawakake operasi sing luwih cepet, konsumsi daya sing luwih murah, lan wektu sing luwih cepet menyang pasar dibandhingake karo kulawarga FPGA sadurunge.

Pranala Migunani

Kanggo informasi luwih lengkap babagan topik ing ngisor iki, waca dokumen kasebut:

• Kulawarga piranti Siklon V: Siklon V Piranti Handbook
• Spesifikasi HSMC: Spesifikasi High Speed ​​Mezzanine Card (HSMC).

Bab 2: Komponen Papan

Blok Komponen Papan

Papan pangembangan nampilake blok komponen utama ing ngisor iki:

• Siji Siklon V E FPGA (5CEFA7F31I7N) ing 896-pin FineLine BGA (FBGA)
• Controller: Flash fast passive parallel (FPP) konfigurasi
• MAX II CPLD (EPM240M100I5N) ing paket FBGA 100-pin
• Generator jam sing bisa diprogram kanggo input jam referensi FPGA
• 50-MHz single-ended osilator kanggo input jam FPGA lan MAX V CPLD
• 100-MHz osilator siji-rampung kanggo input jam konfigurasi MAX V CPLD
• SMA input (LVDS)
• Memori:
  • Loro 256-Mbyte (MB) piranti DDR3 SDRAM karo bus data 16-dicokot
  • Siji 18-Mbit (Mb) SSRAM
  • Siji lampu kilat sinkron 512-Mb
  • Siji 512-MB LPDDR2 SDRAM karo bus data 32-bit (mung 16-bit data bus digunakake ing papan iki)
  • Siji 64-Kb I2C serial PROM (EEPROM) sing bisa dibusak kanthi listrik

Mekanik

Papan pangembangan nduweni ukuran 6.5 x 4.5 inci.

Bab 3: Referensi Komponen Papan

Bagean iki nyedhiyakake informasi rinci babagan saben komponen papan lan fungsine. Mangga deleng Manual Referensi Papan Pengembangan Cyclone V E FPGA kanggo informasi luwih lengkap.

Pitakonan

P: Ing endi aku bisa nemokake HSMC paling anyar sing kasedhiya?

A: Kanggo ndeleng dhaptar HSMC paling anyar sing kasedhiya utawa ngundhuh salinan spesifikasi HSMC, deleng kaca Development Board Daughtercards ing Altera. websitus.

P: Apa sing diarani advan?tagPapan Pengembangan FPGA Cyclone V E?

A: Siklon V E FPGA Development Board nawakake advancements desain lan inovasi, kayata reconfiguration parsial, kang njamin operasi luwih cepet, konsumsi daya luwih murah, lan wektu luwih cepet kanggo pasar dibandhingake kulawarga FPGA sadurungé.

P: Ing endi aku bisa nemokake informasi luwih lengkap babagan kulawarga piranti Siklon V?

A: Kanggo informasi luwih lengkap babagan kulawarga piranti Siklon V, waca Buku Pegangan Piranti Siklon V.

P: Apa ukuran papan pangembangan?

A: Papan pangembangan nduweni ukuran 6.5 x 4.5 inci.

101 Drive Inovasi
San Jose, CA 95134
www.altera.com
MNL-01075-1.4

© 2017 Altera Corporation. Kabeh hak dilindhungi undhang-undhang. Tembung lan logo ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS lan STRATIX minangka merek dagang Altera Corporation lan kadhaptar ing Kantor Paten lan Merek Dagang AS lan ing negara liya. Kabeh tembung lan logo liyane sing diidentifikasi minangka merek dagang utawa tandha layanan minangka properti saka sing duwe dhewe-dhewe kaya sing diterangake ing www.altera.com/common/legal.html. Altera njamin kinerja produk semikonduktor kanggo specifications saiki sesuai karo babar pisan standar Altera, nanging nduweni hak kanggo owah-owahan ing sembarang produk lan layanan ing sembarang wektu tanpa kabar. Altera ora tanggung jawab utawa tanggung jawab sing muncul saka aplikasi utawa panggunaan informasi, produk, utawa layanan sing diterangake ing kene kajaba sing disepakati kanthi ditulis dening Altera. Pelanggan Altera disaranake njupuk versi paling anyar saka spesifikasi piranti sadurunge ngandelake informasi sing diterbitake lan sadurunge nggawe pesenan kanggo produk utawa layanan.
Agustus 2017 Altera Corporation Cyclone VE FPGA Development Board
Referensi Manual

Dokumen iki njlèntrèhaké fitur hardware saka papan pangembangan Cyclone® V E FPGA, kalebu rincian pin-out lan informasi referensi komponen sing dibutuhake kanggo nggawe desain FPGA adat sing antarmuka karo kabeh komponen saka Papan.

Swaraview

Katrangan Umum

Papan pangembang Cyclone V E FPGA nyedhiyakake platform hardware kanggo ngembangake lan nggawe prototipe desain kanthi daya rendah, kinerja dhuwur, lan intensif logika nggunakake FPGA Siklon V E Altera. Papan kasebut nyedhiyakake macem-macem peripheral lan antarmuka memori kanggo nggampangake pangembangan desain Siklon V E FPGA. Siji konektor kertu mezzanine kacepetan dhuwur (HSMC) kasedhiya kanggo nambah fungsi tambahan liwat macem-macem HSMC kasedhiya saka Altera® lan macem-macem partners.

• Kanggo ndeleng dhaptar HSMC paling anyar sing kasedhiya utawa ngundhuh salinan spesifikasi HSMC, waca kaca Development Board Daughtercards ing Altera. websitus.
  Kemajuan lan inovasi desain, kayata konfigurasi ulang sebagean, mesthekake yen desain sing ditindakake ing FPGA Siklon V E luwih cepet, kanthi daya sing luwih murah, lan duwe wektu sing luwih cepet kanggo pasar tinimbang kulawarga FPGA sadurunge.
• Kanggo informasi luwih lengkap babagan topik ing ngisor iki, waca dokumen kasebut:
  • Kulawarga piranti Siklon V, deleng Buku Pegangan Piranti Siklon V.
  • Spesifikasi HSMC, deleng Spesifikasi High Speed ​​Mezzanine Card (HSMC).

Blok Komponen Papan

Papan pangembangan nampilake blok komponen utama ing ngisor iki:

• One Cyclone VE FPGA (5CEFA7F31I7N) ing paket 896-pin FineLine BGA (FBGA)
  • 149,500 LE
  • 56,480 modul logika adaptif (ALM)
  • 6,860 Kbit (Kb) M10K lan memori MLAB 836 Kb
  • Seven fractional phase locked loops (PLLs)
  • 312 18×18-dicokot multipliers
  • 480 input/output tujuan umum (GPIO)
  • 1.1-V inti voltage
• sirkuit konfigurasi FPGA
  • Konfigurasi Serial Aktif (AS) x1 utawa AS x4 (EPCQ256SI16N)
  • MAX® V CPLD (5M2210ZF256I5N) ing paket FBGA 256-pin minangka Pengontrol Sistem
  • Konfigurasi paralel pasif cepet kilat (FPP).
  • MAX II CPLD (EPM240M100I5N) ing paket FBGA 100-pin minangka bagéan saka USB-BlasterTM II sing dipasang kanggo digunakake karo Quartus® II Programmer
• Sirkuit jam
  • Generator jam sing bisa diprogram kanggo input jam referensi FPGA
  • 50-MHz single-ended osilator kanggo input jam FPGA lan MAX V CPLD
  • 100-MHz osilator siji-rampung kanggo input jam konfigurasi MAX V CPLD
  • SMA input (LVDS)
• Memori
  • Loro 256-Mbyte (MB) piranti DDR3 SDRAM karo bus data 16-dicokot
  • Siji 18-Mbit (Mb) SSRAM
  • Siji lampu kilat sinkron 512-Mb
  • Siji 512-MB LPDDR2 SDRAM karo bus data 32-bit (mung 16-bit data bus digunakake ing papan iki)
  • Siji 64-Kb I2C serial PROM (EEPROM) sing bisa dibusak kanthi listrik
• Input / output pangguna umum
  • LED lan tampilan
  • Papat pangguna LED
  • Siji konfigurasi beban LED
  • Siji konfigurasi rampung LED
  • Salah siji LED kesalahan
  • Telung konfigurasi pilih LED
  • Papat LED status USB-Blaster II sing dipasang
  • Telung HSMC antarmuka LED
  • Sepuluh LED Ethernet
  • Loro data UART ngirim lan nampa LED
  • Loro USB-UART antarmuka TX / RX LED
  • Siji daya ing LED
  • Siji tampilan LCD karakter loro-baris
• Tombol push
  • Siji tombol push reset CPU
  • Siji tombol push reset MAX V
  • Siji program pilih tombol push
  • Tombol push konfigurasi program siji
  • Papat tombol push pangguna umum
• ngalih DIP
  • Papat MAX V CPLD System Controller ngalih kontrol
  • Loro JTAG saklar DIP kontrol rantai
  • Salah saklar DIP kontrol penggemar
  • Papat ngalih DIP pangguna umum
• sumber daya
  Input DC 14–20-V (laptop).
• Mekanik
  Papan ukuran 6.5" x 4.5".

Diagram Blok Papan Pengembangan

Gambar 1-1 nuduhake diagram blok saka papan pangembangan FPGA Cyclone VE.

Nangani Papan

Nalika nangani papan, penting kanggo mirsani pancegahan discharge statis ing ngisor iki:

ati-ati
Tanpa penanganan anti-statis sing tepat, papan bisa rusak. Mulane, gunakake pancegahan penanganan anti-statis nalika ndemek papan.

Komponen Papan

Bab iki ngenalake komponen utama ing papan pangembangan FPGA Cyclone VE. Gambar 2-1 nggambarake lokasi komponen lan Tabel 2-1 nyedhiyakake katrangan singkat babagan kabeh fitur komponen papan.

Set lengkap skema, database tata letak fisik, lan GERBER files kanggo papan pangembangan manggon ing Cyclone V E FPGA direktori dokumen kit pembangunan.

Kanggo informasi bab daya munggah Papan lan nginstal piranti lunak demo, waca Pandhuan Pangguna Kit Pangembangan FPGA Cyclone VE FPGA.

Bab iki kasusun saka bagean ing ngisor iki:

• "Papan Overview”
• "Piranti Unggulan: Cyclone VE FPGA" ing kaca 2–4
• "MAX V CPLD 5M2210 System Controller" ing kaca 2–5
• "Konfigurasi FPGA" ing kaca 2–10
• "Sirkuit Jam" ing kaca 2–18
•  "Input/Output Pangguna Umum" ing kaca 2–20
• "Komponèn lan Antarmuka" ing kaca 2–24
• "Memori" ing kaca 2–32
• "Sumber Daya" ing kaca 2–41

Papan liwatview

Bagian iki menehi liwatview saka papan pangembangan FPGA Cyclone VE, kalebu gambar papan sing dianotasi lan katrangan komponen. Gambar 2-1 nuduhake liwatview saka fitur Papan.

Tabel 2-1 nggambarake komponen lan dhaptar referensi papan sing cocog.

Tabel 2–1. Komponen Papan (Bagian 1 saka 3)

Papan Referensi	Jinis	Katrangan
Featured Piranti
U1	FPGA	Siklon VE FPGA, 5CEFA7F31I7N, 896-pin FBGA.
U13	CPLD	MAX V CPLD, 5M2210ZF256I5N, 256-pin FBGA.
Konfigurasi, Status, lan Setup Elements
J4	JTAG header chain	Nyedhiyani akses menyang JTAG chain lan disables ditempelake USB-Blaster II nalika nggunakake kabel USB-Blaster external.
SW2	JTAG kontrol rantai DIP switch	Copot utawa lebokake piranti ing JTAG rante.
J10	Konektor USB tipe-B	Antarmuka USB kanggo pemrograman FPGA lan debugging liwat USB-Blaster II JTAG liwat kabel USB tipe-B.

Tabel 2–1. Komponen Papan (Bagian 2 saka 3)

Papan Referensi	Jinis	Katrangan
SW3	Setelan Papan ngalih DIP	Ngontrol fungsi MAX V CPLD 5M2210 System Controller kayata ngaktifake jam, kontrol input jam SMA, lan gambar sing bakal dimuat saka memori lampu kilat nalika daya munggah.
SW1	MSEL DIP ngalih	Ngontrol skema konfigurasi ing papan. MSEL pin 0, 1, 2 lan 4 nyambung menyang DIP ngalih nalika MSEL pin 3 nyambung menyang lemah.
S2	Program pilih tombol tekan	Ngalih program pilih LED, sing milih gambar program sing mbukak saka memori lampu kilat menyang FPGA.
S1	Tombol tekan konfigurasi program	Muat gambar saka memori lampu kilat menyang FGPA adhedhasar setelan program pilih LED.
D19	Konfigurasi rampung LED	Madhangi nalika FPGA diatur.
D18	Muat LED	Madhangi nalika MAX V CPLD 5M2210 System Controller aktif ngatur FPGA.
D17	Salah LED	Madhangi nalika konfigurasi FPGA saka memori lampu kilat gagal.
D35	Daya LED	Madhangi nalika ana daya 5.0-V.
D25 ~ D27	Program pilih LED	Madhangi kanggo nuduhake urutan LED sing nemtokake gambar memori lampu kilat dimuat menyang FPGA nalika sampeyan menet tombol tombol pilih program. Deleng Tabel 2–6 kanggo setelan LED.
D1 ~ D10	LED Ethernet	Madhangi kanggo nuduhake kacepetan sambungan uga ngirim utawa nampa kegiatan.
D20, D21	HSMC port LED	Sampeyan bisa ngatur LED iki kanggo nuduhake kegiatan ngirim utawa nampa.
D22	HSMC port saiki LED	Madhangi nalika kertu putri dipasang menyang port HSMC.
D15, D16	LED USB-UART	Madhangi nalika pemancar lan panrima USB-UART digunakake.
D23, D24	Serial LED UART	Madhangi nalika pemancar lan panrima UART digunakake.
jam Sirkuit
X1	Osilator sing bisa diprogram	Osilator sing bisa diprogram kanthi frekuensi standar 125 MHz. Frekuensi bisa diprogram nggunakake GUI kontrol jam sing mlaku ing Pengontrol Sistem MAX V CPLD 5M2210.
U4	50-MHz osilator	50.000-MHz osilator kristal kanggo logika tujuan umum.
X3	100-MHz osilator	100.000-MHz osilator kristal kanggo MAX V CPLD 5M2210 System Controller.
j2, j3	Konektor SMA input jam	Drive input jam kompatibel LVDS menyang jam multiplexer buffer.
J4	Konektor SMA output jam	Drive metu 2.5-V CMOS output jam saka FPGA.
Umum panganggo Input / Output
D28 ~ D31	LED pangguna	Papat pangguna LED. Madhangi nalika mimpin kurang.
SW3	Ngalih pangguna DIP	Ngalih DIP pangguna quad. Nalika switch ON, logika 0 dipilih.
S4	tombol push reset CPU	Reset logika FPGA.
S3	Tombol tekan reset MAX V	Reset Pengontrol Sistem MAX V CPLD 5M2210.
S5 ~ S8	Tombol push pangguna umum	Four tombol push pangguna. Didorong mudhun nalika ditekan.
Memori Piranti
U7, U8	Memori DDR3 x32	Loro 256-MB DDR3 SDRAM karo bus data 16-dicokot.
U9	LPDDR2 x 16 memori	512-MB LPDDR 2 SDRAM karo 32-dicokot bis, mung 16-dicokot bis digunakake ing Papan iki.

Tabel 2–1. Komponen Papan (Bagian 3 saka 3)

Papan Referensi	Jinis	Katrangan
U10	Flash x16 memori	512-Mb piranti lampu kilat sinkron karo bus data 16-dicokot kanggo memori non-molah malih.
U11	memori SSRAM x16	RAM sinkron standar 18-Mb karo bus data 12-bit lan paritas 4-bit.
U12	EEPROM	64-Mb I2C serial EEPROM.
Komunikasi Pelabuhan
J1	port HSMC	Nyedhiyakake 84 CMOS utawa 17 saluran LVDS saben spesifikasi HSMC.
J11	Port Gigabit Ethernet	konektor RJ-45 kang menehi 10/100/1000 sambungan Ethernet liwat Marvell 88E1111 PHY lan basis FPGA Altera Triple Speed ​​Ethernet MegaCore fungsi ing mode RGMII.
J12	Serial port UART	DSUB 9-pin konektor karo RS-232 transceiver kanggo ngleksanakake RS-232 saluran serial UART.
J13	Port USB-UART	Konektor USB karo jembatan USB-kanggo-UART kanggo antarmuka UART serial.
j15, j16	Debug header	Loro header 2 × 8 kanggo tujuan debug.
Video lan Tampilan Pelabuhan
J14	LCD karakter	Konektor sing antarmuka menyang kasedhiya 16 karakter × 2 baris modul LCD bebarengan karo loro standoffs.
daya Pasokan
J17	Jack input DC	Nampa sumber daya DC 14–20-V.
SW5	Ngalih daya	Ngalih menyang daya utawa mateni papan nalika daya diwenehake saka jack input DC.

Piranti Unggulan: Siklon V E FPGA

Papan pangembangan Cyclone V E FPGA dilengkapi piranti Cyclone V E FPGA 5CEFA7F31I7N (U1) ing paket FBGA 896-pin.

Kanggo informasi luwih lengkap babagan kulawarga piranti Siklon V, waca Buku Panduan Piranti Siklon V.
Tabel 2-2 nggambarake fitur piranti Cyclone VE FPGA 5CEFA7F31I7N.

Tabel 2–2. Siklon VE FPGA Fitur

ALM	setara LEs	M10K RAM Pamblokiran	Total RAM (Kbit)	18-bit × 18-bit Multipliers	PLLs	Paket Jinis
56,480	149,500	6,860	836	312	7	896-pin FBGA

Sumber Daya I/O
Piranti Cyclone VE FPGA 5CEFA7F31I7N nduweni total 480 pangguna I/Os. Tabel 2-3 nampilake jumlah pin Cyclone VE FPGA I/O lan panggunaan miturut fungsi ing papan.

Tabel 2–3. Siklon VE FPGA I/O Jumlah Pin

Fungsi	Aku/O Standar	Aku/O Count	Istimewa Pin
DDR3	1.5-V SSTL	71	Siji diferensial x4 DQS pin
LPDDR2	1.2-V HSUL	37	Siji diferensial x2 DQS pin
Lampu kilat, SSRAM, EEPROM, lan MAX V Bus FSM	2.5-V CMOS, 3.3-V LVCMOS	69	—
port HSMC	2.5-V CMOS + LVDS	79	17 LVDS, I2C
Port Gigabit Ethernet	2.5-V CMOS	42	—
Embedded USB-Blaster II	2.5-V CMOS	20	—
Debug Header	1.5-V, 2.5-V	20	—
UART	3.3-V LVTTL	4	—
USB-UART	2.5-V CMOS	12	—
Tombol push	2.5-V CMOS	5	Siji pin DEV_CLRn
ngalih DIP	2.5-V CMOS	4	—
LCD karakter	2.5-V CMOS	11	—
LED	2.5-V CMOS	9	—
Jam utawa Osilator	2.5-V CMOS + LVDS	12	Pin siji jam metu
Total Aku/O digunakake:		395

Pengontrol Sistem MAX V CPLD 5M2210
Papan kasebut nggunakake Pengontrol Sistem 5M2210, Altera MAX V CPLD, kanggo tujuan ing ngisor iki:

• Konfigurasi FPGA saka lampu kilat
• Pangukuran daya
• Kontrol lan ndhaptar status kanggo nganyari sistem remot

Gambar 2–2 nggambarake fungsi Kontrol Sistem MAX V CPLD 5M2210 lan sambungan sirkuit eksternal minangka diagram blok.\

Gambar 2–2. MAX V CPLD 5M2210 Sistem Controller Block Diagram

Tabel 2-4 nampilake sinyal I / O sing ana ing Pengontrol Sistem MAX V CPLD 5M2210. Jeneng sinyal lan fungsi relatif kanggo piranti MAX V.

Sampeyan bisa download mantanample desain karo lokasi pin lan assignments rampung miturut Tabel ing ngisor iki saka Altera Design Store. Ing Cyclone V E FPGA Development Kit, miturut Design Examples, klik Siklon V E FPGA Development Kit Baseline Pinout.

Tabel 2–4. MAX V CPLD 5M2210 Sistem Kontrol Piranti Pin-Out (Bagian 1 saka 5)

Papan Referensi (U13)	Skematis Sinyal jeneng	Aku/O Standar	Katrangan
N4	5M2210_JTAG_TMS	3.3-v	MAX VJTAG TMS
E9	CLK50_EN	2.5-v	50 MHz osilator ngaktifake
H12	CLK_CONFIG	2.5-v	Input jam konfigurasi 100 MHz
A15	CLK_ENABLE	2.5-v	DIP ngalih kanggo osilator jam ngaktifake
A13	CLK_SEL	2.5-v	DIP ngalih kanggo jam pilih-SMA utawa osilator
J12	CLKIN_50_MAXV	2.5-v	50 MHz input jam
D9	CLOCK_SCL	2.5-v	Jam osilator I2C sing bisa diprogram
C9	CLOCK_SDA	2.5-v	Data osilator I2C sing bisa diprogram
D10	CPU_RESETN	2.5-v	Tombol reset FPGA
P12	EXTRA_SIG0	2.5-v	Antarmuka USB-Blaster II sing dipasang. Reserved kanggo nggunakake mangsa
T13	EXTRA_SIG1	2.5-v	Antarmuka USB-Blaster II sing dipasang. Reserved kanggo nggunakake mangsa
T15	EXTRA_SIG2	2.5-v	Antarmuka USB-Blaster II sing dipasang. Reserved kanggo nggunakake mangsa
A2	FACTORY_LOAD	2.5-v	DIP ngalih kanggo mbukak pabrik utawa desain pangguna ing daya-up

Tabel 2–4. MAX V CPLD 5M2210 Sistem Kontrol Piranti Pin-Out (Bagian 2 saka 5)

Papan Referensi (U13)	Skematis Sinyal jeneng	Aku/O Standar	Katrangan
R14	FACTORY_REQUEST	2.5-v	Panjaluk USB-Blaster II sing dipasang kanggo ngirim printah PABRIK
N12	FACTORY_STATUS	2.5-v	Status perintah PABRIK USB-Blaster II sing dipasang
C8	FAN_FORCE_ON	2.5-v	DIP ngalih kanggo nguripake utawa mateni penggemar
N7	FLASH_ADVN	2.5-v	Alamat memori flash bus FSM bener
R5	FLASH_CEN	2.5-v	FSM bus flash memori chip ngaktifake
R6	FLASH_CLK	2.5-v	Jam memori flash bus FSM
M6	FLASH_OEN	2.5-v	FSM bus flash memori output ngaktifake
T5	FLASH_RDYBSYN	2.5-v	memori flash bus FSM siap
P7	FLASH_RESETN	2.5-v	Reset memori flash bus FSM
N6	FLASH_WEN	2.5-v	FSM bus flash memori nulis ngaktifake
K1	FPGA_CONF_DONE	3.3-v	Konfigurasi FPGA rampung LED
D3	FPGA_CONFIG_D0	3.3-v	data konfigurasi FPGA
C2	FPGA_CONFIG_D1	3.3-v	data konfigurasi FPGA
C3	FPGA_CONFIG_D2	3.3-v	data konfigurasi FPGA
E3	FPGA_CONFIG_D3	3.3-v	data konfigurasi FPGA
D2	FPGA_CONFIG_D4	3.3-v	data konfigurasi FPGA
E4	FPGA_CONFIG_D5	3.3-v	data konfigurasi FPGA
D1	FPGA_CONFIG_D6	3.3-v	data konfigurasi FPGA
E5	FPGA_CONFIG_D7	3.3-v	data konfigurasi FPGA
F3	FPGA_CONFIG_D8	3.3-v	data konfigurasi FPGA
E1	FPGA_CONFIG_D9	3.3-v	data konfigurasi FPGA
F4	FPGA_CONFIG_D10	3.3-v	data konfigurasi FPGA
F2	FPGA_CONFIG_D11	3.3-v	data konfigurasi FPGA
F1	FPGA_CONFIG_D12	3.3-v	data konfigurasi FPGA
F6	FPGA_CONFIG_D13	3.3-v	data konfigurasi FPGA
G2	FPGA_CONFIG_D14	3.3-v	data konfigurasi FPGA
G3	FPGA_CONFIG_D15	3.3-v	data konfigurasi FPGA
K4	FPGA_MAX_DCLK	3.3-v	jam konfigurasi FPGA
J3	FPGA_DCLK	3.3-v	jam konfigurasi FPGA
N1	FPGA_NCONFIG	3.3-v	Konfigurasi FPGA aktif
J4	FPGA_NSTATUS	3.3-v	konfigurasi FPGA siap
H1	FPGA_PR_DONE	3.3-v	FPGA reconfiguration parsial rampung
P2	FPGA_PR_ERROR	3.3-v	FPGA kesalahan konfigurasi ulang parsial
E2	FPGA_PR_READY	3.3-v	FPGA reconfiguration parsial siap
F5	FPGA_PR_REQUEST	3.3-v	Panyuwunan konfigurasi ulang parsial FPGA
L5	FPGA_MAX_NCS	3.3-v	Pilih chip konfigurasi FPGA
E14	FSM_A1	2.5-v	FSM alamat bis
C14	FSM_A2	2.5-v	FSM alamat bis

Tabel 2–4. MAX V CPLD 5M2210 Sistem Kontrol Piranti Pin-Out (Bagian 3 saka 5)

Papan Referensi (U13)	Skematis Sinyal jeneng	Aku/O Standar	Katrangan
C15	FSM_A3	2.5-v	FSM alamat bis
E13	FSM_A4	2.5-v	FSM alamat bis
E12	FSM_A5	2.5-v	FSM alamat bis
D15	FSM_A6	2.5-v	FSM alamat bis
F14	FSM_A7	2.5-v	FSM alamat bis
D16	FSM_A8	2.5-v	FSM alamat bis
F13	FSM_A9	2.5-v	FSM alamat bis
E15	FSM_A10	2.5-v	FSM alamat bis
E16	FSM_A11	2.5-v	FSM alamat bis
F15	FSM_A12	2.5-v	FSM alamat bis
G14	FSM_A13	2.5-v	FSM alamat bis
F16	FSM_A14	2.5-v	FSM alamat bis
G13	FSM_A15	2.5-v	FSM alamat bis
G15	FSM_A16	2.5-v	FSM alamat bis
G12	FSM_A17	2.5-v	FSM alamat bis
G16	FSM_A18	2.5-v	FSM alamat bis
H14	FSM_A19	2.5-v	FSM alamat bis
H20	FSM_A20	2.5-v	FSM alamat bis
H13	FSM_A21	2.5-v	FSM alamat bis
H16	FSM_A22	2.5-v	FSM alamat bis
J13	FSM_A23	2.5-v	FSM alamat bis
J16	FSM_A24	2.5-v	FSM alamat bis
T2	FSM_A25	2.5-v	FSM alamat bis
P5	FSM_A26	2.5-v	FSM alamat bis
J14	FSM_D0	2.5-v	Bus data FSM
J15	FSM_D1	2.5-v	Bus data FSM
K16	FSM_D2	2.5-v	Bus data FSM
K13	FSM_D3	2.5-v	Bus data FSM
K15	FSM_D4	2.5-v	Bus data FSM
K14	FSM_D5	2.5-v	Bus data FSM
L16	FSM_D6	2.5-v	Bus data FSM
L11	FSM_D7	2.5-v	Bus data FSM
L15	FSM_D8	2.5-v	Bus data FSM
L12	FSM_D9	2.5-v	Bus data FSM
M16	FSM_D10	2.5-v	Bus data FSM
L13	FSM_D11	2.5-v	Bus data FSM
M15	FSM_D12	2.5-v	Bus data FSM
L14	FSM_D13	2.5-v	Bus data FSM
N16	FSM_D14	2.5-v	Bus data FSM

Tabel 2–4. MAX V CPLD 5M2210 Sistem Kontrol Piranti Pin-Out (Bagian 4 saka 5)

Papan Referensi (U13)	Skematis Sinyal jeneng	Aku/O Standar	Katrangan
M13	FSM_D15	2.5-v	Bus data FSM
B8	HSMA_PRSNTN	2.5-v	port HSMC saiki
L6	JTAG_5M2210_TDI	3.3-v	MAX V CPLD JTAG data rantai ing
M5	JTAG_5M2210_TDO	3.3-v	MAX V CPLD JTAG data chain metu
P3	JTAG_TCK	3.3-v	JTAG jam rantai
P11	M570_JAM	2.5-v	25-MHz jam kanggo ditempelake USB-Blaster II kanggo printah FACTORY ngirim
M1	M570_JTAG_EN	3.3-v	Sinyal kurang kanggo mateni USB-Blaster II sing dipasang
P10	MAX5_BEN0	2.5-v	FSM bus MAX V byte ngaktifake 0
R11	MAX5_BEN1	2.5-v	FSM bus MAX V byte ngaktifake 1
T12	MAX5_BEN2	2.5-v	FSM bus MAX V byte ngaktifake 2
N11	MAX5_BEN3	2.5-v	FSM bus MAX V byte ngaktifake 3
T11	MAX5_CLK	2.5-v	FSM bus MAX V jam
R10	MAX5_CSN	2.5-v	FSM bus MAX V chip pilih
M10	MAX5_OEN	2.5-v	FSM bus MAX V output ngaktifake
N10	MAX5_WEN	2.5-v	FSM bus MAX V nulis ngaktifake
E11	MAX_CONF_DONEN	2.5-v	Embedded USB-Blaster II konfigurasi rampung LED
A4	MAX_ERROR	2.5-v	LED kesalahan konfigurasi FPGA
A6	MAX_LOAD	2.5-v	Konfigurasi FPGA LED aktif
M9	MAX_RESETN	2.5-v	Tombol tekan reset MAX V
B7	OVERTEMP	2.5-v	Ngaktifake penggemar monitor suhu
D12	PGM_CONFIG	2.5-v	Muat gambar memori lampu kilat sing diidentifikasi dening LED PGM
B14	PGM_LED0	2.5-v	Memori lampu kilat PGM pilih indikator 0
C13	PGM_LED1	2.5-v	Memori lampu kilat PGM pilih indikator 1
B16	PGM_LED2	2.5-v	Memori lampu kilat PGM pilih indikator 2
B13	PGM_SEL	2.5-v	Ngalih PGM_LED[2:0] urutan LED
H4	PSAS_CSn	3.3-v	Pilih chip konfigurasi AS
G1	PSAS_DCLK	3.3-v	jam konfigurasi AS
G4	PSAS_CONF_DONE	3.3-v	konfigurasi AS rampung
H2	PSAS_CONFIGn	3.3-v	konfigurasi AS aktif
G5	PSAS_DATA1	3.3-v	data konfigurasi AS
H3	PSAS_DATA0_ASD0	3.3-v	data konfigurasi AS
J1	PSAS_CEn	3.3-v	chip konfigurasi AS ngaktifake
R12	SECURITY_MODE	2.5-v	DIP ngalih kanggo ditempelake USB-Blaster II kanggo ngirim printah PABRIK ing daya munggah
E7	SENSE_CS0N	2.5-v	Pilih chip monitor daya
A5	SENSE_SCK	2.5-v	Jam SPI monitor daya
D7	SENSE_SDI	2.5-v	Data SPI monitor daya ing
B6	SENSE_SDO	2.5-v	Power monitor data SPI metu

Tabel 2–4. MAX V CPLD 5M2210 Sistem Kontrol Piranti Pin-Out (Bagian 5 saka 5)

Papan Referensi (U13)	Skematis Sinyal jeneng	Aku/O Standar	Katrangan
M13	FSM_D15	2.5-v	Bus data FSM
B8	HSMA_PRSNTN	2.5-v	port HSMC saiki
L6	JTAG_5M2210_TDI	3.3-v	MAX V CPLD JTAG data rantai ing
M5	JTAG_5M2210_TDO	3.3-v	MAX V CPLD JTAG data chain metu
P3	JTAG_TCK	3.3-v	JTAG jam rantai
P11	M570_JAM	2.5-v	25-MHz jam kanggo ditempelake USB-Blaster II kanggo printah FACTORY ngirim
M1	M570_JTAG_EN	3.3-v	Sinyal kurang kanggo mateni USB-Blaster II sing dipasang
P10	MAX5_BEN0	2.5-v	FSM bus MAX V byte ngaktifake 0
R11	MAX5_BEN1	2.5-v	FSM bus MAX V byte ngaktifake 1
T12	MAX5_BEN2	2.5-v	FSM bus MAX V byte ngaktifake 2
N11	MAX5_BEN3	2.5-v	FSM bus MAX V byte ngaktifake 3
T11	MAX5_CLK	2.5-v	FSM bus MAX V jam
R10	MAX5_CSN	2.5-v	FSM bus MAX V chip pilih
M10	MAX5_OEN	2.5-v	FSM bus MAX V output ngaktifake
N10	MAX5_WEN	2.5-v	FSM bus MAX V nulis ngaktifake
E11	MAX_CONF_DONEN	2.5-v	Embedded USB-Blaster II konfigurasi rampung LED
A4	MAX_ERROR	2.5-v	LED kesalahan konfigurasi FPGA
A6	MAX_LOAD	2.5-v	Konfigurasi FPGA LED aktif
M9	MAX_RESETN	2.5-v	Tombol tekan reset MAX V
B7	OVERTEMP	2.5-v	Ngaktifake penggemar monitor suhu
D12	PGM_CONFIG	2.5-v	Muat gambar memori lampu kilat sing diidentifikasi dening LED PGM
B14	PGM_LED0	2.5-v	Memori lampu kilat PGM pilih indikator 0
C13	PGM_LED1	2.5-v	Memori lampu kilat PGM pilih indikator 1
B16	PGM_LED2	2.5-v	Memori lampu kilat PGM pilih indikator 2
B13	PGM_SEL	2.5-v	Ngalih PGM_LED[2:0] urutan LED
H4	PSAS_CSn	3.3-v	Pilih chip konfigurasi AS
G1	PSAS_DCLK	3.3-v	jam konfigurasi AS
G4	PSAS_CONF_DONE	3.3-v	konfigurasi AS rampung
H2	PSAS_CONFIGn	3.3-v	konfigurasi AS aktif
G5	PSAS_DATA1	3.3-v	data konfigurasi AS
H3	PSAS_DATA0_ASD0	3.3-v	data konfigurasi AS
J1	PSAS_CEn	3.3-v	chip konfigurasi AS ngaktifake
R12	SECURITY_MODE	2.5-v	DIP ngalih kanggo ditempelake USB-Blaster II kanggo ngirim printah PABRIK ing daya munggah
E7	SENSE_CS0N	2.5-v	Pilih chip monitor daya
A5	SENSE_SCK	2.5-v	Jam SPI monitor daya
D7	SENSE_SDI	2.5-v	Data SPI monitor daya ing
B6	SENSE_SDO	2.5-v	Power monitor data SPI metu

Konfigurasi FPGA

Bagean iki njlèntrèhaké cara pemrograman piranti FPGA, flash memory, lan MAX V CPLD 5M2210 System Controller sing didhukung dening papan pangembangan Cyclone V E FPGA.

Papan pangembangan FPGA Cyclone V E ndhukung metode konfigurasi ing ngisor iki:

• Embedded USB-Blaster II minangka cara standar kanggo ngonfigurasi FPGA nggunakake Quartus II Programmer ing JTAG mode nganggo kabel USB sing diwenehake.
•  Download memori lampu kilat kanggo konfigurasi FPGA nggunakake gambar sing disimpen saka memori lampu kilat ing salah siji daya-up utawa mencet tombol konfigurasi program push (S1).
• USB-Blaster eksternal kanggo konfigurasi FPGA nggunakake USB-Blaster eksternal sing nyambung menyang JTAG header rantai (J4).
• Piranti EPCQ kanggo konfigurasi FPGA serial utawa kotak-serial sing ndhukung skema konfigurasi AS x1 utawa AS x4.

FPGA Programming liwat Embedded USB-Blaster II
Cara konfigurasi iki ngleksanakake konektor USB tipe-B (J10), piranti USB 2.0 PHY (U18), lan Altera MAX II CPLD EPM570GF100I5N (U16) kanggo ngidini konfigurasi FPGA nggunakake kabel USB. Kabel USB iki nyambung langsung ing antarane konektor USB tipe-B ing papan lan port USB PC sing nganggo piranti lunak Quartus II.
USB-Blaster II sing dipasang ing MAX II CPLD EPM570GF100I5N biasane nguwasani JTAG rante.

Gambar 2-3 nggambarake JTAG rante.

Ing JTAG chain kontrol ngalih DIP (SW2) kontrol jumpers ditampilake ing Figure 2-3.
Kanggo nyambungake piranti utawa antarmuka ing rantai, saklar sing cocog kudu ana ing posisi OFF. Geser kabeh ngalih menyang posisi ON mung duwe FPGA ing chain.

Pengontrol Sistem MAX V CPLD 5M2210 kudu ana ing JTAG chain kanggo nggunakake sawetara antarmuka GUI.

Tabel 2-5 nampilake jeneng sinyal skematis USB 2.0 PHY lan nomer pin Cyclone VE FPGA sing cocog.

Tabel 2–5. Jeneng lan Fungsi Sinyal Skema USB 2.0 PHY (Bagian 1 saka 2)

Referensi Papan (U18)	Skematis Sinyal jeneng	Siklon VE Nomer Pin FPGA	Aku/O Standar	Katrangan
C1	24M_XTALIN	—	3.3-v	Input osilator kristal
C2	24M_XTALOUT	—	3.3-v	output osilator kristal
E1	FX2_D_N	—	3.3-v	Data USB 2.0 PHY
E2	FX2_D_P	—	3.3-v	Data USB 2.0 PHY
H7	FX2_FLAGA	—	3.3-v	Status output budak FIFO

Tabel 2–5. Jeneng lan Fungsi Sinyal Skema USB 2.0 PHY (Bagian 2 saka 2)

Referensi Papan (U18)	Skematis Sinyal jeneng	Siklon VE Nomer Pin FPGA	Aku/O Standar	Katrangan
G7	FX2_FLAGB	—	3.3-v	Status output budak FIFO
H8	FX2_FLAGC	—	3.3-v	Status output budak FIFO
G6	FX2_PA1	—	3.3-v	Antarmuka USB 2.0 PHY port A
F8	FX2_PA2	—	3.3-v	Antarmuka USB 2.0 PHY port A
F7	FX2_PA3	—	3.3-v	Antarmuka USB 2.0 PHY port A
F6	FX2_PA4	—	3.3-v	Antarmuka USB 2.0 PHY port A
C8	FX2_PA5	—	3.3-v	Antarmuka USB 2.0 PHY port A
C7	FX2_PA6	—	3.3-v	Antarmuka USB 2.0 PHY port A
C6	FX2_PA7	—	3.3-v	Antarmuka USB 2.0 PHY port A
H3	FX2_PB0	—	3.3-v	Antarmuka USB 2.0 PHY port B
F4	FX2_PB1	—	3.3-v	Antarmuka USB 2.0 PHY port B
H4	FX2_PB2	—	3.3-v	Antarmuka USB 2.0 PHY port B
G4	FX2_PB3	—	3.3-v	Antarmuka USB 2.0 PHY port B
H5	FX2_PB4	—	3.3-v	Antarmuka USB 2.0 PHY port B
G5	FX2_PB5	—	3.3-v	Antarmuka USB 2.0 PHY port B
F5	FX2_PB6	—	3.3-v	Antarmuka USB 2.0 PHY port B
H6	FX2_PB7	—	3.3-v	Antarmuka USB 2.0 PHY port B
A8	FX2_PD0	—	3.3-v	Antarmuka USB 2.0 PHY port D
A7	FX2_PD1	—	3.3-v	Antarmuka USB 2.0 PHY port D
B6	FX2_PD2	—	3.3-v	Antarmuka USB 2.0 PHY port D
A6	FX2_PD3	—	3.3-v	Antarmuka USB 2.0 PHY port D
B3	FX2_PD4	—	3.3-v	Antarmuka USB 2.0 PHY port D
A3	FX2_PD5	—	3.3-v	Antarmuka USB 2.0 PHY port D
C3	FX2_PD6	—	3.3-v	Antarmuka USB 2.0 PHY port D
A2	FX2_PD7	—	3.3-v	Antarmuka USB 2.0 PHY port D
B8	FX2_RESETN	V21	3.3-v	Semat USB-Blaster hard reset
F3	FX2_SCL	—	3.3-v	Jam serial USB 2.0 PHY
G3	FX2_SDA	—	3.3-v	Data serial USB 2.0 PHY
A1	FX2_SLRDN	—	3.3-v	Maca strobo kanggo abdi FIFO
B1	FX2_SLWRN	—	3.3-v	Tulis strobo kanggo abdi FIFO
B7	FX2_WAKEUP	—	3.3-v	Sinyal wake USB 2.0 PHY
G2	USB_CLK	AA23	3.3-v	Jam antarmuka USB 2.0 PHY 48-MHz

Pemrograman FPGA saka Flash Memory

Program memori flash bisa liwat macem-macem cara. Cara standar yaiku nggunakake desain pabrik—Portal Update Papan. Desain iki ditempelake webserver, kang serves Board Update Portal web kaca. Ing web kaca ngidini sampeyan milih desain FPGA anyar kalebu hardware, piranti lunak, utawa loro-lorone ing S-Record standar industri. File (.flash) lan nulis desain kanggo kaca hardware pangguna (kaca 1) saka memori lampu kilat liwat jaringan.

Cara sekunder yaiku nggunakake desain parallel flash loader (PFL) sing wis dibangun ing kit pangembangan. Papan pangembangan ngetrapake megafungsi Altera PFL kanggo pemrograman memori lampu kilat. Megafungsi PFL minangka blok logika sing diprogram dadi piranti logika Altera sing bisa diprogram (FPGA utawa CPLD). Fungsi PFL minangka sarana kanggo nulis menyang piranti memori lampu kilat sing kompatibel. Desain sing wis dibangun iki ngemot megafungsi PFL sing ngidini sampeyan nulis kaca 0, kaca 1, utawa area memori lampu kilat liyane liwat antarmuka USB nggunakake piranti lunak Quartus II. Cara iki digunakake kanggo mulihake papan pangembangan menyang setelan gawan pabrik.

Cara liya kanggo program memori lampu kilat uga bisa digunakake, kalebu prosesor Nios® II.

Kanggo informasi luwih lengkap babagan prosesor Nios II, deleng kaca Prosesor Nios II saka Altera websitus.
Ing salah siji daya-up utawa kanthi mencet tombol push konfigurasi program, PGM_CONFIG (S1), MAX V CPLD 5M2210 System Controller PFL ngatur FPGA saka memori lampu kilat. Megafungsi PFL maca data 16-dicokot saka memori lampu kilat lan ngowahi menyang format podo pasif cepet (FPP). Data 16-bit iki banjur ditulis menyang pin konfigurasi khusus ing FPGA sajrone konfigurasi.
Mencet tombol push PGM_CONFIG (S1) mbukak FPGA karo kaca hardware adhedhasar PGM_LED [2:0] (D25, D26, D27) murup. Tabel 2-6 nampilake rancangan sing dimuat nalika sampeyan menet tombol PGM_CONFIG.

Tabel 2–6. Setelan PGM_LED (1)

PGM_LED0 (D25)	PGM_LED1 (D26)	PGM_LED2 (D27)	Desain
ON	OFF	OFF	Hardware pabrik
OFF	ON	OFF	Hardware pangguna 1
OFF	OFF	ON	Hardware pangguna 2

Gambar 2-4 nuduhake konfigurasi PFL.

Kanggo informasi luwih lengkap babagan topik ing ngisor iki, waca dokumen kasebut:

• Portal Update Papan, desain PFL, lan panyimpenan peta memori lampu kilat, deleng Pandhuan Pangguna Kit Pangembangan Cyclone V E FPGA.
• PFL megafunction, deleng Parallel Flash Loader Megafunction User Guide.

Pemrograman FPGA liwat USB-Blaster Eksternal
Ing JTAG chain header menehi cara liyane kanggo configuring FPGA nggunakake piranti USB-Blaster external karo Quartus II Programmer mlaku ing PC. Kanggo nyegah perselisihan antarane JTAG master, USB-Blaster sing dipasang kanthi otomatis dipateni nalika sampeyan nyambungake USB-Blaster eksternal menyang JTAG rantai liwat JTAG header chain.

Pemrograman FPGA nggunakake EPCQ
Piranti ECPQ murah kanthi memori non-molah malih nduweni antarmuka enem pin sing prasaja lan faktor wangun cilik. ECPQ ndhukung mode AS x1 lan x4. Kanthi gawan, papan iki nduweni setelan skema konfigurasi FPP. Kanggo nyetel skema konfigurasi menyang mode AS, resistor rework kudu rampung. Ngatur setelan MSEL nggunakake MSEL DIP ngalih (SW1) kanggo ngganti rencana konfigurasi.

Gambar 2-5 nuduhake sambungan antarane EPCQ lan FPGA Cyclone VE.

Gambar 2–5. Konfigurasi EPCQ

Unsur Status
Papan pangembangan kalebu LED status. Bagian iki njlèntrèhaké unsur status.

Tabel 2-7 nampilake referensi papan LED, jeneng, lan deskripsi fungsi.

Tabel 2–7. LED Khusus Papan (Bagian 1 saka 2)

Papan Referensi	Skematis Sinyal jeneng	Aku/O Standar	Katrangan
D35	daya	5.0-v	LED biru. Madhangi nalika daya 5.0 V aktif.
D19	MAX_CONF_DONEn	2.5-v	LED ijo. Madhangi nalika FPGA kasil dikonfigurasi. Didorong dening Pengontrol Sistem MAX V CPLD 5M2210.
D17	MAX_ERROR	2.5-v	LED abang. Madhangi nalika MAX V CPLD 5M2210 System Controller gagal kanggo ngatur FPGA. Didorong dening Pengontrol Sistem MAX V CPLD 5M2210.
D18	MAX_LOAD	2.5-v	LED ijo. Madhangi nalika MAX V CPLD 5M2210 System Controller aktif ngatur FPGA. Didorong dening Pengontrol Sistem MAX V CPLD 5M2210.
D25 D26 D27	PGM_LED[0] PGM_LED[1] PGM_LED[2]	2.5-v	LED ijo. Madhangi kanggo nunjukake kaca hardware sing dimuat saka memori lampu kilat nalika sampeyan menet tombol push PGM_SEL.

Tabel 2–7. LED Khusus Papan (Bagian 2 saka 2)

Papan Referensi	Skematis Sinyal jeneng	Aku/O Standar	Katrangan
D11, D12 D13, D14	JTAG_RX, JTAG_TX SC_RX, SC_TX	2.5-v	LED ijo. Madhangi kanggo nuduhake USB-Blaster II nampa lan ngirim kegiatan.
D1	ENETA_LED_TX	2.5-v	LED ijo. Madhangi kanggo nuduhake kegiatan ngirim PHY Ethernet. Didorong dening Marvell 88E1111 PHY.
D2	ENETA_LED_RX	2.5-v	LED ijo. Madhangi kanggo nuduhake Ethernet PHY nampa kegiatan. Didorong dening Marvell 88E1111 PHY.
D5	ENETA_LED_LINK10	2.5-v	LED ijo. Padhang kanggo nuduhake Ethernet disambung ing 10 Mbps kacepetan sambungan. Didorong dening Marvell 88E1111 PHY.
D4	ENETA_LED_LINK100	2.5-v	LED ijo. Padhang kanggo nuduhake Ethernet disambung ing 100 Mbps kacepetan sambungan. Didorong dening Marvell 88E1111 PHY.
D3	ENETA_LED_LINK1000	2.5-v	LED ijo. Padhang kanggo nuduhake Ethernet disambung ing 1000 Mbps kacepetan sambungan. Didorong dening Marvell 88E1111 PHY.
D19	ENETB_LED_TX	2.5-v	LED ijo. Madhangi kanggo nuduhake kegiatan ngirim Ethernet PHY B. Didorong dening Marvell 88E1111 PHY.
D22	ENETB_LED_RX	2.5-v	LED ijo. Madhangi kanggo nuduhake Ethernet PHY B nampa aktivitas. Didorong dening Marvell 88E1111 PHY.
D24	ENETB_LED_LINK10	2.5-v	LED ijo. Padhang kanggo nunjukaké Ethernet B disambung ing 10 Mbps kacepetan sambungan. Didorong dening Marvell 88E1111 PHY.
D20	ENETB_LED_LINK100	2.5-v	LED ijo. Padhang kanggo nunjukaké Ethernet B disambung ing 100 Mbps kacepetan sambungan. Didorong dening Marvell 88E1111 PHY.
D21	ENETB_LED_LINK1000	2.5-v	LED ijo. Padhang kanggo nunjukaké Ethernet B disambung ing 1000 Mbps kacepetan sambungan. Didorong dening Marvell 88E1111 PHY.
D15, D16	USB_UART_TX_TOGGLE, USB_UART_RX_TOGGLE	2.5-v	LED ijo. Madhangi kanggo nuduhake USB_UART nampa lan ngirim kegiatan.
D23, D24	UART_RXD_LED, UART_TXD_LED	2.5-v	LED ijo. Madhangi kanggo nuduhake UART nampa lan ngirim kegiatan.
D3	HSMA_PRSNTn	3.3-v	LED ijo. Madhangi nalika port HSMC duwe papan utawa kabel sing dipasang kaya pin 160 dadi lemah. Didorong dening kertu tambahan.

Setup Elements
Papan pangembangan kalebu sawetara macem-macem unsur persiyapan. Bagean iki nerangake unsur persiyapan ing ngisor iki:

• Setelan Papan ngalih DIP
• JTAG setelan DIP ngalih
• tombol push reset CPU
• Tombol tekan reset MAX V
• Tombol tekan konfigurasi program
• Program pilih tombol tekan

Kanggo informasi luwih lengkap babagan setelan gawan saka ngalih DIP, waca Pandhuan Pangguna Kit Pangembangan Cyclone VE FPGA.

Papan Setelan DIP Ngalih
Setelan papan DIP switch (SW4) kontrol macem-macem fitur khusus kanggo Papan lan MAX V CPLD 5M2210 System Controller desain logika. Tabel 2-8 nampilake kontrol lan deskripsi switch.

Tabel 2–8. Papan Setelan DIP Ngalih Kontrol

Ngalih	Skematis Sinyal jeneng	Katrangan
1	CLK_SEL	ON : Pilih jam osilator sing bisa diprogram OFF : Pilih jam input SMA
2	CLK_ENABLE	ON: Pateni osilator on-board OFF: Aktifake osilator on-board
3	FACTORY_LOAD	ON: Muat desain pangguna saka lampu kilat nalika daya munggah OFF: Muat desain pabrik saka lampu kilat nalika daya munggah
4	SECURITY_MODE	ON: USB-Blaster II sing dipasangake ngirim printah PABRIK kanthi daya munggah. OFF: Embedded USB-Blaster II ora ngirim printah PABRIK nalika daya munggah.

JTAG Kontrol rantai DIP Switch
Ing JTAG saklar DIP kontrol rantai (SW2) mbusak utawa kalebu piranti ing JTAG rante. Siklon V E FPGA tansah ana ing JTAG rante. Tabel 2-9 nampilake kontrol switch lan katrangane.

Tabel 2–9. JTAG Kontrol rantai DIP Switch

Ngalih	Skematis Sinyal jeneng	Katrangan
1	5M2210_JTAG_EN	ON : Bypass MAX V CPLD 5M2210 System Controller OFF: MAX V CPLD 5M2210 System Controller in-chain
2	HSMC_JTAG_EN	ON: Bypass HSMC port OFF: HSMC port in-chain
3	FAN_FORCE_ON	ON: Aktifake penggemar OFF: Mateni kipas angin
4	DILIH	dilindhungi

Tombol Push Reset CPU
Tombol push reset CPU, CPU_RESETn (S4), minangka input menyang pin Cyclone V E FPGA DEV_CLRn lan I / O mbukak saluran saka Pengontrol Sistem MAX V CPLD. Tombol push iki minangka reset standar kanggo logika FPGA lan CPLD. Pengontrol Sistem MAX V CPLD 5M2210 uga nyopir tombol push iki sajrone power-on-reset (POR).

Tombol Push Reset MAX V
Tombol push reset MAX V, MAX_RESETn (S3), minangka input menyang Pengontrol Sistem MAX V CPLD 5M2210. Tombol push iki minangka reset standar kanggo logika CPLD.

Tombol Tekan Konfigurasi Program
Tombol push konfigurasi program, PGM_CONFIG (S1), minangka input kanggo MAX V CPLD 5M2210 System Controller. Input iki meksa konfigurasi ulang FPGA saka memori lampu kilat. Lokasi ing memori lampu kilat adhedhasar setelan PGM_LED [2:0], sing dikontrol dening tombol pilih program, PGM_SEL. Setelan sing bener kalebu PGM_LED0, PGM_LED1, utawa PGM_LED2 ing telung kaca ing memori lampu kilat sing ditrapake kanggo desain FPGA.

Program Pilih Push Button
Tombol push pilih program, PGM_SEL (S2), minangka input menyang Pengontrol Sistem MAX V CPLD 5M2210. Tombol push iki ngowahi urutan PGM_LED [2:0] sing milih lokasi ing memori lampu kilat digunakake kanggo ngatur FPGA. Deleng Tabel 2–6 kanggo definisi urutan PGM_LED [2:0].

Sirkuit Jam
Bagean iki nggambarake input lan output jam papan.

Osilator On-Board
Papan pangembangan kalebu osilator kanthi frekuensi 50-MHz, 100-MHz, lan osilator sing bisa diprogram.

Gambar 2–6 nuduhake frekuensi standar kabeh jam eksternal menyang papan pangembangan FPGA Cyclone VE.

Gambar 2–6. Siklon VE FPGA Papan Pangembangan Jam

Tabel 2-10 nampilake osilator, standar I/O, lan voltages dibutuhake kanggo papan pangembangan.

Tabel 2–10. Osilator On-Board

Sumber	Skematis Sinyal jeneng	Frekuensi	Aku/O Standar	Siklon VE Nomer Pin FPGA	Aplikasi
U4	CLKIN_50_FPGA_TOP	50.000 MHz	Single-Ended	L14	Pinggir ndhuwur lan tengen
	CLKIN_50_FPGA_RIGHT			P22
X3	CLK_CONFIG	100.000 MHz	2.5V CMOS	—	Konfigurasi FPGA cepet
X1 lan U3 (buffer)	DIFF_CLKIN_TOP_125_P	125.000 MHz	LVDS	L15	Sisih ndhuwur lan ngisor
	DIFF_CLKIN_TOP_125_N			K15
	DIFF_CLKIN_BOT_125_P			AB17
	DIFF_CLKIN_BOT_125_N			AB18

Input/Output Jam Off-Board
Papan pangembangan duwe jam input lan output sing bisa didorong menyang papan. Jam output bisa diprogram menyang tingkat sing beda-beda lan standar I / O miturut spesifikasi piranti FPGA.

Tabel 2-11 nampilake input jam kanggo papan pangembangan.

Tabel 2–11. Input Jam Off-Board

Sumber	Sinyal Skema jeneng	Aku/O Standar	Siklon V E Pin FPGA Nomer	Katrangan
SMA	CLKIN_SMA_P	LVDS	—	Input menyang LVDS penggemar-metu buffer.
	CLKIN_SMA_N	LVDS	—
Samtec HSMC	HSMA_CLK_IN0	2.5-v	AB16	Input siji-rampung saka kabel utawa papan HSMC sing diinstal.
Samtec HSMC	HSMA_CLK_IN_P1	LVDS/2.5-V	AB14	Input LVDS saka kabel utawa papan HSMC sing diinstal. Bisa uga ndhukung input 2x LVTTL.
	HSMA_CLK_IN_N1	LVDS/LVTTL	AC14
Samtec HSMC	HSMA_CLK_IN_P2	LVDS/LVTTL	Y15	Input LVDS saka kabel utawa papan HSMC sing diinstal. Bisa uga ndhukung input 2x LVTTL.
	HSMA_CLK_IN_N2	LVDS/LVTTL	AA15

Tabel 2-12 nampilake output jam kanggo papan pangembangan.

Tabel 2–12. Output Jam Off-Board

Sumber	Sinyal Skema jeneng	Aku/O Standar	Siklon V E Pin FPGA Nomer	Katrangan
Samtec HSMC	HSMA_CLK_OUT0	2.5V CMOS	AJ14	Output CMOS FPGA (utawa GPIO)
Samtec HSMC	HSMA_CLK_OUT_P1	LVDS/2.5V CMOS	AE22	output LVDS. Bisa uga ndhukung 2x output CMOS.
	HSMA_CLK_OUT_N1	LVDS/2.5V CMOS	AF23
Samtec HSMC	HSMA_CLK_OUT_P2	LVDS/2.5V CMOS	AG23	output LVDS. Bisa uga ndhukung 2x output CMOS.
	HSMA_CLK_OUT_N2	LVDS/2.5V CMOS	AH22
SMA	CLKOUT_SMA	2.5V CMOS	F9	Output CMOS FPGA (utawa GPIO)

Input/Output Pangguna Umum
Bagean iki nggambarake antarmuka I/O pangguna menyang FPGA, kalebu tombol push, switch DIP, LED, lan LCD karakter.

Tombol Push sing ditemtokake pangguna
Papan pangembangan kalebu telung tombol push sing ditemtokake pangguna. Kanggo informasi babagan sistem lan tombol push reset aman, deleng "Elemen Persiyapan" ing kaca 2–16. Referensi papan S5, S6, S7, lan S8 minangka tombol push kanggo ngontrol desain FPGA sing dimuat menyang piranti FPGA Cyclone VE. Nalika sampeyan menet terus ngalih, pin piranti disetel kanggo logika 0; nalika sampeyan ngeculake ngalih, pin piranti disetel kanggo logika 1. Ora ana fungsi Papan-tartamtu kanggo iki tombol push pangguna umum.

Tabel 2-13 nampilake jeneng sinyal skema tombol push sing ditemtokake pangguna lan nomer pin Cyclone VE FPGA sing cocog.

Tabel 2–13. Jeneng lan Fungsi Sinyal Skema Tombol Push Ditetepake Panganggo

Papan Referensi	Skematis Sinyal jeneng	Siklon VE FPGA Pin Nomer	Aku/O Standar
S5	USER_PB0	AB12	2.5-v
S6	USER_PB1	AB13	2.5-v
S7	USER_PB2	AF13	2.5-v
S8	USER_PB3	AG12	2.5-v

Ngalih DIP sing ditemtokake pangguna
Papan referensi SW3 punika papat-pin DIP ngalih. Ngalih iki ditetepake pangguna lan nyedhiyakake kontrol input FPGA tambahan. Nalika saklar ing posisi OFF, logika 1 dipilih. Nalika saklar ing posisi ON, logika 0 dipilih. Ora ana fungsi khusus papan kanggo ngalih iki.

Tabel 2-14 nampilake jeneng sinyal skema switch DIP sing ditemtokake pangguna lan nomer pin Cyclone VE FPGA sing cocog.

Tabel 2–14. Jeneng lan Fungsi Sinyal DIP Ditetepake pangguna

Papan Referensi	Skematis Sinyal jeneng	Siklon VE FPGA Pin Nomer	Aku/O Standar
S5	USER_PB0	AB12	2.5-v
S6	USER_PB1	AB13	2.5-v
S7	USER_PB2	AF13	2.5-v
S8	USER_PB3	AG12	2.5-v

Pangguna-Ditetepake LED
Papan pangembangan kalebu LED sing ditetepake pangguna umum lan HSMC. Bagean iki nggambarake kabeh LED sing ditetepake pangguna. Kanggo informasi babagan LED khusus utawa status papan, deleng "Elemen Status" ing kaca 2–15.

Umum LED
Referensi Papan D28 liwat D31 yaiku papat LED sing ditemtokake pangguna. Sinyal status lan debugging didorong menyang LED saka rancangan sing dimuat menyang Siklon V E FPGA. Nyopir logika 0 ing port I/O nguripake LED nalika nyopir logika 1 mateni LED. Ora ana fungsi khusus papan kanggo LED kasebut.

Tabel 2-15 nampilake jeneng sinyal skematis LED umum lan nomer pin FPGA Cyclone VE sing cocog.

Tabel 2–15. Jeneng lan Fungsi Sinyal Skema LED Umum

Papan Referensi	Skematis Jeneng Sinyal	Siklon V E FPGA Nomer Pin	Aku/O Standar
D28	USER_LED0	AK3	2.5-v
D29	USER_LED1	AJ4	2.5-v
D30	USER_LED2	AJ5	2.5-v
D31	USER_LED3	AK6	2.5-v

HSMC LED
Referensi Papan D20 lan D21 minangka LED kanggo port HSMC. Ora ana fungsi papan khusus kanggo LED HSMC. LED labeled TX lan RX, lan dimaksudaké kanggo tampilan aliran data menyang lan saka daughtercards disambungake. LED didorong dening piranti FPGA Cyclone V E.

Tabel 2-16 nampilake jeneng sinyal skematis LED HSMC lan nomer pin FPGA Cyclone VE sing cocog.

Tabel 2–16. Jeneng lan Fungsi Sinyal Skema LED HSMC

Papan Referensi	Skematis Jeneng Sinyal	Siklon VE FPGA Pin Nomer	Aku/O Standar
D1	HSMC_RX_LED	AH12	2.5-v
D2	HSMC_TX_LED	AH11	2.5-v

LCD karakter
Papan pangembangan kalebu header baris ganda 14-pin 0.1″ pitch sing nyambung menyang LCD karakter Lumex 2 baris × 16 karakter. LCD karakter nduweni wadhah 14-pin sing dipasang langsung menyang header 14-pin papan, saengga bisa dicopot kanthi gampang kanggo ngakses komponen ing layar. Sampeyan uga bisa nggunakake header kanggo debugging utawa tujuan liyane.

Tabel 2-17 ngringkes tugas pin LCD karakter. Jeneng sinyal lan arah relatif kanggo piranti FPGA Cyclone VE.

Tabel 2–17. Tugas Pin LCD Karakter, Jeneng Sinyal Skema, lan Fungsi

Papan Referensi (J14)	Jeneng Sinyal Skema	Siklon V E FPGA Nomer Pin	Aku/O Standar	Katrangan
7	LCD_DATA0	AJ7	2.5-v	LCD data bus
8	LCD_DATA1	AK7	2.5-v	LCD data bus
9	LCD_DATA2	AJ8	2.5-v	LCD data bus
10	LCD_DATA3	AK8	2.5-v	LCD data bus
11	LCD_DATA4	AF9	2.5-v	LCD data bus
12	LCD_DATA5	AG9	2.5-v	LCD data bus
13	LCD_DATA6	AH9	2.5-v	LCD data bus
14	LCD_DATA7	AJ9	2.5-v	LCD data bus

Tabel 2–17. Tugas Pin LCD Karakter, Jeneng Sinyal Skema, lan Fungsi

Papan Referensi (J14)	Jeneng Sinyal Skema	Siklon V E FPGA Nomer Pin	Aku/O Standar	Katrangan
4	LCD_D_Cn	AK11	2.5-v	data LCD utawa printah pilih
5	LCD_WEn	AK10	2.5-v	LCD nulis ngaktifake
6	LCD_CSn	AJ12	2.5-v	Pilih chip LCD

Tabel 2-18 nampilake definisi pin LCD, lan minangka kutipan saka lembar data Lumex.

Tabel 2–18. Definisi lan Fungsi LCD Pin

Pin Nomer	Simbol	tingkat	Fungsi
1	VDD	—	sumber daya	5 V
2	VSS	—		GND (0 V)
3	V0	—		Kanggo LCD drive
4	RS	H/L	Register pilih sinyal H: Input data L: Input instruksi
5	R/W	H/L	H: Data maca (modul menyang MPU) L: Tulis data (MPU menyang modul)
6	E	H, H nganti L	Aktifake
7–14	DB0–DB7	H/L	Data bus - piranti lunak sing bisa dipilih mode 4-bit utawa 8-bit

Kanggo informasi luwih lengkap kayata wektu, peta karakter, pedoman antarmuka, lan dokumentasi liyane sing gegandhengan, bukak www.lumex.com.

Debug Header
Papan pangembangan iki kalebu rong header debug 2 × 8 kanggo tujuan debug. Rute FPGA I/Os langsung menyang header kanggo testing desain, debugging, utawa verifikasi cepet.

Tabel 2-19 ngringkes tugas pin header debug, jeneng sinyal, lan fungsi.

Tabel 2–19. Tugas Pin Header Debug, Jeneng Sinyal Skema, lan Fungsi (Bagian 1 saka 2)

Papan Referensi	Sinyal Skema jeneng	Siklon V E FPGA Nomer Pin	Aku/O Standar	Katrangan
Debug Header (J15)
1	HEADER_D0	H21	1.5-v	Sinyal siji-rampung mung kanggo tujuan debug
5	HEADER_D1	G21	1.5-v	Sinyal siji-rampung mung kanggo tujuan debug
9	HEADER_D2	G22	1.5-v	Sinyal siji-rampung mung kanggo tujuan debug
13	HEADER_D3	E26	1.5-v	Sinyal siji-rampung mung kanggo tujuan debug
4	HEADER_D4	E25	1.5-v	Sinyal siji-rampung mung kanggo tujuan debug
8	HEADER_D5	C27	1.5-v	Sinyal siji-rampung mung kanggo tujuan debug
12	HEADER_D6	C26	1.5-v	Sinyal siji-rampung mung kanggo tujuan debug

Tabel 2–19. Tugas Pin Header Debug, Jeneng Sinyal Skema, lan Fungsi (Bagian 2 saka 2)

Papan Referensi	Sinyal Skema jeneng	Siklon V E FPGA Nomer Pin	Aku/O Standar	Katrangan
16	HEADER_D7	B27	1.5-v	Sinyal siji-rampung mung kanggo tujuan debug
Debug Header (J16)
1 lan 2	HEADER_P0 lan HEADER_N0	H25 lan H26	2.5-v	Sinyal pseudo-diferensial mung kanggo tujuan debug
3 lan 4	HEADER_P1 lan HEADER_N1	P20 lan N20	2.5-v	Sinyal pseudo-diferensial mung kanggo tujuan debug
7 lan 8	HEADER_P2 lan HEADER_N2	J22 lan J23	2.5-v	Sinyal pseudo-diferensial mung kanggo tujuan debug
9 lan 10	HEADER_P3 lan HEADER_N3	D28 lan D29	2.5-v	Sinyal pseudo-diferensial mung kanggo tujuan debug
13 lan 14	HEADER_P4 lan HEADER_N4	E27 lan D27	2.5-v	Sinyal pseudo-diferensial mung kanggo tujuan debug
15 lan 16	HEADER_P5 lan HEADER_N5	H24 lan J25	2.5-v	Sinyal pseudo-diferensial mung kanggo tujuan debug

Komponen lan Antarmuka
Bagean iki njlèntrèhaké bandar komunikasi Papan pembangunan lan kertu antarmuka relatif kanggo piranti FPGA Cyclone VE. Papan pangembangan ndhukung port komunikasi ing ngisor iki:

• RS-232 Serial UART
• 10/100/1000 Ethernet
• HSMC
• USB UART

10/100/1000 Ethernet
Papan pembangunan ndhukung loro 10/100/1000 basa-T Ethernet nggunakake loro external Marvell 88E1111 PHY lan Altera Triple-Speed ​​Ethernet MegaCore fungsi MAC. Antarmuka PHY-to-MAC nggunakake antarmuka RGMII. Fungsi MAC kudu diwenehake ing FPGA kanggo aplikasi jaringan khas. Marvell 88E1111 PHY nggunakake ril daya 2.5-V lan 1.0-V lan mbutuhake jam referensi 25-MHz sing didorong saka osilator khusus. PHY antarmuka kanggo model RJ45 karo Magnetik internal sing bisa digunakake kanggo nyopir garis tembaga karo lalu lintas Ethernet.

Gambar 2-7 nuduhake antarmuka RGMII antarane FPGA (MAC) lan Marvell 88E1111 PHY.

Gambar 2–7. Antarmuka RGMII antarane FPGA (MAC) lan Marvell 88E1111 PHY

Tabel 2-20 nampilake tugas pin antarmuka Ethernet PHY

Tabel 2–20. Tugas Ethernet PHY Pin, Jeneng Sinyal lan Fungsi (Bagian 1 saka 3)

Papan Referensi	Sinyal Skema jeneng	Siklon V E FPGA Nomer Pin	Aku/O Standar	Katrangan
16	HEADER_D7	B27	1.5-v	Sinyal siji-rampung mung kanggo tujuan debug
Debug Header (J16)
1 lan 2	HEADER_P0 lan HEADER_N0	H25 lan H26	2.5-v	Sinyal pseudo-diferensial mung kanggo tujuan debug
3 lan 4	HEADER_P1 lan HEADER_N1	P20 lan N20	2.5-v	Sinyal pseudo-diferensial mung kanggo tujuan debug
7 lan 8	HEADER_P2 lan HEADER_N2	J22 lan J23	2.5-v	Sinyal pseudo-diferensial mung kanggo tujuan debug
9 lan 10	HEADER_P3 lan HEADER_N3	D28 lan D29	2.5-v	Sinyal pseudo-diferensial mung kanggo tujuan debug
13 lan 14	HEADER_P4 lan HEADER_N4	E27 lan D27	2.5-v	Sinyal pseudo-diferensial mung kanggo tujuan debug
15 lan 16	HEADER_P5 lan HEADER_N5	H24 lan J25	2.5-v	Sinyal pseudo-diferensial mung kanggo tujuan debug

Tabel 2–20. Tugas Ethernet PHY Pin, Jeneng Sinyal lan Fungsi (Bagian 2 saka 3)

Papan Referensi	Skematis Sinyal jeneng	Siklon V E FPGA Nomer Pin	Aku/O Standar	Katrangan
33	ENETA_MDI_P1	—	2.5-V CMOS	Antarmuka gumantung media
34	ENETA_MDI_N1	—	2.5-V CMOS	Antarmuka gumantung media
39	ENETA_MDI_P2	—	2.5-V CMOS	Antarmuka gumantung media
41	ENETA_MDI_N2	—	2.5-V CMOS	Antarmuka gumantung media
42	ENETA_MDI_P3	—	2.5-V CMOS	Antarmuka gumantung media
43	ENETA_MDI_N3	—	2.5-V CMOS	Antarmuka gumantung media
Ethernet PHY B (U11)
8	ENETB_GTX_CLK	E28	2.5-V CMOS	125-MHz RGMII ngirim jam
23	ENETB_INTN	K22	2.5-V CMOS	Manajemen bis ngganggu
60	ENETB_LED_DUPLEX	—	2.5-V CMOS	Duplex utawa tabrakan LED. Ora digunakake
70	ENETB_LED_DUPLEX	—	2.5-V CMOS	Duplex utawa tabrakan LED. Ora digunakake
76	ENETB_LED_LINK10	—	2.5-V CMOS	10-Mb link LED
74	ENETB_LED_LINK100	—	2.5-V CMOS	100-Mb link LED
73	ENETB_LED_LINK1000	—	2.5-V CMOS	1000-Mb link LED
58	ENETB_LED_RX	—	2.5-V CMOS	RX data aktif LED
69	ENETB_LED_RX	—	2.5-V CMOS	RX data aktif LED
68	ENETB_LED_TX	—	2.5-V CMOS	TX data aktif LED
25	ENETB_MDC	A29	2.5-V CMOS	Manajemen jam data bus
24	ENETB_MDIO	L23	2.5-V CMOS	Data manajemen bus
28	ENETB_RESETN	M21	2.5-V CMOS	Reset piranti
2	ENETB_RX_CLK	R23	2.5-V CMOS	RGMII nampa jam
95	ENETB_RX_D0	F25	2.5-V CMOS	RGMII nampa bus data
92	ENETB_RX_D1	F26	2.5-V CMOS	RGMII nampa bus data
93	ENETB_RX_D2	R20	2.5-V CMOS	RGMII nampa bus data
91	ENETB_RX_D3	T21	2.5-V CMOS	RGMII nampa bus data
94	ENETB_RX_DV	L24	2.5-V CMOS	RGMII nampa data sah
11	ENETB_TX_D0	F29	2.5-V CMOS	RGMII ngirim data bus
12	ENETB_TX_D1	D30	2.5-V CMOS	RGMII ngirim data bus
14	ENETB_TX_D2	C30	2.5-V CMOS	RGMII ngirim data bus
16	ENETB_TX_D3	F28	2.5-V CMOS	RGMII ngirim data bus
9	ENETB_TX_EN	B29	2.5-V CMOS	RGMII ngirim ngaktifake
55	ENETB_XTAL_25MHZ	—	2.5-V CMOS	25-MHz RGMII ngirim jam
29	ENETB_MDI_P0	—	2.5-V CMOS	Antarmuka gumantung media
31	ENETB_MDI_N0	—	2.5-V CMOS	Antarmuka gumantung media
33	ENETB_MDI_P1	—	2.5-V CMOS	Antarmuka gumantung media
34	ENETB_MDI_N1	—	2.5-V CMOS	Antarmuka gumantung media
39	ENETB_MDI_P2	—	2.5-V CMOS	Antarmuka gumantung media
41	ENETB_MDI_N2	—	2.5-V CMOS	Antarmuka gumantung media

Tabel 2–20. Tugas Ethernet PHY Pin, Jeneng Sinyal lan Fungsi (Bagian 3 saka 3)

Papan Referensi	Skematis Sinyal jeneng	Siklon V E FPGA Nomer Pin	Aku/O Standar	Katrangan
42	ENETB_MDI_P3	—	2.5-V CMOS	Antarmuka gumantung media
43	ENETB_MDI_N3	—	2.5-V CMOS	Antarmuka gumantung media

HSMC

• Papan pangembangan ndhukung antarmuka HSMC. Antarmuka HSMC ndhukung antarmuka SPI4.2 lengkap (17 saluran LVDS), telung jam input lan output, uga JTAG lan sinyal SMB. Saluran LVDS bisa digunakake kanggo sinyal CMOS utawa LVDS.
• HSMC iku sawijining Altera-dikembangaké specification mbukak, sing ngijini sampeyan kanggo nggedhekake fungsi Papan pembangunan liwat Kajaba saka daughtercards (HSMCs).
• Kanggo informasi luwih lengkap babagan spesifikasi HSMC kayata standar sinyal, integritas sinyal, konektor sing kompatibel, lan informasi mekanik, deleng manual Spesifikasi High Speed ​​Mezzanine Card (HSMC).
• Konektor HSMC duweni total 172 pin, kalebu 120 pin sinyal, 39 pin daya, lan 13 pin lemah. Pin lemah dumunung ing antarane rong baris sinyal lan pin daya, minangka tameng lan referensi. Konektor inang HSMC adhedhasar 0.5 mm-pitch QSH / kulawarga QTH saka kacepetan dhuwur, konektor Papan-kanggo-Papan saka Samtec. Ana telung bank ing konektor iki. Bank 1 wis saben pin katelu dibusak minangka rampung ing seri QSH-DP / QTH-DP. Bank 2 lan bank 3 wis kabeh lencana populated minangka rampung ing QSH / seri QTH. Wiwit papan pangembangan Cyclone V E FPGA dudu papan transceiver, pin transceiver HSMC ora disambungake menyang piranti FPGA Cyclone V E.

Gambar 2–8 nuduhake susunan bank sinyal babagan telung bank konektor Samtec.

Gambar 2–8. Sinyal HSMC lan Diagram Bank

Antarmuka HSMC wis programmable bi-directional I / O pin sing bisa digunakake minangka 2.5-V LVCMOS, kang 3.3-V LVTTL-kompatibel. Pin iki uga bisa digunakake minangka macem-macem standar I / O diferensial kalebu, nanging ora diwatesi, LVDS, mini-LVDS, lan RSDS nganti 17 saluran full-duplex.
Kaya sing kacathet ing manual Spesifikasi High Speed ​​Mezzanine Card (HSMC), LVDS lan standar I / O siji-siji mung dijamin bisa digunakake nalika dicampur miturut pin-out tunggal utawa pin-out diferensial umum.

Tabel 2-21 nampilake tugas pin antarmuka HSMC, jeneng sinyal, lan fungsi.

Tabel 2–21. Tugas Pin Antarmuka HSMC, Jeneng Sinyal Skema, lan Fungsi (Bagian 1 saka 3)

Papan Referensi (J7)	Skematis Sinyal jeneng	Siklon V E Pin FPGA Nomer	Aku/O Standar	Katrangan
33	HSMC_SDA	AB22	2.5-V CMOS	Manajemen data serial
34	HSMC_SCL	AC22	2.5-V CMOS	Manajemen jam serial
35	JTAG_TCK	AC7	2.5-V CMOS	JTAG sinyal jam
36	HSMC_JTAG_TMS	—	2.5-V CMOS	JTAG sinyal pilih mode
37	HSMC_JTAG_TDO	—	2.5-V CMOS	JTAG output data
38	JTAC_FPGA_TDO_RETIMER	—	2.5-V CMOS	JTAG input data
39	HSMC_CLK_OUT0	AJ14	2.5-V CMOS	Jam CMOS khusus
40	HSMC_CLK_IN0	AB16	2.5-V CMOS	Jam CMOS khusus ing
41	HSMC_D0	AH10	2.5-V CMOS	Dedicated CMOS I/O bit 0
42	HSMC_D1	AJ10	2.5-V CMOS	Dedicated CMOS I/O bit 1
43	HSMC_D2	Y13	2.5-V CMOS	Dedicated CMOS I/O bit 2
44	HSMC_D3	AA14	2.5-V CMOS	Dedicated CMOS I/O bit 3
47	HSMC_TX_D_P0	AK27	LVDS utawa 2.5-V	LVDS TX bit 0 utawa CMOS bit 4
48	HSMC_RX_D_P0	Y16	LVDS utawa 2.5-V	LVDS RX bit 0 utawa CMOS bit 5
49	HSMC_TX_D_N0	AK28	LVDS utawa 2.5-V	LVDS TX bit 0n utawa CMOS bit 6
50	HSMC_RX_D_N0	AA26	LVDS utawa 2.5-V	LVDS RX bit 0n utawa CMOS bit 7
53	HSMC_TX_D_P1	AJ27	LVDS utawa 2.5-V	LVDS TX bit 1 utawa CMOS bit 8
54	HSMC_RX_D_P1	Y17	LVDS utawa 2.5-V	LVDS RX bit 1 utawa CMOS bit 9
55	HSMC_TX_D_N1	AK26	LVDS utawa 2.5-V	LVDS TX bit 1n utawa CMOS bit 10
56	HSMC_RX_D_N1	Y18	LVDS utawa 2.5-V	LVDS RX bit 1n utawa CMOS bit 11
59	HSMC_TX_D_P2	AG26	LVDS utawa 2.5-V	LVDS TX bit 2 utawa CMOS bit 12
60	HSMC_RX_D_P2	AA18	LVDS utawa 2.5-V	LVDS RX bit 2 utawa CMOS bit 13
61	HSMC_TX_D_N2	AH26	LVDS utawa 2.5-V	LVDS TX bit 2n utawa CMOS bit 14
62	HSMC_RX_D_N2	AA19	LVDS utawa 2.5-V	LVDS RX bit 2n utawa CMOS bit 15
65	HSMC_TX_D_P3	AJ25	LVDS utawa 2.5-V	LVDS TX bit 3 utawa CMOS bit 16
66	HSMC_RX_D_P3	Y20	LVDS utawa 2.5-V	LVDS RX bit 3 utawa CMOS bit 17
67	HSMC_TX_D_N3	AK25	LVDS utawa 2.5-V	LVDS TX bit 3n utawa CMOS bit 18
68	HSMC_RX_D_N3	AA20	LVDS utawa 2.5-V	LVDS RX bit 3n utawa CMOS bit 19
71	HSMC_TX_D_P4	AH24	LVDS utawa 2.5-V	LVDS TX bit 4 utawa CMOS bit 20

Tabel 2–21. Tugas Pin Antarmuka HSMC, Jeneng Sinyal Skema, lan Fungsi (Bagian 2 saka 3)

Papan Referensi (J7)	Skematis Sinyal jeneng	Siklon V E Pin FPGA Nomer	Aku/O Standar	Katrangan
72	HSMC_RX_D_P4	AA21	LVDS utawa 2.5-V	LVDS RX bit 4 utawa CMOS bit 21
73	HSMC_TX_D_N4	AJ24	LVDS utawa 2.5-V	LVDS TX bit 4n utawa CMOS bit 22
74	HSMC_RX_D_N4	AB21	LVDS utawa 2.5-V	LVDS RX bit 4n utawa CMOS bit 23
77	HSMC_TX_D_P5	AH21	LVDS utawa 2.5-V	LVDS TX bit 5 utawa CMOS bit 24
78	HSMC_RX_D_P5	AB19	LVDS utawa 2.5-V	LVDS RX bit 5 utawa CMOS bit 25
79	HSMC_TX_D_N5	AJ22	LVDS utawa 2.5-V	LVDS TX bit 5n utawa CMOS bit 26
80	HSMC_RX_D_N5	AC19	LVDS utawa 2.5-V	LVDS RX bit 5n utawa CMOS bit 27
83	HSMC_TX_D_P6	AJ23	LVDS utawa 2.5-V	LVDS TX bit 6 utawa CMOS bit 28
84	HSMC_RX_D_P6	AC21	LVDS utawa 2.5-V	LVDS RX bit 6 utawa CMOS bit 29
85	HSMC_TX_D_N6	AK23	LVDS utawa 2.5-V	LVDS TX bit 6n utawa CMOS bit 30
86	HSMC_RX_D_N6	AD20	LVDS utawa 2.5-V	LVDS RX bit 6n utawa CMOS bit 31
89	HSMC_TX_D_P7	AK21	LVDS utawa 2.5-V	LVDS TX bit 7 utawa CMOS bit 32
90	HSMC_RX_D_P7	AD19	LVDS utawa 2.5-V	LVDS RX bit 7 utawa CMOS bit 33
91	HSMC_TX_D_N7	AK22	LVDS utawa 2.5-V	LVDS TX bit 7n utawa CMOS bit 34
92	HSMC_RX_D_N7	AE20	LVDS utawa 2.5-V	LVDS RX bit 7n utawa CMOS bit 35
95	HSMC_CLK_OUT_P1	AE22	LVDS utawa 2.5-V	LVDS utawa CMOS clock out 1 utawa CMOS bit 36
96	HSMC_CLK_IN_P1	AB14	LVDS utawa 2.5-V	LVDS utawa CMOS jam ing 1 utawa CMOS bit 37
97	HSMC_CLK_OUT_N1	AF23	LVDS utawa 2.5-V	LVDS utawa CMOS clock out 1 utawa CMOS bit 38
98	HSMC_CLK_IN_N1	AC14	LVDS utawa 2.5-V	LVDS utawa CMOS jam ing 1 utawa CMOS bit 39
101	HSMC_TX_D_P8	AJ20	LVDS utawa 2.5-V	LVDS TX bit 8 utawa CMOS bit 40
102	HSMC_RX_D_P8	AF21	LVDS utawa 2.5-V	LVDS RX bit 8 utawa CMOS bit 41
103	HSMC_TX_D_N8	AK20	LVDS utawa 2.5-V	LVDS TX bit 8n utawa CMOS bit 42
104	HSMC_RX_D_N8	AG22	LVDS utawa 2.5-V	LVDS RX bit 8n utawa CMOS bit 43
107	HSMC_TX_D_P9	AJ19	LVDS utawa 2.5-V	LVDS TX bit 9 utawa CMOS bit 44
108	HSMC_RX_D_P9	AF20	LVDS utawa 2.5-V	LVDS RX bit 9 utawa CMOS bit 45
109	HSMC_TX_D_N9	AK18	LVDS utawa 2.5-V	LVDS TX bit 9n utawa CMOS bit 46
110	HSMC_RX_D_N9	AG21	LVDS utawa 2.5-V	LVDS RX bit 9n utawa CMOS bit 47
113	HSMC_TX_D_P10	AJ17	LVDS utawa 2.5-V	LVDS TX bit 10 utawa CMOS bit 48
114	HSMC_RX_D_P10	AF18	LVDS utawa 2.5-V	LVDS RX bit 10 utawa CMOS bit 49
115	HSMC_TX_D_N10	AJ18	LVDS utawa 2.5-V	LVDS TX bit 10n utawa CMOS bit 50
116	HSMC_RX_D_N10	AF19	LVDS utawa 2.5-V	LVDS RX bit 10n utawa CMOS bit 51
119	HSMC_TX_D_P11	AK25	LVDS utawa 2.5-V	LVDS TX bit 11 utawa CMOS bit 52
120	HSMC_RX_D_P11	AG18	LVDS utawa 2.5-V	LVDS RX bit 11 utawa CMOS bit 53
121	HSMC_TX_D_N11	AG24	LVDS utawa 2.5-V	LVDS TX bit 11n utawa CMOS bit 54
122	HSMC_RX_D_N11	AG19	LVDS utawa 2.5-V	LVDS RX bit 11n utawa CMOS bit 55
125	HSMC_TX_D_P12	AH19	LVDS utawa 2.5-V	LVDS TX bit 12 utawa CMOS bit 56
126	HSMC_RX_D_P12	AK16	LVDS utawa 2.5-V	LVDS RX bit 12 utawa CMOS bit 57
127	HSMC_TX_D_N12	AH20	LVDS utawa 2.5-V	LVDS TX bit 12n utawa CMOS bit 58

Tabel 2–21. Tugas Pin Antarmuka HSMC, Jeneng Sinyal Skema, lan Fungsi (Bagian 3 saka 3)

Papan Referensi (J7)	Skematis Sinyal jeneng	Siklon V E Pin FPGA Nomer	Aku/O Standar	Katrangan
128	HSMC_RX_D_N12	AK17	LVDS utawa 2.5-V	LVDS RX bit 12n utawa CMOS bit 59
131	HSMC_TX_D_P13	AG17	LVDS utawa 2.5-V	LVDS TX bit 13 utawa CMOS bit 60
132	HSMC_RX_D_P13	AF16	LVDS utawa 2.5-V	LVDS RX bit 13 utawa CMOS bit 61
133	HSMC_TX_D_N13	AH17	LVDS utawa 2.5-V	LVDS TX bit 13n utawa CMOS bit 62
134	HSMC_RX_D_N13	AG16	LVDS utawa 2.5-V	LVDS RX bit 13n utawa CMOS bit 63
137	HSMC_TX_D_P14	AJ15	LVDS utawa 2.5-V	LVDS TX bit 14 utawa CMOS bit 64
138	HSMC_RX_D_P14	AE16	LVDS utawa 2.5-V	LVDS RX bit 14 utawa CMOS bit 65
139	HSMC_TX_D_N14	AK15	LVDS utawa 2.5-V	LVDS TX bit 14n utawa CMOS bit 66
140	HSMC_RX_D_N14	AF15	LVDS utawa 2.5-V	LVDS RX bit 14n utawa CMOS bit 67
143	HSMC_TX_D_P15	AH14	LVDS utawa 2.5-V	LVDS TX bit 15 utawa CMOS bit 68
144	HSMC_RX_D_P15	AD17	LVDS utawa 2.5-V	LVDS RX bit 15 utawa CMOS bit 69
145	HSMC_TX_D_N15	AH15	LVDS utawa 2.5-V	LVDS TX bit 15n utawa CMOS bit 70
146	HSMC_RX_D_N15	AE17	LVDS utawa 2.5-V	LVDS RX bit 15n utawa CMOS bit 71
149	HSMC_TX_D_P16	AE15	LVDS utawa 2.5-V	LVDS TX bit 16 utawa CMOS bit 72
150	HSMC_RX_D_P16	AD18	LVDS utawa 2.5-V	LVDS RX bit 16 utawa CMOS bit 73
151	HSMC_TX_D_N16	AF14	LVDS utawa 2.5-V	LVDS TX bit 16n utawa CMOS bit 74
152	HSMC_RX_D_N16	AE18	LVDS utawa 2.5-V	LVDS RX bit 16n utawa CMOS bit 75
155	HSMC_CLK_OUT_P2	AG23	LVDS utawa 2.5-V	LVDS utawa CMOS clock out 2 utawa CMOS bit 76
156	HSMC_CLK_IN_P2	Y15	LVDS utawa 2.5-V	LVDS utawa CMOS jam ing 2 utawa CMOS bit 77
157	HSMC_CLK_OUT_N2	AH22	LVDS utawa 2.5-V	LVDS utawa CMOS clock out 2 utawa CMOS bit 78
158	HSMC_CLK_IN_N2	AA15	LVDS utawa 2.5-V	LVDS utawa CMOS jam ing 2 utawa CMOS bit 79
160	HSMC_PRSNTn	AK5	2.5-V CMOS	HSMC port ngarsane ndeteksi

RS-232 Serial UART
Konektor DSUB 9-pin wadon angled bebarengan karo transceiver RS-232 sing ndhukung nyedhiyakake dhukungan kanggo ngleksanakake saluran UART serial RS-232 standar ing papan iki. Konektor nduweni pinout sing padha karo piranti terminal data lan mung mbutuhake kabel standar (ora ana modem null sing dibutuhake kanggo antarmuka PC). A darmabakti level-shifting buffer digunakake kanggo nerjemahake antarane LVTTL lan RS-232 tingkat. Referensi Papan D23 lan D24 minangka LED UART serial sing madhangi kanggo nuduhake kegiatan RX lan TX.

Tabel 2-24 nampilake tugas pin UART serial RS-232, jeneng sinyal, lan fungsi.

Jeneng sinyal lan jinis relatif kanggo FPGA Cyclone VE ing syarat-syarat setelan I / O lan arah.

Tabel 2–22. Jeneng lan Fungsi Sinyal Skema UART Serial RS-232

Papan Referensi (U20)	Skematis Sinyal jeneng	Siklon V E FPGA Nomer Pin	Aku/O Standar	Katrangan
14	UART_TXD	AB9	3.3-v	Kirim data
15	UART_RTS	AH6	3.3-v	Panjaluk kanggo ngirim

Tabel 2–22. Jeneng lan Fungsi Sinyal Skema UART Serial RS-232

Papan Referensi (U20)	Skematis Sinyal jeneng	Siklon V E FPGA Nomer Pin	Aku/O Standar	Katrangan
16	UART_RXD	AG6	3.3-v	Nampa data
13	UART_CTS	AF8	3.3-v	Cetha kanggo ngirim

USB-UART
Papan pangembangan ndhukung antarmuka UART liwat konektor USB nggunakake jembatan Silicon Labs CP2104 USB-to-UART. Kanggo nggampangake komunikasi host karo CP2104, sampeyan kudu nggunakake driver USB-to-UART bridge Virtual COM Port (VCP).

Driver VCP kasedhiya ing: www.silabs.com/products/mcu/Pages/USBtoUARTBridgeVCPDrivers.aspx

Tabel 2–23 nampilake tugas pin USB-UART, jeneng sinyal, lan fungsi. Jeneng sinyal lan jinis relatif kanggo FPGA Cyclone VE ing syarat-syarat setelan I / O lan arah

Tabel 2–23. Jeneng lan Fungsi Sinyal Skema USB-UART

Papan Referensi (U20)	Skematis Sinyal jeneng	Siklon V E FPGA Nomer Pin	Aku/O Standar	Katrangan
1	USB_UART_RI	AD12	2.5-v	Input kontrol indikator dering (aktif sithik)
24	USB_UART_DCD	AD13	2.5-v	Operator data ndeteksi input kontrol (aktif sithik)
22	USB_UART_DSR	V12	2.5-v	Set data input kontrol siap (aktif sithik)
21	USB_UART_RXD	AF10	2.5-v	Input data asinkron (UART nampa)
19	USB_UART_RTS	AE12	2.5-v	Siap ngirim output kontrol (aktif kurang)
12	USB_UART_GPIO2	AE13	2.5-v	Input utawa output sing bisa dikonfigurasi pangguna.
23	USB_UART_DTR	AE10	2.5-v	Output kontrol siap terminal data (aktif sithik)
20	USB_UART_TXD	W12	2.5-v	Output data asinkron (UART transmit)
18	USB_UART_CTS	AJ1	2.5-v	Busak kanggo ngirim input kontrol (aktif sithik)
15	USB_UART_SUSPENDn	—	2.5-v	Pin logika kurang nalika CP2104 ing negara USB suspend.
17	USB_UART_SUSPEND	—	2.5-v	Pin logika dhuwur nalika CP2104 ana ing USB suspend state.
9	USB_UART_RSTn	—	2.5-v	Reset piranti

Memori
Bagean iki nggambarake dhukungan antarmuka memori papan pangembangan lan uga jeneng sinyal, jinis, lan konektivitas sing ana gandhengane karo Siklon V E FPGA. Papan pangembangan nduweni antarmuka memori ing ngisor iki:

• DDR3 SDRAM
• LPDDR2 SDRAM
• EEPROM
• SRAM sinkron
• Lampu kilat sinkron

Kanggo informasi luwih lengkap babagan antarmuka memori, waca dokumen ing ngisor iki:

• bagean Analisis Wektu ing External Memory Interface Handbook.
• bagean Tutorial Desain DDR, DDR2, lan DDR3 SDRAM ing External Memory Interface Handbook.

DDR3 SDRAM

• Papan pangembangan ndhukung loro 16Mx16x8 lan loro 16Mx8x8 DDR3 SDRAM antarmuka kanggo akses memori sequential banget-kacepetan.
• Bus data 32-bit kasusun saka rong piranti x16 nggunakake antarmuka pengontrol memori alus (SMC). Kanthi SMC, antarmuka memori iki mlaku ing frekuensi target 300 MHz kanggo bandwidth teori maksimum liwat 9.6 Gbps. Frekuensi maksimum kanggo piranti DDR3 iki yaiku 800 MHz kanthi latensi CAS 11.
• Tabel 2-24 nampilake tugas pin DDR3, jeneng sinyal, lan fungsi. Jeneng sinyal lan jinis relatif kanggo FPGA Cyclone VE ing syarat-syarat setelan I / O lan arah.

Tabel 2–24. Tugas Pin Piranti DDR3, Jeneng Sinyal Skema, lan Fungsi (Bagian 1 saka 4)

Papan Referensi	Skematis Sinyal jeneng	Siklon V E FPGA Nomer Pin	Aku/O Standar	Katrangan
DDR3 x16 (U8)
N3	DDR3_A0	A16	1.5-V SSTL Kelas I	Alamat bis
P7	DDR3_A1	G23	1.5-V SSTL Kelas I	Alamat bis
P3	DDR3_A2	E21	1.5-V SSTL Kelas I	Alamat bis
N2	DDR3_A3	E22	1.5-V SSTL Kelas I	Alamat bis
P8	DDR3_A4	A20	1.5-V SSTL Kelas I	Alamat bis
P2	DDR3_A5	A26	1.5-V SSTL Kelas I	Alamat bis
R8	DDR3_A6	A15	1.5-V SSTL Kelas I	Alamat bis
R2	DDR3_A7	B26	1.5-V SSTL Kelas I	Alamat bis
T8	DDR3_A8	H17	1.5-V SSTL Kelas I	Alamat bis
R3	DDR3_A9	D14	1.5-V SSTL Kelas I	Alamat bis
L7	DDR3_A10	E23	1.5-V SSTL Kelas I	Alamat bis

Tabel 2–24. Tugas Pin Piranti DDR3, Jeneng Sinyal Skema, lan Fungsi (Bagian 2 saka 4)

Papan Referensi	Skematis Sinyal jeneng	Siklon V E FPGA Nomer Pin	Aku/O Standar	Katrangan
R7	DDR3_A11	E20	1.5-V SSTL Kelas I	Alamat bis
N7	DDR3_A12	C25	1.5-V SSTL Kelas I	Alamat bis
T3	DDR3_A13	B13	1.5-V SSTL Kelas I	Alamat bis
M2	DDR3_BA0	J18	1.5-V SSTL Kelas I	Alamat bank bis
N8	DDR3_BA1	F20	1.5-V SSTL Kelas I	Alamat bank bis
M3	DDR3_BA2	D19	1.5-V SSTL Kelas I	Alamat bank bis
K3	DDR3_CASN	L20	1.5-V SSTL Kelas I	Pilih alamat baris
K9	DDR3_CKE	C11	1.5-V SSTL Kelas I	Pilih alamat kolom
J7	DDR3_CLK_P	J20	Diferensial 1.5-V SSTL Kelas I	Jam output diferensial
K7	DDR3_CLK_N	H20	Diferensial 1.5-V SSTL Kelas I	Jam output diferensial
L2	DDR3_CSN	G17	1.5-V SSTL Kelas I	Pilih chip
E7	DDR3_DM0	D23	1.5-V SSTL Kelas I	Tulis topeng byte lane
D3	DDR3_DM1	D18	1.5-V SSTL Kelas I	Tulis topeng byte lane
E3	DDR3_DQ0	A25	1.5-V SSTL Kelas I	Data bus byte lane 0
H8	DDR3_DQ1	D22	1.5-V SSTL Kelas I	Data bus byte lane 0
F7	DDR3_DQ2	C21	1.5-V SSTL Kelas I	Data bus byte lane 0
H7	DDR3_DQ3	C19	1.5-V SSTL Kelas I	Data bus byte lane 0
F2	DDR3_DQ4	C20	1.5-V SSTL Kelas I	Data bus byte lane 0
G2	DDR3_DQ5	C22	1.5-V SSTL Kelas I	Data bus byte lane 0
F8	DDR3_DQ6	D25	1.5-V SSTL Kelas I	Data bus byte lane 0
H3	DDR3_DQ7	D20	1.5-V SSTL Kelas I	Data bus byte lane 0
A7	DDR3_DQ8	B24	1.5-V SSTL Kelas I	Data bus byte lane 1
C3	DDR3_DQ9	A21	1.5-V SSTL Kelas I	Data bus byte lane 1
A3	DDR3_DQ10	B21	1.5-V SSTL Kelas I	Data bus byte lane 1
D7	DDR3_DQ11	F19	1.5-V SSTL Kelas I	Data bus byte lane 1
A2	DDR3_DQ12	C24	1.5-V SSTL Kelas I	Data bus byte lane 1
C2	DDR3_DQ13	B23	1.5-V SSTL Kelas I	Data bus byte lane 1
B8	DDR3_DQ14	E18	1.5-V SSTL Kelas I	Data bus byte lane 1
C8	DDR3_DQ15	A23	1.5-V SSTL Kelas I	Data bus byte lane 1
F3	DDR3_DQS_P0	K20	Diferensial 1.5-V SSTL Kelas I	Data strobo P byte lane 0
G3	DDR3_DQS_N0	J19	Diferensial 1.5-V SSTL Kelas I	Strobo data N byte lane 0
C7	DDR3_DQS_P1	L18	Diferensial 1.5-V SSTL Kelas I	Data strobo P byte lane 1
B7	DDR3_DQS_N1	K18	Diferensial 1.5-V SSTL Kelas I	Strobo data N byte lane 1
K1	DDR3_ODT	H19	1.5-V SSTL Kelas I	On-die mandap ngaktifake

Tabel 2–24. Tugas Pin Piranti DDR3, Jeneng Sinyal Skema, lan Fungsi (Bagian 3 saka 4)

Papan Referensi	Skematis Sinyal jeneng	Siklon V E FPGA Nomer Pin	Aku/O Standar	Katrangan
J3	DDR3_RASN	A24	1.5-V SSTL Kelas I	Pilih alamat baris
T2	DDR3_RESETN	L19	1.5-V SSTL Kelas I	Reset
L3	DDR3_WEN	B22	1.5-V SSTL Kelas I	Aktifake nulis
L8	DDR3_ZQ01	—	1.5-V SSTL Kelas I	Kalibrasi impedansi ZQ
DDR3 x16 (U7)
N3	DDR3_A0	A16	1.5-V SSTL Kelas I	Alamat bis
P7	DDR3_A1	G23	1.5-V SSTL Kelas I	Alamat bis
P3	DDR3_A2	E21	1.5-V SSTL Kelas I	Alamat bis
N2	DDR3_A3	E22	1.5-V SSTL Kelas I	Alamat bis
P8	DDR3_A4	A20	1.5-V SSTL Kelas I	Alamat bis
P2	DDR3_A5	A26	1.5-V SSTL Kelas I	Alamat bis
R8	DDR3_A6	A15	1.5-V SSTL Kelas I	Alamat bis
R2	DDR3_A7	B26	1.5-V SSTL Kelas I	Alamat bis
T8	DDR3_A8	H17	1.5-V SSTL Kelas I	Alamat bis
R3	DDR3_A9	D14	1.5-V SSTL Kelas I	Alamat bis
L7	DDR3_A10	E23	1.5-V SSTL Kelas I	Alamat bis
R7	DDR3_A11	E20	1.5-V SSTL Kelas I	Alamat bis
N7	DDR3_A12	C25	1.5-V SSTL Kelas I	Alamat bis
T3	DDR3_A13	B13	1.5-V SSTL Kelas I	Alamat bis
M2	DDR3_BA0	J18	1.5-V SSTL Kelas I	Alamat bank bis
N8	DDR3_BA1	F20	1.5-V SSTL Kelas I	Alamat bank bis
M3	DDR3_BA2	D19	1.5-V SSTL Kelas I	Alamat bank bis
K3	DDR3_CASN	L20	1.5-V SSTL Kelas I	Pilih alamat baris
K9	DDR3_CKE	AK18	1.5-V SSTL Kelas I	Pilih alamat kolom
K7	DDR3_CLK_P	J20	1.5-V SSTL Kelas I	Jam output diferensial
J7	DDR3_CLK_N	H20	1.5-V SSTL Kelas I	Jam output diferensial
L2	DDR3_CSN	G17	1.5-V SSTL Kelas I	Pilih chip
E7	DDR3_DM2	A19	1.5-V SSTL Kelas I	Tulis topeng byte lane
D3	DDR3_DM3	B14	1.5-V SSTL Kelas I	Tulis topeng byte lane
F2	DDR3_DQ16	G18	1.5-V SSTL Kelas I	Data bus byte lane 2
F8	DDR3_DQ17	B18	1.5-V SSTL Kelas I	Data bus byte lane 2
E3	DDR3_DQ18	A18	1.5-V SSTL Kelas I	Data bus byte lane 2
F7	DDR3_DQ19	F18	1.5-V SSTL Kelas I	Data bus byte lane 2
H3	DDR3_DQ20	C14	1.5-V SSTL Kelas I	Data bus byte lane 2
G2	DDR3_DQ21	C17	1.5-V SSTL Kelas I	Data bus byte lane 2
H7	DDR3_DQ22	B17	1.5-V SSTL Kelas I	Data bus byte lane 2
H8	DDR3_DQ23	B19	1.5-V SSTL Kelas I	Data bus byte lane 2
A2	DDR3_DQ24	C15	1.5-V SSTL Kelas I	Data bus byte lane 3

Tabel 2–24. Tugas Pin Piranti DDR3, Jeneng Sinyal Skema, lan Fungsi (Bagian 4 saka 4)

Papan Referensi	Skematis Sinyal jeneng	Siklon V E FPGA Nomer Pin	Aku/O Standar	Katrangan
C2	DDR3_DQ25	D17	1.5-V SSTL Kelas I	Data bus byte lane 3
D7	DDR3_DQ26	C12	1.5-V SSTL Kelas I	Data bus byte lane 3
A7	DDR3_DQ27	E17	1.5-V SSTL Kelas I	Data bus byte lane 3
A3	DDR3_DQ28	C16	1.5-V SSTL Kelas I	Data bus byte lane 3
C3	DDR3_DQ29	A14	1.5-V SSTL Kelas I	Data bus byte lane 3
B8	DDR3_DQ30	D12	1.5-V SSTL Kelas I	Data bus byte lane 3
C8	DDR3_DQ31	A13	1.5-V SSTL Kelas I	Data bus byte lane 3
F3	DDR3_DQS_P2	K16	Diferensial 1.5-V SSTL Kelas I	Data strobo P byte lane 2
G3	DDR3_DQS_N2	L16	Diferensial 1.5-V SSTL Kelas I	Strobo data N byte lane 2
C7	DDR3_DQS_P3	K17	Diferensial 1.5-V SSTL Kelas I	Data strobo P byte lane 3
B7	DDR3_DQS_N3	J17	Diferensial 1.5-V SSTL Kelas I	Strobo data N byte lane 3
K1	DDR3_ODT	H19	1.5-V SSTL Kelas I	On-die mandap ngaktifake
J3	DDR3_RASN	A24	1.5-V SSTL Kelas I	Pilih alamat baris
T2	DDR3_RESETN	L19	1.5-V SSTL Kelas I	Reset
L3	DDR3_WEN	B22	1.5-V SSTL Kelas I	Aktifake nulis
L8	DDR3_ZQ2	—	1.5-V SSTL Kelas I	Kalibrasi impedansi ZQ

LPDDR2 SDRAM
LPDDR2 punika seluler piranti DDR2 SDRAM kurang daya sing makaryakke ing 1.2 V. Antarmuka iki nyambung menyang I / O bank horisontal ing pojok ndhuwur piranti FPGA.
Kacepetan piranti yaiku 300 MHz. Mung konfigurasi x16 digunakake sanajan LPDDR2 SDRAM ing Papan iku piranti x32.
Tabel 2-25 nampilake tugas pin LPDDR2 SDRAM, jeneng sinyal, lan fungsi.
Jeneng sinyal lan jinis relatif kanggo FPGA Cyclone VE ing syarat-syarat setelan I / O lan arah.

Tabel 2–25. Jeneng lan Fungsi Sinyal Skema LPDDR2 SDRAM

Papan Referensi (U9)	Skematis Sinyal jeneng	Siklon VE Nomer Pin FPGA	Aku/O Standar	Katrangan
AC6	LPDDR2_CA0	Y30	1.2-V HSUL	Alamat bis
AB6	LPDDR2_CA1	T30	1.2-V HSUL	Alamat bis
AC7	LPDDR2_CA2	W29	1.2-V HSUL	Alamat bis
AB8	LPDDR2_CA3	AB29	1.2-V HSUL	Alamat bis
AB9	LPDDR2_CA4	W30	1.2-V HSUL	Alamat bis
W1	LPDDR2_CA5	U29	1.2-V HSUL	Alamat bis
V2	LPDDR2_CA6	AC30	1.2-V HSUL	Alamat bis
U1	LPDDR2_CA7	R30	1.2-V HSUL	Alamat bis

Tabel 2–25. Jeneng lan Fungsi Sinyal Skema LPDDR2 SDRAM

Papan Referensi (U9)	Skematis Sinyal jeneng	Siklon VE Nomer Pin FPGA	Aku/O Standar	Katrangan
T2	LPDDR2_CA8	T28	1.2-V HSUL	Alamat bis
T1	LPDDR2_CA9	T25	1.2-V HSUL	Alamat bis
Y2	LPDDR2_CK	V21	Diferensial 1.2-V HSUL	Jam output diferensial P
Y1	LPDDR2_CKN	V22	Diferensial 1.2-V HSUL	Jam output diferensial N
AC3	LPDDR2_CKE	T29	1.2-V HSUL	Jam ngaktifake
AB3	LPDDR2_CSN	R26	1.2-V HSUL	Pilih chip
N23	LPDDR2_DM0	AG29	1.2-V HSUL	Topeng data
L23	LPDDR2_DM1	AB27	1.2-V HSUL	Topeng data
AB20	LPDDR2_DM2	—	1.2-V HSUL	Topeng data
B20	LPDDR2_DM3	—	1.2-V HSUL	Topeng data
AA23	LPDDR2_DQ0	AG28	1.2-V HSUL	Data bus byte lane 0
Y22	LPDDR2_DQ1	AH30	1.2-V HSUL	Data bus byte lane 0
W22	LPDDR2_DQ2	AA28	1.2-V HSUL	Data bus byte lane 0
W23	LPDDR2_DQ3	AH29	1.2-V HSUL	Data bus byte lane 0
V23	LPDDR2_DQ4	Y28	1.2-V HSUL	Data bus byte lane 0
U22	LPDDR2_DQ5	AE30	1.2-V HSUL	Data bus byte lane 0
T22	LPDDR2_DQ6	AJ28	1.2-V HSUL	Data bus byte lane 0
T23	LPDDR2_DQ7	AD30	1.2-V HSUL	Data bus byte lane 0
H22	LPDDR2_DQ8	AC29	1.2-V HSUL	Data bus byte lane 1
H23	LPDDR2_DQ9	AF30	1.2-V HSUL	Data bus byte lane 1
G23	LPDDR2_DQ10	AA30	1.2-V HSUL	Data bus byte lane 1
F22	LPDDR2_DQ11	AE28	1.2-V HSUL	Data bus byte lane 1
E22	LPDDR2_DQ12	AF29	1.2-V HSUL	Data bus byte lane 1
E23	LPDDR2_DQ13	AD28	1.2-V HSUL	Data bus byte lane 1
D23	LPDDR2_DQ14	V27	1.2-V HSUL	Data bus byte lane 1
C22	LPDDR2_DQ15	W28	1.2-V HSUL	Data bus byte lane 1
AB12	LPDDR2_DQ16	—	1.2-V HSUL	Data bus byte lane 2
AC13	LPDDR2_DQ17	—	1.2-V HSUL	Data bus byte lane 2
AB14	LPDDR2_DQ18	—	1.2-V HSUL	Data bus byte lane 2
AC14	LPDDR2_DQ19	—	1.2-V HSUL	Data bus byte lane 2
AB15	LPDDR2_DQ20	—	1.2-V HSUL	Data bus byte lane 2
AC16	LPDDR2_DQ21	—	1.2-V HSUL	Data bus byte lane 2
AB17	LPDDR2_DQ22	—	1.2-V HSUL	Data bus byte lane 2
AC17	LPDDR2_DQ23	—	1.2-V HSUL	Data bus byte lane 2
B17	LPDDR2_DQ24	—	1.2-V HSUL	Data bus byte lane 3
A17	LPDDR2_DQ25	—	1.2-V HSUL	Data bus byte lane 3
A16	LPDDR2_DQ26	—	1.2-V HSUL	Data bus byte lane 3
B15	LPDDR2_DQ27	—	1.2-V HSUL	Data bus byte lane 3
B14	LPDDR2_DQ28	—	1.2-V HSUL	Data bus byte lane 3

Tabel 2–25. Jeneng lan Fungsi Sinyal Skema LPDDR2 SDRAM

Papan Referensi (U9)	Skematis Sinyal jeneng	Siklon VE Nomer Pin FPGA	Aku/O Standar	Katrangan
A14	LPDDR2_DQ29	—	1.2-V HSUL	Data bus byte lane 3
A13	LPDDR2_DQ30	—	1.2-V HSUL	Data bus byte lane 3
B12	LPDDR2_DQ31	—	1.2-V HSUL	Data bus byte lane 3
R23	LPDDR2_DQS0	V26	Diferensial 1.2-V HSUL	Data strobo P byte lane 0
P22	LPDDR2_DQSN0	U26	Diferensial 1.2-V HSUL	Strobo data N byte lane 0
J22	LPDDR2_DQS1	U27	Diferensial 1.2-V HSUL	Data strobo P byte lane 1
K23	LPDDR2_DQSN1	U28	Diferensial 1.2-V HSUL	Strobo data N byte lane 1
AB18	LPDDR2_DQS2	—	Diferensial 1.2-V HSUL	Data strobo P byte lane 2
AC19	LPDDR2_DQSN2	—	Diferensial 1.2-V HSUL	Strobo data N byte lane 2
B18	LPDDR2_DQS3	—	Diferensial 1.2-V HSUL	Data strobo P byte lane 3
A19	LPDDR2_DQSN4	—	Diferensial 1.2-V HSUL	Strobo data N byte lane 3
P1	LPDDR2_ZQ	—	1.2-v	Kalibrasi impedansi ZQ

EEPROM
Papan iki kalebu piranti EEPROM 64-Kb. Piranti iki nduweni bus antarmuka serial 2-kabel I2C.
Tabel 2-26 nampilake tugas pin EEPROM, jeneng sinyal, lan fungsi. Jeneng sinyal lan jinis relatif kanggo FPGA Cyclone VE ing syarat-syarat setelan I / O lan arah.

Tabel 2–26. Jeneng lan Fungsi Sinyal Skema EEPROM

Papan Referensi (U12)	Skematis Sinyal jeneng	Siklon V E FPGA Nomer Pin	Aku/O Standar	Katrangan
1	EEPROM_A0	—	3.3-v	Alamat Chip
2	EEPROM_A1	—	3.3-v	Alamat Chip
3	EEPROM_A2	—	3.3-v	Alamat Chip
5	EEPROM_SDA	AH7	3.3-v	Alamat serial utawa data
6	EEPROM_SCL	AG7	3.3-v	Jam seri
7	EEPROM_WP	—	3.3-v	Tulis nglindhungi input

SRAM sinkron
Papan pangembangan ndhukung SRAM sinkron standar 18-Mb kanggo instruksi lan panyimpenan data kanthi kemampuan akses acak sing kurang laten. Piranti kasebut nduweni antarmuka 1024K x 18-bit. Piranti iki minangka bagéan saka bis FSM sambungan sing nyambung menyang memori lampu kilat, SRAM, lan MAX V CPLD 5M2210 System Controller. Kacepetan piranti yaiku 250 MHz single-data-rate. Ora ana kacepetan minimal kanggo piranti iki. Bandwidth teoritis antarmuka iki yaiku 4 Gbps kanggo bledosan terus-terusan. Latensi diwaca kanggo alamat apa wae yaiku rong jam, dene latensi nulis yaiku siji jam.

Tabel 2-27 nampilake tugas pin SSRAM, jeneng sinyal, lan fungsi.

Tabel 2–27. Tugas Pin SSRAM, Jeneng Sinyal Skema, lan Fungsi (Bagian 1 saka 2)

Papan Referensi (U11)	Skematis Sinyal jeneng	Siklon V E FPGA Nomer Pin	Aku/O Standar	Katrangan
86	SRAM_OEN	E7	2.5-v	Ngaktifake output
87	SRAM_WEN	D6	2.5-v	Aktifake nulis
37	FSM_A1	B11	2.5-v	Alamat bis
36	FSM_A2	A11	2.5-v	Alamat bis
44	FSM_A3	D9	2.5-v	Alamat bis
42	FSM_A4	C10	2.5-v	Alamat bis
34	FSM_A5	A10	2.5-v	Alamat bis
47	FSM_A6	A9	2.5-v	Alamat bis
43	FSM_A7	C9	2.5-v	Alamat bis
46	FSM_A8	B8	2.5-v	Alamat bis
45	FSM_A9	B7	2.5-v	Alamat bis
35	FSM_A10	A8	2.5-v	Alamat bis
32	FSM_A11	B6	2.5-v	Alamat bis
33	FSM_A12	A6	2.5-v	Alamat bis
50	FSM_A13	C7	2.5-v	Alamat bis
48	FSM_A14	C6	2.5-v	Alamat bis
100	FSM_A15	F13	2.5-v	Alamat bis
99	FSM_A16	E13	2.5-v	Alamat bis
82	FSM_A17	A5	2.5-v	Alamat bis
80	FSM_A18	A4	2.5-v	Alamat bis
49	FSM_A19	J7	2.5-v	Alamat bis
81	FSM_A20	H7	2.5-v	Alamat bis
39	FSM_A21	J9	2.5-v	Alamat bis
58	FSM_D0	F16	2.5-v	Bus data
59	FSM_D1	E16	2.5-v	Bus data
62	FSM_D2	M9	2.5-v	Bus data
63	FSM_D3	M8	2.5-v	Bus data
68	FSM_D4	F15	2.5-v	Bus data
69	FSM_D5	E15	2.5-v	Bus data

Tabel 2–27. Tugas Pin SSRAM, Jeneng Sinyal Skema, lan Fungsi (Bagian 2 saka 2)

Papan Referensi (U11)	Skematis Sinyal jeneng	Siklon V E FPGA Nomer Pin	Aku/O Standar	Katrangan
72	FSM_D6	E12	2.5-v	Bus data
73	FSM_D7	D13	2.5-v	Bus data
23	FSM_D8	J15	2.5-v	Bus data
22	FSM_D9	H15	2.5-v	Bus data
19	FSM_D10	E11	2.5-v	Bus data
18	FSM_D11	D10	2.5-v	Bus data
12	FSM_D12	L10	2.5-v	Bus data
13	FSM_D13	L9	2.5-v	Bus data
8	FSM_D14	G14	2.5-v	Bus data
9	FSM_D15	F14	2.5-v	Bus data
85	SRAM_ADSCN	E6	2.5-v	Pengontrol status alamat
84	SRAM_ADSPN	J10	2.5-v	Prosesor status alamat
83	SRAM_ADVN	G6	2.5-v	Alamat sah
93	SRAM_BWAN	A3	2.5-v	Byte nulis pilih
94	SRAM_BWBN	A2	2.5-v	Byte nulis pilih
97	SRAM_CE2	—	2.5-v	Aktifake chip 2
92	SRAM_CE3N	—	2.5-v	Aktifake chip 3
98	SRAM_CEN	D7	2.5-v	Aktifake chip 1
89	SRAM_CLK	K10	2.5-v	jam
88	SRAM_GWN	—	2.5-v	Aktifake nulis global
31	SRAM_MODE	—	2.5-v	Pilihan urutan burst
64	SRAM_ZZ	—	2.5-v	Mode turu daya

lampu kilat
Papan pangembangan ndhukung piranti lampu kilat sinkron sing kompatibel karo CFI 512-Mb kanggo panyimpenan data konfigurasi FPGA sing ora molah malih, informasi papan, data aplikasi tes, lan ruang kode pangguna. Piranti iki minangka bagéan saka bis FSM sambungan sing nyambung menyang memori lampu kilat, SSRAM, lan MAX V CPLD 5M2210 System Controller. Antarmuka memori data 16-bit iki bisa njaga operasi maca burst nganti 52 MHz kanggo throughput 832 Mbps saben piranti. Kinerja nulis yaiku 270 μs kanggo buffer tembung siji nalika wektu mbusak yaiku 800 ms kanggo blok array 128 K. Tabel 2–28 nampilake tugas pin lampu kilat, jeneng sinyal, lan fungsi. Jeneng sinyal lan jinis relatif kanggo FPGA Cyclone VE ing syarat-syarat setelan I / O lan arah.

Tabel 2–28. Tugas Pin Flash, Jeneng Sinyal Skema, lan Fungsi (Bagian 1 saka 3)

Papan Referensi (U10)	Skematis Sinyal jeneng	Siklon V E FPGA Nomer Pin	Aku/O Standar	Katrangan
F6	FLASH_ADVN	H12	2.5-v	Alamat sah
B4	FLASH_CEN	H14	2.5-v	Chip ngaktifake

Tabel 2–28. Tugas Pin Flash, Jeneng Sinyal Skema, lan Fungsi (Bagian 2 saka 3)

Papan Referensi (U10)	Skematis Sinyal jeneng	Siklon V E FPGA Nomer Pin	Aku/O Standar	Katrangan
E6	FLASH_CLK	N12	2.5-v	jam
F8	FLASH_OEN	L11	2.5-v	Ngaktifake output
F7	FLASH_RDYBSYN	J12	2.5-v	siyap
D4	FLASH_RESETN	K11	2.5-v	Reset
G8	FLASH_WEN	P12	2.5-v	Aktifake nulis
C6	FLASH_WPN	—	2.5-v	Tulis nglindhungi
A1	FSM_A1	B11	2.5-v	Alamat bis
B1	FSM_A2	A11	2.5-v	Alamat bis
C1	FSM_A3	D9	2.5-v	Alamat bis
D1	FSM_A4	C10	2.5-v	Alamat bis
D2	FSM_A5	A10	2.5-v	Alamat bis
A2	FSM_A6	A9	2.5-v	Alamat bis
C2	FSM_A7	C9	2.5-v	Alamat bis
A3	FSM_A8	B8	2.5-v	Alamat bis
B3	FSM_A9	B7	2.5-v	Alamat bis
C3	FSM_A10	A8	2.5-v	Alamat bis
D3	FSM_A11	B6	2.5-v	Alamat bis
C4	FSM_A12	A6	2.5-v	Alamat bis
A5	FSM_A13	C7	2.5-v	Alamat bis
B5	FSM_A14	C6	2.5-v	Alamat bis
C5	FSM_A15	F13	2.5-v	Alamat bis
D7	FSM_A16	E13	2.5-v	Alamat bis
D8	FSM_A17	A5	2.5-v	Alamat bis
A7	FSM_A18	A4	2.5-v	Alamat bis
B7	FSM_A19	J7	2.5-v	Alamat bis
C7	FSM_A20	H7	2.5-v	Alamat bis
C8	FSM_A21	J9	2.5-v	Alamat bis
A8	FSM_A22	H9	2.5-v	Alamat bis
G1	FSM_A23	G9	2.5-v	Alamat bis
H8	FSM_A24	F8	2.5-v	Alamat bis
B6	FSM_A25	E8	2.5-v	Alamat bis
B8	FSM_A26	D8	2.5-v	Alamat bis
F2	FSM_D0	F16	2.5-v	Bus data
E2	FSM_D1	E16	2.5-v	Bus data
G3	FSM_D2	M9	2.5-v	Bus data
E4	FSM_D3	M8	2.5-v	Bus data
E5	FSM_D4	F15	2.5-v	Bus data
G5	FSM_D5	E15	2.5-v	Bus data
G6	FSM_D6	E12	2.5-v	Bus data

Tabel 2–28. Tugas Pin Flash, Jeneng Sinyal Skema, lan Fungsi (Bagian 3 saka 3)

Papan Referensi (U10)	Skematis Sinyal jeneng	Siklon V E FPGA Nomer Pin	Aku/O Standar	Katrangan
H7	FSM_D7	D13	2.5-v	Bus data
E1	FSM_D8	J15	2.5-v	Bus data
E3	FSM_D9	H15	2.5-v	Bus data
F3	FSM_D10	E11	2.5-v	Bus data
F4	FSM_D11	D10	2.5-v	Bus data
F5	FSM_D12	L10	2.5-v	Bus data
H5	FSM_D13	L9	2.5-v	Bus data
G7	FSM_D14	G14	2.5-v	Bus data
E7	FSM_D15	F14	2.5-v	Bus data

Power Supply
Sampeyan bisa ngaktifake papan pangembangan saka input daya DC gaya laptop. Input voltage kudu ana ing kisaran 14 V nganti 20 V, arus 4.3 A, lan wat maksimumtage saka 65 W. DC voltage banjur mudhun menyang macem-macem ril daya digunakake dening komponen Papan lan diinstal ing konektor HSMC. Konverter analog-to-digital (ADC) multi-saluran ing papan ngukur arus kanggo sawetara rel papan tartamtu.

Sistem Distribusi Daya
Gambar 2–9 nuduhake sistem distribusi daya ing papan pangembangan. Regulator inefficiencies lan nuduhake sing dibayangke ing arus ditampilake, kang konservatif tingkat maksimum absolut.

Gambar 2–9. Sistem Distribusi Daya

Pangukuran Daya
Ana wolung ril sumber daya sing nduweni kemampuan pangertèn saiki ing papan nggunakake piranti ADC diferensial 24-bit. Resistor pangertèn presisi pamisah piranti ADC lan ril saka bidang sumber utami kanggo ADC kanggo ngukur saiki. Bus SPI nyambungake piranti ADC iki menyang Pengontrol Sistem MAX V CPLD 5M2210.

Gambar 2-10 nuduhake diagram blok kanggo sirkuit pangukuran daya.

Gambar 2–10. Sirkuit Pengukuran Daya

Tabel 2-29 nampilake rel sing dituju. Kolom jeneng sinyal skematis nemtokake jeneng rel sing diukur nalika kolom pin piranti nemtokake piranti sing dipasang ing rel.

Tabel 2–29. Rel Pangukuran Daya

Saluran	Skematis Sinyal jeneng	Voltage (V)	piranti Pin	Katrangan
1	VCC	1.1	VCC	Daya inti FPGA
2	VCCAUX	2.5	VCC_AUX	Pembantu
3	VCCA_FPLL	2.5	VCCA_FPLL	daya analog PLL
			VCCPD3B4A,
			VCCPD5A, VCCPD5B, VCCPD6A,	Bank pra-driver I/O 3B, 4A, 5A, 5B, 6A, 7A, lan 8A
5	VCCIO_VCCPD_2.5V	2.5	VCCPD7A8A
			VCCIO3B,
			VCCIO6A, VCCIO7A,	VCC I/O bank 3B, 6A, 7A, lan 8A
			VCCIO8A
7	VCCIO_1.2V	1.2	VCCIO5A, VCCIO5B,	VCC I/O bank 5A lan 5B (LPDDR2)
8	VCCIO_1.5V	1.5	VCCIO_4A	VCC I/O bank 4A (DDR3)

Referensi Komponen Papan

Bab iki nggambarake komponen papan pangembangan Cyclone VE FPGA, informasi manufaktur, lan pernyataan kepatuhan papan.

Komponen Papan
Tabel nampilake referensi komponen lan informasi manufaktur kabeh komponen ing papan pangembangan.

Tabel 3–1. Referensi Komponen lan Informasi Manufaktur

Papan Referensi	Komponen	Produsen	Manufaktur Nomer Part	Produsen Websitus
U1	FPGA, Siklon VE F896, 149,500 LEs, bebas timbal	Perusahaan Altera	5CEFA7F31I7N	www.altera.com
U13	Sistem MAX V CPLD 5M2210 Pengontrol	Perusahaan Altera	5M2210ZF256I5N	www.altera.com
U18	Dhuwur-Speed ​​USB peripheral controller	Cypress	CY7C68013A	www.cypress.com
D1-D16, D18-D31,	LED ijo	Lumex Inc.	SML-LXT0805GW-TR	www.lumex.com
D17	LED abang	Lumex Inc.	SML-LXT0805IW-TR	www.lumex.com
D35	LED biru	Lumex Inc.	SML-LX0805USBC-TR	www.lumex.com
SW1–SW4	Ngalih DIP papat posisi	Komponen C&K/ITT Industries	TDA04H0SB1	www.ittcannon.com
S1-S8	Tombol push	Panasonic	EVQPAC07K	www.panasonic.com
S5	Ngalih geser	E-ngalih	EG2201A	www.e-switch.com
X1	Jam LVDS sing bisa diprogram 125M standar	Silicon Labs	570FAB000973DG	www.silabs.com
X3	100 MHz osilator kristal, ± 50 ppm, CMOS, 2.5 V	Silicon Labs	510GBA100M000BAGx	www.silabs.com
X2	50 MHz osilator kristal, ± 50 ppm, CMOS, 2.5 V	Silicon Labs	510GBA50M0000BAGx	www.silabs.com
J12	Female angled PCB WR-DSUB konektor 9-pin	Wurth Elektronik	618009231121	www.we-online.com
U21	USB-kanggo-UART bridge	Silicon Labs	CP2104	www.silabs.com
J14	2x7 pin LCD soket strip	Samtec	TSM-107-07-GD	www.samtec.com
	2×16 karakter LCD, 5×8 titik matriks	Lumex Inc.	LCM-S01602DSR/C	www.lumex.com
U14, U15	Piranti Ethernet PHY BASE-T	Marvell Semikonduktor	88E1111-B2- CAA1C000	www.marvell.com
j8, j9	Konektor RJ-45, 10/100/1000 Mbps	Wurth Elektronik	7499111001A	www.we-online.com
J7	HSMC, versi khusus saka soket kacepetan dhuwur kulawarga QSH-DP.	Samtec	ASP-122953-01	www.samtec.com
U20	RS-232 dual transceiver	Teknologi Linear	LTC2803-1	www.linear.com

Tabel 3–1. Referensi Komponen lan Informasi Manufaktur

Papan Referensi	Komponen	Produsen	Manufaktur Nomer Part	Produsen Websitus
U12	64-Kb EEPROM	Microchip	24AA64	www.microchip.com
j15, j16	2 x 8 debug header	Samtec	TSM-108-01-L-DV	www.samtec.com
U7, U8	16M × 16 × 8, 256-MB DDR3 SDRAM	Mikron	MT41J128M16	www.micron.com
U9	16M × 32 × 8, 512-MB LPDDR2 SDRAM	Mikron	MT42L128M32	www.micron.com
U11	1024K × 18 bit 18-Mb SRAM sinkron	Solusi Silicon Integrated, Inc.	IS61VPS102418A- 250TQL	www.issi.com
U10	Lampu kilat sinkron 512-Mb	Numonyx	PC28F512P30BF	www.numonyx.com
U35	16-saluran diferensial 24-dicokot ADC	Teknologi Linear	LTC2418CGN#PBF	www.linear.com

Pernyataan Kepatuhan China-RoHS

Tabel 3-2 nampilake bahan-bahan mbebayani sing kalebu ing kit kasebut.

Tabel 3–2. Tabel Jeneng Bahan Berbahaya lan Cathetan Konsentrasi (1), (2)

Part jeneng	timbal (Pb)	Kadmium (Cd)	Hexavalent Kromium (Cr6 +)	Mercury (Hg)	Polybrominated biphenyl (PBB)	Polybrominated difenil eter (PBDE)
Papan pangembangan Cyclone VE	X*	0	0	0	0	0
15 V sumber daya	0	0	0	0	0	0
Kabel USB Tipe AB	0	0	0	0	0	0
Pandhuan pangguna	0	0	0	0	0	0

Cathetan kanggo Tabel 3–2:

1. 0 nuduhake yen konsentrasi zat mbebayani ing kabeh bahan homogen ing bagean kasebut ana ing sangisore ambang sing cocog karo standar SJ / T11363-2006.
2. X * nuduhake yen konsentrasi zat mbebayani paling ora siji saka kabeh bahan homogen ing bagean kasebut ngluwihi ambang sing cocog karo standar SJ / T11363-2006, nanging dibebasake dening RoHS EU.

CE EMI Conformity Ati-ati
Kit pangembangan iki dikirim selaras karo standar sing relevan sing diwajibake dening Directive 2004/108/EC. Amarga sifat piranti logika sing bisa diprogram, pangguna bisa ngowahi kit kasebut supaya bisa ngasilake gangguan elektromagnetik (EMI) sing ngluwihi watesan sing ditetepake kanggo peralatan iki. Sembarang EMI sing disebabake minangka akibat saka modifikasi materi sing dikirim minangka tanggung jawab pangguna.

Informasi Tambahan

Bab iki nyedhiyakake informasi tambahan babagan dokumen lan Altera.

Riwayat Revisi Papan
Tabel ing ngisor iki nampilake versi kabeh rilis Papan Pengembangan FPGA Cyclone VE.

Ngeculake Tanggal	Versi	Katrangan
Maret 2013	Produksi silikon	■ revisi Papan anyar. Nomer bagean piranti anyar-5CEFA7F31I7N. ■ Papan lulus tes kepatuhan CE.
November 2012	Rekayasa silikon	Rilis wiwitan.

Riwayat Revisi Dokumen
Tabel ing ngisor iki nampilake riwayat revisi kanggo dokumen iki.

Tanggal	Versi	Owah-owahan
Agustus 2017	1.4	Lokasi papan sing didandani kanggo Konektor SMA Output Jam ing “Sampunview saka Cyclone VE FPGA Development Board Features” ing kaca 2–2.
Januari 2017	1.3	Ndandani nomer pin ENETA_RX_DV ing Tabel 2–20 kaca 2–25.
September 2015	1.2	■ Added link menyang Toko Altera Design in "MAX V CPLD 5M2210 System Controller" ing kaca 2–5. ■ Label piranti sing didandani ing Gambar 2–5 ing kaca 2–15.
Maret 2013	1.1	■ Revisi nomer bagean piranti FPGA kanggo release silikon produksi. ■ Nambahake bagean babagan "Ati-ati Kesesuaian CE EMI" ing kaca 3–2.
November 2012	1.0	Rilis wiwitan.

Konvensi Tipografi
Tabel ing ngisor iki nuduhake konvensi tipografi sing digunakake ing dokumen iki.

Visual Cue	Tegese
Jinis Kandel kanthi Modal Awal layang	Nuduhake jeneng printah, judhul kothak dialog, opsi kothak dialog, lan label GUI liyane. Kanggo example, Simpen Minangka kothak dialog. Kanggo unsur GUI, kapitalisasi cocog karo GUI.
kandel jinis	Nuduhake jeneng direktori, jeneng proyek, jeneng disk drive, file jeneng, file ekstensi jeneng, jeneng sarana piranti lunak, lan label GUI. Kanggo example, \qdesigns direktori, D: drive, lan chiptrip.gdf file.
Jinis Miring kanthi Aksara Kapital Awal	Nuduhake judhul dokumen. Kanggo example, Stratix IV Desain Pedoman.

Siklon V E Papan Pangembangan FPGA

Referensi Manual

Agustus 2017 Altera Corporation

Dokumen / Sumber Daya

Papan Pangembangan FPGA ALTERA Cyclone VE [pdf] Manual pangguna Cyclone VE FPGA Development Board, Cyclone, VE FPGA Development Board, FPGA Development Board, Development Board, Board

Referensi

• Manual pangguna