ក្រុមប្រឹក្សាអភិវឌ្ឍន៍ ALTERA Cyclone VE FPGA

ព័ត៌មានអំពីផលិតផល

លក្ខណៈបច្ចេកទេស

• ម៉ូដែល FPGA ព្យុះស៊ីក្លូន VE FPGA (5CEFA7F31I7N)
• កញ្ចប់ FPGA៖ 896-pin FineLine BGA (FBGA)
• ឧបករណ៍បញ្ជា៖ ការកំណត់រចនាសម្ព័ន្ធប៉ារ៉ាឡែលអកម្មលឿន (FPP)
• ម៉ូដែល CPLD MAX II CPLD (EPM240M100I5N)
• កញ្ចប់ CPLD៖ 100-pin FBGA
• ម៉ាស៊ីនបង្កើតនាឡិកាដែលអាចសរសេរកម្មវិធីបានសម្រាប់ការបញ្ចូលនាឡិកាយោង FPGA
• 50-MHz single-end oscillator សម្រាប់ FPGA និង MAX V CPLD clock input
• 100-MHz single-end oscillator សម្រាប់ការបញ្ចូលនាឡិកាកំណត់រចនាសម្ព័ន្ធ MAX V CPLD
• ការបញ្ចូល SMA (LVDS)
• អង្គចងចាំ៖
  • ឧបករណ៍ 256-Mbyte (MB) DDR3 SDRAM ពីរដែលមានឡានក្រុងទិន្នន័យ 16 ប៊ីត
  • មួយ 18-Mbit (Mb) SSRAM
  • មួយ 512-Mb synchronous flash
  • មួយ 512-MB LPDDR2 SDRAM ដែលមានឡានក្រុងទិន្នន័យ 32 ប៊ីត (មានតែឡានក្រុងទិន្នន័យ 16 ប៊ីតប៉ុណ្ណោះដែលត្រូវបានប្រើប្រាស់នៅលើក្តារនេះ)
  • មួយ 64-Kb I2C សៀរៀលអេឡិចត្រិចដែលអាចលុបបាន PROM (EEPROM)
• មេកានិច៖ បន្ទះទំហំ 6.5 x 4.5

ការណែនាំអំពីការប្រើប្រាស់ផលិតផល

ជំពូកទី 1: ជាងview

ការពិពណ៌នាទូទៅ

ក្រុមប្រឹក្សាអភិវឌ្ឍន៍ Cyclone VE FPGA ត្រូវបានរចនាឡើងដើម្បីផ្តល់នូវសមត្ថភាពរចនាកម្រិតខ្ពស់ជាមួយនឹងលក្ខណៈពិសេសដូចជាការកំណត់រចនាសម្ព័ន្ធឡើងវិញដោយផ្នែក។ វាផ្តល់នូវប្រតិបត្តិការលឿនជាងមុន ការប្រើប្រាស់ថាមពលទាប និងពេលវេលាកាន់តែលឿនក្នុងទីផ្សារបើធៀបនឹងគ្រួសារ FPGA ពីមុន។

តំណភ្ជាប់មានប្រយោជន៍

សម្រាប់ព័ត៌មានបន្ថែមអំពីប្រធានបទខាងក្រោម សូមមើលឯកសាររៀងៗខ្លួន៖

• គ្រួសារឧបករណ៍ Cyclone V៖ សៀវភៅណែនាំឧបករណ៍ Cyclone V
• ភាពជាក់លាក់របស់ HSMC៖ ការបញ្ជាក់កាត Mezzanine ល្បឿនលឿន (HSMC)

ជំពូកទី 2: សមាសធាតុក្តារ

ប្លុកសមាសធាតុក្តារ

ក្រុមប្រឹក្សាអភិវឌ្ឍន៍មានលក្ខណៈពិសេសប្លុកសំខាន់ៗដូចខាងក្រោមៈ

• ព្យុះស៊ីក្លូនមួយ VE FPGA (5CEFA7F31I7N) នៅក្នុង 896-pin FineLine BGA (FBGA)
• ឧបករណ៍បញ្ជា៖ ការកំណត់រចនាសម្ព័ន្ធប៉ារ៉ាឡែលអកម្មលឿន (FPP)
• MAX II CPLD (EPM240M100I5N) ក្នុងកញ្ចប់ FBGA 100-pin
• ម៉ាស៊ីនបង្កើតនាឡិកាដែលអាចសរសេរកម្មវិធីបានសម្រាប់ការបញ្ចូលនាឡិកាយោង FPGA
• 50-MHz single-end oscillator សម្រាប់ FPGA និង MAX V CPLD clock input
• 100-MHz single-end oscillator សម្រាប់ការបញ្ចូលនាឡិកាកំណត់រចនាសម្ព័ន្ធ MAX V CPLD
• ការបញ្ចូល SMA (LVDS)
• អង្គចងចាំ៖
  • ឧបករណ៍ 256-Mbyte (MB) DDR3 SDRAM ពីរដែលមានឡានក្រុងទិន្នន័យ 16 ប៊ីត
  • មួយ 18-Mbit (Mb) SSRAM
  • មួយ 512-Mb synchronous flash
  • មួយ 512-MB LPDDR2 SDRAM ដែលមានឡានក្រុងទិន្នន័យ 32 ប៊ីត (មានតែឡានក្រុងទិន្នន័យ 16 ប៊ីតប៉ុណ្ណោះដែលត្រូវបានប្រើប្រាស់នៅលើក្តារនេះ)
  • មួយ 64-Kb I2C សៀរៀលអេឡិចត្រិចដែលអាចលុបបាន PROM (EEPROM)

មេកានិច

បន្ទះអភិវឌ្ឍន៍មានទំហំ 6.5 x 4.5 អ៊ីង។

ជំពូកទី 3: ឯកសារយោងសមាសធាតុក្រុមប្រឹក្សា

ផ្នែកនេះផ្តល់នូវព័ត៌មានលម្អិតអំពីសមាសធាតុក្តារនីមួយៗ និងមុខងាររបស់វា។ សូមមើលសៀវភៅណែនាំអំពីក្រុមប្រឹក្សាអភិវឌ្ឍន៍ព្យុះស៊ីក្លូន VE FPGA សម្រាប់ព័ត៌មានបន្ថែម។

សំណួរគេសួរញឹកញាប់

សំណួរ៖ តើខ្ញុំអាចស្វែងរក HSMCs ចុងក្រោយបំផុតដែលអាចរកបាននៅឯណា?

ចម្លើយ៖ ដើម្បីមើលបញ្ជីនៃ HSMCs ចុងក្រោយបង្អស់ដែលមាន ឬដើម្បីទាញយកច្បាប់ចម្លងនៃការបញ្ជាក់របស់ HSMC សូមមើលទំព័រ Development Board Daughtercards នៃ Altera webគេហទំព័រ។

សំណួរៈតើអេដវ៉ាន់គឺជាអ្វី?tagក្រុមប្រឹក្សាអភិវឌ្ឍន៍ Cyclone VE FPGA?

ចម្លើយ៖ ក្រុមប្រឹក្សាអភិវឌ្ឍន៍ Cyclone VE FPGA ផ្តល់នូវភាពជឿនលឿននៃការរចនា និងការច្នៃប្រឌិត ដូចជាការកំណត់រចនាសម្ព័ន្ធឡើងវិញដោយផ្នែក ដែលធានាបាននូវប្រតិបត្តិការលឿនជាងមុន ការប្រើប្រាស់ថាមពលទាប និងពេលវេលាទីផ្សារលឿនជាងបើប្រៀបធៀបទៅនឹងគ្រួសារ FPGA ពីមុន។

សំណួរ៖ តើខ្ញុំអាចស្វែងរកព័ត៌មានបន្ថែមអំពីគ្រួសារឧបករណ៍ Cyclone V នៅឯណា?

ចម្លើយ៖ សម្រាប់ព័ត៌មានបន្ថែមអំពីគ្រួសារឧបករណ៍ Cyclone V សូមមើលសៀវភៅណែនាំឧបករណ៍ Cyclone V។

សំណួរ៖ តើក្រុមប្រឹក្សាអភិវឌ្ឍន៍មានទំហំប៉ុនណា?

A: បន្ទះអភិវឌ្ឍន៍មានទំហំ 6.5 x 4.5 អ៊ីង។

២៣៤៨ ដ្រាយច្នៃប្រឌិត
San Jose, CA 95134
www.altera.com
MNL-01075-1.4

© 2017 Altera Corporation ។ រក្សា​រ​សិទ្ធ​គ្រប់យ៉ាង។ ពាក្យ និងស្លាកសញ្ញា ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS និង STRATIX គឺជាពាណិជ្ជសញ្ញារបស់សាជីវកម្ម Altera ហើយបានចុះបញ្ជីនៅក្នុងការិយាល័យប៉ាតង់ និងពាណិជ្ជសញ្ញារបស់សហរដ្ឋអាមេរិក និងនៅក្នុងប្រទេសដទៃទៀត។ ពាក្យ និងស្លាកសញ្ញាផ្សេងទៀតទាំងអស់ដែលបានកំណត់ថាជាពាណិជ្ជសញ្ញា ឬសញ្ញាសេវាកម្មគឺជាកម្មសិទ្ធិរបស់អ្នកកាន់រៀងៗខ្លួន ដូចដែលបានពិពណ៌នានៅ www.altera.com/common/legal.html ។ Altera ធានាការអនុវត្តផលិតផល semiconductor របស់ខ្លួនទៅនឹងលក្ខណៈបច្ចេកទេសបច្ចុប្បន្នស្របតាមការធានាស្តង់ដាររបស់ Altera ប៉ុន្តែរក្សាសិទ្ធិក្នុងការផ្លាស់ប្តូរផលិតផល និងសេវាកម្មណាមួយនៅពេលណាមួយដោយមិនមានការជូនដំណឹងជាមុន។ Altera សន្មត់ថាគ្មានទំនួលខុសត្រូវ ឬទំនួលខុសត្រូវដែលកើតចេញពីកម្មវិធី ឬការប្រើប្រាស់ព័ត៌មាន ផលិតផល ឬសេវាកម្មណាមួយដែលបានពិពណ៌នានៅទីនេះ លើកលែងតែមានការយល់ព្រមជាលាយលក្ខណ៍អក្សរដោយ Altera ។ អតិថិជន Altera ត្រូវបានគេណែនាំឱ្យទទួលបានកំណែចុងក្រោយបំផុតនៃការបញ្ជាក់ឧបករណ៍ មុនពេលពឹងផ្អែកលើព័ត៌មានដែលបានចេញផ្សាយណាមួយ និងមុនពេលធ្វើការបញ្ជាទិញផលិតផល ឬសេវាកម្ម។
ខែសីហា 2017 Altera Corporation Cyclone VE FPGA Development Board
សៀវភៅណែនាំយោង

ឯកសារនេះពិពណ៌នាអំពីលក្ខណៈពិសេសផ្នែករឹងនៃក្រុមប្រឹក្សាអភិវឌ្ឍន៍ Cyclone® VE FPGA រួមទាំងព័ត៌មានលំអិតអំពីម្ជុលចេញ និងព័ត៌មានយោងសមាសធាតុដែលត្រូវការដើម្បីបង្កើតការរចនា FPGA ផ្ទាល់ខ្លួនដែលទាក់ទងជាមួយសមាសធាតុទាំងអស់នៃក្តារ។

ជាងview

ការពិពណ៌នាទូទៅ

ក្រុមប្រឹក្សាអភិវឌ្ឍន៍ Cyclone VE FPGA ផ្តល់នូវវេទិកាផ្នែករឹងសម្រាប់បង្កើត និងបង្កើតគំរូរចនាថាមពលទាប ដំណើរការខ្ពស់ និងតក្កវិជ្ជាដោយប្រើ Cyclone VE FPGA របស់ Altera ។ ក្រុមប្រឹក្សាភិបាលផ្តល់នូវជួរដ៏ធំទូលាយនៃគ្រឿងកុំព្យូទ័រ និងចំណុចប្រទាក់អង្គចងចាំ ដើម្បីជួយសម្រួលដល់ការអភិវឌ្ឍន៍នៃការរចនា Cyclone VE FPGA ។ ឧបករណ៍ភ្ជាប់កាតឡៅតឿល្បឿនលឿនមួយ (HSMC) មានសម្រាប់បន្ថែមមុខងារបន្ថែមតាមរយៈ HSMCs ជាច្រើនដែលមានពីAltera® និងដៃគូផ្សេងៗ។

• ដើម្បីមើលបញ្ជីនៃ HSMCs ចុងក្រោយបង្អស់ដែលមាន ឬដើម្បីទាញយកច្បាប់ចម្លងនៃការបញ្ជាក់របស់ HSMC សូមមើលទំព័រ Daughtercards ក្រុមប្រឹក្សាអភិវឌ្ឍន៍នៃ Altera webគេហទំព័រ។
  ភាពជឿនលឿននៃការរចនា និងការច្នៃប្រឌិត ដូចជាការកំណត់រចនាសម្ព័ន្ធឡើងវិញដោយផ្នែក ធានាថាការរចនាដែលបានអនុវត្តនៅក្នុង Cyclone VE FPGAs ដំណើរការលឿនជាងមុន ជាមួយនឹងថាមពលទាប និងមានពេលវេលាទីផ្សារលឿនជាងគ្រួសារ FPGA ពីមុន។
• សម្រាប់ព័ត៌មានបន្ថែមអំពីប្រធានបទខាងក្រោម សូមមើលឯកសាររៀងៗខ្លួន៖
  • គ្រួសារឧបករណ៍ Cyclone V សូមមើលសៀវភៅណែនាំឧបករណ៍ Cyclone V ។
  • ការបញ្ជាក់របស់ HSMC យោងទៅលើការបញ្ជាក់កាត Mezzanine ល្បឿនលឿន (HSMC) ។

ប្លុកសមាសធាតុក្តារ

ក្រុមប្រឹក្សាអភិវឌ្ឍន៍មានលក្ខណៈពិសេសប្លុកសំខាន់ៗដូចខាងក្រោមៈ

• ព្យុះស៊ីក្លូន VE FPGA (5CEFA7F31I7N) មួយនៅក្នុងកញ្ចប់ 896-pin FineLine BGA (FBGA)
  • 149,500 LE
  • 56,480 ម៉ូឌុលតក្កវិជ្ជាអាដាប់ធ័រ (ALMs)
  • អង្គចងចាំ 6,860 Kbit (Kb) M10K និង 836 Kb MLAB
  • រង្វិលជុំចាក់សោដំណាក់កាលប្រភាគប្រាំពីរ (PLLs)
  • មេគុណ 312 18 × 18 ប៊ីត
  • 480 ការបញ្ចូល/ទិន្នផលគោលបំណងទូទៅ (GPIO)
  • វ៉ុលស្នូល 1.1-Vtage
• សៀគ្វីកំណត់រចនាសម្ព័ន្ធ FPGA
  • ការកំណត់សៀរៀលសកម្ម (AS) x1 ឬ AS x4 (EPCQ256SI16N)
  • MAX® V CPLD (5M2210ZF256I5N) ក្នុងកញ្ចប់ FBGA 256-pin ជាឧបករណ៍បញ្ជាប្រព័ន្ធ
  • ការកំណត់រចនាសម្ព័ន្ធប៉ារ៉ាឡែលអកម្មលឿន (FPP)
  • MAX II CPLD (EPM240M100I5N) នៅក្នុងកញ្ចប់ 100-pin FBGA ដែលជាផ្នែកមួយនៃ USB-BlasterTM II ដែលបានបង្កប់សម្រាប់ប្រើជាមួយ Quartus® II Programmer
• សៀគ្វីនាឡិកា
  • ម៉ាស៊ីនបង្កើតនាឡិកាដែលអាចសរសេរកម្មវិធីបានសម្រាប់ការបញ្ចូលនាឡិកាយោង FPGA
  • 50-MHz single-end oscillator សម្រាប់ FPGA និង MAX V CPLD clock input
  • 100-MHz single-end oscillator សម្រាប់ការបញ្ចូលនាឡិកាកំណត់រចនាសម្ព័ន្ធ MAX V CPLD
  • ការបញ្ចូល SMA (LVDS)
• ការចងចាំ
  • ឧបករណ៍ 256-Mbyte (MB) DDR3 SDRAM ពីរដែលមានឡានក្រុងទិន្នន័យ 16 ប៊ីត
  • មួយ 18-Mbit (Mb) SSRAM
  • មួយ 512-Mb synchronous flash
  • មួយ 512-MB LPDDR2 SDRAM ដែលមានឡានក្រុងទិន្នន័យ 32 ប៊ីត (មានតែឡានក្រុងទិន្នន័យ 16 ប៊ីតប៉ុណ្ណោះដែលត្រូវបានប្រើប្រាស់នៅលើក្តារនេះ)
  • មួយ 64-Kb I2C សៀរៀលអេឡិចត្រិចដែលអាចលុបបាន PROM (EEPROM)
• ការបញ្ចូល/លទ្ធផលអ្នកប្រើប្រាស់ទូទៅ
  • អំពូល LED និងអេក្រង់
  • អំពូល LED អ្នកប្រើប្រាស់ចំនួនបួន
  • ការកំណត់រចនាសម្ព័ន្ធផ្ទុក LED មួយ។
  • ការកំណត់រចនាសម្ព័ន្ធ LED មួយរួចរាល់
  • កំហុស LED មួយ។
  • ការកំណត់រចនាសម្ព័ន្ធបីជ្រើសរើស LEDs
  • ភ្លើង LED ស្ថានភាព USB-Blaster II ចំនួនបួនដែលបានបង្កប់
  • ចំណុចប្រទាក់ HSMC ចំនួនបី LEDs
  • អ៊ីសឺរណិត LED ចំនួនដប់
  • ទិន្នន័យ UART ពីរបញ្ជូន និងទទួល LEDs
  • ចំណុចប្រទាក់ USB-UART ពីរ TX / RX LEDs
  • ថាមពលមួយនៅលើ LED
  • អេក្រង់ LCD តួអក្សរពីរជួរមួយ។
• ប៊ូតុងរុញ
  • ប៊ូតុងរុញកំណត់ឡើងវិញ CPU មួយ។
  • One MAX V កំណត់ប៊ូតុងរុញឡើងវិញ
  • កម្មវិធីមួយជ្រើសរើសប៊ូតុងរុញ
  • ប៊ូតុងរុញការកំណត់រចនាសម្ព័ន្ធកម្មវិធីមួយ។
  • ប៊ូតុងរុញអ្នកប្រើប្រាស់ទូទៅចំនួនបួន
• កុងតាក់ DIP
  • កុងតាក់ត្រួតពិនិត្យប្រព័ន្ធ MAX V CPLD ចំនួនបួន
  • ពីរ JTAG កុងតាក់ DIP គ្រប់គ្រងខ្សែសង្វាក់
  • កុងតាក់ DIP គ្រប់គ្រងកង្ហារមួយ។
  • កុងតាក់ DIP អ្នកប្រើប្រាស់ទូទៅចំនួនបួន
• ការផ្គត់ផ្គង់ថាមពល
  14-20-V (កុំព្យូទ័រយួរដៃ) បញ្ចូល DC
• មេកានិច
  បន្ទះក្តារទំហំ 6.5 "x 4.5"

ដ្យាក្រាមប្លុកក្រុមប្រឹក្សាអភិវឌ្ឍន៍

រូបភាពទី 1–1 បង្ហាញដ្យាក្រាមប្លុកនៃក្រុមប្រឹក្សាអភិវឌ្ឍន៍ Cyclone VE FPGA ។

ការគ្រប់គ្រងក្រុមប្រឹក្សាភិបាល

នៅពេលគ្រប់គ្រងក្តារ វាជាការសំខាន់ដើម្បីសង្កេតមើលការប្រុងប្រយ័ត្ននៃការហូរទឹករំអិលដូចតទៅនេះ៖

ការប្រុងប្រយ័ត្ន
បើគ្មានការគ្រប់គ្រងប្រឆាំងនឹងឋិតិវន្តបានត្រឹមត្រូវ បន្ទះអាចខូច។ ដូច្នេះ សូមប្រើការប្រុងប្រយ័ត្នទប់ទល់នឹងឋិតិវន្តនៅពេលប៉ះបន្ទះ។

សមាសធាតុក្តារ

ជំពូកនេះណែនាំសមាសធាតុសំខាន់ៗនៅលើក្រុមប្រឹក្សាអភិវឌ្ឍន៍ Cyclone VE FPGA ។ រូបភាពទី 2–1 បង្ហាញពីទីតាំងរបស់សមាសភាគ ហើយតារាង 2–1 ផ្តល់នូវការពិពណ៌នាសង្ខេបអំពីលក្ខណៈសមាសធាតុទាំងអស់នៃក្តារ។

សំណុំពេញលេញនៃគ្រោងការណ៍ មូលដ្ឋានទិន្នន័យប្លង់រូបវន្ត និង GERBER files សម្រាប់ក្រុមប្រឹក្សាអភិវឌ្ឍន៍ស្ថិតនៅក្នុងបញ្ជីឯកសារឧបករណ៍អភិវឌ្ឍន៍ Cyclone VE FPGA ។

សម្រាប់​ព័ត៌មាន​អំពី​ការ​បើក​ថាមពល​បន្ទះ និង​ការ​ដំឡើង​កម្មវិធី​បង្ហាញ សូម​យោង​ទៅ​មគ្គុទ្ទេសក៍​អ្នក​ប្រើ Cyclone VE FPGA Development Kit។

ជំពូកនេះមានផ្នែកដូចខាងក្រោមៈ

• "ឡើងលើview”
• “ឧបករណ៍ដែលមានលក្ខណៈពិសេស៖ Cyclone VE FPGA” នៅទំព័រ 2–4
• “MAX V CPLD 5M2210 System Controller” នៅទំព័រ 2–5
• "ការកំណត់រចនាសម្ព័ន្ធ FPGA" នៅទំព័រ 2-10
• « Clock Circuitry » នៅ​ទំព័រ 2–18
•  “ការបញ្ចូល/លទ្ធផលអ្នកប្រើប្រាស់ទូទៅ” នៅទំព័រ ២–២០
• “សមាសធាតុ និងចំណុចប្រទាក់” នៅទំព័រ 2–24
• « ការចងចាំ » នៅ​ទំព័រ 2–32
• «ការផ្គត់ផ្គង់ថាមពល» នៅទំព័រ 2–41

ឡើងលើview

ផ្នែកនេះផ្តល់នូវការបញ្ចប់view នៃក្រុមប្រឹក្សាអភិវឌ្ឍន៍ Cyclone VE FPGA រួមទាំងរូបភាពក្រុមប្រឹក្សាភិបាលដែលបានកំណត់ចំណាំ និងការពិពណ៌នាអំពីសមាសភាគ។ រូបភាពទី 2-1 បង្ហាញពីការបញ្ចប់view លក្ខណៈពិសេសនៃបន្ទះ។

តារាង 2–1 ពិពណ៌នាអំពីសមាសធាតុ និងរាយបញ្ជីឯកសារយោងក្រុមប្រឹក្សាដែលត្រូវគ្នា។

តារាង 2–1 ។ សមាសធាតុក្តារ (ផ្នែកទី 1 នៃ 3)

ក្តារ ឯកសារយោង	ប្រភេទ	ការពិពណ៌នា
លក្ខណៈពិសេស ឧបករណ៍
U1	FPGA	ព្យុះស៊ីក្លូន VE FPGA, 5CEFA7F31I7N, 896-pin FBGA ។
U13	CPLD	MAX V CPLD, 5M2210ZF256I5N, 256-pin FBGA ។
ការកំណត់រចនាសម្ព័ន្ធ, ស្ថានភាព, និង រៀបចំធាតុ
J4	JTAG ក្បាលខ្សែសង្វាក់	ផ្តល់នូវការចូលទៅកាន់ JTAG ខ្សែសង្វាក់ និងបិទ USB-Blaster II ដែលបានបង្កប់ នៅពេលប្រើខ្សែ USB-Blaster ខាងក្រៅ។
SW2	JTAG កុងតាក់ DIP គ្រប់គ្រងខ្សែសង្វាក់	លុប ឬរួមបញ្ចូលឧបករណ៍នៅក្នុង JTAG ខ្សែសង្វាក់។
J10	ឧបករណ៍ភ្ជាប់ USB ប្រភេទ B	ចំណុចប្រទាក់ USB សម្រាប់ការសរសេរកម្មវិធី FPGA និងការបំបាត់កំហុសតាមរយៈ USB-Blaster II JTAG តាមរយៈខ្សែ USB ប្រភេទ B ។

តារាង 2–1 ។ សមាសធាតុក្តារ (ផ្នែកទី 2 នៃ 3)

ក្តារ ឯកសារយោង	ប្រភេទ	ការពិពណ៌នា
SW3	កុងតាក់ DIP ការកំណត់ក្តារ	គ្រប់គ្រងមុខងាររបស់ឧបករណ៍បញ្ជាប្រព័ន្ធ MAX V CPLD 5M2210 ដូចជាការបើកនាឡិកា ការគ្រប់គ្រងការបញ្ចូលនាឡិកា SMA និងរូបភាពណាមួយដែលត្រូវផ្ទុកពីអង្គចងចាំពន្លឺនៅពេលបើកថាមពល។
SW1	កុងតាក់ MSEL DIP	គ្រប់គ្រងគ្រោងការណ៍កំណត់រចនាសម្ព័ន្ធនៅលើក្តារ។ ម្ជុល MSEL 0, 1, 2 និង 4 ភ្ជាប់ទៅកុងតាក់ DIP ខណៈដែល MSEL pin 3 ភ្ជាប់ទៅដី។
S2	កម្មវិធីជ្រើសរើសប៊ូតុងរុញ	បិទបើកកម្មវិធីជ្រើសរើស LEDs ដែលជ្រើសរើសរូបភាពកម្មវិធីដែលផ្ទុកពីអង្គចងចាំពន្លឺទៅ FPGA ។
S1	ប៊ូតុងរុញការកំណត់រចនាសម្ព័ន្ធកម្មវិធី	ផ្ទុករូបភាពពីអង្គចងចាំពន្លឺទៅ FGPA ដោយផ្អែកលើការកំណត់របស់កម្មវិធីជ្រើសរើស LEDs ។
D19	ការកំណត់រចនាសម្ព័ន្ធ LED រួចរាល់	បំភ្លឺនៅពេលដែល FPGA ត្រូវបានកំណត់រចនាសម្ព័ន្ធ។
D18	ផ្ទុក LED	បំភ្លឺនៅពេលដែលឧបករណ៍បញ្ជាប្រព័ន្ធ MAX V CPLD 5M2210 កំពុងកំណត់រចនាសម្ព័ន្ធ FPGA យ៉ាងសកម្ម។
D17	កំហុស LED	បំភ្លឺនៅពេលដែលការកំណត់ FPGA ពីអង្គចងចាំពន្លឺបរាជ័យ។
D35	ថាមពល LED	បំភ្លឺនៅពេលដែលមានថាមពល 5.0-V ។
D25 ~ D27	កម្មវិធីជ្រើសរើស LEDs	បំភ្លឺដើម្បីបង្ហាញលំដាប់ LED ដែលកំណត់ថាតើរូបភាពអង្គចងចាំណាផ្ទុកទៅ FPGA នៅពេលអ្នកចុចប៊ូតុងជ្រើសរើសកម្មវិធី។ សូមមើលតារាង 2–6 សម្រាប់ការកំណត់ LED ។
D1 ~ D10	LED អេធើណែត	បំភ្លឺដើម្បីបង្ហាញល្បឿននៃការតភ្ជាប់ ក៏ដូចជាការបញ្ជូន ឬទទួលសកម្មភាព។
D20, D21	ច្រក HSMC LEDs	អ្នកអាចកំណត់រចនាសម្ព័ន្ធ LED ទាំងនេះដើម្បីបង្ហាញពីការបញ្ជូន ឬទទួលសកម្មភាព។
D22	ច្រក HSMC បង្ហាញ LED	បំភ្លឺនៅពេលដែលកាតកូនស្រីត្រូវបានដោតចូលទៅក្នុងច្រក HSMC ។
D15, D16	LEDs USB-UART	បំភ្លឺនៅពេលដែលឧបករណ៍បញ្ជូន និងឧបករណ៍ទទួល USB-UART កំពុងប្រើប្រាស់។
D23, D24	ស៊េរី UART LEDs	បំភ្លឺនៅពេលដែលឧបករណ៍បញ្ជូន និងអ្នកទទួល UART កំពុងប្រើប្រាស់។
នាឡិកា សៀគ្វី
X1	លំយោលដែលអាចសរសេរកម្មវិធីបាន។	លំយោលដែលអាចសរសេរកម្មវិធីបានជាមួយនឹងប្រេកង់លំនាំដើម 125 MHz ។ ប្រេកង់អាចសរសេរកម្មវិធីបានដោយប្រើ GUI គ្រប់គ្រងនាឡិកាដែលដំណើរការលើ MAX V CPLD 5M2210 System Controller ។
U4	លំយោល 50 MHz	លំយោលគ្រីស្តាល់ 50.000-MHz សម្រាប់តក្កវិជ្ជាគោលបំណងទូទៅ។
X3	លំយោល 100 MHz	លំយោលគ្រីស្តាល់ 100.000-MHz សម្រាប់ឧបករណ៍បញ្ជាប្រព័ន្ធ MAX V CPLD 5M2210 ។
ជ ១៦៩, ជ ១៧៩	ឧបករណ៍ភ្ជាប់ SMA បញ្ចូលនាឡិកា	ដ្រាយវ៍នាឡិកាដែលត្រូវគ្នានឹង LVDS ចូលទៅក្នុងសតិបណ្ដោះអាសន្ននាឡិកា។
J4	ឧបករណ៍ភ្ជាប់ SMA ទិន្នផលនាឡិកា	ជំរុញទិន្នផលនាឡិកា CMOS 2.5-V ចេញពី FPGA ។
ទូទៅ អ្នកប្រើប្រាស់ បញ្ចូល/ទិន្នផល
D28 ~ D31	LEDs អ្នកប្រើប្រាស់	អំពូល LED អ្នកប្រើប្រាស់ចំនួនបួន។ បំភ្លឺនៅពេលបើកបរទាប។
SW3	កុងតាក់ DIP របស់អ្នកប្រើ	កុងតាក់ DIP អ្នកប្រើប្រាស់ Quad ។ នៅពេលកុងតាក់បើក តក្ក 0 ត្រូវបានជ្រើសរើស។
S4	ប៊ូតុងរុញកំណត់ CPU ឡើងវិញ	កំណត់តក្កវិជ្ជា FPGA ឡើងវិញ។
S3	MAX V កំណត់ប៊ូតុងរុញឡើងវិញ	កំណត់ឧបករណ៍បញ្ជាប្រព័ន្ធ MAX V CPLD 5M2210 ឡើងវិញ។
S5 ~ S8	ប៊ូតុងរុញអ្នកប្រើប្រាស់ទូទៅ	ប៊ូតុងរុញអ្នកប្រើចំនួនបួន។ ជំរុញឱ្យទាបនៅពេលចុច។
ការចងចាំ ឧបករណ៍
យូ ៤១, យូ ៤២	អង្គចងចាំ DDR3 x32	256-MB DDR3 SDRAM ពីរជាមួយឡានក្រុងទិន្នន័យ 16 ប៊ីត។
U9	អង្គចងចាំ LPDDR2 x 16	512-MB LPDDR 2 SDRAM ជាមួយ 32-bit bus មានតែ bus 16-bit ប៉ុណ្ណោះដែលត្រូវបានប្រើនៅលើក្តារនេះ។

តារាង 2–1 ។ សមាសធាតុក្តារ (ផ្នែកទី 3 នៃ 3)

ក្តារ ឯកសារយោង	ប្រភេទ	ការពិពណ៌នា
U10	អង្គចងចាំ Flash x16	ឧបករណ៍ flash synchronous 512-Mb ជាមួយនឹងឡានក្រុងទិន្នន័យ 16-bit សម្រាប់អង្គចងចាំដែលមិនងាយនឹងបង្កជាហេតុ។
U11	អង្គចងចាំ SSRAM x16	RAM សមកាលកម្មស្តង់ដារ 18-Mb ជាមួយនឹងឡានក្រុងទិន្នន័យ 12 ប៊ីត និង 4-bit parity ។
U12	EEPROM	64-Mb I2C ស៊េរី EEPROM ។
ទំនាក់ទំនង ច្រក
J1	ច្រក HSMC	ផ្តល់បណ្តាញ 84 CMOS ឬ 17 LVDS ក្នុងមួយការបញ្ជាក់របស់ HSMC ។
J11	ច្រក Gigabit Ethernet	ឧបករណ៍ភ្ជាប់ RJ-45 ដែលផ្តល់នូវការភ្ជាប់អ៊ីសឺរណិត 10/100/1000 តាមរយៈ Marvell 88E1111 PHY និងមុខងារ Altera Triple Speed ​​Ethernet MegaCore ដែលមានមូលដ្ឋានលើ FPGA នៅក្នុងរបៀប RGMII ។
J12	ច្រក UART ស៊េរី	ឧបករណ៍ភ្ជាប់ DSUB 9-pin ជាមួយឧបករណ៍បញ្ជូន RS-232 ដើម្បីអនុវត្តឆានែល UART ស៊េរី RS-232 ។
J13	ច្រក USB-UART	ឧបករណ៍ភ្ជាប់ USB ដែលមានស្ពាន USB-to-UART សម្រាប់ចំណុចប្រទាក់ UART សៀរៀល។
ជ ១៦៩, ជ ១៧៩	ក្បាលបំបាត់កំហុស	ក្បាលក្បាល 2×8 ចំនួនពីរសម្រាប់គោលបំណងបំបាត់កំហុស។
វីដេអូ និង បង្ហាញ ច្រក
J14	LCD តួអក្សរ	ឧបករណ៍ភ្ជាប់ដែលមានចំណុចប្រទាក់ទៅនឹងម៉ូឌុល LCD 16 តួអក្សរ× 2 បន្ទាត់ដែលបានផ្តល់ឱ្យ រួមជាមួយនឹងការជាប់គាំងពីរ។
ថាមពល ការផ្គត់ផ្គង់
J17	Jack បញ្ចូល DC	ទទួលយកការផ្គត់ផ្គង់ថាមពល DC 14-20V ។
SW5	កុងតាក់ថាមពល	ប្តូរទៅបើក ឬបិទបន្ទះ នៅពេលដែលថាមពលត្រូវបានផ្គត់ផ្គង់ពី Jack input DC។

ឧបករណ៍ពិសេស៖ ព្យុះស៊ីក្លូន VE FPGA

ក្រុមប្រឹក្សាអភិវឌ្ឍន៍ Cyclone VE FPGA មានឧបករណ៍ Cyclone VE FPGA 5CEFA7F31I7N (U1) ក្នុងកញ្ចប់ FBGA 896-pin ។

សម្រាប់ព័ត៌មានបន្ថែមអំពីគ្រួសារឧបករណ៍ Cyclone V សូមមើលសៀវភៅណែនាំឧបករណ៍ Cyclone V។
តារាង 2–2 ពិពណ៌នាអំពីលក្ខណៈរបស់ឧបករណ៍ Cyclone VE FPGA 5CEFA7F31I7N ។

តារាង 2–2 ។ លក្ខណៈពិសេសនៃព្យុះស៊ីក្លូន VE FPGA

ALMs	សមមូល LEs	M10K RAM ប្លុក	RAM សរុប (Kbits)	១៨ ប៊ីត × ១៨ ប៊ីត មេគុណ	PLLs	កញ្ចប់ ប្រភេទ
56,480	149,500	6,860	836	312	7	896-pin FBGA

ធនធាន I/O
ឧបករណ៍ Cyclone VE FPGA 5CEFA7F31I7N មានអ្នកប្រើប្រាស់ I/Os សរុបចំនួន 480 ។ តារាងទី 2–3 រាយចំនួន Cyclone VE FPGA I/O pin និងការប្រើប្រាស់តាមមុខងារនៅលើក្តារ។

តារាង 2–3 ។ Cyclone VE FPGA I/O Pin រាប់

មុខងារ	អាយ/អូ ស្តង់ដារ	អាយ/អូ រាប់	ពិសេស ម្ជុល
DDR3	1.5-V SSTL	71	ម្ជុលឌីផេរ៉ង់ស្យែល x4 DQS មួយ។
LPDDR2	1.2-V HSUL	37	ម្ជុលឌីផេរ៉ង់ស្យែល x2 DQS មួយ។
Flash, SSRAM, EEPROM និង MAX V ឡានក្រុង FSM	2.5-V CMOS, 3.3-V LVCMOS	69	—
ច្រក HSMC	2.5-V CMOS + LVDS	79	១៧ LVDS, I17C
ច្រក Gigabit Ethernet	2.5-V CMOS	42	—
បង្កប់ USB-Blaster II	2.5-V CMOS	20	—
បឋមកថាបំបាត់កំហុស	1.5-V, 2.5-V	20	—
UART	3.3-V LVTTL	4	—
USB-UART	2.5-V CMOS	12	—
ប៊ូតុងរុញ	2.5-V CMOS	5	ម្ជុល DEV_CLRn មួយ។
កុងតាក់ DIP	2.5-V CMOS	4	—
LCD តួអក្សរ	2.5-V CMOS	11	—
អំពូល LED	2.5-V CMOS	9	—
នាឡិកា ឬ Oscillators	2.5-V CMOS + LVDS	12	ម្ជុលនាឡិកាចេញមួយ។
សរុប អាយ/អូ បានប្រើ៖		395

ឧបករណ៍បញ្ជាប្រព័ន្ធ MAX V CPLD 5M2210
ក្តារប្រើប្រាស់ 5M2210 System Controller ដែលជា Altera MAX V CPLD សម្រាប់គោលបំណងដូចខាងក្រោម៖

• ការកំណត់រចនាសម្ព័ន្ធ FPGA ពីពន្លឺ
• ការវាស់វែងថាមពល
• ការគ្រប់គ្រង និងចុះឈ្មោះស្ថានភាពសម្រាប់ការអាប់ដេតប្រព័ន្ធពីចម្ងាយ

រូបភាពទី 2–2 បង្ហាញពីមុខងាររបស់ឧបករណ៍បញ្ជាប្រព័ន្ធ MAX V CPLD 5M2210 និងការភ្ជាប់សៀគ្វីខាងក្រៅជាដ្យាក្រាមប្លុក។\

រូបភាពទី 2–2 ។ MAX V CPLD 5M2210 ដ្យាក្រាមប្លុកឧបករណ៍បញ្ជាប្រព័ន្ធ

តារាង 2–4 រាយសញ្ញា I/O ដែលមានវត្តមាននៅលើ MAX V CPLD 5M2210 System Controller ។ ឈ្មោះសញ្ញា និងមុខងារគឺទាក់ទងទៅនឹងឧបករណ៍ MAX V។

អ្នកអាចទាញយកអតីតample ការរចនាជាមួយនឹងទីតាំង pin និងកិច្ចការដែលបានបញ្ចប់ដោយយោងតាមតារាងខាងក្រោមពីហាង Altera Design ។ នៅក្នុង Cyclone VE FPGA Development Kit ក្រោម Design Examples, ចុច Cyclone VE FPGA Development Kit Baseline Pinout ។

តារាង 2–4 ។ MAX V CPLD 5M2210 ឧបករណ៍ត្រួតពិនិត្យប្រព័ន្ធ ដកឧបករណ៍ (ផ្នែកទី 1 នៃ 5)

ក្តារ ឯកសារយោង (U13)	គ្រោងការណ៍ សញ្ញា ឈ្មោះ	អាយ/អូ ស្តង់ដារ	ការពិពណ៌នា
N4	5M2210_JTAG_TMS	៥-វី	MAX VJTAG TMS
E9	CLK50_EN	៥-វី	50 MHz oscillator បើក
H12	CLK_CONFIG	៥-វី	ការបញ្ចូលនាឡិកាកំណត់រចនាសម្ព័ន្ធ 100 MHz
ក៣១	CLK_ENABLE	៥-វី	កុងតាក់ DIP សម្រាប់ការបើកដំណើរការលំយោលនាឡិកា
ក៣១	CLK_SEL	៥-វី	កុងតាក់ DIP សម្រាប់ជ្រើសរើសនាឡិកា-SMA ឬលំយោល។
J12	CLKIN_50_MAXV	៥-វី	ការបញ្ចូលនាឡិកា 50 MHz
D9	CLOCK_SCL	៥-វី	នាឡិកាលំយោល I2C ដែលអាចសរសេរកម្មវិធីបាន។
C9	CLOCK_SDA	៥-វី	ទិន្នន័យ I2C oscillator ដែលអាចសរសេរកម្មវិធីបាន។
D10	CPU_RESETN	៥-វី	FPGA កំណត់ប៊ូតុងរុញឡើងវិញ
P12	EXTRA_SIG0	៥-វី	ចំណុចប្រទាក់ USB-Blaster II ដែលបានបង្កប់។ បម្រុងទុកសម្រាប់ការប្រើប្រាស់នាពេលអនាគត
T13	EXTRA_SIG1	៥-វី	ចំណុចប្រទាក់ USB-Blaster II ដែលបានបង្កប់។ បម្រុងទុកសម្រាប់ការប្រើប្រាស់នាពេលអនាគត
T15	EXTRA_SIG2	៥-វី	ចំណុចប្រទាក់ USB-Blaster II ដែលបានបង្កប់។ បម្រុងទុកសម្រាប់ការប្រើប្រាស់នាពេលអនាគត
A2	FACTORY_LOAD	៥-វី	ប្តូរ DIP ដើម្បីផ្ទុករោងចក្រ ឬការរចនាអ្នកប្រើប្រាស់នៅពេលបើកថាមពល

តារាង 2–4 ។ MAX V CPLD 5M2210 ឧបករណ៍ត្រួតពិនិត្យប្រព័ន្ធ ដកឧបករណ៍ (ផ្នែកទី 2 នៃ 5)

ក្តារ ឯកសារយោង (U13)	គ្រោងការណ៍ សញ្ញា ឈ្មោះ	អាយ/អូ ស្តង់ដារ	ការពិពណ៌នា
R14	FACTORY_REQUEST	៥-វី	បានបង្កប់ USB-Blaster II ស្នើសុំផ្ញើពាក្យបញ្ជាពីរោងចក្រ
N12	FACTORY_STATUS	៥-វី	ស្ថានភាពពាក្យបញ្ជារបស់រោងចក្រ USB-Blaster II ដែលបានបង្កប់
C8	FAN_FORCE_ON	៥-វី	DIP បើក ឬបិទកង្ហារ
N7	FLASH_ADVN	៥-វី	អាសយដ្ឋាន​អង្គចងចាំ​ពន្លឺ​រថយន្ត FSM មាន​សុពលភាព
R5	FLASH_CEN	៥-វី	FSM bus flash memory chip បើកដំណើរការ
R6	FLASH_CLK	៥-វី	នាឡិកា​អង្គ​ចងចាំ​រថយន្ត FSM
M6	FLASH_OEN	៥-វី	FSM bus flash memory output បើកដំណើរការ
T5	FLASH_RDYBSYN	៥-វី	អង្គចងចាំពន្លឺរថយន្ត FSM រួចរាល់ហើយ។
P7	FLASH_RESETN	៥-វី	កំណត់អង្គចងចាំពន្លឺរថយន្ត FSM ឡើងវិញ
N6	FLASH_WEN	៥-វី	FSM bus flash memory write enable
K1	FPGA_CONF_DONE	៥-វី	ការកំណត់រចនាសម្ព័ន្ធ FPGA បានបញ្ចប់ LED
D3	FPGA_CONFIG_D0	៥-វី	ទិន្នន័យកំណត់រចនាសម្ព័ន្ធ FPGA
C2	FPGA_CONFIG_D1	៥-វី	ទិន្នន័យកំណត់រចនាសម្ព័ន្ធ FPGA
C3	FPGA_CONFIG_D2	៥-វី	ទិន្នន័យកំណត់រចនាសម្ព័ន្ធ FPGA
E3	FPGA_CONFIG_D3	៥-វី	ទិន្នន័យកំណត់រចនាសម្ព័ន្ធ FPGA
D2	FPGA_CONFIG_D4	៥-វី	ទិន្នន័យកំណត់រចនាសម្ព័ន្ធ FPGA
E4	FPGA_CONFIG_D5	៥-វី	ទិន្នន័យកំណត់រចនាសម្ព័ន្ធ FPGA
D1	FPGA_CONFIG_D6	៥-វី	ទិន្នន័យកំណត់រចនាសម្ព័ន្ធ FPGA
E5	FPGA_CONFIG_D7	៥-វី	ទិន្នន័យកំណត់រចនាសម្ព័ន្ធ FPGA
F3	FPGA_CONFIG_D8	៥-វី	ទិន្នន័យកំណត់រចនាសម្ព័ន្ធ FPGA
E1	FPGA_CONFIG_D9	៥-វី	ទិន្នន័យកំណត់រចនាសម្ព័ន្ធ FPGA
F4	FPGA_CONFIG_D10	៥-វី	ទិន្នន័យកំណត់រចនាសម្ព័ន្ធ FPGA
F2	FPGA_CONFIG_D11	៥-វី	ទិន្នន័យកំណត់រចនាសម្ព័ន្ធ FPGA
F1	FPGA_CONFIG_D12	៥-វី	ទិន្នន័យកំណត់រចនាសម្ព័ន្ធ FPGA
F6	FPGA_CONFIG_D13	៥-វី	ទិន្នន័យកំណត់រចនាសម្ព័ន្ធ FPGA
G2	FPGA_CONFIG_D14	៥-វី	ទិន្នន័យកំណត់រចនាសម្ព័ន្ធ FPGA
G3	FPGA_CONFIG_D15	៥-វី	ទិន្នន័យកំណត់រចនាសម្ព័ន្ធ FPGA
K4	FPGA_MAX_DCLK	៥-វី	នាឡិកាកំណត់រចនាសម្ព័ន្ធ FPGA
J3	FPGA_DCLK	៥-វី	នាឡិកាកំណត់រចនាសម្ព័ន្ធ FPGA
N1	FPGA_NCONFIG	៥-វី	ការកំណត់រចនាសម្ព័ន្ធ FPGA សកម្ម
J4	FPGA_NSTATUS	៥-វី	ការកំណត់រចនាសម្ព័ន្ធ FPGA រួចរាល់
H1	FPGA_PR_DONE	៥-វី	ការរៀបចំឡើងវិញដោយផ្នែក FPGA រួចរាល់ហើយ។
P2	FPGA_PR_ERROR	៥-វី	កំហុសក្នុងការកំណត់រចនាសម្ព័ន្ធឡើងវិញដោយផ្នែក FPGA
E2	FPGA_PR_READY	៥-វី	ការរៀបចំឡើងវិញដោយផ្នែក FPGA រួចរាល់ហើយ។
F5	FPGA_PR_REQUEST	៥-វី	សំណើកំណត់រចនាសម្ព័ន្ធឡើងវិញដោយផ្នែក FPGA
L5	FPGA_MAX_NCS	៥-វី	ជ្រើសរើសបន្ទះឈីបកំណត់រចនាសម្ព័ន្ធ FPGA
អ៊ី២៦	FSM_A1	៥-វី	ឡានក្រុងអាសយដ្ឋាន FSM
C14	FSM_A2	៥-វី	ឡានក្រុងអាសយដ្ឋាន FSM

តារាង 2–4 ។ MAX V CPLD 5M2210 ឧបករណ៍ត្រួតពិនិត្យប្រព័ន្ធ ដកឧបករណ៍ (ផ្នែកទី 3 នៃ 5)

ក្តារ ឯកសារយោង (U13)	គ្រោងការណ៍ សញ្ញា ឈ្មោះ	អាយ/អូ ស្តង់ដារ	ការពិពណ៌នា
C15	FSM_A3	៥-វី	ឡានក្រុងអាសយដ្ឋាន FSM
អ៊ី២៦	FSM_A4	៥-វី	ឡានក្រុងអាសយដ្ឋាន FSM
អ៊ី២៦	FSM_A5	៥-វី	ឡានក្រុងអាសយដ្ឋាន FSM
D15	FSM_A6	៥-វី	ឡានក្រុងអាសយដ្ឋាន FSM
F14	FSM_A7	៥-វី	ឡានក្រុងអាសយដ្ឋាន FSM
D16	FSM_A8	៥-វី	ឡានក្រុងអាសយដ្ឋាន FSM
F13	FSM_A9	៥-វី	ឡានក្រុងអាសយដ្ឋាន FSM
អ៊ី២៦	FSM_A10	៥-វី	ឡានក្រុងអាសយដ្ឋាន FSM
អ៊ី២៦	FSM_A11	៥-វី	ឡានក្រុងអាសយដ្ឋាន FSM
F15	FSM_A12	៥-វី	ឡានក្រុងអាសយដ្ឋាន FSM
G14	FSM_A13	៥-វី	ឡានក្រុងអាសយដ្ឋាន FSM
F16	FSM_A14	៥-វី	ឡានក្រុងអាសយដ្ឋាន FSM
G13	FSM_A15	៥-វី	ឡានក្រុងអាសយដ្ឋាន FSM
G15	FSM_A16	៥-វី	ឡានក្រុងអាសយដ្ឋាន FSM
G12	FSM_A17	៥-វី	ឡានក្រុងអាសយដ្ឋាន FSM
G16	FSM_A18	៥-វី	ឡានក្រុងអាសយដ្ឋាន FSM
H14	FSM_A19	៥-វី	ឡានក្រុងអាសយដ្ឋាន FSM
H20	FSM_A20	៥-វី	ឡានក្រុងអាសយដ្ឋាន FSM
H13	FSM_A21	៥-វី	ឡានក្រុងអាសយដ្ឋាន FSM
H16	FSM_A22	៥-វី	ឡានក្រុងអាសយដ្ឋាន FSM
J13	FSM_A23	៥-វី	ឡានក្រុងអាសយដ្ឋាន FSM
J16	FSM_A24	៥-វី	ឡានក្រុងអាសយដ្ឋាន FSM
T2	FSM_A25	៥-វី	ឡានក្រុងអាសយដ្ឋាន FSM
P5	FSM_A26	៥-វី	ឡានក្រុងអាសយដ្ឋាន FSM
J14	FSM_D0	៥-វី	ឡានក្រុងទិន្នន័យ FSM
J15	FSM_D1	៥-វី	ឡានក្រុងទិន្នន័យ FSM
K៦៥៦	FSM_D2	៥-វី	ឡានក្រុងទិន្នន័យ FSM
K៦៥៦	FSM_D3	៥-វី	ឡានក្រុងទិន្នន័យ FSM
K៦៥៦	FSM_D4	៥-វី	ឡានក្រុងទិន្នន័យ FSM
K៦៥៦	FSM_D5	៥-វី	ឡានក្រុងទិន្នន័យ FSM
L16	FSM_D6	៥-វី	ឡានក្រុងទិន្នន័យ FSM
L11	FSM_D7	៥-វី	ឡានក្រុងទិន្នន័យ FSM
L15	FSM_D8	៥-វី	ឡានក្រុងទិន្នន័យ FSM
L12	FSM_D9	៥-វី	ឡានក្រុងទិន្នន័យ FSM
M16	FSM_D10	៥-វី	ឡានក្រុងទិន្នន័យ FSM
L13	FSM_D11	៥-វី	ឡានក្រុងទិន្នន័យ FSM
M15	FSM_D12	៥-វី	ឡានក្រុងទិន្នន័យ FSM
L14	FSM_D13	៥-វី	ឡានក្រុងទិន្នន័យ FSM
N16	FSM_D14	៥-វី	ឡានក្រុងទិន្នន័យ FSM

តារាង 2–4 ។ MAX V CPLD 5M2210 ឧបករណ៍ត្រួតពិនិត្យប្រព័ន្ធ ដកឧបករណ៍ (ផ្នែកទី 4 នៃ 5)

ក្តារ ឯកសារយោង (U13)	គ្រោងការណ៍ សញ្ញា ឈ្មោះ	អាយ/អូ ស្តង់ដារ	ការពិពណ៌នា
M13	FSM_D15	៥-វី	ឡានក្រុងទិន្នន័យ FSM
B8	HSMA_PRSNTN	៥-វី	ច្រក HSMC មានវត្តមាន
L6	JTAG_5M2210_TDI	៥-វី	MAX V CPLD JTAG ទិន្នន័យខ្សែសង្វាក់នៅក្នុង
M5	JTAG_5M2210_TDO	៥-វី	MAX V CPLD JTAG ទិន្នន័យខ្សែសង្វាក់ចេញ
P3	JTAG_TCK	៥-វី	JTAG នាឡិកាខ្សែសង្វាក់
P11	M570_នាឡិកា	៥-វី	នាឡិកា 25-MHz ដើម្បីបង្កប់ USB-Blaster II សម្រាប់ផ្ញើពាក្យបញ្ជារោងចក្រ
M1	M570_JTAG_EN	៥-វី	សញ្ញាទាបដើម្បីបិទ USB-Blaster II ដែលបានបង្កប់
P10	MAX5_BEN0	៥-វី	FSM bus MAX V byte បើក 0
R11	MAX5_BEN1	៥-វី	FSM bus MAX V byte បើក 1
T12	MAX5_BEN2	៥-វី	FSM bus MAX V byte បើក 2
N11	MAX5_BEN3	៥-វី	FSM bus MAX V byte បើក 3
T11	MAX5_CLK	៥-វី	នាឡិកា FSM ឡានក្រុង MAX V
R10	MAX5_CSN	៥-វី	FSM bus MAX V chip ជ្រើសរើស
M10	MAX5_OEN	៥-វី	FSM bus MAX V output បើកដំណើរការ
N10	MAX5_WEN	៥-វី	FSM bus MAX V សរសេរបើក
អ៊ី២៦	MAX_CONF_DONEN	៥-វី	ការកំណត់រចនាសម្ព័ន្ធ USB-Blaster II ដែលបានបង្កប់ LED រួចរាល់
A4	MAX_ERROR	៥-វី	កំហុសក្នុងការកំណត់ FPGA LED
A6	MAX_LOAD	៥-វី	ការកំណត់រចនាសម្ព័ន្ធ FPGA សកម្ម LED
M9	MAX_RESETN	៥-វី	MAX V កំណត់ប៊ូតុងរុញឡើងវិញ
B7	លើសម៉ោង	៥-វី	បើកកង្ហារត្រួតពិនិត្យសីតុណ្ហភាព
D12	PGM_CONFIG	៥-វី	ផ្ទុករូបភាពអង្គចងចាំពន្លឺដែលកំណត់ដោយ PGM LEDs
B14	PGM_LED0	៥-វី	អង្គចងចាំពន្លឺ PGM ជ្រើសរើសសូចនាករ 0
C13	PGM_LED1	៥-វី	អង្គចងចាំពន្លឺ PGM ជ្រើសរើសសូចនាករ 1
B16	PGM_LED2	៥-វី	អង្គចងចាំពន្លឺ PGM ជ្រើសរើសសូចនាករ 2
B13	PGM_SEL	៥-វី	បិទបើក PGM_LED[2:0] លំដាប់ LED
H4	PSAS_CSn	៥-វី	ជ្រើសរើសបន្ទះឈីបកំណត់រចនាសម្ព័ន្ធ AS
G1	PSAS_DCLK	៥-វី	នាឡិកាកំណត់រចនាសម្ព័ន្ធ
G4	PSAS_CONF_DONE	៥-វី	ការកំណត់រចនាសម្ព័ន្ធរួចរាល់
H2	PSAS_CONFIGn	៥-វី	ការកំណត់រចនាសម្ព័ន្ធ AS សកម្ម
G5	PSAS_DATA1	៥-វី	ទិន្នន័យកំណត់រចនាសម្ព័ន្ធ AS
H3	PSAS_DATA0_ASD0	៥-វី	ទិន្នន័យកំណត់រចនាសម្ព័ន្ធ AS
J1	PSAS_CEn	៥-វី	បន្ទះឈីបកំណត់រចនាសម្ព័ន្ធ AS បើកដំណើរការ
R12	SECURITY_MODE	៥-វី	កុងតាក់ DIP សម្រាប់ USB-Blaster II ដែលបានបង្កប់ ដើម្បីផ្ញើពាក្យបញ្ជា FACTORY នៅពេលបើកថាមពល
E7	SENSE_CS0N	៥-វី	ជ្រើសរើសបន្ទះឈីបម៉ូនីទ័រថាមពល
A5	SENSE_SCK	៥-វី	នាឡិកា SPI ម៉ូនីទ័រថាមពល
D7	SENSE_SDI	៥-វី	ទិន្នន័យ SPI ម៉ូនីទ័រថាមពលនៅក្នុង
B6	SENSE_SDO	៥-វី	ទិន្នន័យ SPI របស់ម៉ូនីទ័រថាមពលចេញ

តារាង 2–4 ។ MAX V CPLD 5M2210 ឧបករណ៍ត្រួតពិនិត្យប្រព័ន្ធ ដកឧបករណ៍ (ផ្នែកទី 5 នៃ 5)

ក្តារ ឯកសារយោង (U13)	គ្រោងការណ៍ សញ្ញា ឈ្មោះ	អាយ/អូ ស្តង់ដារ	ការពិពណ៌នា
M13	FSM_D15	៥-វី	ឡានក្រុងទិន្នន័យ FSM
B8	HSMA_PRSNTN	៥-វី	ច្រក HSMC មានវត្តមាន
L6	JTAG_5M2210_TDI	៥-វី	MAX V CPLD JTAG ទិន្នន័យខ្សែសង្វាក់នៅក្នុង
M5	JTAG_5M2210_TDO	៥-វី	MAX V CPLD JTAG ទិន្នន័យខ្សែសង្វាក់ចេញ
P3	JTAG_TCK	៥-វី	JTAG នាឡិកាខ្សែសង្វាក់
P11	M570_នាឡិកា	៥-វី	នាឡិកា 25-MHz ដើម្បីបង្កប់ USB-Blaster II សម្រាប់ផ្ញើពាក្យបញ្ជារោងចក្រ
M1	M570_JTAG_EN	៥-វី	សញ្ញាទាបដើម្បីបិទ USB-Blaster II ដែលបានបង្កប់
P10	MAX5_BEN0	៥-វី	FSM bus MAX V byte បើក 0
R11	MAX5_BEN1	៥-វី	FSM bus MAX V byte បើក 1
T12	MAX5_BEN2	៥-វី	FSM bus MAX V byte បើក 2
N11	MAX5_BEN3	៥-វី	FSM bus MAX V byte បើក 3
T11	MAX5_CLK	៥-វី	នាឡិកា FSM ឡានក្រុង MAX V
R10	MAX5_CSN	៥-វី	FSM bus MAX V chip ជ្រើសរើស
M10	MAX5_OEN	៥-វី	FSM bus MAX V output បើកដំណើរការ
N10	MAX5_WEN	៥-វី	FSM bus MAX V សរសេរបើក
អ៊ី២៦	MAX_CONF_DONEN	៥-វី	ការកំណត់រចនាសម្ព័ន្ធ USB-Blaster II ដែលបានបង្កប់ LED រួចរាល់
A4	MAX_ERROR	៥-វី	កំហុសក្នុងការកំណត់ FPGA LED
A6	MAX_LOAD	៥-វី	ការកំណត់រចនាសម្ព័ន្ធ FPGA សកម្ម LED
M9	MAX_RESETN	៥-វី	MAX V កំណត់ប៊ូតុងរុញឡើងវិញ
B7	លើសម៉ោង	៥-វី	បើកកង្ហារត្រួតពិនិត្យសីតុណ្ហភាព
D12	PGM_CONFIG	៥-វី	ផ្ទុករូបភាពអង្គចងចាំពន្លឺដែលកំណត់ដោយ PGM LEDs
B14	PGM_LED0	៥-វី	អង្គចងចាំពន្លឺ PGM ជ្រើសរើសសូចនាករ 0
C13	PGM_LED1	៥-វី	អង្គចងចាំពន្លឺ PGM ជ្រើសរើសសូចនាករ 1
B16	PGM_LED2	៥-វី	អង្គចងចាំពន្លឺ PGM ជ្រើសរើសសូចនាករ 2
B13	PGM_SEL	៥-វី	បិទបើក PGM_LED[2:0] លំដាប់ LED
H4	PSAS_CSn	៥-វី	ជ្រើសរើសបន្ទះឈីបកំណត់រចនាសម្ព័ន្ធ AS
G1	PSAS_DCLK	៥-វី	នាឡិកាកំណត់រចនាសម្ព័ន្ធ
G4	PSAS_CONF_DONE	៥-វី	ការកំណត់រចនាសម្ព័ន្ធរួចរាល់
H2	PSAS_CONFIGn	៥-វី	ការកំណត់រចនាសម្ព័ន្ធ AS សកម្ម
G5	PSAS_DATA1	៥-វី	ទិន្នន័យកំណត់រចនាសម្ព័ន្ធ AS
H3	PSAS_DATA0_ASD0	៥-វី	ទិន្នន័យកំណត់រចនាសម្ព័ន្ធ AS
J1	PSAS_CEn	៥-វី	បន្ទះឈីបកំណត់រចនាសម្ព័ន្ធ AS បើកដំណើរការ
R12	SECURITY_MODE	៥-វី	កុងតាក់ DIP សម្រាប់ USB-Blaster II ដែលបានបង្កប់ ដើម្បីផ្ញើពាក្យបញ្ជា FACTORY នៅពេលបើកថាមពល
E7	SENSE_CS0N	៥-វី	ជ្រើសរើសបន្ទះឈីបម៉ូនីទ័រថាមពល
A5	SENSE_SCK	៥-វី	នាឡិកា SPI ម៉ូនីទ័រថាមពល
D7	SENSE_SDI	៥-វី	ទិន្នន័យ SPI ម៉ូនីទ័រថាមពលនៅក្នុង
B6	SENSE_SDO	៥-វី	ទិន្នន័យ SPI របស់ម៉ូនីទ័រថាមពលចេញ

ការកំណត់រចនាសម្ព័ន្ធ FPGA

ផ្នែកនេះពណ៌នាអំពី FPGA, flash memory និង MAX V CPLD 5M2210 System Controller device programming method ដែលគាំទ្រដោយក្រុមប្រឹក្សាអភិវឌ្ឍន៍ Cyclone VE FPGA ។

ក្រុមប្រឹក្សាអភិវឌ្ឍន៍ Cyclone VE FPGA គាំទ្រវិធីសាស្ត្រកំណត់រចនាសម្ព័ន្ធដូចខាងក្រោម៖

• បង្កប់ USB-Blaster II គឺជាវិធីសាស្ត្រលំនាំដើមសម្រាប់កំណត់រចនាសម្ព័ន្ធ FPGA ដោយប្រើ Quartus II Programmer នៅក្នុង JTAG របៀបជាមួយខ្សែ USB ដែលបានផ្គត់ផ្គង់។
•  ការទាញយកអង្គចងចាំពន្លឺសម្រាប់កំណត់រចនាសម្ព័ន្ធ FPGA ដោយប្រើរូបភាពដែលបានរក្សាទុកពីអង្គចងចាំពន្លឺនៅពេលបើកថាមពល ឬចុចប៊ូតុងជំរុញការកំណត់រចនាសម្ព័ន្ធកម្មវិធី (S1) ។
• USB-Blaster ខាងក្រៅសម្រាប់កំណត់រចនាសម្ព័ន្ធ FPGA ដោយប្រើ USB-Blaster ខាងក្រៅដែលភ្ជាប់ទៅ JTAG ក្បាលខ្សែសង្វាក់ (J4) ។
• ឧបករណ៍ EPCQ សម្រាប់ការកំណត់រចនាសម្ព័ន្ធ FPGA ស៊េរី ឬ quad-serial ដែលគាំទ្រគ្រោងការណ៍កំណត់រចនាសម្ព័ន្ធ AS x1 ឬ AS x4 ។

កម្មវិធី FPGA លើ Embedded USB-Blaster II
វិធីសាស្ត្រកំណត់រចនាសម្ព័ន្ធនេះអនុវត្តឧបករណ៍ភ្ជាប់ USB ប្រភេទ-B (J10) ឧបករណ៍ USB 2.0 PHY (U18) និង Altera MAX II CPLD EPM570GF100I5N (U16) ដើម្បីអនុញ្ញាតឱ្យកំណត់រចនាសម្ព័ន្ធ FPGA ដោយប្រើខ្សែ USB ។ ខ្សែ USB នេះភ្ជាប់ដោយផ្ទាល់រវាងឧបករណ៍ភ្ជាប់ USB ប្រភេទ-B នៅលើក្តារ និងរន្ធ USB នៃកុំព្យូទ័រដែលដំណើរការកម្មវិធី Quartus II ។
USB-Blaster II ដែលបានបង្កប់នៅក្នុង MAX II CPLD EPM570GF100I5N ជាធម្មតាធ្វើជាម្ចាស់ JTAG ខ្សែសង្វាក់។

រូបភាពទី 2-3 បង្ហាញពី JTAG ខ្សែសង្វាក់។

លោក JTAG chain control DIP switch (SW2) គ្រប់គ្រង jumpers ដែលបង្ហាញក្នុងរូបភាព 2-3។
ដើម្បីភ្ជាប់ឧបករណ៍ ឬចំណុចប្រទាក់នៅក្នុងខ្សែសង្វាក់ កុងតាក់ដែលត្រូវគ្នារបស់ពួកគេត្រូវតែស្ថិតនៅក្នុងទីតាំងបិទ។ រុញកុងតាក់ទាំងអស់ទៅទីតាំង ON ដើម្បីអោយមានតែ FPGA នៅក្នុងសង្វាក់ប៉ុណ្ណោះ។

ឧបករណ៍បញ្ជាប្រព័ន្ធ MAX V CPLD 5M2210 ត្រូវតែស្ថិតនៅក្នុង JTAG ខ្សែសង្វាក់ដើម្បីប្រើចំណុចប្រទាក់ GUI មួយចំនួន។

តារាង 2–5 រាយឈ្មោះសញ្ញា schematic USB 2.0 PHY និងលេខ pin Cyclone VE FPGA ដែលត្រូវគ្នា។

តារាង 2–5 ។ ឈ្មោះ និងមុខងារសញ្ញាតាមគ្រោងការណ៍ USB 2.0 PHY (ផ្នែកទី 1 នៃ 2)

ឯកសារយោង (U18)	គ្រោងការណ៍ សញ្ញា ឈ្មោះ	ព្យុះស៊ីក្លូន VE លេខ PIN FPGA	អាយ/អូ ស្តង់ដារ	ការពិពណ៌នា
C1	24M_XTALIN	—	៥-វី	ការបញ្ចូលគ្រីស្តាល់ oscillator
C2	24M_XTALOUT	—	៥-វី	ទិន្នផលលំយោលគ្រីស្តាល់
E1	FX2_D_N	—	៥-វី	ទិន្នន័យ USB 2.0 PHY
E2	FX2_D_P	—	៥-វី	ទិន្នន័យ USB 2.0 PHY
H7	FX2_FLAGA	—	៥-វី	ស្ថានភាពទិន្នផល FIFO ទាសករ

តារាង 2–5 ។ ឈ្មោះ និងមុខងារសញ្ញាតាមគ្រោងការណ៍ USB 2.0 PHY (ផ្នែកទី 2 នៃ 2)

ឯកសារយោង (U18)	គ្រោងការណ៍ សញ្ញា ឈ្មោះ	ព្យុះស៊ីក្លូន VE លេខ PIN FPGA	អាយ/អូ ស្តង់ដារ	ការពិពណ៌នា
G7	FX2_FLAGB	—	៥-វី	ស្ថានភាពទិន្នផល FIFO ទាសករ
H8	FX2_FLAGC	—	៥-វី	ស្ថានភាពទិន្នផល FIFO ទាសករ
G6	FX2_PA1	—	៥-វី	ចំណុចប្រទាក់ USB 2.0 PHY port A
F8	FX2_PA2	—	៥-វី	ចំណុចប្រទាក់ USB 2.0 PHY port A
F7	FX2_PA3	—	៥-វី	ចំណុចប្រទាក់ USB 2.0 PHY port A
F6	FX2_PA4	—	៥-វី	ចំណុចប្រទាក់ USB 2.0 PHY port A
C8	FX2_PA5	—	៥-វី	ចំណុចប្រទាក់ USB 2.0 PHY port A
C7	FX2_PA6	—	៥-វី	ចំណុចប្រទាក់ USB 2.0 PHY port A
C6	FX2_PA7	—	៥-វី	ចំណុចប្រទាក់ USB 2.0 PHY port A
H3	FX2_PB0	—	៥-វី	ចំណុចប្រទាក់ USB 2.0 PHY port B
F4	FX2_PB1	—	៥-វី	ចំណុចប្រទាក់ USB 2.0 PHY port B
H4	FX2_PB2	—	៥-វី	ចំណុចប្រទាក់ USB 2.0 PHY port B
G4	FX2_PB3	—	៥-វី	ចំណុចប្រទាក់ USB 2.0 PHY port B
H5	FX2_PB4	—	៥-វី	ចំណុចប្រទាក់ USB 2.0 PHY port B
G5	FX2_PB5	—	៥-វី	ចំណុចប្រទាក់ USB 2.0 PHY port B
F5	FX2_PB6	—	៥-វី	ចំណុចប្រទាក់ USB 2.0 PHY port B
H6	FX2_PB7	—	៥-វី	ចំណុចប្រទាក់ USB 2.0 PHY port B
A8	FX2_PD0	—	៥-វី	ចំណុចប្រទាក់ USB 2.0 PHY port D
A7	FX2_PD1	—	៥-វី	ចំណុចប្រទាក់ USB 2.0 PHY port D
B6	FX2_PD2	—	៥-វី	ចំណុចប្រទាក់ USB 2.0 PHY port D
A6	FX2_PD3	—	៥-វី	ចំណុចប្រទាក់ USB 2.0 PHY port D
B3	FX2_PD4	—	៥-វី	ចំណុចប្រទាក់ USB 2.0 PHY port D
A3	FX2_PD5	—	៥-វី	ចំណុចប្រទាក់ USB 2.0 PHY port D
C3	FX2_PD6	—	៥-វី	ចំណុចប្រទាក់ USB 2.0 PHY port D
A2	FX2_PD7	—	៥-វី	ចំណុចប្រទាក់ USB 2.0 PHY port D
B8	FX2_RESETN	វី៣៥	៥-វី	បានបង្កប់ USB-Blaster រឹងកំណត់ឡើងវិញ
F3	FX2_SCL	—	៥-វី	នាឡិកាសៀរៀល USB 2.0 PHY
G3	FX2_SDA	—	៥-វី	ទិន្នន័យសៀរៀល USB 2.0 PHY
A1	FX2_SLRDN	—	៥-វី	អាន strobe សម្រាប់ទាសករ FIFO
B1	FX2_SLWRN	—	៥-វី	សរសេរ strobe សម្រាប់ទាសករ FIFO
B7	FX2_WAKEUP	—	៥-វី	សញ្ញាដាស់ USB 2.0 PHY
G2	USB_CLK	AA ៦	៥-វី	នាឡិកាចំណុចប្រទាក់ USB 2.0 PHY 48-MHz

កម្មវិធី FPGA ពី Flash Memory

ការសរសេរកម្មវិធី Flash memory គឺអាចធ្វើទៅបានតាមវិធីផ្សេងៗគ្នា។ វិធីសាស្ត្រលំនាំដើមគឺត្រូវប្រើការរចនារោងចក្រ—ផតថលធ្វើបច្ចុប្បន្នភាពក្រុមប្រឹក្សា។ ការរចនានេះគឺជាការបង្កប់ webserver ដែលបម្រើដល់ Board Update Portal web ទំព័រ។ នេះ។ web ទំព័រអនុញ្ញាតឱ្យអ្នកជ្រើសរើសការរចនា FPGA ថ្មីរួមទាំងផ្នែករឹង កម្មវិធី ឬទាំងពីរនៅក្នុង S-Record ស្តង់ដារឧស្សាហកម្ម File (.flash) ហើយសរសេរការរចនាទៅទំព័រផ្នែករឹងរបស់អ្នកប្រើ (ទំព័រ 1) នៃអង្គចងចាំពន្លឺនៅលើបណ្តាញ។

វិធីសាស្ត្របន្ទាប់បន្សំគឺត្រូវប្រើការរចនាឧបករណ៍ផ្ទុកពន្លឺប៉ារ៉ាឡែល (PFL) ដែលបានសាងសង់រួចនៅក្នុងឧបករណ៍អភិវឌ្ឍន៍។ ក្រុមប្រឹក្សាអភិវឌ្ឍន៍អនុវត្តមុខងារដ៏ធំរបស់ Altera PFL សម្រាប់ការសរសេរកម្មវិធីអង្គចងចាំពន្លឺ។ PFL megafunction គឺជាប្លុកនៃតក្កវិជ្ជាដែលត្រូវបានសរសេរកម្មវិធីទៅក្នុងឧបករណ៍តក្កវិជ្ជាដែលអាចសរសេរកម្មវិធីបាន Altera (FPGA ឬ CPLD) ។ PFL មានមុខងារជាឧបករណ៍ប្រើប្រាស់សម្រាប់ការសរសេរទៅកាន់ឧបករណ៍អង្គចងចាំពន្លឺដែលត្រូវគ្នា។ ការរចនាដែលបានសាងសង់ជាមុននេះមានមុខងារ megafunction PFL ដែលអនុញ្ញាតឱ្យអ្នកសរសេរទំព័រ 0 ទំព័រ 1 ឬផ្នែកផ្សេងទៀតនៃអង្គចងចាំពន្លឺនៅលើចំណុចប្រទាក់ USB ដោយប្រើកម្មវិធី Quartus II ។ វិធីសាស្រ្តនេះត្រូវបានប្រើដើម្បីស្ដារក្រុមប្រឹក្សាអភិវឌ្ឍន៍ទៅជាការកំណត់លំនាំដើមរបស់រោងចក្ររបស់វា។

វិធីសាស្រ្តផ្សេងទៀតដើម្បីសរសេរកម្មវិធីអង្គចងចាំពន្លឺក៏អាចប្រើបានផងដែរ រួមទាំងប្រព័ន្ធដំណើរការ Nios® II ។

សម្រាប់ព័ត៌មានបន្ថែមអំពីប្រព័ន្ធដំណើរការ Nios II សូមមើលទំព័រ Nios II Processor របស់ Altera webគេហទំព័រ។
នៅពេលបើកថាមពល ឬដោយចុចប៊ូតុងជំរុញការកំណត់រចនាសម្ព័ន្ធកម្មវិធី PGM_CONFIG (S1) PFL របស់ឧបករណ៍បញ្ជាប្រព័ន្ធ MAX V CPLD 5M2210 កំណត់រចនាសម្ព័ន្ធ FPGA ពីអង្គចងចាំពន្លឺ។ PFL megafunction អានទិន្នន័យ 16-bit ពី flash memory ហើយបំប្លែងវាទៅជា fast passive parallel (FPP) format។ បន្ទាប់មកទិន្នន័យ 16 ប៊ីតនេះត្រូវបានសរសេរទៅកាន់ម្ជុលកំណត់រចនាសម្ព័ន្ធដែលខិតខំប្រឹងប្រែងនៅក្នុង FPGA កំឡុងពេលកំណត់រចនាសម្ព័ន្ធ។
ការចុចប៊ូតុង PGM_CONFIG (S1) ផ្ទុក FPGA ជាមួយនឹងទំព័រផ្នែករឹងដោយផ្អែកលើ PGM_LED[2:0] (D25, D26, D27) បំភ្លឺ។ តារាង 2–6 រាយបញ្ជីការរចនាដែលផ្ទុកនៅពេលអ្នកចុចប៊ូតុង PGM_CONFIG ។

តារាង 2–6 ។ ការកំណត់ PGM_LED (1)

PGM_LED0 (ឃ ៧)	PGM_LED1 (ឃ ៧)	PGM_LED2 (ឃ ៧)	រចនា
ON	បិទ	បិទ	ផ្នែករឹងរបស់រោងចក្រ
បិទ	ON	បិទ	ឧបករណ៍ប្រើប្រាស់ 1
បិទ	បិទ	ON	ឧបករណ៍ប្រើប្រាស់ 2

រូបភាពទី 2-4 បង្ហាញពីការកំណត់រចនាសម្ព័ន្ធ PFL ។

សម្រាប់ព័ត៌មានបន្ថែមអំពីប្រធានបទខាងក្រោម សូមមើលឯកសាររៀងៗខ្លួន៖

• Board Update Portal, PFL design, និង flash memory map storage យោងទៅលើ Cyclone VE FPGA Development Kit User Guide។
• PFL megafunction យោងទៅ Parallel Flash Loader Megafunction User Guide។

កម្មវិធី FPGA លើ USB-Blaster ខាងក្រៅ
លោក JTAG បឋមកថាខ្សែសង្វាក់ផ្តល់នូវវិធីសាស្រ្តមួយផ្សេងទៀតសម្រាប់កំណត់រចនាសម្ព័ន្ធ FPGA ដោយប្រើឧបករណ៍ USB-Blaster ខាងក្រៅជាមួយ Quartus II Programmer ដែលដំណើរការលើកុំព្យូទ័រ។ ដើម្បីទប់ស្កាត់ការឈ្លោះប្រកែកគ្នារវាង JTAG ចៅហ្វាយនាយ, USB-Blaster ដែលបានបង្កប់ត្រូវបានបិទដោយស្វ័យប្រវត្តិនៅពេលអ្នកភ្ជាប់ USB-Blaster ខាងក្រៅទៅ JTAG ខ្សែសង្វាក់តាមរយៈ JTAG ក្បាលខ្សែសង្វាក់។

ការសរសេរកម្មវិធី FPGA ដោយប្រើ EPCQ
ឧបករណ៍ ECPQ ដែលមានតម្លៃទាបជាមួយនឹងអង្គចងចាំដែលមិនងាយនឹងបង្កជាហេតុមានចំណុចប្រទាក់ប្រាំមួយម្ជុលសាមញ្ញ និងកត្តាទម្រង់តូចមួយ។ ECPQ គាំទ្ររបៀប AS x1 និង x4 ។ តាមលំនាំដើម បន្ទះនេះមានការកំណត់រចនាសម្ព័ន្ធ FPP ។ ដើម្បីកំណត់គ្រោងការណ៍កំណត់រចនាសម្ព័ន្ធទៅជារបៀប AS ការងារ Resistor ត្រូវធ្វើឡើងវិញ។ កំណត់រចនាសម្ព័ន្ធការកំណត់ MSEL ដោយប្រើកុងតាក់ MSEL DIP (SW1) ដើម្បីផ្លាស់ប្តូរគ្រោងការណ៍កំណត់រចនាសម្ព័ន្ធ។

រូបភាពទី 2-5 បង្ហាញពីការតភ្ជាប់រវាង EPCQ និង Cyclone VE FPGA ។

រូបភាពទី 2–5 ។ ការកំណត់រចនាសម្ព័ន្ធ EPCQ

ធាតុស្ថានភាព
ក្រុមប្រឹក្សាអភិវឌ្ឍន៍រួមមាន LEDs ស្ថានភាព។ ផ្នែកនេះពិពណ៌នាអំពីធាតុនៃស្ថានភាព។

តារាង 2–7 រាយបញ្ជីសេចក្តីយោង បន្ទះ LED ឈ្មោះ និងការពិពណ៌នាមុខងារ។

តារាង 2–7 ។ បន្ទះ LED ជាក់លាក់ (ផ្នែកទី 1 នៃ 2)

ក្តារ ឯកសារយោង	គ្រោងការណ៍ សញ្ញា ឈ្មោះ	អាយ/អូ ស្តង់ដារ	ការពិពណ៌នា
D35	ថាមពល	៥-វី	LED ពណ៌ខៀវ។ បំភ្លឺនៅពេលថាមពល 5.0 V សកម្ម។
D19	MAX_CONF_DONEn	៥-វី	LED ពណ៌បៃតង។ បំភ្លឺនៅពេលដែល FPGA ត្រូវបានកំណត់រចនាសម្ព័ន្ធដោយជោគជ័យ។ ដឹកនាំដោយ MAX V CPLD 5M2210 System Controller ។
D17	MAX_ERROR	៥-វី	LED ក្រហម។ បំភ្លឺនៅពេលដែលឧបករណ៍បញ្ជាប្រព័ន្ធ MAX V CPLD 5M2210 បរាជ័យក្នុងការកំណត់ FPGA ។ ដឹកនាំដោយ MAX V CPLD 5M2210 System Controller ។
D18	MAX_LOAD	៥-វី	LED ពណ៌បៃតង។ បំភ្លឺនៅពេលដែលឧបករណ៍បញ្ជាប្រព័ន្ធ MAX V CPLD 5M2210 កំពុងកំណត់រចនាសម្ព័ន្ធ FPGA យ៉ាងសកម្ម។ ជំរុញដោយ MAX V CPLD 5M2210 System Controller ។
D25 ឃ ២ ឃ ៤	PGM_LED[0] PGM_LED[1] PGM_LED[2]	៥-វី	អំពូល LED ពណ៌បៃតង។ បំភ្លឺដើម្បីបង្ហាញថាទំព័រផ្នែករឹងណាមួយផ្ទុកពីអង្គចងចាំពន្លឺ នៅពេលអ្នកចុចប៊ូតុង PGM_SEL ។

តារាង 2–7 ។ បន្ទះ LED ជាក់លាក់ (ផ្នែកទី 2 នៃ 2)

ក្តារ ឯកសារយោង	គ្រោងការណ៍ សញ្ញា ឈ្មោះ	អាយ/អូ ស្តង់ដារ	ការពិពណ៌នា
D11, D12 D13, D14	JTAG_RX, JTAG_TX SC_RX, SC_TX	៥-វី	អំពូល LED ពណ៌បៃតង។ បំភ្លឺដើម្បីចង្អុលបង្ហាញ USB-Blaster II ទទួល និងបញ្ជូនសកម្មភាព។
D1	ENETA_LED_TX	៥-វី	LED ពណ៌បៃតង។ បំភ្លឺដើម្បីបង្ហាញពីសកម្មភាពបញ្ជូន Ethernet PHY ។ បើកបរដោយ Marvell 88E1111 PHY ។
D2	ENETA_LED_RX	៥-វី	LED ពណ៌បៃតង។ បំភ្លឺដើម្បីចង្អុលបង្ហាញ Ethernet PHY ទទួលសកម្មភាព។ បើកបរដោយ Marvell 88E1111 PHY ។
D5	ENETA_LED_LINK10	៥-វី	LED ពណ៌បៃតង។ បំភ្លឺដើម្បីបង្ហាញពីអ៊ីសឺរណិតបានភ្ជាប់ក្នុងល្បឿនភ្ជាប់ 10 Mbps ។ បើកបរដោយ Marvell 88E1111 PHY ។
D4	ENETA_LED_LINK100	៥-វី	LED ពណ៌បៃតង។ បំភ្លឺដើម្បីបង្ហាញពីអ៊ីសឺរណិតបានភ្ជាប់ក្នុងល្បឿនភ្ជាប់ 100 Mbps ។ បើកបរដោយ Marvell 88E1111 PHY ។
D3	ENETA_LED_LINK1000	៥-វី	LED ពណ៌បៃតង។ បំភ្លឺដើម្បីបង្ហាញពីអ៊ីសឺរណិតបានភ្ជាប់ក្នុងល្បឿនភ្ជាប់ 1000 Mbps ។ បើកបរដោយ Marvell 88E1111 PHY ។
D19	ENETB_LED_TX	៥-វី	LED ពណ៌បៃតង។ បំភ្លឺដើម្បីបង្ហាញពីសកម្មភាពបញ្ជូន Ethernet PHY B ។ បើកបរដោយ Marvell 88E1111 PHY ។
D22	ENETB_LED_RX	៥-វី	LED ពណ៌បៃតង។ បំភ្លឺដើម្បីបង្ហាញពីសកម្មភាពទទួល Ethernet PHY B។ បើកបរដោយ Marvell 88E1111 PHY ។
D24	ENETB_LED_LINK10	៥-វី	LED ពណ៌បៃតង។ បំភ្លឺដើម្បីបង្ហាញ Ethernet B បានភ្ជាប់ក្នុងល្បឿនភ្ជាប់ 10 Mbps ។ បើកបរដោយ Marvell 88E1111 PHY ។
D20	ENETB_LED_LINK100	៥-វី	LED ពណ៌បៃតង។ បំភ្លឺដើម្បីបង្ហាញ Ethernet B បានភ្ជាប់ក្នុងល្បឿនភ្ជាប់ 100 Mbps ។ បើកបរដោយ Marvell 88E1111 PHY ។
D21	ENETB_LED_LINK1000	៥-វី	LED ពណ៌បៃតង។ បំភ្លឺដើម្បីបង្ហាញ Ethernet B បានភ្ជាប់ក្នុងល្បឿនភ្ជាប់ 1000 Mbps ។ បើកបរដោយ Marvell 88E1111 PHY ។
D15, D16	USB_UART_TX_TOGGLE, USB_UART_RX_TOGGLE	៥-វី	LED ពណ៌បៃតង។ បំភ្លឺដើម្បីបង្ហាញពីសកម្មភាពទទួល និងបញ្ជូន USB_UART ។
D23, D24	UART_RXD_LED, UART_TXD_LED	៥-វី	LED ពណ៌បៃតង។ បំភ្លឺដើម្បីបង្ហាញពីសកម្មភាពទទួល និងបញ្ជូន UART ។
D3	HSMA_PRSNTn	៥-វី	LED ពណ៌បៃតង។ បំភ្លឺនៅពេលដែលច្រក HSMC មានបន្ទះ ឬខ្សែដោតភ្ជាប់ ដែលម្ជុល 160 ក្លាយជាដី។ ជំរុញដោយកាតបន្ថែម។

រៀបចំធាតុ
ក្រុមប្រឹក្សាអភិវឌ្ឍន៍រួមមានប្រភេទផ្សេងគ្នានៃធាតុរៀបចំ។ ផ្នែកនេះពិពណ៌នាអំពីធាតុផ្សំនៃការដំឡើងដូចខាងក្រោម៖

• កុងតាក់ DIP ការកំណត់ក្តារ
• JTAG ការកំណត់កុងតាក់ DIP
• ប៊ូតុងរុញកំណត់ CPU ឡើងវិញ
• MAX V កំណត់ប៊ូតុងរុញឡើងវិញ
• ប៊ូតុងរុញការកំណត់រចនាសម្ព័ន្ធកម្មវិធី
• កម្មវិធីជ្រើសរើសប៊ូតុងរុញ

សម្រាប់ព័ត៌មានបន្ថែមអំពីការកំណត់លំនាំដើមនៃកុងតាក់ DIP សូមមើលការណែនាំអ្នកប្រើប្រាស់ Cyclone VE FPGA Development Kit។

ការកំណត់ក្តារ DIP Switch
ការកំណត់ក្តារ កុងតាក់ DIP (SW4) គ្រប់គ្រងមុខងារផ្សេងៗជាក់លាក់ចំពោះក្តារ និងការរចនាតក្កវិជ្ជា MAX V CPLD 5M2210 ។ តារាងទី 2–8 រាយបញ្ជីការគ្រប់គ្រង និងការពិពណ៌នាអំពីកុងតាក់។

តារាង 2–8 ។ ការកំណត់ក្រុមប្រឹក្សាភិបាល ការគ្រប់គ្រងកុងតាក់ DIP

ប្តូរ	គ្រោងការណ៍ សញ្ញា ឈ្មោះ	ការពិពណ៌នា
1	CLK_SEL	បើក៖ ជ្រើសរើសនាឡិកាលំយោលដែលអាចសរសេរកម្មវិធីបាន។ បិទ៖ ជ្រើសរើសនាឡិកាបញ្ចូល SMA
2	CLK_ENABLE	បើក៖ បិទដំណើរការលំយោលនៅលើយន្តហោះ បិទ៖ បើកដំណើរការលំយោលនៅលើយន្តហោះ
3	FACTORY_LOAD	បើក៖ ផ្ទុកការរចនាអ្នកប្រើប្រាស់ពី flash នៅពេលបើកថាមពល បិទ៖ ផ្ទុកការរចនារោងចក្រពីពន្លឺនៅពេលបើកថាមពល
4	SECURITY_MODE	បើក៖ បង្កប់ USB-Blaster II ផ្ញើពាក្យបញ្ជាពីរោងចក្រនៅពេលបើកថាមពល។ បិទ៖ ដែលបានបង្កប់ USB-Blaster II មិនផ្ញើពាក្យបញ្ជាពីរោងចក្រនៅពេលបើកថាមពលទេ។

JTAG កុងតាក់ DIP គ្រប់គ្រងខ្សែសង្វាក់
លោក JTAG ឧបករណ៍បញ្ជាខ្សែសង្វាក់ DIP switch (SW2) ទាំងដកចេញ ឬរួមបញ្ចូលឧបករណ៍នៅក្នុង JTAG ខ្សែសង្វាក់។ ព្យុះស៊ីក្លូន VE FPGA តែងតែស្ថិតនៅក្នុងតំបន់ JTAG ខ្សែសង្វាក់។ តារាងទី 2–9 រាយបញ្ជីការគ្រប់គ្រងកុងតាក់ និងការពិពណ៌នារបស់វា។

តារាង 2–9 ។ ជTAG កុងតាក់ DIP គ្រប់គ្រងខ្សែសង្វាក់

ប្តូរ	គ្រោងការណ៍ សញ្ញា ឈ្មោះ	ការពិពណ៌នា
1	5M2210_JTAG_EN	បើក៖ ឧបករណ៍បញ្ជាប្រព័ន្ធ Bypass MAX V CPLD 5M2210 បិទ៖ ឧបករណ៍បញ្ជាប្រព័ន្ធ MAX V CPLD 5M2210 នៅក្នុងខ្សែសង្វាក់
2	HSMC_JTAG_EN	បើក៖ ឆ្លងកាត់ច្រក HSMC បិទ៖ ច្រក HSMC ក្នុងខ្សែសង្វាក់
3	FAN_FORCE_ON	បើក៖ បើកកង្ហារ បិទ៖ បិទកង្ហារ
4	កក់ទុក	កក់ទុក

ប៊ូតុងចុចកំណត់ឡើងវិញស៊ីភីយូ
ប៊ូតុងរុញកំណត់ CPU ឡើងវិញ CPU_RESETn (S4) គឺជាការបញ្ចូលទៅក្នុង Cyclone VE FPGA DEV_CLRn pin និងជា I/O open-drain I/O ពី MAX V CPLD System Controller។ ប៊ូតុងរុញនេះគឺជាការកំណត់លំនាំដើមឡើងវិញសម្រាប់ទាំងតក្កវិជ្ជា FPGA និង CPLD ។ ឧបករណ៍បញ្ជាប្រព័ន្ធ MAX V CPLD 5M2210 ក៏ជំរុញប៊ូតុងរុញនេះផងដែរ អំឡុងពេលបើកថាមពលឡើងវិញ (POR)។

MAX V កំណត់ប៊ូតុងរុញឡើងវិញ
ប៊ូតុងរុញកំណត់ឡើងវិញ MAX V MAX_RESETn (S3) គឺជាការបញ្ចូលទៅក្នុងឧបករណ៍បញ្ជាប្រព័ន្ធ MAX V CPLD 5M2210 ។ ប៊ូតុងរុញនេះគឺជាការកំណត់លំនាំដើមឡើងវិញសម្រាប់តក្កវិជ្ជា CPLD ។

ប៊ូតុងរុញការកំណត់រចនាសម្ព័ន្ធកម្មវិធី
ប៊ូតុងរុញការកំណត់រចនាសម្ព័ន្ធកម្មវិធី PGM_CONFIG (S1) គឺជាការបញ្ចូលទៅក្នុងឧបករណ៍បញ្ជាប្រព័ន្ធ MAX V CPLD 5M2210 ។ ការបញ្ចូលនេះបង្ខំឱ្យមានការកំណត់រចនាសម្ព័ន្ធ FPGA ឡើងវិញពីអង្គចងចាំពន្លឺ។ ទីតាំងនៅក្នុងអង្គចងចាំពន្លឺគឺផ្អែកលើការកំណត់របស់ PGM_LED[2:0] ដែលត្រូវបានគ្រប់គ្រងដោយកម្មវិធីជ្រើសរើសប៊ូតុងរុញ PGM_SEL ។ ការកំណត់ត្រឹមត្រូវរួមមាន PGM_LED0, PGM_LED1 ឬ PGM_LED2 នៅលើទំព័រទាំងបីនៅក្នុងអង្គចងចាំពន្លឺដែលបានបម្រុងទុកសម្រាប់ការរចនា FPGA ។

កម្មវិធីជ្រើសរើសប៊ូតុងរុញ
កម្មវិធីជ្រើសរើសប៊ូតុងរុញ PGM_SEL (S2) គឺជាការបញ្ចូលទៅក្នុងឧបករណ៍បញ្ជាប្រព័ន្ធ MAX V CPLD 5M2210 ។ ប៊ូតុងរុញនេះបិទបើកលំដាប់ PGM_LED[2:0] ដែលជ្រើសរើសទីតាំងណាមួយនៅក្នុងអង្គចងចាំពន្លឺដែលត្រូវបានប្រើដើម្បីកំណត់រចនាសម្ព័ន្ធ FPGA ។ សូមមើលតារាង 2–6 សម្រាប់និយមន័យលំដាប់ PGM_LED[2:0]។

សៀគ្វីនាឡិកា
ផ្នែកនេះពិពណ៌នាអំពីធាតុបញ្ចូល និងលទ្ធផលនៃនាឡិការបស់ក្តារ។

Oscillators នៅលើក្តារ
ក្រុមប្រឹក្សាអភិវឌ្ឍន៍រួមមានលំយោលដែលមានប្រេកង់ 50-MHz, 100-MHz, និង oscillator ដែលអាចសរសេរកម្មវិធីបាន។

រូបភាពទី 2–6 បង្ហាញប្រេកង់លំនាំដើមនៃនាឡិកាខាងក្រៅទាំងអស់ទៅកាន់ក្រុមប្រឹក្សាអភិវឌ្ឍន៍ Cyclone VE FPGA ។

រូបភាពទី 2–6 ។ Cyclone VE FPGA នាឡិកាក្រុមប្រឹក្សាអភិវឌ្ឍន៍

តារាង 2-10 រាយបញ្ជីលំយោល ស្តង់ដារ I/O របស់វា និងលេខtagចាំបាច់សម្រាប់ក្រុមប្រឹក្សាអភិវឌ្ឍន៍។

តារាង 2-10 ។ Oscillators នៅលើក្តារ

ប្រភព	គ្រោងការណ៍ សញ្ញា ឈ្មោះ	ប្រេកង់	អាយ/អូ ស្តង់ដារ	ព្យុះស៊ីក្លូន VE លេខ PIN FPGA	ការដាក់ពាក្យ
U4	CLKIN_50_FPGA_TOP	50.000 MHz	បញ្ចប់តែមួយ	L14	គែមខាងលើនិងខាងស្តាំ
	CLKIN_50_FPGA_RIGHT			P22
X3	CLK_CONFIG	100.000 MHz	2.5V CMOS	—	ការកំណត់រចនាសម្ព័ន្ធ FPGA លឿន
X1 និង U3 (សតិបណ្ដោះអាសន្ន)	DIFF_CLKIN_TOP_125_P	125.000 MHz	LVDS	L15	គែមខាងលើនិងខាងក្រោម
	DIFF_CLKIN_TOP_125_N			K៦៥៦
	DIFF_CLKIN_BOT_125_P			AB17
	DIFF_CLKIN_BOT_125_N			AB18

ការបញ្ចូល / ទិន្នផលនាឡិកាក្រៅបន្ទះ
បន្ទះអភិវឌ្ឍន៍មាននាឡិកាបញ្ចូល និងទិន្នផល ដែលអាចត្រូវបានជំរុញនៅលើក្តារ។ នាឡិកាលទ្ធផលអាចត្រូវបានកំណត់កម្មវិធីទៅតាមកម្រិតផ្សេងៗគ្នា និងស្តង់ដារ I/O យោងតាមការបញ្ជាក់របស់ឧបករណ៍ FPGA ។

តារាងទី 2-11 រាយបញ្ជីធាតុបញ្ចូលនាឡិកាសម្រាប់ក្រុមប្រឹក្សាអភិវឌ្ឍន៍។

តារាង ២–១១។ ការបញ្ចូលនាឡិកាក្រៅបន្ទះ

ប្រភព	សញ្ញាគ្រោងការណ៍ ឈ្មោះ	អាយ/អូ ស្តង់ដារ	ព្យុះស៊ីក្លូន V E ម្ជុល FPGA លេខ	ការពិពណ៌នា
SMA	CLKIN_SMA_P	LVDS	—	បញ្ចូលទៅ LVDS fan-out buffer ។
	CLKIN_SMA_N	LVDS	—
Samtec HSMC	HSMA_CLK_IN0	៥-វី	AB16	ធាតុបញ្ចូលតែមួយពីខ្សែ ឬបន្ទះ HSMC ដែលបានដំឡើង។
Samtec HSMC	HSMA_CLK_IN_P1	LVDS/2.5-V	AB14	ការបញ្ចូល LVDS ពីខ្សែ ឬបន្ទះ HSMC ដែលបានដំឡើង។ ក៏អាចគាំទ្រការបញ្ចូល 2x LVTTL ផងដែរ។
	HSMA_CLK_IN_N1	LVDS/LVTTL	AC14
Samtec HSMC	HSMA_CLK_IN_P2	LVDS/LVTTL	Y15	ការបញ្ចូល LVDS ពីខ្សែ ឬបន្ទះ HSMC ដែលបានដំឡើង។ ក៏អាចគាំទ្រការបញ្ចូល 2x LVTTL ផងដែរ។
	HSMA_CLK_IN_N2	LVDS/LVTTL	AA ៦

តារាងទី 2-12 រាយបញ្ជីលទ្ធផលនាឡិកាសម្រាប់ក្រុមប្រឹក្សាអភិវឌ្ឍន៍។

តារាង 2–12 ។ លទ្ធផលនាឡិកាក្រៅប្រព័ន្ធ

ប្រភព	សញ្ញាគ្រោងការណ៍ ឈ្មោះ	អាយ/អូ ស្តង់ដារ	ព្យុះស៊ីក្លូន V E ម្ជុល FPGA លេខ	ការពិពណ៌នា
Samtec HSMC	HSMA_CLK_OUT0	2.5V CMOS	AJ14	លទ្ធផល FPGA CMOS (ឬ GPIO)
Samtec HSMC	HSMA_CLK_OUT_P1	LVDS/2.5V CMOS	AE22	ទិន្នផល LVDS ។ ក៏អាចគាំទ្រលទ្ធផល 2x CMOS ផងដែរ។
	HSMA_CLK_OUT_N1	LVDS/2.5V CMOS	AF23
Samtec HSMC	HSMA_CLK_OUT_P2	LVDS/2.5V CMOS	AG23	ទិន្នផល LVDS ។ ក៏អាចគាំទ្រលទ្ធផល 2x CMOS ផងដែរ។
	HSMA_CLK_OUT_N2	LVDS/2.5V CMOS	AH22
SMA	CLKOUT_SMA	2.5V CMOS	F9	លទ្ធផល FPGA CMOS (ឬ GPIO)

ការបញ្ចូល/លទ្ធផលអ្នកប្រើប្រាស់ទូទៅ
ផ្នែកនេះពិពណ៌នាអំពីចំណុចប្រទាក់ I/O របស់អ្នកប្រើទៅកាន់ FPGA រួមទាំងប៊ូតុងរុញ កុងតាក់ DIP LEDs និងតួអក្សរ LCD ។

ប៊ូតុងរុញដែលកំណត់ដោយអ្នកប្រើប្រាស់
ក្រុមប្រឹក្សាអភិវឌ្ឍន៍រួមមានប៊ូតុងរុញដែលកំណត់ដោយអ្នកប្រើប្រាស់ចំនួនបី។ សម្រាប់ព័ត៌មានអំពីប្រព័ន្ធ និងប៊ូតុងរុញកំណត់ឡើងវិញដោយសុវត្ថិភាព សូមមើល "ធាតុរៀបចំ" នៅទំព័រ 2-16 ។ ឯកសារយោង S5, S6, S7 និង S8 គឺជាប៊ូតុងរុញសម្រាប់គ្រប់គ្រងការរចនា FPGA ដែលផ្ទុកទៅក្នុងឧបករណ៍ Cyclone VE FPGA ។ នៅពេលអ្នកចុចកុងតាក់ឱ្យជាប់ ម្ជុលឧបករណ៍ត្រូវបានកំណត់ទៅជាតក្ក 0; នៅពេលអ្នកលែងកុងតាក់ ម្ជុលឧបករណ៍ត្រូវបានកំណត់ទៅជាតក្ក 1. មិនមានមុខងារជាក់លាក់របស់ក្តារសម្រាប់ប៊ូតុងរុញរបស់អ្នកប្រើទូទៅទាំងនេះទេ។

តារាងទី 2–13 រាយបញ្ជីឈ្មោះសញ្ញា schematic ប៊ូតុងរុញដែលកំណត់ដោយអ្នកប្រើប្រាស់ និងលេខម្ជុល Cyclone VE FPGA ដែលត្រូវគ្នា។

តារាង ២–១៣។ ឈ្មោះសញ្ញា និងមុខងារដែលកំណត់ដោយអ្នកប្រើប្រាស់

ក្តារ ឯកសារយោង	គ្រោងការណ៍ សញ្ញា ឈ្មោះ	ព្យុះស៊ីក្លូន VE FPGA Pin លេខ	អាយ/អូ ស្តង់ដារ
S5	USER_PB0	AB12	៥-វី
S6	USER_PB1	AB13	៥-វី
S7	USER_PB2	AF13	៥-វី
S8	USER_PB3	AG12	៥-វី

កុងតាក់ DIP ដែលកំណត់ដោយអ្នកប្រើប្រាស់
ឯកសារយោង SW3 គឺជាកុងតាក់ DIP បួនម្ជុល។ កុងតាក់នេះកំណត់ដោយអ្នកប្រើប្រាស់ និងផ្តល់នូវការគ្រប់គ្រងការបញ្ចូល FPGA បន្ថែម។ នៅពេលដែលកុងតាក់ស្ថិតនៅក្នុងទីតាំងបិទ តក្ក 1 ត្រូវបានជ្រើសរើស។ នៅពេលកុងតាក់ស្ថិតនៅក្នុងទីតាំង ON តក្ក 0 ត្រូវបានជ្រើសរើស។ មិនមានមុខងារជាក់លាក់នៃបន្ទះសម្រាប់កុងតាក់នេះទេ។

តារាងទី 2–14 រាយបញ្ជីឈ្មោះសញ្ញានៃការផ្លាស់ប្តូរ DIP ដែលកំណត់ដោយអ្នកប្រើប្រាស់ និងលេខម្ជុល Cyclone VE FPGA ដែលត្រូវគ្នា។

តារាង ២–១៤។ ឈ្មោះ និងមុខងារសញ្ញា Schematic Switch ដែលកំណត់ដោយអ្នកប្រើប្រាស់

ក្តារ ឯកសារយោង	គ្រោងការណ៍ សញ្ញា ឈ្មោះ	ព្យុះស៊ីក្លូន VE FPGA Pin លេខ	អាយ/អូ ស្តង់ដារ
S5	USER_PB0	AB12	៥-វី
S6	USER_PB1	AB13	៥-វី
S7	USER_PB2	AF13	៥-វី
S8	USER_PB3	AG12	៥-វី

LEDs កំណត់ដោយអ្នកប្រើប្រាស់
ក្រុមប្រឹក្សាអភិវឌ្ឍន៍រួមមាន LEDs ដែលកំណត់ដោយអ្នកប្រើប្រាស់ទូទៅ និង HSMC ។ ផ្នែកនេះពិពណ៌នាអំពី LEDs ដែលកំណត់ដោយអ្នកប្រើប្រាស់ទាំងអស់។ សម្រាប់ព័ត៌មានអំពី LEDs ជាក់លាក់ ឬស្ថានភាពរបស់ក្តារ សូមមើល "ធាតុស្ថានភាព" នៅទំព័រ 2-15 ។

អំពូល LED ទូទៅ
សេចក្តីយោងក្រុមប្រឹក្សាភិបាល D28 ដល់ D31 គឺជា LEDs កំណត់ដោយអ្នកប្រើប្រាស់ចំនួនបួន។ ស្ថានភាព និងសញ្ញាបំបាត់កំហុសត្រូវបានជំរុញទៅ LEDs ពីការរចនាដែលបានផ្ទុកទៅក្នុង Cyclone VE FPGA ។ ការបើកបរឡូជីខល 0 នៅលើច្រក I/O បើក LED ខណៈពេលបើកបរ តក្ក 1 បិទ LED ។ មិនមានមុខងារជាក់លាក់សម្រាប់បន្ទះ LED ទាំងនេះទេ។

តារាងទី 2–15 រាយឈ្មោះសញ្ញា schematic LED ទូទៅ និងលេខ pin Cyclone VE FPGA ដែលត្រូវគ្នា។

តារាង 2–15 ។ ឈ្មោះ និងមុខងារទូទៅនៃសញ្ញា LED Schematic

ក្តារ ឯកសារយោង	គ្រោងការណ៍ ឈ្មោះសញ្ញា	ព្យុះស៊ីក្លូន VE FPGA លេខសម្ងាត់	អាយ/អូ ស្តង់ដារ
D28	USER_LED0	AK3	៥-វី
D29	USER_LED1	AJ4	៥-វី
D30	USER_LED2	AJ5	៥-វី
D31	USER_LED3	AK6	៥-វី

LEDs HSMC
ឯកសារយោង D20 និង D21 គឺជា LEDs សម្រាប់ច្រក HSMC ។ មិនមានមុខងារជាក់លាក់សម្រាប់ LEDs HSMC ទេ។ អំពូល LED ត្រូវបានដាក់ស្លាកថា TX និង RX ហើយមានគោលបំណងបង្ហាញលំហូរទិន្នន័យទៅកាន់ និងពីសន្លឹកបៀដែលភ្ជាប់។ អំពូល LED ត្រូវបានជំរុញដោយឧបករណ៍ Cyclone VE FPGA ។

តារាង 2-16 រាយឈ្មោះសញ្ញា HSMC LED schematic និងលេខ pin Cyclone VE FPGA ដែលត្រូវគ្នា។

តារាង ២–១៦។ HSMC LED Schematic Signal Names and Functions

ក្តារ ឯកសារយោង	គ្រោងការណ៍ ឈ្មោះសញ្ញា	ព្យុះស៊ីក្លូន VE FPGA Pin លេខ	អាយ/អូ ស្តង់ដារ
D1	HSMC_RX_LED	AH12	៥-វី
D2	HSMC_TX_LED	AH11	៥-វី

LCD តួអក្សរ
បន្ទះអភិវឌ្ឍន៍រួមមាន 14-pin 0.1" pitch header dual-row header ដែលភ្ជាប់ទៅ 2 line × 16 character Lumex character LCD ។ តួអក្សរ LCD មានឧបករណ៍ទទួល 14-pin ដែលភ្ជាប់ដោយផ្ទាល់ទៅនឹងក្បាល 14-pin របស់ក្តារ ដូច្នេះវាអាចត្រូវបានដកចេញយ៉ាងងាយស្រួលសម្រាប់ការចូលប្រើសមាសធាតុនៅក្រោមអេក្រង់។ អ្នកក៏អាចប្រើបឋមកថាសម្រាប់ការកែកំហុស ឬគោលបំណងផ្សេងទៀត។

តារាងទី 2–17 សង្ខេបការចាត់តាំងតួអក្សរ LCD pin ។ ឈ្មោះសញ្ញា និងទិសដៅគឺទាក់ទងទៅនឹងឧបករណ៍ Cyclone VE FPGA ។

តារាង ២–១៧។ តួអក្សរ LCD Pin Assignments, Schematic Signal Names និងមុខងារ

ក្តារ ឯកសារយោង (J14)	ឈ្មោះសញ្ញាតាមគ្រោងការណ៍	ព្យុះស៊ីក្លូន VE FPGA លេខសម្ងាត់	អាយ/អូ ស្តង់ដារ	ការពិពណ៌នា
7	LCD_DATA0	AJ7	៥-វី	ឡានក្រុងទិន្នន័យ LCD
8	LCD_DATA1	AK7	៥-វី	ឡានក្រុងទិន្នន័យ LCD
9	LCD_DATA2	AJ8	៥-វី	ឡានក្រុងទិន្នន័យ LCD
10	LCD_DATA3	AK8	៥-វី	ឡានក្រុងទិន្នន័យ LCD
11	LCD_DATA4	AF9	៥-វី	ឡានក្រុងទិន្នន័យ LCD
12	LCD_DATA5	AG9	៥-វី	ឡានក្រុងទិន្នន័យ LCD
13	LCD_DATA6	AH9	៥-វី	ឡានក្រុងទិន្នន័យ LCD
14	LCD_DATA7	AJ9	៥-វី	ឡានក្រុងទិន្នន័យ LCD

តារាង ២–១៧។ តួអក្សរ LCD Pin Assignments, Schematic Signal Names និងមុខងារ

ក្តារ ឯកសារយោង (J14)	ឈ្មោះសញ្ញាតាមគ្រោងការណ៍	ព្យុះស៊ីក្លូន VE FPGA លេខសម្ងាត់	អាយ/អូ ស្តង់ដារ	ការពិពណ៌នា
4	LCD_D_Cn	AK11	៥-វី	ទិន្នន័យ LCD ឬពាក្យបញ្ជាជ្រើសរើស
5	LCD_WEn	AK10	៥-វី	បើកការសរសេរ LCD
6	LCD_CSn	AJ12	៥-វី	ជ្រើសរើសបន្ទះ LCD

តារាងទី 2–18 រាយបញ្ជីនិយមន័យនៃបន្ទះ LCD ហើយគឺជាការដកស្រង់ចេញពីសន្លឹកទិន្នន័យ Lumex ។

តារាង ២–១៨។ LCD Pin និយមន័យ និងមុខងារ

ម្ជុល លេខ	និមិត្តសញ្ញា	កម្រិត	មុខងារ
1	វីឌី	—	ការផ្គត់ផ្គង់ថាមពល	១២ វ
2	VSS	—		GND (0 V)
3	V0	—		សម្រាប់ដ្រាយ LCD
4	RS	H/L	ចុះឈ្មោះជ្រើសរើសសញ្ញា H: ការបញ្ចូលទិន្នន័យ L: ការបញ្ចូលការណែនាំ
5	R/W	H/L	H: អានទិន្នន័យ (ម៉ូឌុលទៅ MPU) L: ការសរសេរទិន្នន័យ (MPU ទៅម៉ូឌុល)
6	E	H, H ដល់ L	បើក
០–៤២៥	DB0–DB7	H/L	ឡានក្រុងទិន្នន័យ—កម្មវិធីដែលអាចជ្រើសរើសបាន 4-bit ឬ 8-bit mode

សម្រាប់ព័ត៌មានបន្ថែមដូចជា ពេលវេលា ផែនទីតួអក្សរ គោលការណ៍ណែនាំចំណុចប្រទាក់ និងឯកសារពាក់ព័ន្ធផ្សេងទៀត សូមចូលមើល www.lumex.com.

បឋមកថាបំបាត់កំហុស
ក្រុមប្រឹក្សាអភិវឌ្ឍន៍នេះរួមបញ្ចូលបឋមកថាបំបាត់កំហុស 2 × 8 សម្រាប់គោលបំណងបំបាត់កំហុស។ ផ្លូវ FPGA I/Os ដោយផ្ទាល់ទៅកាន់បឋមកថាសម្រាប់ការធ្វើតេស្តការរចនា ការកែកំហុស ឬការផ្ទៀងផ្ទាត់រហ័ស។

តារាងទី 2–19 សង្ខេបការចាត់ចែងម្ជុលបឋមកថាបំបាត់កំហុស ឈ្មោះសញ្ញា និងមុខងារ។

តារាង ២–១៩។ បំបាត់កំហុស មុខងារ Pin Header, ឈ្មោះសញ្ញា Schematic និងមុខងារ (ផ្នែកទី 2 នៃ 19)

ក្តារ ឯកសារយោង	សញ្ញាគ្រោងការណ៍ ឈ្មោះ	ព្យុះស៊ីក្លូន VE FPGA លេខសម្ងាត់	អាយ/អូ ស្តង់ដារ	ការពិពណ៌នា
បំបាត់កំហុស បឋមកថា (J15)
1	HEADER_D0	H21	៥-វី	សញ្ញាចុងតែមួយសម្រាប់គោលបំណងបំបាត់កំហុសតែប៉ុណ្ណោះ
5	HEADER_D1	G21	៥-វី	សញ្ញាចុងតែមួយសម្រាប់គោលបំណងបំបាត់កំហុសតែប៉ុណ្ណោះ
9	HEADER_D2	G22	៥-វី	សញ្ញាចុងតែមួយសម្រាប់គោលបំណងបំបាត់កំហុសតែប៉ុណ្ណោះ
13	HEADER_D3	អ៊ី២៦	៥-វី	សញ្ញាចុងតែមួយសម្រាប់គោលបំណងបំបាត់កំហុសតែប៉ុណ្ណោះ
4	HEADER_D4	អ៊ី២៦	៥-វី	សញ្ញាចុងតែមួយសម្រាប់គោលបំណងបំបាត់កំហុសតែប៉ុណ្ណោះ
8	HEADER_D5	C27	៥-វី	សញ្ញាចុងតែមួយសម្រាប់គោលបំណងបំបាត់កំហុសតែប៉ុណ្ណោះ
12	HEADER_D6	C26	៥-វី	សញ្ញាចុងតែមួយសម្រាប់គោលបំណងបំបាត់កំហុសតែប៉ុណ្ណោះ

តារាង ២–១៩។ បំបាត់កំហុស មុខងារ Pin Header, ឈ្មោះសញ្ញា Schematic និងមុខងារ (ផ្នែកទី 2 នៃ 19)

ក្តារ ឯកសារយោង	សញ្ញាគ្រោងការណ៍ ឈ្មោះ	ព្យុះស៊ីក្លូន VE FPGA លេខសម្ងាត់	អាយ/អូ ស្តង់ដារ	ការពិពណ៌នា
16	HEADER_D7	B27	៥-វី	សញ្ញាចុងតែមួយសម្រាប់គោលបំណងបំបាត់កំហុសតែប៉ុណ្ណោះ
បំបាត់កំហុស បឋមកថា (J16)
1 និង 2	HEADER_P0 និង HEADER_N0	H25 និង H26	៥-វី	Pseudo-differential signals សម្រាប់គោលបំណងបំបាត់កំហុសតែប៉ុណ្ណោះ
3 និង 4	HEADER_P1 និង HEADER_N1	P20 និង N20	៥-វី	Pseudo-differential signals សម្រាប់គោលបំណងបំបាត់កំហុសតែប៉ុណ្ណោះ
7 និង 8	HEADER_P2 និង HEADER_N2	J22 និង J23	៥-វី	Pseudo-differential signals សម្រាប់គោលបំណងបំបាត់កំហុសតែប៉ុណ្ណោះ
9 និង 10	HEADER_P3 និង HEADER_N3	D28 និង D29	៥-វី	Pseudo-differential signals សម្រាប់គោលបំណងបំបាត់កំហុសតែប៉ុណ្ណោះ
13 និង 14	HEADER_P4 និង HEADER_N4	E27 និង D27	៥-វី	Pseudo-differential signals សម្រាប់គោលបំណងបំបាត់កំហុសតែប៉ុណ្ណោះ
15 និង 16	HEADER_P5 និង HEADER_N5	H24 និង J25	៥-វី	Pseudo-differential signals សម្រាប់គោលបំណងបំបាត់កំហុសតែប៉ុណ្ណោះ

សមាសភាគ និងចំណុចប្រទាក់
ផ្នែកនេះពិពណ៌នាអំពីច្រកទំនាក់ទំនង និងកាតចំណុចប្រទាក់របស់ក្រុមប្រឹក្សាអភិវឌ្ឍន៍ដែលទាក់ទងទៅនឹងឧបករណ៍ Cyclone VE FPGA ។ ក្រុមប្រឹក្សាអភិវឌ្ឍន៍គាំទ្រច្រកទំនាក់ទំនងខាងក្រោម៖

• RS-232 ស៊េរី UART
• 10/100/1000 អ៊ីសឺរណិត
• HSMC
• USB UART

10/100/1000 អ៊ីសឺរណិត
ក្រុមប្រឹក្សាអភិវឌ្ឍន៍គាំទ្រ 10/100/1000 base-T Ethernet ពីរដោយប្រើមុខងារ Marvell 88E1111 PHY និង Altera Triple-Speed ​​Ethernet MegaCore MAC ខាងក្រៅ។ ចំណុចប្រទាក់ PHY-to-MAC ប្រើចំណុចប្រទាក់ RGMII ។ មុខងារ MAC ត្រូវតែផ្តល់ជូននៅក្នុង FPGA សម្រាប់កម្មវិធីបណ្តាញធម្មតា។ Marvell 88E1111 PHY ប្រើផ្លូវដែក 2.5-V និង 1.0-V ហើយត្រូវការនាឡិកាយោង 25-MHz ដែលជំរុញពីលំយោលជាក់លាក់។ ចំណុចប្រទាក់ PHY ទៅនឹងម៉ូដែល RJ45 ជាមួយនឹងម៉ាញេទិកខាងក្នុង ដែលអាចត្រូវបានប្រើសម្រាប់ការបើកបរខ្សែស្ពាន់ជាមួយនឹងចរាចរអ៊ីសឺរណិត។

រូបភាពទី 2–7 បង្ហាញចំណុចប្រទាក់ RGMII រវាង FPGA (MAC) និង Marvell 88E1111 PHY ។

រូបភាព 2–7 ។ ចំណុចប្រទាក់ RGMII រវាង FPGA (MAC) និង Marvell 88E1111 PHY

តារាង 2–20 រាយបញ្ជីការចាត់តាំងចំណុចប្រទាក់ Ethernet PHY

តារាង 2-20 ។ Ethernet PHY Pin Assignments ឈ្មោះសញ្ញា និងមុខងារ (ផ្នែកទី 1 នៃ 3)

ក្តារ ឯកសារយោង	សញ្ញាគ្រោងការណ៍ ឈ្មោះ	ព្យុះស៊ីក្លូន VE FPGA លេខសម្ងាត់	អាយ/អូ ស្តង់ដារ	ការពិពណ៌នា
16	HEADER_D7	B27	៥-វី	សញ្ញាចុងតែមួយសម្រាប់គោលបំណងបំបាត់កំហុសតែប៉ុណ្ណោះ
បំបាត់កំហុស បឋមកថា (J16)
1 និង 2	HEADER_P0 និង HEADER_N0	H25 និង H26	៥-វី	Pseudo-differential signals សម្រាប់គោលបំណងបំបាត់កំហុសតែប៉ុណ្ណោះ
3 និង 4	HEADER_P1 និង HEADER_N1	P20 និង N20	៥-វី	Pseudo-differential signals សម្រាប់គោលបំណងបំបាត់កំហុសតែប៉ុណ្ណោះ
7 និង 8	HEADER_P2 និង HEADER_N2	J22 និង J23	៥-វី	Pseudo-differential signals សម្រាប់គោលបំណងបំបាត់កំហុសតែប៉ុណ្ណោះ
9 និង 10	HEADER_P3 និង HEADER_N3	D28 និង D29	៥-វី	Pseudo-differential signals សម្រាប់គោលបំណងបំបាត់កំហុសតែប៉ុណ្ណោះ
13 និង 14	HEADER_P4 និង HEADER_N4	E27 និង D27	៥-វី	Pseudo-differential signals សម្រាប់គោលបំណងបំបាត់កំហុសតែប៉ុណ្ណោះ
15 និង 16	HEADER_P5 និង HEADER_N5	H24 និង J25	៥-វី	Pseudo-differential signals សម្រាប់គោលបំណងបំបាត់កំហុសតែប៉ុណ្ណោះ

តារាង 2-20 ។ Ethernet PHY Pin Assignments ឈ្មោះសញ្ញា និងមុខងារ (ផ្នែកទី 2 នៃ 3)

ក្តារ ឯកសារយោង	គ្រោងការណ៍ សញ្ញា ឈ្មោះ	ព្យុះស៊ីក្លូន VE FPGA លេខសម្ងាត់	អាយ/អូ ស្តង់ដារ	ការពិពណ៌នា
33	ENETA_MDI_P1	—	2.5-V CMOS	ចំណុចប្រទាក់ប្រព័ន្ធផ្សព្វផ្សាយអាស្រ័យ
34	ENETA_MDI_N1	—	2.5-V CMOS	ចំណុចប្រទាក់ប្រព័ន្ធផ្សព្វផ្សាយអាស្រ័យ
39	ENETA_MDI_P2	—	2.5-V CMOS	ចំណុចប្រទាក់ប្រព័ន្ធផ្សព្វផ្សាយអាស្រ័យ
41	ENETA_MDI_N2	—	2.5-V CMOS	ចំណុចប្រទាក់ប្រព័ន្ធផ្សព្វផ្សាយអាស្រ័យ
42	ENETA_MDI_P3	—	2.5-V CMOS	ចំណុចប្រទាក់ប្រព័ន្ធផ្សព្វផ្សាយអាស្រ័យ
43	ENETA_MDI_N3	—	2.5-V CMOS	ចំណុចប្រទាក់ប្រព័ន្ធផ្សព្វផ្សាយអាស្រ័យ
អ៊ីសឺរណិត ភី B (U11)
8	ENETB_GTX_CLK	អ៊ី២៦	2.5-V CMOS	នាឡិកាបញ្ជូន RGMII 125-MHz
23	ENETB_INTN	K៦៥៦	2.5-V CMOS	ឡានក្រុងគ្រប់គ្រងរំខាន
60	ENETB_LED_DUPLEX	—	2.5-V CMOS	LED ពីរជាន់ ឬប៉ះទង្គិច។ មិន​បាន​ប្រើ
70	ENETB_LED_DUPLEX	—	2.5-V CMOS	LED ពីរជាន់ ឬប៉ះទង្គិច។ មិន​បាន​ប្រើ
76	ENETB_LED_LINK10	—	2.5-V CMOS	តំណ LED 10-Mb
74	ENETB_LED_LINK100	—	2.5-V CMOS	តំណ LED 100-Mb
73	ENETB_LED_LINK1000	—	2.5-V CMOS	តំណ LED 1000-Mb
58	ENETB_LED_RX	—	2.5-V CMOS	ទិន្នន័យ RX សកម្ម LED
69	ENETB_LED_RX	—	2.5-V CMOS	ទិន្នន័យ RX សកម្ម LED
68	ENETB_LED_TX	—	2.5-V CMOS	ទិន្នន័យ TX សកម្ម LED
25	ENETB_MDC	ក៣១	2.5-V CMOS	នាឡិកាគ្រប់គ្រងទិន្នន័យឡានក្រុង
24	ENETB_MDIO	L23	2.5-V CMOS	គ្រប់គ្រងទិន្នន័យឡានក្រុង
28	ENETB_RESETN	M21	2.5-V CMOS	កំណត់ឧបករណ៍ឡើងវិញ
2	ENETB_RX_CLK	R23	2.5-V CMOS	នាឡិកាទទួល RGMII
95	ENETB_RX_D0	F25	2.5-V CMOS	RGMII ទទួលបានឡានក្រុងទិន្នន័យ
92	ENETB_RX_D1	F26	2.5-V CMOS	RGMII ទទួលបានឡានក្រុងទិន្នន័យ
93	ENETB_RX_D2	R20	2.5-V CMOS	RGMII ទទួលបានឡានក្រុងទិន្នន័យ
91	ENETB_RX_D3	T21	2.5-V CMOS	RGMII ទទួលបានឡានក្រុងទិន្នន័យ
94	ENETB_RX_DV	L24	2.5-V CMOS	RGMII ទទួលទិន្នន័យត្រឹមត្រូវ។
11	ENETB_TX_D0	F29	2.5-V CMOS	RGMII បញ្ជូនទិន្នន័យឡានក្រុង
12	ENETB_TX_D1	D30	2.5-V CMOS	RGMII បញ្ជូនទិន្នន័យឡានក្រុង
14	ENETB_TX_D2	C30	2.5-V CMOS	RGMII បញ្ជូនទិន្នន័យឡានក្រុង
16	ENETB_TX_D3	F28	2.5-V CMOS	RGMII បញ្ជូនទិន្នន័យឡានក្រុង
9	ENETB_TX_EN	B29	2.5-V CMOS	បើកការបញ្ជូន RGMII
55	ENETB_XTAL_25MHZ	—	2.5-V CMOS	នាឡិកាបញ្ជូន RGMII 25-MHz
29	ENETB_MDI_P0	—	2.5-V CMOS	ចំណុចប្រទាក់ប្រព័ន្ធផ្សព្វផ្សាយអាស្រ័យ
31	ENETB_MDI_N0	—	2.5-V CMOS	ចំណុចប្រទាក់ប្រព័ន្ធផ្សព្វផ្សាយអាស្រ័យ
33	ENETB_MDI_P1	—	2.5-V CMOS	ចំណុចប្រទាក់ប្រព័ន្ធផ្សព្វផ្សាយអាស្រ័យ
34	ENETB_MDI_N1	—	2.5-V CMOS	ចំណុចប្រទាក់ប្រព័ន្ធផ្សព្វផ្សាយអាស្រ័យ
39	ENETB_MDI_P2	—	2.5-V CMOS	ចំណុចប្រទាក់ប្រព័ន្ធផ្សព្វផ្សាយអាស្រ័យ
41	ENETB_MDI_N2	—	2.5-V CMOS	ចំណុចប្រទាក់ប្រព័ន្ធផ្សព្វផ្សាយអាស្រ័យ

តារាង 2-20 ។ Ethernet PHY Pin Assignments ឈ្មោះសញ្ញា និងមុខងារ (ផ្នែកទី 3 នៃ 3)

ក្តារ ឯកសារយោង	គ្រោងការណ៍ សញ្ញា ឈ្មោះ	ព្យុះស៊ីក្លូន VE FPGA លេខសម្ងាត់	អាយ/អូ ស្តង់ដារ	ការពិពណ៌នា
42	ENETB_MDI_P3	—	2.5-V CMOS	ចំណុចប្រទាក់ប្រព័ន្ធផ្សព្វផ្សាយអាស្រ័យ
43	ENETB_MDI_N3	—	2.5-V CMOS	ចំណុចប្រទាក់ប្រព័ន្ធផ្សព្វផ្សាយអាស្រ័យ

HSMC

• ក្រុមប្រឹក្សាអភិវឌ្ឍន៍គាំទ្រចំណុចប្រទាក់ HSMC ។ ចំណុចប្រទាក់ HSMC គាំទ្រចំណុចប្រទាក់ SPI4.2 ពេញលេញ (17 ប៉ុស្តិ៍ LVDS) នាឡិកាបញ្ចូល និងទិន្នផលចំនួនបី ក៏ដូចជា JTAG និងសញ្ញា SMB ។ បណ្តាញ LVDS អាចត្រូវបានប្រើសម្រាប់ការផ្តល់សញ្ញា CMOS ឬ LVDS ។
• HSMC គឺជាការបញ្ជាក់បើកចំហដែលបង្កើតឡើងដោយ Altera ដែលអនុញ្ញាតឱ្យអ្នកពង្រីកមុខងាររបស់ក្រុមប្រឹក្សាអភិវឌ្ឍន៍តាមរយៈការបន្ថែមនូវសន្លឹកបៀរកូនស្រី (HSMCs)។
• សម្រាប់ព័ត៌មានបន្ថែមអំពីការបញ្ជាក់របស់ HSMC ដូចជាស្តង់ដារសញ្ញា ភាពសុចរិតនៃសញ្ញា ឧបករណ៍ភ្ជាប់ដែលត្រូវគ្នា និងព័ត៌មានមេកានិក សូមមើលសៀវភៅណែនាំអំពីព័ត៌មានជាក់លាក់នៃកាត Mezzanine ល្បឿនលឿន (HSMC) ។
• ឧបករណ៍ភ្ជាប់ HSMC មានម្ជុលសរុប 172 រួមទាំងម្ជុលសញ្ញា 120 ម្ជុលថាមពល 39 និងម្ជុលដី 13 ។ ម្ជុលដីស្ថិតនៅចន្លោះជួរពីរនៃសញ្ញា និងម្ជុលថាមពល ដែលដើរតួជាខែល និងជាឯកសារយោង។ ឧបករណ៍ភ្ជាប់ម៉ាស៊ីន HSMC គឺផ្អែកលើគ្រួសារ QSH/QTH ដែលមានល្បឿនលឿន 0.5 mm-pitch ពីក្រុមហ៊ុន Samtec ។ មានធនាគារបីនៅក្នុងឧបករណ៍ភ្ជាប់នេះ។ ធនាគារ 1 មានរាល់ម្ជុលទីបីដែលត្រូវបានដកចេញដូចដែលបានធ្វើនៅក្នុងស៊េរី QSH-DP/QTH-DP ។ ធនាគារទី 2 និងធនាគារទី 3 មានម្ជុលទាំងអស់ដែលបានបញ្ចូលដូចដែលបានធ្វើនៅក្នុងស៊េរី QSH/QTH ។ ដោយសារក្រុមប្រឹក្សាអភិវឌ្ឍន៍ Cyclone VE FPGA មិនមែនជាបន្ទះបញ្ជូនសញ្ញា ម្ជុលបញ្ជូនសញ្ញារបស់ HSMC មិនត្រូវបានភ្ជាប់ទៅឧបករណ៍ Cyclone VE FPGA ទេ។

រូបភាពទី 2–8 បង្ហាញពីការរៀបចំធនាគារនៃសញ្ញាទាក់ទងទៅនឹងធនាគារទាំងបីរបស់ឧបករណ៍ភ្ជាប់ Samtec ។

រូបភាពទី 2–8 ។ សញ្ញា HSMC និងដ្យាក្រាមធនាគារ

ចំណុចប្រទាក់ HSMC មានម្ជុល I/O ពីរទិសដែលអាចសរសេរកម្មវិធីបាន ដែលអាចប្រើជា 2.5-V LVCMOS ដែលអាចប្រើបាន 3.3-V LVTTL ។ ម្ជុលទាំងនេះក៏អាចត្រូវបានប្រើជាស្តង់ដារ I/O ឌីផេរ៉ង់ស្យែលផ្សេងៗ រួមទាំង ប៉ុន្តែមិនកំណត់ចំពោះ LVDS, mini-LVDS, និង RSDS ដែលមានរហូតដល់ 17 ប៉ុស្តិ៍ពេញពីរជាន់។
ដូចដែលបានកត់សម្គាល់នៅក្នុងសៀវភៅណែនាំអំពីកាត Mezzanine ល្បឿនលឿន (HSMC) ស្តង់ដារ LVDS និង I/O តែមួយចុងត្រូវបានធានាឱ្យដំណើរការនៅពេលដែលលាយបញ្ចូលគ្នាដោយយោងតាមការបញ្ចូល pin-out តែមួយចុងទូទៅ ឬ pin-out ឌីផេរ៉ង់ស្យែលទូទៅ។

តារាងទី 2–21 រាយបញ្ជីការកំណត់ចំណុចប្រទាក់ HSMC ឈ្មោះសញ្ញា និងមុខងារ។

តារាង ២–២១។ HSMC Interface Pin Assignments, Schematic Signal Names, and Functions (ផ្នែកទី 2 នៃ 21)

ក្តារ ឯកសារយោង (J7)	គ្រោងការណ៍ សញ្ញា ឈ្មោះ	ព្យុះស៊ីក្លូន V E ម្ជុល FPGA លេខ	អាយ/អូ ស្តង់ដារ	ការពិពណ៌នា
33	HSMC_SDA	AB22	2.5-V CMOS	ទិន្នន័យសៀរៀលគ្រប់គ្រង
34	HSMC_SCL	AC22	2.5-V CMOS	នាឡិកាសៀរៀលគ្រប់គ្រង
35	JTAG_TCK	AC7	2.5-V CMOS	JTAG សញ្ញានាឡិកា
36	HSMC_JTAG_TMS	—	2.5-V CMOS	JTAG របៀបជ្រើសរើសសញ្ញា
37	HSMC_JTAG_TDO	—	2.5-V CMOS	JTAG លទ្ធផលទិន្នន័យ
38	JTAC_FPGA_TDO_RETIMER	—	2.5-V CMOS	JTAG ការបញ្ចូលទិន្នន័យ
39	HSMC_CLK_OUT0	AJ14	2.5-V CMOS	នាឡិកា CMOS ឧទ្ទិស​ចេញ
40	HSMC_CLK_IN0	AB16	2.5-V CMOS	នាឡិកា CMOS ឧទ្ទិសចូល
41	HSMC_D0	AH10	2.5-V CMOS	ឧទ្ទិស CMOS I/O bit 0
42	HSMC_D1	AJ10	2.5-V CMOS	ឧទ្ទិស CMOS I/O bit 1
43	HSMC_D2	Y13	2.5-V CMOS	ឧទ្ទិស CMOS I/O bit 2
44	HSMC_D3	AA ៦	2.5-V CMOS	ឧទ្ទិស CMOS I/O bit 3
47	HSMC_TX_D_P0	AK27	LVDS ឬ 2.5-V	LVDS TX ប៊ីត ០ ឬ CMOS ប៊ីត ៤
48	HSMC_RX_D_P0	Y16	LVDS ឬ 2.5-V	LVDS RX ប៊ីត 0 ឬ CMOS ប៊ីត 5
49	HSMC_TX_D_N0	AK28	LVDS ឬ 2.5-V	LVDS TX ប៊ីត 0n ឬ CMOS ប៊ីត 6
50	HSMC_RX_D_N0	AA ៦	LVDS ឬ 2.5-V	LVDS RX ប៊ីត 0n ឬ CMOS ប៊ីត 7
53	HSMC_TX_D_P1	AJ27	LVDS ឬ 2.5-V	LVDS TX ប៊ីត ០ ឬ CMOS ប៊ីត ៤
54	HSMC_RX_D_P1	Y17	LVDS ឬ 2.5-V	LVDS RX ប៊ីត 1 ឬ CMOS ប៊ីត 9
55	HSMC_TX_D_N1	AK26	LVDS ឬ 2.5-V	LVDS TX ប៊ីត 1n ឬ CMOS ប៊ីត 10
56	HSMC_RX_D_N1	Y18	LVDS ឬ 2.5-V	LVDS RX ប៊ីត 1n ឬ CMOS ប៊ីត 11
59	HSMC_TX_D_P2	AG26	LVDS ឬ 2.5-V	LVDS TX ប៊ីត ០ ឬ CMOS ប៊ីត ៤
60	HSMC_RX_D_P2	AA ៦	LVDS ឬ 2.5-V	LVDS RX ប៊ីត 2 ឬ CMOS ប៊ីត 13
61	HSMC_TX_D_N2	AH26	LVDS ឬ 2.5-V	LVDS TX ប៊ីត 2n ឬ CMOS ប៊ីត 14
62	HSMC_RX_D_N2	AA ៦	LVDS ឬ 2.5-V	LVDS RX ប៊ីត 2n ឬ CMOS ប៊ីត 15
65	HSMC_TX_D_P3	AJ25	LVDS ឬ 2.5-V	LVDS TX ប៊ីត ០ ឬ CMOS ប៊ីត ៤
66	HSMC_RX_D_P3	Y20	LVDS ឬ 2.5-V	LVDS RX ប៊ីត 3 ឬ CMOS ប៊ីត 17
67	HSMC_TX_D_N3	AK25	LVDS ឬ 2.5-V	LVDS TX ប៊ីត 3n ឬ CMOS ប៊ីត 18
68	HSMC_RX_D_N3	AA ៦	LVDS ឬ 2.5-V	LVDS RX ប៊ីត 3n ឬ CMOS ប៊ីត 19
71	HSMC_TX_D_P4	AH24	LVDS ឬ 2.5-V	LVDS TX ប៊ីត ០ ឬ CMOS ប៊ីត ៤

តារាង ២–២១។ HSMC Interface Pin Assignments, Schematic Signal Names, and Functions (ផ្នែកទី 2 នៃ 21)

ក្តារ ឯកសារយោង (J7)	គ្រោងការណ៍ សញ្ញា ឈ្មោះ	ព្យុះស៊ីក្លូន V E ម្ជុល FPGA លេខ	អាយ/អូ ស្តង់ដារ	ការពិពណ៌នា
72	HSMC_RX_D_P4	AA ៦	LVDS ឬ 2.5-V	LVDS RX ប៊ីត 4 ឬ CMOS ប៊ីត 21
73	HSMC_TX_D_N4	AJ24	LVDS ឬ 2.5-V	LVDS TX ប៊ីត 4n ឬ CMOS ប៊ីត 22
74	HSMC_RX_D_N4	AB21	LVDS ឬ 2.5-V	LVDS RX ប៊ីត 4n ឬ CMOS ប៊ីត 23
77	HSMC_TX_D_P5	AH21	LVDS ឬ 2.5-V	LVDS TX ប៊ីត ០ ឬ CMOS ប៊ីត ៤
78	HSMC_RX_D_P5	AB19	LVDS ឬ 2.5-V	LVDS RX ប៊ីត 5 ឬ CMOS ប៊ីត 25
79	HSMC_TX_D_N5	AJ22	LVDS ឬ 2.5-V	LVDS TX ប៊ីត 5n ឬ CMOS ប៊ីត 26
80	HSMC_RX_D_N5	AC19	LVDS ឬ 2.5-V	LVDS RX ប៊ីត 5n ឬ CMOS ប៊ីត 27
83	HSMC_TX_D_P6	AJ23	LVDS ឬ 2.5-V	LVDS TX ប៊ីត ០ ឬ CMOS ប៊ីត ៤
84	HSMC_RX_D_P6	AC21	LVDS ឬ 2.5-V	LVDS RX ប៊ីត 6 ឬ CMOS ប៊ីត 29
85	HSMC_TX_D_N6	AK23	LVDS ឬ 2.5-V	LVDS TX ប៊ីត 6n ឬ CMOS ប៊ីត 30
86	HSMC_RX_D_N6	AD20	LVDS ឬ 2.5-V	LVDS RX ប៊ីត 6n ឬ CMOS ប៊ីត 31
89	HSMC_TX_D_P7	AK21	LVDS ឬ 2.5-V	LVDS TX ប៊ីត ០ ឬ CMOS ប៊ីត ៤
90	HSMC_RX_D_P7	AD19	LVDS ឬ 2.5-V	LVDS RX ប៊ីត 7 ឬ CMOS ប៊ីត 33
91	HSMC_TX_D_N7	AK22	LVDS ឬ 2.5-V	LVDS TX ប៊ីត 7n ឬ CMOS ប៊ីត 34
92	HSMC_RX_D_N7	AE20	LVDS ឬ 2.5-V	LVDS RX ប៊ីត 7n ឬ CMOS ប៊ីត 35
95	HSMC_CLK_OUT_P1	AE22	LVDS ឬ 2.5-V	LVDS ឬ CMOS នាឡិកាចេញ 1 ឬ CMOS ប៊ីត 36
96	HSMC_CLK_IN_P1	AB14	LVDS ឬ 2.5-V	នាឡិកា LVDS ឬ CMOS ក្នុង 1 ឬ CMOS ប៊ីត 37
97	HSMC_CLK_OUT_N1	AF23	LVDS ឬ 2.5-V	LVDS ឬ CMOS នាឡិកាចេញ 1 ឬ CMOS ប៊ីត 38
98	HSMC_CLK_IN_N1	AC14	LVDS ឬ 2.5-V	នាឡិកា LVDS ឬ CMOS ក្នុង 1 ឬ CMOS ប៊ីត 39
101	HSMC_TX_D_P8	AJ20	LVDS ឬ 2.5-V	LVDS TX ប៊ីត ០ ឬ CMOS ប៊ីត ៤
102	HSMC_RX_D_P8	AF21	LVDS ឬ 2.5-V	LVDS RX ប៊ីត 8 ឬ CMOS ប៊ីត 41
103	HSMC_TX_D_N8	AK20	LVDS ឬ 2.5-V	LVDS TX ប៊ីត 8n ឬ CMOS ប៊ីត 42
104	HSMC_RX_D_N8	AG22	LVDS ឬ 2.5-V	LVDS RX ប៊ីត 8n ឬ CMOS ប៊ីត 43
107	HSMC_TX_D_P9	AJ19	LVDS ឬ 2.5-V	LVDS TX ប៊ីត ០ ឬ CMOS ប៊ីត ៤
108	HSMC_RX_D_P9	AF20	LVDS ឬ 2.5-V	LVDS RX ប៊ីត 9 ឬ CMOS ប៊ីត 45
109	HSMC_TX_D_N9	AK18	LVDS ឬ 2.5-V	LVDS TX ប៊ីត 9n ឬ CMOS ប៊ីត 46
110	HSMC_RX_D_N9	AG21	LVDS ឬ 2.5-V	LVDS RX ប៊ីត 9n ឬ CMOS ប៊ីត 47
113	HSMC_TX_D_P10	AJ17	LVDS ឬ 2.5-V	LVDS TX ប៊ីត ០ ឬ CMOS ប៊ីត ៤
114	HSMC_RX_D_P10	AF18	LVDS ឬ 2.5-V	LVDS RX ប៊ីត 10 ឬ CMOS ប៊ីត 49
115	HSMC_TX_D_N10	AJ18	LVDS ឬ 2.5-V	LVDS TX ប៊ីត 10n ឬ CMOS ប៊ីត 50
116	HSMC_RX_D_N10	AF19	LVDS ឬ 2.5-V	LVDS RX ប៊ីត 10n ឬ CMOS ប៊ីត 51
119	HSMC_TX_D_P11	AK25	LVDS ឬ 2.5-V	LVDS TX ប៊ីត ០ ឬ CMOS ប៊ីត ៤
120	HSMC_RX_D_P11	AG18	LVDS ឬ 2.5-V	LVDS RX ប៊ីត 11 ឬ CMOS ប៊ីត 53
121	HSMC_TX_D_N11	AG24	LVDS ឬ 2.5-V	LVDS TX ប៊ីត 11n ឬ CMOS ប៊ីត 54
122	HSMC_RX_D_N11	AG19	LVDS ឬ 2.5-V	LVDS RX ប៊ីត 11n ឬ CMOS ប៊ីត 55
125	HSMC_TX_D_P12	AH19	LVDS ឬ 2.5-V	LVDS TX ប៊ីត ០ ឬ CMOS ប៊ីត ៤
126	HSMC_RX_D_P12	AK16	LVDS ឬ 2.5-V	LVDS RX ប៊ីត 12 ឬ CMOS ប៊ីត 57
127	HSMC_TX_D_N12	AH20	LVDS ឬ 2.5-V	LVDS TX ប៊ីត 12n ឬ CMOS ប៊ីត 58

តារាង ២–២១។ HSMC Interface Pin Assignments, Schematic Signal Names, and Functions (ផ្នែកទី 2 នៃ 21)

ក្តារ ឯកសារយោង (J7)	គ្រោងការណ៍ សញ្ញា ឈ្មោះ	ព្យុះស៊ីក្លូន V E ម្ជុល FPGA លេខ	អាយ/អូ ស្តង់ដារ	ការពិពណ៌នា
128	HSMC_RX_D_N12	AK17	LVDS ឬ 2.5-V	LVDS RX ប៊ីត 12n ឬ CMOS ប៊ីត 59
131	HSMC_TX_D_P13	AG17	LVDS ឬ 2.5-V	LVDS TX ប៊ីត ០ ឬ CMOS ប៊ីត ៤
132	HSMC_RX_D_P13	AF16	LVDS ឬ 2.5-V	LVDS RX ប៊ីត 13 ឬ CMOS ប៊ីត 61
133	HSMC_TX_D_N13	AH17	LVDS ឬ 2.5-V	LVDS TX ប៊ីត 13n ឬ CMOS ប៊ីត 62
134	HSMC_RX_D_N13	AG16	LVDS ឬ 2.5-V	LVDS RX ប៊ីត 13n ឬ CMOS ប៊ីត 63
137	HSMC_TX_D_P14	AJ15	LVDS ឬ 2.5-V	LVDS TX ប៊ីត ០ ឬ CMOS ប៊ីត ៤
138	HSMC_RX_D_P14	AE16	LVDS ឬ 2.5-V	LVDS RX ប៊ីត 14 ឬ CMOS ប៊ីត 65
139	HSMC_TX_D_N14	AK15	LVDS ឬ 2.5-V	LVDS TX ប៊ីត 14n ឬ CMOS ប៊ីត 66
140	HSMC_RX_D_N14	AF15	LVDS ឬ 2.5-V	LVDS RX ប៊ីត 14n ឬ CMOS ប៊ីត 67
143	HSMC_TX_D_P15	AH14	LVDS ឬ 2.5-V	LVDS TX ប៊ីត ០ ឬ CMOS ប៊ីត ៤
144	HSMC_RX_D_P15	AD17	LVDS ឬ 2.5-V	LVDS RX ប៊ីត 15 ឬ CMOS ប៊ីត 69
145	HSMC_TX_D_N15	AH15	LVDS ឬ 2.5-V	LVDS TX ប៊ីត 15n ឬ CMOS ប៊ីត 70
146	HSMC_RX_D_N15	AE17	LVDS ឬ 2.5-V	LVDS RX ប៊ីត 15n ឬ CMOS ប៊ីត 71
149	HSMC_TX_D_P16	AE15	LVDS ឬ 2.5-V	LVDS TX ប៊ីត ០ ឬ CMOS ប៊ីត ៤
150	HSMC_RX_D_P16	AD18	LVDS ឬ 2.5-V	LVDS RX ប៊ីត 16 ឬ CMOS ប៊ីត 73
151	HSMC_TX_D_N16	AF14	LVDS ឬ 2.5-V	LVDS TX ប៊ីត 16n ឬ CMOS ប៊ីត 74
152	HSMC_RX_D_N16	AE18	LVDS ឬ 2.5-V	LVDS RX ប៊ីត 16n ឬ CMOS ប៊ីត 75
155	HSMC_CLK_OUT_P2	AG23	LVDS ឬ 2.5-V	LVDS ឬ CMOS នាឡិកាចេញ 2 ឬ CMOS ប៊ីត 76
156	HSMC_CLK_IN_P2	Y15	LVDS ឬ 2.5-V	នាឡិកា LVDS ឬ CMOS ក្នុង 2 ឬ CMOS ប៊ីត 77
157	HSMC_CLK_OUT_N2	AH22	LVDS ឬ 2.5-V	LVDS ឬ CMOS នាឡិកាចេញ 2 ឬ CMOS ប៊ីត 78
158	HSMC_CLK_IN_N2	AA ៦	LVDS ឬ 2.5-V	នាឡិកា LVDS ឬ CMOS ក្នុង 2 ឬ CMOS ប៊ីត 79
160	HSMC_PRSNTn	AK5	2.5-V CMOS	រកឃើញវត្តមានច្រក HSMC

RS-232 ស៊េរី UART
ឧបករណ៍ភ្ជាប់ DSUB 9-pin ដែលមានមុំស្រី រួមជាមួយនឹងឧបករណ៍បញ្ជូន RS-232 ដែលគាំទ្រផ្តល់ការគាំទ្រសម្រាប់ការអនុវត្តបណ្តាញ UART ស៊េរី RS-232 ស្តង់ដារនៅលើក្តារនេះ។ ឧបករណ៍ភ្ជាប់មាន pinouts ដូចគ្នាទៅនឹងឧបករណ៍ស្ថានីយទិន្នន័យ ហើយត្រូវការតែខ្សែស្តង់ដារ (មិនត្រូវការម៉ូដឹម null សម្រាប់ចំណុចប្រទាក់កុំព្យូទ័រ)។ សតិបណ្ដោះអាសន្នផ្លាស់ប្តូរកម្រិតជាក់លាក់ត្រូវបានប្រើដើម្បីបកប្រែរវាងកម្រិត LVTTL និង RS-232 ។ ឯកសារយោង D23 និង D24 គឺជា LEDs UART សៀរៀលដែលបំភ្លឺដើម្បីបង្ហាញពីសកម្មភាព RX និង TX ។

តារាងទី 2–24 រាយបញ្ជីការចាត់តាំងលេខ UART ស៊េរី RS-232 ឈ្មោះសញ្ញា និងមុខងារ។

ឈ្មោះ និងប្រភេទសញ្ញាគឺទាក់ទងទៅនឹង Cyclone VE FPGA ទាក់ទងនឹងការកំណត់ I/O និងទិសដៅ។

តារាង 2–22 ។ RS-232 Serial UART ឈ្មោះសញ្ញា និងមុខងារ

ក្តារ ឯកសារយោង (U20)	គ្រោងការណ៍ សញ្ញា ឈ្មោះ	ព្យុះស៊ីក្លូន VE FPGA លេខសម្ងាត់	អាយ/អូ ស្តង់ដារ	ការពិពណ៌នា
14	UART_TXD	AB9	៥-វី	បញ្ជូនទិន្នន័យ
15	UART_RTS	AH6	៥-វី	ស្នើសុំផ្ញើ

តារាង 2–22 ។ RS-232 Serial UART ឈ្មោះសញ្ញា និងមុខងារ

ក្តារ ឯកសារយោង (U20)	គ្រោងការណ៍ សញ្ញា ឈ្មោះ	ព្យុះស៊ីក្លូន VE FPGA លេខសម្ងាត់	អាយ/អូ ស្តង់ដារ	ការពិពណ៌នា
16	UART_RXD	AG6	៥-វី	ទទួលទិន្នន័យ
13	UART_CTS	AF8	៥-វី	ជម្រះដើម្បីផ្ញើ

USB-UART
ក្រុមប្រឹក្សាអភិវឌ្ឍន៍គាំទ្រចំណុចប្រទាក់ UART តាមរយៈឧបករណ៍ភ្ជាប់ USB ដោយប្រើ Silicon Labs CP2104 USB-to-UART Bridge ។ ដើម្បីជួយសម្រួលដល់ការទំនាក់ទំនងរបស់ម៉ាស៊ីនជាមួយ CP2104 អ្នកត្រូវប្រើកម្មវិធីបញ្ជា Virtual COM Port (VCP) ស្ពាន USB-to-UART ។

កម្មវិធីបញ្ជា VCP មាននៅ៖ www.silabs.com/products/mcu/Pages/USBtoUARTBridgeVCPDrivers.aspx

តារាងទី 2–23 រាយបញ្ជីការចាត់ចែងម្ជុល USB-UART ឈ្មោះសញ្ញា និងមុខងារ។ ឈ្មោះ និងប្រភេទសញ្ញាគឺទាក់ទងទៅនឹង Cyclone VE FPGA ទាក់ទងនឹងការកំណត់ I/O និងទិសដៅ

តារាង ២–២៣។ ឈ្មោះ និងមុខងារសញ្ញាតាមគ្រោងការណ៍ USB-UART

ក្តារ ឯកសារយោង (U20)	គ្រោងការណ៍ សញ្ញា ឈ្មោះ	ព្យុះស៊ីក្លូន VE FPGA លេខសម្ងាត់	អាយ/អូ ស្តង់ដារ	ការពិពណ៌នា
1	USB_UART_RI	AD12	៥-វី	ការបញ្ចូលការត្រួតពិនិត្យសូចនាកររោទ៍ (សកម្មទាប)
24	USB_UART_DCD	AD13	៥-វី	ក្រុមហ៊ុនបញ្ជូនទិន្នន័យរកឃើញការបញ្ចូលវត្ថុបញ្ជា (សកម្មទាប)
22	USB_UART_DSR	វី៣៥	៥-វី	សំណុំ​ទិន្នន័យ​ការ​បញ្ចូល​វត្ថុ​បញ្ជា​រួចរាល់ (សកម្ម​ទាប)
21	USB_UART_RXD	AF10	៥-វី	ការបញ្ចូលទិន្នន័យអសមកាល (UART ទទួល)
19	USB_UART_RTS	AE12	៥-វី	រួចរាល់ដើម្បីផ្ញើលទ្ធផលត្រួតពិនិត្យ (សកម្មទាប)
12	USB_UART_GPIO2	AE13	៥-វី	ការបញ្ចូល ឬលទ្ធផលដែលអាចកំណត់បានដោយអ្នកប្រើប្រាស់។
23	USB_UART_DTR	AE10	៥-វី	ស្ថានីយទិន្នន័យ ទិន្នផលត្រួតពិនិត្យរួចរាល់ (សកម្មទាប)
20	USB_UART_TXD	W12	៥-វី	ទិន្នផលទិន្នន័យអសមកាល (ការបញ្ជូន UART)
18	USB_UART_CTS	AJ1	៥-វី	ជម្រះ​ដើម្បី​ផ្ញើ​ការ​បញ្ចូល​វត្ថុ​បញ្ជា (សកម្ម​ទាប)
15	USB_UART_SUSPENDn	—	៥-វី	Pin គឺទាបនៅពេលដែល CP2104 ស្ថិតនៅក្នុងស្ថានភាពផ្អាក USB ។
17	USB_UART_SUSPEND	—	៥-វី	Pin គឺឡូជីខលខ្ពស់នៅពេលដែល CP2104 ស្ថិតនៅក្នុងស្ថានភាពផ្អាក USB។
9	USB_UART_RSTn	—	៥-វី	កំណត់ឧបករណ៍ឡើងវិញ

ការចងចាំ
ផ្នែកនេះពិពណ៌នាអំពីការគាំទ្រចំណុចប្រទាក់មេម៉ូរីរបស់ក្រុមប្រឹក្សាអភិវឌ្ឍន៍ និងឈ្មោះសញ្ញា ប្រភេទ និងការតភ្ជាប់ទាក់ទងនឹង Cyclone VE FPGA ។ បន្ទះអភិវឌ្ឍន៍មានចំណុចប្រទាក់អង្គចងចាំដូចខាងក្រោមៈ

• DDR3 SDRAM
• LPDDR2 SDRAM
• EEPROM
• SRAM ធ្វើសមកាលកម្ម
• ភ្លើង Flash ធ្វើសមកាលកម្ម

សម្រាប់ព័ត៌មានបន្ថែមអំពីចំណុចប្រទាក់អង្គចងចាំ សូមមើលឯកសារខាងក្រោម៖

• ផ្នែកវិភាគពេលវេលានៅក្នុងសៀវភៅណែនាំចំណុចប្រទាក់អង្គចងចាំខាងក្រៅ។
• ផ្នែកបង្រៀនរចនា DDR, DDR2 និង DDR3 SDRAM នៅក្នុងសៀវភៅណែនាំចំណុចប្រទាក់អង្គចងចាំខាងក្រៅ។

DDR3 SDRAM

• ក្រុមប្រឹក្សាអភិវឌ្ឍន៍គាំទ្រចំណុចប្រទាក់ 16Mx16x8 និង 16Mx8x8 DDR3 SDRAM ចំនួនពីរសម្រាប់ការចូលប្រើអង្គចងចាំតាមលំដាប់លំដោយល្បឿនលឿនបំផុត។
• ឡានក្រុងទិន្នន័យ 32 ប៊ីតមានឧបករណ៍ x16 ចំនួនពីរដោយប្រើចំណុចប្រទាក់ឧបករណ៍បញ្ជាអង្គចងចាំទន់ (SMC) ។ ជាមួយនឹង SMC ចំណុចប្រទាក់អង្គចងចាំនេះដំណើរការនៅប្រេកង់គោលដៅ 300 MHz សម្រាប់កម្រិតបញ្ជូនទ្រឹស្តីអតិបរមាលើសពី 9.6 Gbps ។ ប្រេកង់អតិបរមាសម្រាប់ឧបករណ៍ DDR3 នេះគឺ 800 MHz ជាមួយនឹង CAS latency នៃ 11 ។
• តារាងទី 2–24 រាយបញ្ជីការចាត់តាំងម្ជុល DDR3 ឈ្មោះសញ្ញា និងមុខងារ។ ឈ្មោះ និងប្រភេទសញ្ញាគឺទាក់ទងទៅនឹង Cyclone VE FPGA ទាក់ទងនឹងការកំណត់ I/O និងទិសដៅ។

តារាង ២–២៤។ DDR2 Device Pin Assignments, Schematic Signal Names, and Functions (ផ្នែកទី 24 នៃ 3)

ក្តារ ឯកសារយោង	គ្រោងការណ៍ សញ្ញា ឈ្មោះ	ព្យុះស៊ីក្លូន VE FPGA លេខសម្ងាត់	អាយ/អូ ស្តង់ដារ	ការពិពណ៌នា
DDR3 x16 (U8)
N3	DDR3_A0	ក៣១	1.5-V SSTL ថ្នាក់ I	អាស័យដ្ឋានឡានក្រុង
P7	DDR3_A1	G23	1.5-V SSTL ថ្នាក់ I	អាស័យដ្ឋានឡានក្រុង
P3	DDR3_A2	អ៊ី២៦	1.5-V SSTL ថ្នាក់ I	អាស័យដ្ឋានឡានក្រុង
N2	DDR3_A3	អ៊ី២៦	1.5-V SSTL ថ្នាក់ I	អាស័យដ្ឋានឡានក្រុង
P8	DDR3_A4	ក៣១	1.5-V SSTL ថ្នាក់ I	អាស័យដ្ឋានឡានក្រុង
P2	DDR3_A5	ក៣១	1.5-V SSTL ថ្នាក់ I	អាស័យដ្ឋានឡានក្រុង
R8	DDR3_A6	ក៣១	1.5-V SSTL ថ្នាក់ I	អាស័យដ្ឋានឡានក្រុង
R2	DDR3_A7	B26	1.5-V SSTL ថ្នាក់ I	អាស័យដ្ឋានឡានក្រុង
T8	DDR3_A8	H17	1.5-V SSTL ថ្នាក់ I	អាស័យដ្ឋានឡានក្រុង
R3	DDR3_A9	D14	1.5-V SSTL ថ្នាក់ I	អាស័យដ្ឋានឡានក្រុង
L7	DDR3_A10	អ៊ី២៦	1.5-V SSTL ថ្នាក់ I	អាស័យដ្ឋានឡានក្រុង

តារាង ២–២៤។ DDR2 Device Pin Assignments, Schematic Signal Names, and Functions (ផ្នែកទី 24 នៃ 3)

ក្តារ ឯកសារយោង	គ្រោងការណ៍ សញ្ញា ឈ្មោះ	ព្យុះស៊ីក្លូន VE FPGA លេខសម្ងាត់	អាយ/អូ ស្តង់ដារ	ការពិពណ៌នា
R7	DDR3_A11	អ៊ី២៦	1.5-V SSTL ថ្នាក់ I	អាស័យដ្ឋានឡានក្រុង
N7	DDR3_A12	C25	1.5-V SSTL ថ្នាក់ I	អាស័យដ្ឋានឡានក្រុង
T3	DDR3_A13	B13	1.5-V SSTL ថ្នាក់ I	អាស័យដ្ឋានឡានក្រុង
M2	DDR3_BA0	J18	1.5-V SSTL ថ្នាក់ I	ឡានក្រុងអាសយដ្ឋានធនាគារ
N8	DDR3_BA1	F20	1.5-V SSTL ថ្នាក់ I	ឡានក្រុងអាសយដ្ឋានធនាគារ
M3	DDR3_BA2	D19	1.5-V SSTL ថ្នាក់ I	ឡានក្រុងអាសយដ្ឋានធនាគារ
K3	DDR3_CASN	L20	1.5-V SSTL ថ្នាក់ I	ជ្រើសរើសអាសយដ្ឋានជួរដេក
K9	DDR3_CKE	C11	1.5-V SSTL ថ្នាក់ I	ជ្រើសរើសអាសយដ្ឋានជួរឈរ
J7	DDR3_CLK_P	J20	ឌីផេរ៉ង់ស្យែល 1.5-V SSTL ថ្នាក់ I	នាឡិកាទិន្នផលឌីផេរ៉ង់ស្យែល
K7	DDR3_CLK_N	H20	ឌីផេរ៉ង់ស្យែល 1.5-V SSTL ថ្នាក់ I	នាឡិកាទិន្នផលឌីផេរ៉ង់ស្យែល
L2	DDR3_CSN	G17	1.5-V SSTL ថ្នាក់ I	ជ្រើសរើសបន្ទះឈីប
E7	DDR3_DM0	D23	1.5-V SSTL ថ្នាក់ I	សរសេរ Mask byte lane
D3	DDR3_DM1	D18	1.5-V SSTL ថ្នាក់ I	សរសេរ Mask byte lane
E3	DDR3_DQ0	ក៣១	1.5-V SSTL ថ្នាក់ I	ទិន្នន័យ​ឡានក្រុង​បៃតុង 0
H8	DDR3_DQ1	D22	1.5-V SSTL ថ្នាក់ I	ទិន្នន័យ​ឡានក្រុង​បៃតុង 0
F7	DDR3_DQ2	C21	1.5-V SSTL ថ្នាក់ I	ទិន្នន័យ​ឡានក្រុង​បៃតុង 0
H7	DDR3_DQ3	C19	1.5-V SSTL ថ្នាក់ I	ទិន្នន័យ​ឡានក្រុង​បៃតុង 0
F2	DDR3_DQ4	C20	1.5-V SSTL ថ្នាក់ I	ទិន្នន័យ​ឡានក្រុង​បៃតុង 0
G2	DDR3_DQ5	C22	1.5-V SSTL ថ្នាក់ I	ទិន្នន័យ​ឡានក្រុង​បៃតុង 0
F8	DDR3_DQ6	D25	1.5-V SSTL ថ្នាក់ I	ទិន្នន័យ​ឡានក្រុង​បៃតុង 0
H3	DDR3_DQ7	D20	1.5-V SSTL ថ្នាក់ I	ទិន្នន័យ​ឡានក្រុង​បៃតុង 0
A7	DDR3_DQ8	B24	1.5-V SSTL ថ្នាក់ I	ទិន្នន័យ​ឡានក្រុង​បៃតុង 1
C3	DDR3_DQ9	ក៣១	1.5-V SSTL ថ្នាក់ I	ទិន្នន័យ​ឡានក្រុង​បៃតុង 1
A3	DDR3_DQ10	B21	1.5-V SSTL ថ្នាក់ I	ទិន្នន័យ​ឡានក្រុង​បៃតុង 1
D7	DDR3_DQ11	F19	1.5-V SSTL ថ្នាក់ I	ទិន្នន័យ​ឡានក្រុង​បៃតុង 1
A2	DDR3_DQ12	C24	1.5-V SSTL ថ្នាក់ I	ទិន្នន័យ​ឡានក្រុង​បៃតុង 1
C2	DDR3_DQ13	B23	1.5-V SSTL ថ្នាក់ I	ទិន្នន័យ​ឡានក្រុង​បៃតុង 1
B8	DDR3_DQ14	អ៊ី២៦	1.5-V SSTL ថ្នាក់ I	ទិន្នន័យ​ឡានក្រុង​បៃតុង 1
C8	DDR3_DQ15	ក៣១	1.5-V SSTL ថ្នាក់ I	ទិន្នន័យ​ឡានក្រុង​បៃតុង 1
F3	DDR3_DQS_P0	K៦៥៦	ឌីផេរ៉ង់ស្យែល 1.5-V SSTL ថ្នាក់ I	ទិន្នន័យ strobe P byte lane 0
G3	DDR3_DQS_N0	J19	ឌីផេរ៉ង់ស្យែល 1.5-V SSTL ថ្នាក់ I	ទិន្នន័យ strobe N byte lane 0
C7	DDR3_DQS_P1	L18	ឌីផេរ៉ង់ស្យែល 1.5-V SSTL ថ្នាក់ I	ទិន្នន័យ strobe P byte lane 1
B7	DDR3_DQS_N1	K៦៥៦	ឌីផេរ៉ង់ស្យែល 1.5-V SSTL ថ្នាក់ I	ទិន្នន័យ strobe N byte lane 1
K1	DDR3_ODT	H19	1.5-V SSTL ថ្នាក់ I	បើកដំណើរការបិទបញ្ចប់

តារាង ២–២៤។ DDR2 Device Pin Assignments, Schematic Signal Names, and Functions (ផ្នែកទី 24 នៃ 3)

ក្តារ ឯកសារយោង	គ្រោងការណ៍ សញ្ញា ឈ្មោះ	ព្យុះស៊ីក្លូន VE FPGA លេខសម្ងាត់	អាយ/អូ ស្តង់ដារ	ការពិពណ៌នា
J3	DDR3_RASN	ក៣១	1.5-V SSTL ថ្នាក់ I	ជ្រើសរើសអាសយដ្ឋានជួរដេក
T2	DDR3_RESETN	L19	1.5-V SSTL ថ្នាក់ I	កំណត់ឡើងវិញ
L3	DDR3_WEN	B22	1.5-V SSTL ថ្នាក់ I	សរសេរបើក
L8	DDR3_ZQ01	—	1.5-V SSTL ថ្នាក់ I	ការ​ក្រិត​តាម​ខ្នាត​សម្ពាធ ZQ
DDR3 x16 (U7)
N3	DDR3_A0	ក៣១	1.5-V SSTL ថ្នាក់ I	អាស័យដ្ឋានឡានក្រុង
P7	DDR3_A1	G23	1.5-V SSTL ថ្នាក់ I	អាស័យដ្ឋានឡានក្រុង
P3	DDR3_A2	អ៊ី២៦	1.5-V SSTL ថ្នាក់ I	អាស័យដ្ឋានឡានក្រុង
N2	DDR3_A3	អ៊ី២៦	1.5-V SSTL ថ្នាក់ I	អាស័យដ្ឋានឡានក្រុង
P8	DDR3_A4	ក៣១	1.5-V SSTL ថ្នាក់ I	អាស័យដ្ឋានឡានក្រុង
P2	DDR3_A5	ក៣១	1.5-V SSTL ថ្នាក់ I	អាស័យដ្ឋានឡានក្រុង
R8	DDR3_A6	ក៣១	1.5-V SSTL ថ្នាក់ I	អាស័យដ្ឋានឡានក្រុង
R2	DDR3_A7	B26	1.5-V SSTL ថ្នាក់ I	អាស័យដ្ឋានឡានក្រុង
T8	DDR3_A8	H17	1.5-V SSTL ថ្នាក់ I	អាស័យដ្ឋានឡានក្រុង
R3	DDR3_A9	D14	1.5-V SSTL ថ្នាក់ I	អាស័យដ្ឋានឡានក្រុង
L7	DDR3_A10	អ៊ី២៦	1.5-V SSTL ថ្នាក់ I	អាស័យដ្ឋានឡានក្រុង
R7	DDR3_A11	អ៊ី២៦	1.5-V SSTL ថ្នាក់ I	អាស័យដ្ឋានឡានក្រុង
N7	DDR3_A12	C25	1.5-V SSTL ថ្នាក់ I	អាស័យដ្ឋានឡានក្រុង
T3	DDR3_A13	B13	1.5-V SSTL ថ្នាក់ I	អាស័យដ្ឋានឡានក្រុង
M2	DDR3_BA0	J18	1.5-V SSTL ថ្នាក់ I	ឡានក្រុងអាសយដ្ឋានធនាគារ
N8	DDR3_BA1	F20	1.5-V SSTL ថ្នាក់ I	ឡានក្រុងអាសយដ្ឋានធនាគារ
M3	DDR3_BA2	D19	1.5-V SSTL ថ្នាក់ I	ឡានក្រុងអាសយដ្ឋានធនាគារ
K3	DDR3_CASN	L20	1.5-V SSTL ថ្នាក់ I	ជ្រើសរើសអាសយដ្ឋានជួរដេក
K9	DDR3_CKE	AK18	1.5-V SSTL ថ្នាក់ I	ជ្រើសរើសអាសយដ្ឋានជួរឈរ
K7	DDR3_CLK_P	J20	1.5-V SSTL ថ្នាក់ I	នាឡិកាទិន្នផលឌីផេរ៉ង់ស្យែល
J7	DDR3_CLK_N	H20	1.5-V SSTL ថ្នាក់ I	នាឡិកាទិន្នផលឌីផេរ៉ង់ស្យែល
L2	DDR3_CSN	G17	1.5-V SSTL ថ្នាក់ I	ជ្រើសរើសបន្ទះឈីប
E7	DDR3_DM2	ក៣១	1.5-V SSTL ថ្នាក់ I	សរសេរ Mask byte lane
D3	DDR3_DM3	B14	1.5-V SSTL ថ្នាក់ I	សរសេរ Mask byte lane
F2	DDR3_DQ16	G18	1.5-V SSTL ថ្នាក់ I	ទិន្នន័យ​ឡានក្រុង​បៃតុង 2
F8	DDR3_DQ17	B18	1.5-V SSTL ថ្នាក់ I	ទិន្នន័យ​ឡានក្រុង​បៃតុង 2
E3	DDR3_DQ18	ក៣១	1.5-V SSTL ថ្នាក់ I	ទិន្នន័យ​ឡានក្រុង​បៃតុង 2
F7	DDR3_DQ19	F18	1.5-V SSTL ថ្នាក់ I	ទិន្នន័យ​ឡានក្រុង​បៃតុង 2
H3	DDR3_DQ20	C14	1.5-V SSTL ថ្នាក់ I	ទិន្នន័យ​ឡានក្រុង​បៃតុង 2
G2	DDR3_DQ21	C17	1.5-V SSTL ថ្នាក់ I	ទិន្នន័យ​ឡានក្រុង​បៃតុង 2
H7	DDR3_DQ22	B17	1.5-V SSTL ថ្នាក់ I	ទិន្នន័យ​ឡានក្រុង​បៃតុង 2
H8	DDR3_DQ23	B19	1.5-V SSTL ថ្នាក់ I	ទិន្នន័យ​ឡានក្រុង​បៃតុង 2
A2	DDR3_DQ24	C15	1.5-V SSTL ថ្នាក់ I	ទិន្នន័យ​ឡានក្រុង​បៃតុង 3

តារាង ២–២៤។ DDR2 Device Pin Assignments, Schematic Signal Names, and Functions (ផ្នែកទី 24 នៃ 3)

ក្តារ ឯកសារយោង	គ្រោងការណ៍ សញ្ញា ឈ្មោះ	ព្យុះស៊ីក្លូន VE FPGA លេខសម្ងាត់	អាយ/អូ ស្តង់ដារ	ការពិពណ៌នា
C2	DDR3_DQ25	D17	1.5-V SSTL ថ្នាក់ I	ទិន្នន័យ​ឡានក្រុង​បៃតុង 3
D7	DDR3_DQ26	C12	1.5-V SSTL ថ្នាក់ I	ទិន្នន័យ​ឡានក្រុង​បៃតុង 3
A7	DDR3_DQ27	អ៊ី២៦	1.5-V SSTL ថ្នាក់ I	ទិន្នន័យ​ឡានក្រុង​បៃតុង 3
A3	DDR3_DQ28	C16	1.5-V SSTL ថ្នាក់ I	ទិន្នន័យ​ឡានក្រុង​បៃតុង 3
C3	DDR3_DQ29	ក៣១	1.5-V SSTL ថ្នាក់ I	ទិន្នន័យ​ឡានក្រុង​បៃតុង 3
B8	DDR3_DQ30	D12	1.5-V SSTL ថ្នាក់ I	ទិន្នន័យ​ឡានក្រុង​បៃតុង 3
C8	DDR3_DQ31	ក៣១	1.5-V SSTL ថ្នាក់ I	ទិន្នន័យ​ឡានក្រុង​បៃតុង 3
F3	DDR3_DQS_P2	K៦៥៦	ឌីផេរ៉ង់ស្យែល 1.5-V SSTL ថ្នាក់ I	ទិន្នន័យ strobe P byte lane 2
G3	DDR3_DQS_N2	L16	ឌីផេរ៉ង់ស្យែល 1.5-V SSTL ថ្នាក់ I	ទិន្នន័យ strobe N byte lane 2
C7	DDR3_DQS_P3	K៦៥៦	ឌីផេរ៉ង់ស្យែល 1.5-V SSTL ថ្នាក់ I	ទិន្នន័យ strobe P byte lane 3
B7	DDR3_DQS_N3	J17	ឌីផេរ៉ង់ស្យែល 1.5-V SSTL ថ្នាក់ I	ទិន្នន័យ strobe N byte lane 3
K1	DDR3_ODT	H19	1.5-V SSTL ថ្នាក់ I	បើកដំណើរការបិទបញ្ចប់
J3	DDR3_RASN	ក៣១	1.5-V SSTL ថ្នាក់ I	ជ្រើសរើសអាសយដ្ឋានជួរដេក
T2	DDR3_RESETN	L19	1.5-V SSTL ថ្នាក់ I	កំណត់ឡើងវិញ
L3	DDR3_WEN	B22	1.5-V SSTL ថ្នាក់ I	សរសេរបើក
L8	DDR3_ZQ2	—	1.5-V SSTL ថ្នាក់ I	ការ​ក្រិត​តាម​ខ្នាត​សម្ពាធ ZQ

LPDDR2 SDRAM
LPDDR2 គឺជាឧបករណ៍ DDR2 SDRAM ដែលមានថាមពលទាបចល័តដែលដំណើរការនៅ 1.2 V. ចំណុចប្រទាក់នេះភ្ជាប់ទៅធនាគារ I/O ផ្ដេកនៅលើគែមខាងលើនៃឧបករណ៍ FPGA ។
ល្បឿនឧបករណ៍គឺ 300 MHz ។ មានតែការកំណត់រចនាសម្ព័ន្ធ x16 ប៉ុណ្ណោះដែលត្រូវបានប្រើប្រាស់ទោះបីជា LPDDR2 SDRAM នៅលើក្តារគឺជាឧបករណ៍ x32 ក៏ដោយ។
តារាងទី 2–25 រាយបញ្ជីការចាត់ចែងម្ជុល LPDDR2 SDRAM ឈ្មោះសញ្ញា និងមុខងារ។
ឈ្មោះ និងប្រភេទសញ្ញាគឺទាក់ទងទៅនឹង Cyclone VE FPGA ទាក់ទងនឹងការកំណត់ I/O និងទិសដៅ។

តារាង 2–25 ។ LPDDR2 SDRAM ឈ្មោះសញ្ញា និងមុខងារតាមគ្រោងការណ៍

ក្តារ ឯកសារយោង (U9)	គ្រោងការណ៍ សញ្ញា ឈ្មោះ	ព្យុះស៊ីក្លូន VE លេខ PIN FPGA	អាយ/អូ ស្តង់ដារ	ការពិពណ៌នា
AC6	LPDDR2_CA0	Y30	1.2-V HSUL	អាស័យដ្ឋានឡានក្រុង
AB6	LPDDR2_CA1	T30	1.2-V HSUL	អាស័យដ្ឋានឡានក្រុង
AC7	LPDDR2_CA2	W29	1.2-V HSUL	អាស័យដ្ឋានឡានក្រុង
AB8	LPDDR2_CA3	AB29	1.2-V HSUL	អាស័យដ្ឋានឡានក្រុង
AB9	LPDDR2_CA4	W30	1.2-V HSUL	អាស័យដ្ឋានឡានក្រុង
W1	LPDDR2_CA5	U29	1.2-V HSUL	អាស័យដ្ឋានឡានក្រុង
V2	LPDDR2_CA6	AC30	1.2-V HSUL	អាស័យដ្ឋានឡានក្រុង
U1	LPDDR2_CA7	R30	1.2-V HSUL	អាស័យដ្ឋានឡានក្រុង

តារាង 2–25 ។ LPDDR2 SDRAM ឈ្មោះសញ្ញា និងមុខងារតាមគ្រោងការណ៍

ក្តារ ឯកសារយោង (U9)	គ្រោងការណ៍ សញ្ញា ឈ្មោះ	ព្យុះស៊ីក្លូន VE លេខ PIN FPGA	អាយ/អូ ស្តង់ដារ	ការពិពណ៌នា
T2	LPDDR2_CA8	T28	1.2-V HSUL	អាស័យដ្ឋានឡានក្រុង
T1	LPDDR2_CA9	T25	1.2-V HSUL	អាស័យដ្ឋានឡានក្រុង
Y2	LPDDR2_CK	វី៣៥	ឌីផេរ៉ង់ស្យែល 1.2-V HSUL	នាឡិកាទិន្នផលឌីផេរ៉ង់ស្យែល P
Y1	LPDDR2_CKN	វី៣៥	ឌីផេរ៉ង់ស្យែល 1.2-V HSUL	នាឡិកាទិន្នផលឌីផេរ៉ង់ស្យែល N
AC3	LPDDR2_CKE	T29	1.2-V HSUL	បើកនាឡិកា
AB3	LPDDR2_CSN	R26	1.2-V HSUL	ជ្រើសរើសបន្ទះឈីប
N23	LPDDR2_DM0	AG29	1.2-V HSUL	របាំងទិន្នន័យ
L23	LPDDR2_DM1	AB27	1.2-V HSUL	របាំងទិន្នន័យ
AB20	LPDDR2_DM2	—	1.2-V HSUL	របាំងទិន្នន័យ
B20	LPDDR2_DM3	—	1.2-V HSUL	របាំងទិន្នន័យ
AA ៦	LPDDR2_DQ0	AG28	1.2-V HSUL	ទិន្នន័យ​ឡានក្រុង​បៃតុង 0
Y22	LPDDR2_DQ1	AH30	1.2-V HSUL	ទិន្នន័យ​ឡានក្រុង​បៃតុង 0
W22	LPDDR2_DQ2	AA ៦	1.2-V HSUL	ទិន្នន័យ​ឡានក្រុង​បៃតុង 0
W23	LPDDR2_DQ3	AH29	1.2-V HSUL	ទិន្នន័យ​ឡានក្រុង​បៃតុង 0
វី៣៥	LPDDR2_DQ4	Y28	1.2-V HSUL	ទិន្នន័យ​ឡានក្រុង​បៃតុង 0
U22	LPDDR2_DQ5	AE30	1.2-V HSUL	ទិន្នន័យ​ឡានក្រុង​បៃតុង 0
T22	LPDDR2_DQ6	AJ28	1.2-V HSUL	ទិន្នន័យ​ឡានក្រុង​បៃតុង 0
T23	LPDDR2_DQ7	AD30	1.2-V HSUL	ទិន្នន័យ​ឡានក្រុង​បៃតុង 0
H22	LPDDR2_DQ8	AC29	1.2-V HSUL	ទិន្នន័យ​ឡានក្រុង​បៃតុង 1
H23	LPDDR2_DQ9	AF30	1.2-V HSUL	ទិន្នន័យ​ឡានក្រុង​បៃតុង 1
G23	LPDDR2_DQ10	AA ៦	1.2-V HSUL	ទិន្នន័យ​ឡានក្រុង​បៃតុង 1
F22	LPDDR2_DQ11	AE28	1.2-V HSUL	ទិន្នន័យ​ឡានក្រុង​បៃតុង 1
អ៊ី២៦	LPDDR2_DQ12	AF29	1.2-V HSUL	ទិន្នន័យ​ឡានក្រុង​បៃតុង 1
អ៊ី២៦	LPDDR2_DQ13	AD28	1.2-V HSUL	ទិន្នន័យ​ឡានក្រុង​បៃតុង 1
D23	LPDDR2_DQ14	វី៣៥	1.2-V HSUL	ទិន្នន័យ​ឡានក្រុង​បៃតុង 1
C22	LPDDR2_DQ15	W28	1.2-V HSUL	ទិន្នន័យ​ឡានក្រុង​បៃតុង 1
AB12	LPDDR2_DQ16	—	1.2-V HSUL	ទិន្នន័យ​ឡានក្រុង​បៃតុង 2
AC13	LPDDR2_DQ17	—	1.2-V HSUL	ទិន្នន័យ​ឡានក្រុង​បៃតុង 2
AB14	LPDDR2_DQ18	—	1.2-V HSUL	ទិន្នន័យ​ឡានក្រុង​បៃតុង 2
AC14	LPDDR2_DQ19	—	1.2-V HSUL	ទិន្នន័យ​ឡានក្រុង​បៃតុង 2
AB15	LPDDR2_DQ20	—	1.2-V HSUL	ទិន្នន័យ​ឡានក្រុង​បៃតុង 2
AC16	LPDDR2_DQ21	—	1.2-V HSUL	ទិន្នន័យ​ឡានក្រុង​បៃតុង 2
AB17	LPDDR2_DQ22	—	1.2-V HSUL	ទិន្នន័យ​ឡានក្រុង​បៃតុង 2
AC17	LPDDR2_DQ23	—	1.2-V HSUL	ទិន្នន័យ​ឡានក្រុង​បៃតុង 2
B17	LPDDR2_DQ24	—	1.2-V HSUL	ទិន្នន័យ​ឡានក្រុង​បៃតុង 3
ក៣១	LPDDR2_DQ25	—	1.2-V HSUL	ទិន្នន័យ​ឡានក្រុង​បៃតុង 3
ក៣១	LPDDR2_DQ26	—	1.2-V HSUL	ទិន្នន័យ​ឡានក្រុង​បៃតុង 3
B15	LPDDR2_DQ27	—	1.2-V HSUL	ទិន្នន័យ​ឡានក្រុង​បៃតុង 3
B14	LPDDR2_DQ28	—	1.2-V HSUL	ទិន្នន័យ​ឡានក្រុង​បៃតុង 3

តារាង 2–25 ។ LPDDR2 SDRAM ឈ្មោះសញ្ញា និងមុខងារតាមគ្រោងការណ៍

ក្តារ ឯកសារយោង (U9)	គ្រោងការណ៍ សញ្ញា ឈ្មោះ	ព្យុះស៊ីក្លូន VE លេខ PIN FPGA	អាយ/អូ ស្តង់ដារ	ការពិពណ៌នា
ក៣១	LPDDR2_DQ29	—	1.2-V HSUL	ទិន្នន័យ​ឡានក្រុង​បៃតុង 3
ក៣១	LPDDR2_DQ30	—	1.2-V HSUL	ទិន្នន័យ​ឡានក្រុង​បៃតុង 3
B12	LPDDR2_DQ31	—	1.2-V HSUL	ទិន្នន័យ​ឡានក្រុង​បៃតុង 3
R23	LPDDR2_DQS0	វី៣៥	ឌីផេរ៉ង់ស្យែល 1.2-V HSUL	ទិន្នន័យ strobe P byte lane 0
P22	LPDDR2_DQSN0	U26	ឌីផេរ៉ង់ស្យែល 1.2-V HSUL	ទិន្នន័យ strobe N byte lane 0
J22	LPDDR2_DQS1	U27	ឌីផេរ៉ង់ស្យែល 1.2-V HSUL	ទិន្នន័យ strobe P byte lane 1
K៦៥៦	LPDDR2_DQSN1	U28	ឌីផេរ៉ង់ស្យែល 1.2-V HSUL	ទិន្នន័យ strobe N byte lane 1
AB18	LPDDR2_DQS2	—	ឌីផេរ៉ង់ស្យែល 1.2-V HSUL	ទិន្នន័យ strobe P byte lane 2
AC19	LPDDR2_DQSN2	—	ឌីផេរ៉ង់ស្យែល 1.2-V HSUL	ទិន្នន័យ strobe N byte lane 2
B18	LPDDR2_DQS3	—	ឌីផេរ៉ង់ស្យែល 1.2-V HSUL	ទិន្នន័យ strobe P byte lane 3
ក៣១	LPDDR2_DQSN4	—	ឌីផេរ៉ង់ស្យែល 1.2-V HSUL	ទិន្នន័យ strobe N byte lane 3
P1	LPDDR2_ZQ	—	៥-វី	ការ​ក្រិត​តាម​ខ្នាត​សម្ពាធ ZQ

EEPROM
បន្ទះនេះរួមបញ្ចូលឧបករណ៍ EEPROM 64-Kb ។ ឧបករណ៍នេះមាន 2-wire serial interface bus I2C ។
តារាងទី 2–26 រាយបញ្ជីការចាត់តាំងម្ជុល EEPROM ឈ្មោះសញ្ញា និងមុខងារ។ ឈ្មោះ និងប្រភេទសញ្ញាគឺទាក់ទងទៅនឹង Cyclone VE FPGA ទាក់ទងនឹងការកំណត់ I/O និងទិសដៅ។

តារាង ២–២៦។ ឈ្មោះ និងមុខងារសញ្ញា EEPROM

ក្តារ ឯកសារយោង (U12)	គ្រោងការណ៍ សញ្ញា ឈ្មោះ	ព្យុះស៊ីក្លូន VE FPGA លេខសម្ងាត់	អាយ/អូ ស្តង់ដារ	ការពិពណ៌នា
1	EEPROM_A0	—	៥-វី	អាសយដ្ឋានឈីប
2	EEPROM_A1	—	៥-វី	អាសយដ្ឋានឈីប
3	EEPROM_A2	—	៥-វី	អាសយដ្ឋានឈីប
5	EEPROM_SDA	AH7	៥-វី	អាសយដ្ឋានសៀរៀល ឬទិន្នន័យ
6	EEPROM_SCL	AG7	៥-វី	នាឡិកាស៊េរី
7	EEPROM_WP	—	៥-វី	សរសេរការបញ្ចូលការពារ

SRAM ធ្វើសមកាលកម្ម
ក្រុមប្រឹក្សាភិបាលអភិវឌ្ឍន៍គាំទ្រ SRAM សមកាលកម្មស្តង់ដារ 18-Mb សម្រាប់ការណែនាំ និងការផ្ទុកទិន្នន័យ ជាមួយនឹងសមត្ថភាពចូលប្រើដោយចៃដន្យកម្រិតទាប។ ឧបករណ៍នេះមានចំណុចប្រទាក់ 1024K x 18 ប៊ីត។ ឧបករណ៍នេះគឺជាផ្នែកមួយនៃឡានក្រុង FSM ដែលបានចែករំលែកដែលភ្ជាប់ទៅអង្គចងចាំពន្លឺ SRAM និង MAX V CPLD 5M2210 System Controller ។ ល្បឿនឧបករណ៍គឺ 250 MHz អត្រាទិន្នន័យតែមួយ។ មិនមានល្បឿនអប្បបរមាសម្រាប់ឧបករណ៍នេះទេ។ កម្រិតបញ្ជូនតាមទ្រឹស្តីនៃចំណុចប្រទាក់នេះគឺ 4 Gbps សម្រាប់ការផ្ទុះជាបន្តបន្ទាប់។ ភាពយឺតយ៉ាវក្នុងការអានសម្រាប់អាសយដ្ឋានណាមួយគឺពីរនាឡិកា ខណៈពេលដែលរយៈពេលនៃការសរសេរគឺនាឡិកាមួយ។

តារាង 2–27 រាយបញ្ជីការចាត់តាំងម្ជុល SSRAM ឈ្មោះសញ្ញា និងមុខងារ។

តារាង ២–២៧។ SSRAM Pin Assignments, Schematic Signal Names, and Functions (ផ្នែកទី 2 នៃ 27)

ក្តារ ឯកសារយោង (U11)	គ្រោងការណ៍ សញ្ញា ឈ្មោះ	ព្យុះស៊ីក្លូន VE FPGA លេខសម្ងាត់	អាយ/អូ ស្តង់ដារ	ការពិពណ៌នា
86	SRAM_OEN	E7	៥-វី	បើកដំណើរការ
87	SRAM_WEN	D6	៥-វី	សរសេរបើក
37	FSM_A1	B11	៥-វី	អាស័យដ្ឋានឡានក្រុង
36	FSM_A2	ក៣១	៥-វី	អាស័យដ្ឋានឡានក្រុង
44	FSM_A3	D9	៥-វី	អាស័យដ្ឋានឡានក្រុង
42	FSM_A4	C10	៥-វី	អាស័យដ្ឋានឡានក្រុង
34	FSM_A5	ក៣១	៥-វី	អាស័យដ្ឋានឡានក្រុង
47	FSM_A6	A9	៥-វី	អាស័យដ្ឋានឡានក្រុង
43	FSM_A7	C9	៥-វី	អាស័យដ្ឋានឡានក្រុង
46	FSM_A8	B8	៥-វី	អាស័យដ្ឋានឡានក្រុង
45	FSM_A9	B7	៥-វី	អាស័យដ្ឋានឡានក្រុង
35	FSM_A10	A8	៥-វី	អាស័យដ្ឋានឡានក្រុង
32	FSM_A11	B6	៥-វី	អាស័យដ្ឋានឡានក្រុង
33	FSM_A12	A6	៥-វី	អាស័យដ្ឋានឡានក្រុង
50	FSM_A13	C7	៥-វី	អាស័យដ្ឋានឡានក្រុង
48	FSM_A14	C6	៥-វី	អាស័យដ្ឋានឡានក្រុង
100	FSM_A15	F13	៥-វី	អាស័យដ្ឋានឡានក្រុង
99	FSM_A16	អ៊ី២៦	៥-វី	អាស័យដ្ឋានឡានក្រុង
82	FSM_A17	A5	៥-វី	អាស័យដ្ឋានឡានក្រុង
80	FSM_A18	A4	៥-វី	អាស័យដ្ឋានឡានក្រុង
49	FSM_A19	J7	៥-វី	អាស័យដ្ឋានឡានក្រុង
81	FSM_A20	H7	៥-វី	អាស័យដ្ឋានឡានក្រុង
39	FSM_A21	J9	៥-វី	អាស័យដ្ឋានឡានក្រុង
58	FSM_D0	F16	៥-វី	ឡានក្រុងទិន្នន័យ
59	FSM_D1	អ៊ី២៦	៥-វី	ឡានក្រុងទិន្នន័យ
62	FSM_D2	M9	៥-វី	ឡានក្រុងទិន្នន័យ
63	FSM_D3	M8	៥-វី	ឡានក្រុងទិន្នន័យ
68	FSM_D4	F15	៥-វី	ឡានក្រុងទិន្នន័យ
69	FSM_D5	អ៊ី២៦	៥-វី	ឡានក្រុងទិន្នន័យ

តារាង ២–២៧។ SSRAM Pin Assignments, Schematic Signal Names, and Functions (ផ្នែកទី 2 នៃ 27)

ក្តារ ឯកសារយោង (U11)	គ្រោងការណ៍ សញ្ញា ឈ្មោះ	ព្យុះស៊ីក្លូន VE FPGA លេខសម្ងាត់	អាយ/អូ ស្តង់ដារ	ការពិពណ៌នា
72	FSM_D6	អ៊ី២៦	៥-វី	ឡានក្រុងទិន្នន័យ
73	FSM_D7	D13	៥-វី	ឡានក្រុងទិន្នន័យ
23	FSM_D8	J15	៥-វី	ឡានក្រុងទិន្នន័យ
22	FSM_D9	H15	៥-វី	ឡានក្រុងទិន្នន័យ
19	FSM_D10	អ៊ី២៦	៥-វី	ឡានក្រុងទិន្នន័យ
18	FSM_D11	D10	៥-វី	ឡានក្រុងទិន្នន័យ
12	FSM_D12	L10	៥-វី	ឡានក្រុងទិន្នន័យ
13	FSM_D13	L9	៥-វី	ឡានក្រុងទិន្នន័យ
8	FSM_D14	G14	៥-វី	ឡានក្រុងទិន្នន័យ
9	FSM_D15	F14	៥-វី	ឡានក្រុងទិន្នន័យ
85	SRAM_ADSCN	E6	៥-វី	ឧបករណ៍គ្រប់គ្រងស្ថានភាពអាសយដ្ឋាន
84	SRAM_ADSPN	J10	៥-វី	ដំណើរការស្ថានភាពអាសយដ្ឋាន
83	SRAM_ADVN	G6	៥-វី	អាស័យដ្ឋានត្រឹមត្រូវ។
93	SRAM_BWAN	A3	៥-វី	ជ្រើសរើសសរសេរបៃ
94	SRAM_BWBN	A2	៥-វី	ជ្រើសរើសសរសេរបៃ
97	SRAM_CE2	—	៥-វី	បើកដំណើរការបន្ទះឈីប 2
92	SRAM_CE3N	—	៥-វី	បើកដំណើរការបន្ទះឈីប 3
98	SRAM_CEN	D7	៥-វី	បើកដំណើរការបន្ទះឈីប 1
89	SRAM_CLK	K៦៥៦	៥-វី	នាឡិកា
88	SRAM_GWN	—	៥-វី	បើកការសរសេរជាសកល
31	SRAM_MODE	—	៥-វី	ការជ្រើសរើសលំដាប់លំដោយ
64	SRAM_ZZ	—	៥-វី	របៀបគេងថាមពល

ពន្លឺ
ក្រុមប្រឹក្សាអភិវឌ្ឍន៍គាំទ្រឧបករណ៍ flash synchronous flash ដែលឆបគ្នាជាមួយ CFI 512-Mb សម្រាប់ការផ្ទុកទិន្នន័យកំណត់រចនាសម្ព័ន្ធ FPGA ដែលមិនងាយនឹងបង្កជាហេតុ ព័ត៌មានអំពីក្តារ ទិន្នន័យកម្មវិធីសាកល្បង និងទំហំកូដអ្នកប្រើប្រាស់។ ឧបករណ៍នេះគឺជាផ្នែកមួយនៃឡានក្រុង FSM ដែលបានចែករំលែកដែលភ្ជាប់ទៅអង្គចងចាំពន្លឺ SSRAM និង MAX V CPLD 5M2210 System Controller ។ ចំណុចប្រទាក់មេម៉ូរីទិន្នន័យ 16 ប៊ីតនេះអាចទ្រទ្រង់ប្រតិបត្តិការអានបានរហូតដល់ 52 MHz សម្រាប់ល្បឿន 832 Mbps ក្នុងមួយឧបករណ៍។ ដំណើរការសរសេរគឺ 270 μs សម្រាប់សតិបណ្ដោះអាសន្នពាក្យតែមួយ ខណៈពេលដែលពេលវេលាលុបគឺ 800 ms សម្រាប់ប្លុកអារេ 128 K។ តារាងទី 2–28 រាយការចាត់ចែង pin flash ឈ្មោះសញ្ញា និងមុខងារ។ ឈ្មោះ និងប្រភេទសញ្ញាគឺទាក់ទងទៅនឹង Cyclone VE FPGA ទាក់ទងនឹងការកំណត់ I/O និងទិសដៅ។

តារាង ២–២៨។ Flash Pin Assignments, Schematic Signal Names, and Functions (ផ្នែកទី 2 នៃ 28)

ក្តារ ឯកសារយោង (U10)	គ្រោងការណ៍ សញ្ញា ឈ្មោះ	ព្យុះស៊ីក្លូន VE FPGA លេខសម្ងាត់	អាយ/អូ ស្តង់ដារ	ការពិពណ៌នា
F6	FLASH_ADVN	H12	៥-វី	អាស័យដ្ឋានត្រឹមត្រូវ។
B4	FLASH_CEN	H14	៥-វី	ដំណើរការបន្ទះឈីប

តារាង ២–២៨។ Flash Pin Assignments, Schematic Signal Names, and Functions (ផ្នែកទី 2 នៃ 28)

ក្តារ ឯកសារយោង (U10)	គ្រោងការណ៍ សញ្ញា ឈ្មោះ	ព្យុះស៊ីក្លូន VE FPGA លេខសម្ងាត់	អាយ/អូ ស្តង់ដារ	ការពិពណ៌នា
E6	FLASH_CLK	N12	៥-វី	នាឡិកា
F8	FLASH_OEN	L11	៥-វី	បើកដំណើរការ
F7	FLASH_RDYBSYN	J12	៥-វី	រួចរាល់
D4	FLASH_RESETN	K៦៥៦	៥-វី	កំណត់ឡើងវិញ
G8	FLASH_WEN	P12	៥-វី	សរសេរបើក
C6	FLASH_WPN	—	៥-វី	សរសេរការពារ
A1	FSM_A1	B11	៥-វី	អាស័យដ្ឋានឡានក្រុង
B1	FSM_A2	ក៣១	៥-វី	អាស័យដ្ឋានឡានក្រុង
C1	FSM_A3	D9	៥-វី	អាស័យដ្ឋានឡានក្រុង
D1	FSM_A4	C10	៥-វី	អាស័យដ្ឋានឡានក្រុង
D2	FSM_A5	ក៣១	៥-វី	អាស័យដ្ឋានឡានក្រុង
A2	FSM_A6	A9	៥-វី	អាស័យដ្ឋានឡានក្រុង
C2	FSM_A7	C9	៥-វី	អាស័យដ្ឋានឡានក្រុង
A3	FSM_A8	B8	៥-វី	អាស័យដ្ឋានឡានក្រុង
B3	FSM_A9	B7	៥-វី	អាស័យដ្ឋានឡានក្រុង
C3	FSM_A10	A8	៥-វី	អាស័យដ្ឋានឡានក្រុង
D3	FSM_A11	B6	៥-វី	អាស័យដ្ឋានឡានក្រុង
C4	FSM_A12	A6	៥-វី	អាស័យដ្ឋានឡានក្រុង
A5	FSM_A13	C7	៥-វី	អាស័យដ្ឋានឡានក្រុង
B5	FSM_A14	C6	៥-វី	អាស័យដ្ឋានឡានក្រុង
C5	FSM_A15	F13	៥-វី	អាស័យដ្ឋានឡានក្រុង
D7	FSM_A16	អ៊ី២៦	៥-វី	អាស័យដ្ឋានឡានក្រុង
D8	FSM_A17	A5	៥-វី	អាស័យដ្ឋានឡានក្រុង
A7	FSM_A18	A4	៥-វី	អាស័យដ្ឋានឡានក្រុង
B7	FSM_A19	J7	៥-វី	អាស័យដ្ឋានឡានក្រុង
C7	FSM_A20	H7	៥-វី	អាស័យដ្ឋានឡានក្រុង
C8	FSM_A21	J9	៥-វី	អាស័យដ្ឋានឡានក្រុង
A8	FSM_A22	H9	៥-វី	អាស័យដ្ឋានឡានក្រុង
G1	FSM_A23	G9	៥-វី	អាស័យដ្ឋានឡានក្រុង
H8	FSM_A24	F8	៥-វី	អាស័យដ្ឋានឡានក្រុង
B6	FSM_A25	E8	៥-វី	អាស័យដ្ឋានឡានក្រុង
B8	FSM_A26	D8	៥-វី	អាស័យដ្ឋានឡានក្រុង
F2	FSM_D0	F16	៥-វី	ឡានក្រុងទិន្នន័យ
E2	FSM_D1	អ៊ី២៦	៥-វី	ឡានក្រុងទិន្នន័យ
G3	FSM_D2	M9	៥-វី	ឡានក្រុងទិន្នន័យ
E4	FSM_D3	M8	៥-វី	ឡានក្រុងទិន្នន័យ
E5	FSM_D4	F15	៥-វី	ឡានក្រុងទិន្នន័យ
G5	FSM_D5	អ៊ី២៦	៥-វី	ឡានក្រុងទិន្នន័យ
G6	FSM_D6	អ៊ី២៦	៥-វី	ឡានក្រុងទិន្នន័យ

តារាង ២–២៨។ Flash Pin Assignments, Schematic Signal Names, and Functions (ផ្នែកទី 2 នៃ 28)

ក្តារ ឯកសារយោង (U10)	គ្រោងការណ៍ សញ្ញា ឈ្មោះ	ព្យុះស៊ីក្លូន VE FPGA លេខសម្ងាត់	អាយ/អូ ស្តង់ដារ	ការពិពណ៌នា
H7	FSM_D7	D13	៥-វី	ឡានក្រុងទិន្នន័យ
E1	FSM_D8	J15	៥-វី	ឡានក្រុងទិន្នន័យ
E3	FSM_D9	H15	៥-វី	ឡានក្រុងទិន្នន័យ
F3	FSM_D10	អ៊ី២៦	៥-វី	ឡានក្រុងទិន្នន័យ
F4	FSM_D11	D10	៥-វី	ឡានក្រុងទិន្នន័យ
F5	FSM_D12	L10	៥-វី	ឡានក្រុងទិន្នន័យ
H5	FSM_D13	L9	៥-វី	ឡានក្រុងទិន្នន័យ
G7	FSM_D14	G14	៥-វី	ឡានក្រុងទិន្នន័យ
E7	FSM_D15	F14	៥-វី	ឡានក្រុងទិន្នន័យ

ការផ្គត់ផ្គង់ថាមពល
អ្នក​អាច​ថាមពល​បន្ទះ​អភិវឌ្ឍន៍​ពី​ការ​បញ្ចូល​ថាមពល DC រចនាប័ទ្ម​កុំព្យូទ័រយួរដៃ។ វ៉ុលបញ្ចូលtage ត្រូវតែស្ថិតនៅក្នុងចន្លោះពី 14 V ដល់ 20 V ចរន្ត 4.3 A និងវ៉ាត់អតិបរមាtage នៃ 65 W. វ៉ុល DCtagបន្ទាប់មក e ត្រូវបានទម្លាក់ចុះទៅផ្លូវដែកផ្សេងៗដែលប្រើដោយសមាសធាតុក្រុមប្រឹក្សាភិបាល និងបានដំឡើងទៅក្នុងឧបករណ៍ភ្ជាប់ HSMC ។ ឧបករណ៍បំប្លែងអាណាឡូកទៅឌីជីថលច្រើនប៉ុស្តិ៍ (ADC) នៅលើក្តារវាស់ចរន្តសម្រាប់ផ្លូវដែកជាក់លាក់មួយចំនួន។

ប្រព័ន្ធចែកចាយថាមពល
រូបភាពទី 2-9 បង្ហាញពីប្រព័ន្ធចែកចាយថាមពលនៅលើបន្ទះអភិវឌ្ឍន៍។ និយតករគ្មានប្រសិទ្ធភាព និងការចែករំលែកត្រូវបានឆ្លុះបញ្ចាំងនៅក្នុងចរន្តដែលបានបង្ហាញ ដែលជាកម្រិតអតិបរមាដាច់ខាតបែបអភិរក្ស។

រូបភាពទី 2–9 ។ ប្រព័ន្ធចែកចាយថាមពល

ការវាស់វែងថាមពល
មានផ្លូវផ្គត់ផ្គង់ថាមពលចំនួនប្រាំបីដែលមានសមត្ថភាពយល់ឃើញបច្ចុប្បន្ននៅលើយន្តហោះដោយប្រើឧបករណ៍ ADC ឌីផេរ៉ង់ស្យែល 24 ប៊ីត។ ឧបករណ៍ទប់អារម្មណ៍ជាក់លាក់បំបែកឧបករណ៍ និងផ្លូវដែក ADC ពីយន្តហោះផ្គត់ផ្គង់ចម្បងសម្រាប់ ADC ដើម្បីវាស់ចរន្ត។ ឡានក្រុង SPI ភ្ជាប់ឧបករណ៍ ADC ទាំងនេះទៅឧបករណ៍បញ្ជាប្រព័ន្ធ MAX V CPLD 5M2210 ។

រូបភាពទី 2-10 បង្ហាញដ្យាក្រាមប្លុកសម្រាប់សៀគ្វីវាស់ថាមពល។

រូបភាព 2-10 ។ សៀគ្វីវាស់ថាមពល

តារាងទី 2-29 រាយបញ្ជីផ្លូវដែកគោលដៅ។ ជួរ​ឈរ​ឈ្មោះ​សញ្ញា schematic បញ្ជាក់​ឈ្មោះ​ផ្លូវដែក​ដែល​ត្រូវ​បាន​វាស់ ខណៈ​ដែល​ជួរឈរ​ម្ជុល​ឧបករណ៍​បញ្ជាក់​ឧបករណ៍​ដែល​ភ្ជាប់​នឹង​ផ្លូវដែក។

តារាង ២–២៩។ ផ្លូវដែកវាស់ថាមពល

ឆានែល	គ្រោងការណ៍ សញ្ញា ឈ្មោះ	វ៉ុលtage (V)	ឧបករណ៍ ម្ជុល	ការពិពណ៌នា
1	វី.ស៊ី.ស៊ី	1.1	វី.ស៊ី.ស៊ី	ថាមពលស្នូល FPGA
2	VCCAUX	2.5	VCC_AUX	ជំនួយ
3	VCCA_FPLL	2.5	VCCA_FPLL	ថាមពលអាណាឡូក PLL
			VCCPD3B4A,
			VCCPD5A, VCCPD5B, VCCPD6A,	ធនាគារ I/O មុនអ្នកបើកបរ 3B, 4A, 5A, 5B, 6A, 7A និង 8A
5	VCCIO_VCCPD_2.5V	2.5	VCCPD7A8A
			VCCIO3B,
			VCCIO6A, VCCIO7A,	ធនាគារ VCC I/O 3B, 6A, 7A, និង 8A
			VCCIO8A
7	VCCIO_1.2V	1.2	VCCIO5A, VCCIO5B,	ធនាគារ VCC I/O 5A និង 5B (LPDDR2)
8	VCCIO_1.5V	1.5	VCCIO_4A	ធនាគារ VCC I/O 4A (DDR3)

សេចក្តីយោងសមាសធាតុក្រុមប្រឹក្សា

ជំពូកនេះពិពណ៌នាអំពីធាតុផ្សំនៃក្រុមប្រឹក្សាអភិវឌ្ឍន៍ Cyclone VE FPGA ព័ត៌មានអំពីការផលិត និងសេចក្តីថ្លែងការអនុលោមតាមក្រុមប្រឹក្សាភិបាល។

សមាសធាតុក្តារ
តារាងរាយបញ្ជីសេចក្តីយោងសមាសភាគ និងព័ត៌មានការផលិតនៃសមាសធាតុទាំងអស់នៅលើក្រុមប្រឹក្សាអភិវឌ្ឍន៍។

តារាង 3–1 ។ សមាសធាតុយោង និងព័ត៌មានអំពីការផលិត

ក្តារ ឯកសារយោង	សមាសភាគ	ក្រុមហ៊ុនផលិត	ការផលិត លេខផ្នែក	ក្រុមហ៊ុនផលិត Webគេហទំព័រ
U1	FPGA, Cyclone VE F896, 149,500 LEs, leadfree	សាជីវកម្ម Altera	5CEFA7F31I7N	www.altera.com
U13	ប្រព័ន្ធ MAX V CPLD 5M2210 ឧបករណ៍បញ្ជា	សាជីវកម្ម Altera	5M2210ZF256I5N	www.altera.com
U18	ឧបករណ៍បញ្ជាគ្រឿងកុំព្យូទ័រ USB ល្បឿនលឿន	Cypress	CY7C68013A	www.cypress.com
D1-D16, D18-D31,	អំពូល LED ពណ៌បៃតង	ក្រុមហ៊ុន Lumex Inc.	SML-LXT0805GW-TR	www.lumex.com
D17	LED ក្រហម	ក្រុមហ៊ុន Lumex Inc.	SML-LXT0805IW-TR	www.lumex.com
D35	LED ពណ៌ខៀវ	ក្រុមហ៊ុន Lumex Inc.	SML-LX0805USBC-TR	www.lumex.com
SW1–SW4	កុងតាក់ DIP បួនទីតាំង	សមាសភាគ C&K / ITT ឧស្សាហកម្ម	TDA04H0SB1	www.ittcannon.com
S1-S8	ប៊ូតុងរុញ	ក្រុមហ៊ុន Panasonic	EVQPAC07K	www.panasonic.com
S5	ស្លាយ	កុងតាក់អេឡិចត្រូនិច	EG2201A	www.e-switch.com
X1	នាឡិកា LVDS ដែលអាចសរសេរកម្មវិធីបាន 125M លំនាំដើម	មន្ទីរពិសោធន៍ស៊ីលីកុន	570FAB000973DG	គេហទំព័រ www.silabs.com
X3	លំយោលគ្រីស្តាល់ 100 MHz, ± 50 ppm, CMOS, 2.5 V	មន្ទីរពិសោធន៍ស៊ីលីកុន	510GBA100M000BAGx	គេហទំព័រ www.silabs.com
X2	លំយោលគ្រីស្តាល់ 50 MHz, ± 50 ppm, CMOS, 2.5 V	មន្ទីរពិសោធន៍ស៊ីលីកុន	510GBA50M0000BAGx	គេហទំព័រ www.silabs.com
J12	ឧបករណ៍ភ្ជាប់ 9-pin PCB WR-DSUB ស្រីមុំ	Wurth Elektronik	618009231121	www.we-online.com
U21	ស្ពាន USB ទៅ UART	មន្ទីរពិសោធន៍ស៊ីលីកុន	CP2104	គេហទំព័រ www.silabs.com
J14	បន្ទះរន្ធ LCD 2 × 7 pin	សាមសា។	TSM-107-07-GD	www.samtec.com
	អេក្រង់ LCD 2×16 តួអក្សរ ម៉ាទ្រីស 5×8	ក្រុមហ៊ុន Lumex Inc.	LCM-S01602DSR/C	www.lumex.com
យូ ៤១, យូ ៤២	ឧបករណ៍អ៊ីសឺរណិត PHY BASE-T	Marvell Semiconductor	88E1111-B2- CAA1C000	www.marvell.com
ជ ១៦៩, ជ ១៧៩	ឧបករណ៍ភ្ជាប់ RJ-45, 10/100/1000 Mbps	Wurth Elektronik	7499111001A	www.we-online.com
J7	HSMC, កំណែផ្ទាល់ខ្លួននៃរន្ធល្បឿនលឿនគ្រួសារ QSH-DP ។	សាមសា។	ASP-122953-01	www.samtec.com
U20	ឧបករណ៍បញ្ជូនពីរ RS-232	បច្ចេកវិទ្យាលីនេអ៊ែរ	LTC2803-1	www.linear.com

តារាង 3–1 ។ សមាសធាតុយោង និងព័ត៌មានអំពីការផលិត

ក្តារ ឯកសារយោង	សមាសភាគ	ក្រុមហ៊ុនផលិត	ការផលិត លេខផ្នែក	ក្រុមហ៊ុនផលិត Webគេហទំព័រ
U12	64-Kb EEPROM	មីក្រូឈីប	24AA64	www.microchip.com
ជ ១៦៩, ជ ១៧៩	ក្បាលបំបាត់កំហុស 2 x 8	សាមសា។	TSM-108-01-L-DV	www.samtec.com
យូ ៤១, យូ ៤២	16M × 16 × 8, 256-MB DDR3 SDRAM	មីក្រូន	MT41J128M16	www.micron.com
U9	16M × 32 × 8, 512-MB LPDDR2 SDRAM	មីក្រូន	MT42L128M32	www.micron.com
U11	1024K × 18 ប៊ីត SRAM សមកាលកម្ម 18-Mb	ដំណោះស្រាយស៊ីលីកុនរួមបញ្ចូលគ្នា, Inc.	IS61VPS102418A- 250TQL	www.issi.com
U10	512-Mb flash synchronous flash	ណូម៉ូនីក	PC28F512P30BF	www.numonyx.com
U35	ឌីផេរ៉ង់ស្យែល 16-channel 24-bit ADC	បច្ចេកវិទ្យាលីនេអ៊ែរ	LTC2418CGN#PBF	www.linear.com

សេចក្តីថ្លែងការណ៍នៃការអនុលោមតាម RoHS របស់ប្រទេសចិន

តារាងទី 3-2 រាយបញ្ជីសារធាតុគ្រោះថ្នាក់ដែលរួមបញ្ចូលជាមួយឧបករណ៍។

តារាង 3–2 ។ តារាងឈ្មោះ និងកំណត់ចំណាំនៃសារធាតុគ្រោះថ្នាក់ (1), (2)

ផ្នែក ឈ្មោះ	នាំមុខ (ភីប៊ី)	កាដ្យូម (ស៊ីឌី)	Hexavalent ក្រូមីញ៉ូម (Cr6 +)	បារត (Hg)	ប៉ូលីប្រូក្រាម ប៊ីផេនីល (ភី។ ប៊ី។ ប៊ី)	ប៉ូលីប្រូក្រាម ឌីផេនីលអេធើរ (PBDE)
ក្រុមប្រឹក្សាអភិវឌ្ឍន៍ Cyclone VE	X*	0	0	0	0	0
ការផ្គត់ផ្គង់ថាមពល 15V	0	0	0	0	0	0
វាយ AB ខ្សែ USB	0	0	0	0	0	0
ការណែនាំអ្នកប្រើប្រាស់	0	0	0	0	0	0

កំណត់ចំណាំចំពោះតារាង ១៥–៥៖

1. 0 បង្ហាញថាការប្រមូលផ្តុំសារធាតុគ្រោះថ្នាក់នៅក្នុងវត្ថុធាតុដូចគ្នាទាំងអស់នៅក្នុងផ្នែកគឺទាបជាងកម្រិតដែលពាក់ព័ន្ធនៃស្តង់ដារ SJ/T11363-2006 ។
2. X* បង្ហាញថាការប្រមូលផ្តុំសារធាតុគ្រោះថ្នាក់យ៉ាងហោចណាស់មួយនៃវត្ថុធាតុដូចគ្នាទាំងអស់នៅក្នុងផ្នែកគឺលើសពីកម្រិតដែលពាក់ព័ន្ធនៃស្តង់ដារ SJ/T11363-2006 ប៉ុន្តែវាត្រូវបានលើកលែងដោយ EU RoHS ។

ការប្រុងប្រយ័ត្ននៃការអនុលោមតាម CE EMI
ឧបករណ៍អភិវឌ្ឍន៍នេះត្រូវបានផ្តល់ជូនដោយអនុលោមតាមស្តង់ដារពាក់ព័ន្ធដែលកំណត់ដោយសេចក្តីបង្គាប់ 2004/108/EC ។ ដោយសារតែលក្ខណៈនៃឧបករណ៍តក្កវិជ្ជាដែលអាចសរសេរកម្មវិធីបាន អ្នកប្រើប្រាស់អាចកែប្រែឧបករណ៍នេះតាមរបៀបបង្កើតការជ្រៀតជ្រែកអេឡិចត្រូម៉ាញ៉េទិច (EMI) ដែលលើសពីដែនកំណត់ដែលបានបង្កើតឡើងសម្រាប់ឧបករណ៍នេះ។ EMI ណាមួយដែលបណ្តាលមកពីលទ្ធផលនៃការកែប្រែចំពោះសម្ភារៈដែលបានបញ្ជូនគឺជាការទទួលខុសត្រូវរបស់អ្នកប្រើប្រាស់។

ព័ត៌មានបន្ថែម

ជំពូកនេះផ្តល់ព័ត៌មានបន្ថែមអំពីឯកសារ និង Altera ។

ប្រវត្តិក្រុមប្រឹក្សាភិបាល
តារាងខាងក្រោមរាយបញ្ជីកំណែនៃការចេញផ្សាយទាំងអស់នៃក្រុមប្រឹក្សាអភិវឌ្ឍន៍ Cyclone VE FPGA ។

ចេញផ្សាយ កាលបរិច្ឆេទ	កំណែ	ការពិពណ៌នា
ថ្ងៃទី 2013 ខែមីនា	ស៊ីលីកុនផលិតកម្ម	■ ការកែប្រែក្រុមប្រឹក្សាភិបាលថ្មី។ លេខផ្នែកឧបករណ៍ថ្មី—5CEFA7F31I7N។ ■ ក្រុមប្រឹក្សាភិបាលបានឆ្លងកាត់ការធ្វើតេស្តអនុលោមតាម CE ។
ខែវិច្ឆិកា ឆ្នាំ 2012	ស៊ីលីកុនវិស្វកម្ម	ការចេញផ្សាយដំបូង។

ប្រវត្តិនៃការកែប្រែឯកសារ
តារាងខាងក្រោមរាយបញ្ជីប្រវត្តិកែប្រែសម្រាប់ឯកសារនេះ។

កាលបរិច្ឆេទ	កំណែ	ការផ្លាស់ប្តូរ
ខែសីហា ឆ្នាំ 2017	1.4	ទីតាំងក្តារដែលបានកែតម្រូវសម្រាប់ Clock Output SMA Connector ចូល “ចប់view នៃ លក្ខណៈពិសេសនៃក្រុមប្រឹក្សាអភិវឌ្ឍន៍ Cyclone VE FPGA” នៅទំព័រ 2–2.
ខែមករា ឆ្នាំ 2017	1.3	បានកែលេខម្ជុល ENETA_RX_DV នៅក្នុង តារាង 2–20 នៅទំព័រ 2–25.
ខែកញ្ញា ឆ្នាំ 2015	1.2	■បានបន្ថែមតំណទៅ Altera Design Store in "ឧបករណ៍បញ្ជាប្រព័ន្ធ MAX V CPLD 5M2210" ត្រូវបានបើក ទំព័រ 2–5. ■ បានកែស្លាកឧបករណ៍នៅក្នុង រូបភាពទី 2–5 នៅទំព័រ 2–15.
ថ្ងៃទី 2013 ខែមីនា	1.1	■ បានកែសម្រួលលេខផ្នែកឧបករណ៍ FPGA សម្រាប់ការចេញផ្សាយស៊ីលីកូនផលិតកម្ម។ ■ បានបន្ថែមផ្នែកអំពី “CE EMI Conformity Caution” នៅទំព័រ 3–2.
ខែវិច្ឆិកា ឆ្នាំ 2012	1.0	ការចេញផ្សាយដំបូង។

អនុសញ្ញាអក្សរសាស្ត្រ
តារាងខាងក្រោមបង្ហាញពីអនុសញ្ញាប្រភេទអក្សរដែលឯកសារនេះប្រើ។

មើលឃើញ សញ្ញា	អត្ថន័យ
ប្រភេទដិតជាមួយនឹងដើមទុនដំបូង អក្សរ	ចង្អុលបង្ហាញឈ្មោះពាក្យបញ្ជា ចំណងជើងប្រអប់ប្រអប់ ជម្រើសប្រអប់ និងស្លាក GUI ផ្សេងទៀត។ សម្រាប់អតីតampឡេ រក្សាទុកជា ប្រអប់ប្រអប់។ សម្រាប់ធាតុ GUI អក្សរធំត្រូវគ្នានឹង GUI ។
ដិត ប្រភេទ	ចង្អុលបង្ហាញឈ្មោះថត, ឈ្មោះគម្រោង, ឈ្មោះដ្រាយថាស, file ឈ្មោះ, file ផ្នែកបន្ថែមឈ្មោះ ឈ្មោះឧបករណ៍ប្រើប្រាស់កម្មវិធី និងស្លាក GUI ។ សម្រាប់អតីតampឡេ \q រចនា ថត D: បើកបរ, និង chiptrip.gdf file.
ប្រភេទទ្រេតដែលមានអក្សរធំដំបូង	បង្ហាញចំណងជើងឯកសារ។ សម្រាប់អតីតampឡេ Stratix IV រចនា ការណែនាំ.

ក្រុមប្រឹក្សាអភិវឌ្ឍន៍ Cyclone VE FPGA

សៀវភៅណែនាំយោង

ខែសីហា 2017 Altera Corporation

ឯកសារ/ធនធាន

ក្រុមប្រឹក្សាអភិវឌ្ឍន៍ ALTERA Cyclone VE FPGA [pdf] សៀវភៅណែនាំអ្នកប្រើប្រាស់ ក្រុមប្រឹក្សាអភិវឌ្ឍន៍ Cyclone VE FPGA ព្យុះស៊ីក្លូន ក្រុមប្រឹក្សាអភិវឌ្ឍន៍ VE FPGA ក្រុមប្រឹក្សាអភិវឌ្ឍន៍ FPGA ក្រុមប្រឹក្សាអភិវឌ្ឍន៍ ក្រុមប្រឹក្សាភិបាល

ឯកសារយោង

• សៀវភៅណែនាំអ្នកប្រើប្រាស់