ALTERA Cyclone VE FPGA Development Board
Impormasyon sa Produkto
Mga detalye
- Modelo sa FPGA: Bagyo VE FPGA (5CEFA7F31I7N)
- FPGA Package: 896-pin FineLine BGA (FBGA)
- Controller: Flash fast passive parallel (FPP) configuration
- Modelo sa CPLD: MAX II CPLD (EPM240M100I5N)
- Pakete sa CPLD: 100-pin nga FBGA
- Programmable clock generator alang sa FPGA reference clock input
- 50-MHz single-ended oscillator para sa FPGA ug MAX V CPLD clock input
- 100-MHz single-ended oscillator para sa MAX V CPLD configuration clock input
- SMA input (LVDS)
- Memorya:
- Duha ka 256-Mbyte (MB) DDR3 SDRAM device nga adunay 16-bit data bus
- Usa ka 18-Mbit (Mb) SSRAM
- Usa ka 512-Mb nga dungan nga flash
- Usa ka 512-MB LPDDR2 SDRAM nga adunay 32-bit data bus (16-bit data bus lang ang gigamit niini nga board)
- Usa ka 64-Kb I2C serially electrically erasable PROM (EEPROM)
- Mekanikal: 6.5 x 4.5 nga gidak-on nga board
Mga Instruksyon sa Paggamit sa Produkto
Kapitulo 1: Tapos naview
Kinatibuk-ang Deskripsyon
Ang Cyclone VE FPGA Development Board gilaraw aron mahatagan ang mga advanced nga kapabilidad sa disenyo nga adunay mga bahin sama sa partial reconfiguration. Nagtanyag kini og mas paspas nga operasyon, mas ubos nga konsumo sa kuryente, ug mas paspas nga panahon sa pagpamaligya kon itandi sa nangaging mga pamilya sa FPGA.
Mapuslanon nga mga Link
Alang sa dugang nga impormasyon sa mosunod nga mga hilisgutan, tan-awa ang tagsa-tagsa nga mga dokumento:
- Pamilya sa Cyclone V device: Handbook sa Device sa Cyclone V
- Detalye sa HSMC: High Speed Mezzanine Card (HSMC) Detalye
Kapitulo 2: Mga sangkap sa Board
Mga bloke sa sangkap sa board
Ang development board nagpakita sa mosunod nga mga mayor nga component block:
- Usa ka Bagyo VE FPGA (5CEFA7F31I7N) sa usa ka 896-pin FineLine BGA (FBGA)
- Controller: Pag-flash nga paspas nga passive parallel (FPP) configuration
- MAX II CPLD (EPM240M100I5N) sa usa ka 100-pin FBGA nga pakete
- Programmable clock generator alang sa FPGA reference clock input
- 50-MHz single-ended oscillator para sa FPGA ug MAX V CPLD clock input
- 100-MHz single-ended oscillator para sa MAX V CPLD configuration clock input
- SMA input (LVDS)
- Memorya:
- Duha ka 256-Mbyte (MB) DDR3 SDRAM device nga adunay 16-bit data bus
- Usa ka 18-Mbit (Mb) SSRAM
- Usa ka 512-Mb nga dungan nga flash
- Usa ka 512-MB LPDDR2 SDRAM nga adunay 32-bit data bus (16-bit data bus lang ang gigamit niini nga board)
- Usa ka 64-Kb I2C serially electrically erasable PROM (EEPROM)
Mekanikal
Ang development board adunay gidak-on nga 6.5 x 4.5 pulgada.
Kapitulo 3: Reperensya sa Mga Sangkap sa Board
Kini nga seksyon naghatag ug detalyado nga kasayuran bahin sa matag sangkap sa board ug ang pagpaandar niini. Palihog tan-awa ang Cyclone VE FPGA Development Board Reference Manual para sa dugang nga impormasyon.
Mga FAQ
P: Asa nako makit-an ang pinakabag-o nga HSMC nga anaa?
A: Para makakita ug lista sa pinakabag-o nga HSMC nga anaa o mag-download ug kopya sa HSMC specification, tan-awa ang Development Board Daughtercards page sa Altera website.
Q: Unsa ang advantagsa Cyclone V E FPGA Development Board?
A: Ang Cyclone VE FPGA Development Board nagtanyag sa mga pag-uswag sa disenyo ug mga inobasyon, sama sa partial reconfiguration, nga nagsiguro sa mas paspas nga operasyon, mas ubos nga konsumo sa kuryente, ug mas paspas nga panahon sa merkado kon itandi sa nangaging mga pamilya sa FPGA.
P: Asa ko makakitag dugang impormasyon bahin sa Cyclone V device family?
A: Para sa dugang nga impormasyon bahin sa Cyclone V device family, tan-awa ang Cyclone V Device Handbook.
Q: Unsa ang gidak-on sa development board?
A: Ang development board adunay gidak-on nga 6.5 x 4.5 pulgada.
101 Pagbag-o sa Kabag-ohan
San Jose, CA 95134
www.altera.com
MNL-01075-1.4
© 2017 Altera Corporation. Tanang katungod gigahin. Ang ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS ug STRATIX nga mga pulong ug logo kay mga trademark sa Altera Corporation ug narehistro sa U.S. Patent and Trademark Office ug sa ubang mga nasud. Ang tanan nga ubang mga pulong ug logo nga giila nga mga marka sa pamatigayon o mga marka sa serbisyo mao ang kabtangan sa ilang mga tag-iya sama sa gihulagway sa www.altera.com/common/legal.html. Gigarantiya sa Altera ang paghimo sa mga produkto sa semiconductor niini sa kasamtangan nga mga detalye subay sa standard warranty sa Altera, apan adunay katungod sa paghimo og mga pagbag-o sa bisan unsang mga produkto ug serbisyo sa bisan unsang oras nga wala’y pahibalo. Ang Altera walay responsibilidad o tulubagon nga naggikan sa aplikasyon o paggamit sa bisan unsang impormasyon, produkto, o serbisyo nga gihulagway dinhi gawas sa dayag nga giuyonan sa pagsulat sa Altera. Gitambagan ang mga kustomer sa Altera nga makakuha sa labing bag-ong bersyon sa mga detalye sa aparato sa dili pa magsalig sa bisan unsang gipatik nga kasayuran ug sa dili pa magbutang mga order alang sa mga produkto o serbisyo.
Agosto 2017 Altera Corporation Bagyo VE FPGA Development Board
Reference Manual
Kini nga dokumento naghulagway sa mga bahin sa hardware sa Cyclone® V E FPGA development board, lakip ang detalyadong impormasyon sa pin-out ug component reference nga gikinahanglan aron makamugna og custom nga mga disenyo sa FPGA nga mag-interface sa tanang mga component sa board.
Tapos naview
Kinatibuk-ang Deskripsyon
Ang Cyclone VE FPGA development board naghatag ug hardware platform para sa pag-develop ug pag-prototyping sa ubos nga gahum, high-performance, ug logic-intensive nga mga disenyo gamit ang Altera's Cyclone V E FPGA. Naghatag ang board og usa ka halapad nga mga peripheral ug mga interface sa memorya aron mapadali ang pag-uswag sa mga disenyo sa Cyclone V E FPGA. Ang usa ka high-speed mezzanine card (HSMC) connector anaa aron makadugang og dugang nga gamit pinaagi sa lain-laing mga HSMC nga makuha gikan sa Altera® ug lain-laing mga kauban.
- Para makakita ug lista sa pinakabag-o nga HSMCs nga anaa o mag-download ug kopya sa HSMC specification, tan-awa ang Development Board Daughtercards page sa Altera website.
Ang mga pag-uswag sa disenyo ug mga inobasyon, sama sa partial reconfiguration, nagsiguro nga ang mga disenyo nga gipatuman sa Cyclone V E FPGAs mas paspas, nga adunay mas ubos nga gahum, ug adunay mas paspas nga panahon sa pagpamaligya kaysa sa nangaging mga pamilya sa FPGA. - Alang sa dugang nga impormasyon sa mosunod nga mga hilisgutan, tan-awa ang tagsa-tagsa nga mga dokumento:
- Pamilya sa Cyclone V device, tan-awa ang Cyclone V Device Handbook.
- HSMC Specification, tan-awa ang High Speed Mezzanine Card (HSMC) Specification.
Mga bloke sa sangkap sa board
Ang development board nagpakita sa mosunod nga mga mayor nga component block:
- Usa ka Cyclone VE FPGA (5CEFA7F31I7N) sa usa ka 896-pin nga FineLine BGA (FBGA) nga pakete
- 149,500 ka LEs
- 56,480 adaptive logic modules (ALMs)
- 6,860 Kbit (Kb) M10K ug 836 Kb MLAB memory
- Pito ka fractional phase locked loops (PLLs)
- 312 18 × 18-bit multiplier
- 480 kinatibuk-ang katuyoan input/output (GPIO)
- 1.1-V core voltage
- FPGA configuration circuitry
- Aktibo nga Serial (AS) x1 o AS x4 configuration (EPCQ256SI16N)
- MAX® V CPLD (5M2210ZF256I5N) sa usa ka 256-pin FBGA nga pakete isip System Controller
- Flash fast passive parallel (FPP) configuration
- MAX II CPLD (EPM240M100I5N) sa usa ka 100-pin nga FBGA nga pakete isip kabahin sa naka-embed nga USB-BlasterTM II para gamiton sa Quartus® II Programmer
- Clocking circuitry
- Programmable clock generator alang sa FPGA reference clock input
- 50-MHz single-ended oscillator para sa FPGA ug MAX V CPLD clock input
- 100-MHz single-ended oscillator para sa MAX V CPLD configuration clock input
- SMA input (LVDS)
- Memorya
- Duha ka 256-Mbyte (MB) DDR3 SDRAM device nga adunay 16-bit data bus
- Usa ka 18-Mbit (Mb) SSRAM
- Usa ka 512-Mb nga dungan nga flash
- Usa ka 512-MB LPDDR2 SDRAM nga adunay 32-bit data bus (16-bit data bus lang ang gigamit niini nga board)
- Usa ka 64-Kb I2C serially electrically erasable PROM (EEPROM)
- Kinatibuk-ang user input/output
- Mga LED ug display
- Upat ka user LEDs
- Usa ka configuration load LED
- Usa ka pag-configure ang nahimo nga LED
- Usa ka sayup nga LED
- Tulo ka configuration pilia ang mga LED
- Upat ka naka-embed nga USB-Blaster II status LEDs
- Tulo ka HSMC interface LEDs
- Napulo ka Ethernet LEDs
- Duha ka datos sa UART ang nagpadala ug nakadawat mga LED
- Duha ka USB-UART interface TX / RX LEDs
- Usa ka gahum sa LED
- Usa ka duha ka linya nga karakter nga LCD display
- Mga buton sa pagduso
- Usa ka buton sa pag-reset sa CPU
- Usa ka MAX V reset push button
- Usa ka programa pilia ang push button
- Usa ka button sa pag-configure sa programa
- Upat ka kinatibuk-ang user push button
- DIP switch
- Upat ka MAX V CPLD System Controller control switch
- Duha ka JTAG chain control DIP switch
- Usa ka fan control DIP switch
- Upat ka kinatibuk-ang user DIP switch
- suplay sa kuryente
14–20-V (laptop) DC input - Mekanikal
6.5 ″ x 4.5 ″ gidak-on nga board
Block Diagram sa Development Board
Ang Figure 1–1 nagpakita og block diagram sa Cyclone VE FPGA development board.
Pagdumala sa Lupon
Sa pag-atiman sa board, importante nga bantayan ang mosunod nga static discharge precaution:
pagbantay
Kung walay husto nga anti-static nga pagdumala, ang board mahimong madaot. Busa, gamita ang anti-static nga mga pag-amping sa pagdumala sa paghikap sa board.
Mga Bahin sa Board
Kini nga kapitulo nagpaila sa mga dagkong sangkap sa Cyclone VE FPGA development board. Ang Figure 2–1 nag-ilustrar sa mga lokasyon sa component ug ang Table 2–1 naghatag og mubo nga paghulagway sa tanang component nga feature sa board.
Usa ka kompleto nga hugpong sa mga eskematiko, usa ka database sa pisikal nga layout, ug GERBER files para sa development board nagpuyo sa Cyclone V E FPGA development kit documents directory.
Para sa impormasyon bahin sa pagpaandar sa board ug pag-instalar sa demonstration software, tan-awa ang Cyclone VE FPGA Development Kit User Guide.
Kini nga kapitulo naglangkob sa mosunod nga mga seksyon:
- “Tapos na ang Boardview”
- “Gipili nga Device: Cyclone VE FPGA” sa panid 2–4
- “MAX V CPLD 5M2210 System Controller” sa panid 2–5
- “FPGA Configuration” sa pahina 2–10
- “Clock Circuitry” sa pahina 2–18
- “General User Input/Output” sa pahina 2–20
- “Mga Component ug Interface” sa panid 2–24
- “Memorya” sa pahina 2–32
- “Suplay sa Gahum” sa pahina 2–41
Board Overview
Kini nga seksyon naghatag usa ka labawview sa Cyclone VE FPGA development board, lakip ang annotated board image ug component descriptions. Ang Figure 2–1 nagpakita sa usa ka overview sa mga bahin sa board.
Ang talaan 2–1 naghulagway sa mga sangkap ug naglista sa ilang katugbang nga mga reference sa board.
Talaan 2–1. Mga Bahagi sa Board (Bahin 1 sa 3)
| Board Reperensya | Type | Deskripsyon |
| Gipakita Mga gamit | ||
| U1 | FPGA | Bagyo VE FPGA, 5CEFA7F31I7N, 896-pin FBGA. |
| U13 | CPLD | MAX V CPLD, 5M2210ZF256I5N, 256-pin FBGA. |
| Pag-configure, kahimtang, ug Mga Elemento sa Pag-setup | ||
| J4 | JTAG ulo sa kadena | Naghatag ug access sa JTAG kadena ug gi-disable ang naka-embed nga USB-Blaster II kung mogamit usa ka eksternal nga USB-Blaster cable. |
| SW2 | JTAG chain control DIP switch | Kuhaa o iapil ang mga himan sa aktibo nga JTAG kadena. |
| J10 | USB type-B nga konektor | USB interface alang sa FPGA programming ug debugging pinaagi sa embedded USB-Blaster II JTAG pinaagi sa usa ka type-B USB cable. |
Talaan 2–1. Mga Bahagi sa Board (Bahin 2 sa 3)
| Board Reperensya | Type | Deskripsyon |
|
SW3 |
Mga setting sa board DIP switch |
Gikontrol ang MAX V CPLD 5M2210 System Controller nga mga gimbuhaton sama sa pagpagana sa orasan, pagkontrol sa input sa orasan sa SMA, ug kung unsang imahe ang ikarga gikan sa flash memory sa power-up. |
| SW1 | MSEL DIP switch | Gikontrol ang laraw sa pag-configure sa pisara. Ang MSEL pin 0, 1, 2 ug 4 nagkonektar sa DIP switch samtang ang MSEL pin 3 nagkonektar sa yuta. |
| S2 | Pagpili sa programa nga push button | I-toggle ang programa ug pilia ang mga LED, nga mopili sa imahe sa programa nga nagkarga gikan sa flash memory ngadto sa FPGA. |
| S1 | Pagduso sa buton sa pag-configure sa programa | I-load ang imahe gikan sa flash memory ngadto sa FGPA base sa mga setting sa programa pilia ang mga LED. |
| D19 | Gihimo ang pag-configure sa LED | Modan-ag kon ang FPGA ma-configure. |
| D18 | Pagkarga sa LED | Nagsiga kung ang MAX V CPLD 5M2210 System Controller aktibo nga nag-configure sa FPGA. |
| D17 | Sayop sa LED | Modan-ag kon ang FPGA configuration gikan sa flash memory mapakyas. |
| D35 | Gahum nga LED | Nagdan-ag kung adunay 5.0-V nga gahum. |
|
D25 ~ D27 |
Pagpili sa programa sa mga LED |
Nagdan-ag aron ipakita ang sunod-sunod nga LED nga nagtino kung unsang imahe sa flash memory ang makarga sa FPGA kung imong gipugos ang programa pilia ang buton sa pagduso. Tan-awa ang Talaan 2–6 para sa mga setting sa LED. |
| D1 ~ D10 | Mga Ethernet LED | Nagdan-ag aron ipakita ang katulin sa koneksyon ingon man ang pagpasa o pagdawat sa kalihokan. |
| D20, D21 | HSMC port LEDs | Mahimo nimong i-configure kini nga mga LED aron ipakita ang pagpasa o pagdawat nga kalihokan. |
| D22 | Ang HSMC port adunay LED | Modan-ag kon ang usa ka anak nga kard gisaksak sa HSMC port. |
| D15, D16 | USB-UART nga mga LED | Nagdan-ag kung gigamit ang USB-UART transmitter ug receiver. |
| D23, D24 | Serial UART LEDs | Modan-ag kon ang UART transmitter ug receiver gigamit. |
| Relo Sirkito | ||
|
X1 |
Programmable nga oscillator |
Programmable oscillator nga adunay default nga mga frequency nga 125 MHz. Ang frequency kay programmable gamit ang clock control GUI nga nagdagan sa MAX V CPLD 5M2210 System Controller. |
| U4 | 50-MHz oscillator | 50.000-MHz crystal oscillator alang sa kinatibuk-ang katuyoan nga lohika. |
| X3 | 100-MHz oscillator | 100.000-MHz crystal oscillator para sa MAX V CPLD 5M2210 System Controller. |
| J2, J3 | Mga konektor sa SMA nga input sa orasan | Pagmaneho sa mga input sa orasan nga katugma sa LVDS sa buffer nga multiplexer sa orasan. |
| J4 | Output sa orasan nga SMA connector | Ipagawas ang 2.5-V CMOS clock output gikan sa FPGA. |
| Heneral Gumagamit Input/Output | ||
| D28 ~ D31 | Mga LED sa tiggamit | Upat ka user LEDs. Nagdan-ag kung gimaneho sa ubos. |
| SW3 | User DIP switch | Quad user DIP switch. Kung ang switch ON, usa ka logic 0 ang gipili. |
| S4 | Push button sa pag-reset sa CPU | I-reset ang FPGA logic. |
| S3 | MAX V reset push button | I-reset ang MAX V CPLD 5M2210 System Controller. |
| S5 ~ S8 | Kinatibuk-ang user push buttons | Upat ka user push button. Gimaneho sa ubos kung gipugos. |
| Memorya Mga gamit | ||
| U7, U8 | DDR3 x32 nga memorya | Duha ka 256-MB DDR3 SDRAM nga adunay 16-bit data bus. |
| U9 | LPDDR2 x 16 nga memorya | 512-MB LPDDR 2 SDRAM nga adunay 32-bit bus, 16-bit bus lang ang gigamit niini nga board. |
Talaan 2–1. Mga Bahagi sa Board (Bahin 3 sa 3)
| Board Reperensya | Type | Deskripsyon |
| U10 | Flash x16 nga memorya | 512-Mb synchronous flash devices nga adunay 16-bit data bus para sa non-volatile memory. |
| U11 | SSRAM x16 nga memorya | 18-Mb standard synchronous RAM nga adunay 12-bit data bus ug 4-bit parity. |
| U12 | EEPROM | 64-Mb I2C serial EEPROM. |
| Komunikasyon Mga pantalan | ||
| J1 | HSMC pantalan | Naghatag og 84 CMOS o 17 LVDS channels kada HSMC specification. |
|
J11 |
Gigabit Ethernet port |
RJ-45 connector nga naghatag ug 10/100/1000 Ethernet connection pinaagi sa Marvell 88E1111 PHY ug ang FPGA-based Altera Triple Speed Ethernet MegaCore function sa RGMII mode. |
| J12 | Serial nga pantalan sa UART | DSUB 9-pin connector uban sa RS-232 transceiver sa pagpatuman RS-232 serial UART channel. |
| J13 | USB-UART nga pantalan | USB connector nga may USB-to-UART bridge para sa serial UART interface. |
| J15, J16 | Mga ulohan sa pag-debug | Duha ka 2 × 8 nga mga ulohan alang sa mga katuyoan sa pag-debug. |
| Video ug Pagpakita Mga pantalan | ||
| J14 | LCD nga karakter | Konektor nga nag-interface sa usa ka gihatag nga 16 karakter × 2 nga linya sa LCD module kauban ang duha ka standoffs. |
| Gahum Suplay | ||
| J17 | DC input jack | Modawat ug 14–20-V DC power supply. |
| SW5 | Power switch | Pagbalhin sa gahum sa o pag-off sa board kung ang gahum gihatag gikan sa DC input jack. |
Gipili nga Device: Cyclone V E FPGA
Ang Cyclone V E FPGA development board adunay bahin sa Cyclone V E FPGA 5CEFA7F31I7N device (U1) sa usa ka 896-pin FBGA package.
Para sa dugang nga impormasyon mahitungod sa Cyclone V device family, tan-awa ang Cyclone V Device Handbook.
Ang talaan 2–2 naghulagway sa mga bahin sa Cyclone VE FPGA 5CEFA7F31I7N device.
Talaan 2–2. Mga Feature sa Cyclone VE FPGA
| Mga ALM | Katumbas Ang | M10K RAM Mga bloke | Total nga RAM (Kbits) | 18-bit × 18-bit Mga multiplier | Mga PLL | Pakete Type |
| 56,480 | 149,500 | 6,860 | 836 | 312 | 7 | 896-pin nga FBGA |
Mga Kapanguhaan sa I/O
Ang Cyclone VE FPGA 5CEFA7F31I7N device adunay total nga 480 user I/Os. Ang talaan 2–3 naglista sa Cyclone VE FPGA I/O pin count ug paggamit pinaagi sa function diha sa pisara.
Talaan 2–3. Ang Bagyo VE FPGA I/O Pin Count
| Kalihokan | I/O Estandard | I/O Ihap | Espesyal Mga pin |
| DDR3 | 1.5-V SSTL | 71 | Usa ka differential x4 DQS pin |
| LPDDR2 | 1.2-V HSUL | 37 | Usa ka differential x2 DQS pin |
| Flash, SSRAM, EEPROM, ug MAX V
FSM bus |
2.5-V CMOS, 3.3-V LVCMOS | 69 | — |
| HSMC pantalan | 2.5-V CMOS + LVDS | 79 | 17 LVDS, I2C |
| Gigabit Ethernet port | 2.5-V CMOS | 42 | — |
| Naka-embed nga USB-Blaster II | 2.5-V CMOS | 20 | — |
| Debug Header | 1.5-V, 2.5-V | 20 | — |
| UART | 3.3-V LVTTL | 4 | — |
| USB-UART | 2.5-V CMOS | 12 | — |
| Mga buton sa pagduso | 2.5-V CMOS | 5 | Usa ka DEV_CLRn pin |
| DIP switch | 2.5-V CMOS | 4 | — |
| LCD nga karakter | 2.5-V CMOS | 11 | — |
| Mga LED | 2.5-V CMOS | 9 | — |
| Orasan o Oscillators | 2.5-V CMOS + LVDS | 12 | Usa ka orasan out pin |
| Total I/O Gigamit: | 395 | ||
MAX V CPLD 5M2210 System Controller
Gigamit sa board ang 5M2210 System Controller, usa ka Altera MAX V CPLD, alang sa mosunod nga mga katuyoan:
- FPGA configuration gikan sa flash
- Pagsukod sa gahum
- Pagkontrol ug mga rehistro sa status alang sa pag-update sa hilit nga sistema
Ang Figure 2–2 nag-ilustrar sa MAX V CPLD 5M2210 System Controller's functionality ug external circuit connections isip block diagram.\
Hulagway 2–2. MAX V CPLD 5M2210 System Controller Block Diagram
Ang talaan 2–4 naglista sa mga signal sa I/O nga anaa sa MAX V CPLD 5M2210 System Controller. Ang mga ngalan sa signal ug mga gimbuhaton kay relatibo sa MAX V device.
Mahimo nimo i-download ang usa ka exampAng disenyo nga adunay mga lokasyon sa pin ug mga buluhaton nga nahuman sumala sa mosunod nga lamesa gikan sa Altera Design Store. Sa Cyclone V E FPGA Development Kit, ubos sa Design Examples, i-klik ang Cyclone V E FPGA Development Kit Baseline Pinout.
Talaan 2–4. MAX V CPLD 5M2210 System Controller Device Pin-Out (Bahin 1 sa 5)
| Board Reperensya (U13) | Usa ka eskematiko Signal Ngalan | I/O Estandard | Deskripsyon |
| N4 | 5M2210_JTAG_TMS | 3.3-v | MAX VJTAG TMS |
| E9 | CLK50_EN | 2.5-v | 50 MHz oscillator makahimo |
| H12 | CLK_CONFIG | 2.5-v | 100 MHz configuration clock input |
| A15 | CLK_ENABLE | 2.5-v | DIP switch alang sa orasan oscillator makahimo |
| A13 | CLK_SEL | 2.5-v | DIP switch para sa pagpili sa orasan—SMA o oscillator |
| J12 | CLKIN_50_MAXV | 2.5-v | 50 MHz nga orasan nga input |
| D9 | CLOCK_SCL | 2.5-v | Programmable oscillator I2C nga orasan |
| C9 | CLOCK_SDA | 2.5-v | Programmable oscillator I2C data |
| D10 | CPU_RESETN | 2.5-v | FPGA reset push button |
| P12 | EXTRA_SIG0 | 2.5-v | Naka-embed nga interface sa USB-Blaster II. Gireserba para magamit sa umaabot |
| T13 | EXTRA_SIG1 | 2.5-v | Naka-embed nga interface sa USB-Blaster II. Gireserba para magamit sa umaabot |
| T15 | EXTRA_SIG2 | 2.5-v | Naka-embed nga interface sa USB-Blaster II. Gireserba para magamit sa umaabot |
| A2 | FACTORY_LOAD | 2.5-v | DIP switch sa pagkarga sa pabrika o disenyo sa user sa power-up |
Talaan 2–4. MAX V CPLD 5M2210 System Controller Device Pin-Out (Bahin 2 sa 5)
| Board Reperensya (U13) | Usa ka eskematiko Signal Ngalan | I/O Estandard | Deskripsyon |
| R14 | FACTORY_REQUEST | 2.5-v | Gi-embed nga USB-Blaster II nga hangyo nga ipadala ang FACTORY command |
| N12 | FACTORY_STATUS | 2.5-v | Naka-embed nga USB-Blaster II FACTORY command status |
| C8 | FAN_FORCE_ON | 2.5-v | DIP switch sa on o off sa fan |
| N7 | FLASH_ADVN | 2.5-v | Ang FSM bus flash memory address balido |
| R5 | FLASH_CEN | 2.5-v | Ang FSM bus flash memory chip makahimo |
| R6 | FLASH_CLK | 2.5-v | FSM bus flash memory clock |
| M6 | FLASH_OEN | 2.5-v | Ang FSM bus flash memory output makahimo |
| T5 | FLASH_RDYBSYN | 2.5-v | Andam na ang FSM bus flash memory |
| P7 | FLASH_RESETN | 2.5-v | FSM bus flash memory reset |
| N6 | FLASH_WEN | 2.5-v | Ang FSM bus flash memory makahimo sa pagsulat |
| K1 | FPGA_CONF_DONE | 3.3-v | Ang pag-configure sa FPGA nahimo nga LED |
| D3 | FPGA_CONFIG_D0 | 3.3-v | Data sa pag-configure sa FPGA |
| C2 | FPGA_CONFIG_D1 | 3.3-v | Data sa pag-configure sa FPGA |
| C3 | FPGA_CONFIG_D2 | 3.3-v | Data sa pag-configure sa FPGA |
| E3 | FPGA_CONFIG_D3 | 3.3-v | Data sa pag-configure sa FPGA |
| D2 | FPGA_CONFIG_D4 | 3.3-v | Data sa pag-configure sa FPGA |
| E4 | FPGA_CONFIG_D5 | 3.3-v | Data sa pag-configure sa FPGA |
| D1 | FPGA_CONFIG_D6 | 3.3-v | Data sa pag-configure sa FPGA |
| E5 | FPGA_CONFIG_D7 | 3.3-v | Data sa pag-configure sa FPGA |
| F3 | FPGA_CONFIG_D8 | 3.3-v | Data sa pag-configure sa FPGA |
| E1 | FPGA_CONFIG_D9 | 3.3-v | Data sa pag-configure sa FPGA |
| F4 | FPGA_CONFIG_D10 | 3.3-v | Data sa pag-configure sa FPGA |
| F2 | FPGA_CONFIG_D11 | 3.3-v | Data sa pag-configure sa FPGA |
| F1 | FPGA_CONFIG_D12 | 3.3-v | Data sa pag-configure sa FPGA |
| F6 | FPGA_CONFIG_D13 | 3.3-v | Data sa pag-configure sa FPGA |
| G2 | FPGA_CONFIG_D14 | 3.3-v | Data sa pag-configure sa FPGA |
| G3 | FPGA_CONFIG_D15 | 3.3-v | Data sa pag-configure sa FPGA |
| K4 | FPGA_MAX_DCLK | 3.3-v | FPGA configuration clock |
| J3 | FPGA_DCLK | 3.3-v | FPGA configuration clock |
| N1 | FPGA_NCONFIG | 3.3-v | Aktibo ang configuration sa FPGA |
| J4 | FPGA_NSTATUS | 3.3-v | Andam na ang configuration sa FPGA |
| H1 | FPGA_PR_DONE | 3.3-v | Gihimo ang partial reconfiguration sa FPGA |
| P2 | FPGA_PR_ERROR | 3.3-v | FPGA partial reconfiguration error |
| E2 | FPGA_PR_READY | 3.3-v | Andam na ang partial reconfiguration sa FPGA |
| F5 | FPGA_PR_REQUEST | 3.3-v | FPGA partial reconfiguration hangyo |
| L5 | FPGA_MAX_NCS | 3.3-v | Pagpili sa FPGA configuration chip |
| E14 | FSM_A1 | 2.5-v | FSM address bus |
| C14 | FSM_A2 | 2.5-v | FSM address bus |
Talaan 2–4. MAX V CPLD 5M2210 System Controller Device Pin-Out (Bahin 3 sa 5)
| Board Reperensya (U13) | Usa ka eskematiko Signal Ngalan | I/O Estandard | Deskripsyon |
| C15 | FSM_A3 | 2.5-v | FSM address bus |
| E13 | FSM_A4 | 2.5-v | FSM address bus |
| E12 | FSM_A5 | 2.5-v | FSM address bus |
| D15 | FSM_A6 | 2.5-v | FSM address bus |
| F14 | FSM_A7 | 2.5-v | FSM address bus |
| D16 | FSM_A8 | 2.5-v | FSM address bus |
| F13 | FSM_A9 | 2.5-v | FSM address bus |
| E15 | FSM_A10 | 2.5-v | FSM address bus |
| E16 | FSM_A11 | 2.5-v | FSM address bus |
| F15 | FSM_A12 | 2.5-v | FSM address bus |
| G14 | FSM_A13 | 2.5-v | FSM address bus |
| F16 | FSM_A14 | 2.5-v | FSM address bus |
| G13 | FSM_A15 | 2.5-v | FSM address bus |
| G15 | FSM_A16 | 2.5-v | FSM address bus |
| G12 | FSM_A17 | 2.5-v | FSM address bus |
| G16 | FSM_A18 | 2.5-v | FSM address bus |
| H14 | FSM_A19 | 2.5-v | FSM address bus |
| H20 | FSM_A20 | 2.5-v | FSM address bus |
| H13 | FSM_A21 | 2.5-v | FSM address bus |
| H16 | FSM_A22 | 2.5-v | FSM address bus |
| J13 | FSM_A23 | 2.5-v | FSM address bus |
| J16 | FSM_A24 | 2.5-v | FSM address bus |
| T2 | FSM_A25 | 2.5-v | FSM address bus |
| P5 | FSM_A26 | 2.5-v | FSM address bus |
| J14 | FSM_D0 | 2.5-v | FSM data bus |
| J15 | FSM_D1 | 2.5-v | FSM data bus |
| K16 | FSM_D2 | 2.5-v | FSM data bus |
| K13 | FSM_D3 | 2.5-v | FSM data bus |
| K15 | FSM_D4 | 2.5-v | FSM data bus |
| K14 | FSM_D5 | 2.5-v | FSM data bus |
| L16 | FSM_D6 | 2.5-v | FSM data bus |
| L11 | FSM_D7 | 2.5-v | FSM data bus |
| L15 | FSM_D8 | 2.5-v | FSM data bus |
| L12 | FSM_D9 | 2.5-v | FSM data bus |
| M16 | FSM_D10 | 2.5-v | FSM data bus |
| L13 | FSM_D11 | 2.5-v | FSM data bus |
| M15 | FSM_D12 | 2.5-v | FSM data bus |
| L14 | FSM_D13 | 2.5-v | FSM data bus |
| N16 | FSM_D14 | 2.5-v | FSM data bus |
Talaan 2–4. MAX V CPLD 5M2210 System Controller Device Pin-Out (Bahin 4 sa 5)
| Board Reperensya (U13) | Usa ka eskematiko Signal Ngalan | I/O Estandard | Deskripsyon |
| M13 | FSM_D15 | 2.5-v | FSM data bus |
| B8 | HSMA_PRSNTN | 2.5-v | Ang HSMC port anaa |
| L6 | JTAG_5M2210_TDI | 3.3-v | MAX V CPLD JTAG kadena nga datos sa |
| M5 | JTAG_5M2210_TDO | 3.3-v | MAX V CPLD JTAG kadena nga datos |
| P3 | JTAG_TCK | 3.3-v | JTAG kadena nga orasan |
| P11 | M570_CLOCK | 2.5-v | 25-MHz nga orasan sa naka-embed nga USB-Blaster II para sa pagpadala sa FACTORY command |
| M1 | M570_JTAG_EN | 3.3-v | Ubos nga signal aron ma-disable ang naka-embed nga USB-Blaster II |
| P10 | MAX5_BEN0 | 2.5-v | FSM bus MAX V byte makahimo sa 0 |
| R11 | MAX5_BEN1 | 2.5-v | FSM bus MAX V byte makahimo sa 1 |
| T12 | MAX5_BEN2 | 2.5-v | FSM bus MAX V byte makahimo sa 2 |
| N11 | MAX5_BEN3 | 2.5-v | FSM bus MAX V byte makahimo sa 3 |
| T11 | MAX5_CLK | 2.5-v | FSM bus MAX V nga orasan |
| R10 | MAX5_CSN | 2.5-v | FSM bus MAX V chip pagpili |
| M10 | MAX5_OEN | 2.5-v | Makahimo ang FSM bus MAX V output |
| N10 | MAX5_WEN | 2.5-v | FSM bus MAX V write enable |
| E11 | MAX_CONF_DONEN | 2.5-v | Ang naka-embed nga USB-Blaster II nga pag-configure nahimo nga LED |
| A4 | MAX_ERROR | 2.5-v | FPGA configuration error LED |
| A6 | MAX_LOAD | 2.5-v | Aktibo nga LED ang configuration sa FPGA |
| M9 | MAX_RESETN | 2.5-v | MAX V reset push button |
| B7 | OVERTEMP | 2.5-v | Pag-enable sa temperatura nga monitor fan |
| D12 | PGM_CONFIG | 2.5-v | I-load ang flash memory nga hulagway nga giila sa PGM LEDs |
| B14 | PGM_LED0 | 2.5-v | Flash memory PGM pagpili timailhan 0 |
| C13 | PGM_LED1 | 2.5-v | Flash memory PGM pagpili timailhan 1 |
| B16 | PGM_LED2 | 2.5-v | Flash memory PGM pagpili timailhan 2 |
| B13 | PGM_SEL | 2.5-v | I-toggle ang PGM_LED[2:0] nga han-ay sa LED |
| H4 | PSAS_CSn | 3.3-v | AS configuration chip pagpili |
| G1 | PSAS_DCLK | 3.3-v | AS configuration clock |
| G4 | PSAS_CONF_DONE | 3.3-v | AS configuration nahuman na |
| H2 | PSAS_CONFIGn | 3.3-v | AS configuration aktibo |
| G5 | PSAS_DATA1 | 3.3-v | AS configuration data |
| H3 | PSAS_DATA0_ASD0 | 3.3-v | AS configuration data |
| J1 | PSAS_CEn | 3.3-v | AS configuration chip makahimo |
| R12 | SECURITY_MODE | 2.5-v | DIP switch alang sa naka-embed nga USB-Blaster II aron ipadala ang FACTORY command sa power up |
| E7 | SENSE_CS0N | 2.5-v | Pagpili sa chip sa power monitor |
| A5 | SENSE_SCK | 2.5-v | Power monitor SPI nga orasan |
| D7 | SENSE_SDI | 2.5-v | Power monitor SPI data sa |
| B6 | SENSE_SDO | 2.5-v | Gipagawas ang datos sa SPI sa power monitor |
Talaan 2–4. MAX V CPLD 5M2210 System Controller Device Pin-Out (Bahin 5 sa 5)
| Board Reperensya (U13) | Usa ka eskematiko Signal Ngalan | I/O Estandard | Deskripsyon |
| M13 | FSM_D15 | 2.5-v | FSM data bus |
| B8 | HSMA_PRSNTN | 2.5-v | Ang HSMC port anaa |
| L6 | JTAG_5M2210_TDI | 3.3-v | MAX V CPLD JTAG kadena nga datos sa |
| M5 | JTAG_5M2210_TDO | 3.3-v | MAX V CPLD JTAG kadena nga datos |
| P3 | JTAG_TCK | 3.3-v | JTAG kadena nga orasan |
| P11 | M570_CLOCK | 2.5-v | 25-MHz nga orasan sa naka-embed nga USB-Blaster II para sa pagpadala sa FACTORY command |
| M1 | M570_JTAG_EN | 3.3-v | Ubos nga signal aron ma-disable ang naka-embed nga USB-Blaster II |
| P10 | MAX5_BEN0 | 2.5-v | FSM bus MAX V byte makahimo sa 0 |
| R11 | MAX5_BEN1 | 2.5-v | FSM bus MAX V byte makahimo sa 1 |
| T12 | MAX5_BEN2 | 2.5-v | FSM bus MAX V byte makahimo sa 2 |
| N11 | MAX5_BEN3 | 2.5-v | FSM bus MAX V byte makahimo sa 3 |
| T11 | MAX5_CLK | 2.5-v | FSM bus MAX V nga orasan |
| R10 | MAX5_CSN | 2.5-v | FSM bus MAX V chip pagpili |
| M10 | MAX5_OEN | 2.5-v | Makahimo ang FSM bus MAX V output |
| N10 | MAX5_WEN | 2.5-v | FSM bus MAX V write enable |
| E11 | MAX_CONF_DONEN | 2.5-v | Ang naka-embed nga USB-Blaster II nga pag-configure nahimo nga LED |
| A4 | MAX_ERROR | 2.5-v | FPGA configuration error LED |
| A6 | MAX_LOAD | 2.5-v | Aktibo nga LED ang configuration sa FPGA |
| M9 | MAX_RESETN | 2.5-v | MAX V reset push button |
| B7 | OVERTEMP | 2.5-v | Pag-enable sa temperatura nga monitor fan |
| D12 | PGM_CONFIG | 2.5-v | I-load ang flash memory nga hulagway nga giila sa PGM LEDs |
| B14 | PGM_LED0 | 2.5-v | Flash memory PGM pagpili timailhan 0 |
| C13 | PGM_LED1 | 2.5-v | Flash memory PGM pagpili timailhan 1 |
| B16 | PGM_LED2 | 2.5-v | Flash memory PGM pagpili timailhan 2 |
| B13 | PGM_SEL | 2.5-v | I-toggle ang PGM_LED[2:0] nga han-ay sa LED |
| H4 | PSAS_CSn | 3.3-v | AS configuration chip pagpili |
| G1 | PSAS_DCLK | 3.3-v | AS configuration clock |
| G4 | PSAS_CONF_DONE | 3.3-v | AS configuration nahuman na |
| H2 | PSAS_CONFIGn | 3.3-v | AS configuration aktibo |
| G5 | PSAS_DATA1 | 3.3-v | AS configuration data |
| H3 | PSAS_DATA0_ASD0 | 3.3-v | AS configuration data |
| J1 | PSAS_CEn | 3.3-v | AS configuration chip makahimo |
| R12 | SECURITY_MODE | 2.5-v | DIP switch alang sa naka-embed nga USB-Blaster II aron ipadala ang FACTORY command sa power up |
| E7 | SENSE_CS0N | 2.5-v | Pagpili sa chip sa power monitor |
| A5 | SENSE_SCK | 2.5-v | Power monitor SPI nga orasan |
| D7 | SENSE_SDI | 2.5-v | Power monitor SPI data sa |
| B6 | SENSE_SDO | 2.5-v | Gipagawas ang datos sa SPI sa power monitor |
Pag-configure sa FPGA
Kini nga seksyon naghulagway sa FPGA, flash memory, ug MAX V CPLD 5M2210 System Controller device programming mga pamaagi nga gisuportahan sa Cyclone V E FPGA development board.
Ang Cyclone V E FPGA development board nagsuporta sa mosunod nga mga pamaagi sa pag-configure:
- Ang naka-embed nga USB-Blaster II mao ang default nga pamaagi sa pag-configure sa FPGA gamit ang Quartus II Programmer sa JTAG mode gamit ang gihatag nga USB cable.
- Flash memory download alang sa pag-configure sa FPGA gamit ang gitipigan nga mga hulagway gikan sa flash memory sa power-up o pagpindot sa program configuration push button (S1).
- External USB-Blaster para sa pag-configure sa FPGA gamit ang external USB-Blaster nga nagkonektar sa JTAG chain header (J4).
- EPCQ device para sa serial o quad-serial FPGA configuration nga nagsuporta sa AS x1 o AS x4 configuration schemes.
FPGA Programming sa ibabaw sa Embedded USB-Blaster II
Kini nga paagi sa pag-configure nagpatuman ug USB type-B connector (J10), USB 2.0 PHY device (U18), ug Altera MAX II CPLD EPM570GF100I5N (U16) aron tugotan ang FPGA configuration gamit ang USB cable. Kini nga USB cable direkta nga nagkonektar tali sa USB type-B connector sa board ug usa ka USB port sa usa ka PC nga nagpadagan sa Quartus II software.
Ang naka-embed nga USB-Blaster II sa MAX II CPLD EPM570GF100I5N kasagarang nag-master sa JTAG kadena.
Ang Figure 2–3 naghulagway sa JTAG kadena.
Ang JTAG chain control DIP switch (SW2) nagkontrol sa mga jumper nga gipakita sa Figure 2–3.
Aron makonektar ang usa ka aparato o interface sa kadena, ang ilang katumbas nga switch kinahanglan naa sa posisyon nga OFF. I-slide ang tanang switch ngadto sa ON nga posisyon para lang ang FPGA sa kadena.
Ang MAX V CPLD 5M2210 System Controller kinahanglan nga naa sa JTAG kadena aron magamit ang pipila sa mga interface sa GUI.
Ang talaan 2–5 naglista sa USB 2.0 PHY schematic signal names ug sa ilang katugbang nga Cyclone VE FPGA pin number.
Talaan 2–5. USB 2.0 PHY Schematic Signal Names and Functions (Bahin 1 sa 2)
| Reperensya sa Lupon (U18) | Usa ka eskematiko Signal Ngalan | Bagyo VE Numero sa Pin sa FPGA | I/O Estandard | Deskripsyon |
| C1 | 24M_XTALIN | — | 3.3-v | Crystal oscillator input |
| C2 | 24M_XTALOUT | — | 3.3-v | Crystal oscillator output |
| E1 | FX2_D_N | — | 3.3-v | USB 2.0 PHY data |
| E2 | FX2_D_P | — | 3.3-v | USB 2.0 PHY data |
| H7 | FX2_FLAGA | — | 3.3-v | Ang kahimtang sa output sa FIFO sa ulipon |
Talaan 2–5. USB 2.0 PHY Schematic Signal Names and Functions (Bahin 2 sa 2)
| Reperensya sa Lupon (U18) | Usa ka eskematiko Signal Ngalan | Bagyo VE Numero sa Pin sa FPGA | I/O Estandard | Deskripsyon |
| G7 | FX2_FLAGB | — | 3.3-v | Ang kahimtang sa output sa FIFO sa ulipon |
| H8 | FX2_FLAGC | — | 3.3-v | Ang kahimtang sa output sa FIFO sa ulipon |
| G6 | FX2_PA1 | — | 3.3-v | USB 2.0 PHY port A interface |
| F8 | FX2_PA2 | — | 3.3-v | USB 2.0 PHY port A interface |
| F7 | FX2_PA3 | — | 3.3-v | USB 2.0 PHY port A interface |
| F6 | FX2_PA4 | — | 3.3-v | USB 2.0 PHY port A interface |
| C8 | FX2_PA5 | — | 3.3-v | USB 2.0 PHY port A interface |
| C7 | FX2_PA6 | — | 3.3-v | USB 2.0 PHY port A interface |
| C6 | FX2_PA7 | — | 3.3-v | USB 2.0 PHY port A interface |
| H3 | FX2_PB0 | — | 3.3-v | USB 2.0 PHY port B interface |
| F4 | FX2_PB1 | — | 3.3-v | USB 2.0 PHY port B interface |
| H4 | FX2_PB2 | — | 3.3-v | USB 2.0 PHY port B interface |
| G4 | FX2_PB3 | — | 3.3-v | USB 2.0 PHY port B interface |
| H5 | FX2_PB4 | — | 3.3-v | USB 2.0 PHY port B interface |
| G5 | FX2_PB5 | — | 3.3-v | USB 2.0 PHY port B interface |
| F5 | FX2_PB6 | — | 3.3-v | USB 2.0 PHY port B interface |
| H6 | FX2_PB7 | — | 3.3-v | USB 2.0 PHY port B interface |
| A8 | FX2_PD0 | — | 3.3-v | USB 2.0 PHY port D interface |
| A7 | FX2_PD1 | — | 3.3-v | USB 2.0 PHY port D interface |
| B6 | FX2_PD2 | — | 3.3-v | USB 2.0 PHY port D interface |
| A6 | FX2_PD3 | — | 3.3-v | USB 2.0 PHY port D interface |
| B3 | FX2_PD4 | — | 3.3-v | USB 2.0 PHY port D interface |
| A3 | FX2_PD5 | — | 3.3-v | USB 2.0 PHY port D interface |
| C3 | FX2_PD6 | — | 3.3-v | USB 2.0 PHY port D interface |
| A2 | FX2_PD7 | — | 3.3-v | USB 2.0 PHY port D interface |
| B8 | FX2_RESETN | V21 | 3.3-v | Gi-embed nga USB-Blaster hard reset |
| F3 | FX2_SCL | — | 3.3-v | USB 2.0 PHY serial clock |
| G3 | FX2_SDA | — | 3.3-v | USB 2.0 PHY serial data |
| A1 | FX2_SLRDN | — | 3.3-v | Basaha ang strobe alang sa ulipon FIFO |
| B1 | FX2_SLWRN | — | 3.3-v | Isulat ang strobe para sa ulipon nga FIFO |
| B7 | FX2_WAKEUP | — | 3.3-v | USB 2.0 PHY wake signal |
| G2 | USB_CLK | AA23 | 3.3-v | USB 2.0 PHY 48-MHz interface clock |
FPGA Programming gikan sa Flash Memory
Ang flash memory programming posible pinaagi sa lainlaing mga pamaagi. Ang default nga paagi mao ang paggamit sa disenyo sa pabrika—Board Update Portal. Kini nga disenyo usa ka embedded webserver, nga nagsilbi sa Board Update Portal web panid. Ang web Gitugotan ka sa panid sa pagpili sa bag-ong mga disenyo sa FPGA lakip ang hardware, software, o pareho sa usa ka sumbanan sa industriya nga S-Record File (.flash) ug isulat ang disenyo sa user hardware page (panid 1) sa flash memory sa network.
Ang ikaduhang pamaagi mao ang paggamit sa pre-built parallel flash loader (PFL) nga disenyo nga gilakip sa development kit. Ang development board nagpatuman sa Altera PFL megafunction alang sa flash memory programming. Ang PFL megafunction usa ka block sa logic nga giprograma sa usa ka Altera programmable logic device (FPGA o CPLD). Ang PFL naglihok isip usa ka gamit sa pagsulat sa usa ka compatible nga flash memory device. Kini nga pre-built nga disenyo naglangkob sa PFL megafunction nga nagtugot kanimo sa pagsulat sa bisan hain sa panid 0, panid 1, o ubang mga bahin sa flash memory sa USB interface gamit ang Quartus II software. Kini nga pamaagi gigamit aron mapasig-uli ang development board sa default setting sa pabrika niini.
Ang ubang mga paagi sa pagprograma sa flash memory mahimong magamit usab, lakip ang Nios® II processor.
Para sa dugang nga impormasyon sa Nios II processor, tan-awa ang Nios II Processor nga pahina sa Altera website.
Sa bisan hain nga power-up o pinaagi sa pagpindot sa program configuration push button, PGM_CONFIG (S1), ang MAX V CPLD 5M2210 System Controller's PFL nag-configure sa FPGA gikan sa flash memory. Ang PFL megafunction nagbasa sa 16-bit nga datos gikan sa flash memory ug gi-convert kini sa paspas nga passive parallel (FPP) nga format. Kini nga 16-bit nga datos isulat dayon ngadto sa gipahinungod nga configuration pins sa FPGA atol sa configuration.
Ang pagpindot sa PGM_CONFIG push button (S1) magkarga sa FPGA og usa ka panid sa hardware base diin ang PGM_LED[2:0] (D25, D26, D27) modan-ag. Ang talaan 2–6 naglista sa disenyo nga nag-load sa dihang imong gipugos ang PGM_CONFIG nga buton sa pagduso.
Talaan 2–6. PGM_LED Settings (1)
| PGM_LED0 (D25) | PGM_LED1 (D26) | PGM_LED2 (D27) | Disenyo |
| ON | OFF | OFF | Hardware sa pabrika |
| OFF | ON | OFF | Hardware sa tiggamit 1 |
| OFF | OFF | ON | Hardware sa tiggamit 2 |
Ang Figure 2–4 nagpakita sa PFL configuration.
Alang sa dugang nga impormasyon sa mosunod nga mga hilisgutan, tan-awa ang tagsa-tagsa nga mga dokumento:
- Board Update Portal, PFL design, ug flash memory map storage, i-refer ang Cyclone V E FPGA Development Kit User Guide.
- PFL megafunction, tan-awa ang Parallel Flash Loader Megafunction User Guide.
FPGA Programming sa External USB-Blaster
Ang JTAG chain header naghatag og laing pamaagi sa pag-configure sa FPGA gamit ang external USB-Blaster device nga adunay Quartus II Programmer nga nagdagan sa PC. Aron malikayan ang panagbingkil tali sa JTAG mga masters, ang naka-embed nga USB-Blaster awtomatikong ma-disable kung imong gikonektar ang usa ka eksternal nga USB-Blaster sa JTAG kadena pinaagi sa JTAG ulo sa kadena.
FPGA Programming gamit ang EPCQ
Ang mubu nga gasto sa ECPQ nga aparato nga adunay dili mabag-o nga panumduman adunay usa ka yano nga unom-pin nga interface ug usa ka gamay nga hinungdan sa porma. Ang ECPQ nagsuporta sa AS x1 ug x4 mode. Sa kasagaran, kini nga board adunay FPP configuration scheme setting. Aron ma-set ang configuration scheme sa AS mode, kinahanglan nga buhaton ang resistor rework. I-configure ang MSEL setting gamit ang MSEL DIP switch (SW1) aron usbon ang configuration scheme.
Ang Figure 2–5 nagpakita sa koneksyon tali sa EPCQ ug sa Cyclone VE FPGA.
Hulagway 2–5. EPCQ Configuration
Mga Elemento sa Status
Ang development board naglakip sa status LEDs. Kini nga seksyon naghulagway sa mga elemento sa status.
Ang talaan 2–7 naglista sa mga reperensiya sa LED board, mga ngalan, ug mga deskripsyon nga magamit.
Talaan 2–7. Mga LED nga Piho sa Board (Bahin 1 sa 2)
| Board Reperensya | Usa ka eskematiko Signal Ngalan | I/O Estandard | Deskripsyon |
| D35 | Gahum | 5.0-v | Asul nga LED. Nagsiga kung ang 5.0 V nga gahum aktibo. |
| D19 | MAX_CONF_DONEn | 2.5-v | Green nga LED. Nagdan-ag kung ang FPGA malampuson nga na-configure. Gimaneho sa MAX V CPLD 5M2210 System Controller. |
|
D17 |
MAX_ERROR |
2.5-v |
Pula nga LED. Nagsiga kung ang MAX V CPLD 5M2210 System Controller napakyas sa pag-configure sa FPGA. Gimaneho sa MAX V CPLD 5M2210 System Controller. |
|
D18 |
MAX_LOAD |
2.5-v |
Green nga LED. Nagsiga kung ang MAX V CPLD 5M2210 System Controller aktibo nga nag-configure sa FPGA. Gimaneho sa MAX V CPLD 5M2210 System Controller. |
| D25
D26 D27 |
PGM_LED[0]
PGM_LED[1] PGM_LED[2] |
2.5-v |
Mga berde nga LED. Nagdan-ag aron ipakita kung unsang panid sa hardware ang nag-load gikan sa flash memory kung imong gipugos ang PGM_SEL nga buton sa pagduso. |
Talaan 2–7. Mga LED nga Piho sa Board (Bahin 2 sa 2)
| Board Reperensya | Usa ka eskematiko Signal Ngalan | I/O Estandard | Deskripsyon |
| D11, D12
D13, D14 |
JTAG_RX, JTAG_TX
SC_RX, SC_TX |
2.5-v | Mga berde nga LED. Nagdan-ag aron ipakita ang USB-Blaster II nga makadawat ug magpadala sa mga kalihokan. |
| D1 | ENETA_LED_TX | 2.5-v | Green nga LED. Nagsiga aron ipakita ang kalihokan sa pagpadala sa Ethernet PHY. Gimaneho sa Marvell 88E1111 PHY. |
| D2 | ENETA_LED_RX | 2.5-v | Green nga LED. Nagdan-ag aron ipakita ang Ethernet PHY nga makadawat sa kalihokan. Gimaneho sa Marvell 88E1111 PHY. |
| D5 | ENETA_LED_LINK10 | 2.5-v | Green nga LED. Nagdan-ag aron ipakita ang Ethernet nga nalambigit sa 10 Mbps nga gikusgon sa koneksyon. Gimaneho sa Marvell 88E1111 PHY. |
| D4 | ENETA_LED_LINK100 | 2.5-v | Green nga LED. Nagdan-ag aron ipakita ang Ethernet nga nalambigit sa 100 Mbps nga gikusgon sa koneksyon. Gimaneho sa Marvell 88E1111 PHY. |
| D3 | ENETA_LED_LINK1000 | 2.5-v | Green nga LED. Nagdan-ag aron ipakita ang Ethernet nga nalambigit sa 1000 Mbps nga gikusgon sa koneksyon. Gimaneho sa Marvell 88E1111 PHY. |
| D19 | ENETB_LED_TX | 2.5-v | Green nga LED. Nagsiga aron ipakita ang kalihokan sa pagpadala sa Ethernet PHY B. Gimaneho sa Marvell 88E1111 PHY. |
| D22 | ENETB_LED_RX | 2.5-v | Green nga LED. Nagdan-ag aron ipakita ang Ethernet PHY B nga makadawat sa kalihokan. Gimaneho sa Marvell 88E1111 PHY. |
| D24 | ENETB_LED_LINK10 | 2.5-v | Green nga LED. Nagdan-ag aron ipakita ang Ethernet B nga nalambigit sa 10 Mbps nga gikusgon sa koneksyon. Gimaneho sa Marvell 88E1111 PHY. |
| D20 | ENETB_LED_LINK100 | 2.5-v | Green nga LED. Nagdan-ag aron ipakita ang Ethernet B nga nalambigit sa 100 Mbps nga gikusgon sa koneksyon. Gimaneho sa Marvell 88E1111 PHY. |
| D21 | ENETB_LED_LINK1000 | 2.5-v | Green nga LED. Nagdan-ag aron ipakita ang Ethernet B nga nalambigit sa 1000 Mbps nga gikusgon sa koneksyon. Gimaneho sa Marvell 88E1111 PHY. |
| D15, D16 | USB_UART_TX_TOGGLE, USB_UART_RX_TOGGLE | 2.5-v | Green nga LED. Nagdan-ag aron ipakita ang USB_UART nga makadawat ug magpadala sa mga kalihokan. |
| D23, D24 | UART_RXD_LED, UART_TXD_LED | 2.5-v | Green nga LED. Nagdan-ag aron ipakita ang UART nga makadawat ug magpadala sa mga kalihokan. |
|
D3 |
HSMA_PRSNTn |
3.3-v |
Green nga LED. Mosiga kung ang HSMC port adunay board o cable nga gisaksak sa ingon nga ang pin 160 mahimong grounded. Gimaneho sa add-in card. |
Mga Elemento sa Pag-setup
Ang development board naglakip sa daghang lain-laing mga matang sa mga elemento sa pag-setup. Kini nga seksyon naghulagway sa mosunod nga mga elemento sa pag-setup:
- Mga setting sa board DIP switch
- JTAG setting DIP switch
- Push button sa pag-reset sa CPU
- MAX V reset push button
- Pagduso sa buton sa pag-configure sa programa
- Pagpili sa programa nga push button
Para sa dugang nga impormasyon bahin sa default setting sa DIP switch, tan-awa ang Cyclone VE FPGA Development Kit User Guide.
Mga Setting sa Board DIP Switch
Ang mga setting sa board DIP switch (SW4) nagkontrol sa lainlaing mga bahin nga piho sa board ug ang MAX V CPLD 5M2210 System Controller logic nga disenyo. Ang talaan 2–8 naglista sa mga kontrol sa switch ug mga paghulagway.
Talaan 2–8. Mga Setting sa Board Mga Kontrol sa DIP Switch
| Pagbalhin | Usa ka eskematiko Signal Ngalan | Deskripsyon |
| 1 |
CLK_SEL |
ON : Pilia ang programmable oscillator clock
OFF : Pilia ang SMA input clock |
| 2 |
CLK_ENABLE |
ON : I-disable ang on-board nga oscillator
OFF : I-enable ang on-board oscillator |
| 3 |
FACTORY_LOAD |
ON : I-load ang disenyo sa user gikan sa flash sa power up
OFF: I-load ang disenyo sa pabrika gikan sa flash sa power up |
|
4 |
SECURITY_MODE |
ON : Ang naka-embed nga USB-Blaster II nagpadala sa FACTORY command sa power up.
OFF : Ang naka-embed nga USB-Blaster II wala magpadala sa FACTORY command sa power up. |
JTAG Pagkontrol sa Chain DIP Switch
Ang JTAG chain control DIP switch (SW2) mahimong magtangtang o maglakip sa mga himan sa aktibo nga JTAG kadena. Ang Bagyo VE FPGA kanunay anaa sa JTAG kadena. Ang talaan 2–9 naglista sa mga kontrol sa switch ug mga paghulagway niini.
Talaan 2–9. JTAG Pagkontrol sa Chain DIP Switch
| Pagbalhin | Usa ka eskematiko Signal Ngalan | Deskripsyon |
| 1 |
5M2210_JTAG_EN |
ON : Bypass MAX V CPLD 5M2210 System Controller
OFF: MAX V CPLD 5M2210 System Controller in-chain |
| 2 |
HSMC_JTAG_EN |
ON : Bypass HSMC port
OFF: HSMC port in-chain |
| 3 |
FAN_FORCE_ON |
ON : I-enable ang fan
OFF : I-disable ang fan |
| 4 | GIRESERBA | Gireserba |
Push Button sa Pag-reset sa CPU
Ang CPU reset push button, CPU_RESETn (S4), maoy input sa Cyclone V E FPGA DEV_CLRn pin ug usa ka open-drain I/O gikan sa MAX V CPLD System Controller. Kini nga push button mao ang default reset para sa FPGA ug CPLD logic. Ang MAX V CPLD 5M2210 System Controller nagduso usab niini nga push button atol sa power-on-reset (POR).
MAX V Reset Push Button
Ang MAX V reset push button, MAX_RESETn (S3), usa ka input sa MAX V CPLD 5M2210 System Controller. Kini nga push button mao ang default reset para sa CPLD logic.
Pindutan sa Pag-configure sa Programa
Ang program configuration push button, PGM_CONFIG (S1), maoy input sa MAX V CPLD 5M2210 System Controller. Kini nga input nagpugos sa usa ka FPGA reconfiguration gikan sa flash memory. Ang lokasyon sa flash memory gibase sa mga setting sa PGM_LED[2:0], nga kontrolado sa program select push button, PGM_SEL. Ang balido nga mga setting naglakip sa PGM_LED0, PGM_LED1, o PGM_LED2 sa tulo ka panid sa flash memory nga gitagana alang sa mga disenyo sa FPGA.
Pagpili sa Programa nga Push Button
Ang programa nga pilion nga push button, PGM_SEL (S2), usa ka input sa MAX V CPLD 5M2210 System Controller. Kini nga push button mo-toggle sa PGM_LED[2:0]sequence nga mopili kung asa nga lokasyon sa flash memory ang gamiton para i-configure ang FPGA. Tan-awa ang Talaan 2–6 para sa PGM_LED[2:0] nga mga kahulugan sa han-ay.
Circuitry sa Orasan
Kini nga seksyon naghulagway sa mga input ug output sa orasan sa board.
On-Board Oscillators
Ang development board naglakip sa mga oscillator nga adunay frequency nga 50-MHz, 100-MHz, ug usa ka programmable oscillator.
Ang Figure 2–6 nagpakita sa default frequency sa tanan nga mga eksternal nga orasan nga moadto sa Cyclone VE FPGA development board.
Hulagway 2–6. Bagyo VE FPGA Development Board Orasan
Ang talaan 2–10 naglista sa mga oscillator, ang I/O standard niini, ug voltaggikinahanglan alang sa development board.
Talaan 2–10. On-Board Oscillators
| Tinubdan | Usa ka eskematiko Signal Ngalan | Frequency | I/O Estandard | Bagyo VE Numero sa Pin sa FPGA | Aplikasyon |
| U4 | CLKIN_50_FPGA_TOP | 50.000 ,XNUMX MHz | Wala’y Katapusan nga Katapusan | L14 | Ibabaw ug tuo nga kilid |
| CLKIN_50_FPGA_RIGHT | P22 | ||||
| X3 | CLK_CONFIG | 100.000 ,XNUMX MHz | 2.5V CMOS | — | Paspas nga FPGA configuration |
|
X1 ug U3 (buffer) |
DIFF_CLKIN_TOP_125_P |
125.000 ,XNUMX MHz |
LVDS |
L15 |
Ibabaw ug ubos nga sidsid |
| DIFF_CLKIN_TOP_125_N | K15 | ||||
| DIFF_CLKIN_BOT_125_P | AB17 | ||||
| DIFF_CLKIN_BOT_125_N | AB18 |
Off-Board Clock Input/Output
Ang development board adunay input ug output nga mga orasan nga mahimong ipadpad sa board. Ang mga orasan sa output mahimong maprograma sa lainlaing lebel ug mga sumbanan sa I/O sumala sa detalye sa aparato sa FPGA.
Ang talaan 2–11 naglista sa mga input sa orasan para sa development board.
Talaan 2–11. Off-Board Clock Inputs
|
Tinubdan |
Schematic Signal Ngalan |
I/O Estandard |
bagyo V E FPGA Pin
Numero |
Deskripsyon |
| SMA | CLKIN_SMA_P | LVDS | — | Input sa LVDS fan-out buffer. |
| CLKIN_SMA_N | LVDS | — | ||
| Samtec HSMC | HSMA_CLK_IN0 | 2.5-v | AB16 | Single-ended input gikan sa na-install nga HSMC cable o board. |
| Samtec HSMC | HSMA_CLK_IN_P1 | LVDS/2.5-V | AB14 | LVDS input gikan sa na-install nga HSMC cable o board. Mahimo usab nga suportahan ang 2x LVTTL input. |
| HSMA_CLK_IN_N1 | LVDS/LVTTL | AC14 | ||
| Samtec HSMC | HSMA_CLK_IN_P2 | LVDS/LVTTL | Y15 | LVDS input gikan sa na-install nga HSMC cable o board. Mahimo usab nga suportahan ang 2x LVTTL input. |
| HSMA_CLK_IN_N2 | LVDS/LVTTL | AA15 |
Ang talaan 2–12 naglista sa mga output sa orasan para sa development board.
Talaan 2–12. Off-Board Clock Outputs
|
Tinubdan |
Schematic Signal Ngalan |
I/O Estandard |
bagyo V E FPGA Pin
Numero |
Deskripsyon |
| Samtec HSMC | HSMA_CLK_OUT0 | 2.5V CMOS | AJ14 | FPGA CMOS output (o GPIO) |
| Samtec HSMC | HSMA_CLK_OUT_P1 | LVDS/2.5V CMOS | AE22 | LVDS nga output. Mahimo usab nga suportahan ang 2x CMOS output. |
| HSMA_CLK_OUT_N1 | LVDS/2.5V CMOS | AF23 | ||
| Samtec HSMC | HSMA_CLK_OUT_P2 | LVDS/2.5V CMOS | AG23 | LVDS nga output. Mahimo usab nga suportahan ang 2x CMOS output. |
| HSMA_CLK_OUT_N2 | LVDS/2.5V CMOS | AH22 | ||
| SMA | CLKOUT_SMA | 2.5V CMOS | F9 | FPGA CMOS output (o GPIO) |
Kinatibuk-ang User Input/Output
Kini nga seksyon naghulagway sa user I/O interface ngadto sa FPGA, lakip ang mga push button, DIP switch, LEDs, ug karakter LCD.
Mga Push Button nga Gitakda sa Gumagamit
Ang development board naglakip sa tulo ka user-defined push buttons. Para sa impormasyon sa sistema ug luwas nga pag-reset sa mga push button, tan-awa ang “Setup Elements” sa pahina 2–16. Ang mga reference sa board nga S5, S6, S7, ug S8 maoy mga push button para sa pagkontrolar sa mga disenyo sa FPGA nga nag-load sa Cyclone VE FPGA device. Kung imong pug-on ug pugngan ang switch, ang pin sa aparato gitakda sa logic 0; sa dihang imong buhian ang switch, ang device pin gibutang sa logic 1. Walay board-specific functions alang niining mga general user push buttons.
Ang talaan 2–13 naglista sa gitakda sa user nga push button schematic nga mga ngalan sa signal ug sa ilang katugbang nga Cyclone VE FPGA pin number.
Talaan 2–13. Gitakda sa Gumagamit nga Push Button Schematic Signal Names ug Functions
| Board Reperensya | Usa ka eskematiko Signal Ngalan | Bagyo VE FPGA Pin Numero | I/O Estandard |
| S5 | USER_PB0 | AB12 | 2.5-v |
| S6 | USER_PB1 | AB13 | 2.5-v |
| S7 | USER_PB2 | AF13 | 2.5-v |
| S8 | USER_PB3 | AG12 | 2.5-v |
DIP Switch nga Gitakda sa Gumagamit
Ang reference sa board nga SW3 usa ka four-pin DIP switch. Kini nga switch kay user-defined ug naghatag og dugang nga FPGA input control. Kung ang switch naa sa OFF nga posisyon, usa ka logic 1 ang gipili. Kung ang switch naa sa posisyon nga ON, usa ka logic 0 ang gipili. Walay board-specific function alang niini nga switch.
Ang talaan 2–14 naglista sa mga ngalan sa signal sa eskematiko sa switch sa DIP nga gitakda sa user ug sa ilang katugbang nga mga numero sa pin sa Cyclone VE FPGA.
Talaan 2–14. Gitakda sa Gumagamit nga DIP Switch Schematic Signal Names ug Functions
| Board Reperensya | Usa ka eskematiko Signal Ngalan | Bagyo VE FPGA Pin Numero | I/O Estandard |
| S5 | USER_PB0 | AB12 | 2.5-v |
| S6 | USER_PB1 | AB13 | 2.5-v |
| S7 | USER_PB2 | AF13 | 2.5-v |
| S8 | USER_PB3 | AG12 | 2.5-v |
Mga LED nga Gitakda sa Gumagamit
Ang development board naglakip sa general ug HSMC user-defined LEDs. Kini nga seksyon naghulagway sa tanang mga LED nga gitakda sa user. Para sa impormasyon sa espesipiko sa board o status LEDs, tan-awa ang “Status Elements” sa pahina 2–15.
Kinatibuk-ang mga LED
Ang mga reperensiya sa board D28 hangtod sa D31 upat ka mga LED nga gitakda sa gumagamit. Ang kahimtang ug mga signal sa pag-debug gipadagan sa mga LED gikan sa mga disenyo nga gikarga sa Bagyo V E FPGA. Ang pagdrayb og logic 0 sa I/O port mopalong sa LED samtang magdrayb og logic 1 mopalong sa LED. Walay board-specific functions alang niini nga mga LEDs.
Ang talaan 2–15 naglista sa kinatibuk-ang LED schematic signal nga mga ngalan ug ang ilang katugbang nga Cyclone VE FPGA pin number.
Talaan 2–15. Kinatibuk-ang LED Schematic Signal Ngalan ug Function
| Board Reperensya | Usa ka eskematiko Ngalan sa Signal | Bagyo V E FPGA Numero sa Pin | I/O Estandard |
| D28 | USER_LED0 | AK3 | 2.5-v |
| D29 | USER_LED1 | AJ4 | 2.5-v |
| D30 | USER_LED2 | AJ5 | 2.5-v |
| D31 | USER_LED3 | AK6 | 2.5-v |
HSMC LEDs
Ang mga reperensiya sa board D20 ug D21 maoy mga LED para sa HSMC port. Walay boardspecific functions alang sa HSMC LEDs. Ang mga LED gimarkahan nga TX ug RX, ug gituyo aron ipakita ang pagdagayday sa datos padulong ug gikan sa konektado nga mga kard sa anak nga babaye. Ang mga LED gimaneho sa Cyclone V E FPGA device.
Ang talaan 2–16 naglista sa HSMC LED schematic signal names ug sa ilang katugbang nga Cyclone VE FPGA pin number.
Talaan 2–16. HSMC LED Schematic Signal Ngalan ug Function
| Board Reperensya | Usa ka eskematiko Ngalan sa Signal | Bagyo VE FPGA Pin Numero | I/O Estandard |
| D1 | HSMC_RX_LED | AH12 | 2.5-v |
| D2 | HSMC_TX_LED | AH11 | 2.5-v |
LCD nga karakter
Ang development board naglakip sa usa ka 14-pin 0.1″ pitch dual-row header nga nag-interface sa 2 line × 16 character nga Lumex character LCD. Ang karakter nga LCD adunay 14-pin nga sudlanan nga direkta nga nag-mount sa 14-pin nga header sa board, aron dali kini matangtang alang sa pag-access sa mga sangkap sa ilawom sa display. Mahimo usab nimo gamiton ang header alang sa pag-debug o uban pang mga katuyoan.
Ang talaan 2–17 nag-summarize sa karakter nga mga assignment sa LCD pin. Ang mga ngalan sa signal ug direksyon kay relatibo sa Cyclone VE FPGA device.
Talaan 2–17. Character LCD Pin Assignment, Schematic Signal Names, ug Functions
| Board Reperensya (J14) | Ngalan sa Signal nga Schematic | Bagyo V E FPGA Numero sa Pin | I/O Estandard | Deskripsyon |
| 7 | LCD_DATA0 | AJ7 | 2.5-v | LCD data bus |
| 8 | LCD_DATA1 | AK7 | 2.5-v | LCD data bus |
| 9 | LCD_DATA2 | AJ8 | 2.5-v | LCD data bus |
| 10 | LCD_DATA3 | AK8 | 2.5-v | LCD data bus |
| 11 | LCD_DATA4 | AF9 | 2.5-v | LCD data bus |
| 12 | LCD_DATA5 | AG9 | 2.5-v | LCD data bus |
| 13 | LCD_DATA6 | AH9 | 2.5-v | LCD data bus |
| 14 | LCD_DATA7 | AJ9 | 2.5-v | LCD data bus |
Talaan 2–17. Character LCD Pin Assignment, Schematic Signal Names, ug Functions
| Board Reperensya (J14) | Ngalan sa Signal nga Schematic | Bagyo V E FPGA Numero sa Pin | I/O Estandard | Deskripsyon |
| 4 | LCD_D_Cn | AK11 | 2.5-v | LCD data o sugo pagpili |
| 5 | LCD_WEn | AK10 | 2.5-v | Makahimo sa pagsulat sa LCD |
| 6 | LCD_CSn | AJ12 | 2.5-v | Pagpili sa LCD chip |
Ang talaan 2–18 naglista sa mga depinisyon sa LCD pin, ug usa ka kinutlo gikan sa Lumex data sheet.
Talaan 2–18. Mga Kahulugan ug Mga Kahulugan sa LCD Pin
| Pin Numero | Simbolo | Ang-ang | Kalihokan | |
| 1 | VDD | — |
suplay sa kuryente |
5 V |
| 2 | VSS | — | GND (0 V) | |
| 3 | V0 | — | Alang sa LCD drive | |
|
4 |
RS |
H/L |
Register pilia ang signal H: Data input
L: Instruksyon nga input |
|
| 5 | R/W | H/L | H: Gibasa ang datos (module ngadto sa MPU)
L: Pagsulat sa datos (MPU ngadto sa module) |
|
| 6 | E | H, H hangtod L | Makapahimo | |
| 7–14 | DB0–DB7 | H/L | Data bus—software nga mapili nga 4-bit o 8-bit mode | |
Para sa dugang nga impormasyon sama sa timing, mga mapa sa karakter, mga giya sa interface, ug uban pang may kalabutan nga dokumentasyon, bisitaha www.lumex.com.
Debug Header
Kini nga development board naglakip sa duha ka 2×8 debug header alang sa debug nga mga katuyoan. Ang ruta sa FPGA I/Os direkta sa header para sa pagsulay sa disenyo, pag-debug, o dali nga pag-verify.
Ang talaan 2–19 nag-summarize sa debug header pin assignments, signal names, ug functions.
Talaan 2–19. Debug Header Pin Assignment, Schematic Signal Names, ug Functions (Bahin 1 sa 2)
| Board Reperensya | Schematic Signal Ngalan | Bagyo V E FPGA Numero sa Pin | I/O Estandard | Deskripsyon |
| Debug Ulo (J15) | ||||
| 1 | HEADER_D0 | H21 | 1.5-v | Ang single-ended nga signal para lang sa mga katuyoan sa pag-debug |
| 5 | HEADER_D1 | G21 | 1.5-v | Ang single-ended nga signal para lang sa mga katuyoan sa pag-debug |
| 9 | HEADER_D2 | G22 | 1.5-v | Ang single-ended nga signal para lang sa mga katuyoan sa pag-debug |
| 13 | HEADER_D3 | E26 | 1.5-v | Ang single-ended nga signal para lang sa mga katuyoan sa pag-debug |
| 4 | HEADER_D4 | E25 | 1.5-v | Ang single-ended nga signal para lang sa mga katuyoan sa pag-debug |
| 8 | HEADER_D5 | C27 | 1.5-v | Ang single-ended nga signal para lang sa mga katuyoan sa pag-debug |
| 12 | HEADER_D6 | C26 | 1.5-v | Ang single-ended nga signal para lang sa mga katuyoan sa pag-debug |
Talaan 2–19. Debug Header Pin Assignment, Schematic Signal Names, ug Functions (Bahin 2 sa 2)
| Board Reperensya | Schematic Signal Ngalan | Bagyo V E FPGA Numero sa Pin | I/O Estandard | Deskripsyon |
| 16 | HEADER_D7 | B27 | 1.5-v | Ang single-ended nga signal para lang sa mga katuyoan sa pag-debug |
| Debug Ulo (J16) | ||||
| 1 ug 2 | HEADER_P0 ug HEADER_N0 | H25 ug H26 | 2.5-v | Mga pseudo-differential nga signal para lang sa mga katuyoan sa pag-debug |
| 3 ug 4 | HEADER_P1 ug
HEADER_N1 |
P20 ug N20 | 2.5-v | Mga pseudo-differential nga signal para lang sa mga katuyoan sa pag-debug |
| 7 ug 8 | HEADER_P2 ug HEADER_N2 | j22 ug j23 | 2.5-v | Mga pseudo-differential nga signal para lang sa mga katuyoan sa pag-debug |
| 9 ug 10 | HEADER_P3 ug HEADER_N3 | D28 ug D29 | 2.5-v | Mga pseudo-differential nga signal para lang sa mga katuyoan sa pag-debug |
| 13 ug 14 | HEADER_P4 ug HEADER_N4 | E27 ug D27 | 2.5-v | Mga pseudo-differential nga signal para lang sa mga katuyoan sa pag-debug |
| 15 ug 16 | HEADER_P5 ug HEADER_N5 | H24 ug J25 | 2.5-v | Mga pseudo-differential nga signal para lang sa mga katuyoan sa pag-debug |
Mga sangkap ug mga Interface
Kini nga seksyon naghulagway sa mga pantalan sa komunikasyon sa development board ug mga interface card kalabot sa Cyclone VE FPGA device. Gisuportahan sa development board ang mosunod nga mga pantalan sa komunikasyon:
- RS-232 Serial nga UART
- 10/100/1000 Ethernet
- HSMC
- USB UART
10/100/1000 Ethernet
Ang development board nagsuporta sa duha ka 10/100/1000 base-T Ethernet gamit ang duha ka eksternal nga Marvell 88E1111 PHY ug Altera Triple-Speed Ethernet MegaCore MAC function. Ang PHY-to-MAC interface naggamit ug RGMII interface. Ang MAC function kinahanglang ihatag sa FPGA para sa kasagarang networking applications. Ang Marvell 88E1111 PHY naggamit sa 2.5-V ug 1.0-V nga mga riles sa kuryente ug nanginahanglan usa ka 25-MHz nga reperensya nga orasan nga gimaneho gikan sa usa ka gipahinungod nga oscillator. Ang PHY nag-interface sa usa ka RJ45 nga modelo nga adunay internal magnetics nga mahimong magamit sa pagmaneho sa mga linya sa tumbaga nga adunay trapiko sa Ethernet.
Ang Figure 2–7 nagpakita sa interface sa RGMII tali sa FPGA (MAC) ug Marvell 88E1111 PHY.
Hulagway 2–7. RGMII Interface tali sa FPGA (MAC) ug Marvell 88E1111 PHY
Ang talaan 2–20 naglista sa Ethernet PHY interface pin nga mga assignment
Talaan 2–20. Ethernet PHY Pin Assignment, Signal Names and Functions (Bahin 1 sa 3)
| Board Reperensya | Schematic Signal Ngalan | Bagyo V E FPGA Numero sa Pin | I/O Estandard | Deskripsyon |
| 16 | HEADER_D7 | B27 | 1.5-v | Ang single-ended nga signal para lang sa mga katuyoan sa pag-debug |
| Debug Ulo (J16) | ||||
| 1 ug 2 | HEADER_P0 ug HEADER_N0 | H25 ug H26 | 2.5-v | Mga pseudo-differential nga signal para lang sa mga katuyoan sa pag-debug |
| 3 ug 4 | HEADER_P1 ug
HEADER_N1 |
P20 ug N20 | 2.5-v | Mga pseudo-differential nga signal para lang sa mga katuyoan sa pag-debug |
| 7 ug 8 | HEADER_P2 ug HEADER_N2 | j22 ug j23 | 2.5-v | Mga pseudo-differential nga signal para lang sa mga katuyoan sa pag-debug |
| 9 ug 10 | HEADER_P3 ug HEADER_N3 | D28 ug D29 | 2.5-v | Mga pseudo-differential nga signal para lang sa mga katuyoan sa pag-debug |
| 13 ug 14 | HEADER_P4 ug HEADER_N4 | E27 ug D27 | 2.5-v | Mga pseudo-differential nga signal para lang sa mga katuyoan sa pag-debug |
| 15 ug 16 | HEADER_P5 ug HEADER_N5 | H24 ug J25 | 2.5-v | Mga pseudo-differential nga signal para lang sa mga katuyoan sa pag-debug |
Talaan 2–20. Ethernet PHY Pin Assignment, Signal Names and Functions (Bahin 2 sa 3)
| Board Reperensya | Usa ka eskematiko Signal Ngalan | Bagyo V E FPGA Numero sa Pin | I/O Estandard | Deskripsyon |
| 33 | ENETA_MDI_P1 | — | 2.5-V CMOS | Interface nga nagsalig sa media |
| 34 | ENETA_MDI_N1 | — | 2.5-V CMOS | Interface nga nagsalig sa media |
| 39 | ENETA_MDI_P2 | — | 2.5-V CMOS | Interface nga nagsalig sa media |
| 41 | ENETA_MDI_N2 | — | 2.5-V CMOS | Interface nga nagsalig sa media |
| 42 | ENETA_MDI_P3 | — | 2.5-V CMOS | Interface nga nagsalig sa media |
| 43 | ENETA_MDI_N3 | — | 2.5-V CMOS | Interface nga nagsalig sa media |
| Ethernet PHY B (U11) | ||||
| 8 | ENETB_GTX_CLK | E28 | 2.5-V CMOS | 125-MHz RGMII nagpadala orasan |
| 23 | ENETB_INTN | K22 | 2.5-V CMOS | Ang pagdumala sa bus nahunong |
| 60 | ENETB_LED_DUPLEX | — | 2.5-V CMOS | Duplex o bangga LED. Wala gigamit |
| 70 | ENETB_LED_DUPLEX | — | 2.5-V CMOS | Duplex o bangga LED. Wala gigamit |
| 76 | ENETB_LED_LINK10 | — | 2.5-V CMOS | 10-Mb link nga LED |
| 74 | ENETB_LED_LINK100 | — | 2.5-V CMOS | 100-Mb link nga LED |
| 73 | ENETB_LED_LINK1000 | — | 2.5-V CMOS | 1000-Mb link nga LED |
| 58 | ENETB_LED_RX | — | 2.5-V CMOS | RX data aktibo nga LED |
| 69 | ENETB_LED_RX | — | 2.5-V CMOS | RX data aktibo nga LED |
| 68 | ENETB_LED_TX | — | 2.5-V CMOS | TX data aktibo nga LED |
| 25 | ENETB_MDC | A29 | 2.5-V CMOS | Pagdumala sa orasan sa datos sa bus |
| 24 | ENETB_MDIO | L23 | 2.5-V CMOS | Data sa pagdumala sa bus |
| 28 | ENETB_RESETN | M21 | 2.5-V CMOS | Pag-reset sa device |
| 2 | ENETB_RX_CLK | R23 | 2.5-V CMOS | RGMII makadawat orasan |
| 95 | ENETB_RX_D0 | F25 | 2.5-V CMOS | RGMII nakadawat data bus |
| 92 | ENETB_RX_D1 | F26 | 2.5-V CMOS | RGMII nakadawat data bus |
| 93 | ENETB_RX_D2 | R20 | 2.5-V CMOS | RGMII nakadawat data bus |
| 91 | ENETB_RX_D3 | T21 | 2.5-V CMOS | RGMII nakadawat data bus |
| 94 | ENETB_RX_DV | L24 | 2.5-V CMOS | Ang RGMII nakadawat og datos nga balido |
| 11 | ENETB_TX_D0 | F29 | 2.5-V CMOS | Ang RGMII nagpadala sa data bus |
| 12 | ENETB_TX_D1 | D30 | 2.5-V CMOS | Ang RGMII nagpadala sa data bus |
| 14 | ENETB_TX_D2 | C30 | 2.5-V CMOS | Ang RGMII nagpadala sa data bus |
| 16 | ENETB_TX_D3 | F28 | 2.5-V CMOS | Ang RGMII nagpadala sa data bus |
| 9 | ENETB_TX_EN | B29 | 2.5-V CMOS | RGMII transmit makahimo |
| 55 | ENETB_XTAL_25MHZ | — | 2.5-V CMOS | 25-MHz RGMII nagpadala orasan |
| 29 | ENETB_MDI_P0 | — | 2.5-V CMOS | Interface nga nagsalig sa media |
| 31 | ENETB_MDI_N0 | — | 2.5-V CMOS | Interface nga nagsalig sa media |
| 33 | ENETB_MDI_P1 | — | 2.5-V CMOS | Interface nga nagsalig sa media |
| 34 | ENETB_MDI_N1 | — | 2.5-V CMOS | Interface nga nagsalig sa media |
| 39 | ENETB_MDI_P2 | — | 2.5-V CMOS | Interface nga nagsalig sa media |
| 41 | ENETB_MDI_N2 | — | 2.5-V CMOS | Interface nga nagsalig sa media |
Talaan 2–20. Ethernet PHY Pin Assignment, Signal Names and Functions (Bahin 3 sa 3)
| Board Reperensya | Usa ka eskematiko Signal Ngalan | Bagyo V E FPGA Numero sa Pin | I/O Estandard | Deskripsyon |
| 42 | ENETB_MDI_P3 | — | 2.5-V CMOS | Interface nga nagsalig sa media |
| 43 | ENETB_MDI_N3 | — | 2.5-V CMOS | Interface nga nagsalig sa media |
HSMC
- Ang development board nagsuporta sa HSMC interface. Ang HSMC interface nagsuporta sa usa ka bug-os nga SPI4.2 interface (17 LVDS channels), tulo ka input ug output nga mga orasan, ingon man sa JTAG ug mga signal sa SMB. Ang LVDS channels mahimong gamiton para sa CMOS signaling o LVDS.
- Ang HSMC usa ka Altera-developed open specification, nga nagtugot kanimo sa pagpalapad sa functionality sa development board pinaagi sa pagdugang sa daughtercards (HSMCs).
- Para sa dugang nga impormasyon bahin sa HSMC specification sama sa signaling standards, signal integrity, compatible connectors, ug mekanikal nga impormasyon, tan-awa ang High Speed Mezzanine Card (HSMC) Specification manual.
- Ang HSMC connector adunay kinatibuk-an nga 172 ka mga pin, lakip ang 120 ka signal pin, 39 ka power pin, ug 13 ka ground pin. Ang ground pins nahimutang taliwala sa duha ka laray sa signal ug power pin, nga nagsilbing taming ug reference. Ang HSMC host connector gibase sa 0.5 mm-pitch QSH/QTH nga pamilya sa high-speed, board-to-board connectors gikan sa Samtec. Adunay tulo ka mga bangko niini nga connector. Gitangtang sa Bank 1 ang matag ikatulo nga pin sama sa gihimo sa serye sa QSH-DP/QTH-DP. Ang bangko 2 ug bangko 3 adunay tanan nga mga pin nga gipuy-an sama sa gibuhat sa serye sa QSH/QTH. Tungod kay ang Cyclone V E FPGA development board dili transceiver board, ang transceiver pins sa HSMC dili konektado sa Cyclone V E FPGA device.
Ang Figure 2–8 nagpakita sa kahikayan sa bangko sa mga signal nga may kalabotan sa tulo ka bangko sa Samtec connector.
Hulagway 2–8. HSMC Signal ug Bank Diagram
Ang HSMC interface adunay programmable bi-directional I/O pins nga mahimong gamiton isip 2.5-V LVCMOS, nga 3.3-V LVTTL-compatible. Kini nga mga lagdok mahimo usab nga gamiton isip lain-laing mga differential I/O standards lakip na, apan dili limitado sa, LVDS, mini-LVDS, ug RSDS nga adunay hangtod sa 17 ka full-duplex channels.
Sama sa natala sa High Speed Mezzanine Card (HSMC) Specification manual, ang LVDS ug single-ended nga I/O nga mga sumbanan garantisado lamang nga mogana kon isagol sumala sa generic single-ended pin-out o generic differential pin-out.
Ang talaan 2–21 naglista sa HSMC interface pin assignments, signal names, ug functions.
Talaan 2–21. HSMC Interface Pin Assignment, Schematic Signal Names, ug Functions (Bahin 1 sa 3)
| Board Reperensya (J7) |
Usa ka eskematiko Signal Ngalan |
bagyo V E FPGA Pin
Numero |
I/O Estandard |
Deskripsyon |
| 33 | HSMC_SDA | AB22 | 2.5-V CMOS | Pagdumala sa serial data |
| 34 | HSMC_SCL | AC22 | 2.5-V CMOS | Pagdumala sa serial clock |
| 35 | JTAG_TCK | AC7 | 2.5-V CMOS | JTAG signal sa orasan |
| 36 | HSMC_JTAG_TMS | — | 2.5-V CMOS | JTAG mode pagpili signal |
| 37 | HSMC_JTAG_TDO | — | 2.5-V CMOS | JTAG data output |
| 38 | JTAC_FPGA_TDO_RETIMER | — | 2.5-V CMOS | JTAG data input |
| 39 | HSMC_CLK_OUT0 | AJ14 | 2.5-V CMOS | Gipahinungod nga orasan sa CMOS |
| 40 | HSMC_CLK_IN0 | AB16 | 2.5-V CMOS | Gipahinungod nga CMOS nga orasan sa |
| 41 | HSMC_D0 | AH10 | 2.5-V CMOS | Gipahinungod nga CMOS I/O bit 0 |
| 42 | HSMC_D1 | AJ10 | 2.5-V CMOS | Gipahinungod nga CMOS I/O bit 1 |
| 43 | HSMC_D2 | Y13 | 2.5-V CMOS | Gipahinungod nga CMOS I/O bit 2 |
| 44 | HSMC_D3 | AA14 | 2.5-V CMOS | Gipahinungod nga CMOS I/O bit 3 |
| 47 | HSMC_TX_D_P0 | AK27 | LVDS o 2.5-V | LVDS TX bit 0 o CMOS bit 4 |
| 48 | HSMC_RX_D_P0 | Y16 | LVDS o 2.5-V | LVDS RX bit 0 o CMOS bit 5 |
| 49 | HSMC_TX_D_N0 | AK28 | LVDS o 2.5-V | LVDS TX bit 0n o CMOS bit 6 |
| 50 | HSMC_RX_D_N0 | AA26 | LVDS o 2.5-V | LVDS RX bit 0n o CMOS bit 7 |
| 53 | HSMC_TX_D_P1 | AJ27 | LVDS o 2.5-V | LVDS TX bit 1 o CMOS bit 8 |
| 54 | HSMC_RX_D_P1 | Y17 | LVDS o 2.5-V | LVDS RX bit 1 o CMOS bit 9 |
| 55 | HSMC_TX_D_N1 | AK26 | LVDS o 2.5-V | LVDS TX bit 1n o CMOS bit 10 |
| 56 | HSMC_RX_D_N1 | Y18 | LVDS o 2.5-V | LVDS RX bit 1n o CMOS bit 11 |
| 59 | HSMC_TX_D_P2 | AG26 | LVDS o 2.5-V | LVDS TX bit 2 o CMOS bit 12 |
| 60 | HSMC_RX_D_P2 | AA18 | LVDS o 2.5-V | LVDS RX bit 2 o CMOS bit 13 |
| 61 | HSMC_TX_D_N2 | AH26 | LVDS o 2.5-V | LVDS TX bit 2n o CMOS bit 14 |
| 62 | HSMC_RX_D_N2 | AA19 | LVDS o 2.5-V | LVDS RX bit 2n o CMOS bit 15 |
| 65 | HSMC_TX_D_P3 | AJ25 | LVDS o 2.5-V | LVDS TX bit 3 o CMOS bit 16 |
| 66 | HSMC_RX_D_P3 | Y20 | LVDS o 2.5-V | LVDS RX bit 3 o CMOS bit 17 |
| 67 | HSMC_TX_D_N3 | AK25 | LVDS o 2.5-V | LVDS TX bit 3n o CMOS bit 18 |
| 68 | HSMC_RX_D_N3 | AA20 | LVDS o 2.5-V | LVDS RX bit 3n o CMOS bit 19 |
| 71 | HSMC_TX_D_P4 | AH24 | LVDS o 2.5-V | LVDS TX bit 4 o CMOS bit 20 |
Talaan 2–21. HSMC Interface Pin Assignment, Schematic Signal Names, ug Functions (Bahin 2 sa 3)
| Board Reperensya (J7) |
Usa ka eskematiko Signal Ngalan |
bagyo V E FPGA Pin
Numero |
I/O Estandard |
Deskripsyon |
| 72 | HSMC_RX_D_P4 | AA21 | LVDS o 2.5-V | LVDS RX bit 4 o CMOS bit 21 |
| 73 | HSMC_TX_D_N4 | AJ24 | LVDS o 2.5-V | LVDS TX bit 4n o CMOS bit 22 |
| 74 | HSMC_RX_D_N4 | AB21 | LVDS o 2.5-V | LVDS RX bit 4n o CMOS bit 23 |
| 77 | HSMC_TX_D_P5 | AH21 | LVDS o 2.5-V | LVDS TX bit 5 o CMOS bit 24 |
| 78 | HSMC_RX_D_P5 | AB19 | LVDS o 2.5-V | LVDS RX bit 5 o CMOS bit 25 |
| 79 | HSMC_TX_D_N5 | AJ22 | LVDS o 2.5-V | LVDS TX bit 5n o CMOS bit 26 |
| 80 | HSMC_RX_D_N5 | AC19 | LVDS o 2.5-V | LVDS RX bit 5n o CMOS bit 27 |
| 83 | HSMC_TX_D_P6 | AJ23 | LVDS o 2.5-V | LVDS TX bit 6 o CMOS bit 28 |
| 84 | HSMC_RX_D_P6 | AC21 | LVDS o 2.5-V | LVDS RX bit 6 o CMOS bit 29 |
| 85 | HSMC_TX_D_N6 | AK23 | LVDS o 2.5-V | LVDS TX bit 6n o CMOS bit 30 |
| 86 | HSMC_RX_D_N6 | AD20 | LVDS o 2.5-V | LVDS RX bit 6n o CMOS bit 31 |
| 89 | HSMC_TX_D_P7 | AK21 | LVDS o 2.5-V | LVDS TX bit 7 o CMOS bit 32 |
| 90 | HSMC_RX_D_P7 | AD19 | LVDS o 2.5-V | LVDS RX bit 7 o CMOS bit 33 |
| 91 | HSMC_TX_D_N7 | AK22 | LVDS o 2.5-V | LVDS TX bit 7n o CMOS bit 34 |
| 92 | HSMC_RX_D_N7 | AE20 | LVDS o 2.5-V | LVDS RX bit 7n o CMOS bit 35 |
| 95 | HSMC_CLK_OUT_P1 | AE22 | LVDS o 2.5-V | LVDS o CMOS clock out 1 o CMOS bit 36 |
| 96 | HSMC_CLK_IN_P1 | AB14 | LVDS o 2.5-V | LVDS o CMOS nga orasan sa 1 o CMOS bit 37 |
| 97 | HSMC_CLK_OUT_N1 | AF23 | LVDS o 2.5-V | LVDS o CMOS clock out 1 o CMOS bit 38 |
| 98 | HSMC_CLK_IN_N1 | AC14 | LVDS o 2.5-V | LVDS o CMOS nga orasan sa 1 o CMOS bit 39 |
| 101 | HSMC_TX_D_P8 | AJ20 | LVDS o 2.5-V | LVDS TX bit 8 o CMOS bit 40 |
| 102 | HSMC_RX_D_P8 | AF21 | LVDS o 2.5-V | LVDS RX bit 8 o CMOS bit 41 |
| 103 | HSMC_TX_D_N8 | AK20 | LVDS o 2.5-V | LVDS TX bit 8n o CMOS bit 42 |
| 104 | HSMC_RX_D_N8 | AG22 | LVDS o 2.5-V | LVDS RX bit 8n o CMOS bit 43 |
| 107 | HSMC_TX_D_P9 | AJ19 | LVDS o 2.5-V | LVDS TX bit 9 o CMOS bit 44 |
| 108 | HSMC_RX_D_P9 | AF20 | LVDS o 2.5-V | LVDS RX bit 9 o CMOS bit 45 |
| 109 | HSMC_TX_D_N9 | AK18 | LVDS o 2.5-V | LVDS TX bit 9n o CMOS bit 46 |
| 110 | HSMC_RX_D_N9 | AG21 | LVDS o 2.5-V | LVDS RX bit 9n o CMOS bit 47 |
| 113 | HSMC_TX_D_P10 | AJ17 | LVDS o 2.5-V | LVDS TX bit 10 o CMOS bit 48 |
| 114 | HSMC_RX_D_P10 | AF18 | LVDS o 2.5-V | LVDS RX bit 10 o CMOS bit 49 |
| 115 | HSMC_TX_D_N10 | AJ18 | LVDS o 2.5-V | LVDS TX bit 10n o CMOS bit 50 |
| 116 | HSMC_RX_D_N10 | AF19 | LVDS o 2.5-V | LVDS RX bit 10n o CMOS bit 51 |
| 119 | HSMC_TX_D_P11 | AK25 | LVDS o 2.5-V | LVDS TX bit 11 o CMOS bit 52 |
| 120 | HSMC_RX_D_P11 | AG18 | LVDS o 2.5-V | LVDS RX bit 11 o CMOS bit 53 |
| 121 | HSMC_TX_D_N11 | AG24 | LVDS o 2.5-V | LVDS TX bit 11n o CMOS bit 54 |
| 122 | HSMC_RX_D_N11 | AG19 | LVDS o 2.5-V | LVDS RX bit 11n o CMOS bit 55 |
| 125 | HSMC_TX_D_P12 | AH19 | LVDS o 2.5-V | LVDS TX bit 12 o CMOS bit 56 |
| 126 | HSMC_RX_D_P12 | AK16 | LVDS o 2.5-V | LVDS RX bit 12 o CMOS bit 57 |
| 127 | HSMC_TX_D_N12 | AH20 | LVDS o 2.5-V | LVDS TX bit 12n o CMOS bit 58 |
Talaan 2–21. HSMC Interface Pin Assignment, Schematic Signal Names, ug Functions (Bahin 3 sa 3)
| Board Reperensya (J7) |
Usa ka eskematiko Signal Ngalan |
bagyo V E FPGA Pin
Numero |
I/O Estandard |
Deskripsyon |
| 128 | HSMC_RX_D_N12 | AK17 | LVDS o 2.5-V | LVDS RX bit 12n o CMOS bit 59 |
| 131 | HSMC_TX_D_P13 | AG17 | LVDS o 2.5-V | LVDS TX bit 13 o CMOS bit 60 |
| 132 | HSMC_RX_D_P13 | AF16 | LVDS o 2.5-V | LVDS RX bit 13 o CMOS bit 61 |
| 133 | HSMC_TX_D_N13 | AH17 | LVDS o 2.5-V | LVDS TX bit 13n o CMOS bit 62 |
| 134 | HSMC_RX_D_N13 | AG16 | LVDS o 2.5-V | LVDS RX bit 13n o CMOS bit 63 |
| 137 | HSMC_TX_D_P14 | AJ15 | LVDS o 2.5-V | LVDS TX bit 14 o CMOS bit 64 |
| 138 | HSMC_RX_D_P14 | AE16 | LVDS o 2.5-V | LVDS RX bit 14 o CMOS bit 65 |
| 139 | HSMC_TX_D_N14 | AK15 | LVDS o 2.5-V | LVDS TX bit 14n o CMOS bit 66 |
| 140 | HSMC_RX_D_N14 | AF15 | LVDS o 2.5-V | LVDS RX bit 14n o CMOS bit 67 |
| 143 | HSMC_TX_D_P15 | AH14 | LVDS o 2.5-V | LVDS TX bit 15 o CMOS bit 68 |
| 144 | HSMC_RX_D_P15 | AD17 | LVDS o 2.5-V | LVDS RX bit 15 o CMOS bit 69 |
| 145 | HSMC_TX_D_N15 | AH15 | LVDS o 2.5-V | LVDS TX bit 15n o CMOS bit 70 |
| 146 | HSMC_RX_D_N15 | AE17 | LVDS o 2.5-V | LVDS RX bit 15n o CMOS bit 71 |
| 149 | HSMC_TX_D_P16 | AE15 | LVDS o 2.5-V | LVDS TX bit 16 o CMOS bit 72 |
| 150 | HSMC_RX_D_P16 | AD18 | LVDS o 2.5-V | LVDS RX bit 16 o CMOS bit 73 |
| 151 | HSMC_TX_D_N16 | AF14 | LVDS o 2.5-V | LVDS TX bit 16n o CMOS bit 74 |
| 152 | HSMC_RX_D_N16 | AE18 | LVDS o 2.5-V | LVDS RX bit 16n o CMOS bit 75 |
| 155 | HSMC_CLK_OUT_P2 | AG23 | LVDS o 2.5-V | LVDS o CMOS clock out 2 o CMOS bit 76 |
| 156 | HSMC_CLK_IN_P2 | Y15 | LVDS o 2.5-V | LVDS o CMOS nga orasan sa 2 o CMOS bit 77 |
| 157 | HSMC_CLK_OUT_N2 | AH22 | LVDS o 2.5-V | LVDS o CMOS clock out 2 o CMOS bit 78 |
| 158 | HSMC_CLK_IN_N2 | AA15 | LVDS o 2.5-V | LVDS o CMOS nga orasan sa 2 o CMOS bit 79 |
| 160 | HSMC_PRSNTn | AK5 | 2.5-V CMOS | Namatikdan ang presensya sa pantalan sa HSMC |
RS-232 Serial nga UART
Usa ka babaye nga angled DSUB 9-pin connector uban sa usa ka pagsuporta sa RS-232 transceiver naghatag suporta alang sa pagpatuman sa usa ka standard RS-232 serial UART channel niini nga board. Ang konektor adunay parehas nga mga pinout ingon usa ka aparato sa terminal sa datos ug nanginahanglan lamang usa ka standard nga kable (wala’y kinahanglan nga null modem alang sa interface sa PC). Usa ka gipahinungod nga level-shifting buffer gigamit sa paghubad tali sa LVTTL ug RS-232 nga lebel. Ang mga reperensiya sa board D23 ug D24 maoy mga serial UART LEDs nga nagdan-ag aron ipakita ang kalihokan sa RX ug TX.
Ang talaan 2–24 naglista sa RS-232 serial UART pin assignments, signal names, ug functions.
Ang mga ngalan sa signal ug tipo kay relatibo sa Cyclone VE FPGA sa termino sa I/O setting ug direksyon.
Talaan 2–22. RS-232 Serial UART Schematic Signal Names and Functions
| Board Reperensya (U20) | Usa ka eskematiko Signal Ngalan | Bagyo V E FPGA Numero sa Pin | I/O Estandard | Deskripsyon |
| 14 | UART_TXD | AB9 | 3.3-v | Ipadala ang datos |
| 15 | UART_RTS | AH6 | 3.3-v | Paghangyo nga ipadala |
Talaan 2–22. RS-232 Serial UART Schematic Signal Names and Functions
| Board Reperensya (U20) | Usa ka eskematiko Signal Ngalan | Bagyo V E FPGA Numero sa Pin | I/O Estandard | Deskripsyon |
| 16 | UART_RXD | AG6 | 3.3-v | Pagdawat datos |
| 13 | UART_CTS | AF8 | 3.3-v | Klaro nga ipadala |
USB-UART
Gisuportahan sa development board ang interface sa UART pinaagi sa USB connector gamit ang Silicon Labs CP2104 USB-to-UART bridge. Aron mapadali ang komunikasyon sa host sa CP2104, gikinahanglan nimo nga gamiton ang USB-to-UART bridge Virtual COM Port (VCP) drivers.
Ang mga driver sa VCP anaa sa: www.silabs.com/products/mcu/Pages/USBtoUARTBridgeVCPDrivers.aspx
Ang talaan 2–23 naglista sa mga assignment sa USB-UART pin, mga ngalan sa signal, ug mga gamit. Ang mga ngalan sa signal ug tipo kay relatibo sa Cyclone VE FPGA sa termino sa I/O setting ug direksyon
Talaan 2–23. USB-UART Schematic Signal Names ug Functions
| Board Reperensya (U20) | Usa ka eskematiko Signal Ngalan | Bagyo V E FPGA Numero sa Pin | I/O Estandard | Deskripsyon |
| 1 | USB_UART_RI | AD12 | 2.5-v | Ring indicator control input (aktibo ubos) |
| 24 | USB_UART_DCD | AD13 | 2.5-v | Ang data carrier nakamatikod sa kontrol nga input (aktibo ubos) |
| 22 | USB_UART_DSR | V12 | 2.5-v | Data set andam kontrol input (aktibo ubos) |
| 21 | USB_UART_RXD | AF10 | 2.5-v | Asynchronous nga data input (UART makadawat) |
| 19 | USB_UART_RTS | AE12 | 2.5-v | Andam nga magpadala sa kontrol nga output (aktibo ubos) |
| 12 | USB_UART_GPIO2 | AE13 | 2.5-v | Input o output nga ma-configure sa user. |
| 23 | USB_UART_DTR | AE10 | 2.5-v | Data terminal andam kontrol output (aktibo ubos) |
| 20 | USB_UART_TXD | W12 | 2.5-v | Asynchronous nga data output (UART transmit) |
| 18 | USB_UART_CTS | AJ1 | 2.5-v | Tin-aw aron ipadala ang control input (aktibo ubos) |
| 15 | USB_UART_SUSPENDn | — | 2.5-v | Ang pin kay ubos ang logic kung ang CP2104 naa sa USB suspend state. |
| 17 | USB_UART_SUSPEND | — | 2.5-v | Ang pin kay taas ang logic kung ang CP2104 naa sa USB suspend state. |
| 9 | USB_UART_RSTn | — | 2.5-v | Pag-reset sa device |
Memorya
Gihubit niini nga seksyon ang suporta sa interface sa memorya sa development board ug usab ang ilang mga ngalan sa signal, tipo, ug koneksyon nga may kalabotan sa Bagyo V E FPGA. Ang development board adunay mga mosunod nga memory interface:
- DDR3 SDRAM
- LPDDR2 SDRAM
- EEPROM
- Kadungan nga SRAM
- Duyog nga flash
Para sa dugang nga impormasyon bahin sa mga interface sa memorya, tan-awa ang mosunod nga mga dokumento:
- Seksyon sa Timing Analysis sa External Memory Interface Handbook.
- DDR, DDR2, ug DDR3 SDRAM Design Tutorials seksyon sa External Memory Interface Handbook.
DDR3 SDRAM
- Ang development board nagsuporta sa duha ka 16Mx16x8 ug duha ka 16Mx8x8 DDR3 SDRAM interface alang sa taas kaayo nga tulin nga sequential memory access.
- Ang 32-bit data bus naglangkob sa duha ka x16 device gamit ang soft memory controller (SMC) interface. Uban sa SMC, kini nga interface sa memorya nagdagan sa target nga frequency nga 300 MHz alang sa labing taas nga teoretikal nga bandwidth nga labaw sa 9.6 Gbps. Ang kinatas-ang frequency niini nga DDR3 device mao ang 800 MHz nga adunay CAS latency nga 11.
- Ang talaan 2–24 naglista sa mga assignment sa DDR3 pin, mga ngalan sa signal, ug mga gimbuhaton. Ang mga ngalan ug tipo sa signal kay relatibo sa Cyclone VE FPGA sa termino sa setting ug direksyon sa I/O.
Talaan 2–24. DDR3 Device Pin Assignment, Schematic Signal Names, ug Functions (Bahin 1 sa 4)
| Board Reperensya | Usa ka eskematiko Signal Ngalan | Bagyo V E FPGA Numero sa Pin | I/O Estandard | Deskripsyon |
| DDR3 x16 (U8) | ||||
| N3 | DDR3_A0 | A16 | 1.5-V SSTL nga Klase I | Address bus |
| P7 | DDR3_A1 | G23 | 1.5-V SSTL nga Klase I | Address bus |
| P3 | DDR3_A2 | E21 | 1.5-V SSTL nga Klase I | Address bus |
| N2 | DDR3_A3 | E22 | 1.5-V SSTL nga Klase I | Address bus |
| P8 | DDR3_A4 | A20 | 1.5-V SSTL nga Klase I | Address bus |
| P2 | DDR3_A5 | A26 | 1.5-V SSTL nga Klase I | Address bus |
| R8 | DDR3_A6 | A15 | 1.5-V SSTL nga Klase I | Address bus |
| R2 | DDR3_A7 | B26 | 1.5-V SSTL nga Klase I | Address bus |
| T8 | DDR3_A8 | H17 | 1.5-V SSTL nga Klase I | Address bus |
| R3 | DDR3_A9 | D14 | 1.5-V SSTL nga Klase I | Address bus |
| L7 | DDR3_A10 | E23 | 1.5-V SSTL nga Klase I | Address bus |
Talaan 2–24. DDR3 Device Pin Assignment, Schematic Signal Names, ug Functions (Bahin 2 sa 4)
| Board Reperensya | Usa ka eskematiko Signal Ngalan | Bagyo V E FPGA Numero sa Pin | I/O Estandard | Deskripsyon |
| R7 | DDR3_A11 | E20 | 1.5-V SSTL nga Klase I | Address bus |
| N7 | DDR3_A12 | C25 | 1.5-V SSTL nga Klase I | Address bus |
| T3 | DDR3_A13 | B13 | 1.5-V SSTL nga Klase I | Address bus |
| M2 | DDR3_BA0 | J18 | 1.5-V SSTL nga Klase I | Bus nga adres sa bangko |
| N8 | DDR3_BA1 | F20 | 1.5-V SSTL nga Klase I | Bus nga adres sa bangko |
| M3 | DDR3_BA2 | D19 | 1.5-V SSTL nga Klase I | Bus nga adres sa bangko |
| K3 | DDR3_CASN | L20 | 1.5-V SSTL nga Klase I | Pagpili sa adres sa laray |
| K9 | DDR3_CKE | C11 | 1.5-V SSTL nga Klase I | Pilia ang adres sa kolum |
| J7 | DDR3_CLK_P | J20 | Differential 1.5-V SSTL Class I | Differential output nga orasan |
| K7 | DDR3_CLK_N | H20 | Differential 1.5-V SSTL Class I | Differential output nga orasan |
| L2 | DDR3_CSN | G17 | 1.5-V SSTL nga Klase I | Pagpili sa chip |
| E7 | DDR3_DM0 | D23 | 1.5-V SSTL nga Klase I | Isulat ang mask byte lane |
| D3 | DDR3_DM1 | D18 | 1.5-V SSTL nga Klase I | Isulat ang mask byte lane |
| E3 | DDR3_DQ0 | A25 | 1.5-V SSTL nga Klase I | Data bus byte lane 0 |
| H8 | DDR3_DQ1 | D22 | 1.5-V SSTL nga Klase I | Data bus byte lane 0 |
| F7 | DDR3_DQ2 | C21 | 1.5-V SSTL nga Klase I | Data bus byte lane 0 |
| H7 | DDR3_DQ3 | C19 | 1.5-V SSTL nga Klase I | Data bus byte lane 0 |
| F2 | DDR3_DQ4 | C20 | 1.5-V SSTL nga Klase I | Data bus byte lane 0 |
| G2 | DDR3_DQ5 | C22 | 1.5-V SSTL nga Klase I | Data bus byte lane 0 |
| F8 | DDR3_DQ6 | D25 | 1.5-V SSTL nga Klase I | Data bus byte lane 0 |
| H3 | DDR3_DQ7 | D20 | 1.5-V SSTL nga Klase I | Data bus byte lane 0 |
| A7 | DDR3_DQ8 | B24 | 1.5-V SSTL nga Klase I | Data bus byte lane 1 |
| C3 | DDR3_DQ9 | A21 | 1.5-V SSTL nga Klase I | Data bus byte lane 1 |
| A3 | DDR3_DQ10 | B21 | 1.5-V SSTL nga Klase I | Data bus byte lane 1 |
| D7 | DDR3_DQ11 | F19 | 1.5-V SSTL nga Klase I | Data bus byte lane 1 |
| A2 | DDR3_DQ12 | C24 | 1.5-V SSTL nga Klase I | Data bus byte lane 1 |
| C2 | DDR3_DQ13 | B23 | 1.5-V SSTL nga Klase I | Data bus byte lane 1 |
| B8 | DDR3_DQ14 | E18 | 1.5-V SSTL nga Klase I | Data bus byte lane 1 |
| C8 | DDR3_DQ15 | A23 | 1.5-V SSTL nga Klase I | Data bus byte lane 1 |
| F3 | DDR3_DQS_P0 | K20 | Differential 1.5-V SSTL Class I | Data strobe P byte lane 0 |
| G3 | DDR3_DQS_N0 | J19 | Differential 1.5-V SSTL Class I | Data strobe N byte lane 0 |
| C7 | DDR3_DQS_P1 | L18 | Differential 1.5-V SSTL Class I | Data strobe P byte lane 1 |
| B7 | DDR3_DQS_N1 | K18 | Differential 1.5-V SSTL Class I | Data strobe N byte lane 1 |
| K1 | DDR3_ODT | H19 | 1.5-V SSTL nga Klase I | Ang on-die nga pagtapos makahimo |
Talaan 2–24. DDR3 Device Pin Assignment, Schematic Signal Names, ug Functions (Bahin 3 sa 4)
| Board Reperensya | Usa ka eskematiko Signal Ngalan | Bagyo V E FPGA Numero sa Pin | I/O Estandard | Deskripsyon |
| J3 | DDR3_RASN | A24 | 1.5-V SSTL nga Klase I | Pagpili sa adres sa laray |
| T2 | DDR3_RESETN | L19 | 1.5-V SSTL nga Klase I | I-reset |
| L3 | DDR3_WEN | B22 | 1.5-V SSTL nga Klase I | Ipahimo ang pagsulat |
| L8 | DDR3_ZQ01 | — | 1.5-V SSTL nga Klase I | ZQ impedance calibration |
| DDR3 x16 (U7) | ||||
| N3 | DDR3_A0 | A16 | 1.5-V SSTL nga Klase I | Address bus |
| P7 | DDR3_A1 | G23 | 1.5-V SSTL nga Klase I | Address bus |
| P3 | DDR3_A2 | E21 | 1.5-V SSTL nga Klase I | Address bus |
| N2 | DDR3_A3 | E22 | 1.5-V SSTL nga Klase I | Address bus |
| P8 | DDR3_A4 | A20 | 1.5-V SSTL nga Klase I | Address bus |
| P2 | DDR3_A5 | A26 | 1.5-V SSTL nga Klase I | Address bus |
| R8 | DDR3_A6 | A15 | 1.5-V SSTL nga Klase I | Address bus |
| R2 | DDR3_A7 | B26 | 1.5-V SSTL nga Klase I | Address bus |
| T8 | DDR3_A8 | H17 | 1.5-V SSTL nga Klase I | Address bus |
| R3 | DDR3_A9 | D14 | 1.5-V SSTL nga Klase I | Address bus |
| L7 | DDR3_A10 | E23 | 1.5-V SSTL nga Klase I | Address bus |
| R7 | DDR3_A11 | E20 | 1.5-V SSTL nga Klase I | Address bus |
| N7 | DDR3_A12 | C25 | 1.5-V SSTL nga Klase I | Address bus |
| T3 | DDR3_A13 | B13 | 1.5-V SSTL nga Klase I | Address bus |
| M2 | DDR3_BA0 | J18 | 1.5-V SSTL nga Klase I | Bus nga adres sa bangko |
| N8 | DDR3_BA1 | F20 | 1.5-V SSTL nga Klase I | Bus nga adres sa bangko |
| M3 | DDR3_BA2 | D19 | 1.5-V SSTL nga Klase I | Bus nga adres sa bangko |
| K3 | DDR3_CASN | L20 | 1.5-V SSTL nga Klase I | Pagpili sa adres sa laray |
| K9 | DDR3_CKE | AK18 | 1.5-V SSTL nga Klase I | Pilia ang adres sa kolum |
| K7 | DDR3_CLK_P | J20 | 1.5-V SSTL nga Klase I | Differential output nga orasan |
| J7 | DDR3_CLK_N | H20 | 1.5-V SSTL nga Klase I | Differential output nga orasan |
| L2 | DDR3_CSN | G17 | 1.5-V SSTL nga Klase I | Pagpili sa chip |
| E7 | DDR3_DM2 | A19 | 1.5-V SSTL nga Klase I | Isulat ang mask byte lane |
| D3 | DDR3_DM3 | B14 | 1.5-V SSTL nga Klase I | Isulat ang mask byte lane |
| F2 | DDR3_DQ16 | G18 | 1.5-V SSTL nga Klase I | Data bus byte lane 2 |
| F8 | DDR3_DQ17 | B18 | 1.5-V SSTL nga Klase I | Data bus byte lane 2 |
| E3 | DDR3_DQ18 | A18 | 1.5-V SSTL nga Klase I | Data bus byte lane 2 |
| F7 | DDR3_DQ19 | F18 | 1.5-V SSTL nga Klase I | Data bus byte lane 2 |
| H3 | DDR3_DQ20 | C14 | 1.5-V SSTL nga Klase I | Data bus byte lane 2 |
| G2 | DDR3_DQ21 | C17 | 1.5-V SSTL nga Klase I | Data bus byte lane 2 |
| H7 | DDR3_DQ22 | B17 | 1.5-V SSTL nga Klase I | Data bus byte lane 2 |
| H8 | DDR3_DQ23 | B19 | 1.5-V SSTL nga Klase I | Data bus byte lane 2 |
| A2 | DDR3_DQ24 | C15 | 1.5-V SSTL nga Klase I | Data bus byte lane 3 |
Talaan 2–24. DDR3 Device Pin Assignment, Schematic Signal Names, ug Functions (Bahin 4 sa 4)
| Board Reperensya | Usa ka eskematiko Signal Ngalan | Bagyo V E FPGA Numero sa Pin | I/O Estandard | Deskripsyon |
| C2 | DDR3_DQ25 | D17 | 1.5-V SSTL nga Klase I | Data bus byte lane 3 |
| D7 | DDR3_DQ26 | C12 | 1.5-V SSTL nga Klase I | Data bus byte lane 3 |
| A7 | DDR3_DQ27 | E17 | 1.5-V SSTL nga Klase I | Data bus byte lane 3 |
| A3 | DDR3_DQ28 | C16 | 1.5-V SSTL nga Klase I | Data bus byte lane 3 |
| C3 | DDR3_DQ29 | A14 | 1.5-V SSTL nga Klase I | Data bus byte lane 3 |
| B8 | DDR3_DQ30 | D12 | 1.5-V SSTL nga Klase I | Data bus byte lane 3 |
| C8 | DDR3_DQ31 | A13 | 1.5-V SSTL nga Klase I | Data bus byte lane 3 |
| F3 | DDR3_DQS_P2 | K16 | Differential 1.5-V SSTL Class I | Data strobe P byte lane 2 |
| G3 | DDR3_DQS_N2 | L16 | Differential 1.5-V SSTL Class I | Data strobe N byte lane 2 |
| C7 | DDR3_DQS_P3 | K17 | Differential 1.5-V SSTL Class I | Data strobe P byte lane 3 |
| B7 | DDR3_DQS_N3 | J17 | Differential 1.5-V SSTL Class I | Data strobe N byte lane 3 |
| K1 | DDR3_ODT | H19 | 1.5-V SSTL nga Klase I | Ang on-die nga pagtapos makahimo |
| J3 | DDR3_RASN | A24 | 1.5-V SSTL nga Klase I | Pagpili sa adres sa laray |
| T2 | DDR3_RESETN | L19 | 1.5-V SSTL nga Klase I | I-reset |
| L3 | DDR3_WEN | B22 | 1.5-V SSTL nga Klase I | Ipahimo ang pagsulat |
| L8 | DDR3_ZQ2 | — | 1.5-V SSTL nga Klase I | ZQ impedance calibration |
LPDDR2 SDRAM
Ang LPDDR2 usa ka mobile low-power DDR2 SDRAM device nga naglihok sa 1.2 V. Kini nga interface nagkonektar sa pinahigda nga I/O nga mga bangko sa ibabaw nga ngilit sa FPGA device.
Ang gikusgon sa device mao ang 300 MHz. Ang x16 ra nga configuration ang gigamit bisan kung ang LPDDR2 SDRAM sa board usa ka x32 device.
Ang talaan 2–25 naglista sa LPDDR2 SDRAM pin nga mga assignment, signal name, ug function.
Ang mga ngalan sa signal ug tipo kay relatibo sa Cyclone VE FPGA sa termino sa I/O setting ug direksyon.
Talaan 2–25. LPDDR2 SDRAM Schematic Signal Names ug Functions
| Board Reperensya (U9) | Usa ka eskematiko Signal Ngalan | Bagyo VE Numero sa Pin sa FPGA | I/O Estandard | Deskripsyon |
| AC6 | LPDDR2_CA0 | Y30 | 1.2-V HSUL | Address bus |
| AB6 | LPDDR2_CA1 | T30 | 1.2-V HSUL | Address bus |
| AC7 | LPDDR2_CA2 | W29 | 1.2-V HSUL | Address bus |
| AB8 | LPDDR2_CA3 | AB29 | 1.2-V HSUL | Address bus |
| AB9 | LPDDR2_CA4 | W30 | 1.2-V HSUL | Address bus |
| W1 | LPDDR2_CA5 | U29 | 1.2-V HSUL | Address bus |
| V2 | LPDDR2_CA6 | AC30 | 1.2-V HSUL | Address bus |
| U1 | LPDDR2_CA7 | R30 | 1.2-V HSUL | Address bus |
Talaan 2–25. LPDDR2 SDRAM Schematic Signal Names ug Functions
| Board Reperensya (U9) | Usa ka eskematiko Signal Ngalan | Bagyo VE Numero sa Pin sa FPGA | I/O Estandard | Deskripsyon |
| T2 | LPDDR2_CA8 | T28 | 1.2-V HSUL | Address bus |
| T1 | LPDDR2_CA9 | T25 | 1.2-V HSUL | Address bus |
| Y2 | LPDDR2_CK | V21 | Differential 1.2-V HSUL | Differential output nga orasan P |
| Y1 | LPDDR2_CKN | V22 | Differential 1.2-V HSUL | Differential output nga orasan N |
| AC3 | LPDDR2_CKE | T29 | 1.2-V HSUL | I-enable ang orasan |
| AB3 | LPDDR2_CSN | R26 | 1.2-V HSUL | Pagpili sa chip |
| N23 | LPDDR2_DM0 | AG29 | 1.2-V HSUL | Data mask |
| L23 | LPDDR2_DM1 | AB27 | 1.2-V HSUL | Data mask |
| AB20 | LPDDR2_DM2 | — | 1.2-V HSUL | Data mask |
| B20 | LPDDR2_DM3 | — | 1.2-V HSUL | Data mask |
| AA23 | LPDDR2_DQ0 | AG28 | 1.2-V HSUL | Data bus byte lane 0 |
| Y22 | LPDDR2_DQ1 | AH30 | 1.2-V HSUL | Data bus byte lane 0 |
| W22 | LPDDR2_DQ2 | AA28 | 1.2-V HSUL | Data bus byte lane 0 |
| W23 | LPDDR2_DQ3 | AH29 | 1.2-V HSUL | Data bus byte lane 0 |
| V23 | LPDDR2_DQ4 | Y28 | 1.2-V HSUL | Data bus byte lane 0 |
| U22 | LPDDR2_DQ5 | AE30 | 1.2-V HSUL | Data bus byte lane 0 |
| T22 | LPDDR2_DQ6 | AJ28 | 1.2-V HSUL | Data bus byte lane 0 |
| T23 | LPDDR2_DQ7 | AD30 | 1.2-V HSUL | Data bus byte lane 0 |
| H22 | LPDDR2_DQ8 | AC29 | 1.2-V HSUL | Data bus byte lane 1 |
| H23 | LPDDR2_DQ9 | AF30 | 1.2-V HSUL | Data bus byte lane 1 |
| G23 | LPDDR2_DQ10 | AA30 | 1.2-V HSUL | Data bus byte lane 1 |
| F22 | LPDDR2_DQ11 | AE28 | 1.2-V HSUL | Data bus byte lane 1 |
| E22 | LPDDR2_DQ12 | AF29 | 1.2-V HSUL | Data bus byte lane 1 |
| E23 | LPDDR2_DQ13 | AD28 | 1.2-V HSUL | Data bus byte lane 1 |
| D23 | LPDDR2_DQ14 | V27 | 1.2-V HSUL | Data bus byte lane 1 |
| C22 | LPDDR2_DQ15 | W28 | 1.2-V HSUL | Data bus byte lane 1 |
| AB12 | LPDDR2_DQ16 | — | 1.2-V HSUL | Data bus byte lane 2 |
| AC13 | LPDDR2_DQ17 | — | 1.2-V HSUL | Data bus byte lane 2 |
| AB14 | LPDDR2_DQ18 | — | 1.2-V HSUL | Data bus byte lane 2 |
| AC14 | LPDDR2_DQ19 | — | 1.2-V HSUL | Data bus byte lane 2 |
| AB15 | LPDDR2_DQ20 | — | 1.2-V HSUL | Data bus byte lane 2 |
| AC16 | LPDDR2_DQ21 | — | 1.2-V HSUL | Data bus byte lane 2 |
| AB17 | LPDDR2_DQ22 | — | 1.2-V HSUL | Data bus byte lane 2 |
| AC17 | LPDDR2_DQ23 | — | 1.2-V HSUL | Data bus byte lane 2 |
| B17 | LPDDR2_DQ24 | — | 1.2-V HSUL | Data bus byte lane 3 |
| A17 | LPDDR2_DQ25 | — | 1.2-V HSUL | Data bus byte lane 3 |
| A16 | LPDDR2_DQ26 | — | 1.2-V HSUL | Data bus byte lane 3 |
| B15 | LPDDR2_DQ27 | — | 1.2-V HSUL | Data bus byte lane 3 |
| B14 | LPDDR2_DQ28 | — | 1.2-V HSUL | Data bus byte lane 3 |
Talaan 2–25. LPDDR2 SDRAM Schematic Signal Names ug Functions
| Board Reperensya (U9) | Usa ka eskematiko Signal Ngalan | Bagyo VE Numero sa Pin sa FPGA | I/O Estandard | Deskripsyon |
| A14 | LPDDR2_DQ29 | — | 1.2-V HSUL | Data bus byte lane 3 |
| A13 | LPDDR2_DQ30 | — | 1.2-V HSUL | Data bus byte lane 3 |
| B12 | LPDDR2_DQ31 | — | 1.2-V HSUL | Data bus byte lane 3 |
| R23 | LPDDR2_DQS0 | V26 | Differential 1.2-V HSUL | Data strobe P byte lane 0 |
| P22 | LPDDR2_DQSN0 | U26 | Differential 1.2-V HSUL | Data strobe N byte lane 0 |
| J22 | LPDDR2_DQS1 | U27 | Differential 1.2-V HSUL | Data strobe P byte lane 1 |
| K23 | LPDDR2_DQSN1 | U28 | Differential 1.2-V HSUL | Data strobe N byte lane 1 |
| AB18 | LPDDR2_DQS2 | — | Differential 1.2-V HSUL | Data strobe P byte lane 2 |
| AC19 | LPDDR2_DQSN2 | — | Differential 1.2-V HSUL | Data strobe N byte lane 2 |
| B18 | LPDDR2_DQS3 | — | Differential 1.2-V HSUL | Data strobe P byte lane 3 |
| A19 | LPDDR2_DQSN4 | — | Differential 1.2-V HSUL | Data strobe N byte lane 3 |
| P1 | LPDDR2_ZQ | — | 1.2-v | ZQ impedance calibration |
EEPROM
Kini nga board naglakip sa usa ka 64-Kb EEPROM device. Kini nga device adunay 2-wire serial interface bus I2C.
Ang talaan 2–26 naglista sa mga assignment sa EEPROM pin, mga ngalan sa signal, ug mga gimbuhaton. Ang mga ngalan sa signal ug tipo kay relatibo sa Cyclone VE FPGA sa termino sa I/O setting ug direksyon.
Talaan 2–26. EEPROM Schematic Signal Ngalan ug Function
| Board Reperensya (U12) | Usa ka eskematiko Signal Ngalan | Bagyo V E FPGA Numero sa Pin | I/O Estandard | Deskripsyon |
| 1 | EEPROM_A0 | — | 3.3-v | Address sa Chip |
| 2 | EEPROM_A1 | — | 3.3-v | Address sa Chip |
| 3 | EEPROM_A2 | — | 3.3-v | Address sa Chip |
| 5 | EEPROM_SDA | AH7 | 3.3-v | Serial nga adres o datos |
| 6 | EEPROM_SCL | AG7 | 3.3-v | Serial nga orasan |
| 7 | EEPROM_WP | — | 3.3-v | Isulat ang pagpanalipod sa input |
Kadungan nga SRAM
Ang development board nagsuporta sa usa ka 18-Mb standard synchronous SRAM alang sa pagtudlo ug data storage nga adunay low-latency random access capability. Ang device adunay 1024K x 18-bits interface. Kini nga device kabahin sa gipaambit nga FSM bus nga nagkonektar sa flash memory, SRAM, ug MAX V CPLD 5M2210 System Controller. Ang gikusgon sa device mao ang 250 MHz single-data-rate. Walay minimum nga gikusgon alang niini nga device. Ang teoretikal nga bandwidth sa kini nga interface mao ang 4 Gbps alang sa padayon nga pagbuto. Ang read latency alang sa bisan unsang adres duha ka orasan samtang ang pagsulat latency usa ka orasan.
Ang talaan 2–27 naglista sa SSRAM pin nga mga assignment, mga ngalan sa signal, ug mga gimbuhaton.
Talaan 2–27. SSRAM Pin Assignment, Schematic Signal Names, ug Functions (Bahin 1 sa 2)
| Board Reperensya (U11) | Usa ka eskematiko Signal Ngalan | Bagyo V E FPGA Numero sa Pin | I/O Estandard | Deskripsyon |
| 86 | SRAM_OEN | E7 | 2.5-v | Makahimo sa output |
| 87 | SRAM_WEN | D6 | 2.5-v | Ipahimo ang pagsulat |
| 37 | FSM_A1 | B11 | 2.5-v | Address bus |
| 36 | FSM_A2 | A11 | 2.5-v | Address bus |
| 44 | FSM_A3 | D9 | 2.5-v | Address bus |
| 42 | FSM_A4 | C10 | 2.5-v | Address bus |
| 34 | FSM_A5 | A10 | 2.5-v | Address bus |
| 47 | FSM_A6 | A9 | 2.5-v | Address bus |
| 43 | FSM_A7 | C9 | 2.5-v | Address bus |
| 46 | FSM_A8 | B8 | 2.5-v | Address bus |
| 45 | FSM_A9 | B7 | 2.5-v | Address bus |
| 35 | FSM_A10 | A8 | 2.5-v | Address bus |
| 32 | FSM_A11 | B6 | 2.5-v | Address bus |
| 33 | FSM_A12 | A6 | 2.5-v | Address bus |
| 50 | FSM_A13 | C7 | 2.5-v | Address bus |
| 48 | FSM_A14 | C6 | 2.5-v | Address bus |
| 100 | FSM_A15 | F13 | 2.5-v | Address bus |
| 99 | FSM_A16 | E13 | 2.5-v | Address bus |
| 82 | FSM_A17 | A5 | 2.5-v | Address bus |
| 80 | FSM_A18 | A4 | 2.5-v | Address bus |
| 49 | FSM_A19 | J7 | 2.5-v | Address bus |
| 81 | FSM_A20 | H7 | 2.5-v | Address bus |
| 39 | FSM_A21 | J9 | 2.5-v | Address bus |
| 58 | FSM_D0 | F16 | 2.5-v | Data bus |
| 59 | FSM_D1 | E16 | 2.5-v | Data bus |
| 62 | FSM_D2 | M9 | 2.5-v | Data bus |
| 63 | FSM_D3 | M8 | 2.5-v | Data bus |
| 68 | FSM_D4 | F15 | 2.5-v | Data bus |
| 69 | FSM_D5 | E15 | 2.5-v | Data bus |
Talaan 2–27. SSRAM Pin Assignment, Schematic Signal Names, ug Functions (Bahin 2 sa 2)
| Board Reperensya (U11) | Usa ka eskematiko Signal Ngalan | Bagyo V E FPGA Numero sa Pin | I/O Estandard | Deskripsyon |
| 72 | FSM_D6 | E12 | 2.5-v | Data bus |
| 73 | FSM_D7 | D13 | 2.5-v | Data bus |
| 23 | FSM_D8 | J15 | 2.5-v | Data bus |
| 22 | FSM_D9 | H15 | 2.5-v | Data bus |
| 19 | FSM_D10 | E11 | 2.5-v | Data bus |
| 18 | FSM_D11 | D10 | 2.5-v | Data bus |
| 12 | FSM_D12 | L10 | 2.5-v | Data bus |
| 13 | FSM_D13 | L9 | 2.5-v | Data bus |
| 8 | FSM_D14 | G14 | 2.5-v | Data bus |
| 9 | FSM_D15 | F14 | 2.5-v | Data bus |
| 85 | SRAM_ADSCN | E6 | 2.5-v | Address status controller |
| 84 | SRAM_ADSPN | J10 | 2.5-v | Address status processor |
| 83 | SRAM_ADVN | G6 | 2.5-v | Balido ang adres |
| 93 | SRAM_BWAN | A3 | 2.5-v | Pagpili sa pagsulat sa byte |
| 94 | SRAM_BWBN | A2 | 2.5-v | Pagpili sa pagsulat sa byte |
| 97 | SRAM_CE2 | — | 2.5-v | Makahimo sa chip 2 |
| 92 | SRAM_CE3N | — | 2.5-v | Makahimo sa chip 3 |
| 98 | SRAM_CEN | D7 | 2.5-v | Makahimo sa chip 1 |
| 89 | SRAM_CLK | K10 | 2.5-v | Relo |
| 88 | SRAM_GWN | — | 2.5-v | Makapahimo sa tibuok kalibutan nga pagsulat |
| 31 | SRAM_MODE | — | 2.5-v | Pagpili sa pagkasunod-sunod sa pagbuto |
| 64 | SRAM_ZZ | — | 2.5-v | Power sleep mode |
Flash
Ang development board nagsuporta sa usa ka 512-Mb CFI-compatible nga synchronous flash device para sa non-volatile storage sa FPGA configuration data, board information, test application data, ug user code space. Kini nga device kabahin sa gipaambit nga FSM bus nga nagkonektar sa flash memory, SSRAM, ug MAX V CPLD 5M2210 System Controller. Kining 16-bit nga data memory interface makasustiner sa burst read operations hangtod sa 52 MHz alang sa throughput nga 832 Mbps matag device. Ang pasundayag sa pagsulat mao ang 270 μs alang sa usa ka buffer nga pulong samtang ang oras sa pagtangtang kay 800 ms alang sa usa ka 128 K array block. Ang talaan 2–28 naglista sa mga buluhaton sa flash pin, mga ngalan sa signal, ug mga gimbuhaton. Ang mga ngalan sa signal ug tipo kay relatibo sa Cyclone VE FPGA sa termino sa I/O setting ug direksyon.
Talaan 2–28. Flash Pin Assignment, Schematic Signal Names, ug Functions (Bahin 1 sa 3)
| Board Reperensya (U10) | Usa ka eskematiko Signal Ngalan | Bagyo V E FPGA Numero sa Pin | I/O Estandard | Deskripsyon |
| F6 | FLASH_ADVN | H12 | 2.5-v | Balido ang adres |
| B4 | FLASH_CEN | H14 | 2.5-v | Makahimo sa chip |
Talaan 2–28. Flash Pin Assignment, Schematic Signal Names, ug Functions (Bahin 2 sa 3)
| Board Reperensya (U10) | Usa ka eskematiko Signal Ngalan | Bagyo V E FPGA Numero sa Pin | I/O Estandard | Deskripsyon |
| E6 | FLASH_CLK | N12 | 2.5-v | Relo |
| F8 | FLASH_OEN | L11 | 2.5-v | Makahimo sa output |
| F7 | FLASH_RDYBSYN | J12 | 2.5-v | Andam |
| D4 | FLASH_RESETN | K11 | 2.5-v | I-reset |
| G8 | FLASH_WEN | P12 | 2.5-v | Ipahimo ang pagsulat |
| C6 | FLASH_WPN | — | 2.5-v | Pagsulat pagpanalipod |
| A1 | FSM_A1 | B11 | 2.5-v | Address bus |
| B1 | FSM_A2 | A11 | 2.5-v | Address bus |
| C1 | FSM_A3 | D9 | 2.5-v | Address bus |
| D1 | FSM_A4 | C10 | 2.5-v | Address bus |
| D2 | FSM_A5 | A10 | 2.5-v | Address bus |
| A2 | FSM_A6 | A9 | 2.5-v | Address bus |
| C2 | FSM_A7 | C9 | 2.5-v | Address bus |
| A3 | FSM_A8 | B8 | 2.5-v | Address bus |
| B3 | FSM_A9 | B7 | 2.5-v | Address bus |
| C3 | FSM_A10 | A8 | 2.5-v | Address bus |
| D3 | FSM_A11 | B6 | 2.5-v | Address bus |
| C4 | FSM_A12 | A6 | 2.5-v | Address bus |
| A5 | FSM_A13 | C7 | 2.5-v | Address bus |
| B5 | FSM_A14 | C6 | 2.5-v | Address bus |
| C5 | FSM_A15 | F13 | 2.5-v | Address bus |
| D7 | FSM_A16 | E13 | 2.5-v | Address bus |
| D8 | FSM_A17 | A5 | 2.5-v | Address bus |
| A7 | FSM_A18 | A4 | 2.5-v | Address bus |
| B7 | FSM_A19 | J7 | 2.5-v | Address bus |
| C7 | FSM_A20 | H7 | 2.5-v | Address bus |
| C8 | FSM_A21 | J9 | 2.5-v | Address bus |
| A8 | FSM_A22 | H9 | 2.5-v | Address bus |
| G1 | FSM_A23 | G9 | 2.5-v | Address bus |
| H8 | FSM_A24 | F8 | 2.5-v | Address bus |
| B6 | FSM_A25 | E8 | 2.5-v | Address bus |
| B8 | FSM_A26 | D8 | 2.5-v | Address bus |
| F2 | FSM_D0 | F16 | 2.5-v | Data bus |
| E2 | FSM_D1 | E16 | 2.5-v | Data bus |
| G3 | FSM_D2 | M9 | 2.5-v | Data bus |
| E4 | FSM_D3 | M8 | 2.5-v | Data bus |
| E5 | FSM_D4 | F15 | 2.5-v | Data bus |
| G5 | FSM_D5 | E15 | 2.5-v | Data bus |
| G6 | FSM_D6 | E12 | 2.5-v | Data bus |
Talaan 2–28. Flash Pin Assignment, Schematic Signal Names, ug Functions (Bahin 3 sa 3)
| Board Reperensya (U10) | Usa ka eskematiko Signal Ngalan | Bagyo V E FPGA Numero sa Pin | I/O Estandard | Deskripsyon |
| H7 | FSM_D7 | D13 | 2.5-v | Data bus |
| E1 | FSM_D8 | J15 | 2.5-v | Data bus |
| E3 | FSM_D9 | H15 | 2.5-v | Data bus |
| F3 | FSM_D10 | E11 | 2.5-v | Data bus |
| F4 | FSM_D11 | D10 | 2.5-v | Data bus |
| F5 | FSM_D12 | L10 | 2.5-v | Data bus |
| H5 | FSM_D13 | L9 | 2.5-v | Data bus |
| G7 | FSM_D14 | G14 | 2.5-v | Data bus |
| E7 | FSM_D15 | F14 | 2.5-v | Data bus |
Suplay sa kuryente
Mahimo nimong ma-power up ang development board gikan sa usa ka laptop-style nga DC power input. Ang input voltage kinahanglan nga anaa sa range nga 14 V ngadto sa 20 V, kasamtangan nga 4.3 A, ug usa ka maximum wattage sa 65 W. Ang DC voltage dayon ipaubos sa lain-laing mga riles sa kuryente nga gigamit sa mga sangkap sa board ug gibutang sa mga konektor sa HSMC. Ang on-board nga multi-channel nga analog-to-digital converter (ADC) nagsukod sa kasamtangan alang sa pipila ka piho nga board rails.
Sistema sa Pag-apod-apod sa Kuryente
Ang Figure 2–9 nagpakita sa power distribution system sa development board. Ang mga inefficiencies ug pagpaambit sa regulator makita sa mga sulog nga gipakita, nga konserbatibo nga hingpit nga maximum nga lebel.
Hulagway 2–9. Sistema sa Distribusyon sa Gahum
Pagsukod sa Gahum
Adunay walo ka mga riles sa suplay sa kuryente nga adunay on-board nga kasamtangang kapabilidad sa pagbati gamit ang 24-bit differential ADC device. Ang mga resistor sa precision sense nagbahin sa mga aparato sa ADC ug mga riles gikan sa nag-unang suplay nga eroplano alang sa ADC aron masukod ang kasamtangan. Usa ka SPI bus ang nagkonektar niining mga ADC device ngadto sa MAX V CPLD 5M2210 System Controller.
Ang Figure 2–10 nagpakita sa block diagram alang sa circuitry sa pagsukod sa kuryente.
Hulagway 2–10. Circuit sa Pagsukod sa Gahum
Ang talaan 2–29 naglista sa gipunting nga mga riles. Ang schematic signal name column nagtino sa ngalan sa rail nga gisukod samtang ang device pin column nagtino sa mga device nga gilakip sa rail.
Talaan 2–29. Mga Riles sa Pagsukod sa Gahum
| Channel | Usa ka eskematiko Signal Ngalan | Voltage (V) | Device Pin | Deskripsyon |
| 1 | VCC | 1.1 | VCC | FPGA core gahum |
| 2 | VCCAUX | 2.5 | VCC_AUX | Auxiliary |
| 3 | VCCA_FPLL | 2.5 | VCCA_FPLL | PLL analog nga gahum |
| VCCPD3B4A, | ||||
| VCCPD5A,
VCCPD5B, VCCPD6A, |
I/O pre-drivers nga mga bangko 3B, 4A, 5A, 5B, 6A, 7A, ug 8A | |||
| 5 | VCCIO_VCCPD_2.5V | 2.5 | VCCPD7A8A | |
| VCCIO3B, | ||||
| VCCIO6A, VCCIO7A, | Ang mga bangko sa VCC I/O 3B, 6A, 7A, ug 8A | |||
| VCCIO8A | ||||
| 7 | VCCIO_1.2V | 1.2 | VCCIO5A, VCCIO5B, | Ang VCC I/O nga mga bangko 5A ug 5B (LPDDR2) |
| 8 | VCCIO_1.5V | 1.5 | VCCIO_4A | VCC I/O bank 4A (DDR3) |
Reperensya sa mga sangkap sa board
Kini nga kapitulo naghulagway sa Cyclone VE FPGA development board component, ang manufacturing information, ug ang board compliance statements.
Mga Bahin sa Board
Gilista sa lamesa ang pakisayran sa sangkap ug kasayuran sa paghimo sa tanan nga mga sangkap sa development board.
Talaan 3–1. Reference sa Component ug Impormasyon sa Paggama
| Board Reperensya | Component | Manufacturer | Paggama Numero sa Bahin | Manufacturer Website |
| U1 | FPGA, Bagyo VE F896, 149,500
LEs, walay lead |
Altera Corporation | 5CEFA7F31I7N | www.altera.com |
| U13 | MAX V CPLD 5M2210 nga Sistema
Controller |
Altera Corporation | 5M2210ZF256I5N | www.altera.com |
| U18 | High-Speed USB peripheral controller | Cypress | CY7C68013A | www.cypress.com |
| D1-D16, D18-D31, | Mga berde nga LED | Lumex Inc. | SML-LXT0805GW-TR | www.lumex.com |
| D17 | Pula nga LED | Lumex Inc. | SML-LXT0805IW-TR | www.lumex.com |
| D35 | Asul nga LED | Lumex Inc. | SML-LX0805USBC-TR | www.lumex.com |
| SW1–SW4 | Upat ka posisyon nga DIP switch | C&K Components/ ITT Industries | TDA04H0SB1 | www.ittcannon.com |
| S1-S8 | Mga buton sa pagduso | Panasonic | EVQPAC07K | www.panasonic.com |
| S5 | Slide switch | E-switch | EG2201A | www.e-switch.com |
| X1 | Programmable LVDS nga orasan 125M default | Silicon Labs | 570FAB000973DG | www.silabs.com |
| X3 | 100 MHz nga kristal nga oscillator, ± 50 ppm,
CMOS, 2.5 V |
Silicon Labs | 510GBA100M000BAGx | www.silabs.com |
| X2 | 50 MHz nga kristal nga oscillator, ± 50 ppm,
CMOS, 2.5 V |
Silicon Labs | 510GBA50M0000BAGx | www.silabs.com |
| J12 | Babaye nga angled PCB WR-DSUB 9-pin connector | Wurth Elektronik | 618009231121 | www.we-online.com |
| U21 | USB-sa-UART nga tulay | Silicon Labs | CP2104 | www.silabs.com |
| J14 | 2 × 7 pin LCD socket strip | Samtec | TSM-107-07-GD | www.samtec.com |
| 2 × 16 nga karakter nga LCD, 5 × 8 nga tuldok nga matrix | Lumex Inc. | LCM-S01602DSR/C | www.lumex.com | |
| U14, U15 | Ethernet PHY BASE-T nga mga himan | Marvell Semiconductor | 88E1111-B2- CAA1C000 | www.marvell.com |
| J8, J9 | RJ-45 connectors, 10/100/1000 Mbps | Wurth Elektronik | 7499111001A | www.we-online.com |
| J7 | HSMC, custom nga bersyon sa QSH-DP family high-speed socket. | Samtec | ASP-122953-01 | www.samtec.com |
| U20 | RS-232 dual transceiver | Linear nga Teknolohiya | LTC2803-1 | www.linear.com |
Talaan 3–1. Reference sa Component ug Impormasyon sa Paggama
| Board Reperensya | Component | Manufacturer | Paggama Numero sa Bahin | Manufacturer Website |
| U12 | 64-Kb EEPROM | Microchip | 24AA64 | www.microchip.com |
| J15, J16 | 2 x 8 debug nga mga ulohan | Samtec | TSM-108-01-L-DV | www.samtec.com |
| U7, U8 | 16M × 16 × 8, 256-MB DDR3 SDRAM | Micron | MT41J128M16 | www.micron.com |
| U9 | 16M × 32 × 8, 512-MB LPDDR2 SDRAM | Micron | MT42L128M32 | www.micron.com |
| U11 | 1024K × 18 bit 18-Mb dungan nga SRAM | Ang Integrated Silicon Solution, Inc. | IS61VPS102418A- 250TQL | www.issi.com |
| U10 | 512-Mb dungan nga flash | Numonyx | PC28F512P30BF | www.numonyx.com |
| U35 | 16-channel differential 24-bit ADC | Linear nga Teknolohiya | LTC2418CGN#PBF | www.linear.com |
Pahayag sa Pagsunod sa China-RoHS
Ang talaan 3–2 naglista sa mga peligrosong butang nga gilakip sa kit.
Talaan 3–2. Talaan sa mga Hazardous Substances' Name ug Concentration Notes (1), (2)
|
Bahin Ngalan |
Tingga (Pb) | Cadmium (Cd) | Hexavalent Chromium (Cr6 +) | Mercury (Hg) | Polybrominated biphenyl (PBB) | Polybrominated diphenyl Ethers (PBDE) |
| Cyclone VE development board | X* | 0 | 0 | 0 | 0 | 0 |
| 15 V nga suplay sa kuryente | 0 | 0 | 0 | 0 | 0 | 0 |
| Type AB USB cable | 0 | 0 | 0 | 0 | 0 | 0 |
| Giya sa tiggamit | 0 | 0 | 0 | 0 | 0 | 0 |
Mga Nota sa Talaan 3–2:
- Ang 0 nagpakita nga ang konsentrasyon sa peligroso nga substansiya sa tanan nga homogenous nga mga materyales sa mga bahin ubos sa may kalabutan nga threshold sa SJ/T11363-2006 standard.
- Gipakita sa X* nga ang konsentrasyon sa delikado nga substansiya sa labing menos usa sa tanan nga homogenous nga mga materyales sa mga bahin labaw sa may kalabutan nga threshold sa SJ/T11363-2006 nga sumbanan, apan kini wala'y labot sa EU RoHS.
Pag-amping sa CE EMI Conformity
Kini nga development kit gihatag nga nahiuyon sa may kalabutan nga mga sumbanan nga gimando sa Directive 2004/108/EC. Tungod sa kinaiya sa mga programmable logic device, posible nga usbon sa user ang kit sa paagi nga makamugna og electromagnetic interference (EMI) nga molapas sa mga limitasyon nga naestablisar niini nga ekipo. Ang bisan unsang EMI tungod sa mga pagbag-o sa gihatag nga materyal mao ang responsibilidad sa tiggamit.
Dugang nga Impormasyon
Kini nga kapitulo naghatag og dugang nga impormasyon mahitungod sa dokumento ug Altera.
Kasaysayan sa Pagbag-o sa Lupon
Ang mosunod nga talaan naglista sa mga bersyon sa tanang gipagawas sa Cyclone VE FPGA Development Board.
| Ipagawas Petsa | Bersyon | Deskripsyon |
| Marso 2013 | Pagprodyus og silicon | ■ Bag-ong rebisyon sa board. Bag-ong numero sa bahin sa device—5CEFA7F31I7N.
■ Ang board nakapasar sa CE compliance testing. |
| Nobyembre 2012 | Engineering nga silikon | Inisyal nga pagpagawas. |
Kasaysayan sa Pagbag-o sa Dokumento
Ang mosunod nga talaan naglista sa kasaysayan sa rebisyon alang niini nga dokumento.
| Petsa | Bersyon | Mga kausaban |
| Agosto 2017 | 1.4 | Gitul-id nga lokasyon sa board alang sa Clock Output SMA Connector sa “Tapos naview sa Mga Feature sa Cyclone VE FPGA Development Board” sa panid 2–2. |
| Enero 2017 | 1.3 | Gitul-id ang ENETA_RX_DV pin number sa Talaan 2–20 sa pahina 2–25. |
|
Septiyembre 2015 |
1.2 |
■ Gidugang link sa Tindahan sa Altera Design in "MAX V CPLD 5M2210 System Controller" sa pahina 2–5.
■ Gitul-id nga label sa device sa Hulagway 2–5 sa pahina 2–15. |
| Marso 2013 | 1.1 | ■ Gibag-o ang numero sa bahin sa aparato sa FPGA alang sa pagpagawas sa silicon sa produksiyon.
■ Gidugang usa ka seksyon bahin sa “CE EMI Conformity Caution” sa pahina 3–2. |
| Nobyembre 2012 | 1.0 | Inisyal nga pagpagawas. |
Typographic nga mga Kombensiyon
Ang mosunod nga talaan nagpakita sa typographic nga mga kombensiyon nga gigamit niini nga dokumento.
| Biswal Cue | Kahulugan |
| Bold Type nga adunay Initial Capital Mga sulat | Itudlo ang mga ngalan sa command, mga titulo sa dialog box, mga opsyon sa dialog box, ug uban pang mga label sa GUI. Kay example, I-save Ingon dialog box. Para sa mga elemento sa GUI, ang capitalization motakdo sa GUI. |
|
maisugon tipo |
Nagpakita sa mga ngalan sa direktoryo, mga ngalan sa proyekto, mga ngalan sa disk drive, file mga ngalan, file mga extension sa ngalan, mga ngalan sa software utility, ug mga label sa GUI. Kay example, \q mga disenyo direktoryo, D: drive, ug chiptrip.gdf file. |
| Italic Type nga adunay Inisyal nga Capital Letters | Itudlo ang mga titulo sa dokumento. Kay example, Stratix IV Disenyo Mga giya. |
Bagyo V E FPGA Development Board
Reference Manual
Agosto 2017 Altera Corporation
Mga Dokumento / Mga Kapanguhaan
 |
ALTERA Cyclone VE FPGA Development Board [pdf] Manwal sa Gumagamit Bagyo VE FPGA Development Board, Bagyo, VE FPGA Development Board, FPGA Development Board, Development Board, Board |
