ALTERA ਚੱਕਰਵਾਤ VE FPGA ਵਿਕਾਸ ਬੋਰਡ
ਉਤਪਾਦ ਜਾਣਕਾਰੀ
ਨਿਰਧਾਰਨ
- FPGA ਮਾਡਲ: ਚੱਕਰਵਾਤ VE FPGA (5CEFA7F31I7N)
- FPGA ਪੈਕੇਜ: 896-ਪਿੰਨ ਫਾਈਨਲਾਈਨ BGA (FBGA)
- ਕੰਟਰੋਲਰ: ਫਲੈਸ਼ ਫਾਸਟ ਪੈਸਿਵ ਪੈਰਲਲ (FPP) ਕੌਂਫਿਗਰੇਸ਼ਨ
- CPLD ਮਾਡਲ: MAX II CPLD (EPM240M100I5N)
- CPLD ਪੈਕੇਜ: 100-ਪਿੰਨ FBGA
- FPGA ਸੰਦਰਭ ਘੜੀ ਇੰਪੁੱਟ ਲਈ ਪ੍ਰੋਗਰਾਮੇਬਲ ਘੜੀ ਜਨਰੇਟਰ
- FPGA ਅਤੇ MAX V CPLD ਘੜੀ ਇਨਪੁਟ ਲਈ 50-MHz ਸਿੰਗਲ-ਐਂਡ ਔਸਿਲੇਟਰ
- MAX V CPLD ਸੰਰਚਨਾ ਘੜੀ ਇਨਪੁਟ ਲਈ 100-MHz ਸਿੰਗਲ-ਐਂਡ ਔਸਿਲੇਟਰ
- SMA ਇਨਪੁਟ (LVDS)
- ਮੈਮੋਰੀ:
- ਇੱਕ 256-ਬਿੱਟ ਡਾਟਾ ਬੱਸ ਦੇ ਨਾਲ ਦੋ 3-Mbyte (MB) DDR16 SDRAM ਯੰਤਰ
- ਇੱਕ 18-Mbit (Mb) SSRAM
- ਇੱਕ 512-Mb ਸਮਕਾਲੀ ਫਲੈਸ਼
- ਇੱਕ 512-MB LPDDR2 SDRAM ਇੱਕ 32-ਬਿੱਟ ਡਾਟਾ ਬੱਸ ਦੇ ਨਾਲ (ਇਸ ਬੋਰਡ 'ਤੇ ਸਿਰਫ਼ 16-ਬਿੱਟ ਡਾਟਾ ਬੱਸ ਵਰਤੀ ਜਾਂਦੀ ਹੈ)
- ਇੱਕ 64-Kb I2C ਸੀਰੀਅਲ ਇਲੈਕਟ੍ਰਿਕਲੀ ਈਰੇਸੇਬਲ ਪ੍ਰੋਮ (EEPROM)
- ਮਕੈਨੀਕਲ: 6.5 x 4.5 ਆਕਾਰ ਦਾ ਬੋਰਡ
ਉਤਪਾਦ ਵਰਤੋਂ ਨਿਰਦੇਸ਼
ਅਧਿਆਇ 1: ਓਵਰview
ਆਮ ਵਰਣਨ
ਚੱਕਰਵਾਤ VE FPGA ਵਿਕਾਸ ਬੋਰਡ ਨੂੰ ਅੰਸ਼ਕ ਪੁਨਰ-ਸੰਰਚਨਾ ਵਰਗੀਆਂ ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ ਦੇ ਨਾਲ ਉੱਨਤ ਡਿਜ਼ਾਈਨ ਸਮਰੱਥਾ ਪ੍ਰਦਾਨ ਕਰਨ ਲਈ ਤਿਆਰ ਕੀਤਾ ਗਿਆ ਹੈ। ਇਹ ਪਿਛਲੇ FPGA ਪਰਿਵਾਰਾਂ ਦੇ ਮੁਕਾਬਲੇ ਤੇਜ਼ ਸੰਚਾਲਨ, ਘੱਟ ਬਿਜਲੀ ਦੀ ਖਪਤ, ਅਤੇ ਮਾਰਕੀਟ ਲਈ ਤੇਜ਼ ਸਮਾਂ ਦੀ ਪੇਸ਼ਕਸ਼ ਕਰਦਾ ਹੈ।
ਉਪਯੋਗੀ ਲਿੰਕ
ਹੇਠਾਂ ਦਿੱਤੇ ਵਿਸ਼ਿਆਂ 'ਤੇ ਵਧੇਰੇ ਜਾਣਕਾਰੀ ਲਈ, ਸੰਬੰਧਿਤ ਦਸਤਾਵੇਜ਼ਾਂ ਨੂੰ ਵੇਖੋ:
- ਚੱਕਰਵਾਤ V ਡਿਵਾਈਸ ਪਰਿਵਾਰ: ਚੱਕਰਵਾਤ V ਡਿਵਾਈਸ ਹੈਂਡਬੁੱਕ
- HSMC ਨਿਰਧਾਰਨ: ਹਾਈ ਸਪੀਡ ਮੇਜ਼ਾਨਾਈਨ ਕਾਰਡ (HSMC) ਨਿਰਧਾਰਨ
ਅਧਿਆਇ 2: ਬੋਰਡ ਦੇ ਹਿੱਸੇ
ਬੋਰਡ ਕੰਪੋਨੈਂਟ ਬਲਾਕ
ਡਿਵੈਲਪਮੈਂਟ ਬੋਰਡ ਵਿੱਚ ਹੇਠਾਂ ਦਿੱਤੇ ਪ੍ਰਮੁੱਖ ਕੰਪੋਨੈਂਟ ਬਲਾਕ ਹਨ:
- ਇੱਕ ਚੱਕਰਵਾਤ VE FPGA (5CEFA7F31I7N) ਇੱਕ 896-ਪਿੰਨ ਫਾਈਨਲਾਈਨ BGA (FBGA) ਵਿੱਚ
- ਕੰਟਰੋਲਰ: ਫਲੈਸ਼ ਫਾਸਟ ਪੈਸਿਵ ਪੈਰਲਲ (FPP) ਕੌਂਫਿਗਰੇਸ਼ਨ
- ਇੱਕ 240-ਪਿੰਨ FBGA ਪੈਕੇਜ ਵਿੱਚ MAX II CPLD (EPM100M5I100N)
- FPGA ਸੰਦਰਭ ਘੜੀ ਇੰਪੁੱਟ ਲਈ ਪ੍ਰੋਗਰਾਮੇਬਲ ਘੜੀ ਜਨਰੇਟਰ
- FPGA ਅਤੇ MAX V CPLD ਘੜੀ ਇਨਪੁਟ ਲਈ 50-MHz ਸਿੰਗਲ-ਐਂਡ ਔਸਿਲੇਟਰ
- MAX V CPLD ਸੰਰਚਨਾ ਘੜੀ ਇਨਪੁਟ ਲਈ 100-MHz ਸਿੰਗਲ-ਐਂਡ ਔਸਿਲੇਟਰ
- SMA ਇਨਪੁਟ (LVDS)
- ਮੈਮੋਰੀ:
- ਇੱਕ 256-ਬਿੱਟ ਡਾਟਾ ਬੱਸ ਦੇ ਨਾਲ ਦੋ 3-Mbyte (MB) DDR16 SDRAM ਯੰਤਰ
- ਇੱਕ 18-Mbit (Mb) SSRAM
- ਇੱਕ 512-Mb ਸਮਕਾਲੀ ਫਲੈਸ਼
- ਇੱਕ 512-MB LPDDR2 SDRAM ਇੱਕ 32-ਬਿੱਟ ਡਾਟਾ ਬੱਸ ਦੇ ਨਾਲ (ਇਸ ਬੋਰਡ 'ਤੇ ਸਿਰਫ਼ 16-ਬਿੱਟ ਡਾਟਾ ਬੱਸ ਵਰਤੀ ਜਾਂਦੀ ਹੈ)
- ਇੱਕ 64-Kb I2C ਸੀਰੀਅਲ ਇਲੈਕਟ੍ਰਿਕਲੀ ਈਰੇਸੇਬਲ ਪ੍ਰੋਮ (EEPROM)
ਮਕੈਨੀਕਲ
ਵਿਕਾਸ ਬੋਰਡ ਦਾ ਆਕਾਰ 6.5 x 4.5 ਇੰਚ ਹੈ।
ਅਧਿਆਇ 3: ਬੋਰਡ ਕੰਪੋਨੈਂਟਸ ਦਾ ਹਵਾਲਾ
ਇਹ ਭਾਗ ਬੋਰਡ ਦੇ ਹਰੇਕ ਹਿੱਸੇ ਅਤੇ ਇਸਦੀ ਕਾਰਜਸ਼ੀਲਤਾ ਬਾਰੇ ਵਿਸਤ੍ਰਿਤ ਜਾਣਕਾਰੀ ਪ੍ਰਦਾਨ ਕਰਦਾ ਹੈ। ਵਧੇਰੇ ਜਾਣਕਾਰੀ ਲਈ ਕਿਰਪਾ ਕਰਕੇ ਚੱਕਰਵਾਤ VE FPGA ਵਿਕਾਸ ਬੋਰਡ ਰੈਫਰੈਂਸ ਮੈਨੂਅਲ ਵੇਖੋ।
ਅਕਸਰ ਪੁੱਛੇ ਜਾਂਦੇ ਸਵਾਲ
ਸਵਾਲ: ਮੈਨੂੰ ਉਪਲਬਧ ਨਵੀਨਤਮ HSMCs ਕਿੱਥੇ ਮਿਲ ਸਕਦੇ ਹਨ?
A: ਉਪਲਬਧ ਨਵੀਨਤਮ HSMCs ਦੀ ਸੂਚੀ ਦੇਖਣ ਲਈ ਜਾਂ HSMC ਨਿਰਧਾਰਨ ਦੀ ਇੱਕ ਕਾਪੀ ਨੂੰ ਡਾਊਨਲੋਡ ਕਰਨ ਲਈ, Altera ਦੇ ਡਿਵੈਲਪਮੈਂਟ ਬੋਰਡ ਡੌਟਰਕਾਰਡਸ ਪੰਨੇ ਨੂੰ ਵੇਖੋ। webਸਾਈਟ.
ਪ੍ਰ: ਅਡਵਾਂਸ ਕੀ ਹਨtagਚੱਕਰਵਾਤ VE FPGA ਵਿਕਾਸ ਬੋਰਡ ਦੇ es?
A: ਸਾਈਕਲੋਨ VE FPGA ਡਿਵੈਲਪਮੈਂਟ ਬੋਰਡ ਡਿਜ਼ਾਇਨ ਦੀਆਂ ਤਰੱਕੀਆਂ ਅਤੇ ਨਵੀਨਤਾਵਾਂ ਦੀ ਪੇਸ਼ਕਸ਼ ਕਰਦਾ ਹੈ, ਜਿਵੇਂ ਕਿ ਅੰਸ਼ਕ ਪੁਨਰ-ਸੰਰਚਨਾ, ਜੋ ਪਿਛਲੇ FPGA ਪਰਿਵਾਰਾਂ ਦੇ ਮੁਕਾਬਲੇ ਤੇਜ਼ ਸੰਚਾਲਨ, ਘੱਟ ਬਿਜਲੀ ਦੀ ਖਪਤ, ਅਤੇ ਮਾਰਕੀਟ ਲਈ ਤੇਜ਼ ਸਮਾਂ ਯਕੀਨੀ ਬਣਾਉਂਦਾ ਹੈ।
ਸਵਾਲ: ਮੈਨੂੰ ਚੱਕਰਵਾਤ V ਡਿਵਾਈਸ ਪਰਿਵਾਰ ਬਾਰੇ ਹੋਰ ਜਾਣਕਾਰੀ ਕਿੱਥੋਂ ਮਿਲ ਸਕਦੀ ਹੈ?
A: ਸਾਈਕਲੋਨ V ਡਿਵਾਈਸ ਪਰਿਵਾਰ ਬਾਰੇ ਵਧੇਰੇ ਜਾਣਕਾਰੀ ਲਈ, ਸਾਈਕਲੋਨ V ਡਿਵਾਈਸ ਹੈਂਡਬੁੱਕ ਵੇਖੋ।
ਸਵਾਲ: ਵਿਕਾਸ ਬੋਰਡ ਦਾ ਆਕਾਰ ਕੀ ਹੈ?
A: ਵਿਕਾਸ ਬੋਰਡ ਦਾ ਆਕਾਰ 6.5 x 4.5 ਇੰਚ ਹੈ।
101 ਇਨੋਵੇਸ਼ਨ ਡਰਾਈਵ
ਸੈਨ ਜੋਸ, CA 95134
www.altera.com
MNL-01075-1.4
© 2017 ਅਲਟੇਰਾ ਕਾਰਪੋਰੇਸ਼ਨ। ਸਾਰੇ ਹੱਕ ਰਾਖਵੇਂ ਹਨ. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS ਅਤੇ STRATIX ਸ਼ਬਦ ਅਤੇ ਲੋਗੋ ਅਲਟੇਰਾ ਕਾਰਪੋਰੇਸ਼ਨ ਦੇ ਟ੍ਰੇਡਮਾਰਕ ਹਨ ਅਤੇ US ਪੇਟੈਂਟ ਅਤੇ ਟ੍ਰੇਡਮਾਰਕ ਦਫਤਰ ਅਤੇ ਹੋਰ ਦੇਸ਼ਾਂ ਵਿੱਚ ਰਜਿਸਟਰਡ ਹਨ। ਟ੍ਰੇਡਮਾਰਕ ਜਾਂ ਸੇਵਾ ਚਿੰਨ੍ਹ ਵਜੋਂ ਪਛਾਣੇ ਗਏ ਹੋਰ ਸਾਰੇ ਸ਼ਬਦ ਅਤੇ ਲੋਗੋ ਉਹਨਾਂ ਦੇ ਸਬੰਧਤ ਧਾਰਕਾਂ ਦੀ ਸੰਪਤੀ ਹਨ ਜਿਵੇਂ ਕਿ www.altera.com/common/legal.html 'ਤੇ ਵਰਣਨ ਕੀਤਾ ਗਿਆ ਹੈ। Altera ਆਪਣੇ ਸੈਮੀਕੰਡਕਟਰ ਉਤਪਾਦਾਂ ਦੇ ਪ੍ਰਦਰਸ਼ਨ ਨੂੰ ਅਲਟੇਰਾ ਦੀ ਮਿਆਰੀ ਵਾਰੰਟੀ ਦੇ ਅਨੁਸਾਰ ਮੌਜੂਦਾ ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ ਦੇ ਅਨੁਸਾਰ ਵਾਰੰਟ ਦਿੰਦਾ ਹੈ, ਪਰ ਬਿਨਾਂ ਨੋਟਿਸ ਦੇ ਕਿਸੇ ਵੀ ਸਮੇਂ ਕਿਸੇ ਵੀ ਉਤਪਾਦ ਅਤੇ ਸੇਵਾਵਾਂ ਵਿੱਚ ਤਬਦੀਲੀਆਂ ਕਰਨ ਦਾ ਅਧਿਕਾਰ ਰਾਖਵਾਂ ਰੱਖਦਾ ਹੈ। Altera ਇੱਥੇ ਵਰਣਿਤ ਕਿਸੇ ਵੀ ਜਾਣਕਾਰੀ, ਉਤਪਾਦ, ਜਾਂ ਸੇਵਾ ਦੀ ਅਰਜ਼ੀ ਜਾਂ ਵਰਤੋਂ ਤੋਂ ਪੈਦਾ ਹੋਣ ਵਾਲੀ ਕੋਈ ਜ਼ਿੰਮੇਵਾਰੀ ਜਾਂ ਜ਼ਿੰਮੇਵਾਰੀ ਨਹੀਂ ਲੈਂਦਾ, ਸਿਵਾਏ ਅਲਟੇਰਾ ਦੁਆਰਾ ਲਿਖਤੀ ਤੌਰ 'ਤੇ ਸਹਿਮਤੀ ਦੇ ਬਿਨਾਂ। ਅਲਟੇਰਾ ਗਾਹਕਾਂ ਨੂੰ ਸਲਾਹ ਦਿੱਤੀ ਜਾਂਦੀ ਹੈ ਕਿ ਉਹ ਕਿਸੇ ਵੀ ਪ੍ਰਕਾਸ਼ਿਤ ਜਾਣਕਾਰੀ 'ਤੇ ਭਰੋਸਾ ਕਰਨ ਤੋਂ ਪਹਿਲਾਂ ਅਤੇ ਉਤਪਾਦਾਂ ਜਾਂ ਸੇਵਾਵਾਂ ਲਈ ਆਰਡਰ ਦੇਣ ਤੋਂ ਪਹਿਲਾਂ ਡਿਵਾਈਸ ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ ਦਾ ਨਵੀਨਤਮ ਸੰਸਕਰਣ ਪ੍ਰਾਪਤ ਕਰਨ।
ਅਗਸਤ 2017 ਅਲਟੇਰਾ ਕਾਰਪੋਰੇਸ਼ਨ ਚੱਕਰਵਾਤ VE FPGA ਵਿਕਾਸ ਬੋਰਡ
ਹਵਾਲਾ ਮੈਨੂਅਲ
ਇਹ ਦਸਤਾਵੇਜ਼ Cyclone® VE FPGA ਡਿਵੈਲਪਮੈਂਟ ਬੋਰਡ ਦੀਆਂ ਹਾਰਡਵੇਅਰ ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ ਦਾ ਵਰਣਨ ਕਰਦਾ ਹੈ, ਜਿਸ ਵਿੱਚ ਵਿਸਤ੍ਰਿਤ ਪਿਨ-ਆਊਟ ਅਤੇ ਕੰਪੋਨੈਂਟ ਸੰਦਰਭ ਜਾਣਕਾਰੀ ਸ਼ਾਮਲ ਹੈ, ਜੋ ਕਿ ਕਸਟਮ FPGA ਡਿਜ਼ਾਈਨ ਬਣਾਉਣ ਲਈ ਲੋੜੀਂਦੀ ਹੈ ਜੋ ਬੋਰਡ ਦੇ ਸਾਰੇ ਹਿੱਸਿਆਂ ਨਾਲ ਇੰਟਰਫੇਸ ਕਰਦੇ ਹਨ।
ਵੱਧview
ਆਮ ਵਰਣਨ
ਚੱਕਰਵਾਤ VE FPGA ਡਿਵੈਲਪਮੈਂਟ ਬੋਰਡ ਅਲਟੇਰਾ ਦੇ ਚੱਕਰਵਾਤ VE FPGA ਦੀ ਵਰਤੋਂ ਕਰਦੇ ਹੋਏ ਘੱਟ-ਪਾਵਰ, ਉੱਚ-ਪ੍ਰਦਰਸ਼ਨ, ਅਤੇ ਤਰਕ-ਸੰਬੰਧੀ ਡਿਜ਼ਾਈਨ ਨੂੰ ਵਿਕਸਤ ਕਰਨ ਅਤੇ ਪ੍ਰੋਟੋਟਾਈਪ ਕਰਨ ਲਈ ਇੱਕ ਹਾਰਡਵੇਅਰ ਪਲੇਟਫਾਰਮ ਪ੍ਰਦਾਨ ਕਰਦਾ ਹੈ। ਬੋਰਡ ਚੱਕਰਵਾਤ VE FPGA ਡਿਜ਼ਾਈਨ ਦੇ ਵਿਕਾਸ ਦੀ ਸਹੂਲਤ ਲਈ ਪੈਰੀਫਿਰਲ ਅਤੇ ਮੈਮੋਰੀ ਇੰਟਰਫੇਸ ਦੀ ਇੱਕ ਵਿਸ਼ਾਲ ਸ਼੍ਰੇਣੀ ਪ੍ਰਦਾਨ ਕਰਦਾ ਹੈ। ਇੱਕ ਹਾਈ-ਸਪੀਡ ਮੇਜ਼ਾਨਾਈਨ ਕਾਰਡ (HSMC) ਕਨੈਕਟਰ Altera® ਅਤੇ ਵੱਖ-ਵੱਖ ਭਾਈਵਾਲਾਂ ਤੋਂ ਉਪਲਬਧ ਕਈ HSMCs ਦੁਆਰਾ ਵਾਧੂ ਕਾਰਜਸ਼ੀਲਤਾ ਜੋੜਨ ਲਈ ਉਪਲਬਧ ਹੈ।
- ਉਪਲਬਧ ਨਵੀਨਤਮ HSMCs ਦੀ ਸੂਚੀ ਦੇਖਣ ਲਈ ਜਾਂ HSMC ਨਿਰਧਾਰਨ ਦੀ ਇੱਕ ਕਾਪੀ ਡਾਊਨਲੋਡ ਕਰਨ ਲਈ, Altera ਦੇ ਵਿਕਾਸ ਬੋਰਡ ਡੌਟਰਕਾਰਡਸ ਪੰਨੇ ਨੂੰ ਵੇਖੋ। webਸਾਈਟ.
ਡਿਜ਼ਾਇਨ ਦੀਆਂ ਤਰੱਕੀਆਂ ਅਤੇ ਨਵੀਨਤਾਵਾਂ, ਜਿਵੇਂ ਕਿ ਅੰਸ਼ਕ ਪੁਨਰ-ਸੰਰਚਨਾ, ਇਹ ਯਕੀਨੀ ਬਣਾਉਂਦਾ ਹੈ ਕਿ ਚੱਕਰਵਾਤ VE FPGAs ਵਿੱਚ ਲਾਗੂ ਕੀਤੇ ਗਏ ਡਿਜ਼ਾਈਨ ਘੱਟ ਪਾਵਰ ਦੇ ਨਾਲ ਤੇਜ਼ੀ ਨਾਲ ਕੰਮ ਕਰਦੇ ਹਨ, ਅਤੇ ਪਿਛਲੇ FPGA ਪਰਿਵਾਰਾਂ ਨਾਲੋਂ ਮਾਰਕੀਟ ਕਰਨ ਲਈ ਤੇਜ਼ ਸਮਾਂ ਹੁੰਦਾ ਹੈ। - ਹੇਠਾਂ ਦਿੱਤੇ ਵਿਸ਼ਿਆਂ 'ਤੇ ਵਧੇਰੇ ਜਾਣਕਾਰੀ ਲਈ, ਸੰਬੰਧਿਤ ਦਸਤਾਵੇਜ਼ਾਂ ਨੂੰ ਵੇਖੋ:
- ਚੱਕਰਵਾਤ V ਡਿਵਾਈਸ ਪਰਿਵਾਰ, ਸਾਈਕਲੋਨ V ਡਿਵਾਈਸ ਹੈਂਡਬੁੱਕ ਵੇਖੋ।
- HSMC ਨਿਰਧਾਰਨ, ਹਾਈ ਸਪੀਡ ਮੇਜ਼ਾਨਾਈਨ ਕਾਰਡ (HSMC) ਨਿਰਧਾਰਨ ਵੇਖੋ।
ਬੋਰਡ ਕੰਪੋਨੈਂਟ ਬਲਾਕ
ਡਿਵੈਲਪਮੈਂਟ ਬੋਰਡ ਵਿੱਚ ਹੇਠਾਂ ਦਿੱਤੇ ਪ੍ਰਮੁੱਖ ਕੰਪੋਨੈਂਟ ਬਲਾਕ ਹਨ:
- ਇੱਕ ਚੱਕਰਵਾਤ VE FPGA (5CEFA7F31I7N) ਇੱਕ 896-ਪਿੰਨ ਫਾਈਨਲਾਈਨ BGA (FBGA) ਪੈਕੇਜ ਵਿੱਚ
- 149,500 LEs
- 56,480 ਅਨੁਕੂਲ ਤਰਕ ਮਾਡਿਊਲ (ALMs)
- 6,860 Kbit (Kb) M10K ਅਤੇ 836 Kb MLAB ਮੈਮੋਰੀ
- ਸੱਤ ਫਰੈਕਸ਼ਨਲ ਫੇਜ਼ ਲੌਕਡ ਲੂਪਸ (ਪੀ.ਐਲ.ਐਲ.)
- 312 18×18-ਬਿੱਟ ਗੁਣਕ
- 480 ਆਮ ਉਦੇਸ਼ ਇਨਪੁਟ/ਆਊਟਪੁੱਟ (GPIO)
- 1.1-V ਕੋਰ ਵੋਲtage
- FPGA ਸੰਰਚਨਾ ਸਰਕਟਰੀ
- ਕਿਰਿਆਸ਼ੀਲ ਸੀਰੀਅਲ (AS) x1 ਜਾਂ AS x4 ਸੰਰਚਨਾ (EPCQ256SI16N)
- MAX® V CPLD (5M2210ZF256I5N) ਇੱਕ 256-ਪਿੰਨ FBGA ਪੈਕੇਜ ਵਿੱਚ ਸਿਸਟਮ ਕੰਟਰੋਲਰ ਵਜੋਂ
- ਫਲੈਸ਼ ਫਾਸਟ ਪੈਸਿਵ ਪੈਰਲਲ (FPP) ਕੌਂਫਿਗਰੇਸ਼ਨ
- MAX II CPLD (EPM240M100I5N) Quartus® II ਪ੍ਰੋਗਰਾਮਰ ਨਾਲ ਵਰਤਣ ਲਈ ਏਮਬੇਡ ਕੀਤੇ USB-BlasterTM II ਦੇ ਹਿੱਸੇ ਵਜੋਂ 100-ਪਿੰਨ FBGA ਪੈਕੇਜ ਵਿੱਚ
- ਕਲਾਕਿੰਗ ਸਰਕਟਰੀ
- FPGA ਸੰਦਰਭ ਘੜੀ ਇੰਪੁੱਟ ਲਈ ਪ੍ਰੋਗਰਾਮੇਬਲ ਘੜੀ ਜਨਰੇਟਰ
- FPGA ਅਤੇ MAX V CPLD ਘੜੀ ਇਨਪੁਟ ਲਈ 50-MHz ਸਿੰਗਲ-ਐਂਡ ਔਸਿਲੇਟਰ
- MAX V CPLD ਸੰਰਚਨਾ ਘੜੀ ਇਨਪੁਟ ਲਈ 100-MHz ਸਿੰਗਲ-ਐਂਡ ਔਸਿਲੇਟਰ
- SMA ਇਨਪੁਟ (LVDS)
- ਮੈਮੋਰੀ
- ਇੱਕ 256-ਬਿੱਟ ਡਾਟਾ ਬੱਸ ਦੇ ਨਾਲ ਦੋ 3-Mbyte (MB) DDR16 SDRAM ਯੰਤਰ
- ਇੱਕ 18-Mbit (Mb) SSRAM
- ਇੱਕ 512-Mb ਸਮਕਾਲੀ ਫਲੈਸ਼
- ਇੱਕ 512-MB LPDDR2 SDRAM ਇੱਕ 32-ਬਿੱਟ ਡਾਟਾ ਬੱਸ ਦੇ ਨਾਲ (ਇਸ ਬੋਰਡ 'ਤੇ ਸਿਰਫ਼ 16-ਬਿੱਟ ਡਾਟਾ ਬੱਸ ਵਰਤੀ ਜਾਂਦੀ ਹੈ)
- ਇੱਕ 64-Kb I2C ਸੀਰੀਅਲ ਇਲੈਕਟ੍ਰਿਕਲੀ ਈਰੇਸੇਬਲ ਪ੍ਰੋਮ (EEPROM)
- ਆਮ ਉਪਭੋਗਤਾ ਇੰਪੁੱਟ/ਆਊਟਪੁੱਟ
- LEDs ਅਤੇ ਡਿਸਪਲੇ
- ਚਾਰ ਉਪਭੋਗਤਾ ਐਲ.ਈ.ਡੀ
- ਇੱਕ ਸੰਰਚਨਾ ਲੋਡ LED
- ਇੱਕ ਸੰਰਚਨਾ ਕੀਤੀ LED
- ਇੱਕ ਗਲਤੀ LED
- ਤਿੰਨ ਸੰਰਚਨਾ ਚੁਣੋ LEDs
- ਚਾਰ ਏਮਬੈਡਡ USB-ਬਲਾਸਟਰ II ਸਥਿਤੀ LEDs
- ਤਿੰਨ HSMC ਇੰਟਰਫੇਸ LEDs
- ਦਸ ਈਥਰਨੈੱਟ ਐਲ.ਈ.ਡੀ
- ਦੋ UART ਡੇਟਾ LEDs ਪ੍ਰਸਾਰਿਤ ਅਤੇ ਪ੍ਰਾਪਤ ਕਰਦੇ ਹਨ
- ਦੋ USB-UART ਇੰਟਰਫੇਸ TX / RX LEDs
- LED 'ਤੇ ਇੱਕ ਪਾਵਰ
- ਇੱਕ ਦੋ-ਲਾਈਨ ਅੱਖਰ LCD ਡਿਸਪਲੇਅ
- ਬਟਨ ਦਬਾਉ
- ਇੱਕ CPU ਰੀਸੈਟ ਪੁਸ਼ ਬਟਨ
- ਇੱਕ MAX V ਰੀਸੈਟ ਪੁਸ਼ ਬਟਨ
- ਇੱਕ ਪ੍ਰੋਗਰਾਮ ਚੁਣੋ ਪੁਸ਼ ਬਟਨ
- ਇੱਕ ਪ੍ਰੋਗਰਾਮ ਕੌਂਫਿਗਰੇਸ਼ਨ ਪੁਸ਼ ਬਟਨ
- ਚਾਰ ਆਮ ਉਪਭੋਗਤਾ ਪੁਸ਼ ਬਟਨ
- ਡੀਆਈਪੀ ਸਵਿੱਚ
- ਚਾਰ MAX V CPLD ਸਿਸਟਮ ਕੰਟਰੋਲਰ ਕੰਟਰੋਲ ਸਵਿੱਚ
- ਦੋ ਜੇTAG ਚੇਨ ਕੰਟਰੋਲ ਡੀਆਈਪੀ ਸਵਿੱਚ
- ਇੱਕ ਪੱਖਾ ਕੰਟਰੋਲ ਡੀਆਈਪੀ ਸਵਿੱਚ
- ਚਾਰ ਆਮ ਉਪਭੋਗਤਾ DIP ਸਵਿੱਚ
- ਬਿਜਲੀ ਦੀ ਸਪਲਾਈ
14–20-V (ਲੈਪਟਾਪ) DC ਇੰਪੁੱਟ - ਮਕੈਨੀਕਲ
6.5″ x 4.5″ ਆਕਾਰ ਦਾ ਬੋਰਡ
ਵਿਕਾਸ ਬੋਰਡ ਬਲਾਕ ਚਿੱਤਰ
ਚਿੱਤਰ 1-1 ਚੱਕਰਵਾਤ VE FPGA ਵਿਕਾਸ ਬੋਰਡ ਦਾ ਇੱਕ ਬਲਾਕ ਚਿੱਤਰ ਦਿਖਾਉਂਦਾ ਹੈ।
ਬੋਰਡ ਨੂੰ ਸੰਭਾਲਣਾ
ਬੋਰਡ ਨੂੰ ਸੰਭਾਲਣ ਵੇਲੇ, ਹੇਠ ਲਿਖੀਆਂ ਸਥਿਰ ਡਿਸਚਾਰਜ ਸਾਵਧਾਨੀ ਦੀ ਪਾਲਣਾ ਕਰਨਾ ਮਹੱਤਵਪੂਰਨ ਹੈ:
ਸਾਵਧਾਨੀ
ਸਹੀ ਐਂਟੀ-ਸਟੈਟਿਕ ਹੈਂਡਲਿੰਗ ਦੇ ਬਿਨਾਂ, ਬੋਰਡ ਨੂੰ ਨੁਕਸਾਨ ਹੋ ਸਕਦਾ ਹੈ। ਇਸ ਲਈ, ਬੋਰਡ ਨੂੰ ਛੂਹਣ ਵੇਲੇ ਐਂਟੀ-ਸਟੈਟਿਕ ਹੈਂਡਲਿੰਗ ਸਾਵਧਾਨੀ ਵਰਤੋ।
ਬੋਰਡ ਕੰਪੋਨੈਂਟਸ
ਇਹ ਅਧਿਆਇ ਚੱਕਰਵਾਤ VE FPGA ਵਿਕਾਸ ਬੋਰਡ ਦੇ ਮੁੱਖ ਭਾਗਾਂ ਨੂੰ ਪੇਸ਼ ਕਰਦਾ ਹੈ। ਚਿੱਤਰ 2-1 ਕੰਪੋਨੈਂਟ ਸਥਾਨਾਂ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ ਅਤੇ ਸਾਰਣੀ 2-1 ਬੋਰਡ ਦੀਆਂ ਸਾਰੀਆਂ ਕੰਪੋਨੈਂਟ ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ ਦਾ ਸੰਖੇਪ ਵਰਣਨ ਪ੍ਰਦਾਨ ਕਰਦਾ ਹੈ।
ਸਕੀਮਾ ਦਾ ਇੱਕ ਪੂਰਾ ਸੈੱਟ, ਇੱਕ ਭੌਤਿਕ ਲੇਆਉਟ ਡੇਟਾਬੇਸ, ਅਤੇ GERBER fileਵਿਕਾਸ ਬੋਰਡ ਲਈ s ਚੱਕਰਵਾਤ VE FPGA ਵਿਕਾਸ ਕਿੱਟ ਦਸਤਾਵੇਜ਼ਾਂ ਦੀ ਡਾਇਰੈਕਟਰੀ ਵਿੱਚ ਰਹਿੰਦਾ ਹੈ।
ਬੋਰਡ ਨੂੰ ਪਾਵਰ ਬਣਾਉਣ ਅਤੇ ਪ੍ਰਦਰਸ਼ਨੀ ਸੌਫਟਵੇਅਰ ਨੂੰ ਸਥਾਪਿਤ ਕਰਨ ਬਾਰੇ ਜਾਣਕਾਰੀ ਲਈ, ਸਾਈਕਲੋਨ VE FPGA ਵਿਕਾਸ ਕਿੱਟ ਉਪਭੋਗਤਾ ਗਾਈਡ ਵੇਖੋ।
ਇਸ ਅਧਿਆਇ ਵਿੱਚ ਹੇਠ ਲਿਖੇ ਭਾਗ ਹਨ:
- "ਬੋਰਡ ਓਵਰview”
- ਪੰਨਾ 2-4 'ਤੇ “ਵਿਸ਼ੇਸ਼ ਯੰਤਰ: ਚੱਕਰਵਾਤ VE FPGA”
- ਪੰਨਾ 5-2210 'ਤੇ "MAX V CPLD 2M5 ਸਿਸਟਮ ਕੰਟਰੋਲਰ"
- ਪੰਨਾ 2-10 'ਤੇ "FPGA ਸੰਰਚਨਾ"
- ਸਫ਼ਾ 2-18 ਉੱਤੇ “ਕਲੌਕ ਸਰਕਟਰੀ”
- ਪੰਨਾ 2-20 'ਤੇ "ਆਮ ਉਪਭੋਗਤਾ ਇੰਪੁੱਟ/ਆਊਟਪੁੱਟ"
- ਪੰਨਾ 2-24 'ਤੇ "ਕੰਪੋਨੈਂਟਸ ਅਤੇ ਇੰਟਰਫੇਸ"
- ਸਫ਼ਾ 2-32 ਉੱਤੇ “ਯਾਦ”
- ਪੰਨਾ 2-41 'ਤੇ "ਪਾਵਰ ਸਪਲਾਈ"
ਬੋਰਡ ਓਵਰview
ਇਹ ਭਾਗ ਇੱਕ ਓਵਰ ਪ੍ਰਦਾਨ ਕਰਦਾ ਹੈview ਚੱਕਰਵਾਤ VE FPGA ਵਿਕਾਸ ਬੋਰਡ ਦਾ, ਇੱਕ ਐਨੋਟੇਟਿਡ ਬੋਰਡ ਚਿੱਤਰ ਅਤੇ ਕੰਪੋਨੈਂਟ ਵਰਣਨ ਸਮੇਤ। ਚਿੱਤਰ 2-1 ਇੱਕ ਓਵਰ ਦਿਖਾਉਂਦਾ ਹੈview ਬੋਰਡ ਦੀਆਂ ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ ਦਾ.
ਸਾਰਣੀ 2-1 ਭਾਗਾਂ ਦਾ ਵਰਣਨ ਕਰਦੀ ਹੈ ਅਤੇ ਉਹਨਾਂ ਦੇ ਅਨੁਸਾਰੀ ਬੋਰਡ ਸੰਦਰਭਾਂ ਨੂੰ ਸੂਚੀਬੱਧ ਕਰਦੀ ਹੈ।
ਸਾਰਣੀ 2-1। ਬੋਰਡ ਦੇ ਹਿੱਸੇ (1 ਵਿੱਚੋਂ ਭਾਗ 3)
| ਬੋਰਡ ਹਵਾਲਾ | ਟਾਈਪ ਕਰੋ | ਵਰਣਨ |
| ਫੀਚਰਡ ਡਿਵਾਈਸਾਂ | ||
| U1 | FPGA | ਚੱਕਰਵਾਤ VE FPGA, 5CEFA7F31I7N, 896-ਪਿੰਨ FBGA। |
| U13 | CPLD | MAX V CPLD, 5M2210ZF256I5N, 256-ਪਿੰਨ FBGA। |
| ਸੰਰਚਨਾ, ਸਥਿਤੀ, ਅਤੇ ਸੈੱਟਅੱਪ ਐਲੀਮੈਂਟਸ | ||
| J4 | JTAG ਚੇਨ ਹੈਡਰ | ਜੇ ਤੱਕ ਪਹੁੰਚ ਪ੍ਰਦਾਨ ਕਰਦਾ ਹੈTAG ਇੱਕ ਬਾਹਰੀ USB-ਬਲਾਸਟਰ ਕੇਬਲ ਦੀ ਵਰਤੋਂ ਕਰਦੇ ਸਮੇਂ ਏਮਬੈਡ ਕੀਤੇ USB-Blaster II ਨੂੰ ਚੇਨ ਅਤੇ ਅਸਮਰੱਥ ਬਣਾਉਂਦਾ ਹੈ। |
| SW2 | JTAG ਚੇਨ ਕੰਟਰੋਲ ਡੀਆਈਪੀ ਸਵਿੱਚ | ਸਰਗਰਮ J ਵਿੱਚ ਡਿਵਾਈਸਾਂ ਨੂੰ ਹਟਾਓ ਜਾਂ ਸ਼ਾਮਲ ਕਰੋTAG ਚੇਨ |
| J10 | USB ਟਾਈਪ-ਬੀ ਕਨੈਕਟਰ | FPGA ਪ੍ਰੋਗਰਾਮਿੰਗ ਲਈ USB ਇੰਟਰਫੇਸ ਅਤੇ ਏਮਬੈਡਡ USB-Blaster II J ਦੁਆਰਾ ਡੀਬੱਗਿੰਗTAG ਟਾਈਪ-ਬੀ USB ਕੇਬਲ ਰਾਹੀਂ। |
ਸਾਰਣੀ 2-1। ਬੋਰਡ ਦੇ ਹਿੱਸੇ (2 ਵਿੱਚੋਂ ਭਾਗ 3)
| ਬੋਰਡ ਹਵਾਲਾ | ਟਾਈਪ ਕਰੋ | ਵਰਣਨ |
|
SW3 |
ਬੋਰਡ ਸੈਟਿੰਗਾਂ ਡੀਆਈਪੀ ਸਵਿੱਚ |
MAX V CPLD 5M2210 ਸਿਸਟਮ ਕੰਟਰੋਲਰ ਫੰਕਸ਼ਨਾਂ ਨੂੰ ਨਿਯੰਤਰਿਤ ਕਰਦਾ ਹੈ ਜਿਵੇਂ ਕਿ ਘੜੀ ਸਮਰੱਥ, SMA ਕਲਾਕ ਇਨਪੁਟ ਨਿਯੰਤਰਣ, ਅਤੇ ਪਾਵਰ-ਅਪ 'ਤੇ ਫਲੈਸ਼ ਮੈਮੋਰੀ ਤੋਂ ਕਿਸ ਚਿੱਤਰ ਨੂੰ ਲੋਡ ਕਰਨਾ ਹੈ। |
| SW1 | MSEL DIP ਸਵਿੱਚ | ਬੋਰਡ 'ਤੇ ਸੰਰਚਨਾ ਸਕੀਮ ਨੂੰ ਕੰਟਰੋਲ ਕਰਦਾ ਹੈ. MSEL ਪਿੰਨ 0, 1, 2 ਅਤੇ 4 DIP ਸਵਿੱਚ ਨਾਲ ਜੁੜਦੇ ਹਨ ਜਦੋਂ ਕਿ MSEL ਪਿੰਨ 3 ਜ਼ਮੀਨ ਨਾਲ ਜੁੜਦਾ ਹੈ। |
| S2 | ਪ੍ਰੋਗਰਾਮ ਚੁਣੋ ਪੁਸ਼ ਬਟਨ | ਪ੍ਰੋਗਰਾਮ ਚੁਣੇ ਹੋਏ LEDs ਨੂੰ ਟੌਗਲ ਕਰਦਾ ਹੈ, ਜੋ ਪ੍ਰੋਗਰਾਮ ਚਿੱਤਰ ਨੂੰ ਚੁਣਦਾ ਹੈ ਜੋ ਫਲੈਸ਼ ਮੈਮੋਰੀ ਤੋਂ FPGA 'ਤੇ ਲੋਡ ਹੁੰਦਾ ਹੈ। |
| S1 | ਪ੍ਰੋਗਰਾਮ ਕੌਂਫਿਗਰੇਸ਼ਨ ਪੁਸ਼ ਬਟਨ | ਪ੍ਰੋਗਰਾਮ ਦੀਆਂ ਸੈਟਿੰਗਾਂ ਦੇ ਆਧਾਰ 'ਤੇ ਫਲੈਸ਼ ਮੈਮੋਰੀ ਤੋਂ FGPA 'ਤੇ ਚਿੱਤਰ ਲੋਡ ਕਰੋ LEDs ਦੀ ਚੋਣ ਕਰੋ। |
| D19 | ਸੰਰਚਨਾ ਕੀਤੀ LED | ਜਦੋਂ FPGA ਕੌਂਫਿਗਰ ਕੀਤਾ ਜਾਂਦਾ ਹੈ ਤਾਂ ਪ੍ਰਕਾਸ਼ਮਾਨ ਹੁੰਦਾ ਹੈ। |
| D18 | LED ਲੋਡ ਕਰੋ | ਪ੍ਰਕਾਸ਼ਮਾਨ ਹੁੰਦਾ ਹੈ ਜਦੋਂ MAX V CPLD 5M2210 ਸਿਸਟਮ ਕੰਟਰੋਲਰ ਸਰਗਰਮੀ ਨਾਲ FPGA ਨੂੰ ਕੌਂਫਿਗਰ ਕਰ ਰਿਹਾ ਹੁੰਦਾ ਹੈ। |
| D17 | ਗਲਤੀ LED | ਜਦੋਂ ਫਲੈਸ਼ ਮੈਮੋਰੀ ਤੋਂ FPGA ਸੰਰਚਨਾ ਅਸਫਲ ਹੋ ਜਾਂਦੀ ਹੈ ਤਾਂ ਪ੍ਰਕਾਸ਼ਮਾਨ ਹੁੰਦਾ ਹੈ। |
| D35 | ਪਾਵਰ LED | 5.0-V ਪਾਵਰ ਮੌਜੂਦ ਹੋਣ 'ਤੇ ਪ੍ਰਕਾਸ਼ਮਾਨ ਹੁੰਦਾ ਹੈ। |
|
ਡੀ 25 ~ ਡੀ 27 |
ਪ੍ਰੋਗਰਾਮ ਚੁਣੋ LEDs |
LED ਕ੍ਰਮ ਦਿਖਾਉਣ ਲਈ ਰੋਸ਼ਨੀ ਕਰਦਾ ਹੈ ਜੋ ਇਹ ਨਿਰਧਾਰਤ ਕਰਦਾ ਹੈ ਕਿ ਕਿਹੜੀ ਫਲੈਸ਼ ਮੈਮੋਰੀ ਚਿੱਤਰ FPGA 'ਤੇ ਲੋਡ ਹੁੰਦਾ ਹੈ ਜਦੋਂ ਤੁਸੀਂ ਪ੍ਰੋਗਰਾਮ ਨੂੰ ਦਬਾਉਂਦੇ ਹੋ ਪੁਸ਼ ਬਟਨ ਨੂੰ ਦਬਾਉਂਦੇ ਹੋ। LED ਸੈਟਿੰਗਾਂ ਲਈ ਟੇਬਲ 2-6 ਵੇਖੋ। |
| ਡੀ 1 ~ ਡੀ 10 | ਈਥਰਨੈੱਟ LEDs | ਕਨੈਕਸ਼ਨ ਦੀ ਗਤੀ ਦੇ ਨਾਲ-ਨਾਲ ਪ੍ਰਸਾਰਿਤ ਜਾਂ ਪ੍ਰਾਪਤੀ ਗਤੀਵਿਧੀ ਦਿਖਾਉਣ ਲਈ ਰੋਸ਼ਨੀ ਕਰਦਾ ਹੈ। |
| D20, D21 | HSMC ਪੋਰਟ LEDs | ਤੁਸੀਂ ਇਹਨਾਂ LEDs ਨੂੰ ਸੰਚਾਰਿਤ ਜਾਂ ਪ੍ਰਾਪਤ ਗਤੀਵਿਧੀ ਨੂੰ ਦਰਸਾਉਣ ਲਈ ਕੌਂਫਿਗਰ ਕਰ ਸਕਦੇ ਹੋ। |
| D22 | HSMC ਪੋਰਟ ਮੌਜੂਦ LED | HSMC ਪੋਰਟ ਵਿੱਚ ਬੇਟੀ ਕਾਰਡ ਨੂੰ ਪਲੱਗ ਕੀਤੇ ਜਾਣ 'ਤੇ ਰੋਸ਼ਨੀ ਹੁੰਦੀ ਹੈ। |
| D15, D16 | USB-UART LEDs | ਪ੍ਰਕਾਸ਼ਮਾਨ ਹੁੰਦਾ ਹੈ ਜਦੋਂ USB-UART ਟ੍ਰਾਂਸਮੀਟਰ ਅਤੇ ਰਿਸੀਵਰ ਵਰਤੋਂ ਵਿੱਚ ਹੁੰਦੇ ਹਨ। |
| D23, D24 | ਸੀਰੀਅਲ UART LEDs | ਜਦੋਂ UART ਟ੍ਰਾਂਸਮੀਟਰ ਅਤੇ ਰਿਸੀਵਰ ਵਰਤੋਂ ਵਿੱਚ ਹੁੰਦੇ ਹਨ ਤਾਂ ਪ੍ਰਕਾਸ਼ਮਾਨ ਹੁੰਦਾ ਹੈ। |
| ਘੜੀ ਸਰਕਟ | ||
|
X1 |
ਪ੍ਰੋਗਰਾਮੇਬਲ ਔਸਿਲੇਟਰ |
125 MHz ਦੀ ਡਿਫੌਲਟ ਫ੍ਰੀਕੁਐਂਸੀ ਦੇ ਨਾਲ ਪ੍ਰੋਗਰਾਮੇਬਲ ਔਸਿਲੇਟਰ। MAX V CPLD 5M2210 ਸਿਸਟਮ ਕੰਟਰੋਲਰ 'ਤੇ ਚੱਲ ਰਹੇ ਘੜੀ ਕੰਟਰੋਲ GUI ਦੀ ਵਰਤੋਂ ਕਰਕੇ ਬਾਰੰਬਾਰਤਾ ਪ੍ਰੋਗਰਾਮੇਬਲ ਹੈ। |
| U4 | 50-MHz ਔਸਿਲੇਟਰ | ਆਮ ਉਦੇਸ਼ ਤਰਕ ਲਈ 50.000-MHz ਕ੍ਰਿਸਟਲ ਔਸਿਲੇਟਰ। |
| X3 | 100-MHz ਔਸਿਲੇਟਰ | MAX V CPLD 100.000M5 ਸਿਸਟਮ ਕੰਟਰੋਲਰ ਲਈ 2210-MHz ਕ੍ਰਿਸਟਲ ਔਸਿਲੇਟਰ। |
| ਜੇ 2, ਜੇ 3 | ਘੜੀ ਇਨਪੁਟ SMA ਕਨੈਕਟਰ | ਘੜੀ ਮਲਟੀਪਲੈਕਸਰ ਬਫਰ ਵਿੱਚ LVDS-ਅਨੁਕੂਲ ਘੜੀ ਇਨਪੁੱਟ ਚਲਾਓ। |
| J4 | ਘੜੀ ਆਉਟਪੁੱਟ SMA ਕਨੈਕਟਰ | FPGA ਤੋਂ 2.5-V CMOS ਕਲਾਕ ਆਉਟਪੁੱਟ ਕੱਢੋ। |
| ਜਨਰਲ ਉਪਭੋਗਤਾ ਇਨਪੁਟ/ਆਊਟਪੁੱਟ | ||
| ਡੀ 28 ~ ਡੀ 31 | ਉਪਭੋਗਤਾ LEDs | ਚਾਰ ਉਪਭੋਗਤਾ ਐਲ.ਈ.ਡੀ. ਘੱਟ ਚਲਾਏ ਜਾਣ 'ਤੇ ਪ੍ਰਕਾਸ਼ਮਾਨ ਹੁੰਦਾ ਹੈ। |
| SW3 | ਉਪਭੋਗਤਾ DIP ਸਵਿੱਚ | ਕਵਾਡ ਯੂਜ਼ਰ ਡੀਆਈਪੀ ਸਵਿੱਚ। ਜਦੋਂ ਸਵਿੱਚ ਚਾਲੂ ਹੁੰਦਾ ਹੈ, ਤਾਂ ਇੱਕ ਤਰਕ 0 ਚੁਣਿਆ ਜਾਂਦਾ ਹੈ। |
| S4 | CPU ਰੀਸੈਟ ਪੁਸ਼ ਬਟਨ | FPGA ਤਰਕ ਨੂੰ ਰੀਸੈਟ ਕਰੋ। |
| S3 | MAX V ਰੀਸੈਟ ਪੁਸ਼ ਬਟਨ | MAX V CPLD 5M2210 ਸਿਸਟਮ ਕੰਟਰੋਲਰ ਨੂੰ ਰੀਸੈਟ ਕਰੋ। |
| ਐਸ 5 ~ ਐਸ 8 | ਆਮ ਉਪਭੋਗਤਾ ਪੁਸ਼ ਬਟਨ | ਚਾਰ ਉਪਭੋਗਤਾ ਪੁਸ਼ ਬਟਨ। ਦਬਾਉਣ 'ਤੇ ਘੱਟ ਚਲਾਓ। |
| ਮੈਮੋਰੀ ਡਿਵਾਈਸਾਂ | ||
| ਯੂ 7, ਯੂ 8 | DDR3 x32 ਮੈਮੋਰੀ | ਇੱਕ 256-ਬਿੱਟ ਡਾਟਾ ਬੱਸ ਦੇ ਨਾਲ ਦੋ 3-MB DDR16 SDRAM। |
| U9 | LPDDR2 x 16 ਮੈਮੋਰੀ | 512-ਬਿੱਟ ਬੱਸ ਦੇ ਨਾਲ 2-MB LPDDR 32 SDRAM, ਇਸ ਬੋਰਡ 'ਤੇ ਸਿਰਫ 16-ਬਿੱਟ ਬੱਸ ਵਰਤੀ ਜਾਂਦੀ ਹੈ। |
ਸਾਰਣੀ 2-1। ਬੋਰਡ ਦੇ ਹਿੱਸੇ (3 ਵਿੱਚੋਂ ਭਾਗ 3)
| ਬੋਰਡ ਹਵਾਲਾ | ਟਾਈਪ ਕਰੋ | ਵਰਣਨ |
| U10 | ਫਲੈਸ਼ x16 ਮੈਮੋਰੀ | ਗੈਰ-ਅਸਥਿਰ ਮੈਮੋਰੀ ਲਈ 512-ਬਿੱਟ ਡਾਟਾ ਬੱਸ ਦੇ ਨਾਲ 16-Mb ਸਮਕਾਲੀ ਫਲੈਸ਼ ਡਿਵਾਈਸਾਂ। |
| U11 | SSRAM x16 ਮੈਮੋਰੀ | 18-ਬਿੱਟ ਡਾਟਾ ਬੱਸ ਅਤੇ 12-ਬਿੱਟ ਸਮਾਨਤਾ ਦੇ ਨਾਲ 4-Mb ਸਟੈਂਡਰਡ ਸਮਕਾਲੀ RAM। |
| U12 | EEPROM | 64-Mb I2C ਸੀਰੀਅਲ EEPROM। |
| ਸੰਚਾਰ ਬੰਦਰਗਾਹਾਂ | ||
| J1 | HSMC ਪੋਰਟ | ਪ੍ਰਤੀ HSMC ਨਿਰਧਾਰਨ 84 CMOS ਜਾਂ 17 LVDS ਚੈਨਲ ਪ੍ਰਦਾਨ ਕਰਦਾ ਹੈ। |
|
J11 |
ਗੀਗਾਬਿੱਟ ਈਥਰਨੈੱਟ ਪੋਰਟ |
RJ-45 ਕਨੈਕਟਰ ਜੋ ਕਿ ਇੱਕ ਮਾਰਵੇਲ 10E100 PHY ਦੁਆਰਾ ਇੱਕ 1000/88/1111 ਈਥਰਨੈੱਟ ਕਨੈਕਸ਼ਨ ਪ੍ਰਦਾਨ ਕਰਦਾ ਹੈ ਅਤੇ RGMII ਮੋਡ ਵਿੱਚ FPGA- ਅਧਾਰਤ ਅਲਟੇਰਾ ਟ੍ਰਿਪਲ ਸਪੀਡ ਈਥਰਨੈੱਟ ਮੇਗਾਕੋਰ ਫੰਕਸ਼ਨ। |
| J12 | ਸੀਰੀਅਲ UART ਪੋਰਟ | RS-9 ਸੀਰੀਅਲ UART ਚੈਨਲ ਨੂੰ ਲਾਗੂ ਕਰਨ ਲਈ RS-232 ਟ੍ਰਾਂਸਸੀਵਰ ਨਾਲ DSUB 232-ਪਿੰਨ ਕਨੈਕਟਰ। |
| J13 | USB-UART ਪੋਰਟ | ਸੀਰੀਅਲ UART ਇੰਟਰਫੇਸ ਲਈ USB-to-UART ਬ੍ਰਿਜ ਨਾਲ USB ਕਨੈਕਟਰ। |
| ਜੇ 15, ਜੇ 16 | ਡੀਬੱਗ ਹੈਡਰ | ਡੀਬੱਗ ਉਦੇਸ਼ਾਂ ਲਈ ਦੋ 2 × 8 ਸਿਰਲੇਖ। |
| ਵੀਡੀਓ ਅਤੇ ਡਿਸਪਲੇ ਬੰਦਰਗਾਹਾਂ | ||
| J14 | ਅੱਖਰ LCD | ਕਨੈਕਟਰ ਜੋ ਦੋ ਸਟੈਂਡਆਫ ਦੇ ਨਾਲ ਪ੍ਰਦਾਨ ਕੀਤੇ 16 ਅੱਖਰ × 2 ਲਾਈਨ LCD ਮੋਡੀਊਲ ਨਾਲ ਇੰਟਰਫੇਸ ਕਰਦਾ ਹੈ। |
| ਸ਼ਕਤੀ ਸਪਲਾਈ | ||
| J17 | ਡੀਸੀ ਇਨਪੁਟ ਜੈਕ | 14-20-V DC ਪਾਵਰ ਸਪਲਾਈ ਸਵੀਕਾਰ ਕਰਦਾ ਹੈ। |
| SW5 | ਪਾਵਰ ਸਵਿੱਚ | ਜਦੋਂ DC ਇਨਪੁਟ ਜੈਕ ਤੋਂ ਪਾਵਰ ਸਪਲਾਈ ਕੀਤੀ ਜਾਂਦੀ ਹੈ ਤਾਂ ਬੋਰਡ ਨੂੰ ਚਾਲੂ ਜਾਂ ਬੰਦ ਕਰੋ। |
ਫੀਚਰਡ ਡਿਵਾਈਸ: ਚੱਕਰਵਾਤ VE FPGA
ਚੱਕਰਵਾਤ VE FPGA ਵਿਕਾਸ ਬੋਰਡ ਇੱਕ 5-ਪਿੰਨ FBGA ਪੈਕੇਜ ਵਿੱਚ ਇੱਕ ਚੱਕਰਵਾਤ VE FPGA 7CEFA31F7I1N ਡਿਵਾਈਸ (U896) ਵਿਸ਼ੇਸ਼ਤਾ ਕਰਦਾ ਹੈ।
ਸਾਈਕਲੋਨ V ਡਿਵਾਈਸ ਪਰਿਵਾਰ ਬਾਰੇ ਹੋਰ ਜਾਣਕਾਰੀ ਲਈ, ਸਾਈਕਲੋਨ V ਡਿਵਾਈਸ ਹੈਂਡਬੁੱਕ ਵੇਖੋ।
ਸਾਰਣੀ 2–2 ਚੱਕਰਵਾਤ VE FPGA 5CEFA7F31I7N ਡਿਵਾਈਸ ਦੀਆਂ ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ ਦਾ ਵਰਣਨ ਕਰਦੀ ਹੈ।
ਸਾਰਣੀ 2-2। ਚੱਕਰਵਾਤ VE FPGA ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ
| ALMs | ਬਰਾਬਰ LEs | M10K ਰੈਮ ਬਲਾਕ | ਕੁੱਲ RAM (Kbits) | 18-ਬਿੱਟ × 18-ਬਿੱਟ ਗੁਣਕ | PLLs | ਪੈਕੇਜ ਟਾਈਪ ਕਰੋ |
| 56,480 | 149,500 | 6,860 | 836 | 312 | 7 | 896-ਪਿੰਨ FBGA |
I/O ਸਰੋਤ
ਚੱਕਰਵਾਤ VE FPGA 5CEFA7F31I7N ਡਿਵਾਈਸ ਵਿੱਚ ਕੁੱਲ 480 ਉਪਭੋਗਤਾ I/Os ਹਨ। ਸਾਰਣੀ 2-3 ਬੋਰਡ 'ਤੇ ਫੰਕਸ਼ਨ ਦੁਆਰਾ ਚੱਕਰਵਾਤ VE FPGA I/O ਪਿੰਨ ਦੀ ਗਿਣਤੀ ਅਤੇ ਵਰਤੋਂ ਨੂੰ ਸੂਚੀਬੱਧ ਕਰਦੀ ਹੈ।
ਸਾਰਣੀ 2-3। ਚੱਕਰਵਾਤ VE FPGA I/O ਪਿੰਨ ਕਾਉਂਟ
| ਫੰਕਸ਼ਨ | I/O ਮਿਆਰੀ | I/O ਗਿਣਤੀ | ਵਿਸ਼ੇਸ਼ ਪਿੰਨ |
| DDR3 | 1.5-V SSTL | 71 | ਇੱਕ ਡਿਫਰੈਂਸ਼ੀਅਲ x4 DQS ਪਿੰਨ |
| LPDDR2 | 1.2-V HSUL | 37 | ਇੱਕ ਡਿਫਰੈਂਸ਼ੀਅਲ x2 DQS ਪਿੰਨ |
| ਫਲੈਸ਼, SSRAM, EEPROM, ਅਤੇ MAX V
FSM ਬੱਸ |
2.5-V CMOS, 3.3-V LVCMOS | 69 | — |
| HSMC ਪੋਰਟ | 2.5-V CMOS + LVDS | 79 | 17 LVDS, I2C |
| ਗੀਗਾਬਿੱਟ ਈਥਰਨੈੱਟ ਪੋਰਟ | 2.5-V CMOS | 42 | — |
| ਏਮਬੈਡਡ USB-ਬਲਾਸਟਰ II | 2.5-V CMOS | 20 | — |
| ਡੀਬੱਗ ਹੈਡਰ | 1.5-V, 2.5-V | 20 | — |
| UART | 3.3-V LVTTL | 4 | — |
| USB-UART | 2.5-V CMOS | 12 | — |
| ਬਟਨ ਦਬਾਉ | 2.5-V CMOS | 5 | ਇੱਕ DEV_CLRn ਪਿੰਨ |
| ਡੀਆਈਪੀ ਸਵਿੱਚ | 2.5-V CMOS | 4 | — |
| ਅੱਖਰ LCD | 2.5-V CMOS | 11 | — |
| ਐਲ.ਈ.ਡੀ | 2.5-V CMOS | 9 | — |
| ਘੜੀ ਜਾਂ ਔਸਿਲੇਟਰ | 2.5-V CMOS + LVDS | 12 | ਇੱਕ ਕਲਾਕ ਆਊਟ ਪਿੰਨ |
| ਕੁੱਲ I/O ਵਰਤਿਆ ਗਿਆ: | 395 | ||
MAX V CPLD 5M2210 ਸਿਸਟਮ ਕੰਟਰੋਲਰ
ਬੋਰਡ ਹੇਠਾਂ ਦਿੱਤੇ ਉਦੇਸ਼ਾਂ ਲਈ 5M2210 ਸਿਸਟਮ ਕੰਟਰੋਲਰ, ਇੱਕ Altera MAX V CPLD ਦੀ ਵਰਤੋਂ ਕਰਦਾ ਹੈ:
- ਫਲੈਸ਼ ਤੋਂ FPGA ਸੰਰਚਨਾ
- ਪਾਵਰ ਮਾਪ
- ਰਿਮੋਟ ਸਿਸਟਮ ਅੱਪਡੇਟ ਲਈ ਕੰਟਰੋਲ ਅਤੇ ਸਥਿਤੀ ਰਜਿਸਟਰ
ਚਿੱਤਰ 2–2 MAX V CPLD 5M2210 ਸਿਸਟਮ ਕੰਟਰੋਲਰ ਦੀ ਕਾਰਜਕੁਸ਼ਲਤਾ ਅਤੇ ਬਾਹਰੀ ਸਰਕਟ ਕਨੈਕਸ਼ਨਾਂ ਨੂੰ ਬਲਾਕ ਚਿੱਤਰ ਵਜੋਂ ਦਰਸਾਉਂਦਾ ਹੈ।\
ਚਿੱਤਰ 2-2। MAX V CPLD 5M2210 ਸਿਸਟਮ ਕੰਟਰੋਲਰ ਬਲਾਕ ਡਾਇਗ੍ਰਾਮ
ਸਾਰਣੀ 2–4 MAX V CPLD 5M2210 ਸਿਸਟਮ ਕੰਟਰੋਲਰ 'ਤੇ ਮੌਜੂਦ I/O ਸਿਗਨਲਾਂ ਦੀ ਸੂਚੀ ਦਿੰਦਾ ਹੈ। ਸਿਗਨਲ ਦੇ ਨਾਮ ਅਤੇ ਫੰਕਸ਼ਨ MAX V ਡਿਵਾਈਸ ਦੇ ਅਨੁਸਾਰੀ ਹਨ।
ਤੁਸੀਂ ਇੱਕ ਸਾਬਕਾ ਨੂੰ ਡਾਊਨਲੋਡ ਕਰ ਸਕਦੇ ਹੋampਐਲਟੇਰਾ ਡਿਜ਼ਾਈਨ ਸਟੋਰ ਤੋਂ ਹੇਠਾਂ ਦਿੱਤੀ ਸਾਰਣੀ ਦੇ ਅਨੁਸਾਰ ਪਿੰਨ ਸਥਾਨਾਂ ਅਤੇ ਅਸਾਈਨਮੈਂਟਾਂ ਦੇ ਨਾਲ ਡਿਜ਼ਾਈਨ ਨੂੰ ਪੂਰਾ ਕੀਤਾ ਗਿਆ ਹੈ। ਚੱਕਰਵਾਤ VE FPGA ਡਿਵੈਲਪਮੈਂਟ ਕਿੱਟ ਵਿੱਚ, ਡਿਜ਼ਾਈਨ ਐਕਸ ਦੇ ਅਧੀਨamples, Cyclone VE FPGA ਵਿਕਾਸ ਕਿੱਟ ਬੇਸਲਾਈਨ ਪਿਨਆਉਟ 'ਤੇ ਕਲਿੱਕ ਕਰੋ।
ਸਾਰਣੀ 2-4। MAX V CPLD 5M2210 ਸਿਸਟਮ ਕੰਟਰੋਲਰ ਡਿਵਾਈਸ ਪਿਨ-ਆਊਟ (1 ਵਿੱਚੋਂ ਭਾਗ 5)
| ਬੋਰਡ ਹਵਾਲਾ (U13) | ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਨਾਮ | I/O ਮਿਆਰੀ | ਵਰਣਨ |
| N4 | 5M2210_JTAG_TMS | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | MAX VJTAG ਟੀ.ਐੱਮ.ਐੱਸ |
| E9 | CLK50_EN | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | 50 MHz ਔਸਿਲੇਟਰ ਯੋਗ |
| H12 | CLK_CONFIG | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | 100 MHz ਸੰਰਚਨਾ ਘੜੀ ਇੰਪੁੱਟ |
| A15 | CLK_ENABLE | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਘੜੀ ਔਸਿਲੇਟਰ ਸਮਰੱਥ ਲਈ ਡੀਆਈਪੀ ਸਵਿੱਚ |
| A13 | CLK_SEL | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਘੜੀ ਦੀ ਚੋਣ ਲਈ ਡੀਆਈਪੀ ਸਵਿੱਚ—SMA ਜਾਂ ਔਸਿਲੇਟਰ |
| J12 | CLKIN_50_MAXV | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | 50 MHz ਘੜੀ ਇੰਪੁੱਟ |
| D9 | CLOCK_SCL | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਪ੍ਰੋਗਰਾਮੇਬਲ ਔਸਿਲੇਟਰ I2C ਘੜੀ |
| C9 | CLOCK_SDA | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਪ੍ਰੋਗਰਾਮੇਬਲ ਔਸਿਲੇਟਰ I2C ਡਾਟਾ |
| D10 | CPU_RESETN | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FPGA ਰੀਸੈਟ ਪੁਸ਼ ਬਟਨ |
| P12 | EXTRA_SIG0 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਏਮਬੈਡਡ USB-ਬਲਾਸਟਰ II ਇੰਟਰਫੇਸ। ਭਵਿੱਖ ਦੀ ਵਰਤੋਂ ਲਈ ਰਾਖਵਾਂ |
| T13 | EXTRA_SIG1 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਏਮਬੈਡਡ USB-ਬਲਾਸਟਰ II ਇੰਟਰਫੇਸ। ਭਵਿੱਖ ਦੀ ਵਰਤੋਂ ਲਈ ਰਾਖਵਾਂ |
| T15 | EXTRA_SIG2 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਏਮਬੈਡਡ USB-ਬਲਾਸਟਰ II ਇੰਟਰਫੇਸ। ਭਵਿੱਖ ਦੀ ਵਰਤੋਂ ਲਈ ਰਾਖਵਾਂ |
| A2 | FACTORY_LOAD | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਪਾਵਰ-ਅੱਪ 'ਤੇ ਫੈਕਟਰੀ ਜਾਂ ਉਪਭੋਗਤਾ ਡਿਜ਼ਾਈਨ ਨੂੰ ਲੋਡ ਕਰਨ ਲਈ ਡੀਆਈਪੀ ਸਵਿੱਚ ਕਰੋ |
ਸਾਰਣੀ 2-4। MAX V CPLD 5M2210 ਸਿਸਟਮ ਕੰਟਰੋਲਰ ਡਿਵਾਈਸ ਪਿਨ-ਆਊਟ (2 ਵਿੱਚੋਂ ਭਾਗ 5)
| ਬੋਰਡ ਹਵਾਲਾ (U13) | ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਨਾਮ | I/O ਮਿਆਰੀ | ਵਰਣਨ |
| R14 | FACTORY_REQUEST | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਫੈਕਟਰੀ ਕਮਾਂਡ ਭੇਜਣ ਲਈ ਏਮਬੈਡਡ USB-ਬਲਾਸਟਰ II ਬੇਨਤੀ |
| N12 | FACTORY_STATUS | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਏਮਬੈਡਡ USB-ਬਲਾਸਟਰ II ਫੈਕਟਰੀ ਕਮਾਂਡ ਸਥਿਤੀ |
| C8 | FAN_FORCE_ON | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | DIP ਪੱਖੇ ਨੂੰ ਚਾਲੂ ਜਾਂ ਬੰਦ ਕਰੋ |
| N7 | FLASH_ADVN | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FSM ਬੱਸ ਫਲੈਸ਼ ਮੈਮੋਰੀ ਪਤਾ ਵੈਧ ਹੈ |
| R5 | FLASH_CEN | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FSM ਬੱਸ ਫਲੈਸ਼ ਮੈਮੋਰੀ ਚਿੱਪ ਯੋਗ |
| R6 | FLASH_CLK | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FSM ਬੱਸ ਫਲੈਸ਼ ਮੈਮੋਰੀ ਘੜੀ |
| M6 | FLASH_OEN | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FSM ਬੱਸ ਫਲੈਸ਼ ਮੈਮੋਰੀ ਆਉਟਪੁੱਟ ਯੋਗ |
| T5 | FLASH_RDYBSYN | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FSM ਬੱਸ ਫਲੈਸ਼ ਮੈਮੋਰੀ ਤਿਆਰ ਹੈ |
| P7 | FLASH_RESETN | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FSM ਬੱਸ ਫਲੈਸ਼ ਮੈਮੋਰੀ ਰੀਸੈੱਟ |
| N6 | FLASH_WEN | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FSM ਬੱਸ ਫਲੈਸ਼ ਮੈਮੋਰੀ ਲਿਖਣ ਯੋਗ |
| K1 | FPGA_CONF_DONE | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FPGA ਸੰਰਚਨਾ ਕੀਤੀ LED |
| D3 | FPGA_CONFIG_D0 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FPGA ਸੰਰਚਨਾ ਡਾਟਾ |
| C2 | FPGA_CONFIG_D1 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FPGA ਸੰਰਚਨਾ ਡਾਟਾ |
| C3 | FPGA_CONFIG_D2 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FPGA ਸੰਰਚਨਾ ਡਾਟਾ |
| E3 | FPGA_CONFIG_D3 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FPGA ਸੰਰਚਨਾ ਡਾਟਾ |
| D2 | FPGA_CONFIG_D4 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FPGA ਸੰਰਚਨਾ ਡਾਟਾ |
| E4 | FPGA_CONFIG_D5 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FPGA ਸੰਰਚਨਾ ਡਾਟਾ |
| D1 | FPGA_CONFIG_D6 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FPGA ਸੰਰਚਨਾ ਡਾਟਾ |
| E5 | FPGA_CONFIG_D7 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FPGA ਸੰਰਚਨਾ ਡਾਟਾ |
| F3 | FPGA_CONFIG_D8 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FPGA ਸੰਰਚਨਾ ਡਾਟਾ |
| E1 | FPGA_CONFIG_D9 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FPGA ਸੰਰਚਨਾ ਡਾਟਾ |
| F4 | FPGA_CONFIG_D10 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FPGA ਸੰਰਚਨਾ ਡਾਟਾ |
| F2 | FPGA_CONFIG_D11 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FPGA ਸੰਰਚਨਾ ਡਾਟਾ |
| F1 | FPGA_CONFIG_D12 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FPGA ਸੰਰਚਨਾ ਡਾਟਾ |
| F6 | FPGA_CONFIG_D13 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FPGA ਸੰਰਚਨਾ ਡਾਟਾ |
| G2 | FPGA_CONFIG_D14 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FPGA ਸੰਰਚਨਾ ਡਾਟਾ |
| G3 | FPGA_CONFIG_D15 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FPGA ਸੰਰਚਨਾ ਡਾਟਾ |
| K4 | FPGA_MAX_DCLK | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FPGA ਸੰਰਚਨਾ ਘੜੀ |
| J3 | FPGA_DCLK | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FPGA ਸੰਰਚਨਾ ਘੜੀ |
| N1 | FPGA_NCONFIG | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FPGA ਸੰਰਚਨਾ ਕਿਰਿਆਸ਼ੀਲ ਹੈ |
| J4 | FPGA_NSTATUS | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FPGA ਸੰਰਚਨਾ ਤਿਆਰ ਹੈ |
| H1 | FPGA_PR_DONE | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FPGA ਅੰਸ਼ਕ ਮੁੜ ਸੰਰਚਨਾ ਕੀਤੀ ਗਈ |
| P2 | FPGA_PR_ERROR | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FPGA ਅੰਸ਼ਕ ਮੁੜ ਸੰਰਚਨਾ ਗਲਤੀ |
| E2 | FPGA_PR_READY | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FPGA ਅੰਸ਼ਕ ਮੁੜ ਸੰਰਚਨਾ ਤਿਆਰ ਹੈ |
| F5 | FPGA_PR_REQUEST | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FPGA ਅੰਸ਼ਕ ਮੁੜ ਸੰਰਚਨਾ ਬੇਨਤੀ |
| L5 | FPGA_MAX_NCS | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FPGA ਸੰਰਚਨਾ ਚਿੱਪ ਦੀ ਚੋਣ ਕਰੋ |
| E14 | FSM_A1 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FSM ਪਤਾ ਬੱਸ |
| C14 | FSM_A2 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FSM ਪਤਾ ਬੱਸ |
ਸਾਰਣੀ 2-4। MAX V CPLD 5M2210 ਸਿਸਟਮ ਕੰਟਰੋਲਰ ਡਿਵਾਈਸ ਪਿਨ-ਆਊਟ (3 ਵਿੱਚੋਂ ਭਾਗ 5)
| ਬੋਰਡ ਹਵਾਲਾ (U13) | ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਨਾਮ | I/O ਮਿਆਰੀ | ਵਰਣਨ |
| C15 | FSM_A3 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FSM ਪਤਾ ਬੱਸ |
| E13 | FSM_A4 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FSM ਪਤਾ ਬੱਸ |
| E12 | FSM_A5 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FSM ਪਤਾ ਬੱਸ |
| D15 | FSM_A6 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FSM ਪਤਾ ਬੱਸ |
| F14 | FSM_A7 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FSM ਪਤਾ ਬੱਸ |
| D16 | FSM_A8 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FSM ਪਤਾ ਬੱਸ |
| F13 | FSM_A9 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FSM ਪਤਾ ਬੱਸ |
| E15 | FSM_A10 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FSM ਪਤਾ ਬੱਸ |
| E16 | FSM_A11 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FSM ਪਤਾ ਬੱਸ |
| F15 | FSM_A12 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FSM ਪਤਾ ਬੱਸ |
| G14 | FSM_A13 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FSM ਪਤਾ ਬੱਸ |
| F16 | FSM_A14 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FSM ਪਤਾ ਬੱਸ |
| G13 | FSM_A15 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FSM ਪਤਾ ਬੱਸ |
| G15 | FSM_A16 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FSM ਪਤਾ ਬੱਸ |
| G12 | FSM_A17 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FSM ਪਤਾ ਬੱਸ |
| G16 | FSM_A18 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FSM ਪਤਾ ਬੱਸ |
| H14 | FSM_A19 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FSM ਪਤਾ ਬੱਸ |
| H20 | FSM_A20 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FSM ਪਤਾ ਬੱਸ |
| H13 | FSM_A21 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FSM ਪਤਾ ਬੱਸ |
| H16 | FSM_A22 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FSM ਪਤਾ ਬੱਸ |
| J13 | FSM_A23 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FSM ਪਤਾ ਬੱਸ |
| J16 | FSM_A24 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FSM ਪਤਾ ਬੱਸ |
| T2 | FSM_A25 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FSM ਪਤਾ ਬੱਸ |
| P5 | FSM_A26 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FSM ਪਤਾ ਬੱਸ |
| J14 | FSM_D0 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FSM ਡਾਟਾ ਬੱਸ |
| J15 | FSM_D1 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FSM ਡਾਟਾ ਬੱਸ |
| K16 | FSM_D2 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FSM ਡਾਟਾ ਬੱਸ |
| K13 | FSM_D3 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FSM ਡਾਟਾ ਬੱਸ |
| K15 | FSM_D4 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FSM ਡਾਟਾ ਬੱਸ |
| K14 | FSM_D5 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FSM ਡਾਟਾ ਬੱਸ |
| L16 | FSM_D6 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FSM ਡਾਟਾ ਬੱਸ |
| L11 | FSM_D7 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FSM ਡਾਟਾ ਬੱਸ |
| L15 | FSM_D8 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FSM ਡਾਟਾ ਬੱਸ |
| L12 | FSM_D9 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FSM ਡਾਟਾ ਬੱਸ |
| M16 | FSM_D10 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FSM ਡਾਟਾ ਬੱਸ |
| L13 | FSM_D11 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FSM ਡਾਟਾ ਬੱਸ |
| M15 | FSM_D12 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FSM ਡਾਟਾ ਬੱਸ |
| L14 | FSM_D13 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FSM ਡਾਟਾ ਬੱਸ |
| N16 | FSM_D14 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FSM ਡਾਟਾ ਬੱਸ |
ਸਾਰਣੀ 2-4। MAX V CPLD 5M2210 ਸਿਸਟਮ ਕੰਟਰੋਲਰ ਡਿਵਾਈਸ ਪਿਨ-ਆਊਟ (4 ਵਿੱਚੋਂ ਭਾਗ 5)
| ਬੋਰਡ ਹਵਾਲਾ (U13) | ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਨਾਮ | I/O ਮਿਆਰੀ | ਵਰਣਨ |
| M13 | FSM_D15 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FSM ਡਾਟਾ ਬੱਸ |
| B8 | HSMA_PRSNTN | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | HSMC ਪੋਰਟ ਮੌਜੂਦ ਹੈ |
| L6 | JTAG_5M2210_TDI | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | MAX V CPLD ਜੇTAG ਵਿੱਚ ਚੇਨ ਡਾਟਾ |
| M5 | JTAG_5M2210_TDO | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | MAX V CPLD ਜੇTAG ਚੇਨ ਡਾਟਾ ਬਾਹਰ |
| P3 | JTAG_ਟੀ.ਸੀ.ਕੇ | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | JTAG ਚੇਨ ਘੜੀ |
| P11 | M570_CLOCK | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਫੈਕਟਰੀ ਕਮਾਂਡ ਭੇਜਣ ਲਈ ਏਮਬੈਡਡ USB-ਬਲਾਸਟਰ II ਲਈ 25-MHz ਘੜੀ |
| M1 | M570_JTAG_EN | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਏਮਬੈਡਡ USB-ਬਲਾਸਟਰ II ਨੂੰ ਅਯੋਗ ਕਰਨ ਲਈ ਘੱਟ ਸਿਗਨਲ |
| P10 | MAX5_BEN0 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FSM ਬੱਸ MAX V ਬਾਈਟ ਯੋਗ 0 |
| R11 | MAX5_BEN1 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FSM ਬੱਸ MAX V ਬਾਈਟ ਯੋਗ 1 |
| T12 | MAX5_BEN2 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FSM ਬੱਸ MAX V ਬਾਈਟ ਯੋਗ 2 |
| N11 | MAX5_BEN3 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FSM ਬੱਸ MAX V ਬਾਈਟ ਯੋਗ 3 |
| T11 | MAX5_CLK | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FSM ਬੱਸ MAX V ਘੜੀ |
| R10 | MAX5_CSN | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FSM ਬੱਸ MAX V ਚਿੱਪ ਚੁਣੋ |
| M10 | MAX5_OEN | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FSM ਬੱਸ MAX V ਆਉਟਪੁੱਟ ਯੋਗ |
| N10 | MAX5_WEN | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FSM ਬੱਸ MAX V ਲਿਖਣ ਯੋਗ |
| E11 | MAX_CONF_DONEN | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਏਮਬੈਡਡ USB-ਬਲਾਸਟਰ II ਸੰਰਚਨਾ ਕੀਤੀ ਗਈ LED |
| A4 | MAX_ERROR | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FPGA ਸੰਰਚਨਾ ਗਲਤੀ LED |
| A6 | MAX_LOAD | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FPGA ਸੰਰਚਨਾ ਸਰਗਰਮ LED |
| M9 | MAX_RESETN | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | MAX V ਰੀਸੈਟ ਪੁਸ਼ ਬਟਨ |
| B7 | ਓਵਰਟੇਮ | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਤਾਪਮਾਨ ਮਾਨੀਟਰ ਪੱਖਾ ਸਮਰੱਥ |
| D12 | PGM_CONFIG | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | PGM LEDs ਦੁਆਰਾ ਪਛਾਣੀ ਗਈ ਫਲੈਸ਼ ਮੈਮੋਰੀ ਚਿੱਤਰ ਨੂੰ ਲੋਡ ਕਰੋ |
| B14 | PGM_LED0 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਫਲੈਸ਼ ਮੈਮੋਰੀ PGM ਸਿਲੈਕਟ ਇੰਡੀਕੇਟਰ 0 |
| C13 | PGM_LED1 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਫਲੈਸ਼ ਮੈਮੋਰੀ PGM ਸਿਲੈਕਟ ਇੰਡੀਕੇਟਰ 1 |
| B16 | PGM_LED2 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਫਲੈਸ਼ ਮੈਮੋਰੀ PGM ਸਿਲੈਕਟ ਇੰਡੀਕੇਟਰ 2 |
| B13 | PGM_SEL | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | PGM_LED[2:0] LED ਕ੍ਰਮ ਨੂੰ ਟੌਗਲ ਕਰਦਾ ਹੈ |
| H4 | PSAS_CSn | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | AS ਕੌਂਫਿਗਰੇਸ਼ਨ ਚਿੱਪ ਦੀ ਚੋਣ ਕਰੋ |
| G1 | PSAS_DCLK | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | AS ਸੰਰਚਨਾ ਘੜੀ |
| G4 | PSAS_CONF_DONE | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | AS ਸੰਰਚਨਾ ਕੀਤੀ ਗਈ |
| H2 | PSAS_CONFIGn | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | AS ਸੰਰਚਨਾ ਕਿਰਿਆਸ਼ੀਲ ਹੈ |
| G5 | PSAS_DATA1 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | AS ਸੰਰਚਨਾ ਡੇਟਾ |
| H3 | PSAS_DATA0_ASD0 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | AS ਸੰਰਚਨਾ ਡੇਟਾ |
| J1 | PSAS_CEn | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | AS ਕੌਂਫਿਗਰੇਸ਼ਨ ਚਿੱਪ ਯੋਗ |
| R12 | SECURITY_MODE | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਪਾਵਰ ਅੱਪ 'ਤੇ ਫੈਕਟਰੀ ਕਮਾਂਡ ਭੇਜਣ ਲਈ ਏਮਬੇਡ ਕੀਤੇ USB-ਬਲਾਸਟਰ II ਲਈ ਡੀਆਈਪੀ ਸਵਿੱਚ |
| E7 | SENSE_CS0N | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਪਾਵਰ ਮਾਨੀਟਰ ਚਿੱਪ ਦੀ ਚੋਣ ਕਰੋ |
| A5 | SENSE_SCK | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਪਾਵਰ ਮਾਨੀਟਰ SPI ਘੜੀ |
| D7 | SENSE_SDI | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਪਾਵਰ ਮਾਨੀਟਰ SPI ਡਾਟਾ ਵਿੱਚ |
| B6 | SENSE_SDO | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਪਾਵਰ ਮਾਨੀਟਰ SPI ਡਾਟਾ ਬਾਹਰ |
ਸਾਰਣੀ 2-4। MAX V CPLD 5M2210 ਸਿਸਟਮ ਕੰਟਰੋਲਰ ਡਿਵਾਈਸ ਪਿਨ-ਆਊਟ (5 ਵਿੱਚੋਂ ਭਾਗ 5)
| ਬੋਰਡ ਹਵਾਲਾ (U13) | ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਨਾਮ | I/O ਮਿਆਰੀ | ਵਰਣਨ |
| M13 | FSM_D15 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FSM ਡਾਟਾ ਬੱਸ |
| B8 | HSMA_PRSNTN | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | HSMC ਪੋਰਟ ਮੌਜੂਦ ਹੈ |
| L6 | JTAG_5M2210_TDI | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | MAX V CPLD ਜੇTAG ਵਿੱਚ ਚੇਨ ਡਾਟਾ |
| M5 | JTAG_5M2210_TDO | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | MAX V CPLD ਜੇTAG ਚੇਨ ਡਾਟਾ ਬਾਹਰ |
| P3 | JTAG_ਟੀ.ਸੀ.ਕੇ | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | JTAG ਚੇਨ ਘੜੀ |
| P11 | M570_CLOCK | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਫੈਕਟਰੀ ਕਮਾਂਡ ਭੇਜਣ ਲਈ ਏਮਬੈਡਡ USB-ਬਲਾਸਟਰ II ਲਈ 25-MHz ਘੜੀ |
| M1 | M570_JTAG_EN | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਏਮਬੈਡਡ USB-ਬਲਾਸਟਰ II ਨੂੰ ਅਯੋਗ ਕਰਨ ਲਈ ਘੱਟ ਸਿਗਨਲ |
| P10 | MAX5_BEN0 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FSM ਬੱਸ MAX V ਬਾਈਟ ਯੋਗ 0 |
| R11 | MAX5_BEN1 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FSM ਬੱਸ MAX V ਬਾਈਟ ਯੋਗ 1 |
| T12 | MAX5_BEN2 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FSM ਬੱਸ MAX V ਬਾਈਟ ਯੋਗ 2 |
| N11 | MAX5_BEN3 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FSM ਬੱਸ MAX V ਬਾਈਟ ਯੋਗ 3 |
| T11 | MAX5_CLK | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FSM ਬੱਸ MAX V ਘੜੀ |
| R10 | MAX5_CSN | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FSM ਬੱਸ MAX V ਚਿੱਪ ਚੁਣੋ |
| M10 | MAX5_OEN | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FSM ਬੱਸ MAX V ਆਉਟਪੁੱਟ ਯੋਗ |
| N10 | MAX5_WEN | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FSM ਬੱਸ MAX V ਲਿਖਣ ਯੋਗ |
| E11 | MAX_CONF_DONEN | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਏਮਬੈਡਡ USB-ਬਲਾਸਟਰ II ਸੰਰਚਨਾ ਕੀਤੀ ਗਈ LED |
| A4 | MAX_ERROR | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FPGA ਸੰਰਚਨਾ ਗਲਤੀ LED |
| A6 | MAX_LOAD | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | FPGA ਸੰਰਚਨਾ ਸਰਗਰਮ LED |
| M9 | MAX_RESETN | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | MAX V ਰੀਸੈਟ ਪੁਸ਼ ਬਟਨ |
| B7 | ਓਵਰਟੇਮ | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਤਾਪਮਾਨ ਮਾਨੀਟਰ ਪੱਖਾ ਸਮਰੱਥ |
| D12 | PGM_CONFIG | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | PGM LEDs ਦੁਆਰਾ ਪਛਾਣੀ ਗਈ ਫਲੈਸ਼ ਮੈਮੋਰੀ ਚਿੱਤਰ ਨੂੰ ਲੋਡ ਕਰੋ |
| B14 | PGM_LED0 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਫਲੈਸ਼ ਮੈਮੋਰੀ PGM ਸਿਲੈਕਟ ਇੰਡੀਕੇਟਰ 0 |
| C13 | PGM_LED1 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਫਲੈਸ਼ ਮੈਮੋਰੀ PGM ਸਿਲੈਕਟ ਇੰਡੀਕੇਟਰ 1 |
| B16 | PGM_LED2 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਫਲੈਸ਼ ਮੈਮੋਰੀ PGM ਸਿਲੈਕਟ ਇੰਡੀਕੇਟਰ 2 |
| B13 | PGM_SEL | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | PGM_LED[2:0] LED ਕ੍ਰਮ ਨੂੰ ਟੌਗਲ ਕਰਦਾ ਹੈ |
| H4 | PSAS_CSn | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | AS ਕੌਂਫਿਗਰੇਸ਼ਨ ਚਿੱਪ ਦੀ ਚੋਣ ਕਰੋ |
| G1 | PSAS_DCLK | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | AS ਸੰਰਚਨਾ ਘੜੀ |
| G4 | PSAS_CONF_DONE | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | AS ਸੰਰਚਨਾ ਕੀਤੀ ਗਈ |
| H2 | PSAS_CONFIGn | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | AS ਸੰਰਚਨਾ ਕਿਰਿਆਸ਼ੀਲ ਹੈ |
| G5 | PSAS_DATA1 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | AS ਸੰਰਚਨਾ ਡੇਟਾ |
| H3 | PSAS_DATA0_ASD0 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | AS ਸੰਰਚਨਾ ਡੇਟਾ |
| J1 | PSAS_CEn | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | AS ਕੌਂਫਿਗਰੇਸ਼ਨ ਚਿੱਪ ਯੋਗ |
| R12 | SECURITY_MODE | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਪਾਵਰ ਅੱਪ 'ਤੇ ਫੈਕਟਰੀ ਕਮਾਂਡ ਭੇਜਣ ਲਈ ਏਮਬੇਡ ਕੀਤੇ USB-ਬਲਾਸਟਰ II ਲਈ ਡੀਆਈਪੀ ਸਵਿੱਚ |
| E7 | SENSE_CS0N | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਪਾਵਰ ਮਾਨੀਟਰ ਚਿੱਪ ਦੀ ਚੋਣ ਕਰੋ |
| A5 | SENSE_SCK | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਪਾਵਰ ਮਾਨੀਟਰ SPI ਘੜੀ |
| D7 | SENSE_SDI | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਪਾਵਰ ਮਾਨੀਟਰ SPI ਡਾਟਾ ਵਿੱਚ |
| B6 | SENSE_SDO | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਪਾਵਰ ਮਾਨੀਟਰ SPI ਡਾਟਾ ਬਾਹਰ |
FPGA ਸੰਰਚਨਾ
ਇਹ ਭਾਗ FPGA, ਫਲੈਸ਼ ਮੈਮੋਰੀ, ਅਤੇ MAX V CPLD 5M2210 ਸਿਸਟਮ ਕੰਟਰੋਲਰ ਡਿਵਾਈਸ ਪ੍ਰੋਗਰਾਮਿੰਗ ਤਰੀਕਿਆਂ ਦਾ ਵਰਣਨ ਕਰਦਾ ਹੈ ਜੋ ਚੱਕਰਵਾਤ VE FPGA ਵਿਕਾਸ ਬੋਰਡ ਦੁਆਰਾ ਸਮਰਥਿਤ ਹਨ।
ਚੱਕਰਵਾਤ VE FPGA ਵਿਕਾਸ ਬੋਰਡ ਹੇਠਾਂ ਦਿੱਤੇ ਸੰਰਚਨਾ ਤਰੀਕਿਆਂ ਦਾ ਸਮਰਥਨ ਕਰਦਾ ਹੈ:
- ਏਮਬੈੱਡਡ USB-ਬਲਾਸਟਰ II ਜੇ ਵਿੱਚ ਕੁਆਰਟਸ II ਪ੍ਰੋਗਰਾਮਰ ਦੀ ਵਰਤੋਂ ਕਰਦੇ ਹੋਏ FPGA ਨੂੰ ਸੰਰਚਿਤ ਕਰਨ ਲਈ ਡਿਫੌਲਟ ਢੰਗ ਹੈTAG ਸਪਲਾਈ ਕੀਤੀ USB ਕੇਬਲ ਨਾਲ ਮੋਡ।
- ਫਲੈਸ਼ ਮੈਮੋਰੀ ਜਾਂ ਤਾਂ ਪਾਵਰ-ਅਪ 'ਤੇ ਫਲੈਸ਼ ਮੈਮੋਰੀ ਤੋਂ ਸਟੋਰ ਕੀਤੇ ਚਿੱਤਰਾਂ ਦੀ ਵਰਤੋਂ ਕਰਕੇ ਜਾਂ ਪ੍ਰੋਗਰਾਮ ਕੌਂਫਿਗਰੇਸ਼ਨ ਪੁਸ਼ ਬਟਨ (S1) ਨੂੰ ਦਬਾਉਣ ਨਾਲ FPGA ਨੂੰ ਕੌਂਫਿਗਰ ਕਰਨ ਲਈ ਫਲੈਸ਼ ਮੈਮੋਰੀ ਡਾਊਨਲੋਡ ਕਰੋ।
- ਇੱਕ ਬਾਹਰੀ USB-ਬਲਾਸਟਰ ਦੀ ਵਰਤੋਂ ਕਰਕੇ FPGA ਨੂੰ ਸੰਰਚਿਤ ਕਰਨ ਲਈ ਬਾਹਰੀ USB-ਬਲਾਸਟਰ ਜੋ J ਨਾਲ ਜੁੜਦਾ ਹੈTAG ਚੇਨ ਹੈਡਰ (J4)।
- ਸੀਰੀਅਲ ਜਾਂ ਕਵਾਡ-ਸੀਰੀਅਲ FPGA ਸੰਰਚਨਾ ਲਈ EPCQ ਡਿਵਾਈਸ ਜੋ AS x1 ਜਾਂ AS x4 ਸੰਰਚਨਾ ਸਕੀਮਾਂ ਦਾ ਸਮਰਥਨ ਕਰਦੀ ਹੈ।
ਏਮਬੈਡਡ USB-ਬਲਾਸਟਰ II ਉੱਤੇ FPGA ਪ੍ਰੋਗਰਾਮਿੰਗ
ਇਹ ਸੰਰਚਨਾ ਵਿਧੀ ਇੱਕ USB ਕੇਬਲ ਦੀ ਵਰਤੋਂ ਕਰਕੇ FPGA ਸੰਰਚਨਾ ਦੀ ਆਗਿਆ ਦੇਣ ਲਈ ਇੱਕ USB ਟਾਈਪ-ਬੀ ਕਨੈਕਟਰ (J10), ਇੱਕ USB 2.0 PHY ਡਿਵਾਈਸ (U18), ਅਤੇ ਇੱਕ Altera MAX II CPLD EPM570GF100I5N (U16) ਨੂੰ ਲਾਗੂ ਕਰਦੀ ਹੈ। ਇਹ USB ਕੇਬਲ ਬੋਰਡ 'ਤੇ USB ਟਾਈਪ-B ਕਨੈਕਟਰ ਅਤੇ ਕੁਆਰਟਸ II ਸੌਫਟਵੇਅਰ ਨੂੰ ਚਲਾਉਣ ਵਾਲੇ PC ਦੇ USB ਪੋਰਟ ਦੇ ਵਿਚਕਾਰ ਸਿੱਧਾ ਜੁੜਦਾ ਹੈ।
MAX II CPLD EPM570GF100I5N ਵਿੱਚ ਏਮਬੇਡ ਕੀਤਾ USB-ਬਲਾਸਟਰ II ਆਮ ਤੌਰ 'ਤੇ ਜੇ.TAG ਚੇਨ
ਚਿੱਤਰ 2-3 ਜੇ. ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈTAG ਚੇਨ
ਜੇTAG ਚੇਨ ਕੰਟਰੋਲ ਡੀਆਈਪੀ ਸਵਿੱਚ (SW2) ਚਿੱਤਰ 2-3 ਵਿੱਚ ਦਿਖਾਏ ਗਏ ਜੰਪਰਾਂ ਨੂੰ ਨਿਯੰਤਰਿਤ ਕਰਦਾ ਹੈ।
ਚੇਨ ਵਿੱਚ ਇੱਕ ਡਿਵਾਈਸ ਜਾਂ ਇੰਟਰਫੇਸ ਨੂੰ ਜੋੜਨ ਲਈ, ਉਹਨਾਂ ਦਾ ਅਨੁਸਾਰੀ ਸਵਿੱਚ ਬੰਦ ਸਥਿਤੀ ਵਿੱਚ ਹੋਣਾ ਚਾਹੀਦਾ ਹੈ। ਚੇਨ ਵਿੱਚ ਸਿਰਫ਼ FPGA ਰੱਖਣ ਲਈ ਸਾਰੇ ਸਵਿੱਚਾਂ ਨੂੰ ਆਨ ਸਥਿਤੀ 'ਤੇ ਸਲਾਈਡ ਕਰੋ।
MAX V CPLD 5M2210 ਸਿਸਟਮ ਕੰਟਰੋਲਰ J ਵਿੱਚ ਹੋਣਾ ਚਾਹੀਦਾ ਹੈTAG ਕੁਝ GUI ਇੰਟਰਫੇਸਾਂ ਦੀ ਵਰਤੋਂ ਕਰਨ ਲਈ ਚੇਨ।
ਸਾਰਣੀ 2-5 USB 2.0 PHY ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਨਾਮ ਅਤੇ ਉਹਨਾਂ ਦੇ ਅਨੁਸਾਰੀ ਚੱਕਰਵਾਤ VE FPGA ਪਿੰਨ ਨੰਬਰਾਂ ਨੂੰ ਸੂਚੀਬੱਧ ਕਰਦਾ ਹੈ।
ਸਾਰਣੀ 2-5। USB 2.0 PHY ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਨਾਮ ਅਤੇ ਫੰਕਸ਼ਨ (ਭਾਗ 1 ਦਾ 2)
| ਬੋਰਡ ਦਾ ਹਵਾਲਾ (U18) | ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਨਾਮ | ਚੱਕਰਵਾਤ VE FPGA ਪਿੰਨ ਨੰਬਰ | I/O ਮਿਆਰੀ | ਵਰਣਨ |
| C1 | 24M_XTALIN | — | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਕ੍ਰਿਸਟਲ ਔਸਿਲੇਟਰ ਇੰਪੁੱਟ |
| C2 | 24M_XTALOUT | — | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਕ੍ਰਿਸਟਲ ਔਸਿਲੇਟਰ ਆਉਟਪੁੱਟ |
| E1 | FX2_D_N | — | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | USB 2.0 PHY ਡਾਟਾ |
| E2 | FX2_D_P | — | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | USB 2.0 PHY ਡਾਟਾ |
| H7 | FX2_FLAGA | — | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਸਲੇਵ FIFO ਆਉਟਪੁੱਟ ਸਥਿਤੀ |
ਸਾਰਣੀ 2-5। USB 2.0 PHY ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਨਾਮ ਅਤੇ ਫੰਕਸ਼ਨ (ਭਾਗ 2 ਦਾ 2)
| ਬੋਰਡ ਦਾ ਹਵਾਲਾ (U18) | ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਨਾਮ | ਚੱਕਰਵਾਤ VE FPGA ਪਿੰਨ ਨੰਬਰ | I/O ਮਿਆਰੀ | ਵਰਣਨ |
| G7 | FX2_FLAGB | — | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਸਲੇਵ FIFO ਆਉਟਪੁੱਟ ਸਥਿਤੀ |
| H8 | FX2_FLAGC | — | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਸਲੇਵ FIFO ਆਉਟਪੁੱਟ ਸਥਿਤੀ |
| G6 | FX2_PA1 | — | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | USB 2.0 PHY ਪੋਰਟ ਇੱਕ ਇੰਟਰਫੇਸ |
| F8 | FX2_PA2 | — | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | USB 2.0 PHY ਪੋਰਟ ਇੱਕ ਇੰਟਰਫੇਸ |
| F7 | FX2_PA3 | — | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | USB 2.0 PHY ਪੋਰਟ ਇੱਕ ਇੰਟਰਫੇਸ |
| F6 | FX2_PA4 | — | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | USB 2.0 PHY ਪੋਰਟ ਇੱਕ ਇੰਟਰਫੇਸ |
| C8 | FX2_PA5 | — | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | USB 2.0 PHY ਪੋਰਟ ਇੱਕ ਇੰਟਰਫੇਸ |
| C7 | FX2_PA6 | — | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | USB 2.0 PHY ਪੋਰਟ ਇੱਕ ਇੰਟਰਫੇਸ |
| C6 | FX2_PA7 | — | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | USB 2.0 PHY ਪੋਰਟ ਇੱਕ ਇੰਟਰਫੇਸ |
| H3 | FX2_PB0 | — | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | USB 2.0 PHY ਪੋਰਟ B ਇੰਟਰਫੇਸ |
| F4 | FX2_PB1 | — | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | USB 2.0 PHY ਪੋਰਟ B ਇੰਟਰਫੇਸ |
| H4 | FX2_PB2 | — | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | USB 2.0 PHY ਪੋਰਟ B ਇੰਟਰਫੇਸ |
| G4 | FX2_PB3 | — | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | USB 2.0 PHY ਪੋਰਟ B ਇੰਟਰਫੇਸ |
| H5 | FX2_PB4 | — | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | USB 2.0 PHY ਪੋਰਟ B ਇੰਟਰਫੇਸ |
| G5 | FX2_PB5 | — | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | USB 2.0 PHY ਪੋਰਟ B ਇੰਟਰਫੇਸ |
| F5 | FX2_PB6 | — | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | USB 2.0 PHY ਪੋਰਟ B ਇੰਟਰਫੇਸ |
| H6 | FX2_PB7 | — | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | USB 2.0 PHY ਪੋਰਟ B ਇੰਟਰਫੇਸ |
| A8 | FX2_PD0 | — | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | USB 2.0 PHY ਪੋਰਟ D ਇੰਟਰਫੇਸ |
| A7 | FX2_PD1 | — | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | USB 2.0 PHY ਪੋਰਟ D ਇੰਟਰਫੇਸ |
| B6 | FX2_PD2 | — | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | USB 2.0 PHY ਪੋਰਟ D ਇੰਟਰਫੇਸ |
| A6 | FX2_PD3 | — | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | USB 2.0 PHY ਪੋਰਟ D ਇੰਟਰਫੇਸ |
| B3 | FX2_PD4 | — | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | USB 2.0 PHY ਪੋਰਟ D ਇੰਟਰਫੇਸ |
| A3 | FX2_PD5 | — | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | USB 2.0 PHY ਪੋਰਟ D ਇੰਟਰਫੇਸ |
| C3 | FX2_PD6 | — | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | USB 2.0 PHY ਪੋਰਟ D ਇੰਟਰਫੇਸ |
| A2 | FX2_PD7 | — | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | USB 2.0 PHY ਪੋਰਟ D ਇੰਟਰਫੇਸ |
| B8 | FX2_RESETN | V21 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਏਮਬੇਡਡ USB-ਬਲਾਸਟਰ ਹਾਰਡ ਰੀਸੈਟ |
| F3 | FX2_SCL | — | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | USB 2.0 PHY ਸੀਰੀਅਲ ਘੜੀ |
| G3 | FX2_SDA | — | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | USB 2.0 PHY ਸੀਰੀਅਲ ਡਾਟਾ |
| A1 | FX2_SLRDN | — | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਸਲੇਵ FIFO ਲਈ ਸਟ੍ਰੋਬ ਪੜ੍ਹੋ |
| B1 | FX2_SLWRN | — | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਸਲੇਵ FIFO ਲਈ ਸਟ੍ਰੋਬ ਲਿਖੋ |
| B7 | FX2_WAKEUP | — | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | USB 2.0 PHY ਵੇਕ ਸਿਗਨਲ |
| G2 | USB_CLK | AA23 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | USB 2.0 PHY 48-MHz ਇੰਟਰਫੇਸ ਘੜੀ |
ਫਲੈਸ਼ ਮੈਮੋਰੀ ਤੋਂ FPGA ਪ੍ਰੋਗਰਾਮਿੰਗ
ਫਲੈਸ਼ ਮੈਮੋਰੀ ਪ੍ਰੋਗਰਾਮਿੰਗ ਕਈ ਤਰੀਕਿਆਂ ਰਾਹੀਂ ਸੰਭਵ ਹੈ। ਪੂਰਵ-ਨਿਰਧਾਰਤ ਢੰਗ ਫੈਕਟਰੀ ਡਿਜ਼ਾਈਨ-ਬੋਰਡ ਅੱਪਡੇਟ ਪੋਰਟਲ ਦੀ ਵਰਤੋਂ ਕਰਨਾ ਹੈ। ਇਹ ਡਿਜ਼ਾਈਨ ਏਮਬੈਡਡ ਹੈ webਸਰਵਰ, ਜੋ ਬੋਰਡ ਅੱਪਡੇਟ ਪੋਰਟਲ ਦੀ ਸੇਵਾ ਕਰਦਾ ਹੈ web ਪੰਨਾ ਦ web ਪੰਨਾ ਤੁਹਾਨੂੰ ਉਦਯੋਗ-ਸਟੈਂਡਰਡ S-ਰਿਕਾਰਡ ਵਿੱਚ ਹਾਰਡਵੇਅਰ, ਸੌਫਟਵੇਅਰ, ਜਾਂ ਦੋਵਾਂ ਸਮੇਤ ਨਵੇਂ FPGA ਡਿਜ਼ਾਈਨ ਚੁਣਨ ਦੀ ਇਜਾਜ਼ਤ ਦਿੰਦਾ ਹੈ File (. ਫਲੈਸ਼) ਅਤੇ ਨੈੱਟਵਰਕ ਉੱਤੇ ਫਲੈਸ਼ ਮੈਮੋਰੀ ਦੇ ਉਪਭੋਗਤਾ ਹਾਰਡਵੇਅਰ ਪੰਨੇ (ਪੰਨਾ 1) 'ਤੇ ਡਿਜ਼ਾਈਨ ਲਿਖੋ।
ਸੈਕੰਡਰੀ ਵਿਧੀ ਵਿਕਾਸ ਕਿੱਟ ਵਿੱਚ ਸ਼ਾਮਲ ਪ੍ਰੀ-ਬਿਲਟ ਪੈਰਲਲ ਫਲੈਸ਼ ਲੋਡਰ (PFL) ਡਿਜ਼ਾਈਨ ਦੀ ਵਰਤੋਂ ਕਰਨਾ ਹੈ। ਡਿਵੈਲਪਮੈਂਟ ਬੋਰਡ ਫਲੈਸ਼ ਮੈਮੋਰੀ ਪ੍ਰੋਗਰਾਮਿੰਗ ਲਈ ਅਲਟੇਰਾ ਪੀਐਫਐਲ ਮੈਗਾਫੰਕਸ਼ਨ ਨੂੰ ਲਾਗੂ ਕਰਦਾ ਹੈ। PFL ਮੈਗਾਫੰਕਸ਼ਨ ਤਰਕ ਦਾ ਇੱਕ ਬਲਾਕ ਹੈ ਜੋ ਇੱਕ ਅਲਟੇਰਾ ਪ੍ਰੋਗਰਾਮੇਬਲ ਤਰਕ ਯੰਤਰ (FPGA ਜਾਂ CPLD) ਵਿੱਚ ਪ੍ਰੋਗਰਾਮ ਕੀਤਾ ਗਿਆ ਹੈ। PFL ਇੱਕ ਅਨੁਕੂਲ ਫਲੈਸ਼ ਮੈਮੋਰੀ ਜੰਤਰ ਨੂੰ ਲਿਖਣ ਲਈ ਇੱਕ ਉਪਯੋਗਤਾ ਦੇ ਤੌਰ ਤੇ ਕੰਮ ਕਰਦਾ ਹੈ। ਇਸ ਪ੍ਰੀ-ਬਿਲਟ ਡਿਜ਼ਾਈਨ ਵਿੱਚ PFL ਮੈਗਾਫੰਕਸ਼ਨ ਸ਼ਾਮਲ ਹੈ ਜੋ ਤੁਹਾਨੂੰ ਕੁਆਰਟਸ II ਸੌਫਟਵੇਅਰ ਦੀ ਵਰਤੋਂ ਕਰਦੇ ਹੋਏ USB ਇੰਟਰਫੇਸ ਉੱਤੇ ਪੰਨਾ 0, ਪੰਨਾ 1, ਜਾਂ ਫਲੈਸ਼ ਮੈਮੋਰੀ ਦੇ ਹੋਰ ਖੇਤਰਾਂ ਨੂੰ ਲਿਖਣ ਦੀ ਆਗਿਆ ਦਿੰਦਾ ਹੈ। ਇਹ ਵਿਧੀ ਡਿਵੈਲਪਮੈਂਟ ਬੋਰਡ ਨੂੰ ਇਸਦੀ ਫੈਕਟਰੀ ਡਿਫੌਲਟ ਸੈਟਿੰਗਾਂ ਵਿੱਚ ਬਹਾਲ ਕਰਨ ਲਈ ਵਰਤੀ ਜਾਂਦੀ ਹੈ।
ਫਲੈਸ਼ ਮੈਮੋਰੀ ਨੂੰ ਪ੍ਰੋਗਰਾਮ ਕਰਨ ਲਈ ਹੋਰ ਤਰੀਕਿਆਂ ਦੀ ਵੀ ਵਰਤੋਂ ਕੀਤੀ ਜਾ ਸਕਦੀ ਹੈ, ਜਿਸ ਵਿੱਚ Nios® II ਪ੍ਰੋਸੈਸਰ ਵੀ ਸ਼ਾਮਲ ਹੈ।
ਨਿਓਸ II ਪ੍ਰੋਸੈਸਰ ਬਾਰੇ ਵਧੇਰੇ ਜਾਣਕਾਰੀ ਲਈ, ਅਲਟੇਰਾ ਦੇ ਨਿਓਸ II ਪ੍ਰੋਸੈਸਰ ਪੰਨੇ ਨੂੰ ਵੇਖੋ webਸਾਈਟ.
ਪਾਵਰ-ਅੱਪ 'ਤੇ ਜਾਂ ਪ੍ਰੋਗਰਾਮ ਕੌਂਫਿਗਰੇਸ਼ਨ ਪੁਸ਼ ਬਟਨ ਨੂੰ ਦਬਾਉਣ ਨਾਲ, PGM_CONFIG (S1), MAX V CPLD 5M2210 ਸਿਸਟਮ ਕੰਟਰੋਲਰ ਦਾ PFL ਫਲੈਸ਼ ਮੈਮੋਰੀ ਤੋਂ FPGA ਨੂੰ ਕੌਂਫਿਗਰ ਕਰਦਾ ਹੈ। PFL ਮੈਗਾਫੰਕਸ਼ਨ ਫਲੈਸ਼ ਮੈਮੋਰੀ ਤੋਂ 16-ਬਿੱਟ ਡੇਟਾ ਪੜ੍ਹਦਾ ਹੈ ਅਤੇ ਇਸਨੂੰ ਫਾਸਟ ਪੈਸਿਵ ਪੈਰਲਲ (FPP) ਫਾਰਮੈਟ ਵਿੱਚ ਬਦਲਦਾ ਹੈ। ਇਹ 16-ਬਿੱਟ ਡੇਟਾ ਫਿਰ ਸੰਰਚਨਾ ਦੌਰਾਨ FPGA ਵਿੱਚ ਸਮਰਪਿਤ ਸੰਰਚਨਾ ਪਿੰਨਾਂ ਵਿੱਚ ਲਿਖਿਆ ਜਾਂਦਾ ਹੈ।
PGM_CONFIG ਪੁਸ਼ ਬਟਨ (S1) ਨੂੰ ਦਬਾਉਣ ਨਾਲ FPGA ਇੱਕ ਹਾਰਡਵੇਅਰ ਪੰਨੇ ਦੇ ਨਾਲ ਲੋਡ ਹੋ ਜਾਂਦਾ ਹੈ ਜਿਸਦੇ ਆਧਾਰ 'ਤੇ PGM_LED[2:0] (D25, D26, D27) ਪ੍ਰਕਾਸ਼ਮਾਨ ਹੁੰਦਾ ਹੈ। ਸਾਰਣੀ 2-6 ਉਸ ਡਿਜ਼ਾਈਨ ਨੂੰ ਸੂਚੀਬੱਧ ਕਰਦੀ ਹੈ ਜੋ ਲੋਡ ਹੁੰਦਾ ਹੈ ਜਦੋਂ ਤੁਸੀਂ PGM_CONFIG ਪੁਸ਼ ਬਟਨ ਦਬਾਉਂਦੇ ਹੋ।
ਟੇਬਲ 2-6। PGM_LED ਸੈਟਿੰਗਾਂ (1)
| PGM_LED0 (ਡੀ 25) | PGM_LED1 (ਡੀ 26) | PGM_LED2 (ਡੀ 27) | ਡਿਜ਼ਾਈਨ |
| ON | ਬੰਦ | ਬੰਦ | ਫੈਕਟਰੀ ਹਾਰਡਵੇਅਰ |
| ਬੰਦ | ON | ਬੰਦ | ਉਪਭੋਗਤਾ ਹਾਰਡਵੇਅਰ 1 |
| ਬੰਦ | ਬੰਦ | ON | ਉਪਭੋਗਤਾ ਹਾਰਡਵੇਅਰ 2 |
ਚਿੱਤਰ 2–4 PFL ਸੰਰਚਨਾ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ।
ਹੇਠਾਂ ਦਿੱਤੇ ਵਿਸ਼ਿਆਂ 'ਤੇ ਵਧੇਰੇ ਜਾਣਕਾਰੀ ਲਈ, ਸੰਬੰਧਿਤ ਦਸਤਾਵੇਜ਼ਾਂ ਨੂੰ ਵੇਖੋ:
- ਬੋਰਡ ਅੱਪਡੇਟ ਪੋਰਟਲ, PFL ਡਿਜ਼ਾਈਨ, ਅਤੇ ਫਲੈਸ਼ ਮੈਮੋਰੀ ਮੈਪ ਸਟੋਰੇਜ, ਸਾਈਕਲੋਨ VE FPGA ਡਿਵੈਲਪਮੈਂਟ ਕਿੱਟ ਉਪਭੋਗਤਾ ਗਾਈਡ ਵੇਖੋ।
- PFL ਮੈਗਾਫੰਕਸ਼ਨ, ਪੈਰਲਲ ਫਲੈਸ਼ ਲੋਡਰ ਮੈਗਾਫੰਕਸ਼ਨ ਯੂਜ਼ਰ ਗਾਈਡ ਵੇਖੋ।
ਬਾਹਰੀ USB-ਬਲਾਸਟਰ ਉੱਤੇ FPGA ਪ੍ਰੋਗਰਾਮਿੰਗ
ਜੇTAG ਚੇਨ ਹੈਡਰ ਇੱਕ PC ਉੱਤੇ ਚੱਲ ਰਹੇ Quartus II ਪ੍ਰੋਗਰਾਮਰ ਦੇ ਨਾਲ ਇੱਕ ਬਾਹਰੀ USB-Blaster ਯੰਤਰ ਦੀ ਵਰਤੋਂ ਕਰਕੇ FPGA ਨੂੰ ਕੌਂਫਿਗਰ ਕਰਨ ਲਈ ਇੱਕ ਹੋਰ ਤਰੀਕਾ ਪ੍ਰਦਾਨ ਕਰਦਾ ਹੈ। ਵਿਚਾਲੇ ਵਿਵਾਦ ਨੂੰ ਰੋਕਣ ਲਈ ਜੇTAG ਮਾਸਟਰਜ਼, ਜਦੋਂ ਤੁਸੀਂ ਇੱਕ ਬਾਹਰੀ USB-ਬਲਾਸਟਰ ਨੂੰ J ਨਾਲ ਕਨੈਕਟ ਕਰਦੇ ਹੋ ਤਾਂ ਏਮਬੈਡਡ USB-ਬਲਾਸਟਰ ਆਪਣੇ ਆਪ ਹੀ ਅਯੋਗ ਹੋ ਜਾਂਦਾ ਹੈ।TAG ਜੇ ਦੁਆਰਾ ਚੇਨTAG ਚੇਨ ਹੈਡਰ।
EPCQ ਦੀ ਵਰਤੋਂ ਕਰਦੇ ਹੋਏ FPGA ਪ੍ਰੋਗਰਾਮਿੰਗ
ਗੈਰ-ਅਸਥਿਰ ਮੈਮੋਰੀ ਦੇ ਨਾਲ ਘੱਟ ਕੀਮਤ ਵਾਲੀ ECPQ ਡਿਵਾਈਸ ਵਿੱਚ ਇੱਕ ਸਧਾਰਨ ਛੇ-ਪਿੰਨ ਇੰਟਰਫੇਸ ਅਤੇ ਇੱਕ ਛੋਟਾ ਰੂਪ ਫੈਕਟਰ ਹੈ। ECPQ AS x1 ਅਤੇ x4 ਮੋਡਾਂ ਦਾ ਸਮਰਥਨ ਕਰਦਾ ਹੈ। ਮੂਲ ਰੂਪ ਵਿੱਚ, ਇਸ ਬੋਰਡ ਵਿੱਚ ਇੱਕ FPP ਸੰਰਚਨਾ ਸਕੀਮ ਸੈਟਿੰਗ ਹੈ। ਕੌਂਫਿਗਰੇਸ਼ਨ ਸਕੀਮ ਨੂੰ AS ਮੋਡ 'ਤੇ ਸੈੱਟ ਕਰਨ ਲਈ, ਰੇਜ਼ਿਸਟਰ ਰੀਵਰਕ ਕਰਨ ਦੀ ਲੋੜ ਹੈ। ਕੌਂਫਿਗਰੇਸ਼ਨ ਸਕੀਮ ਨੂੰ ਬਦਲਣ ਲਈ MSEL DIP ਸਵਿੱਚ (SW1) ਦੀ ਵਰਤੋਂ ਕਰਕੇ MSEL ਸੈਟਿੰਗ ਨੂੰ ਕੌਂਫਿਗਰ ਕਰੋ।
ਚਿੱਤਰ 2-5 EPCQ ਅਤੇ ਚੱਕਰਵਾਤ VE FPGA ਵਿਚਕਾਰ ਸਬੰਧ ਦਿਖਾਉਂਦਾ ਹੈ।
ਚਿੱਤਰ 2-5। EPCQ ਸੰਰਚਨਾ
ਸਥਿਤੀ ਤੱਤ
ਵਿਕਾਸ ਬੋਰਡ ਵਿੱਚ ਸਟੇਟਸ ਐਲ.ਈ.ਡੀ. ਇਹ ਭਾਗ ਸਥਿਤੀ ਤੱਤਾਂ ਦਾ ਵਰਣਨ ਕਰਦਾ ਹੈ।
ਸਾਰਣੀ 2–7 ਵਿੱਚ LED ਬੋਰਡ ਦੇ ਸੰਦਰਭਾਂ, ਨਾਮਾਂ ਅਤੇ ਕਾਰਜਾਤਮਕ ਵਰਣਨ ਦੀ ਸੂਚੀ ਹੈ।
ਸਾਰਣੀ 2-7। ਬੋਰਡ-ਵਿਸ਼ੇਸ਼ LEDs (1 ਦਾ ਭਾਗ 2)
| ਬੋਰਡ ਹਵਾਲਾ | ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਨਾਮ | I/O ਮਿਆਰੀ | ਵਰਣਨ |
| D35 | ਸ਼ਕਤੀ | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਨੀਲੀ LED. 5.0 V ਪਾਵਰ ਕਿਰਿਆਸ਼ੀਲ ਹੋਣ 'ਤੇ ਪ੍ਰਕਾਸ਼ਮਾਨ ਹੁੰਦਾ ਹੈ। |
| D19 | MAX_CONF_DONEn | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਹਰਾ LED. ਜਦੋਂ FPGA ਸਫਲਤਾਪੂਰਵਕ ਕੌਂਫਿਗਰ ਕੀਤਾ ਜਾਂਦਾ ਹੈ ਤਾਂ ਪ੍ਰਕਾਸ਼ਮਾਨ ਹੁੰਦਾ ਹੈ। MAX V CPLD 5M2210 ਸਿਸਟਮ ਕੰਟਰੋਲਰ ਦੁਆਰਾ ਸੰਚਾਲਿਤ। |
|
D17 |
MAX_ERROR |
ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ |
ਲਾਲ LED. ਪ੍ਰਕਾਸ਼ਮਾਨ ਹੁੰਦਾ ਹੈ ਜਦੋਂ MAX V CPLD 5M2210 ਸਿਸਟਮ ਕੰਟਰੋਲਰ FPGA ਨੂੰ ਕੌਂਫਿਗਰ ਕਰਨ ਵਿੱਚ ਅਸਫਲ ਹੁੰਦਾ ਹੈ। MAX V CPLD 5M2210 ਸਿਸਟਮ ਕੰਟਰੋਲਰ ਦੁਆਰਾ ਸੰਚਾਲਿਤ। |
|
D18 |
MAX_LOAD |
ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ |
ਹਰਾ LED. ਪ੍ਰਕਾਸ਼ਮਾਨ ਹੁੰਦਾ ਹੈ ਜਦੋਂ MAX V CPLD 5M2210 ਸਿਸਟਮ ਕੰਟਰੋਲਰ ਸਰਗਰਮੀ ਨਾਲ FPGA ਨੂੰ ਕੌਂਫਿਗਰ ਕਰ ਰਿਹਾ ਹੁੰਦਾ ਹੈ। MAX V CPLD 5M2210 ਸਿਸਟਮ ਕੰਟਰੋਲਰ ਦੁਆਰਾ ਸੰਚਾਲਿਤ। |
| D25
ਡੀ 26 ਡੀ 27 |
PGM_LED[0]
PGM_LED[1] PGM_LED[2] |
ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ |
ਹਰੇ LEDs. ਇਹ ਦਰਸਾਉਣ ਲਈ ਰੋਸ਼ਨੀ ਕਰਦਾ ਹੈ ਕਿ ਜਦੋਂ ਤੁਸੀਂ PGM_SEL ਪੁਸ਼ ਬਟਨ ਦਬਾਉਂਦੇ ਹੋ ਤਾਂ ਫਲੈਸ਼ ਮੈਮੋਰੀ ਤੋਂ ਕਿਹੜਾ ਹਾਰਡਵੇਅਰ ਪੰਨਾ ਲੋਡ ਹੁੰਦਾ ਹੈ। |
ਸਾਰਣੀ 2-7। ਬੋਰਡ-ਵਿਸ਼ੇਸ਼ LEDs (2 ਦਾ ਭਾਗ 2)
| ਬੋਰਡ ਹਵਾਲਾ | ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਨਾਮ | I/O ਮਿਆਰੀ | ਵਰਣਨ |
| D11, D12
D13, D14 |
JTAG_ਆਰਐਕਸ, ਜੇTAG_TX
SC_RX, SC_TX |
ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਹਰੇ LEDs. USB-Blaster II ਪ੍ਰਾਪਤ ਅਤੇ ਪ੍ਰਸਾਰਿਤ ਗਤੀਵਿਧੀਆਂ ਨੂੰ ਦਰਸਾਉਣ ਲਈ ਰੋਸ਼ਨੀ ਕਰਦਾ ਹੈ। |
| D1 | ENETA_LED_TX | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਹਰੇ LED. ਈਥਰਨੈੱਟ PHY ਪ੍ਰਸਾਰਿਤ ਗਤੀਵਿਧੀ ਨੂੰ ਦਰਸਾਉਣ ਲਈ ਰੋਸ਼ਨੀ ਕਰਦਾ ਹੈ। ਮਾਰਵੇਲ 88E1111 PHY ਦੁਆਰਾ ਚਲਾਇਆ ਗਿਆ। |
| D2 | ENETA_LED_RX | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਹਰਾ LED. ਈਥਰਨੈੱਟ PHY ਪ੍ਰਾਪਤੀ ਗਤੀਵਿਧੀ ਨੂੰ ਦਰਸਾਉਣ ਲਈ ਰੋਸ਼ਨੀ ਕਰਦਾ ਹੈ। ਮਾਰਵੇਲ 88E1111 PHY ਦੁਆਰਾ ਚਲਾਇਆ ਗਿਆ। |
| D5 | ENETA_LED_LINK10 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਹਰੇ LED. 10 Mbps ਕਨੈਕਸ਼ਨ ਸਪੀਡ 'ਤੇ ਲਿੰਕਡ ਈਥਰਨੈੱਟ ਨੂੰ ਦਰਸਾਉਣ ਲਈ ਰੋਸ਼ਨੀ ਕਰਦਾ ਹੈ। ਮਾਰਵੇਲ 88E1111 PHY ਦੁਆਰਾ ਚਲਾਇਆ ਗਿਆ। |
| D4 | ENETA_LED_LINK100 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਹਰੇ LED. 100 Mbps ਕਨੈਕਸ਼ਨ ਸਪੀਡ 'ਤੇ ਲਿੰਕਡ ਈਥਰਨੈੱਟ ਨੂੰ ਦਰਸਾਉਣ ਲਈ ਰੋਸ਼ਨੀ ਕਰਦਾ ਹੈ। ਮਾਰਵੇਲ 88E1111 PHY ਦੁਆਰਾ ਚਲਾਇਆ ਗਿਆ। |
| D3 | ENETA_LED_LINK1000 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਹਰੇ LED. 1000 Mbps ਕਨੈਕਸ਼ਨ ਸਪੀਡ 'ਤੇ ਲਿੰਕਡ ਈਥਰਨੈੱਟ ਨੂੰ ਦਰਸਾਉਣ ਲਈ ਰੋਸ਼ਨੀ ਕਰਦਾ ਹੈ। ਮਾਰਵੇਲ 88E1111 PHY ਦੁਆਰਾ ਚਲਾਇਆ ਗਿਆ। |
| D19 | ENETB_LED_TX | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਹਰੇ LED. ਈਥਰਨੈੱਟ PHY B ਪ੍ਰਸਾਰਣ ਗਤੀਵਿਧੀ ਨੂੰ ਦਰਸਾਉਣ ਲਈ ਰੋਸ਼ਨੀ ਕਰਦਾ ਹੈ। ਮਾਰਵੇਲ 88E1111 PHY ਦੁਆਰਾ ਚਲਾਇਆ ਗਿਆ। |
| D22 | ENETB_LED_RX | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਹਰੇ LED. ਈਥਰਨੈੱਟ PHY B ਪ੍ਰਾਪਤੀ ਗਤੀਵਿਧੀ ਨੂੰ ਦਰਸਾਉਣ ਲਈ ਰੋਸ਼ਨੀ ਕਰਦਾ ਹੈ। ਮਾਰਵੇਲ 88E1111 PHY ਦੁਆਰਾ ਚਲਾਇਆ ਗਿਆ। |
| D24 | ENETB_LED_LINK10 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਹਰੇ LED. 10 Mbps ਕਨੈਕਸ਼ਨ ਸਪੀਡ 'ਤੇ ਲਿੰਕਡ ਈਥਰਨੈੱਟ ਬੀ ਨੂੰ ਦਰਸਾਉਣ ਲਈ ਰੋਸ਼ਨੀ ਕਰਦਾ ਹੈ। ਮਾਰਵੇਲ 88E1111 PHY ਦੁਆਰਾ ਚਲਾਇਆ ਗਿਆ। |
| D20 | ENETB_LED_LINK100 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਹਰੇ LED. 100 Mbps ਕਨੈਕਸ਼ਨ ਸਪੀਡ 'ਤੇ ਲਿੰਕਡ ਈਥਰਨੈੱਟ ਬੀ ਨੂੰ ਦਰਸਾਉਣ ਲਈ ਰੋਸ਼ਨੀ ਕਰਦਾ ਹੈ। ਮਾਰਵੇਲ 88E1111 PHY ਦੁਆਰਾ ਚਲਾਇਆ ਗਿਆ। |
| D21 | ENETB_LED_LINK1000 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਹਰੇ LED. 1000 Mbps ਕਨੈਕਸ਼ਨ ਸਪੀਡ 'ਤੇ ਲਿੰਕਡ ਈਥਰਨੈੱਟ ਬੀ ਨੂੰ ਦਰਸਾਉਣ ਲਈ ਰੋਸ਼ਨੀ ਕਰਦਾ ਹੈ। ਮਾਰਵੇਲ 88E1111 PHY ਦੁਆਰਾ ਚਲਾਇਆ ਗਿਆ। |
| D15, D16 | USB_UART_TX_TOGGLE, USB_UART_RX_TOGGLE | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਹਰੇ LED. USB_UART ਪ੍ਰਾਪਤ ਕਰਨ ਅਤੇ ਸੰਚਾਰਿਤ ਗਤੀਵਿਧੀਆਂ ਨੂੰ ਦਰਸਾਉਣ ਲਈ ਰੋਸ਼ਨੀ ਕਰਦਾ ਹੈ। |
| D23, D24 | UART_RXD_LED, UART_TXD_LED | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਹਰਾ LED. UART ਨੂੰ ਪ੍ਰਾਪਤ ਕਰਨ ਅਤੇ ਸੰਚਾਰਿਤ ਗਤੀਵਿਧੀਆਂ ਨੂੰ ਦਰਸਾਉਣ ਲਈ ਰੋਸ਼ਨੀ ਕਰਦਾ ਹੈ। |
|
D3 |
HSMA_PRSNTn |
ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ |
ਹਰੇ LED. ਪ੍ਰਕਾਸ਼ਮਾਨ ਹੁੰਦਾ ਹੈ ਜਦੋਂ HSMC ਪੋਰਟ ਵਿੱਚ ਇੱਕ ਬੋਰਡ ਜਾਂ ਕੇਬਲ ਪਲੱਗ-ਇਨ ਹੁੰਦਾ ਹੈ ਜਿਵੇਂ ਕਿ ਪਿੰਨ 160 ਜ਼ਮੀਨੀ ਹੋ ਜਾਂਦਾ ਹੈ। ਐਡ-ਇਨ ਕਾਰਡ ਦੁਆਰਾ ਚਲਾਇਆ ਗਿਆ। |
ਸੈੱਟਅੱਪ ਐਲੀਮੈਂਟਸ
ਵਿਕਾਸ ਬੋਰਡ ਵਿੱਚ ਕਈ ਤਰ੍ਹਾਂ ਦੇ ਸੈੱਟਅੱਪ ਤੱਤ ਸ਼ਾਮਲ ਹੁੰਦੇ ਹਨ। ਇਹ ਭਾਗ ਹੇਠਾਂ ਦਿੱਤੇ ਸੈੱਟਅੱਪ ਤੱਤਾਂ ਦਾ ਵਰਣਨ ਕਰਦਾ ਹੈ:
- ਬੋਰਡ ਸੈਟਿੰਗਾਂ ਡੀਆਈਪੀ ਸਵਿੱਚ
- JTAG ਸੈਟਿੰਗਾਂ ਡੀਆਈਪੀ ਸਵਿੱਚ
- CPU ਰੀਸੈਟ ਪੁਸ਼ ਬਟਨ
- MAX V ਰੀਸੈਟ ਪੁਸ਼ ਬਟਨ
- ਪ੍ਰੋਗਰਾਮ ਕੌਂਫਿਗਰੇਸ਼ਨ ਪੁਸ਼ ਬਟਨ
- ਪ੍ਰੋਗਰਾਮ ਚੁਣੋ ਪੁਸ਼ ਬਟਨ
ਡੀਆਈਪੀ ਸਵਿੱਚਾਂ ਦੀਆਂ ਡਿਫਾਲਟ ਸੈਟਿੰਗਾਂ ਬਾਰੇ ਵਧੇਰੇ ਜਾਣਕਾਰੀ ਲਈ, ਸਾਈਕਲੋਨ VE FPGA ਡਿਵੈਲਪਮੈਂਟ ਕਿੱਟ ਉਪਭੋਗਤਾ ਗਾਈਡ ਵੇਖੋ।
ਬੋਰਡ ਸੈਟਿੰਗਾਂ ਡੀਆਈਪੀ ਸਵਿੱਚ
ਬੋਰਡ ਸੈਟਿੰਗਾਂ ਡੀਆਈਪੀ ਸਵਿੱਚ (SW4) ਬੋਰਡ ਅਤੇ MAX V CPLD 5M2210 ਸਿਸਟਮ ਕੰਟਰੋਲਰ ਤਰਕ ਡਿਜ਼ਾਈਨ ਲਈ ਵਿਸ਼ੇਸ਼ ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ ਨੂੰ ਨਿਯੰਤਰਿਤ ਕਰਦਾ ਹੈ। ਸਾਰਣੀ 2-8 ਸਵਿੱਚ ਨਿਯੰਤਰਣ ਅਤੇ ਵਰਣਨ ਨੂੰ ਸੂਚੀਬੱਧ ਕਰਦੀ ਹੈ।
ਸਾਰਣੀ 2-8। ਬੋਰਡ ਸੈਟਿੰਗਾਂ ਡੀਆਈਪੀ ਸਵਿੱਚ ਨਿਯੰਤਰਣ
| ਸਵਿੱਚ ਕਰੋ | ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਨਾਮ | ਵਰਣਨ |
| 1 |
CLK_SEL |
ਚਾਲੂ: ਪ੍ਰੋਗਰਾਮੇਬਲ ਔਸਿਲੇਟਰ ਘੜੀ ਦੀ ਚੋਣ ਕਰੋ
ਬੰਦ: SMA ਇਨਪੁਟ ਘੜੀ ਚੁਣੋ |
| 2 |
CLK_ENABLE |
ਚਾਲੂ: ਆਨ-ਬੋਰਡ ਔਸਿਲੇਟਰ ਨੂੰ ਅਯੋਗ ਕਰੋ
ਬੰਦ: ਆਨ-ਬੋਰਡ ਔਸਿਲੇਟਰ ਨੂੰ ਸਮਰੱਥ ਬਣਾਓ |
| 3 |
FACTORY_LOAD |
ਚਾਲੂ: ਪਾਵਰ ਅੱਪ 'ਤੇ ਫਲੈਸ਼ ਤੋਂ ਉਪਭੋਗਤਾ ਡਿਜ਼ਾਈਨ ਨੂੰ ਲੋਡ ਕਰੋ
ਬੰਦ: ਪਾਵਰ ਅੱਪ 'ਤੇ ਫਲੈਸ਼ ਤੋਂ ਫੈਕਟਰੀ ਡਿਜ਼ਾਈਨ ਲੋਡ ਕਰੋ |
|
4 |
SECURITY_MODE |
ਚਾਲੂ: ਏਮਬੈਡਡ USB-ਬਲਾਸਟਰ II ਪਾਵਰ ਅੱਪ 'ਤੇ ਫੈਕਟਰੀ ਕਮਾਂਡ ਭੇਜਦਾ ਹੈ।
ਬੰਦ: ਏਮਬੈਡਡ USB-ਬਲਾਸਟਰ II ਪਾਵਰ ਅੱਪ 'ਤੇ ਫੈਕਟਰੀ ਕਮਾਂਡ ਨਹੀਂ ਭੇਜਦਾ ਹੈ। |
JTAG ਚੇਨ ਕੰਟਰੋਲ ਡੀਆਈਪੀ ਸਵਿੱਚ
ਜੇTAG ਚੇਨ ਕੰਟਰੋਲ ਡੀਆਈਪੀ ਸਵਿੱਚ (SW2) ਜਾਂ ਤਾਂ ਸਰਗਰਮ J ਵਿੱਚ ਡਿਵਾਈਸਾਂ ਨੂੰ ਹਟਾ ਦਿੰਦਾ ਹੈ ਜਾਂ ਸ਼ਾਮਲ ਕਰਦਾ ਹੈTAG ਚੇਨ ਚੱਕਰਵਾਤ VE FPGA ਹਮੇਸ਼ਾ ਜੇTAG ਚੇਨ ਸਾਰਣੀ 2-9 ਸਵਿੱਚ ਨਿਯੰਤਰਣਾਂ ਅਤੇ ਇਸਦੇ ਵਰਣਨ ਨੂੰ ਸੂਚੀਬੱਧ ਕਰਦੀ ਹੈ।
ਸਾਰਣੀ 2-9। ਜੇTAG ਚੇਨ ਕੰਟਰੋਲ ਡੀਆਈਪੀ ਸਵਿੱਚ
| ਸਵਿੱਚ ਕਰੋ | ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਨਾਮ | ਵਰਣਨ |
| 1 |
5M2210_JTAG_EN |
ਚਾਲੂ: MAX V CPLD 5M2210 ਸਿਸਟਮ ਕੰਟਰੋਲਰ ਨੂੰ ਬਾਈਪਾਸ ਕਰੋ
ਬੰਦ: MAX V CPLD 5M2210 ਸਿਸਟਮ ਕੰਟਰੋਲਰ ਇਨ-ਚੇਨ |
| 2 |
HSMC_JTAG_EN |
ਚਾਲੂ: HSMC ਪੋਰਟ ਨੂੰ ਬਾਈਪਾਸ ਕਰੋ
ਬੰਦ: HSMC ਪੋਰਟ ਇਨ-ਚੇਨ |
| 3 |
FAN_FORCE_ON |
ਚਾਲੂ: ਪੱਖਾ ਚਾਲੂ ਕਰੋ
ਬੰਦ: ਪੱਖਾ ਬੰਦ ਕਰੋ |
| 4 | ਰਿਜ਼ਰਵਡ | ਰਾਖਵਾਂ |
CPU ਰੀਸੈਟ ਪੁਸ਼ ਬਟਨ
CPU ਰੀਸੈਟ ਪੁਸ਼ ਬਟਨ, CPU_RESETn (S4), ਚੱਕਰਵਾਤ VE FPGA DEV_CLRn ਪਿੰਨ ਲਈ ਇੱਕ ਇਨਪੁਟ ਹੈ ਅਤੇ MAX V CPLD ਸਿਸਟਮ ਕੰਟਰੋਲਰ ਤੋਂ ਇੱਕ ਓਪਨ-ਡਰੇਨ I/O ਹੈ। ਇਹ ਪੁਸ਼ ਬਟਨ FPGA ਅਤੇ CPLD ਤਰਕ ਦੋਵਾਂ ਲਈ ਡਿਫੌਲਟ ਰੀਸੈਟ ਹੈ। MAX V CPLD 5M2210 ਸਿਸਟਮ ਕੰਟਰੋਲਰ ਪਾਵਰ-ਆਨ-ਰੀਸੈਟ (POR) ਦੌਰਾਨ ਇਸ ਪੁਸ਼ ਬਟਨ ਨੂੰ ਵੀ ਚਲਾਉਂਦਾ ਹੈ।
MAX V ਰੀਸੈਟ ਪੁਸ਼ ਬਟਨ
MAX V ਰੀਸੈਟ ਪੁਸ਼ ਬਟਨ, MAX_RESETn (S3), MAX V CPLD 5M2210 ਸਿਸਟਮ ਕੰਟਰੋਲਰ ਲਈ ਇੱਕ ਇਨਪੁਟ ਹੈ। ਇਹ ਪੁਸ਼ ਬਟਨ CPLD ਤਰਕ ਲਈ ਡਿਫੌਲਟ ਰੀਸੈਟ ਹੈ।
ਪ੍ਰੋਗਰਾਮ ਸੰਰਚਨਾ ਪੁਸ਼ ਬਟਨ
ਪ੍ਰੋਗਰਾਮ ਕੌਂਫਿਗਰੇਸ਼ਨ ਪੁਸ਼ ਬਟਨ, PGM_CONFIG (S1), MAX V CPLD 5M2210 ਸਿਸਟਮ ਕੰਟਰੋਲਰ ਲਈ ਇੱਕ ਇਨਪੁਟ ਹੈ। ਇਹ ਇਨਪੁਟ ਫਲੈਸ਼ ਮੈਮੋਰੀ ਤੋਂ ਇੱਕ FPGA ਪੁਨਰ-ਸੰਰਚਨਾ ਨੂੰ ਮਜਬੂਰ ਕਰਦਾ ਹੈ। ਫਲੈਸ਼ ਮੈਮੋਰੀ ਵਿੱਚ ਟਿਕਾਣਾ PGM_LED[2:0] ਦੀਆਂ ਸੈਟਿੰਗਾਂ 'ਤੇ ਅਧਾਰਤ ਹੈ, ਜਿਸ ਨੂੰ ਪ੍ਰੋਗਰਾਮ ਸਿਲੈਕਟ ਪੁਸ਼ ਬਟਨ, PGM_SEL ਦੁਆਰਾ ਨਿਯੰਤਰਿਤ ਕੀਤਾ ਜਾਂਦਾ ਹੈ। ਵੈਧ ਸੈਟਿੰਗਾਂ ਵਿੱਚ PGM_LED0, PGM_LED1, ਜਾਂ PGM_LED2 FPGA ਡਿਜ਼ਾਈਨ ਲਈ ਰਾਖਵੀਂ ਫਲੈਸ਼ ਮੈਮੋਰੀ ਵਿੱਚ ਤਿੰਨ ਪੰਨਿਆਂ 'ਤੇ ਸ਼ਾਮਲ ਹਨ।
ਪ੍ਰੋਗਰਾਮ ਪੁਸ਼ ਬਟਨ ਚੁਣੋ
ਪ੍ਰੋਗਰਾਮ ਸਿਲੈਕਟ ਪੁਸ਼ ਬਟਨ, PGM_SEL (S2), MAX V CPLD 5M2210 ਸਿਸਟਮ ਕੰਟਰੋਲਰ ਲਈ ਇੱਕ ਇਨਪੁਟ ਹੈ। ਇਹ ਪੁਸ਼ ਬਟਨ PGM_LED[2:0] ਕ੍ਰਮ ਨੂੰ ਟੌਗਲ ਕਰਦਾ ਹੈ ਜੋ FPGA ਨੂੰ ਕੌਂਫਿਗਰ ਕਰਨ ਲਈ ਫਲੈਸ਼ ਮੈਮੋਰੀ ਵਿੱਚ ਕਿਹੜਾ ਸਥਾਨ ਵਰਤਿਆ ਜਾਂਦਾ ਹੈ, ਨੂੰ ਚੁਣਦਾ ਹੈ। PGM_LED[2:6] ਕ੍ਰਮ ਪਰਿਭਾਸ਼ਾਵਾਂ ਲਈ ਸਾਰਣੀ 2-0 ਵੇਖੋ।
ਘੜੀ ਸਰਕਟਰੀ
ਇਹ ਭਾਗ ਬੋਰਡ ਦੇ ਘੜੀ ਇਨਪੁੱਟ ਅਤੇ ਆਉਟਪੁੱਟ ਦਾ ਵਰਣਨ ਕਰਦਾ ਹੈ।
ਆਨ-ਬੋਰਡ ਔਸਿਲੇਟਰ
ਵਿਕਾਸ ਬੋਰਡ ਵਿੱਚ 50-MHz, 100-MHz, ਅਤੇ ਇੱਕ ਪ੍ਰੋਗਰਾਮੇਬਲ ਔਸਿਲੇਟਰ ਦੀ ਬਾਰੰਬਾਰਤਾ ਵਾਲੇ ਔਸਿਲੇਟਰ ਸ਼ਾਮਲ ਹੁੰਦੇ ਹਨ।
ਚਿੱਤਰ 2–6 ਚੱਕਰਵਾਤ VE FPGA ਵਿਕਾਸ ਬੋਰਡ ਨੂੰ ਜਾਣ ਵਾਲੀਆਂ ਸਾਰੀਆਂ ਬਾਹਰੀ ਘੜੀਆਂ ਦੀ ਡਿਫੌਲਟ ਫ੍ਰੀਕੁਐਂਸੀ ਦਿਖਾਉਂਦਾ ਹੈ।
ਚਿੱਤਰ 2-6। ਚੱਕਰਵਾਤ VE FPGA ਵਿਕਾਸ ਬੋਰਡ ਘੜੀਆਂ
ਸਾਰਣੀ 2-10 ਔਸੀਲੇਟਰਾਂ, ਇਸਦੇ I/O ਸਟੈਂਡਰਡ, ਅਤੇ ਵੋਲਯੂਮ ਨੂੰ ਸੂਚੀਬੱਧ ਕਰਦੀ ਹੈtagਵਿਕਾਸ ਬੋਰਡ ਲਈ ਲੋੜੀਂਦਾ ਹੈ।
ਸਾਰਣੀ 2-10। ਆਨ-ਬੋਰਡ ਔਸਿਲੇਟਰ
| ਸਰੋਤ | ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਨਾਮ | ਬਾਰੰਬਾਰਤਾ | I/O ਮਿਆਰੀ | ਚੱਕਰਵਾਤ VE FPGA ਪਿੰਨ ਨੰਬਰ | ਐਪਲੀਕੇਸ਼ਨ |
| U4 | CLKIN_50_FPGA_TOP | 50.000 MHz | ਇਕੋ nded ਖ਼ਤਮ ਹੋਇਆ | L14 | ਸਿਖਰ ਅਤੇ ਸੱਜੇ ਕਿਨਾਰੇ |
| CLKIN_50_FPGA_RIGHT | P22 | ||||
| X3 | CLK_CONFIG | 100.000 MHz | 2.5V CMOS | — | ਤੇਜ਼ FPGA ਸੰਰਚਨਾ |
|
X1 ਅਤੇ U3 (ਬਫਰ) |
DIFF_CLKIN_TOP_125_P |
125.000 MHz |
LVDS |
L15 |
ਸਿਖਰ ਅਤੇ ਹੇਠਲੇ ਕਿਨਾਰੇ |
| DIFF_CLKIN_TOP_125_N | K15 | ||||
| DIFF_CLKIN_BOT_125_P | AB17 | ||||
| DIFF_CLKIN_BOT_125_N | AB18 |
ਆਫ-ਬੋਰਡ ਕਲਾਕ ਇਨਪੁਟ/ਆਊਟਪੁੱਟ
ਵਿਕਾਸ ਬੋਰਡ ਵਿੱਚ ਇਨਪੁਟ ਅਤੇ ਆਉਟਪੁੱਟ ਘੜੀਆਂ ਹਨ ਜੋ ਬੋਰਡ ਉੱਤੇ ਚਲਾਈਆਂ ਜਾ ਸਕਦੀਆਂ ਹਨ। ਆਉਟਪੁੱਟ ਘੜੀਆਂ ਨੂੰ FPGA ਡਿਵਾਈਸ ਦੇ ਨਿਰਧਾਰਨ ਦੇ ਅਨੁਸਾਰ ਵੱਖ-ਵੱਖ ਪੱਧਰਾਂ ਅਤੇ I/O ਮਿਆਰਾਂ ਲਈ ਪ੍ਰੋਗਰਾਮ ਕੀਤਾ ਜਾ ਸਕਦਾ ਹੈ।
ਸਾਰਣੀ 2-11 ਵਿਕਾਸ ਬੋਰਡ ਲਈ ਘੜੀ ਦੇ ਇਨਪੁਟਸ ਨੂੰ ਸੂਚੀਬੱਧ ਕਰਦੀ ਹੈ।
ਸਾਰਣੀ 2-11। ਆਫ-ਬੋਰਡ ਘੜੀ ਇਨਪੁਟਸ
|
ਸਰੋਤ |
ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਨਾਮ |
I/O ਮਿਆਰੀ |
ਚੱਕਰਵਾਤ V E FPGA ਪਿੰਨ
ਨੰਬਰ |
ਵਰਣਨ |
| ਐਸ.ਐਮ.ਏ | CLKIN_SMA_P | LVDS | — | LVDS ਫੈਨ-ਆਊਟ ਬਫਰ ਲਈ ਇਨਪੁਟ। |
| CLKIN_SMA_N | LVDS | — | ||
| ਸੈਮਟੈਕ ਐਚਐਸਐਮਸੀ | HSMA_CLK_IN0 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | AB16 | ਸਥਾਪਿਤ HSMC ਕੇਬਲ ਜਾਂ ਬੋਰਡ ਤੋਂ ਸਿੰਗਲ-ਐਂਡ ਇਨਪੁਟ। |
| ਸੈਮਟੈਕ ਐਚਐਸਐਮਸੀ | HSMA_CLK_IN_P1 | LVDS/2.5-V | AB14 | ਸਥਾਪਿਤ HSMC ਕੇਬਲ ਜਾਂ ਬੋਰਡ ਤੋਂ LVDS ਇੰਪੁੱਟ। 2x LVTTL ਇਨਪੁਟਸ ਦਾ ਵੀ ਸਮਰਥਨ ਕਰ ਸਕਦਾ ਹੈ। |
| HSMA_CLK_IN_N1 | LVDS/LVTTL | AC14 | ||
| ਸੈਮਟੈਕ ਐਚਐਸਐਮਸੀ | HSMA_CLK_IN_P2 | LVDS/LVTTL | Y15 | ਸਥਾਪਿਤ HSMC ਕੇਬਲ ਜਾਂ ਬੋਰਡ ਤੋਂ LVDS ਇੰਪੁੱਟ। 2x LVTTL ਇਨਪੁਟਸ ਦਾ ਵੀ ਸਮਰਥਨ ਕਰ ਸਕਦਾ ਹੈ। |
| HSMA_CLK_IN_N2 | LVDS/LVTTL | AA15 |
ਸਾਰਣੀ 2-12 ਵਿਕਾਸ ਬੋਰਡ ਲਈ ਘੜੀ ਦੇ ਆਉਟਪੁੱਟ ਨੂੰ ਸੂਚੀਬੱਧ ਕਰਦੀ ਹੈ।
ਸਾਰਣੀ 2-12। ਆਫ-ਬੋਰਡ ਕਲਾਕ ਆਉਟਪੁੱਟ
|
ਸਰੋਤ |
ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਨਾਮ |
I/O ਮਿਆਰੀ |
ਚੱਕਰਵਾਤ V E FPGA ਪਿੰਨ
ਨੰਬਰ |
ਵਰਣਨ |
| ਸੈਮਟੈਕ ਐਚਐਸਐਮਸੀ | HSMA_CLK_OUT0 | 2.5V CMOS | AJ14 | FPGA CMOS ਆਉਟਪੁੱਟ (ਜਾਂ GPIO) |
| ਸੈਮਟੈਕ ਐਚਐਸਐਮਸੀ | HSMA_CLK_OUT_P1 | LVDS/2.5V CMOS | AE22 | LVDS ਆਉਟਪੁੱਟ। 2x CMOS ਆਉਟਪੁੱਟ ਦਾ ਸਮਰਥਨ ਵੀ ਕਰ ਸਕਦਾ ਹੈ। |
| HSMA_CLK_OUT_N1 | LVDS/2.5V CMOS | AF23 | ||
| ਸੈਮਟੈਕ ਐਚਐਸਐਮਸੀ | HSMA_CLK_OUT_P2 | LVDS/2.5V CMOS | AG23 | LVDS ਆਉਟਪੁੱਟ। 2x CMOS ਆਉਟਪੁੱਟ ਦਾ ਸਮਰਥਨ ਵੀ ਕਰ ਸਕਦਾ ਹੈ। |
| HSMA_CLK_OUT_N2 | LVDS/2.5V CMOS | AH22 | ||
| ਐਸ.ਐਮ.ਏ | CLKOUT_SMA | 2.5V CMOS | F9 | FPGA CMOS ਆਉਟਪੁੱਟ (ਜਾਂ GPIO) |
ਆਮ ਉਪਭੋਗਤਾ ਇੰਪੁੱਟ/ਆਊਟਪੁੱਟ
ਇਹ ਭਾਗ FPGA ਲਈ ਉਪਭੋਗਤਾ I/O ਇੰਟਰਫੇਸ ਦਾ ਵਰਣਨ ਕਰਦਾ ਹੈ, ਜਿਸ ਵਿੱਚ ਪੁਸ਼ ਬਟਨ, ਡੀਆਈਪੀ ਸਵਿੱਚ, LED, ਅਤੇ ਅੱਖਰ LCD ਸ਼ਾਮਲ ਹਨ।
ਯੂਜ਼ਰ-ਪਰਿਭਾਸ਼ਿਤ ਪੁਸ਼ ਬਟਨ
ਵਿਕਾਸ ਬੋਰਡ ਵਿੱਚ ਤਿੰਨ ਉਪਭੋਗਤਾ-ਪ੍ਰਭਾਸ਼ਿਤ ਪੁਸ਼ ਬਟਨ ਸ਼ਾਮਲ ਹਨ। ਸਿਸਟਮ ਅਤੇ ਸੁਰੱਖਿਅਤ ਰੀਸੈਟ ਪੁਸ਼ ਬਟਨਾਂ ਬਾਰੇ ਜਾਣਕਾਰੀ ਲਈ, ਪੰਨਾ 2-16 'ਤੇ "ਸੈਟਅੱਪ ਐਲੀਮੈਂਟਸ" ਵੇਖੋ। ਬੋਰਡ ਹਵਾਲੇ S5, S6, S7, ਅਤੇ S8 FPGA ਡਿਜ਼ਾਈਨ ਨੂੰ ਕੰਟਰੋਲ ਕਰਨ ਲਈ ਪੁਸ਼ ਬਟਨ ਹਨ ਜੋ ਚੱਕਰਵਾਤ VE FPGA ਡਿਵਾਈਸ ਵਿੱਚ ਲੋਡ ਹੁੰਦੇ ਹਨ। ਜਦੋਂ ਤੁਸੀਂ ਸਵਿੱਚ ਨੂੰ ਦਬਾਉਂਦੇ ਹੋ ਅਤੇ ਹੋਲਡ ਕਰਦੇ ਹੋ, ਡਿਵਾਈਸ ਪਿੰਨ ਨੂੰ ਤਰਕ 0 ਤੇ ਸੈੱਟ ਕੀਤਾ ਜਾਂਦਾ ਹੈ; ਜਦੋਂ ਤੁਸੀਂ ਸਵਿੱਚ ਛੱਡਦੇ ਹੋ, ਤਾਂ ਡਿਵਾਈਸ ਪਿੰਨ ਤਰਕ 1 'ਤੇ ਸੈੱਟ ਹੁੰਦੀ ਹੈ। ਇਹਨਾਂ ਆਮ ਉਪਭੋਗਤਾ ਪੁਸ਼ ਬਟਨਾਂ ਲਈ ਕੋਈ ਬੋਰਡ-ਵਿਸ਼ੇਸ਼ ਫੰਕਸ਼ਨ ਨਹੀਂ ਹੁੰਦੇ ਹਨ।
ਸਾਰਣੀ 2-13 ਉਪਭੋਗਤਾ ਦੁਆਰਾ ਪਰਿਭਾਸ਼ਿਤ ਪੁਸ਼ ਬਟਨ ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਨਾਮ ਅਤੇ ਉਹਨਾਂ ਦੇ ਅਨੁਸਾਰੀ ਚੱਕਰਵਾਤ VE FPGA ਪਿੰਨ ਨੰਬਰਾਂ ਦੀ ਸੂਚੀ ਦਿੰਦਾ ਹੈ।
ਸਾਰਣੀ 2-13। ਯੂਜ਼ਰ-ਪਰਿਭਾਸ਼ਿਤ ਪੁਸ਼ ਬਟਨ ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਨਾਮ ਅਤੇ ਫੰਕਸ਼ਨ
| ਬੋਰਡ ਹਵਾਲਾ | ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਨਾਮ | ਚੱਕਰਵਾਤ VE FPGA ਪਿੰਨ ਨੰਬਰ | I/O ਮਿਆਰੀ |
| S5 | USER_PB0 | AB12 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ |
| S6 | USER_PB1 | AB13 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ |
| S7 | USER_PB2 | AF13 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ |
| S8 | USER_PB3 | AG12 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ |
ਯੂਜ਼ਰ-ਪਰਿਭਾਸ਼ਿਤ DIP ਸਵਿੱਚ
ਬੋਰਡ ਸੰਦਰਭ SW3 ਇੱਕ ਚਾਰ-ਪਿੰਨ ਡੀਆਈਪੀ ਸਵਿੱਚ ਹੈ। ਇਹ ਸਵਿੱਚ ਉਪਭੋਗਤਾ ਦੁਆਰਾ ਪਰਿਭਾਸ਼ਿਤ ਹੈ ਅਤੇ ਵਾਧੂ FPGA ਇਨਪੁਟ ਨਿਯੰਤਰਣ ਪ੍ਰਦਾਨ ਕਰਦਾ ਹੈ। ਜਦੋਂ ਸਵਿੱਚ ਬੰਦ ਸਥਿਤੀ ਵਿੱਚ ਹੁੰਦਾ ਹੈ, ਤਾਂ ਇੱਕ ਤਰਕ 1 ਚੁਣਿਆ ਜਾਂਦਾ ਹੈ। ਜਦੋਂ ਸਵਿੱਚ ਚਾਲੂ ਸਥਿਤੀ ਵਿੱਚ ਹੁੰਦਾ ਹੈ, ਤਾਂ ਇੱਕ ਤਰਕ 0 ਚੁਣਿਆ ਜਾਂਦਾ ਹੈ। ਇਸ ਸਵਿੱਚ ਲਈ ਕੋਈ ਬੋਰਡ-ਵਿਸ਼ੇਸ਼ ਫੰਕਸ਼ਨ ਨਹੀਂ ਹਨ।
ਸਾਰਣੀ 2-14 ਉਪਭੋਗਤਾ ਦੁਆਰਾ ਪਰਿਭਾਸ਼ਿਤ ਡੀਆਈਪੀ ਸਵਿੱਚ ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਨਾਮਾਂ ਅਤੇ ਉਹਨਾਂ ਦੇ ਅਨੁਸਾਰੀ ਚੱਕਰਵਾਤ VE FPGA ਪਿੰਨ ਨੰਬਰਾਂ ਨੂੰ ਸੂਚੀਬੱਧ ਕਰਦਾ ਹੈ।
ਸਾਰਣੀ 2-14। ਉਪਭੋਗਤਾ-ਪਰਿਭਾਸ਼ਿਤ DIP ਸਵਿੱਚ ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਨਾਮ ਅਤੇ ਕਾਰਜ
| ਬੋਰਡ ਹਵਾਲਾ | ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਨਾਮ | ਚੱਕਰਵਾਤ VE FPGA ਪਿੰਨ ਨੰਬਰ | I/O ਮਿਆਰੀ |
| S5 | USER_PB0 | AB12 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ |
| S6 | USER_PB1 | AB13 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ |
| S7 | USER_PB2 | AF13 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ |
| S8 | USER_PB3 | AG12 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ |
ਉਪਭੋਗਤਾ ਦੁਆਰਾ ਪਰਿਭਾਸ਼ਿਤ ਐਲ.ਈ.ਡੀ
ਵਿਕਾਸ ਬੋਰਡ ਵਿੱਚ ਆਮ ਅਤੇ HSMC ਉਪਭੋਗਤਾ ਦੁਆਰਾ ਪਰਿਭਾਸ਼ਿਤ ਐਲ.ਈ.ਡੀ. ਇਹ ਭਾਗ ਸਾਰੇ ਉਪਭੋਗਤਾ ਦੁਆਰਾ ਪਰਿਭਾਸ਼ਿਤ LEDs ਦਾ ਵਰਣਨ ਕਰਦਾ ਹੈ। ਬੋਰਡ ਵਿਸ਼ੇਸ਼ ਜਾਂ ਸਥਿਤੀ LEDs ਬਾਰੇ ਜਾਣਕਾਰੀ ਲਈ, ਪੰਨਾ 2-15 'ਤੇ "ਸਟੇਟਸ ਐਲੀਮੈਂਟਸ" ਵੇਖੋ।
ਆਮ LEDs
ਬੋਰਡ ਹਵਾਲੇ D28 ਤੋਂ D31 ਤੱਕ ਚਾਰ ਉਪਭੋਗਤਾ-ਪ੍ਰਭਾਸ਼ਿਤ LEDs ਹਨ। ਸਥਿਤੀ ਅਤੇ ਡੀਬੱਗਿੰਗ ਸਿਗਨਲ ਚੱਕਰਵਾਤ VE FPGA ਵਿੱਚ ਲੋਡ ਕੀਤੇ ਡਿਜ਼ਾਈਨਾਂ ਤੋਂ LEDs ਵੱਲ ਚਲਾਏ ਜਾਂਦੇ ਹਨ। I/O ਪੋਰਟ 'ਤੇ ਇੱਕ ਤਰਕ 0 ਚਲਾਉਣਾ LED ਨੂੰ ਚਾਲੂ ਕਰਦਾ ਹੈ ਜਦੋਂ ਕਿ ਇੱਕ ਤਰਕ 1 ਨੂੰ ਚਲਾਉਣਾ LED ਨੂੰ ਬੰਦ ਕਰ ਦਿੰਦਾ ਹੈ। ਇਹਨਾਂ LEDs ਲਈ ਕੋਈ ਬੋਰਡ-ਵਿਸ਼ੇਸ਼ ਫੰਕਸ਼ਨ ਨਹੀਂ ਹਨ।
ਸਾਰਣੀ 2-15 ਆਮ LED ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਦੇ ਨਾਮ ਅਤੇ ਉਹਨਾਂ ਦੇ ਅਨੁਸਾਰੀ ਚੱਕਰਵਾਤ VE FPGA ਪਿੰਨ ਨੰਬਰਾਂ ਨੂੰ ਸੂਚੀਬੱਧ ਕਰਦਾ ਹੈ।
ਸਾਰਣੀ 2-15। ਜਨਰਲ LED ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਦੇ ਨਾਮ ਅਤੇ ਕਾਰਜ
| ਬੋਰਡ ਹਵਾਲਾ | ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਦਾ ਨਾਮ | ਚੱਕਰਵਾਤ VE FPGA ਪਿੰਨ ਨੰਬਰ | I/O ਮਿਆਰੀ |
| D28 | USER_LED0 | AK3 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ |
| D29 | USER_LED1 | AJ4 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ |
| D30 | USER_LED2 | AJ5 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ |
| D31 | USER_LED3 | AK6 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ |
HSMC LEDs
ਬੋਰਡ ਹਵਾਲੇ D20 ਅਤੇ D21 HSMC ਪੋਰਟ ਲਈ LEDs ਹਨ। HSMC LEDs ਲਈ ਕੋਈ ਬੋਰਡ-ਵਿਸ਼ੇਸ਼ ਫੰਕਸ਼ਨ ਨਹੀਂ ਹਨ। LEDs ਨੂੰ TX ਅਤੇ RX ਲੇਬਲ ਕੀਤਾ ਗਿਆ ਹੈ, ਅਤੇ ਉਹਨਾਂ ਦਾ ਉਦੇਸ਼ ਕਨੈਕਟ ਕੀਤੇ ਬੇਟੀ ਕਾਰਡਾਂ ਤੱਕ ਅਤੇ ਉਹਨਾਂ ਤੋਂ ਡਾਟਾ ਪ੍ਰਵਾਹ ਨੂੰ ਪ੍ਰਦਰਸ਼ਿਤ ਕਰਨਾ ਹੈ। LEDs ਚੱਕਰਵਾਤ VE FPGA ਡਿਵਾਈਸ ਦੁਆਰਾ ਚਲਾਇਆ ਜਾਂਦਾ ਹੈ।
ਸਾਰਣੀ 2-16 ਵਿੱਚ HSMC LED ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਦੇ ਨਾਮ ਅਤੇ ਉਹਨਾਂ ਦੇ ਅਨੁਸਾਰੀ ਚੱਕਰਵਾਤ VE FPGA ਪਿੰਨ ਨੰਬਰ ਹਨ।
ਸਾਰਣੀ 2-16। HSMC LED ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਦੇ ਨਾਮ ਅਤੇ ਕਾਰਜ
| ਬੋਰਡ ਹਵਾਲਾ | ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਦਾ ਨਾਮ | ਚੱਕਰਵਾਤ VE FPGA ਪਿੰਨ ਨੰਬਰ | I/O ਮਿਆਰੀ |
| D1 | HSMC_RX_LED | AH12 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ |
| D2 | HSMC_TX_LED | AH11 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ |
ਅੱਖਰ LCD
ਵਿਕਾਸ ਬੋਰਡ ਵਿੱਚ ਇੱਕ ਸਿੰਗਲ 14-ਪਿੰਨ 0.1″ ਪਿੱਚ ਦੋਹਰੀ-ਰੋਅ ਹੈਡਰ ਸ਼ਾਮਲ ਹੈ ਜੋ 2 ਲਾਈਨ × 16 ਅੱਖਰ Lumex ਅੱਖਰ LCD ਨਾਲ ਇੰਟਰਫੇਸ ਕਰਦਾ ਹੈ। ਅੱਖਰ LCD ਵਿੱਚ ਇੱਕ 14-ਪਿੰਨ ਰਿਸੈਪਟਕਲ ਹੈ ਜੋ ਸਿੱਧੇ ਬੋਰਡ ਦੇ 14-ਪਿੰਨ ਸਿਰਲੇਖ 'ਤੇ ਮਾਊਂਟ ਹੁੰਦਾ ਹੈ, ਇਸਲਈ ਇਸਨੂੰ ਡਿਸਪਲੇ ਦੇ ਹੇਠਾਂ ਭਾਗਾਂ ਤੱਕ ਪਹੁੰਚ ਲਈ ਆਸਾਨੀ ਨਾਲ ਹਟਾਇਆ ਜਾ ਸਕਦਾ ਹੈ। ਤੁਸੀਂ ਡੀਬੱਗਿੰਗ ਜਾਂ ਹੋਰ ਉਦੇਸ਼ਾਂ ਲਈ ਸਿਰਲੇਖ ਦੀ ਵਰਤੋਂ ਵੀ ਕਰ ਸਕਦੇ ਹੋ।
ਸਾਰਣੀ 2-17 ਅੱਖਰ LCD ਪਿੰਨ ਅਸਾਈਨਮੈਂਟਾਂ ਦਾ ਸਾਰ ਦਿੰਦਾ ਹੈ। ਸਿਗਨਲ ਦੇ ਨਾਮ ਅਤੇ ਦਿਸ਼ਾਵਾਂ ਚੱਕਰਵਾਤ VE FPGA ਯੰਤਰ ਨਾਲ ਸੰਬੰਧਿਤ ਹਨ।
ਸਾਰਣੀ 2-17। ਅੱਖਰ LCD ਪਿੰਨ ਅਸਾਈਨਮੈਂਟਸ, ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਨਾਮ, ਅਤੇ ਫੰਕਸ਼ਨ
| ਬੋਰਡ ਹਵਾਲਾ (J14) | ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਦਾ ਨਾਮ | ਚੱਕਰਵਾਤ VE FPGA ਪਿੰਨ ਨੰਬਰ | I/O ਮਿਆਰੀ | ਵਰਣਨ |
| 7 | LCD_DATA0 | AJ7 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | LCD ਡਾਟਾ ਬੱਸ |
| 8 | LCD_DATA1 | AK7 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | LCD ਡਾਟਾ ਬੱਸ |
| 9 | LCD_DATA2 | AJ8 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | LCD ਡਾਟਾ ਬੱਸ |
| 10 | LCD_DATA3 | AK8 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | LCD ਡਾਟਾ ਬੱਸ |
| 11 | LCD_DATA4 | AF9 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | LCD ਡਾਟਾ ਬੱਸ |
| 12 | LCD_DATA5 | AG9 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | LCD ਡਾਟਾ ਬੱਸ |
| 13 | LCD_DATA6 | AH9 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | LCD ਡਾਟਾ ਬੱਸ |
| 14 | LCD_DATA7 | AJ9 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | LCD ਡਾਟਾ ਬੱਸ |
ਸਾਰਣੀ 2-17। ਅੱਖਰ LCD ਪਿੰਨ ਅਸਾਈਨਮੈਂਟਸ, ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਨਾਮ, ਅਤੇ ਫੰਕਸ਼ਨ
| ਬੋਰਡ ਹਵਾਲਾ (J14) | ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਦਾ ਨਾਮ | ਚੱਕਰਵਾਤ VE FPGA ਪਿੰਨ ਨੰਬਰ | I/O ਮਿਆਰੀ | ਵਰਣਨ |
| 4 | LCD_D_Cn | AK11 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | LCD ਡਾਟਾ ਜਾਂ ਕਮਾਂਡ ਦੀ ਚੋਣ ਕਰੋ |
| 5 | LCD_WEn | AK10 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | LCD ਲਿਖਣ ਯੋਗ |
| 6 | LCD_CSn | AJ12 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | LCD ਚਿੱਪ ਦੀ ਚੋਣ ਕਰੋ |
ਸਾਰਣੀ 2-18 LCD ਪਿੰਨ ਪਰਿਭਾਸ਼ਾਵਾਂ ਨੂੰ ਸੂਚੀਬੱਧ ਕਰਦੀ ਹੈ, ਅਤੇ ਇਹ Lumex ਡਾਟਾ ਸ਼ੀਟ ਤੋਂ ਇੱਕ ਅੰਸ਼ ਹੈ।
ਸਾਰਣੀ 2-18। LCD ਪਿੰਨ ਪਰਿਭਾਸ਼ਾਵਾਂ ਅਤੇ ਫੰਕਸ਼ਨ
| ਪਿੰਨ ਨੰਬਰ | ਪ੍ਰਤੀਕ | ਪੱਧਰ | ਫੰਕਸ਼ਨ | |
| 1 | ਵੀ.ਡੀ.ਡੀ | — |
ਬਿਜਲੀ ਦੀ ਸਪਲਾਈ |
5 ਵੀ |
| 2 | ਵੀ.ਐੱਸ.ਐੱਸ | — | GND (0 V) | |
| 3 | V0 | — | LCD ਡਰਾਈਵ ਲਈ | |
|
4 |
RS |
H/L |
ਰਜਿਸਟਰ ਕਰੋ ਸਿਗਨਲ ਚੁਣੋ H: ਡੇਟਾ ਇੰਪੁੱਟ
L: ਹਦਾਇਤ ਇੰਪੁੱਟ |
|
| 5 | ਆਰ/ਡਬਲਯੂ | H/L | H: ਡਾਟਾ ਰੀਡ (MPU ਲਈ ਮੋਡੀਊਲ)
L: ਡੇਟਾ ਰਾਈਟ (MPU ਤੋਂ ਮੋਡੀਊਲ) |
|
| 6 | E | ਐੱਚ, ਐੱਚ ਤੋਂ ਐੱਲ | ਯੋਗ ਕਰੋ | |
| 7-14 | DB0–DB7 | H/L | ਡਾਟਾ ਬੱਸ - ਸਾਫਟਵੇਅਰ ਚੋਣਯੋਗ 4-ਬਿੱਟ ਜਾਂ 8-ਬਿੱਟ ਮੋਡ | |
ਹੋਰ ਜਾਣਕਾਰੀ ਜਿਵੇਂ ਕਿ ਸਮਾਂ, ਅੱਖਰ ਨਕਸ਼ੇ, ਇੰਟਰਫੇਸ ਦਿਸ਼ਾ-ਨਿਰਦੇਸ਼, ਅਤੇ ਹੋਰ ਸਬੰਧਤ ਦਸਤਾਵੇਜ਼ਾਂ ਲਈ, ਵੇਖੋ www.lumex.com.
ਡੀਬੱਗ ਹੈਡਰ
ਇਸ ਵਿਕਾਸ ਬੋਰਡ ਵਿੱਚ ਡੀਬੱਗ ਉਦੇਸ਼ਾਂ ਲਈ ਦੋ 2 × 8 ਡੀਬੱਗ ਹੈਡਰ ਸ਼ਾਮਲ ਹਨ। ਡਿਜ਼ਾਇਨ ਟੈਸਟਿੰਗ, ਡੀਬੱਗਿੰਗ, ਜਾਂ ਤੇਜ਼ ਤਸਦੀਕ ਲਈ FPGA I/Os ਰੂਟ ਸਿੱਧੇ ਸਿਰਲੇਖ 'ਤੇ ਜਾਂਦਾ ਹੈ।
ਸਾਰਣੀ 2-19 ਡੀਬੱਗ ਹੈਡਰ ਪਿੰਨ ਅਸਾਈਨਮੈਂਟ, ਸਿਗਨਲ ਨਾਮ, ਅਤੇ ਫੰਕਸ਼ਨਾਂ ਦਾ ਸਾਰ ਦਿੰਦਾ ਹੈ।
ਸਾਰਣੀ 2-19। ਡੀਬੱਗ ਹੈਡਰ ਪਿੰਨ ਅਸਾਈਨਮੈਂਟਸ, ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਨਾਮ, ਅਤੇ ਫੰਕਸ਼ਨ (1 ਦਾ ਭਾਗ 2)
| ਬੋਰਡ ਹਵਾਲਾ | ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਨਾਮ | ਚੱਕਰਵਾਤ VE FPGA ਪਿੰਨ ਨੰਬਰ | I/O ਮਿਆਰੀ | ਵਰਣਨ |
| ਡੀਬੱਗ ਕਰੋ ਸਿਰਲੇਖ (J15) | ||||
| 1 | HEADER_D0 | H21 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਸਿਰਫ਼ ਡੀਬੱਗ ਉਦੇਸ਼ਾਂ ਲਈ ਸਿੰਗਲ-ਐਂਡ ਸਿਗਨਲ |
| 5 | HEADER_D1 | G21 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਸਿਰਫ਼ ਡੀਬੱਗ ਉਦੇਸ਼ਾਂ ਲਈ ਸਿੰਗਲ-ਐਂਡ ਸਿਗਨਲ |
| 9 | HEADER_D2 | G22 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਸਿਰਫ਼ ਡੀਬੱਗ ਉਦੇਸ਼ਾਂ ਲਈ ਸਿੰਗਲ-ਐਂਡ ਸਿਗਨਲ |
| 13 | HEADER_D3 | E26 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਸਿਰਫ਼ ਡੀਬੱਗ ਉਦੇਸ਼ਾਂ ਲਈ ਸਿੰਗਲ-ਐਂਡ ਸਿਗਨਲ |
| 4 | HEADER_D4 | E25 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਸਿਰਫ਼ ਡੀਬੱਗ ਉਦੇਸ਼ਾਂ ਲਈ ਸਿੰਗਲ-ਐਂਡ ਸਿਗਨਲ |
| 8 | HEADER_D5 | C27 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਸਿਰਫ਼ ਡੀਬੱਗ ਉਦੇਸ਼ਾਂ ਲਈ ਸਿੰਗਲ-ਐਂਡ ਸਿਗਨਲ |
| 12 | HEADER_D6 | C26 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਸਿਰਫ਼ ਡੀਬੱਗ ਉਦੇਸ਼ਾਂ ਲਈ ਸਿੰਗਲ-ਐਂਡ ਸਿਗਨਲ |
ਸਾਰਣੀ 2-19। ਡੀਬੱਗ ਹੈਡਰ ਪਿੰਨ ਅਸਾਈਨਮੈਂਟਸ, ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਨਾਮ, ਅਤੇ ਫੰਕਸ਼ਨ (2 ਦਾ ਭਾਗ 2)
| ਬੋਰਡ ਹਵਾਲਾ | ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਨਾਮ | ਚੱਕਰਵਾਤ VE FPGA ਪਿੰਨ ਨੰਬਰ | I/O ਮਿਆਰੀ | ਵਰਣਨ |
| 16 | HEADER_D7 | B27 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਸਿਰਫ਼ ਡੀਬੱਗ ਉਦੇਸ਼ਾਂ ਲਈ ਸਿੰਗਲ-ਐਂਡ ਸਿਗਨਲ |
| ਡੀਬੱਗ ਕਰੋ ਸਿਰਲੇਖ (J16) | ||||
| 1 ਅਤੇ 2 | HEADER_P0 ਅਤੇ HEADER_N0 | H25 ਅਤੇ H26 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਸਿਰਫ਼ ਡੀਬੱਗ ਦੇ ਉਦੇਸ਼ਾਂ ਲਈ ਸੂਡੋ-ਡਿਫਰੈਂਸ਼ੀਅਲ ਸਿਗਨਲ |
| 3 ਅਤੇ 4 | HEADER_P1 ਅਤੇ
HEADER_N1 |
P20 ਅਤੇ N20 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਸਿਰਫ਼ ਡੀਬੱਗ ਦੇ ਉਦੇਸ਼ਾਂ ਲਈ ਸੂਡੋ-ਡਿਫਰੈਂਸ਼ੀਅਲ ਸਿਗਨਲ |
| 7 ਅਤੇ 8 | HEADER_P2 ਅਤੇ HEADER_N2 | J22 ਅਤੇ J23 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਸਿਰਫ਼ ਡੀਬੱਗ ਦੇ ਉਦੇਸ਼ਾਂ ਲਈ ਸੂਡੋ-ਡਿਫਰੈਂਸ਼ੀਅਲ ਸਿਗਨਲ |
| 9 ਅਤੇ 10 | HEADER_P3 ਅਤੇ HEADER_N3 | D28 ਅਤੇ D29 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਸਿਰਫ਼ ਡੀਬੱਗ ਦੇ ਉਦੇਸ਼ਾਂ ਲਈ ਸੂਡੋ-ਡਿਫਰੈਂਸ਼ੀਅਲ ਸਿਗਨਲ |
| 13 ਅਤੇ 14 | HEADER_P4 ਅਤੇ HEADER_N4 | E27 ਅਤੇ D27 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਸਿਰਫ਼ ਡੀਬੱਗ ਦੇ ਉਦੇਸ਼ਾਂ ਲਈ ਸੂਡੋ-ਡਿਫਰੈਂਸ਼ੀਅਲ ਸਿਗਨਲ |
| 15 ਅਤੇ 16 | HEADER_P5 ਅਤੇ HEADER_N5 | H24 ਅਤੇ J25 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਸਿਰਫ਼ ਡੀਬੱਗ ਦੇ ਉਦੇਸ਼ਾਂ ਲਈ ਸੂਡੋ-ਡਿਫਰੈਂਸ਼ੀਅਲ ਸਿਗਨਲ |
ਕੰਪੋਨੈਂਟ ਅਤੇ ਇੰਟਰਫੇਸ
ਇਹ ਭਾਗ ਚੱਕਰਵਾਤ VE FPGA ਡਿਵਾਈਸ ਦੇ ਸਬੰਧ ਵਿੱਚ ਵਿਕਾਸ ਬੋਰਡ ਦੇ ਸੰਚਾਰ ਪੋਰਟਾਂ ਅਤੇ ਇੰਟਰਫੇਸ ਕਾਰਡਾਂ ਦਾ ਵਰਣਨ ਕਰਦਾ ਹੈ। ਵਿਕਾਸ ਬੋਰਡ ਹੇਠਾਂ ਦਿੱਤੇ ਸੰਚਾਰ ਪੋਰਟਾਂ ਦਾ ਸਮਰਥਨ ਕਰਦਾ ਹੈ:
- RS-232 ਸੀਰੀਅਲ UART
- 10/100/1000 ਈਥਰਨੈੱਟ
- HSMC
- USB UART
10/100/1000 ਈਥਰਨੈੱਟ
ਵਿਕਾਸ ਬੋਰਡ ਦੋ ਬਾਹਰੀ ਮਾਰਵੇਲ 10E100 PHY ਅਤੇ ਅਲਟੇਰਾ ਟ੍ਰਿਪਲ-ਸਪੀਡ ਈਥਰਨੈੱਟ MegaCore MAC ਫੰਕਸ਼ਨ ਦੀ ਵਰਤੋਂ ਕਰਦੇ ਹੋਏ ਦੋ 1000/88/1111 ਬੇਸ-ਟੀ ਈਥਰਨੈੱਟ ਦਾ ਸਮਰਥਨ ਕਰਦਾ ਹੈ। PHY-ਤੋਂ-MAC ਇੰਟਰਫੇਸ RGMII ਇੰਟਰਫੇਸ ਨੂੰ ਨਿਯੁਕਤ ਕਰਦੇ ਹਨ। MAC ਫੰਕਸ਼ਨ ਆਮ ਨੈੱਟਵਰਕਿੰਗ ਐਪਲੀਕੇਸ਼ਨਾਂ ਲਈ FPGA ਵਿੱਚ ਪ੍ਰਦਾਨ ਕੀਤਾ ਜਾਣਾ ਚਾਹੀਦਾ ਹੈ। ਮਾਰਵੇਲ 88E1111 PHY 2.5-V ਅਤੇ 1.0-V ਪਾਵਰ ਰੇਲ ਦੀ ਵਰਤੋਂ ਕਰਦਾ ਹੈ ਅਤੇ ਇੱਕ ਸਮਰਪਿਤ ਔਸਿਲੇਟਰ ਤੋਂ ਸੰਚਾਲਿਤ 25-MHz ਸੰਦਰਭ ਘੜੀ ਦੀ ਲੋੜ ਹੁੰਦੀ ਹੈ। PHY ਅੰਦਰੂਨੀ ਚੁੰਬਕੀ ਦੇ ਨਾਲ ਇੱਕ RJ45 ਮਾਡਲ ਵਿੱਚ ਇੰਟਰਫੇਸ ਕਰਦਾ ਹੈ ਜੋ ਕਿ ਈਥਰਨੈੱਟ ਟ੍ਰੈਫਿਕ ਨਾਲ ਤਾਂਬੇ ਦੀਆਂ ਲਾਈਨਾਂ ਨੂੰ ਚਲਾਉਣ ਲਈ ਵਰਤਿਆ ਜਾ ਸਕਦਾ ਹੈ।
ਚਿੱਤਰ 2–7 FPGA (MAC) ਅਤੇ Marvell 88E1111 PHY ਵਿਚਕਾਰ RGMII ਇੰਟਰਫੇਸ ਦਿਖਾਉਂਦਾ ਹੈ।
ਚਿੱਤਰ 2-7। FPGA (MAC) ਅਤੇ Marvell 88E1111 PHY ਵਿਚਕਾਰ RGMII ਇੰਟਰਫੇਸ
ਸਾਰਣੀ 2-20 ਈਥਰਨੈੱਟ PHY ਇੰਟਰਫੇਸ ਪਿੰਨ ਅਸਾਈਨਮੈਂਟਾਂ ਨੂੰ ਸੂਚੀਬੱਧ ਕਰਦਾ ਹੈ
ਸਾਰਣੀ 2-20। ਈਥਰਨੈੱਟ PHY ਪਿੰਨ ਅਸਾਈਨਮੈਂਟਸ, ਸਿਗਨਲ ਨਾਮ ਅਤੇ ਫੰਕਸ਼ਨ (1 ਵਿੱਚੋਂ ਭਾਗ 3)
| ਬੋਰਡ ਹਵਾਲਾ | ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਨਾਮ | ਚੱਕਰਵਾਤ VE FPGA ਪਿੰਨ ਨੰਬਰ | I/O ਮਿਆਰੀ | ਵਰਣਨ |
| 16 | HEADER_D7 | B27 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਸਿਰਫ਼ ਡੀਬੱਗ ਉਦੇਸ਼ਾਂ ਲਈ ਸਿੰਗਲ-ਐਂਡ ਸਿਗਨਲ |
| ਡੀਬੱਗ ਕਰੋ ਸਿਰਲੇਖ (J16) | ||||
| 1 ਅਤੇ 2 | HEADER_P0 ਅਤੇ HEADER_N0 | H25 ਅਤੇ H26 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਸਿਰਫ਼ ਡੀਬੱਗ ਦੇ ਉਦੇਸ਼ਾਂ ਲਈ ਸੂਡੋ-ਡਿਫਰੈਂਸ਼ੀਅਲ ਸਿਗਨਲ |
| 3 ਅਤੇ 4 | HEADER_P1 ਅਤੇ
HEADER_N1 |
P20 ਅਤੇ N20 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਸਿਰਫ਼ ਡੀਬੱਗ ਦੇ ਉਦੇਸ਼ਾਂ ਲਈ ਸੂਡੋ-ਡਿਫਰੈਂਸ਼ੀਅਲ ਸਿਗਨਲ |
| 7 ਅਤੇ 8 | HEADER_P2 ਅਤੇ HEADER_N2 | J22 ਅਤੇ J23 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਸਿਰਫ਼ ਡੀਬੱਗ ਦੇ ਉਦੇਸ਼ਾਂ ਲਈ ਸੂਡੋ-ਡਿਫਰੈਂਸ਼ੀਅਲ ਸਿਗਨਲ |
| 9 ਅਤੇ 10 | HEADER_P3 ਅਤੇ HEADER_N3 | D28 ਅਤੇ D29 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਸਿਰਫ਼ ਡੀਬੱਗ ਦੇ ਉਦੇਸ਼ਾਂ ਲਈ ਸੂਡੋ-ਡਿਫਰੈਂਸ਼ੀਅਲ ਸਿਗਨਲ |
| 13 ਅਤੇ 14 | HEADER_P4 ਅਤੇ HEADER_N4 | E27 ਅਤੇ D27 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਸਿਰਫ਼ ਡੀਬੱਗ ਦੇ ਉਦੇਸ਼ਾਂ ਲਈ ਸੂਡੋ-ਡਿਫਰੈਂਸ਼ੀਅਲ ਸਿਗਨਲ |
| 15 ਅਤੇ 16 | HEADER_P5 ਅਤੇ HEADER_N5 | H24 ਅਤੇ J25 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਸਿਰਫ਼ ਡੀਬੱਗ ਦੇ ਉਦੇਸ਼ਾਂ ਲਈ ਸੂਡੋ-ਡਿਫਰੈਂਸ਼ੀਅਲ ਸਿਗਨਲ |
ਸਾਰਣੀ 2-20। ਈਥਰਨੈੱਟ PHY ਪਿੰਨ ਅਸਾਈਨਮੈਂਟਸ, ਸਿਗਨਲ ਨਾਮ ਅਤੇ ਫੰਕਸ਼ਨ (2 ਵਿੱਚੋਂ ਭਾਗ 3)
| ਬੋਰਡ ਹਵਾਲਾ | ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਨਾਮ | ਚੱਕਰਵਾਤ VE FPGA ਪਿੰਨ ਨੰਬਰ | I/O ਮਿਆਰੀ | ਵਰਣਨ |
| 33 | ENETA_MDI_P1 | — | 2.5-V CMOS | ਮੀਡੀਆ ਨਿਰਭਰ ਇੰਟਰਫੇਸ |
| 34 | ENETA_MDI_N1 | — | 2.5-V CMOS | ਮੀਡੀਆ ਨਿਰਭਰ ਇੰਟਰਫੇਸ |
| 39 | ENETA_MDI_P2 | — | 2.5-V CMOS | ਮੀਡੀਆ ਨਿਰਭਰ ਇੰਟਰਫੇਸ |
| 41 | ENETA_MDI_N2 | — | 2.5-V CMOS | ਮੀਡੀਆ ਨਿਰਭਰ ਇੰਟਰਫੇਸ |
| 42 | ENETA_MDI_P3 | — | 2.5-V CMOS | ਮੀਡੀਆ ਨਿਰਭਰ ਇੰਟਰਫੇਸ |
| 43 | ENETA_MDI_N3 | — | 2.5-V CMOS | ਮੀਡੀਆ ਨਿਰਭਰ ਇੰਟਰਫੇਸ |
| ਈਥਰਨੈੱਟ PHY B (U11) | ||||
| 8 | ENETB_GTX_CLK | E28 | 2.5-V CMOS | 125-MHz RGMII ਪ੍ਰਸਾਰਿਤ ਘੜੀ |
| 23 | ENETB_INTN | K22 | 2.5-V CMOS | ਪ੍ਰਬੰਧਨ ਬੱਸ ਰੁਕਾਵਟ |
| 60 | ENETB_LED_DUPLEX | — | 2.5-V CMOS | ਡੁਪਲੈਕਸ ਜਾਂ ਟੱਕਰ LED. ਦੀ ਵਰਤੋਂ ਨਹੀਂ ਕੀਤੀ |
| 70 | ENETB_LED_DUPLEX | — | 2.5-V CMOS | ਡੁਪਲੈਕਸ ਜਾਂ ਟੱਕਰ LED. ਦੀ ਵਰਤੋਂ ਨਹੀਂ ਕੀਤੀ |
| 76 | ENETB_LED_LINK10 | — | 2.5-V CMOS | 10-Mb ਲਿੰਕ LED |
| 74 | ENETB_LED_LINK100 | — | 2.5-V CMOS | 100-Mb ਲਿੰਕ LED |
| 73 | ENETB_LED_LINK1000 | — | 2.5-V CMOS | 1000-Mb ਲਿੰਕ LED |
| 58 | ENETB_LED_RX | — | 2.5-V CMOS | RX ਡਾਟਾ ਸਰਗਰਮ LED |
| 69 | ENETB_LED_RX | — | 2.5-V CMOS | RX ਡਾਟਾ ਸਰਗਰਮ LED |
| 68 | ENETB_LED_TX | — | 2.5-V CMOS | TX ਡਾਟਾ ਸਰਗਰਮ LED |
| 25 | ENETB_MDC | A29 | 2.5-V CMOS | ਪ੍ਰਬੰਧਨ ਬੱਸ ਡਾਟਾ ਘੜੀ |
| 24 | ENETB_MDIO | L23 | 2.5-V CMOS | ਪ੍ਰਬੰਧਨ ਬੱਸ ਡੇਟਾ |
| 28 | ENETB_RESETN | M21 | 2.5-V CMOS | ਡੀਵਾਈਸ ਰੀਸੈੱਟ |
| 2 | ENETB_RX_CLK | R23 | 2.5-V CMOS | RGMII ਘੜੀ ਪ੍ਰਾਪਤ ਕਰਦਾ ਹੈ |
| 95 | ENETB_RX_D0 | F25 | 2.5-V CMOS | RGMII ਡਾਟਾ ਬੱਸ ਪ੍ਰਾਪਤ ਕਰਦਾ ਹੈ |
| 92 | ENETB_RX_D1 | F26 | 2.5-V CMOS | RGMII ਡਾਟਾ ਬੱਸ ਪ੍ਰਾਪਤ ਕਰਦਾ ਹੈ |
| 93 | ENETB_RX_D2 | R20 | 2.5-V CMOS | RGMII ਡਾਟਾ ਬੱਸ ਪ੍ਰਾਪਤ ਕਰਦਾ ਹੈ |
| 91 | ENETB_RX_D3 | T21 | 2.5-V CMOS | RGMII ਡਾਟਾ ਬੱਸ ਪ੍ਰਾਪਤ ਕਰਦਾ ਹੈ |
| 94 | ENETB_RX_DV | L24 | 2.5-V CMOS | RGMII ਡਾਟਾ ਵੈਧ ਪ੍ਰਾਪਤ ਕਰਦਾ ਹੈ |
| 11 | ENETB_TX_D0 | F29 | 2.5-V CMOS | RGMII ਡਾਟਾ ਬੱਸ ਪ੍ਰਸਾਰਿਤ ਕਰਦਾ ਹੈ |
| 12 | ENETB_TX_D1 | D30 | 2.5-V CMOS | RGMII ਡਾਟਾ ਬੱਸ ਪ੍ਰਸਾਰਿਤ ਕਰਦਾ ਹੈ |
| 14 | ENETB_TX_D2 | C30 | 2.5-V CMOS | RGMII ਡਾਟਾ ਬੱਸ ਪ੍ਰਸਾਰਿਤ ਕਰਦਾ ਹੈ |
| 16 | ENETB_TX_D3 | F28 | 2.5-V CMOS | RGMII ਡਾਟਾ ਬੱਸ ਪ੍ਰਸਾਰਿਤ ਕਰਦਾ ਹੈ |
| 9 | ENETB_TX_EN | B29 | 2.5-V CMOS | RGMII ਪ੍ਰਸਾਰਣ ਯੋਗ |
| 55 | ENETB_XTAL_25MHZ | — | 2.5-V CMOS | 25-MHz RGMII ਪ੍ਰਸਾਰਿਤ ਘੜੀ |
| 29 | ENETB_MDI_P0 | — | 2.5-V CMOS | ਮੀਡੀਆ ਨਿਰਭਰ ਇੰਟਰਫੇਸ |
| 31 | ENETB_MDI_N0 | — | 2.5-V CMOS | ਮੀਡੀਆ ਨਿਰਭਰ ਇੰਟਰਫੇਸ |
| 33 | ENETB_MDI_P1 | — | 2.5-V CMOS | ਮੀਡੀਆ ਨਿਰਭਰ ਇੰਟਰਫੇਸ |
| 34 | ENETB_MDI_N1 | — | 2.5-V CMOS | ਮੀਡੀਆ ਨਿਰਭਰ ਇੰਟਰਫੇਸ |
| 39 | ENETB_MDI_P2 | — | 2.5-V CMOS | ਮੀਡੀਆ ਨਿਰਭਰ ਇੰਟਰਫੇਸ |
| 41 | ENETB_MDI_N2 | — | 2.5-V CMOS | ਮੀਡੀਆ ਨਿਰਭਰ ਇੰਟਰਫੇਸ |
ਸਾਰਣੀ 2-20। ਈਥਰਨੈੱਟ PHY ਪਿੰਨ ਅਸਾਈਨਮੈਂਟਸ, ਸਿਗਨਲ ਨਾਮ ਅਤੇ ਫੰਕਸ਼ਨ (3 ਵਿੱਚੋਂ ਭਾਗ 3)
| ਬੋਰਡ ਹਵਾਲਾ | ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਨਾਮ | ਚੱਕਰਵਾਤ VE FPGA ਪਿੰਨ ਨੰਬਰ | I/O ਮਿਆਰੀ | ਵਰਣਨ |
| 42 | ENETB_MDI_P3 | — | 2.5-V CMOS | ਮੀਡੀਆ ਨਿਰਭਰ ਇੰਟਰਫੇਸ |
| 43 | ENETB_MDI_N3 | — | 2.5-V CMOS | ਮੀਡੀਆ ਨਿਰਭਰ ਇੰਟਰਫੇਸ |
HSMC
- ਵਿਕਾਸ ਬੋਰਡ HSMC ਇੰਟਰਫੇਸ ਦਾ ਸਮਰਥਨ ਕਰਦਾ ਹੈ। HSMC ਇੰਟਰਫੇਸ ਇੱਕ ਪੂਰੇ SPI4.2 ਇੰਟਰਫੇਸ (17 LVDS ਚੈਨਲ), ਤਿੰਨ ਇਨਪੁਟ ਅਤੇ ਆਉਟਪੁੱਟ ਘੜੀਆਂ, ਅਤੇ ਨਾਲ ਹੀ ਜੇ.TAG ਅਤੇ SMB ਸਿਗਨਲ। LVDS ਚੈਨਲਾਂ ਨੂੰ CMOS ਸਿਗਨਲਿੰਗ ਜਾਂ LVDS ਲਈ ਵਰਤਿਆ ਜਾ ਸਕਦਾ ਹੈ।
- HSMC ਇੱਕ ਅਲਟੇਰਾ-ਵਿਕਸਤ ਓਪਨ ਸਪੈਸੀਫਿਕੇਸ਼ਨ ਹੈ, ਜੋ ਤੁਹਾਨੂੰ ਬੇਟੀ ਕਾਰਡਾਂ (HSMCs) ਦੇ ਜੋੜ ਦੁਆਰਾ ਵਿਕਾਸ ਬੋਰਡ ਦੀ ਕਾਰਜਕੁਸ਼ਲਤਾ ਨੂੰ ਵਧਾਉਣ ਦੀ ਆਗਿਆ ਦਿੰਦਾ ਹੈ।
- HSMC ਨਿਰਧਾਰਨ ਜਿਵੇਂ ਕਿ ਸਿਗਨਲ ਮਿਆਰ, ਸਿਗਨਲ ਇਕਸਾਰਤਾ, ਅਨੁਕੂਲ ਕਨੈਕਟਰ, ਅਤੇ ਮਕੈਨੀਕਲ ਜਾਣਕਾਰੀ ਬਾਰੇ ਹੋਰ ਜਾਣਕਾਰੀ ਲਈ, ਹਾਈ ਸਪੀਡ ਮੇਜ਼ਾਨਾਇਨ ਕਾਰਡ (HSMC) ਨਿਰਧਾਰਨ ਮੈਨੂਅਲ ਵੇਖੋ।
- HSMC ਕਨੈਕਟਰ ਵਿੱਚ ਕੁੱਲ 172 ਪਿੰਨ ਹਨ, ਜਿਸ ਵਿੱਚ 120 ਸਿਗਨਲ ਪਿੰਨ, 39 ਪਾਵਰ ਪਿੰਨ, ਅਤੇ 13 ਗਰਾਊਂਡ ਪਿੰਨ ਸ਼ਾਮਲ ਹਨ। ਜ਼ਮੀਨੀ ਪਿੰਨ ਸਿਗਨਲ ਅਤੇ ਪਾਵਰ ਪਿੰਨ ਦੀਆਂ ਦੋ ਕਤਾਰਾਂ ਦੇ ਵਿਚਕਾਰ ਸਥਿਤ ਹਨ, ਇੱਕ ਢਾਲ ਅਤੇ ਇੱਕ ਸੰਦਰਭ ਦੇ ਰੂਪ ਵਿੱਚ ਕੰਮ ਕਰਦੇ ਹਨ। HSMC ਹੋਸਟ ਕਨੈਕਟਰ Samtec ਤੋਂ ਹਾਈ-ਸਪੀਡ, ਬੋਰਡ-ਟੂ-ਬੋਰਡ ਕਨੈਕਟਰਾਂ ਦੇ 0.5 mm-ਪਿਚ QSH/QTH ਪਰਿਵਾਰ 'ਤੇ ਆਧਾਰਿਤ ਹੈ। ਇਸ ਕਨੈਕਟਰ ਵਿੱਚ ਤਿੰਨ ਬੈਂਕ ਹਨ। ਬੈਂਕ 1 ਵਿੱਚ QSH-DP/QTH-DP ਲੜੀ ਵਿੱਚ ਕੀਤੇ ਗਏ ਹਰ ਤੀਜੇ ਪਿੰਨ ਨੂੰ ਹਟਾਇਆ ਜਾਂਦਾ ਹੈ। ਬੈਂਕ 2 ਅਤੇ ਬੈਂਕ 3 ਵਿੱਚ QSH/QTH ਲੜੀ ਵਿੱਚ ਕੀਤੇ ਗਏ ਸਾਰੇ ਪਿੰਨ ਹਨ। ਕਿਉਂਕਿ ਸਾਈਕਲੋਨ VE FPGA ਡਿਵੈਲਪਮੈਂਟ ਬੋਰਡ ਇੱਕ ਟ੍ਰਾਂਸਸੀਵਰ ਬੋਰਡ ਨਹੀਂ ਹੈ, HSMC ਦੇ ਟ੍ਰਾਂਸਸੀਵਰ ਪਿੰਨ ਸਾਈਕਲੋਨ VE FPGA ਡਿਵਾਈਸ ਨਾਲ ਜੁੜੇ ਨਹੀਂ ਹਨ।
ਚਿੱਤਰ 2–8 ਸੈਮਟੈਕ ਕਨੈਕਟਰ ਦੇ ਤਿੰਨ ਬੈਂਕਾਂ ਦੇ ਸਬੰਧ ਵਿੱਚ ਸਿਗਨਲਾਂ ਦੇ ਬੈਂਕ ਪ੍ਰਬੰਧ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ।
ਚਿੱਤਰ 2-8। HSMC ਸਿਗਨਲ ਅਤੇ ਬੈਂਕ ਡਾਇਗ੍ਰਾਮ
HSMC ਇੰਟਰਫੇਸ ਵਿੱਚ ਪ੍ਰੋਗਰਾਮੇਬਲ ਦੋ-ਦਿਸ਼ਾਵੀ I/O ਪਿੰਨ ਹਨ ਜੋ 2.5-V LVCMOS ਦੇ ਤੌਰ 'ਤੇ ਵਰਤੇ ਜਾ ਸਕਦੇ ਹਨ, ਜੋ ਕਿ 3.3-V LVTTL-ਅਨੁਕੂਲ ਹੈ। ਇਹਨਾਂ ਪਿੰਨਾਂ ਨੂੰ 17 ਫੁੱਲ-ਡੁਪਲੈਕਸ ਚੈਨਲਾਂ ਦੇ ਨਾਲ LVDS, mini-LVDS, ਅਤੇ RSDS ਸਮੇਤ ਵੱਖ-ਵੱਖ ਡਿਫਰੈਂਸ਼ੀਅਲ I/O ਮਿਆਰਾਂ ਵਜੋਂ ਵੀ ਵਰਤਿਆ ਜਾ ਸਕਦਾ ਹੈ।
ਜਿਵੇਂ ਕਿ ਹਾਈ ਸਪੀਡ ਮੇਜ਼ਾਨਾਈਨ ਕਾਰਡ (HSMC) ਸਪੈਸੀਫਿਕੇਸ਼ਨ ਮੈਨੂਅਲ ਵਿੱਚ ਨੋਟ ਕੀਤਾ ਗਿਆ ਹੈ, LVDS ਅਤੇ ਸਿੰਗਲ-ਐਂਡ I/O ਸਟੈਂਡਰਡ ਸਿਰਫ਼ ਉਦੋਂ ਕੰਮ ਕਰਨ ਦੀ ਗਾਰੰਟੀ ਦਿੰਦੇ ਹਨ ਜਦੋਂ ਆਮ ਸਿੰਗਲ-ਐਂਡ ਪਿੰਨ-ਆਊਟ ਜਾਂ ਜੈਨਰਿਕ ਡਿਫਰੈਂਸ਼ੀਅਲ ਪਿਨ-ਆਊਟ ਦੇ ਅਨੁਸਾਰ ਮਿਲਾਇਆ ਜਾਂਦਾ ਹੈ।
ਸਾਰਣੀ 2-21 ਵਿੱਚ HSMC ਇੰਟਰਫੇਸ ਪਿੰਨ ਅਸਾਈਨਮੈਂਟ, ਸਿਗਨਲ ਨਾਮ, ਅਤੇ ਫੰਕਸ਼ਨਾਂ ਦੀ ਸੂਚੀ ਹੈ।
ਸਾਰਣੀ 2-21। HSMC ਇੰਟਰਫੇਸ ਪਿੰਨ ਅਸਾਈਨਮੈਂਟਸ, ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਨਾਮ, ਅਤੇ ਫੰਕਸ਼ਨ (1 ਦਾ ਭਾਗ 3)
| ਬੋਰਡ ਹਵਾਲਾ (J7) |
ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਨਾਮ |
ਚੱਕਰਵਾਤ V E FPGA ਪਿੰਨ
ਨੰਬਰ |
I/O ਮਿਆਰੀ |
ਵਰਣਨ |
| 33 | HSMC_SDA | AB22 | 2.5-V CMOS | ਪ੍ਰਬੰਧਨ ਸੀਰੀਅਲ ਡਾਟਾ |
| 34 | HSMC_SCL | AC22 | 2.5-V CMOS | ਪ੍ਰਬੰਧਨ ਸੀਰੀਅਲ ਘੜੀ |
| 35 | JTAG_ਟੀ.ਸੀ.ਕੇ | AC7 | 2.5-V CMOS | JTAG ਘੜੀ ਸਿਗਨਲ |
| 36 | HSMC_JTAG_TMS | — | 2.5-V CMOS | JTAG ਮੋਡ ਸਿਗਨਲ ਚੁਣੋ |
| 37 | HSMC_JTAG_ਟੀ.ਡੀ.ਓ | — | 2.5-V CMOS | JTAG ਡਾਟਾ ਆਉਟਪੁੱਟ |
| 38 | JTAC_FPGA_TDO_RETIMER | — | 2.5-V CMOS | JTAG ਡਾਟਾ ਇੰਪੁੱਟ |
| 39 | HSMC_CLK_OUT0 | AJ14 | 2.5-V CMOS | ਸਮਰਪਿਤ CMOS ਘੜੀ ਬਾਹਰ |
| 40 | HSMC_CLK_IN0 | AB16 | 2.5-V CMOS | ਸਮਰਪਿਤ CMOS ਘੜੀ ਵਿੱਚ |
| 41 | HSMC_D0 | AH10 | 2.5-V CMOS | ਸਮਰਪਿਤ CMOS I/O ਬਿੱਟ 0 |
| 42 | HSMC_D1 | AJ10 | 2.5-V CMOS | ਸਮਰਪਿਤ CMOS I/O ਬਿੱਟ 1 |
| 43 | HSMC_D2 | Y13 | 2.5-V CMOS | ਸਮਰਪਿਤ CMOS I/O ਬਿੱਟ 2 |
| 44 | HSMC_D3 | AA14 | 2.5-V CMOS | ਸਮਰਪਿਤ CMOS I/O ਬਿੱਟ 3 |
| 47 | HSMC_TX_D_P0 | AK27 | LVDS ਜਾਂ 2.5-V | LVDS TX ਬਿੱਟ 0 ਜਾਂ CMOS ਬਿੱਟ 4 |
| 48 | HSMC_RX_D_P0 | Y16 | LVDS ਜਾਂ 2.5-V | LVDS RX ਬਿੱਟ 0 ਜਾਂ CMOS ਬਿੱਟ 5 |
| 49 | HSMC_TX_D_N0 | AK28 | LVDS ਜਾਂ 2.5-V | LVDS TX ਬਿੱਟ 0n ਜਾਂ CMOS ਬਿੱਟ 6 |
| 50 | HSMC_RX_D_N0 | AA26 | LVDS ਜਾਂ 2.5-V | LVDS RX ਬਿੱਟ 0n ਜਾਂ CMOS ਬਿੱਟ 7 |
| 53 | HSMC_TX_D_P1 | AJ27 | LVDS ਜਾਂ 2.5-V | LVDS TX ਬਿੱਟ 1 ਜਾਂ CMOS ਬਿੱਟ 8 |
| 54 | HSMC_RX_D_P1 | Y17 | LVDS ਜਾਂ 2.5-V | LVDS RX ਬਿੱਟ 1 ਜਾਂ CMOS ਬਿੱਟ 9 |
| 55 | HSMC_TX_D_N1 | AK26 | LVDS ਜਾਂ 2.5-V | LVDS TX ਬਿੱਟ 1n ਜਾਂ CMOS ਬਿੱਟ 10 |
| 56 | HSMC_RX_D_N1 | Y18 | LVDS ਜਾਂ 2.5-V | LVDS RX ਬਿੱਟ 1n ਜਾਂ CMOS ਬਿੱਟ 11 |
| 59 | HSMC_TX_D_P2 | AG26 | LVDS ਜਾਂ 2.5-V | LVDS TX ਬਿੱਟ 2 ਜਾਂ CMOS ਬਿੱਟ 12 |
| 60 | HSMC_RX_D_P2 | AA18 | LVDS ਜਾਂ 2.5-V | LVDS RX ਬਿੱਟ 2 ਜਾਂ CMOS ਬਿੱਟ 13 |
| 61 | HSMC_TX_D_N2 | AH26 | LVDS ਜਾਂ 2.5-V | LVDS TX ਬਿੱਟ 2n ਜਾਂ CMOS ਬਿੱਟ 14 |
| 62 | HSMC_RX_D_N2 | AA19 | LVDS ਜਾਂ 2.5-V | LVDS RX ਬਿੱਟ 2n ਜਾਂ CMOS ਬਿੱਟ 15 |
| 65 | HSMC_TX_D_P3 | AJ25 | LVDS ਜਾਂ 2.5-V | LVDS TX ਬਿੱਟ 3 ਜਾਂ CMOS ਬਿੱਟ 16 |
| 66 | HSMC_RX_D_P3 | Y20 | LVDS ਜਾਂ 2.5-V | LVDS RX ਬਿੱਟ 3 ਜਾਂ CMOS ਬਿੱਟ 17 |
| 67 | HSMC_TX_D_N3 | AK25 | LVDS ਜਾਂ 2.5-V | LVDS TX ਬਿੱਟ 3n ਜਾਂ CMOS ਬਿੱਟ 18 |
| 68 | HSMC_RX_D_N3 | AA20 | LVDS ਜਾਂ 2.5-V | LVDS RX ਬਿੱਟ 3n ਜਾਂ CMOS ਬਿੱਟ 19 |
| 71 | HSMC_TX_D_P4 | AH24 | LVDS ਜਾਂ 2.5-V | LVDS TX ਬਿੱਟ 4 ਜਾਂ CMOS ਬਿੱਟ 20 |
ਸਾਰਣੀ 2-21। HSMC ਇੰਟਰਫੇਸ ਪਿੰਨ ਅਸਾਈਨਮੈਂਟਸ, ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਨਾਮ, ਅਤੇ ਫੰਕਸ਼ਨ (2 ਦਾ ਭਾਗ 3)
| ਬੋਰਡ ਹਵਾਲਾ (J7) |
ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਨਾਮ |
ਚੱਕਰਵਾਤ V E FPGA ਪਿੰਨ
ਨੰਬਰ |
I/O ਮਿਆਰੀ |
ਵਰਣਨ |
| 72 | HSMC_RX_D_P4 | AA21 | LVDS ਜਾਂ 2.5-V | LVDS RX ਬਿੱਟ 4 ਜਾਂ CMOS ਬਿੱਟ 21 |
| 73 | HSMC_TX_D_N4 | AJ24 | LVDS ਜਾਂ 2.5-V | LVDS TX ਬਿੱਟ 4n ਜਾਂ CMOS ਬਿੱਟ 22 |
| 74 | HSMC_RX_D_N4 | AB21 | LVDS ਜਾਂ 2.5-V | LVDS RX ਬਿੱਟ 4n ਜਾਂ CMOS ਬਿੱਟ 23 |
| 77 | HSMC_TX_D_P5 | AH21 | LVDS ਜਾਂ 2.5-V | LVDS TX ਬਿੱਟ 5 ਜਾਂ CMOS ਬਿੱਟ 24 |
| 78 | HSMC_RX_D_P5 | AB19 | LVDS ਜਾਂ 2.5-V | LVDS RX ਬਿੱਟ 5 ਜਾਂ CMOS ਬਿੱਟ 25 |
| 79 | HSMC_TX_D_N5 | AJ22 | LVDS ਜਾਂ 2.5-V | LVDS TX ਬਿੱਟ 5n ਜਾਂ CMOS ਬਿੱਟ 26 |
| 80 | HSMC_RX_D_N5 | AC19 | LVDS ਜਾਂ 2.5-V | LVDS RX ਬਿੱਟ 5n ਜਾਂ CMOS ਬਿੱਟ 27 |
| 83 | HSMC_TX_D_P6 | AJ23 | LVDS ਜਾਂ 2.5-V | LVDS TX ਬਿੱਟ 6 ਜਾਂ CMOS ਬਿੱਟ 28 |
| 84 | HSMC_RX_D_P6 | AC21 | LVDS ਜਾਂ 2.5-V | LVDS RX ਬਿੱਟ 6 ਜਾਂ CMOS ਬਿੱਟ 29 |
| 85 | HSMC_TX_D_N6 | AK23 | LVDS ਜਾਂ 2.5-V | LVDS TX ਬਿੱਟ 6n ਜਾਂ CMOS ਬਿੱਟ 30 |
| 86 | HSMC_RX_D_N6 | AD20 | LVDS ਜਾਂ 2.5-V | LVDS RX ਬਿੱਟ 6n ਜਾਂ CMOS ਬਿੱਟ 31 |
| 89 | HSMC_TX_D_P7 | AK21 | LVDS ਜਾਂ 2.5-V | LVDS TX ਬਿੱਟ 7 ਜਾਂ CMOS ਬਿੱਟ 32 |
| 90 | HSMC_RX_D_P7 | AD19 | LVDS ਜਾਂ 2.5-V | LVDS RX ਬਿੱਟ 7 ਜਾਂ CMOS ਬਿੱਟ 33 |
| 91 | HSMC_TX_D_N7 | AK22 | LVDS ਜਾਂ 2.5-V | LVDS TX ਬਿੱਟ 7n ਜਾਂ CMOS ਬਿੱਟ 34 |
| 92 | HSMC_RX_D_N7 | AE20 | LVDS ਜਾਂ 2.5-V | LVDS RX ਬਿੱਟ 7n ਜਾਂ CMOS ਬਿੱਟ 35 |
| 95 | HSMC_CLK_OUT_P1 | AE22 | LVDS ਜਾਂ 2.5-V | LVDS ਜਾਂ CMOS ਕਲਾਕ ਆਊਟ 1 ਜਾਂ CMOS ਬਿੱਟ 36 |
| 96 | HSMC_CLK_IN_P1 | AB14 | LVDS ਜਾਂ 2.5-V | LVDS ਜਾਂ CMOS ਘੜੀ 1 ਜਾਂ CMOS ਬਿੱਟ 37 ਵਿੱਚ |
| 97 | HSMC_CLK_OUT_N1 | AF23 | LVDS ਜਾਂ 2.5-V | LVDS ਜਾਂ CMOS ਕਲਾਕ ਆਊਟ 1 ਜਾਂ CMOS ਬਿੱਟ 38 |
| 98 | HSMC_CLK_IN_N1 | AC14 | LVDS ਜਾਂ 2.5-V | LVDS ਜਾਂ CMOS ਘੜੀ 1 ਜਾਂ CMOS ਬਿੱਟ 39 ਵਿੱਚ |
| 101 | HSMC_TX_D_P8 | AJ20 | LVDS ਜਾਂ 2.5-V | LVDS TX ਬਿੱਟ 8 ਜਾਂ CMOS ਬਿੱਟ 40 |
| 102 | HSMC_RX_D_P8 | AF21 | LVDS ਜਾਂ 2.5-V | LVDS RX ਬਿੱਟ 8 ਜਾਂ CMOS ਬਿੱਟ 41 |
| 103 | HSMC_TX_D_N8 | AK20 | LVDS ਜਾਂ 2.5-V | LVDS TX ਬਿੱਟ 8n ਜਾਂ CMOS ਬਿੱਟ 42 |
| 104 | HSMC_RX_D_N8 | AG22 | LVDS ਜਾਂ 2.5-V | LVDS RX ਬਿੱਟ 8n ਜਾਂ CMOS ਬਿੱਟ 43 |
| 107 | HSMC_TX_D_P9 | AJ19 | LVDS ਜਾਂ 2.5-V | LVDS TX ਬਿੱਟ 9 ਜਾਂ CMOS ਬਿੱਟ 44 |
| 108 | HSMC_RX_D_P9 | AF20 | LVDS ਜਾਂ 2.5-V | LVDS RX ਬਿੱਟ 9 ਜਾਂ CMOS ਬਿੱਟ 45 |
| 109 | HSMC_TX_D_N9 | AK18 | LVDS ਜਾਂ 2.5-V | LVDS TX ਬਿੱਟ 9n ਜਾਂ CMOS ਬਿੱਟ 46 |
| 110 | HSMC_RX_D_N9 | AG21 | LVDS ਜਾਂ 2.5-V | LVDS RX ਬਿੱਟ 9n ਜਾਂ CMOS ਬਿੱਟ 47 |
| 113 | HSMC_TX_D_P10 | AJ17 | LVDS ਜਾਂ 2.5-V | LVDS TX ਬਿੱਟ 10 ਜਾਂ CMOS ਬਿੱਟ 48 |
| 114 | HSMC_RX_D_P10 | AF18 | LVDS ਜਾਂ 2.5-V | LVDS RX ਬਿੱਟ 10 ਜਾਂ CMOS ਬਿੱਟ 49 |
| 115 | HSMC_TX_D_N10 | AJ18 | LVDS ਜਾਂ 2.5-V | LVDS TX ਬਿੱਟ 10n ਜਾਂ CMOS ਬਿੱਟ 50 |
| 116 | HSMC_RX_D_N10 | AF19 | LVDS ਜਾਂ 2.5-V | LVDS RX ਬਿੱਟ 10n ਜਾਂ CMOS ਬਿੱਟ 51 |
| 119 | HSMC_TX_D_P11 | AK25 | LVDS ਜਾਂ 2.5-V | LVDS TX ਬਿੱਟ 11 ਜਾਂ CMOS ਬਿੱਟ 52 |
| 120 | HSMC_RX_D_P11 | AG18 | LVDS ਜਾਂ 2.5-V | LVDS RX ਬਿੱਟ 11 ਜਾਂ CMOS ਬਿੱਟ 53 |
| 121 | HSMC_TX_D_N11 | AG24 | LVDS ਜਾਂ 2.5-V | LVDS TX ਬਿੱਟ 11n ਜਾਂ CMOS ਬਿੱਟ 54 |
| 122 | HSMC_RX_D_N11 | AG19 | LVDS ਜਾਂ 2.5-V | LVDS RX ਬਿੱਟ 11n ਜਾਂ CMOS ਬਿੱਟ 55 |
| 125 | HSMC_TX_D_P12 | AH19 | LVDS ਜਾਂ 2.5-V | LVDS TX ਬਿੱਟ 12 ਜਾਂ CMOS ਬਿੱਟ 56 |
| 126 | HSMC_RX_D_P12 | AK16 | LVDS ਜਾਂ 2.5-V | LVDS RX ਬਿੱਟ 12 ਜਾਂ CMOS ਬਿੱਟ 57 |
| 127 | HSMC_TX_D_N12 | AH20 | LVDS ਜਾਂ 2.5-V | LVDS TX ਬਿੱਟ 12n ਜਾਂ CMOS ਬਿੱਟ 58 |
ਸਾਰਣੀ 2-21। HSMC ਇੰਟਰਫੇਸ ਪਿੰਨ ਅਸਾਈਨਮੈਂਟਸ, ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਨਾਮ, ਅਤੇ ਫੰਕਸ਼ਨ (3 ਦਾ ਭਾਗ 3)
| ਬੋਰਡ ਹਵਾਲਾ (J7) |
ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਨਾਮ |
ਚੱਕਰਵਾਤ V E FPGA ਪਿੰਨ
ਨੰਬਰ |
I/O ਮਿਆਰੀ |
ਵਰਣਨ |
| 128 | HSMC_RX_D_N12 | AK17 | LVDS ਜਾਂ 2.5-V | LVDS RX ਬਿੱਟ 12n ਜਾਂ CMOS ਬਿੱਟ 59 |
| 131 | HSMC_TX_D_P13 | AG17 | LVDS ਜਾਂ 2.5-V | LVDS TX ਬਿੱਟ 13 ਜਾਂ CMOS ਬਿੱਟ 60 |
| 132 | HSMC_RX_D_P13 | AF16 | LVDS ਜਾਂ 2.5-V | LVDS RX ਬਿੱਟ 13 ਜਾਂ CMOS ਬਿੱਟ 61 |
| 133 | HSMC_TX_D_N13 | AH17 | LVDS ਜਾਂ 2.5-V | LVDS TX ਬਿੱਟ 13n ਜਾਂ CMOS ਬਿੱਟ 62 |
| 134 | HSMC_RX_D_N13 | AG16 | LVDS ਜਾਂ 2.5-V | LVDS RX ਬਿੱਟ 13n ਜਾਂ CMOS ਬਿੱਟ 63 |
| 137 | HSMC_TX_D_P14 | AJ15 | LVDS ਜਾਂ 2.5-V | LVDS TX ਬਿੱਟ 14 ਜਾਂ CMOS ਬਿੱਟ 64 |
| 138 | HSMC_RX_D_P14 | AE16 | LVDS ਜਾਂ 2.5-V | LVDS RX ਬਿੱਟ 14 ਜਾਂ CMOS ਬਿੱਟ 65 |
| 139 | HSMC_TX_D_N14 | AK15 | LVDS ਜਾਂ 2.5-V | LVDS TX ਬਿੱਟ 14n ਜਾਂ CMOS ਬਿੱਟ 66 |
| 140 | HSMC_RX_D_N14 | AF15 | LVDS ਜਾਂ 2.5-V | LVDS RX ਬਿੱਟ 14n ਜਾਂ CMOS ਬਿੱਟ 67 |
| 143 | HSMC_TX_D_P15 | AH14 | LVDS ਜਾਂ 2.5-V | LVDS TX ਬਿੱਟ 15 ਜਾਂ CMOS ਬਿੱਟ 68 |
| 144 | HSMC_RX_D_P15 | AD17 | LVDS ਜਾਂ 2.5-V | LVDS RX ਬਿੱਟ 15 ਜਾਂ CMOS ਬਿੱਟ 69 |
| 145 | HSMC_TX_D_N15 | AH15 | LVDS ਜਾਂ 2.5-V | LVDS TX ਬਿੱਟ 15n ਜਾਂ CMOS ਬਿੱਟ 70 |
| 146 | HSMC_RX_D_N15 | AE17 | LVDS ਜਾਂ 2.5-V | LVDS RX ਬਿੱਟ 15n ਜਾਂ CMOS ਬਿੱਟ 71 |
| 149 | HSMC_TX_D_P16 | AE15 | LVDS ਜਾਂ 2.5-V | LVDS TX ਬਿੱਟ 16 ਜਾਂ CMOS ਬਿੱਟ 72 |
| 150 | HSMC_RX_D_P16 | AD18 | LVDS ਜਾਂ 2.5-V | LVDS RX ਬਿੱਟ 16 ਜਾਂ CMOS ਬਿੱਟ 73 |
| 151 | HSMC_TX_D_N16 | AF14 | LVDS ਜਾਂ 2.5-V | LVDS TX ਬਿੱਟ 16n ਜਾਂ CMOS ਬਿੱਟ 74 |
| 152 | HSMC_RX_D_N16 | AE18 | LVDS ਜਾਂ 2.5-V | LVDS RX ਬਿੱਟ 16n ਜਾਂ CMOS ਬਿੱਟ 75 |
| 155 | HSMC_CLK_OUT_P2 | AG23 | LVDS ਜਾਂ 2.5-V | LVDS ਜਾਂ CMOS ਕਲਾਕ ਆਊਟ 2 ਜਾਂ CMOS ਬਿੱਟ 76 |
| 156 | HSMC_CLK_IN_P2 | Y15 | LVDS ਜਾਂ 2.5-V | LVDS ਜਾਂ CMOS ਘੜੀ 2 ਜਾਂ CMOS ਬਿੱਟ 77 ਵਿੱਚ |
| 157 | HSMC_CLK_OUT_N2 | AH22 | LVDS ਜਾਂ 2.5-V | LVDS ਜਾਂ CMOS ਕਲਾਕ ਆਊਟ 2 ਜਾਂ CMOS ਬਿੱਟ 78 |
| 158 | HSMC_CLK_IN_N2 | AA15 | LVDS ਜਾਂ 2.5-V | LVDS ਜਾਂ CMOS ਘੜੀ 2 ਜਾਂ CMOS ਬਿੱਟ 79 ਵਿੱਚ |
| 160 | HSMC_PRSNTn | AK5 | 2.5-V CMOS | HSMC ਪੋਰਟ ਮੌਜੂਦਗੀ ਦਾ ਪਤਾ ਲਗਾਓ |
RS-232 ਸੀਰੀਅਲ UART
ਇੱਕ ਸਹਾਇਕ RS-9 ਟ੍ਰਾਂਸਸੀਵਰ ਦੇ ਨਾਲ ਇੱਕ ਮਾਦਾ ਕੋਣ ਵਾਲਾ DSUB 232-ਪਿੰਨ ਕਨੈਕਟਰ ਇਸ ਬੋਰਡ 'ਤੇ ਇੱਕ ਮਿਆਰੀ RS-232 ਸੀਰੀਅਲ UART ਚੈਨਲ ਨੂੰ ਲਾਗੂ ਕਰਨ ਲਈ ਸਹਾਇਤਾ ਪ੍ਰਦਾਨ ਕਰਦਾ ਹੈ। ਕਨੈਕਟਰ ਕੋਲ ਇੱਕ ਡੇਟਾ ਟਰਮੀਨਲ ਡਿਵਾਈਸ ਦੇ ਸਮਾਨ ਪਿਨਆਉਟ ਹਨ ਅਤੇ ਇਸਨੂੰ ਸਿਰਫ਼ ਇੱਕ ਮਿਆਰੀ ਕੇਬਲ ਦੀ ਲੋੜ ਹੁੰਦੀ ਹੈ (ਪੀਸੀ ਇੰਟਰਫੇਸ ਲਈ ਕੋਈ ਨਲ ਮਾਡਮ ਦੀ ਲੋੜ ਨਹੀਂ)। LVTTL ਅਤੇ RS-232 ਪੱਧਰਾਂ ਵਿਚਕਾਰ ਅਨੁਵਾਦ ਕਰਨ ਲਈ ਇੱਕ ਸਮਰਪਿਤ ਪੱਧਰ-ਸ਼ਿਫਟਿੰਗ ਬਫਰ ਦੀ ਵਰਤੋਂ ਕੀਤੀ ਜਾਂਦੀ ਹੈ। ਬੋਰਡ ਦੇ ਹਵਾਲੇ D23 ਅਤੇ D24 ਸੀਰੀਅਲ UART LEDs ਹਨ ਜੋ RX ਅਤੇ TX ਗਤੀਵਿਧੀ ਨੂੰ ਦਰਸਾਉਣ ਲਈ ਪ੍ਰਕਾਸ਼ਮਾਨ ਹੁੰਦੇ ਹਨ।
ਸਾਰਣੀ 2–24 ਵਿੱਚ RS-232 ਸੀਰੀਅਲ UART ਪਿੰਨ ਅਸਾਈਨਮੈਂਟ, ਸਿਗਨਲ ਨਾਮ ਅਤੇ ਫੰਕਸ਼ਨਾਂ ਦੀ ਸੂਚੀ ਹੈ।
ਸਿਗਨਲ ਦੇ ਨਾਮ ਅਤੇ ਕਿਸਮ I/O ਸੈਟਿੰਗ ਅਤੇ ਦਿਸ਼ਾ ਦੇ ਰੂਪ ਵਿੱਚ ਚੱਕਰਵਾਤ VE FPGA ਨਾਲ ਸੰਬੰਧਿਤ ਹਨ।
ਸਾਰਣੀ 2-22। RS-232 ਸੀਰੀਅਲ UART ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਦੇ ਨਾਮ ਅਤੇ ਕਾਰਜ
| ਬੋਰਡ ਹਵਾਲਾ (U20) | ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਨਾਮ | ਚੱਕਰਵਾਤ VE FPGA ਪਿੰਨ ਨੰਬਰ | I/O ਮਿਆਰੀ | ਵਰਣਨ |
| 14 | UART_TXD | AB9 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਡਾਟਾ ਸੰਚਾਰਿਤ ਕਰੋ |
| 15 | UART_RTS | AH6 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਭੇਜਣ ਲਈ ਬੇਨਤੀ ਕੀਤੀ |
ਸਾਰਣੀ 2-22। RS-232 ਸੀਰੀਅਲ UART ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਦੇ ਨਾਮ ਅਤੇ ਕਾਰਜ
| ਬੋਰਡ ਹਵਾਲਾ (U20) | ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਨਾਮ | ਚੱਕਰਵਾਤ VE FPGA ਪਿੰਨ ਨੰਬਰ | I/O ਮਿਆਰੀ | ਵਰਣਨ |
| 16 | UART_RXD | AG6 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਡਾਟਾ ਪ੍ਰਾਪਤ ਕਰੋ |
| 13 | UART_CTS | AF8 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਭੇਜਣ ਲਈ ਸਾਫ਼ |
USB-UART
ਵਿਕਾਸ ਬੋਰਡ ਸਿਲੀਕਾਨ ਲੈਬਜ਼ CP2104 USB-to-UART ਬ੍ਰਿਜ ਦੀ ਵਰਤੋਂ ਕਰਦੇ ਹੋਏ USB ਕਨੈਕਟਰ ਦੁਆਰਾ UART ਇੰਟਰਫੇਸ ਦਾ ਸਮਰਥਨ ਕਰਦਾ ਹੈ। CP2104 ਨਾਲ ਹੋਸਟ ਸੰਚਾਰ ਦੀ ਸਹੂਲਤ ਲਈ, ਤੁਹਾਨੂੰ USB-to-UART ਬ੍ਰਿਜ ਵਰਚੁਅਲ COM ਪੋਰਟ (VCP) ਡਰਾਈਵਰਾਂ ਦੀ ਵਰਤੋਂ ਕਰਨ ਦੀ ਲੋੜ ਹੈ।
VCP ਡਰਾਈਵਰ ਇੱਥੇ ਉਪਲਬਧ ਹਨ: www.silabs.com/products/mcu/Pages/USBtoUARTBridgeVCPDrivers.aspx
ਸਾਰਣੀ 2–23 ਵਿੱਚ USB-UART ਪਿੰਨ ਅਸਾਈਨਮੈਂਟ, ਸਿਗਨਲ ਨਾਮ, ਅਤੇ ਫੰਕਸ਼ਨਾਂ ਦੀ ਸੂਚੀ ਹੈ। ਸਿਗਨਲ ਦੇ ਨਾਮ ਅਤੇ ਕਿਸਮ I/O ਸੈਟਿੰਗ ਅਤੇ ਦਿਸ਼ਾ ਦੇ ਰੂਪ ਵਿੱਚ ਚੱਕਰਵਾਤ VE FPGA ਨਾਲ ਸੰਬੰਧਿਤ ਹਨ
ਸਾਰਣੀ 2-23। USB-UART ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਨਾਮ ਅਤੇ ਫੰਕਸ਼ਨ
| ਬੋਰਡ ਹਵਾਲਾ (U20) | ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਨਾਮ | ਚੱਕਰਵਾਤ VE FPGA ਪਿੰਨ ਨੰਬਰ | I/O ਮਿਆਰੀ | ਵਰਣਨ |
| 1 | USB_UART_RI | AD12 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਰਿੰਗ ਇੰਡੀਕੇਟਰ ਕੰਟਰੋਲ ਇਨਪੁਟ (ਸਰਗਰਮ ਘੱਟ) |
| 24 | USB_UART_DCD | AD13 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਡਾਟਾ ਕੈਰੀਅਰ ਕੰਟਰੋਲ ਇਨਪੁਟ ਦਾ ਪਤਾ ਲਗਾਓ (ਸਰਗਰਮ ਘੱਟ) |
| 22 | USB_UART_DSR | V12 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਡਾਟਾ ਸੈੱਟ ਤਿਆਰ ਕੰਟਰੋਲ ਇੰਪੁੱਟ (ਸਰਗਰਮ ਘੱਟ) |
| 21 | USB_UART_RXD | AF10 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਅਸਿੰਕ੍ਰੋਨਸ ਡੇਟਾ ਇਨਪੁਟ (UART ਪ੍ਰਾਪਤ ਕਰੋ) |
| 19 | USB_UART_RTS | AE12 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਕੰਟਰੋਲ ਆਉਟਪੁੱਟ ਭੇਜਣ ਲਈ ਤਿਆਰ (ਸਰਗਰਮ ਘੱਟ) |
| 12 | USB_UART_GPIO2 | AE13 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਉਪਭੋਗਤਾ-ਸੰਰਚਨਾਯੋਗ ਇੰਪੁੱਟ ਜਾਂ ਆਉਟਪੁੱਟ। |
| 23 | USB_UART_DTR | AE10 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਡਾਟਾ ਟਰਮੀਨਲ ਤਿਆਰ ਕੰਟਰੋਲ ਆਉਟਪੁੱਟ (ਸਰਗਰਮ ਘੱਟ) |
| 20 | USB_UART_TXD | ਡਬਲਯੂ12 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਅਸਿੰਕ੍ਰੋਨਸ ਡੇਟਾ ਆਉਟਪੁੱਟ (UART ਟ੍ਰਾਂਸਮਿਟ) |
| 18 | USB_UART_CTS | AJ1 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਕੰਟਰੋਲ ਇਨਪੁਟ ਭੇਜਣ ਲਈ ਸਾਫ਼ ਕਰੋ (ਸਰਗਰਮ ਘੱਟ) |
| 15 | USB_UART_SUSPENDn | — | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਜਦੋਂ CP2104 USB ਮੁਅੱਤਲ ਸਥਿਤੀ ਵਿੱਚ ਹੁੰਦਾ ਹੈ ਤਾਂ ਪਿੰਨ ਦਾ ਤਰਕ ਘੱਟ ਹੁੰਦਾ ਹੈ। |
| 17 | USB_UART_SUSPEND | — | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਜਦੋਂ CP2104 USB ਮੁਅੱਤਲ ਸਥਿਤੀ ਵਿੱਚ ਹੁੰਦਾ ਹੈ ਤਾਂ ਪਿੰਨ ਦਾ ਤਰਕ ਉੱਚਾ ਹੁੰਦਾ ਹੈ। |
| 9 | USB_UART_RSTn | — | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਡੀਵਾਈਸ ਰੀਸੈੱਟ |
ਮੈਮੋਰੀ
ਇਹ ਭਾਗ ਵਿਕਾਸ ਬੋਰਡ ਦੇ ਮੈਮੋਰੀ ਇੰਟਰਫੇਸ ਸਮਰਥਨ ਅਤੇ ਚੱਕਰਵਾਤ VE FPGA ਨਾਲ ਸੰਬੰਧਿਤ ਉਹਨਾਂ ਦੇ ਸਿਗਨਲ ਨਾਮ, ਕਿਸਮਾਂ ਅਤੇ ਕਨੈਕਟੀਵਿਟੀ ਦਾ ਵਰਣਨ ਕਰਦਾ ਹੈ। ਵਿਕਾਸ ਬੋਰਡ ਵਿੱਚ ਹੇਠਾਂ ਦਿੱਤੇ ਮੈਮੋਰੀ ਇੰਟਰਫੇਸ ਹਨ:
- DDR3 SDRAM
- LPDDR2 SDRAM
- EEPROM
- ਸਮਕਾਲੀ SRAM
- ਸਮਕਾਲੀ ਫਲੈਸ਼
ਮੈਮੋਰੀ ਇੰਟਰਫੇਸ ਬਾਰੇ ਵਧੇਰੇ ਜਾਣਕਾਰੀ ਲਈ, ਹੇਠਾਂ ਦਿੱਤੇ ਦਸਤਾਵੇਜ਼ ਵੇਖੋ:
- ਬਾਹਰੀ ਮੈਮੋਰੀ ਇੰਟਰਫੇਸ ਹੈਂਡਬੁੱਕ ਵਿੱਚ ਟਾਈਮਿੰਗ ਵਿਸ਼ਲੇਸ਼ਣ ਸੈਕਸ਼ਨ।
- ਬਾਹਰੀ ਮੈਮੋਰੀ ਇੰਟਰਫੇਸ ਹੈਂਡਬੁੱਕ ਵਿੱਚ DDR, DDR2, ਅਤੇ DDR3 SDRAM ਡਿਜ਼ਾਈਨ ਟਿਊਟੋਰਿਅਲ ਸੈਕਸ਼ਨ।
DDR3 SDRAM
- ਵਿਕਾਸ ਬੋਰਡ ਦੋ 16Mx16x8 ਅਤੇ ਦੋ 16Mx8x8 DDR3 SDRAM ਇੰਟਰਫੇਸਾਂ ਨੂੰ ਬਹੁਤ ਹੀ ਉੱਚ-ਸਪੀਡ ਕ੍ਰਮਵਾਰ ਮੈਮੋਰੀ ਐਕਸੈਸ ਲਈ ਸਮਰਥਨ ਕਰਦਾ ਹੈ।
- 32-ਬਿੱਟ ਡੇਟਾ ਬੱਸ ਵਿੱਚ ਦੋ x16 ਡਿਵਾਈਸਾਂ ਹਨ ਜੋ ਸਾਫਟ ਮੈਮੋਰੀ ਕੰਟਰੋਲਰ (SMC) ਇੰਟਰਫੇਸ ਦੀ ਵਰਤੋਂ ਕਰਦੇ ਹਨ। SMC ਦੇ ਨਾਲ, ਇਹ ਮੈਮੋਰੀ ਇੰਟਰਫੇਸ 300 Gbps ਤੋਂ ਵੱਧ ਦੀ ਅਧਿਕਤਮ ਸਿਧਾਂਤਕ ਬੈਂਡਵਿਡਥ ਲਈ 9.6 MHz ਦੀ ਟੀਚਾ ਬਾਰੰਬਾਰਤਾ 'ਤੇ ਚੱਲਦਾ ਹੈ। ਇਸ DDR3 ਡਿਵਾਈਸ ਲਈ ਅਧਿਕਤਮ ਬਾਰੰਬਾਰਤਾ 800 ਦੀ CAS ਲੇਟੈਂਸੀ ਦੇ ਨਾਲ 11 MHz ਹੈ।
- ਸਾਰਣੀ 2–24 ਵਿੱਚ DDR3 ਪਿੰਨ ਅਸਾਈਨਮੈਂਟ, ਸਿਗਨਲ ਨਾਮ, ਅਤੇ ਫੰਕਸ਼ਨਾਂ ਦੀ ਸੂਚੀ ਹੈ। ਸਿਗਨਲ ਦੇ ਨਾਮ ਅਤੇ ਕਿਸਮ I/O ਸੈਟਿੰਗ ਅਤੇ ਦਿਸ਼ਾ ਦੇ ਰੂਪ ਵਿੱਚ ਚੱਕਰਵਾਤ VE FPGA ਨਾਲ ਸੰਬੰਧਿਤ ਹਨ।
ਸਾਰਣੀ 2-24। DDR3 ਡਿਵਾਈਸ ਪਿੰਨ ਅਸਾਈਨਮੈਂਟਸ, ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਨਾਮ, ਅਤੇ ਫੰਕਸ਼ਨ (1 ਦਾ ਭਾਗ 4)
| ਬੋਰਡ ਹਵਾਲਾ | ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਨਾਮ | ਚੱਕਰਵਾਤ VE FPGA ਪਿੰਨ ਨੰਬਰ | I/O ਮਿਆਰੀ | ਵਰਣਨ |
| DDR3 x16 (U8) | ||||
| N3 | DDR3_A0 | A16 | 1.5-V SSTL ਕਲਾਸ I | ਪਤਾ ਬੱਸ |
| P7 | DDR3_A1 | G23 | 1.5-V SSTL ਕਲਾਸ I | ਪਤਾ ਬੱਸ |
| P3 | DDR3_A2 | E21 | 1.5-V SSTL ਕਲਾਸ I | ਪਤਾ ਬੱਸ |
| N2 | DDR3_A3 | E22 | 1.5-V SSTL ਕਲਾਸ I | ਪਤਾ ਬੱਸ |
| P8 | DDR3_A4 | A20 | 1.5-V SSTL ਕਲਾਸ I | ਪਤਾ ਬੱਸ |
| P2 | DDR3_A5 | A26 | 1.5-V SSTL ਕਲਾਸ I | ਪਤਾ ਬੱਸ |
| R8 | DDR3_A6 | A15 | 1.5-V SSTL ਕਲਾਸ I | ਪਤਾ ਬੱਸ |
| R2 | DDR3_A7 | B26 | 1.5-V SSTL ਕਲਾਸ I | ਪਤਾ ਬੱਸ |
| T8 | DDR3_A8 | H17 | 1.5-V SSTL ਕਲਾਸ I | ਪਤਾ ਬੱਸ |
| R3 | DDR3_A9 | D14 | 1.5-V SSTL ਕਲਾਸ I | ਪਤਾ ਬੱਸ |
| L7 | DDR3_A10 | E23 | 1.5-V SSTL ਕਲਾਸ I | ਪਤਾ ਬੱਸ |
ਸਾਰਣੀ 2-24। DDR3 ਡਿਵਾਈਸ ਪਿੰਨ ਅਸਾਈਨਮੈਂਟਸ, ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਨਾਮ, ਅਤੇ ਫੰਕਸ਼ਨ (2 ਦਾ ਭਾਗ 4)
| ਬੋਰਡ ਹਵਾਲਾ | ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਨਾਮ | ਚੱਕਰਵਾਤ VE FPGA ਪਿੰਨ ਨੰਬਰ | I/O ਮਿਆਰੀ | ਵਰਣਨ |
| R7 | DDR3_A11 | E20 | 1.5-V SSTL ਕਲਾਸ I | ਪਤਾ ਬੱਸ |
| N7 | DDR3_A12 | C25 | 1.5-V SSTL ਕਲਾਸ I | ਪਤਾ ਬੱਸ |
| T3 | DDR3_A13 | B13 | 1.5-V SSTL ਕਲਾਸ I | ਪਤਾ ਬੱਸ |
| M2 | DDR3_BA0 | J18 | 1.5-V SSTL ਕਲਾਸ I | ਬੈਂਕ ਦਾ ਪਤਾ ਬੱਸ |
| N8 | DDR3_BA1 | F20 | 1.5-V SSTL ਕਲਾਸ I | ਬੈਂਕ ਦਾ ਪਤਾ ਬੱਸ |
| M3 | DDR3_BA2 | D19 | 1.5-V SSTL ਕਲਾਸ I | ਬੈਂਕ ਦਾ ਪਤਾ ਬੱਸ |
| K3 | DDR3_CASN | L20 | 1.5-V SSTL ਕਲਾਸ I | ਕਤਾਰ ਦਾ ਪਤਾ ਚੁਣੋ |
| K9 | DDR3_CKE | C11 | 1.5-V SSTL ਕਲਾਸ I | ਕਾਲਮ ਪਤਾ ਚੁਣੋ |
| J7 | DDR3_CLK_P | J20 | ਡਿਫਰੈਂਸ਼ੀਅਲ 1.5-V SSTL ਕਲਾਸ I | ਵਿਭਿੰਨ ਆਉਟਪੁੱਟ ਘੜੀ |
| K7 | DDR3_CLK_N | H20 | ਡਿਫਰੈਂਸ਼ੀਅਲ 1.5-V SSTL ਕਲਾਸ I | ਵਿਭਿੰਨ ਆਉਟਪੁੱਟ ਘੜੀ |
| L2 | DDR3_CSN | G17 | 1.5-V SSTL ਕਲਾਸ I | ਚਿੱਪ ਚੁਣੋ |
| E7 | DDR3_DM0 | D23 | 1.5-V SSTL ਕਲਾਸ I | ਮਾਸਕ ਬਾਈਟ ਲੇਨ ਲਿਖੋ |
| D3 | DDR3_DM1 | D18 | 1.5-V SSTL ਕਲਾਸ I | ਮਾਸਕ ਬਾਈਟ ਲੇਨ ਲਿਖੋ |
| E3 | DDR3_DQ0 | A25 | 1.5-V SSTL ਕਲਾਸ I | ਡਾਟਾ ਬੱਸ ਬਾਈਟ ਲੇਨ 0 |
| H8 | DDR3_DQ1 | D22 | 1.5-V SSTL ਕਲਾਸ I | ਡਾਟਾ ਬੱਸ ਬਾਈਟ ਲੇਨ 0 |
| F7 | DDR3_DQ2 | C21 | 1.5-V SSTL ਕਲਾਸ I | ਡਾਟਾ ਬੱਸ ਬਾਈਟ ਲੇਨ 0 |
| H7 | DDR3_DQ3 | C19 | 1.5-V SSTL ਕਲਾਸ I | ਡਾਟਾ ਬੱਸ ਬਾਈਟ ਲੇਨ 0 |
| F2 | DDR3_DQ4 | C20 | 1.5-V SSTL ਕਲਾਸ I | ਡਾਟਾ ਬੱਸ ਬਾਈਟ ਲੇਨ 0 |
| G2 | DDR3_DQ5 | C22 | 1.5-V SSTL ਕਲਾਸ I | ਡਾਟਾ ਬੱਸ ਬਾਈਟ ਲੇਨ 0 |
| F8 | DDR3_DQ6 | D25 | 1.5-V SSTL ਕਲਾਸ I | ਡਾਟਾ ਬੱਸ ਬਾਈਟ ਲੇਨ 0 |
| H3 | DDR3_DQ7 | D20 | 1.5-V SSTL ਕਲਾਸ I | ਡਾਟਾ ਬੱਸ ਬਾਈਟ ਲੇਨ 0 |
| A7 | DDR3_DQ8 | B24 | 1.5-V SSTL ਕਲਾਸ I | ਡਾਟਾ ਬੱਸ ਬਾਈਟ ਲੇਨ 1 |
| C3 | DDR3_DQ9 | A21 | 1.5-V SSTL ਕਲਾਸ I | ਡਾਟਾ ਬੱਸ ਬਾਈਟ ਲੇਨ 1 |
| A3 | DDR3_DQ10 | B21 | 1.5-V SSTL ਕਲਾਸ I | ਡਾਟਾ ਬੱਸ ਬਾਈਟ ਲੇਨ 1 |
| D7 | DDR3_DQ11 | F19 | 1.5-V SSTL ਕਲਾਸ I | ਡਾਟਾ ਬੱਸ ਬਾਈਟ ਲੇਨ 1 |
| A2 | DDR3_DQ12 | C24 | 1.5-V SSTL ਕਲਾਸ I | ਡਾਟਾ ਬੱਸ ਬਾਈਟ ਲੇਨ 1 |
| C2 | DDR3_DQ13 | B23 | 1.5-V SSTL ਕਲਾਸ I | ਡਾਟਾ ਬੱਸ ਬਾਈਟ ਲੇਨ 1 |
| B8 | DDR3_DQ14 | E18 | 1.5-V SSTL ਕਲਾਸ I | ਡਾਟਾ ਬੱਸ ਬਾਈਟ ਲੇਨ 1 |
| C8 | DDR3_DQ15 | A23 | 1.5-V SSTL ਕਲਾਸ I | ਡਾਟਾ ਬੱਸ ਬਾਈਟ ਲੇਨ 1 |
| F3 | DDR3_DQS_P0 | K20 | ਡਿਫਰੈਂਸ਼ੀਅਲ 1.5-V SSTL ਕਲਾਸ I | ਡਾਟਾ ਸਟ੍ਰੋਬ ਪੀ ਬਾਈਟ ਲੇਨ 0 |
| G3 | DDR3_DQS_N0 | J19 | ਡਿਫਰੈਂਸ਼ੀਅਲ 1.5-V SSTL ਕਲਾਸ I | ਡਾਟਾ ਸਟ੍ਰੋਬ N ਬਾਈਟ ਲੇਨ 0 |
| C7 | DDR3_DQS_P1 | L18 | ਡਿਫਰੈਂਸ਼ੀਅਲ 1.5-V SSTL ਕਲਾਸ I | ਡਾਟਾ ਸਟ੍ਰੋਬ ਪੀ ਬਾਈਟ ਲੇਨ 1 |
| B7 | DDR3_DQS_N1 | K18 | ਡਿਫਰੈਂਸ਼ੀਅਲ 1.5-V SSTL ਕਲਾਸ I | ਡਾਟਾ ਸਟ੍ਰੋਬ N ਬਾਈਟ ਲੇਨ 1 |
| K1 | DDR3_ODT | H19 | 1.5-V SSTL ਕਲਾਸ I | ਆਨ-ਡਾਈ ਸਮਾਪਤੀ ਯੋਗ |
ਸਾਰਣੀ 2-24। DDR3 ਡਿਵਾਈਸ ਪਿੰਨ ਅਸਾਈਨਮੈਂਟਸ, ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਨਾਮ, ਅਤੇ ਫੰਕਸ਼ਨ (3 ਦਾ ਭਾਗ 4)
| ਬੋਰਡ ਹਵਾਲਾ | ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਨਾਮ | ਚੱਕਰਵਾਤ VE FPGA ਪਿੰਨ ਨੰਬਰ | I/O ਮਿਆਰੀ | ਵਰਣਨ |
| J3 | DDR3_RASN | A24 | 1.5-V SSTL ਕਲਾਸ I | ਕਤਾਰ ਦਾ ਪਤਾ ਚੁਣੋ |
| T2 | DDR3_RESETN | L19 | 1.5-V SSTL ਕਲਾਸ I | ਰੀਸੈਟ ਕਰੋ |
| L3 | DDR3_WEN | B22 | 1.5-V SSTL ਕਲਾਸ I | ਯੋਗ ਲਿਖੋ |
| L8 | DDR3_ZQ01 | — | 1.5-V SSTL ਕਲਾਸ I | ZQ ਪ੍ਰਤੀਰੋਧ ਕੈਲੀਬ੍ਰੇਸ਼ਨ |
| DDR3 x16 (U7) | ||||
| N3 | DDR3_A0 | A16 | 1.5-V SSTL ਕਲਾਸ I | ਪਤਾ ਬੱਸ |
| P7 | DDR3_A1 | G23 | 1.5-V SSTL ਕਲਾਸ I | ਪਤਾ ਬੱਸ |
| P3 | DDR3_A2 | E21 | 1.5-V SSTL ਕਲਾਸ I | ਪਤਾ ਬੱਸ |
| N2 | DDR3_A3 | E22 | 1.5-V SSTL ਕਲਾਸ I | ਪਤਾ ਬੱਸ |
| P8 | DDR3_A4 | A20 | 1.5-V SSTL ਕਲਾਸ I | ਪਤਾ ਬੱਸ |
| P2 | DDR3_A5 | A26 | 1.5-V SSTL ਕਲਾਸ I | ਪਤਾ ਬੱਸ |
| R8 | DDR3_A6 | A15 | 1.5-V SSTL ਕਲਾਸ I | ਪਤਾ ਬੱਸ |
| R2 | DDR3_A7 | B26 | 1.5-V SSTL ਕਲਾਸ I | ਪਤਾ ਬੱਸ |
| T8 | DDR3_A8 | H17 | 1.5-V SSTL ਕਲਾਸ I | ਪਤਾ ਬੱਸ |
| R3 | DDR3_A9 | D14 | 1.5-V SSTL ਕਲਾਸ I | ਪਤਾ ਬੱਸ |
| L7 | DDR3_A10 | E23 | 1.5-V SSTL ਕਲਾਸ I | ਪਤਾ ਬੱਸ |
| R7 | DDR3_A11 | E20 | 1.5-V SSTL ਕਲਾਸ I | ਪਤਾ ਬੱਸ |
| N7 | DDR3_A12 | C25 | 1.5-V SSTL ਕਲਾਸ I | ਪਤਾ ਬੱਸ |
| T3 | DDR3_A13 | B13 | 1.5-V SSTL ਕਲਾਸ I | ਪਤਾ ਬੱਸ |
| M2 | DDR3_BA0 | J18 | 1.5-V SSTL ਕਲਾਸ I | ਬੈਂਕ ਦਾ ਪਤਾ ਬੱਸ |
| N8 | DDR3_BA1 | F20 | 1.5-V SSTL ਕਲਾਸ I | ਬੈਂਕ ਦਾ ਪਤਾ ਬੱਸ |
| M3 | DDR3_BA2 | D19 | 1.5-V SSTL ਕਲਾਸ I | ਬੈਂਕ ਦਾ ਪਤਾ ਬੱਸ |
| K3 | DDR3_CASN | L20 | 1.5-V SSTL ਕਲਾਸ I | ਕਤਾਰ ਦਾ ਪਤਾ ਚੁਣੋ |
| K9 | DDR3_CKE | AK18 | 1.5-V SSTL ਕਲਾਸ I | ਕਾਲਮ ਪਤਾ ਚੁਣੋ |
| K7 | DDR3_CLK_P | J20 | 1.5-V SSTL ਕਲਾਸ I | ਵਿਭਿੰਨ ਆਉਟਪੁੱਟ ਘੜੀ |
| J7 | DDR3_CLK_N | H20 | 1.5-V SSTL ਕਲਾਸ I | ਵਿਭਿੰਨ ਆਉਟਪੁੱਟ ਘੜੀ |
| L2 | DDR3_CSN | G17 | 1.5-V SSTL ਕਲਾਸ I | ਚਿੱਪ ਚੁਣੋ |
| E7 | DDR3_DM2 | A19 | 1.5-V SSTL ਕਲਾਸ I | ਮਾਸਕ ਬਾਈਟ ਲੇਨ ਲਿਖੋ |
| D3 | DDR3_DM3 | B14 | 1.5-V SSTL ਕਲਾਸ I | ਮਾਸਕ ਬਾਈਟ ਲੇਨ ਲਿਖੋ |
| F2 | DDR3_DQ16 | G18 | 1.5-V SSTL ਕਲਾਸ I | ਡਾਟਾ ਬੱਸ ਬਾਈਟ ਲੇਨ 2 |
| F8 | DDR3_DQ17 | B18 | 1.5-V SSTL ਕਲਾਸ I | ਡਾਟਾ ਬੱਸ ਬਾਈਟ ਲੇਨ 2 |
| E3 | DDR3_DQ18 | A18 | 1.5-V SSTL ਕਲਾਸ I | ਡਾਟਾ ਬੱਸ ਬਾਈਟ ਲੇਨ 2 |
| F7 | DDR3_DQ19 | F18 | 1.5-V SSTL ਕਲਾਸ I | ਡਾਟਾ ਬੱਸ ਬਾਈਟ ਲੇਨ 2 |
| H3 | DDR3_DQ20 | C14 | 1.5-V SSTL ਕਲਾਸ I | ਡਾਟਾ ਬੱਸ ਬਾਈਟ ਲੇਨ 2 |
| G2 | DDR3_DQ21 | C17 | 1.5-V SSTL ਕਲਾਸ I | ਡਾਟਾ ਬੱਸ ਬਾਈਟ ਲੇਨ 2 |
| H7 | DDR3_DQ22 | B17 | 1.5-V SSTL ਕਲਾਸ I | ਡਾਟਾ ਬੱਸ ਬਾਈਟ ਲੇਨ 2 |
| H8 | DDR3_DQ23 | B19 | 1.5-V SSTL ਕਲਾਸ I | ਡਾਟਾ ਬੱਸ ਬਾਈਟ ਲੇਨ 2 |
| A2 | DDR3_DQ24 | C15 | 1.5-V SSTL ਕਲਾਸ I | ਡਾਟਾ ਬੱਸ ਬਾਈਟ ਲੇਨ 3 |
ਸਾਰਣੀ 2-24। DDR3 ਡਿਵਾਈਸ ਪਿੰਨ ਅਸਾਈਨਮੈਂਟਸ, ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਨਾਮ, ਅਤੇ ਫੰਕਸ਼ਨ (4 ਦਾ ਭਾਗ 4)
| ਬੋਰਡ ਹਵਾਲਾ | ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਨਾਮ | ਚੱਕਰਵਾਤ VE FPGA ਪਿੰਨ ਨੰਬਰ | I/O ਮਿਆਰੀ | ਵਰਣਨ |
| C2 | DDR3_DQ25 | D17 | 1.5-V SSTL ਕਲਾਸ I | ਡਾਟਾ ਬੱਸ ਬਾਈਟ ਲੇਨ 3 |
| D7 | DDR3_DQ26 | C12 | 1.5-V SSTL ਕਲਾਸ I | ਡਾਟਾ ਬੱਸ ਬਾਈਟ ਲੇਨ 3 |
| A7 | DDR3_DQ27 | E17 | 1.5-V SSTL ਕਲਾਸ I | ਡਾਟਾ ਬੱਸ ਬਾਈਟ ਲੇਨ 3 |
| A3 | DDR3_DQ28 | C16 | 1.5-V SSTL ਕਲਾਸ I | ਡਾਟਾ ਬੱਸ ਬਾਈਟ ਲੇਨ 3 |
| C3 | DDR3_DQ29 | A14 | 1.5-V SSTL ਕਲਾਸ I | ਡਾਟਾ ਬੱਸ ਬਾਈਟ ਲੇਨ 3 |
| B8 | DDR3_DQ30 | D12 | 1.5-V SSTL ਕਲਾਸ I | ਡਾਟਾ ਬੱਸ ਬਾਈਟ ਲੇਨ 3 |
| C8 | DDR3_DQ31 | A13 | 1.5-V SSTL ਕਲਾਸ I | ਡਾਟਾ ਬੱਸ ਬਾਈਟ ਲੇਨ 3 |
| F3 | DDR3_DQS_P2 | K16 | ਡਿਫਰੈਂਸ਼ੀਅਲ 1.5-V SSTL ਕਲਾਸ I | ਡਾਟਾ ਸਟ੍ਰੋਬ ਪੀ ਬਾਈਟ ਲੇਨ 2 |
| G3 | DDR3_DQS_N2 | L16 | ਡਿਫਰੈਂਸ਼ੀਅਲ 1.5-V SSTL ਕਲਾਸ I | ਡਾਟਾ ਸਟ੍ਰੋਬ N ਬਾਈਟ ਲੇਨ 2 |
| C7 | DDR3_DQS_P3 | K17 | ਡਿਫਰੈਂਸ਼ੀਅਲ 1.5-V SSTL ਕਲਾਸ I | ਡਾਟਾ ਸਟ੍ਰੋਬ ਪੀ ਬਾਈਟ ਲੇਨ 3 |
| B7 | DDR3_DQS_N3 | J17 | ਡਿਫਰੈਂਸ਼ੀਅਲ 1.5-V SSTL ਕਲਾਸ I | ਡਾਟਾ ਸਟ੍ਰੋਬ N ਬਾਈਟ ਲੇਨ 3 |
| K1 | DDR3_ODT | H19 | 1.5-V SSTL ਕਲਾਸ I | ਆਨ-ਡਾਈ ਸਮਾਪਤੀ ਯੋਗ |
| J3 | DDR3_RASN | A24 | 1.5-V SSTL ਕਲਾਸ I | ਕਤਾਰ ਦਾ ਪਤਾ ਚੁਣੋ |
| T2 | DDR3_RESETN | L19 | 1.5-V SSTL ਕਲਾਸ I | ਰੀਸੈਟ ਕਰੋ |
| L3 | DDR3_WEN | B22 | 1.5-V SSTL ਕਲਾਸ I | ਯੋਗ ਲਿਖੋ |
| L8 | DDR3_ZQ2 | — | 1.5-V SSTL ਕਲਾਸ I | ZQ ਪ੍ਰਤੀਰੋਧ ਕੈਲੀਬ੍ਰੇਸ਼ਨ |
LPDDR2 SDRAM
LPDDR2 ਇੱਕ ਮੋਬਾਈਲ ਘੱਟ-ਪਾਵਰ DDR2 SDRAM ਯੰਤਰ ਹੈ ਜੋ 1.2 V 'ਤੇ ਕੰਮ ਕਰਦਾ ਹੈ। ਇਹ ਇੰਟਰਫੇਸ FPGA ਡਿਵਾਈਸ ਦੇ ਉੱਪਰਲੇ ਕਿਨਾਰੇ 'ਤੇ ਹਰੀਜੱਟਲ I/O ਬੈਂਕਾਂ ਨਾਲ ਜੁੜਦਾ ਹੈ।
ਡਿਵਾਈਸ ਦੀ ਗਤੀ 300 MHz ਹੈ। ਸਿਰਫ਼ x16 ਸੰਰਚਨਾ ਵਰਤੀ ਜਾਂਦੀ ਹੈ ਹਾਲਾਂਕਿ ਬੋਰਡ 'ਤੇ LPDDR2 SDRAM ਇੱਕ x32 ਡਿਵਾਈਸ ਹੈ।
ਸਾਰਣੀ 2–25 ਵਿੱਚ LPDDR2 SDRAM ਪਿੰਨ ਅਸਾਈਨਮੈਂਟ, ਸਿਗਨਲ ਨਾਮ, ਅਤੇ ਫੰਕਸ਼ਨਾਂ ਦੀ ਸੂਚੀ ਹੈ।
ਸਿਗਨਲ ਦੇ ਨਾਮ ਅਤੇ ਕਿਸਮ I/O ਸੈਟਿੰਗ ਅਤੇ ਦਿਸ਼ਾ ਦੇ ਰੂਪ ਵਿੱਚ ਚੱਕਰਵਾਤ VE FPGA ਨਾਲ ਸੰਬੰਧਿਤ ਹਨ।
ਸਾਰਣੀ 2-25। LPDDR2 SDRAM ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਨਾਮ ਅਤੇ ਫੰਕਸ਼ਨ
| ਬੋਰਡ ਹਵਾਲਾ (U9) | ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਨਾਮ | ਚੱਕਰਵਾਤ VE FPGA ਪਿੰਨ ਨੰਬਰ | I/O ਮਿਆਰੀ | ਵਰਣਨ |
| AC6 | LPDDR2_CA0 | Y30 | 1.2-V HSUL | ਪਤਾ ਬੱਸ |
| AB6 | LPDDR2_CA1 | T30 | 1.2-V HSUL | ਪਤਾ ਬੱਸ |
| AC7 | LPDDR2_CA2 | ਡਬਲਯੂ29 | 1.2-V HSUL | ਪਤਾ ਬੱਸ |
| AB8 | LPDDR2_CA3 | AB29 | 1.2-V HSUL | ਪਤਾ ਬੱਸ |
| AB9 | LPDDR2_CA4 | ਡਬਲਯੂ30 | 1.2-V HSUL | ਪਤਾ ਬੱਸ |
| W1 | LPDDR2_CA5 | U29 | 1.2-V HSUL | ਪਤਾ ਬੱਸ |
| V2 | LPDDR2_CA6 | AC30 | 1.2-V HSUL | ਪਤਾ ਬੱਸ |
| U1 | LPDDR2_CA7 | R30 | 1.2-V HSUL | ਪਤਾ ਬੱਸ |
ਸਾਰਣੀ 2-25। LPDDR2 SDRAM ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਨਾਮ ਅਤੇ ਫੰਕਸ਼ਨ
| ਬੋਰਡ ਹਵਾਲਾ (U9) | ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਨਾਮ | ਚੱਕਰਵਾਤ VE FPGA ਪਿੰਨ ਨੰਬਰ | I/O ਮਿਆਰੀ | ਵਰਣਨ |
| T2 | LPDDR2_CA8 | T28 | 1.2-V HSUL | ਪਤਾ ਬੱਸ |
| T1 | LPDDR2_CA9 | T25 | 1.2-V HSUL | ਪਤਾ ਬੱਸ |
| Y2 | LPDDR2_CK | V21 | ਅੰਤਰ 1.2-V HSUL | ਡਿਫਰੈਂਸ਼ੀਅਲ ਆਉਟਪੁੱਟ ਘੜੀ P |
| Y1 | LPDDR2_CKN | V22 | ਅੰਤਰ 1.2-V HSUL | ਡਿਫਰੈਂਸ਼ੀਅਲ ਆਉਟਪੁੱਟ ਘੜੀ N |
| AC3 | LPDDR2_CKE | T29 | 1.2-V HSUL | ਘੜੀ ਚਾਲੂ ਕਰੋ |
| AB3 | LPDDR2_CSN | R26 | 1.2-V HSUL | ਚਿੱਪ ਚੁਣੋ |
| N23 | LPDDR2_DM0 | AG29 | 1.2-V HSUL | ਡਾਟਾ ਮਾਸਕ |
| L23 | LPDDR2_DM1 | AB27 | 1.2-V HSUL | ਡਾਟਾ ਮਾਸਕ |
| AB20 | LPDDR2_DM2 | — | 1.2-V HSUL | ਡਾਟਾ ਮਾਸਕ |
| B20 | LPDDR2_DM3 | — | 1.2-V HSUL | ਡਾਟਾ ਮਾਸਕ |
| AA23 | LPDDR2_DQ0 | AG28 | 1.2-V HSUL | ਡਾਟਾ ਬੱਸ ਬਾਈਟ ਲੇਨ 0 |
| Y22 | LPDDR2_DQ1 | AH30 | 1.2-V HSUL | ਡਾਟਾ ਬੱਸ ਬਾਈਟ ਲੇਨ 0 |
| ਡਬਲਯੂ22 | LPDDR2_DQ2 | AA28 | 1.2-V HSUL | ਡਾਟਾ ਬੱਸ ਬਾਈਟ ਲੇਨ 0 |
| ਡਬਲਯੂ23 | LPDDR2_DQ3 | AH29 | 1.2-V HSUL | ਡਾਟਾ ਬੱਸ ਬਾਈਟ ਲੇਨ 0 |
| V23 | LPDDR2_DQ4 | Y28 | 1.2-V HSUL | ਡਾਟਾ ਬੱਸ ਬਾਈਟ ਲੇਨ 0 |
| U22 | LPDDR2_DQ5 | AE30 | 1.2-V HSUL | ਡਾਟਾ ਬੱਸ ਬਾਈਟ ਲੇਨ 0 |
| T22 | LPDDR2_DQ6 | AJ28 | 1.2-V HSUL | ਡਾਟਾ ਬੱਸ ਬਾਈਟ ਲੇਨ 0 |
| T23 | LPDDR2_DQ7 | AD30 | 1.2-V HSUL | ਡਾਟਾ ਬੱਸ ਬਾਈਟ ਲੇਨ 0 |
| H22 | LPDDR2_DQ8 | AC29 | 1.2-V HSUL | ਡਾਟਾ ਬੱਸ ਬਾਈਟ ਲੇਨ 1 |
| H23 | LPDDR2_DQ9 | AF30 | 1.2-V HSUL | ਡਾਟਾ ਬੱਸ ਬਾਈਟ ਲੇਨ 1 |
| G23 | LPDDR2_DQ10 | AA30 | 1.2-V HSUL | ਡਾਟਾ ਬੱਸ ਬਾਈਟ ਲੇਨ 1 |
| F22 | LPDDR2_DQ11 | AE28 | 1.2-V HSUL | ਡਾਟਾ ਬੱਸ ਬਾਈਟ ਲੇਨ 1 |
| E22 | LPDDR2_DQ12 | AF29 | 1.2-V HSUL | ਡਾਟਾ ਬੱਸ ਬਾਈਟ ਲੇਨ 1 |
| E23 | LPDDR2_DQ13 | AD28 | 1.2-V HSUL | ਡਾਟਾ ਬੱਸ ਬਾਈਟ ਲੇਨ 1 |
| D23 | LPDDR2_DQ14 | V27 | 1.2-V HSUL | ਡਾਟਾ ਬੱਸ ਬਾਈਟ ਲੇਨ 1 |
| C22 | LPDDR2_DQ15 | ਡਬਲਯੂ28 | 1.2-V HSUL | ਡਾਟਾ ਬੱਸ ਬਾਈਟ ਲੇਨ 1 |
| AB12 | LPDDR2_DQ16 | — | 1.2-V HSUL | ਡਾਟਾ ਬੱਸ ਬਾਈਟ ਲੇਨ 2 |
| AC13 | LPDDR2_DQ17 | — | 1.2-V HSUL | ਡਾਟਾ ਬੱਸ ਬਾਈਟ ਲੇਨ 2 |
| AB14 | LPDDR2_DQ18 | — | 1.2-V HSUL | ਡਾਟਾ ਬੱਸ ਬਾਈਟ ਲੇਨ 2 |
| AC14 | LPDDR2_DQ19 | — | 1.2-V HSUL | ਡਾਟਾ ਬੱਸ ਬਾਈਟ ਲੇਨ 2 |
| AB15 | LPDDR2_DQ20 | — | 1.2-V HSUL | ਡਾਟਾ ਬੱਸ ਬਾਈਟ ਲੇਨ 2 |
| AC16 | LPDDR2_DQ21 | — | 1.2-V HSUL | ਡਾਟਾ ਬੱਸ ਬਾਈਟ ਲੇਨ 2 |
| AB17 | LPDDR2_DQ22 | — | 1.2-V HSUL | ਡਾਟਾ ਬੱਸ ਬਾਈਟ ਲੇਨ 2 |
| AC17 | LPDDR2_DQ23 | — | 1.2-V HSUL | ਡਾਟਾ ਬੱਸ ਬਾਈਟ ਲੇਨ 2 |
| B17 | LPDDR2_DQ24 | — | 1.2-V HSUL | ਡਾਟਾ ਬੱਸ ਬਾਈਟ ਲੇਨ 3 |
| A17 | LPDDR2_DQ25 | — | 1.2-V HSUL | ਡਾਟਾ ਬੱਸ ਬਾਈਟ ਲੇਨ 3 |
| A16 | LPDDR2_DQ26 | — | 1.2-V HSUL | ਡਾਟਾ ਬੱਸ ਬਾਈਟ ਲੇਨ 3 |
| B15 | LPDDR2_DQ27 | — | 1.2-V HSUL | ਡਾਟਾ ਬੱਸ ਬਾਈਟ ਲੇਨ 3 |
| B14 | LPDDR2_DQ28 | — | 1.2-V HSUL | ਡਾਟਾ ਬੱਸ ਬਾਈਟ ਲੇਨ 3 |
ਸਾਰਣੀ 2-25। LPDDR2 SDRAM ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਨਾਮ ਅਤੇ ਫੰਕਸ਼ਨ
| ਬੋਰਡ ਹਵਾਲਾ (U9) | ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਨਾਮ | ਚੱਕਰਵਾਤ VE FPGA ਪਿੰਨ ਨੰਬਰ | I/O ਮਿਆਰੀ | ਵਰਣਨ |
| A14 | LPDDR2_DQ29 | — | 1.2-V HSUL | ਡਾਟਾ ਬੱਸ ਬਾਈਟ ਲੇਨ 3 |
| A13 | LPDDR2_DQ30 | — | 1.2-V HSUL | ਡਾਟਾ ਬੱਸ ਬਾਈਟ ਲੇਨ 3 |
| B12 | LPDDR2_DQ31 | — | 1.2-V HSUL | ਡਾਟਾ ਬੱਸ ਬਾਈਟ ਲੇਨ 3 |
| R23 | LPDDR2_DQS0 | V26 | ਅੰਤਰ 1.2-V HSUL | ਡਾਟਾ ਸਟ੍ਰੋਬ ਪੀ ਬਾਈਟ ਲੇਨ 0 |
| P22 | LPDDR2_DQSN0 | U26 | ਅੰਤਰ 1.2-V HSUL | ਡਾਟਾ ਸਟ੍ਰੋਬ N ਬਾਈਟ ਲੇਨ 0 |
| J22 | LPDDR2_DQS1 | U27 | ਅੰਤਰ 1.2-V HSUL | ਡਾਟਾ ਸਟ੍ਰੋਬ ਪੀ ਬਾਈਟ ਲੇਨ 1 |
| K23 | LPDDR2_DQSN1 | U28 | ਅੰਤਰ 1.2-V HSUL | ਡਾਟਾ ਸਟ੍ਰੋਬ N ਬਾਈਟ ਲੇਨ 1 |
| AB18 | LPDDR2_DQS2 | — | ਅੰਤਰ 1.2-V HSUL | ਡਾਟਾ ਸਟ੍ਰੋਬ ਪੀ ਬਾਈਟ ਲੇਨ 2 |
| AC19 | LPDDR2_DQSN2 | — | ਅੰਤਰ 1.2-V HSUL | ਡਾਟਾ ਸਟ੍ਰੋਬ N ਬਾਈਟ ਲੇਨ 2 |
| B18 | LPDDR2_DQS3 | — | ਅੰਤਰ 1.2-V HSUL | ਡਾਟਾ ਸਟ੍ਰੋਬ ਪੀ ਬਾਈਟ ਲੇਨ 3 |
| A19 | LPDDR2_DQSN4 | — | ਅੰਤਰ 1.2-V HSUL | ਡਾਟਾ ਸਟ੍ਰੋਬ N ਬਾਈਟ ਲੇਨ 3 |
| P1 | LPDDR2_ZQ | — | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ZQ ਪ੍ਰਤੀਰੋਧ ਕੈਲੀਬ੍ਰੇਸ਼ਨ |
EEPROM
ਇਸ ਬੋਰਡ ਵਿੱਚ ਇੱਕ 64-Kb EEPROM ਡਿਵਾਈਸ ਸ਼ਾਮਲ ਹੈ। ਇਸ ਡਿਵਾਈਸ ਵਿੱਚ 2-ਤਾਰ ਸੀਰੀਅਲ ਇੰਟਰਫੇਸ ਬੱਸ I2C ਹੈ।
ਸਾਰਣੀ 2-26 ਵਿੱਚ EEPROM ਪਿੰਨ ਅਸਾਈਨਮੈਂਟ, ਸਿਗਨਲ ਨਾਮ, ਅਤੇ ਫੰਕਸ਼ਨਾਂ ਦੀ ਸੂਚੀ ਹੈ। ਸਿਗਨਲ ਦੇ ਨਾਮ ਅਤੇ ਕਿਸਮ I/O ਸੈਟਿੰਗ ਅਤੇ ਦਿਸ਼ਾ ਦੇ ਰੂਪ ਵਿੱਚ ਚੱਕਰਵਾਤ VE FPGA ਨਾਲ ਸੰਬੰਧਿਤ ਹਨ।
ਸਾਰਣੀ 2-26। EEPROM ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਦੇ ਨਾਮ ਅਤੇ ਕਾਰਜ
| ਬੋਰਡ ਹਵਾਲਾ (U12) | ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਨਾਮ | ਚੱਕਰਵਾਤ VE FPGA ਪਿੰਨ ਨੰਬਰ | I/O ਮਿਆਰੀ | ਵਰਣਨ |
| 1 | EEPROM_A0 | — | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਚਿੱਪ ਦਾ ਪਤਾ |
| 2 | EEPROM_A1 | — | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਚਿੱਪ ਦਾ ਪਤਾ |
| 3 | EEPROM_A2 | — | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਚਿੱਪ ਦਾ ਪਤਾ |
| 5 | EEPROM_SDA | AH7 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਸੀਰੀਅਲ ਪਤਾ ਜਾਂ ਡੇਟਾ |
| 6 | EEPROM_SCL | AG7 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਸੀਰੀਅਲ ਘੜੀ |
| 7 | EEPROM_WP | — | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਸੁਰੱਖਿਆ ਇੰਪੁੱਟ ਲਿਖੋ |
ਸਮਕਾਲੀ SRAM
ਵਿਕਾਸ ਬੋਰਡ ਘੱਟ-ਲੇਟੈਂਸੀ ਬੇਤਰਤੀਬ ਪਹੁੰਚ ਸਮਰੱਥਾ ਦੇ ਨਾਲ ਹਦਾਇਤਾਂ ਅਤੇ ਡਾਟਾ ਸਟੋਰੇਜ ਲਈ ਇੱਕ 18-Mb ਸਟੈਂਡਰਡ ਸਮਕਾਲੀ SRAM ਦਾ ਸਮਰਥਨ ਕਰਦਾ ਹੈ। ਡਿਵਾਈਸ ਵਿੱਚ ਇੱਕ 1024K x 18-ਬਿੱਟ ਇੰਟਰਫੇਸ ਹੈ। ਇਹ ਡਿਵਾਈਸ ਸ਼ੇਅਰ ਕੀਤੀ FSM ਬੱਸ ਦਾ ਹਿੱਸਾ ਹੈ ਜੋ ਫਲੈਸ਼ ਮੈਮੋਰੀ, SRAM, ਅਤੇ MAX V CPLD 5M2210 ਸਿਸਟਮ ਕੰਟਰੋਲਰ ਨਾਲ ਜੁੜਦੀ ਹੈ। ਡਿਵਾਈਸ ਦੀ ਸਪੀਡ 250 MHz ਸਿੰਗਲ-ਡਾਟਾ-ਰੇਟ ਹੈ। ਇਸ ਡਿਵਾਈਸ ਲਈ ਕੋਈ ਘੱਟੋ-ਘੱਟ ਗਤੀ ਨਹੀਂ ਹੈ। ਇਸ ਇੰਟਰਫੇਸ ਦੀ ਸਿਧਾਂਤਕ ਬੈਂਡਵਿਡਥ ਲਗਾਤਾਰ ਬਰਸਟ ਲਈ 4 Gbps ਹੈ। ਕਿਸੇ ਵੀ ਪਤੇ ਲਈ ਪੜ੍ਹਨ ਦੀ ਲੇਟੈਂਸੀ ਦੋ ਘੜੀਆਂ ਹੁੰਦੀ ਹੈ ਜਦੋਂ ਕਿ ਲਿਖਣ ਦੀ ਲੇਟੈਂਸੀ ਇੱਕ ਘੜੀ ਹੁੰਦੀ ਹੈ।
ਸਾਰਣੀ 2-27 ਵਿੱਚ SSRAM ਪਿੰਨ ਅਸਾਈਨਮੈਂਟ, ਸਿਗਨਲ ਨਾਮ, ਅਤੇ ਫੰਕਸ਼ਨਾਂ ਦੀ ਸੂਚੀ ਹੈ।
ਸਾਰਣੀ 2-27। SSRAM ਪਿੰਨ ਅਸਾਈਨਮੈਂਟਸ, ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਨਾਮ ਅਤੇ ਫੰਕਸ਼ਨ (ਭਾਗ 1 ਦਾ 2)
| ਬੋਰਡ ਹਵਾਲਾ (U11) | ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਨਾਮ | ਚੱਕਰਵਾਤ VE FPGA ਪਿੰਨ ਨੰਬਰ | I/O ਮਿਆਰੀ | ਵਰਣਨ |
| 86 | SRAM_OEN | E7 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਆਉਟਪੁੱਟ ਯੋਗ |
| 87 | SRAM_WEN | D6 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਯੋਗ ਲਿਖੋ |
| 37 | FSM_A1 | B11 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਪਤਾ ਬੱਸ |
| 36 | FSM_A2 | A11 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਪਤਾ ਬੱਸ |
| 44 | FSM_A3 | D9 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਪਤਾ ਬੱਸ |
| 42 | FSM_A4 | C10 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਪਤਾ ਬੱਸ |
| 34 | FSM_A5 | A10 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਪਤਾ ਬੱਸ |
| 47 | FSM_A6 | A9 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਪਤਾ ਬੱਸ |
| 43 | FSM_A7 | C9 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਪਤਾ ਬੱਸ |
| 46 | FSM_A8 | B8 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਪਤਾ ਬੱਸ |
| 45 | FSM_A9 | B7 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਪਤਾ ਬੱਸ |
| 35 | FSM_A10 | A8 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਪਤਾ ਬੱਸ |
| 32 | FSM_A11 | B6 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਪਤਾ ਬੱਸ |
| 33 | FSM_A12 | A6 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਪਤਾ ਬੱਸ |
| 50 | FSM_A13 | C7 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਪਤਾ ਬੱਸ |
| 48 | FSM_A14 | C6 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਪਤਾ ਬੱਸ |
| 100 | FSM_A15 | F13 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਪਤਾ ਬੱਸ |
| 99 | FSM_A16 | E13 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਪਤਾ ਬੱਸ |
| 82 | FSM_A17 | A5 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਪਤਾ ਬੱਸ |
| 80 | FSM_A18 | A4 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਪਤਾ ਬੱਸ |
| 49 | FSM_A19 | J7 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਪਤਾ ਬੱਸ |
| 81 | FSM_A20 | H7 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਪਤਾ ਬੱਸ |
| 39 | FSM_A21 | J9 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਪਤਾ ਬੱਸ |
| 58 | FSM_D0 | F16 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਡਾਟਾ ਬੱਸ |
| 59 | FSM_D1 | E16 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਡਾਟਾ ਬੱਸ |
| 62 | FSM_D2 | M9 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਡਾਟਾ ਬੱਸ |
| 63 | FSM_D3 | M8 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਡਾਟਾ ਬੱਸ |
| 68 | FSM_D4 | F15 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਡਾਟਾ ਬੱਸ |
| 69 | FSM_D5 | E15 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਡਾਟਾ ਬੱਸ |
ਸਾਰਣੀ 2-27। SSRAM ਪਿੰਨ ਅਸਾਈਨਮੈਂਟਸ, ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਨਾਮ ਅਤੇ ਫੰਕਸ਼ਨ (ਭਾਗ 2 ਦਾ 2)
| ਬੋਰਡ ਹਵਾਲਾ (U11) | ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਨਾਮ | ਚੱਕਰਵਾਤ VE FPGA ਪਿੰਨ ਨੰਬਰ | I/O ਮਿਆਰੀ | ਵਰਣਨ |
| 72 | FSM_D6 | E12 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਡਾਟਾ ਬੱਸ |
| 73 | FSM_D7 | D13 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਡਾਟਾ ਬੱਸ |
| 23 | FSM_D8 | J15 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਡਾਟਾ ਬੱਸ |
| 22 | FSM_D9 | H15 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਡਾਟਾ ਬੱਸ |
| 19 | FSM_D10 | E11 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਡਾਟਾ ਬੱਸ |
| 18 | FSM_D11 | D10 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਡਾਟਾ ਬੱਸ |
| 12 | FSM_D12 | L10 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਡਾਟਾ ਬੱਸ |
| 13 | FSM_D13 | L9 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਡਾਟਾ ਬੱਸ |
| 8 | FSM_D14 | G14 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਡਾਟਾ ਬੱਸ |
| 9 | FSM_D15 | F14 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਡਾਟਾ ਬੱਸ |
| 85 | SRAM_ADSCN | E6 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਪਤਾ ਸਥਿਤੀ ਕੰਟਰੋਲਰ |
| 84 | SRAM_ADSPN | J10 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਪਤਾ ਸਥਿਤੀ ਪ੍ਰੋਸੈਸਰ |
| 83 | SRAM_ADVN | G6 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਪਤਾ ਵੈਧ ਹੈ |
| 93 | SRAM_BWAN | A3 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਬਾਈਟ ਲਿਖਣ ਦੀ ਚੋਣ ਕਰੋ |
| 94 | SRAM_BWBN | A2 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਬਾਈਟ ਲਿਖਣ ਦੀ ਚੋਣ ਕਰੋ |
| 97 | SRAM_CE2 | — | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਚਿੱਪ ਸਮਰੱਥ 2 |
| 92 | SRAM_CE3N | — | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਚਿੱਪ ਸਮਰੱਥ 3 |
| 98 | SRAM_CEN | D7 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਚਿੱਪ ਸਮਰੱਥ 1 |
| 89 | SRAM_CLK | K10 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਘੜੀ |
| 88 | SRAM_GWN | — | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਗਲੋਬਲ ਲਿਖਣ ਯੋਗ |
| 31 | SRAM_MODE | — | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਬਰਸਟ ਕ੍ਰਮ ਚੋਣ |
| 64 | SRAM_ZZ | — | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਪਾਵਰ ਸਲੀਪ ਮੋਡ |
ਫਲੈਸ਼
ਵਿਕਾਸ ਬੋਰਡ FPGA ਸੰਰਚਨਾ ਡੇਟਾ, ਬੋਰਡ ਜਾਣਕਾਰੀ, ਟੈਸਟ ਐਪਲੀਕੇਸ਼ਨ ਡੇਟਾ, ਅਤੇ ਉਪਭੋਗਤਾ ਕੋਡ ਸਪੇਸ ਦੀ ਗੈਰ-ਅਸਥਿਰ ਸਟੋਰੇਜ ਲਈ ਇੱਕ 512-Mb CFI- ਅਨੁਕੂਲ ਸਮਕਾਲੀ ਫਲੈਸ਼ ਡਿਵਾਈਸ ਦਾ ਸਮਰਥਨ ਕਰਦਾ ਹੈ। ਇਹ ਡਿਵਾਈਸ ਸ਼ੇਅਰ ਕੀਤੀ FSM ਬੱਸ ਦਾ ਹਿੱਸਾ ਹੈ ਜੋ ਫਲੈਸ਼ ਮੈਮੋਰੀ, SSRAM, ਅਤੇ MAX V CPLD 5M2210 ਸਿਸਟਮ ਕੰਟਰੋਲਰ ਨਾਲ ਜੁੜਦੀ ਹੈ। ਇਹ 16-ਬਿੱਟ ਡਾਟਾ ਮੈਮੋਰੀ ਇੰਟਰਫੇਸ ਪ੍ਰਤੀ ਡਿਵਾਈਸ 52 Mbps ਦੇ ਥ੍ਰੁਪੁੱਟ ਲਈ 832 MHz ਤੱਕ ਬਰਸਟ ਰੀਡ ਓਪਰੇਸ਼ਨਾਂ ਨੂੰ ਕਾਇਮ ਰੱਖ ਸਕਦਾ ਹੈ। ਇੱਕ ਸਿੰਗਲ ਸ਼ਬਦ ਬਫਰ ਲਈ ਲਿਖਣ ਦੀ ਕਾਰਗੁਜ਼ਾਰੀ 270 μs ਹੈ ਜਦੋਂ ਕਿ ਇੱਕ 800 K ਐਰੇ ਬਲਾਕ ਲਈ ਮਿਟਾਉਣ ਦਾ ਸਮਾਂ 128 ms ਹੈ। ਸਾਰਣੀ 2-28 ਫਲੈਸ਼ ਪਿੰਨ ਅਸਾਈਨਮੈਂਟ, ਸਿਗਨਲ ਦੇ ਨਾਮ, ਅਤੇ ਫੰਕਸ਼ਨਾਂ ਨੂੰ ਸੂਚੀਬੱਧ ਕਰਦੀ ਹੈ। ਸਿਗਨਲ ਦੇ ਨਾਮ ਅਤੇ ਕਿਸਮ I/O ਸੈਟਿੰਗ ਅਤੇ ਦਿਸ਼ਾ ਦੇ ਰੂਪ ਵਿੱਚ ਚੱਕਰਵਾਤ VE FPGA ਨਾਲ ਸੰਬੰਧਿਤ ਹਨ।
ਸਾਰਣੀ 2-28। ਫਲੈਸ਼ ਪਿੰਨ ਅਸਾਈਨਮੈਂਟਸ, ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਨਾਮ ਅਤੇ ਫੰਕਸ਼ਨ (1 ਵਿੱਚੋਂ ਭਾਗ 3)
| ਬੋਰਡ ਹਵਾਲਾ (U10) | ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਨਾਮ | ਚੱਕਰਵਾਤ VE FPGA ਪਿੰਨ ਨੰਬਰ | I/O ਮਿਆਰੀ | ਵਰਣਨ |
| F6 | FLASH_ADVN | H12 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਪਤਾ ਵੈਧ ਹੈ |
| B4 | FLASH_CEN | H14 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਚਿੱਪ ਯੋਗ |
ਸਾਰਣੀ 2-28। ਫਲੈਸ਼ ਪਿੰਨ ਅਸਾਈਨਮੈਂਟਸ, ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਨਾਮ ਅਤੇ ਫੰਕਸ਼ਨ (2 ਵਿੱਚੋਂ ਭਾਗ 3)
| ਬੋਰਡ ਹਵਾਲਾ (U10) | ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਨਾਮ | ਚੱਕਰਵਾਤ VE FPGA ਪਿੰਨ ਨੰਬਰ | I/O ਮਿਆਰੀ | ਵਰਣਨ |
| E6 | FLASH_CLK | N12 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਘੜੀ |
| F8 | FLASH_OEN | L11 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਆਉਟਪੁੱਟ ਯੋਗ |
| F7 | FLASH_RDYBSYN | J12 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਤਿਆਰ ਹੈ |
| D4 | FLASH_RESETN | K11 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਰੀਸੈਟ ਕਰੋ |
| G8 | FLASH_WEN | P12 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਯੋਗ ਲਿਖੋ |
| C6 | FLASH_WPN | — | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਲਿਖੋ ਬਚਾਓ |
| A1 | FSM_A1 | B11 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਪਤਾ ਬੱਸ |
| B1 | FSM_A2 | A11 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਪਤਾ ਬੱਸ |
| C1 | FSM_A3 | D9 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਪਤਾ ਬੱਸ |
| D1 | FSM_A4 | C10 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਪਤਾ ਬੱਸ |
| D2 | FSM_A5 | A10 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਪਤਾ ਬੱਸ |
| A2 | FSM_A6 | A9 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਪਤਾ ਬੱਸ |
| C2 | FSM_A7 | C9 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਪਤਾ ਬੱਸ |
| A3 | FSM_A8 | B8 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਪਤਾ ਬੱਸ |
| B3 | FSM_A9 | B7 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਪਤਾ ਬੱਸ |
| C3 | FSM_A10 | A8 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਪਤਾ ਬੱਸ |
| D3 | FSM_A11 | B6 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਪਤਾ ਬੱਸ |
| C4 | FSM_A12 | A6 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਪਤਾ ਬੱਸ |
| A5 | FSM_A13 | C7 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਪਤਾ ਬੱਸ |
| B5 | FSM_A14 | C6 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਪਤਾ ਬੱਸ |
| C5 | FSM_A15 | F13 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਪਤਾ ਬੱਸ |
| D7 | FSM_A16 | E13 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਪਤਾ ਬੱਸ |
| D8 | FSM_A17 | A5 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਪਤਾ ਬੱਸ |
| A7 | FSM_A18 | A4 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਪਤਾ ਬੱਸ |
| B7 | FSM_A19 | J7 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਪਤਾ ਬੱਸ |
| C7 | FSM_A20 | H7 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਪਤਾ ਬੱਸ |
| C8 | FSM_A21 | J9 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਪਤਾ ਬੱਸ |
| A8 | FSM_A22 | H9 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਪਤਾ ਬੱਸ |
| G1 | FSM_A23 | G9 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਪਤਾ ਬੱਸ |
| H8 | FSM_A24 | F8 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਪਤਾ ਬੱਸ |
| B6 | FSM_A25 | E8 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਪਤਾ ਬੱਸ |
| B8 | FSM_A26 | D8 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਪਤਾ ਬੱਸ |
| F2 | FSM_D0 | F16 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਡਾਟਾ ਬੱਸ |
| E2 | FSM_D1 | E16 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਡਾਟਾ ਬੱਸ |
| G3 | FSM_D2 | M9 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਡਾਟਾ ਬੱਸ |
| E4 | FSM_D3 | M8 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਡਾਟਾ ਬੱਸ |
| E5 | FSM_D4 | F15 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਡਾਟਾ ਬੱਸ |
| G5 | FSM_D5 | E15 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਡਾਟਾ ਬੱਸ |
| G6 | FSM_D6 | E12 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਡਾਟਾ ਬੱਸ |
ਸਾਰਣੀ 2-28। ਫਲੈਸ਼ ਪਿੰਨ ਅਸਾਈਨਮੈਂਟਸ, ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਨਾਮ ਅਤੇ ਫੰਕਸ਼ਨ (3 ਵਿੱਚੋਂ ਭਾਗ 3)
| ਬੋਰਡ ਹਵਾਲਾ (U10) | ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਨਾਮ | ਚੱਕਰਵਾਤ VE FPGA ਪਿੰਨ ਨੰਬਰ | I/O ਮਿਆਰੀ | ਵਰਣਨ |
| H7 | FSM_D7 | D13 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਡਾਟਾ ਬੱਸ |
| E1 | FSM_D8 | J15 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਡਾਟਾ ਬੱਸ |
| E3 | FSM_D9 | H15 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਡਾਟਾ ਬੱਸ |
| F3 | FSM_D10 | E11 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਡਾਟਾ ਬੱਸ |
| F4 | FSM_D11 | D10 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਡਾਟਾ ਬੱਸ |
| F5 | FSM_D12 | L10 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਡਾਟਾ ਬੱਸ |
| H5 | FSM_D13 | L9 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਡਾਟਾ ਬੱਸ |
| G7 | FSM_D14 | G14 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਡਾਟਾ ਬੱਸ |
| E7 | FSM_D15 | F14 | ਐਕਸਐਨਯੂਐਮਐਕਸ-ਵੀ | ਡਾਟਾ ਬੱਸ |
ਬਿਜਲੀ ਦੀ ਸਪਲਾਈ
ਤੁਸੀਂ ਇੱਕ ਲੈਪਟਾਪ-ਸਟਾਈਲ DC ਪਾਵਰ ਇੰਪੁੱਟ ਤੋਂ ਵਿਕਾਸ ਬੋਰਡ ਨੂੰ ਪਾਵਰ ਅੱਪ ਕਰ ਸਕਦੇ ਹੋ। ਇੰਪੁੱਟ ਵੋਲtage 14 V ਤੋਂ 20 V, 4.3 A ਦੀ ਮੌਜੂਦਾ, ਅਤੇ ਵੱਧ ਤੋਂ ਵੱਧ ਵਾਟ ਦੀ ਰੇਂਜ ਵਿੱਚ ਹੋਣਾ ਚਾਹੀਦਾ ਹੈtag65 W ਦਾ e. DC ਵੋਲtage ਨੂੰ ਫਿਰ ਬੋਰਡ ਕੰਪੋਨੈਂਟਸ ਦੁਆਰਾ ਵਰਤੇ ਜਾਂਦੇ ਵੱਖ-ਵੱਖ ਪਾਵਰ ਰੇਲਾਂ ਵਿੱਚ ਹੇਠਾਂ ਉਤਾਰਿਆ ਜਾਂਦਾ ਹੈ ਅਤੇ HSMC ਕਨੈਕਟਰਾਂ ਵਿੱਚ ਸਥਾਪਿਤ ਕੀਤਾ ਜਾਂਦਾ ਹੈ। ਇੱਕ ਆਨ-ਬੋਰਡ ਮਲਟੀ-ਚੈਨਲ ਐਨਾਲਾਗ-ਟੂ-ਡਿਜੀਟਲ ਕਨਵਰਟਰ (ADC) ਕਈ ਖਾਸ ਬੋਰਡ ਰੇਲਾਂ ਲਈ ਵਰਤਮਾਨ ਨੂੰ ਮਾਪਦਾ ਹੈ।
ਪਾਵਰ ਡਿਸਟ੍ਰੀਬਿ Systemਸ਼ਨ ਸਿਸਟਮ
ਚਿੱਤਰ 2-9 ਵਿਕਾਸ ਬੋਰਡ 'ਤੇ ਬਿਜਲੀ ਵੰਡ ਪ੍ਰਣਾਲੀ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ। ਰੈਗੂਲੇਟਰ ਅਯੋਗਤਾਵਾਂ ਅਤੇ ਸ਼ੇਅਰਿੰਗ ਦਰਸਾਏ ਗਏ ਕਰੰਟਾਂ ਵਿੱਚ ਪ੍ਰਤੀਬਿੰਬਿਤ ਹੁੰਦੇ ਹਨ, ਜੋ ਕਿ ਰੂੜ੍ਹੀਵਾਦੀ ਸੰਪੂਰਨ ਅਧਿਕਤਮ ਪੱਧਰ ਹਨ।
ਚਿੱਤਰ 2-9। ਪਾਵਰ ਡਿਸਟ੍ਰੀਬਿਊਸ਼ਨ ਸਿਸਟਮ
ਪਾਵਰ ਮਾਪ
ਅੱਠ ਪਾਵਰ ਸਪਲਾਈ ਰੇਲਜ਼ ਹਨ ਜੋ 24-ਬਿੱਟ ਡਿਫਰੈਂਸ਼ੀਅਲ ਏਡੀਸੀ ਡਿਵਾਈਸਾਂ ਦੀ ਵਰਤੋਂ ਕਰਦੇ ਹੋਏ ਆਨ-ਬੋਰਡ ਕਰੰਟ ਸੈਂਸ ਸਮਰੱਥਾਵਾਂ ਹਨ। ਸਟੀਕਸ਼ਨ ਸੈਂਸ ਰੇਸਿਸਟਰਸ ਕਰੰਟ ਨੂੰ ਮਾਪਣ ਲਈ ADC ਲਈ ਪ੍ਰਾਇਮਰੀ ਸਪਲਾਈ ਪਲੇਨ ਤੋਂ ADC ਡਿਵਾਈਸਾਂ ਅਤੇ ਰੇਲਾਂ ਨੂੰ ਵੰਡਦੇ ਹਨ। ਇੱਕ SPI ਬੱਸ ਇਹਨਾਂ ADC ਯੰਤਰਾਂ ਨੂੰ MAX V CPLD 5M2210 ਸਿਸਟਮ ਕੰਟਰੋਲਰ ਨਾਲ ਜੋੜਦੀ ਹੈ।
ਚਿੱਤਰ 2-10 ਪਾਵਰ ਮਾਪ ਸਰਕਟਰੀ ਲਈ ਬਲਾਕ ਚਿੱਤਰ ਦਿਖਾਉਂਦਾ ਹੈ।
ਚਿੱਤਰ 2-10। ਪਾਵਰ ਮਾਪ ਸਰਕਟ
ਸਾਰਣੀ 2-29 ਵਿੱਚ ਨਿਸ਼ਾਨਾਬੱਧ ਰੇਲਾਂ ਦੀ ਸੂਚੀ ਹੈ। ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਨਾਮ ਕਾਲਮ ਮਾਪੀ ਜਾ ਰਹੀ ਰੇਲ ਦਾ ਨਾਮ ਦਰਸਾਉਂਦਾ ਹੈ ਜਦੋਂ ਕਿ ਡਿਵਾਈਸ ਪਿੰਨ ਕਾਲਮ ਰੇਲ ਨਾਲ ਜੁੜੇ ਡਿਵਾਈਸਾਂ ਨੂੰ ਨਿਸ਼ਚਿਤ ਕਰਦਾ ਹੈ।
ਸਾਰਣੀ 2-29। ਪਾਵਰ ਮਾਪ ਰੇਲਜ਼
| ਚੈਨਲ | ਯੋਜਨਾਬੱਧ ਸਿਗਨਲ ਨਾਮ | ਵੋਲtage (ਵੀ) | ਡਿਵਾਈਸ ਪਿੰਨ | ਵਰਣਨ |
| 1 | ਵੀ.ਸੀ.ਸੀ | 1.1 | ਵੀ.ਸੀ.ਸੀ | FPGA ਕੋਰ ਪਾਵਰ |
| 2 | VCCAUX | 2.5 | VCC_AUX | ਸਹਾਇਕ |
| 3 | VCCA_FPLL | 2.5 | VCCA_FPLL | PLL ਐਨਾਲਾਗ ਪਾਵਰ |
| VCCPD3B4A, | ||||
| VCCPD5A,
VCCPD5B, VCCPD6A, |
I/O ਪ੍ਰੀ-ਡ੍ਰਾਈਵਰ ਬੈਂਕ 3B, 4A, 5A, 5B, 6A, 7A, ਅਤੇ 8A | |||
| 5 | VCCIO_VCCPD_2.5V | 2.5 | VCCPD7A8A | |
| VCCIO3B, | ||||
| VCCIO6A, VCCIO7A, | VCC I/O ਬੈਂਕ 3B, 6A, 7A, ਅਤੇ 8A | |||
| VCCIO8A | ||||
| 7 | VCCIO_1.2V | 1.2 | VCCIO5A, VCCIO5B, | VCC I/O ਬੈਂਕ 5A ਅਤੇ 5B (LPDDR2) |
| 8 | VCCIO_1.5V | 1.5 | VCCIO_4A | VCC I/O ਬੈਂਕ 4A (DDR3) |
ਬੋਰਡ ਕੰਪੋਨੈਂਟਸ ਦਾ ਹਵਾਲਾ
ਇਹ ਅਧਿਆਇ ਚੱਕਰਵਾਤ VE FPGA ਵਿਕਾਸ ਬੋਰਡ ਦੇ ਭਾਗਾਂ, ਨਿਰਮਾਣ ਜਾਣਕਾਰੀ, ਅਤੇ ਬੋਰਡ ਪਾਲਣਾ ਸਟੇਟਮੈਂਟਾਂ ਦਾ ਵਰਣਨ ਕਰਦਾ ਹੈ।
ਬੋਰਡ ਕੰਪੋਨੈਂਟਸ
ਸਾਰਣੀ ਵਿਕਾਸ ਬੋਰਡ 'ਤੇ ਸਾਰੇ ਹਿੱਸਿਆਂ ਦੇ ਕੰਪੋਨੈਂਟ ਸੰਦਰਭ ਅਤੇ ਨਿਰਮਾਣ ਜਾਣਕਾਰੀ ਨੂੰ ਸੂਚੀਬੱਧ ਕਰਦੀ ਹੈ।
ਸਾਰਣੀ 3-1। ਕੰਪੋਨੈਂਟ ਰੈਫਰੈਂਸ ਅਤੇ ਮੈਨੂਫੈਕਚਰਿੰਗ ਜਾਣਕਾਰੀ
| ਬੋਰਡ ਹਵਾਲਾ | ਕੰਪੋਨੈਂਟ | ਨਿਰਮਾਤਾ | ਨਿਰਮਾਣ ਭਾਗ ਨੰਬਰ | ਨਿਰਮਾਤਾ Webਸਾਈਟ |
| U1 | FPGA, ਚੱਕਰਵਾਤ VE F896, 149,500
LEs, ਲੀਡ-ਫ੍ਰੀ |
ਅਲਟੇਰਾ ਕਾਰਪੋਰੇਸ਼ਨ | 5CEFA7F31I7N | www.altera.com |
| U13 | MAX V CPLD 5M2210 ਸਿਸਟਮ
ਕੰਟਰੋਲਰ |
ਅਲਟੇਰਾ ਕਾਰਪੋਰੇਸ਼ਨ | 5M2210ZF256I5N | www.altera.com |
| U18 | ਹਾਈ-ਸਪੀਡ USB ਪੈਰੀਫਿਰਲ ਕੰਟਰੋਲਰ | ਸਾਈਪ੍ਰਸ | CY7C68013A | www.cypress.com |
| D1-D16, D18-D31, | ਹਰੇ LEDs | Lumex Inc. | SML-LXT0805GW-TR | www.lumex.com |
| D17 | ਲਾਲ LED | Lumex Inc. | SML-LXT0805IW-TR | www.lumex.com |
| D35 | ਨੀਲੀ LED | Lumex Inc. | SML-LX0805USBC-TR | www.lumex.com |
| SW1–SW4 | ਚਾਰ-ਸਥਿਤੀ ਡੀਆਈਪੀ ਸਵਿੱਚ | ਸੀ ਐਂਡ ਕੇ ਕੰਪੋਨੈਂਟਸ/ ਆਈ ਟੀ ਟੀ ਇੰਡਸਟਰੀਜ਼ | TDA04H0SB1 | www.ittcannon.com |
| S1-S8 | ਬਟਨ ਦਬਾਉ | ਪੈਨਾਸੋਨਿਕ | EVQPAC07K | www.panasonic.com |
| S5 | ਸਲਾਈਡ ਸਵਿੱਚ | ਈ-ਸਵਿੱਚ | EG2201A | www.e-switch.com |
| X1 | ਪ੍ਰੋਗਰਾਮੇਬਲ LVDS ਘੜੀ 125M ਪੂਰਵ-ਨਿਰਧਾਰਤ | ਸਿਲੀਕਾਨ ਲੈਬਜ਼ | 570FAB000973DG | www.silabs.com |
| X3 | 100 MHz ਕ੍ਰਿਸਟਲ ਔਸਿਲੇਟਰ, ±50 ppm,
CMOS, 2.5 ਵੀ |
ਸਿਲੀਕਾਨ ਲੈਬਜ਼ | 510GBA100M000BAGx | www.silabs.com |
| X2 | 50 MHz ਕ੍ਰਿਸਟਲ ਔਸਿਲੇਟਰ, ±50 ppm,
CMOS, 2.5 ਵੀ |
ਸਿਲੀਕਾਨ ਲੈਬਜ਼ | 510GBA50M0000BAGx | www.silabs.com |
| J12 | ਔਰਤ ਕੋਣ ਵਾਲਾ PCB WR-DSUB 9-ਪਿੰਨ ਕਨੈਕਟਰ | ਵੁਰਥ ਇਲੈਕਟ੍ਰੋਨਿਕ | 618009231121 | www.we-online.com |
| U21 | USB-ਤੋਂ-UART ਪੁਲ | ਸਿਲੀਕਾਨ ਲੈਬਜ਼ | CP2104 | www.silabs.com |
| J14 | 2×7 ਪਿੰਨ LCD ਸਾਕਟ ਸਟ੍ਰਿਪ | ਸੈਮਟੈਕ | TSM-107-07-GD | www.samtec.com |
| 2×16 ਅੱਖਰ LCD, 5×8 ਡੌਟ ਮੈਟ੍ਰਿਕਸ | Lumex Inc. | LCM-S01602DSR/C | www.lumex.com | |
| ਯੂ 14, ਯੂ 15 | ਈਥਰਨੈੱਟ PHY ਬੇਸ-ਟੀ ਯੰਤਰ | ਮਾਰਵੇਲ ਸੈਮੀਕੰਡਕਟਰ | 88E1111-B2- CAA1C000 | www.marvell.com |
| ਜੇ 8, ਜੇ 9 | RJ-45 ਕਨੈਕਟਰ, 10/100/1000 Mbps | ਵੁਰਥ ਇਲੈਕਟ੍ਰੋਨਿਕ | 7499111001 ਏ | www.we-online.com |
| J7 | HSMC, QSH-DP ਪਰਿਵਾਰ ਹਾਈ-ਸਪੀਡ ਸਾਕਟ ਦਾ ਕਸਟਮ ਸੰਸਕਰਣ। | ਸੈਮਟੈਕ | ASP-122953-01 | www.samtec.com |
| U20 | RS-232 ਦੋਹਰਾ ਟ੍ਰਾਂਸਸੀਵਰ | ਰੇਖਿਕ ਤਕਨਾਲੋਜੀ | LTC2803-1 | www.linear.com |
ਸਾਰਣੀ 3-1। ਕੰਪੋਨੈਂਟ ਰੈਫਰੈਂਸ ਅਤੇ ਮੈਨੂਫੈਕਚਰਿੰਗ ਜਾਣਕਾਰੀ
| ਬੋਰਡ ਹਵਾਲਾ | ਕੰਪੋਨੈਂਟ | ਨਿਰਮਾਤਾ | ਨਿਰਮਾਣ ਭਾਗ ਨੰਬਰ | ਨਿਰਮਾਤਾ Webਸਾਈਟ |
| U12 | 64-Kb EEPROM | ਮਾਈਕ੍ਰੋਚਿੱਪ | 24AA64 | www.microchip.com |
| ਜੇ 15, ਜੇ 16 | 2 x 8 ਡੀਬੱਗ ਹੈਡਰ | ਸੈਮਟੈਕ | TSM-108-01-L-DV | www.samtec.com |
| ਯੂ 7, ਯੂ 8 | 16M × 16 × 8, 256-MB DDR3 SDRAM | ਮਾਈਕ੍ਰੋਨ | MT41J128M16 | www.micron.com |
| U9 | 16M × 32 × 8, 512-MB LPDDR2 SDRAM | ਮਾਈਕ੍ਰੋਨ | MT42L128M32 | www.micron.com |
| U11 | 1024K × 18 ਬਿੱਟ 18-Mb ਸਮਕਾਲੀ SRAM | ਏਕੀਕ੍ਰਿਤ ਸਿਲੀਕਾਨ ਹੱਲ, ਇੰਕ. | IS61VPS102418A- 250TQL | www.issi.com |
| U10 | 512-Mb ਸਮਕਾਲੀ ਫਲੈਸ਼ | ਨੁਮੋਨੀਐਕਸ | PC28F512P30BF | www.numonyx.com |
| U35 | 16-ਚੈਨਲ ਡਿਫਰੈਂਸ਼ੀਅਲ 24-ਬਿੱਟ ADC | ਰੇਖਿਕ ਤਕਨਾਲੋਜੀ | LTC2418CGN#PBF | www.linear.com |
ਚੀਨ-RoHS ਪਾਲਣਾ ਦਾ ਬਿਆਨ
ਸਾਰਣੀ 3-2 ਕਿੱਟ ਦੇ ਨਾਲ ਸ਼ਾਮਲ ਖਤਰਨਾਕ ਪਦਾਰਥਾਂ ਦੀ ਸੂਚੀ ਦਿੰਦੀ ਹੈ।
ਸਾਰਣੀ 3-2। ਖਤਰਨਾਕ ਪਦਾਰਥਾਂ ਦੇ ਨਾਮ ਅਤੇ ਗਾੜ੍ਹਾਪਣ ਨੋਟਸ ਦੀ ਸਾਰਣੀ (1), (2)
|
ਭਾਗ ਨਾਮ |
ਲੀਡ (ਪੀ ਬੀ) | ਕੈਡਮੀਅਮ (ਸੀਡੀ) | ਹੈਕਸਾਵੈਲੈਂਟ ਕਰੋਮੀਅਮ (ਸੀਆਰ 6 +) | ਪਾਰਾ (ਐਚ.ਜੀ.) | ਪੌਲੀਬਰੋਮਨੇਟਿਡ ਬਾਈਫਾਈਨਲ (ਪੀਬੀਬੀ) | ਪੌਲੀਬਰੋਮਨੇਟਿਡ ਡਿਫੇਨਾਇਲ ਈਥਰ (ਪੀਬੀਡੀਈ) |
| ਚੱਕਰਵਾਤ VE ਵਿਕਾਸ ਬੋਰਡ | X* | 0 | 0 | 0 | 0 | 0 |
| 15 V ਪਾਵਰ ਸਪਲਾਈ | 0 | 0 | 0 | 0 | 0 | 0 |
| AB USB ਕੇਬਲ ਟਾਈਪ ਕਰੋ | 0 | 0 | 0 | 0 | 0 | 0 |
| ਉਪਭੋਗਤਾ ਗਾਈਡ | 0 | 0 | 0 | 0 | 0 | 0 |
ਟੇਬਲ 3-2 ਲਈ ਨੋਟਸ:
- 0 ਦਰਸਾਉਂਦਾ ਹੈ ਕਿ ਹਿੱਸਿਆਂ ਵਿੱਚ ਸਾਰੀਆਂ ਸਮਰੂਪ ਸਮੱਗਰੀਆਂ ਵਿੱਚ ਖਤਰਨਾਕ ਪਦਾਰਥਾਂ ਦੀ ਗਾੜ੍ਹਾਪਣ SJ/T11363-2006 ਸਟੈਂਡਰਡ ਦੀ ਸੰਬੰਧਿਤ ਥ੍ਰੈਸ਼ਹੋਲਡ ਤੋਂ ਹੇਠਾਂ ਹੈ।
- X* ਦਰਸਾਉਂਦਾ ਹੈ ਕਿ ਹਿੱਸਿਆਂ ਵਿੱਚ ਘੱਟੋ-ਘੱਟ ਸਾਰੀਆਂ ਸਮਰੂਪ ਸਮੱਗਰੀਆਂ ਵਿੱਚੋਂ ਇੱਕ ਦੇ ਖਤਰਨਾਕ ਪਦਾਰਥ ਦੀ ਗਾੜ੍ਹਾਪਣ SJ/T11363-2006 ਸਟੈਂਡਰਡ ਦੀ ਸੰਬੰਧਿਤ ਥ੍ਰੈਸ਼ਹੋਲਡ ਤੋਂ ਉੱਪਰ ਹੈ, ਪਰ ਇਸਨੂੰ EU RoHS ਦੁਆਰਾ ਛੋਟ ਦਿੱਤੀ ਗਈ ਹੈ।
CE EMI ਅਨੁਕੂਲਤਾ ਸਾਵਧਾਨੀ
ਇਹ ਡਿਵੈਲਪਮੈਂਟ ਕਿੱਟ ਡਾਇਰੈਕਟਿਵ 2004/108/EC ਦੁਆਰਾ ਲਾਜ਼ਮੀ ਸੰਬੰਧਿਤ ਮਾਪਦੰਡਾਂ ਦੇ ਅਨੁਕੂਲ ਪ੍ਰਦਾਨ ਕੀਤੀ ਜਾਂਦੀ ਹੈ। ਪ੍ਰੋਗਰਾਮੇਬਲ ਤਰਕ ਯੰਤਰਾਂ ਦੀ ਪ੍ਰਕਿਰਤੀ ਦੇ ਕਾਰਨ, ਉਪਭੋਗਤਾ ਲਈ ਕਿੱਟ ਨੂੰ ਇਸ ਤਰੀਕੇ ਨਾਲ ਸੰਸ਼ੋਧਿਤ ਕਰਨਾ ਸੰਭਵ ਹੈ ਕਿ ਇਲੈਕਟ੍ਰੋਮੈਗਨੈਟਿਕ ਦਖਲਅੰਦਾਜ਼ੀ (EMI) ਪੈਦਾ ਕੀਤੀ ਜਾ ਸਕਦੀ ਹੈ ਜੋ ਇਸ ਉਪਕਰਣ ਲਈ ਸਥਾਪਿਤ ਸੀਮਾਵਾਂ ਤੋਂ ਵੱਧ ਜਾਂਦੀ ਹੈ। ਪ੍ਰਦਾਨ ਕੀਤੀ ਸਮੱਗਰੀ ਵਿੱਚ ਸੋਧਾਂ ਦੇ ਨਤੀਜੇ ਵਜੋਂ ਹੋਣ ਵਾਲੀ ਕੋਈ ਵੀ EMI ਉਪਭੋਗਤਾ ਦੀ ਜ਼ਿੰਮੇਵਾਰੀ ਹੈ।
ਵਧੀਕ ਜਾਣਕਾਰੀ
ਇਹ ਅਧਿਆਇ ਦਸਤਾਵੇਜ਼ ਅਤੇ ਅਲਟੇਰਾ ਬਾਰੇ ਵਾਧੂ ਜਾਣਕਾਰੀ ਪ੍ਰਦਾਨ ਕਰਦਾ ਹੈ।
ਬੋਰਡ ਸੰਸ਼ੋਧਨ ਇਤਿਹਾਸ
ਹੇਠ ਦਿੱਤੀ ਸਾਰਣੀ ਚੱਕਰਵਾਤ VE FPGA ਵਿਕਾਸ ਬੋਰਡ ਦੇ ਸਾਰੇ ਰੀਲੀਜ਼ਾਂ ਦੇ ਸੰਸਕਰਣਾਂ ਦੀ ਸੂਚੀ ਦਿੰਦੀ ਹੈ।
| ਜਾਰੀ ਕਰੋ ਮਿਤੀ | ਸੰਸਕਰਣ | ਵਰਣਨ |
| ਮਾਰਚ 2013 | ਉਤਪਾਦਨ ਸਿਲੀਕਾਨ | ■ ਬੋਰਡ ਦਾ ਨਵਾਂ ਸੰਸ਼ੋਧਨ। ਨਵੀਂ ਡਿਵਾਈਸ ਪਾਰਟ ਨੰਬਰ—5CEFA7F31I7N।
■ ਬੋਰਡ ਨੇ CE ਪਾਲਣਾ ਟੈਸਟ ਪਾਸ ਕੀਤਾ ਹੈ। |
| ਨਵੰਬਰ 2012 | ਇੰਜੀਨੀਅਰਿੰਗ ਸਿਲੀਕਾਨ | ਸ਼ੁਰੂਆਤੀ ਰੀਲੀਜ਼। |
ਦਸਤਾਵੇਜ਼ ਸੰਸ਼ੋਧਨ ਇਤਿਹਾਸ
ਹੇਠ ਦਿੱਤੀ ਸਾਰਣੀ ਇਸ ਦਸਤਾਵੇਜ਼ ਲਈ ਸੰਸ਼ੋਧਨ ਇਤਿਹਾਸ ਨੂੰ ਸੂਚੀਬੱਧ ਕਰਦੀ ਹੈ।
| ਮਿਤੀ | ਸੰਸਕਰਣ | ਤਬਦੀਲੀਆਂ |
| ਅਗਸਤ 2017 | 1.4 | ਵਿੱਚ ਘੜੀ ਆਉਟਪੁੱਟ SMA ਕਨੈਕਟਰ ਲਈ ਸਹੀ ਬੋਰਡ ਟਿਕਾਣਾ "ਓਵਰview ਦੇ ਪੰਨਾ 2-2 'ਤੇ ਚੱਕਰਵਾਤ VE FPGA ਵਿਕਾਸ ਬੋਰਡ ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ". |
| ਜਨਵਰੀ 2017 | 1.3 | ਵਿੱਚ ਸਹੀ ENETA_RX_DV ਪਿੰਨ ਨੰਬਰ ਸਫ਼ਾ 2-20 'ਤੇ ਟੇਬਲ 2-25. |
|
ਸਤੰਬਰ 2015 |
1.2 |
■ ਇਸ ਵਿੱਚ ਲਿੰਕ ਜੋੜਿਆ ਗਿਆ ਅਲਟੇਰਾ ਡਿਜ਼ਾਈਨ ਸਟੋਰ in “MAX V CPLD 5M2210 ਸਿਸਟਮ ਕੰਟਰੋਲਰ” ਚਾਲੂ ਸਫ਼ਾ 2-5.
■ ਵਿੱਚ ਡਿਵਾਈਸ ਲੇਬਲ ਨੂੰ ਠੀਕ ਕੀਤਾ ਗਿਆ ਸਫ਼ਾ 2-5 'ਤੇ ਚਿੱਤਰ 2-15. |
| ਮਾਰਚ 2013 | 1.1 | ■ ਉਤਪਾਦਨ ਸਿਲੀਕਾਨ ਰੀਲੀਜ਼ ਲਈ FPGA ਡਿਵਾਈਸ ਪਾਰਟ ਨੰਬਰ ਨੂੰ ਸੋਧਿਆ ਗਿਆ।
■ ਬਾਰੇ ਇੱਕ ਸੈਕਸ਼ਨ ਜੋੜਿਆ ਗਿਆ ਪੰਨਾ 3-2 'ਤੇ "CE EMI ਅਨੁਕੂਲਤਾ ਸਾਵਧਾਨੀ". |
| ਨਵੰਬਰ 2012 | 1.0 | ਸ਼ੁਰੂਆਤੀ ਰੀਲੀਜ਼। |
ਟਾਈਪੋਗ੍ਰਾਫਿਕ ਸੰਮੇਲਨ
ਹੇਠਾਂ ਦਿੱਤੀ ਸਾਰਣੀ ਇਸ ਦਸਤਾਵੇਜ਼ ਦੀ ਵਰਤੋਂ ਕਰਦੇ ਟਾਈਪੋਗ੍ਰਾਫਿਕ ਕਨਵੈਨਸ਼ਨਾਂ ਨੂੰ ਦਰਸਾਉਂਦੀ ਹੈ।
| ਵਿਜ਼ੂਅਲ ਕਯੂ | ਭਾਵ |
| ਸ਼ੁਰੂਆਤੀ ਪੂੰਜੀ ਦੇ ਨਾਲ ਬੋਲਡ ਕਿਸਮ ਅੱਖਰ | ਕਮਾਂਡ ਦੇ ਨਾਮ, ਡਾਇਲਾਗ ਬਾਕਸ ਸਿਰਲੇਖ, ਡਾਇਲਾਗ ਬਾਕਸ ਵਿਕਲਪ, ਅਤੇ ਹੋਰ GUI ਲੇਬਲ ਦਰਸਾਓ। ਸਾਬਕਾ ਲਈample, ਇਸ ਤਰ੍ਹਾਂ ਸੁਰੱਖਿਅਤ ਕਰੋ ਡਾਇਲਾਗ ਬਾਕਸ. GUI ਤੱਤਾਂ ਲਈ, ਪੂੰਜੀਕਰਣ GUI ਨਾਲ ਮੇਲ ਖਾਂਦਾ ਹੈ। |
|
ਬੋਲਡ ਕਿਸਮ |
ਡਾਇਰੈਕਟਰੀ ਦੇ ਨਾਮ, ਪ੍ਰੋਜੈਕਟ ਨਾਮ, ਡਿਸਕ ਡਰਾਈਵ ਨਾਮ, file ਨਾਮ, file ਨਾਮ ਐਕਸਟੈਂਸ਼ਨ, ਸੌਫਟਵੇਅਰ ਉਪਯੋਗਤਾ ਨਾਮ, ਅਤੇ GUI ਲੇਬਲ। ਸਾਬਕਾ ਲਈample, \qdesigns ਡਾਇਰੈਕਟਰੀ, D: ਡਰਾਈਵ, ਅਤੇ chiptrip.gdf file. |
| ਸ਼ੁਰੂਆਤੀ ਵੱਡੇ ਅੱਖਰਾਂ ਨਾਲ ਇਟਾਲਿਕ ਕਿਸਮ | ਦਸਤਾਵੇਜ਼ ਦੇ ਸਿਰਲੇਖਾਂ ਨੂੰ ਦਰਸਾਓ। ਸਾਬਕਾ ਲਈample, ਸਟ੍ਰੈਟਿਕਸ IV ਡਿਜ਼ਾਈਨ ਦਿਸ਼ਾ-ਨਿਰਦੇਸ਼. |
ਚੱਕਰਵਾਤ VE FPGA ਵਿਕਾਸ ਬੋਰਡ
ਹਵਾਲਾ ਮੈਨੂਅਲ
ਅਗਸਤ 2017 ਅਲਟੇਰਾ ਕਾਰਪੋਰੇਸ਼ਨ
ਦਸਤਾਵੇਜ਼ / ਸਰੋਤ
 |
ALTERA ਚੱਕਰਵਾਤ VE FPGA ਵਿਕਾਸ ਬੋਰਡ [pdf] ਯੂਜ਼ਰ ਮੈਨੂਅਲ ਚੱਕਰਵਾਤ VE FPGA ਵਿਕਾਸ ਬੋਰਡ, ਚੱਕਰਵਾਤ, VE FPGA ਵਿਕਾਸ ਬੋਰਡ, FPGA ਵਿਕਾਸ ਬੋਰਡ, ਵਿਕਾਸ ਬੋਰਡ, ਬੋਰਡ |
