Vývojová deska ALTERA Cyclone VE FPGA

Informace o produktu

Specifikace

• Model FPGA: Cyclone VE FPGA (5CEFA7F31I7N)
• FPGA balíček: 896-pin FineLine BGA (FBGA)
• Ovladač: Flash fast pasivní paralelní (FPP) konfigurace
• Model CPLD: MAX II CPLD (EPM240M100I5N)
• Balíček CPLD: 100pinový FBGA
• Programovatelný generátor hodin pro referenční hodinový vstup FPGA
• 50MHz jednostranný oscilátor pro hodinový vstup FPGA a MAX V CPLD
• 100MHz jednostranný oscilátor pro MAX V CPLD konfigurační hodinový vstup
• Vstup SMA (LVDS)
• Paměť:
  • Dvě 256MB (MB) DDR3 SDRAM zařízení s 16bitovou datovou sběrnicí
  • Jedna 18Mbitová (Mb) SSRAM
  • Jeden synchronní flash s kapacitou 512 Mb
  • Jedna 512 MB LPDDR2 SDRAM s 32bitovou datovou sběrnicí (na této desce je použita pouze 16bitová datová sběrnice)
  • Jedna 64-Kb I2C sériová elektricky mazatelná PROM (EEPROM)
• mechanické: Deska o velikosti 6.5 x 4.5

Návod k použití produktu

Kapitola 1: Konecview

Obecný popis

Vývojová deska Cyclone VE FPGA je navržena tak, aby poskytovala pokročilé možnosti návrhu s funkcemi, jako je částečná rekonfigurace. Ve srovnání s předchozími řadami FPGA nabízí rychlejší provoz, nižší spotřebu energie a rychlejší uvedení na trh.

Užitečné odkazy

Další informace o následujících tématech naleznete v příslušných dokumentech:

• Řada zařízení Cyclone V: Příručka k zařízení Cyclone V
• Specifikace HSMC: Specifikace High Speed ​​Mezzanine Card (HSMC).

Kapitola 2: Komponenty desky

Bloky desek

Vývojová deska obsahuje následující hlavní bloky komponent:

• Jeden Cyclone VE FPGA (5CEFA7F31I7N) v 896pinovém FineLine BGA (FBGA)
• Řadič: Flash fast pasivní paralelní (FPP) konfigurace
• MAX II CPLD (EPM240M100I5N) ve 100pinovém pouzdru FBGA
• Programovatelný generátor hodin pro referenční hodinový vstup FPGA
• 50MHz jednostranný oscilátor pro hodinový vstup FPGA a MAX V CPLD
• 100MHz jednostranný oscilátor pro MAX V CPLD konfigurační hodinový vstup
• Vstup SMA (LVDS)
• Paměť:
  • Dvě 256MB (MB) DDR3 SDRAM zařízení s 16bitovou datovou sběrnicí
  • Jedna 18Mbitová (Mb) SSRAM
  • Jeden synchronní flash s kapacitou 512 Mb
  • Jedna 512 MB LPDDR2 SDRAM s 32bitovou datovou sběrnicí (na této desce je použita pouze 16bitová datová sběrnice)
  • Jedna 64-Kb I2C sériová elektricky mazatelná PROM (EEPROM)

Mechanické

Vývojová deska má rozměr 6.5 x 4.5 palce.

Kapitola 3: Reference komponent desky

Tato část poskytuje podrobné informace o každé součásti desky a její funkčnosti. Další informace naleznete v referenční příručce vývojové desky FPGA Cyclone VE.

Nejčastější dotazy

Otázka: Kde najdu nejnovější dostupné HSMC?

Odpověď: Chcete-li zobrazit seznam nejnovějších dostupných HSMC nebo si stáhnout kopii specifikace HSMC, přejděte na stránku Development Board Daughtercards Altera webmísto.

Q: Jaké jsou výhodytages vývojové rady Cyclone VE FPGA?

Odpověď: Cyclone VE FPGA Development Board nabízí konstrukční vylepšení a inovace, jako je částečná rekonfigurace, která zajišťuje rychlejší provoz, nižší spotřebu energie a rychlejší uvedení na trh ve srovnání s předchozími rodinami FPGA.

Otázka: Kde najdu další informace o řadě zařízení Cyclone V?

Odpověď: Další informace o rodině zařízení Cyclone V naleznete v příručce Cyclone V Device Handbook.

Otázka: Jaká je velikost vývojové desky?

A: Vývojová deska má velikost 6.5 x 4.5 palce.

Inovace 101
San Jose, CA 95134
www.altera.com
MNL-01075-1.4

© 2017 Altera Corporation. Všechna práva vyhrazena. Slova a loga ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS a STRATIX jsou ochrannými známkami společnosti Altera Corporation a jsou registrované v Úřadu pro patenty a ochranné známky USA a v dalších zemích. Všechna ostatní slova a loga označená jako ochranné známky nebo servisní známky jsou majetkem příslušných držitelů, jak je popsáno na www.altera.com/common/legal.html. Společnost Altera zaručuje výkon svých polovodičových produktů podle aktuálních specifikací v souladu se standardní zárukou společnosti Altera, ale vyhrazuje si právo provádět změny jakýchkoli produktů a služeb kdykoli bez upozornění. Společnost Altera nepřebírá žádnou odpovědnost nebo závazky vyplývající z aplikace nebo použití jakýchkoli informací, produktů nebo služeb zde popsaných, pokud to není výslovně písemně odsouhlaseno společností Altera. Zákazníkům společnosti Altera se doporučuje získat nejnovější verzi specifikací zařízení předtím, než se budou spoléhat na jakékoli zveřejněné informace a před zadáním objednávky produktů nebo služeb.
Srpen 2017 Altera Corporation Cyclone VE FPGA Development Board
Referenční příručka

Tento dokument popisuje hardwarové vlastnosti vývojové desky Cyclone® VE FPGA, včetně podrobných informací o pin-outu a referenčních informacích komponent potřebných k vytvoření vlastních návrhů FPGA, které propojují všechny komponenty desky.

Nadview

Obecný popis

Vývojová deska Cyclone VE FPGA poskytuje hardwarovou platformu pro vývoj a prototypování nízkoenergetických, vysoce výkonných a logicky náročných návrhů pomocí FPGA Cyclone VE společnosti Altera. Deska poskytuje širokou škálu periferií a paměťových rozhraní pro usnadnění vývoje návrhů Cyclone VE FPGA. K dispozici je jeden konektor vysokorychlostní mezipamětní karty (HSMC) pro přidání dalších funkcí prostřednictvím různých HSMC dostupných od společnosti Altera® a různých partnerů.

• Chcete-li zobrazit seznam nejnovějších dostupných HSMC nebo si stáhnout kopii specifikace HSMC, přejděte na stránku Development Board Daughtercards Altera. webmísto.
  Pokroky v designu a inovace, jako je částečná rekonfigurace, zajišťují, že návrhy implementované v FPGA Cyclone VE fungují rychleji, s nižším výkonem a mají rychlejší uvedení na trh než předchozí rodiny FPGA.
• Další informace o následujících tématech naleznete v příslušných dokumentech:
  • Řada zařízení Cyclone V naleznete v příručce Cyclone V Device Handbook.
  • Specifikace HSMC, viz specifikace High Speed ​​Mezzanine Card (HSMC).

Bloky desek

Vývojová deska obsahuje následující hlavní bloky komponent:

• Jeden Cyclone VE FPGA (5CEFA7F31I7N) v 896pinovém pouzdru FineLine BGA (FBGA)
  • 149,500 XNUMX LE
  • 56,480 XNUMX adaptivních logických modulů (ALM)
  • 6,860 10 Kbit (Kb) M836K a XNUMX Kb MLAB paměti
  • Sedm smyček s fázovým závěsem (PLL)
  • 312 18×18bitových násobičů
  • 480 vstup/výstup pro všeobecné použití (GPIO)
  • 1.1-V jádro objtage
• Konfigurační obvody FPGA
  • Konfigurace Active Serial (AS) x1 nebo AS x4 (EPCQ256SI16N)
  • MAX® V CPLD (5M2210ZF256I5N) v 256kolíkovém pouzdru FBGA jako systémový ovladač
  • Flash fast pasivní paralelní (FPP) konfigurace
  • MAX II CPLD (EPM240M100I5N) ve 100kolíkovém pouzdru FBGA jako součást vestavěného USB-BlasterTM II pro použití s ​​programátorem Quartus® II
• Obvody hodin
  • Programovatelný generátor hodin pro referenční hodinový vstup FPGA
  • 50MHz jednostranný oscilátor pro hodinový vstup FPGA a MAX V CPLD
  • 100MHz jednostranný oscilátor pro MAX V CPLD konfigurační hodinový vstup
  • Vstup SMA (LVDS)
• Paměť
  • Dvě 256MB (MB) DDR3 SDRAM zařízení s 16bitovou datovou sběrnicí
  • Jedna 18Mbitová (Mb) SSRAM
  • Jeden synchronní flash s kapacitou 512 Mb
  • Jedna 512 MB LPDDR2 SDRAM s 32bitovou datovou sběrnicí (na této desce je použita pouze 16bitová datová sběrnice)
  • Jedna 64-Kb I2C sériová elektricky mazatelná PROM (EEPROM)
• Obecný uživatelský vstup/výstup
  • LED a displeje
  • Čtyři uživatelské LED
  • Jedna LED dioda zatížení konfigurace
  • Jedna LED dioda dokončena
  • Jedna chybová LED
  • Tři LED diody pro výběr konfigurace
  • Čtyři vestavěné stavové LED diody USB-Blaster II
  • Tři LED rozhraní HSMC
  • Deset ethernetových LED diod
  • Dvě LED diody pro přenos a příjem dat UART
  • Dvě LED rozhraní USB-UART TX / RX
  • Jedno zapnutí LED
  • Jeden dvouřádkový znakový LCD displej
• Tlačítka
  • Jedno tlačítko pro reset CPU
  • Jedno MAX V resetovací tlačítko
  • Jedno tlačítko pro výběr programu
  • Jedno tlačítko pro konfiguraci programu
  • Čtyři tlačítka pro běžného uživatele
• DIP přepínače
  • Čtyři ovládací spínače ovladače systému MAX V CPLD
  • Dva JTAG DIP spínače pro řetězové ovládání
  • Jeden DIP spínač pro ovládání ventilátoru
  • Čtyři obecné uživatelské DIP přepínače
• Napájení
  DC vstup 14–20 V (notebook).
• Mechanické
  Deska o velikosti 6.5" x 4.5".

Blokové schéma vývojové desky

Obrázek 1–1 ukazuje blokové schéma vývojové desky Cyclone VE FPGA.

Manipulace s deskou

Při manipulaci s deskou je důležité dodržovat následující opatření proti statickému výboji:

Pozor
Bez správné antistatické manipulace může dojít k poškození desky. Při dotyku desky proto používejte antistatická opatření.

Součásti desky

Tato kapitola představuje hlavní komponenty na vývojové desce Cyclone VE FPGA. Obrázek 2-1 znázorňuje umístění součástek a Tabulka 2-1 poskytuje stručný popis všech součástí desky.

Kompletní sada schémat, databáze fyzického rozvržení a GERBER files pro vývojovou desku jsou umístěny v adresáři dokumentů vývojové sady Cyclone VE FPGA.

Informace o zapnutí desky a instalaci demonstračního softwaru naleznete v uživatelské příručce Cyclone VE FPGA Development Kit.

Tato kapitola se skládá z následujících částí:

• "Nastupte."view”
• “Vybrané zařízení: Cyclone VE FPGA” na straně 2–4
• “Řadič systému MAX V CPLD 5M2210” na stránce 2–5
• “Konfigurace FPGA” na straně 2–10
• “Obvod hodin” na straně 2–18
•  “Vstup/výstup pro běžného uživatele” na straně 2–20
• “Komponenty a rozhraní” na stránce 2–24
• „Paměť“ na straně 2–32
• “Napájení” na straně 2–41

Nastoupitview

Tato sekce poskytuje přesview vývojové desky Cyclone VE FPGA, včetně anotovaného obrázku desky a popisů součástí. Obrázek 2-1 ukazuje overview vlastností desky.

Tabulka 2–1 popisuje součásti a uvádí jejich odpovídající označení desek.

Tabulka 2–1. Komponenty desky (část 1 ze 3)

Rada Odkaz	Typ	Popis
Nejlepší Zařízení
U1	FPGA	Cyclone VE FPGA, 5CEFA7F31I7N, 896-pin FBGA.
U13	CPLD	MAX V CPLD, 5M2210ZF256I5N, 256-pin FBGA.
Konfigurace, Postavení, a Prvky nastavení
J4	JTAG řetězová hlavice	Poskytuje přístup k JTAG řetěz a deaktivuje vestavěný USB-Blaster II při použití externího kabelu USB-Blaster.
SW2	JTAG DIP spínač pro ovládání řetězu	Odeberte nebo zahrňte zařízení do aktivního JTAG řetěz.
J10	USB konektor typu B.	USB rozhraní pro programování a ladění FPGA prostřednictvím vestavěného USB-Blaster II JTAG přes USB kabel typu B.

Tabulka 2–1. Komponenty desky (část 2 ze 3)

Rada Odkaz	Typ	Popis
SW3	Nastavení desky DIP přepínač	Ovládá funkce řadiče systému MAX V CPLD 5M2210, jako je povolení hodin, ovládání vstupu hodin SMA a obraz, který se má načíst z paměti flash při zapnutí.
SW1	DIP přepínač MSEL	Řídí schéma konfigurace na desce. MSEL piny 0, 1, 2 a 4 se připojují k DIP přepínači, zatímco MSEL pin 3 se připojuje k zemi.
S2	Tlačítko volby programu	Přepíná LED diody pro výběr programu, které volí obraz programu, který se načítá z paměti flash do FPGA.
S1	Tlačítko konfigurace programu	Načtěte obrázek z paměti flash do FGPA na základě nastavení LED diod pro výběr programu.
D19	LED konfigurace dokončena	Svítí, když je nakonfigurováno FPGA.
D18	LED zatížení	Svítí, když systémový ovladač MAX V CPLD 5M2210 aktivně konfiguruje FPGA.
D17	Chybová LED	Svítí, když selže konfigurace FPGA z paměti flash.
D35	Power LED	Svítí při napájení 5.0 V.
D25 ~ D27	Naprogramujte výběrové LED diody	Svítí, aby se zobrazila sekvence LED, která určuje, který obraz flash paměti se načte do FPGA, když stisknete tlačítko pro výběr programu. Nastavení LED naleznete v tabulce 2–6.
D1 ~ D10	Ethernetové LED diody	Svítí, aby se zobrazila rychlost připojení a také vysílací nebo přijímací aktivita.
D20, D21	LED diody HSMC portu	Tyto LED diody můžete nakonfigurovat tak, aby indikovaly aktivitu vysílání nebo příjmu.
D22	Přítomnost LED portu HSMC	Svítí, když je do portu HSMC zapojena dceřiná karta.
D15, D16	LED diody USB-UART	Svítí, když se používá vysílač a přijímač USB-UART.
D23, D24	Sériové LED diody UART	Svítí, když se používá vysílač a přijímač UART.
Hodiny Obvody
X1	Programovatelný oscilátor	Programovatelný oscilátor s výchozí frekvencí 125 MHz. Frekvence je programovatelná pomocí GUI pro řízení hodin běžícího na systémovém ovladači MAX V CPLD 5M2210.
U4	50 MHz oscilátor	50.000 XNUMX MHz krystalový oscilátor pro obecnou logiku.
X3	100 MHz oscilátor	100.000 5 MHz krystalový oscilátor pro systémový ovladač MAX V CPLD 2210MXNUMX.
J2, J3	Vstupní hodiny SMA konektory	Řiďte hodinové vstupy kompatibilní s LVDS do vyrovnávací paměti hodinového multiplexeru.
J4	Výstup hodin SMA konektor	Vyveďte 2.5-V výstup hodin CMOS z FPGA.
Generál Uživatel Vstup/Výstup
D28 ~ D31	LED uživatele	Čtyři uživatelské LED. Svítí při nízké jízdě.
SW3	Uživatelský DIP přepínač	Čtyři uživatelské DIP přepínače. Když je spínač v poloze ON, je zvolena logická 0.
S4	tlačítko pro reset CPU	Resetujte logiku FPGA.
S3	MAX V resetovací tlačítko	Resetujte systémový ovladač MAX V CPLD 5M2210.
S5 ~ S8	Obecná uživatelská tlačítka	Čtyři uživatelská tlačítka. Nízká při stisknutí.
Paměť Zařízení
U7, U8	Paměť DDR3 x32	Dvě 256 MB DDR3 SDRAM s 16bitovou datovou sběrnicí.
U9	Paměť LPDDR2 x 16	512-MB LPDDR 2 SDRAM s 32bitovou sběrnicí, na této desce je použita pouze 16bitová sběrnice.

Tabulka 2–1. Komponenty desky (část 3 ze 3)

Rada Odkaz	Typ	Popis
U10	Paměť Flash x16	512-Mb synchronní flash zařízení s 16bitovou datovou sběrnicí pro energeticky nezávislou paměť.
U11	Paměť SSRAM x16	18 MB standardní synchronní RAM s 12bitovou datovou sběrnicí a 4bitovou paritou.
U12	EEPROM	64-Mb I2C sériová EEPROM.
Sdělení Porty
J1	HSMC port	Poskytuje 84 CMOS nebo 17 LVDS kanálů podle specifikace HSMC.
J11	Gigabitový ethernetový port	Konektor RJ-45, který poskytuje 10/100/1000 Ethernet připojení přes Marvell 88E1111 PHY a funkci Altera Triple Speed ​​Ethernet MegaCore na bázi FPGA v režimu RGMII.
J12	Sériový port UART	DSUB 9-pinový konektor s RS-232 transceiverem pro implementaci RS-232 sériového UART kanálu.
J13	USB-UART port	USB konektor s můstkem USB-to-UART pro sériové rozhraní UART.
J15, J16	Ladit hlavičky	Dvě záhlaví 2×8 pro účely ladění.
Video a Zobrazit Porty
J14	Znakový LCD	Konektor, který se připojuje k dodanému modulu LCD 16 znaků × 2 řádky spolu se dvěma distančními prvky.
Moc Zásobování
J17	DC vstupní konektor	Umožňuje napájení 14–20 V DC.
SW5	Vypínač	Zapněte nebo vypněte desku, když je napájení dodáváno ze vstupního konektoru DC.

Doporučené zařízení: Cyclone VE FPGA

Vývojová deska Cyclone VE FPGA obsahuje zařízení Cyclone VE FPGA 5CEFA7F31I7N (U1) v 896pinovém pouzdru FBGA.

Další informace o řadě zařízení Cyclone V naleznete v příručce Cyclone V Device Handbook.
Tabulka 2–2 popisuje vlastnosti zařízení Cyclone VE FPGA 5CEFA7F31I7N.

Tabulka 2–2. Funkce Cyclone VE FPGA

Almužna	Ekvivalent LEs	M10K BERAN Bloky	Celková RAM (kbity)	18bitové × 18bitové Multiplikátory	PLL	Balík Typ
56,480	149,500	6,860	836	312	7	896pinový FBGA

I/O zdroje
Zařízení Cyclone VE FPGA 5CEFA7F31I7N má celkem 480 uživatelských I/O. Tabulka 2–3 uvádí počet I/O pinů Cyclone VE FPGA a využití podle funkce na desce.

Tabulka 2–3. Cyclone VE FPGA I/O Pin Count

Funkce	I/O Norma	I/O Počítat	Speciální špendlíky
DDR3	1.5-V SSTL	71	Jeden kolík diferenciálu x4 DQS
LPDDR2	1.2-V HSUL	37	Jeden kolík diferenciálu x2 DQS
Flash, SSRAM, EEPROM a MAX V sběrnice FSM	2.5 V CMOS, 3.3 V LVCMOS	69	—
HSMC port	2.5V CMOS + LVDS	79	17 LVDS, I2C
Gigabitový ethernetový port	2.5V CMOS	42	—
Vestavěný USB-Blaster II	2.5V CMOS	20	—
Debug Header	1.5-V, 2.5-V	20	—
UART	3.3-V LVTTL	4	—
USB-UART	2.5V CMOS	12	—
Tlačítka	2.5V CMOS	5	Jeden pin DEV_CLRn
DIP přepínače	2.5V CMOS	4	—
Znakový LCD	2.5V CMOS	11	—
LED diody	2.5V CMOS	9	—
Hodiny nebo oscilátory	2.5V CMOS + LVDS	12	Jeden špendlík s hodinami
Celkový I/O Použitý:		395

Systémový ovladač MAX V CPLD 5M2210
Deska využívá systémový ovladač 5M2210, Altera MAX V CPLD, pro následující účely:

• Konfigurace FPGA z flash
• Měření výkonu
• Řídicí a stavové registry pro vzdálenou aktualizaci systému

Obrázek 2–2 znázorňuje funkci ovladače systému MAX V CPLD 5M2210 a připojení externích obvodů jako blokové schéma.\

Obrázek 2–2. Blokové schéma řadiče systému MAX V CPLD 5M2210

Tabulka 2–4 ​​uvádí I/O signály přítomné na systémovém ovladači MAX V CPLD 5M2210. Názvy signálů a funkce se vztahují k zařízení MAX V.

Můžete si stáhnout exampNávrh s umístěním kolíků a přiřazeními dokončenými podle následující tabulky z obchodu Altera Design Store. V Cyclone VE FPGA Development Kit pod Design Exampklikněte na Cyclone VE FPGA Development Kit Baseline Pinout.

Tabulka 2–4. MAX V CPLD 5M2210 Pin-Out zařízení ovladače systému (část 1 z 5)

Rada Reference (U13)	Schématický Signál Jméno	I/O Norma	Popis
N4	5M2210_JTAG_TMS	3.3-v	MAX VJTAG TMS
E9	CLK50_EN	2.5-v	Povolení oscilátoru 50 MHz
H12	CLK_CONFIG	2.5-v	100 MHz konfigurační hodinový vstup
A15	CLK_ENABLE	2.5-v	DIP přepínač pro aktivaci hodinového oscilátoru
A13	CLK_SEL	2.5-v	DIP přepínač pro volbu hodin – SMA nebo oscilátor
J12	CLKIN_50_MAXV	2.5-v	50 MHz hodinový vstup
D9	CLOCK_SCL	2.5-v	Programovatelné I2C hodiny oscilátoru
C9	CLOCK_SDA	2.5-v	Programovatelná data I2C oscilátoru
D10	CPU_RESETN	2.5-v	Resetovací tlačítko FPGA
P12	EXTRA_SIG0	2.5-v	Vestavěné rozhraní USB-Blaster II. Rezervováno pro budoucí použití
T13	EXTRA_SIG1	2.5-v	Vestavěné rozhraní USB-Blaster II. Rezervováno pro budoucí použití
T15	EXTRA_SIG2	2.5-v	Vestavěné rozhraní USB-Blaster II. Rezervováno pro budoucí použití
A2	FACTORY_LOAD	2.5-v	DIP přepínač pro načtení továrního nebo uživatelského návrhu při zapnutí

Tabulka 2–4. MAX V CPLD 5M2210 Pin-Out zařízení ovladače systému (část 2 z 5)

Rada Reference (U13)	Schématický Signál Jméno	I/O Norma	Popis
R14	FACTORY_REQUEST	2.5-v	Vestavěný požadavek USB-Blaster II na odeslání příkazu FACTORY
N12	FACTORY_STATUS	2.5-v	Stav příkazu vestavěného USB-Blaster II FACTORY
C8	FAN_FORCE_ON	2.5-v	DIP přepínač pro zapnutí nebo vypnutí ventilátoru
N7	FLASH_ADVN	2.5-v	Platná adresa paměti FSM sběrnice
R5	FLASH_CEN	2.5-v	Povolení paměťového čipu FSM sběrnice
R6	FLASH_CLK	2.5-v	Hodiny paměti flash sběrnice FSM
M6	FLASH_OEN	2.5-v	Povolení výstupu flash paměti sběrnice FSM
T5	FLASH_RDYBSYN	2.5-v	Flash paměť sběrnice FSM připravena
P7	FLASH_RESETN	2.5-v	Reset paměti flash sběrnice FSM
N6	FLASH_WEN	2.5-v	Povolení zápisu do flash paměti FSM sběrnice
K1	FPGA_CONF_DONE	3.3-v	LED konfigurace FPGA hotová
D3	FPGA_CONFIG_D0	3.3-v	Konfigurační data FPGA
C2	FPGA_CONFIG_D1	3.3-v	Konfigurační data FPGA
C3	FPGA_CONFIG_D2	3.3-v	Konfigurační data FPGA
E3	FPGA_CONFIG_D3	3.3-v	Konfigurační data FPGA
D2	FPGA_CONFIG_D4	3.3-v	Konfigurační data FPGA
E4	FPGA_CONFIG_D5	3.3-v	Konfigurační data FPGA
D1	FPGA_CONFIG_D6	3.3-v	Konfigurační data FPGA
E5	FPGA_CONFIG_D7	3.3-v	Konfigurační data FPGA
F3	FPGA_CONFIG_D8	3.3-v	Konfigurační data FPGA
E1	FPGA_CONFIG_D9	3.3-v	Konfigurační data FPGA
F4	FPGA_CONFIG_D10	3.3-v	Konfigurační data FPGA
F2	FPGA_CONFIG_D11	3.3-v	Konfigurační data FPGA
F1	FPGA_CONFIG_D12	3.3-v	Konfigurační data FPGA
F6	FPGA_CONFIG_D13	3.3-v	Konfigurační data FPGA
G2	FPGA_CONFIG_D14	3.3-v	Konfigurační data FPGA
G3	FPGA_CONFIG_D15	3.3-v	Konfigurační data FPGA
K4	FPGA_MAX_DCLK	3.3-v	Konfigurační hodiny FPGA
J3	FPGA_DCLK	3.3-v	Konfigurační hodiny FPGA
N1	FPGA_NCONFIG	3.3-v	Konfigurace FPGA je aktivní
J4	FPGA_NSTATUS	3.3-v	Konfigurace FPGA připravena
H1	FPGA_PR_DONE	3.3-v	Provedena částečná rekonfigurace FPGA
P2	FPGA_PR_ERROR	3.3-v	Chyba částečné rekonfigurace FPGA
E2	FPGA_PR_READY	3.3-v	Připravena částečná rekonfigurace FPGA
F5	FPGA_PR_REQUEST	3.3-v	Žádost o částečnou rekonfiguraci FPGA
L5	FPGA_MAX_NCS	3.3-v	Výběr konfiguračního čipu FPGA
E14	FSM_A1	2.5-v	Adresová sběrnice FSM
C14	FSM_A2	2.5-v	Adresová sběrnice FSM

Tabulka 2–4. MAX V CPLD 5M2210 Pin-Out zařízení ovladače systému (část 3 z 5)

Rada Reference (U13)	Schématický Signál Jméno	I/O Norma	Popis
C15	FSM_A3	2.5-v	Adresová sběrnice FSM
E13	FSM_A4	2.5-v	Adresová sběrnice FSM
E12	FSM_A5	2.5-v	Adresová sběrnice FSM
D15	FSM_A6	2.5-v	Adresová sběrnice FSM
F14	FSM_A7	2.5-v	Adresová sběrnice FSM
D16	FSM_A8	2.5-v	Adresová sběrnice FSM
F13	FSM_A9	2.5-v	Adresová sběrnice FSM
E15	FSM_A10	2.5-v	Adresová sběrnice FSM
E16	FSM_A11	2.5-v	Adresová sběrnice FSM
F15	FSM_A12	2.5-v	Adresová sběrnice FSM
G14	FSM_A13	2.5-v	Adresová sběrnice FSM
F16	FSM_A14	2.5-v	Adresová sběrnice FSM
G13	FSM_A15	2.5-v	Adresová sběrnice FSM
G15	FSM_A16	2.5-v	Adresová sběrnice FSM
G12	FSM_A17	2.5-v	Adresová sběrnice FSM
G16	FSM_A18	2.5-v	Adresová sběrnice FSM
H14	FSM_A19	2.5-v	Adresová sběrnice FSM
H20	FSM_A20	2.5-v	Adresová sběrnice FSM
H13	FSM_A21	2.5-v	Adresová sběrnice FSM
H16	FSM_A22	2.5-v	Adresová sběrnice FSM
J13	FSM_A23	2.5-v	Adresová sběrnice FSM
J16	FSM_A24	2.5-v	Adresová sběrnice FSM
T2	FSM_A25	2.5-v	Adresová sběrnice FSM
P5	FSM_A26	2.5-v	Adresová sběrnice FSM
J14	FSM_D0	2.5-v	datová sběrnice FSM
J15	FSM_D1	2.5-v	datová sběrnice FSM
K16	FSM_D2	2.5-v	datová sběrnice FSM
K13	FSM_D3	2.5-v	datová sběrnice FSM
K15	FSM_D4	2.5-v	datová sběrnice FSM
K14	FSM_D5	2.5-v	datová sběrnice FSM
L16	FSM_D6	2.5-v	datová sběrnice FSM
L11	FSM_D7	2.5-v	datová sběrnice FSM
L15	FSM_D8	2.5-v	datová sběrnice FSM
L12	FSM_D9	2.5-v	datová sběrnice FSM
M16	FSM_D10	2.5-v	datová sběrnice FSM
L13	FSM_D11	2.5-v	datová sběrnice FSM
M15	FSM_D12	2.5-v	datová sběrnice FSM
L14	FSM_D13	2.5-v	datová sběrnice FSM
N16	FSM_D14	2.5-v	datová sběrnice FSM

Tabulka 2–4. MAX V CPLD 5M2210 Pin-Out zařízení ovladače systému (část 4 z 5)

Rada Reference (U13)	Schématický Signál Jméno	I/O Norma	Popis
M13	FSM_D15	2.5-v	datová sběrnice FSM
B8	HSMA_PRSNTN	2.5-v	Přítomen port HSMC
L6	JTAG_5M2210_TDI	3.3-v	MAX V CPLD JTAG řetězová data v
M5	JTAG_5M2210_TDO	3.3-v	MAX V CPLD JTAG řetězit data ven
P3	JTAG_TCK	3.3-v	JTAG řetízkové hodiny
P11	M570_CLOCK	2.5-v	25MHz hodiny do integrovaného USB-Blaster II pro odesílání příkazu FACTORY
M1	M570_JTAG_CZ	3.3-v	Nízký signál pro deaktivaci vestavěného USB-Blaster II
P10	MAX5_BEN0	2.5-v	FSM sběrnice MAX V byte povolení 0
R11	MAX5_BEN1	2.5-v	FSM sběrnice MAX V byte povolení 1
T12	MAX5_BEN2	2.5-v	FSM sběrnice MAX V byte povolení 2
N11	MAX5_BEN3	2.5-v	FSM sběrnice MAX V byte povolení 3
T11	MAX5_CLK	2.5-v	Hodiny sběrnice FSM MAX V
R10	MAX5_CSN	2.5-v	Výběr čipu FSM sběrnice MAX V
M10	MAX5_OEN	2.5-v	Povolení výstupu FSM sběrnice MAX V
N10	MAX5_WEN	2.5-v	Povolení zápisu na sběrnici FSM MAX V
E11	MAX_CONF_DONEN	2.5-v	Vestavěná konfigurace USB-Blaster II dokončena LED
A4	MAX_ERROR	2.5-v	Kontrolka LED chyby konfigurace FPGA
A6	MAX_LOAD	2.5-v	LED aktivní konfigurace FPGA
M9	MAX_RESETN	2.5-v	MAX V resetovací tlačítko
B7	PŘETEPL	2.5-v	Aktivace ventilátoru sledování teploty
D12	PGM_CONFIG	2.5-v	Načtěte obrázek paměti flash identifikovaný pomocí LED PGM
B14	PGM_LED0	2.5-v	Indikátor výběru flash paměti PGM 0
C13	PGM_LED1	2.5-v	Indikátor výběru flash paměti PGM 1
B16	PGM_LED2	2.5-v	Indikátor výběru flash paměti PGM 2
B13	PGM_SEL	2.5-v	Přepíná sekvenci LED PGM_LED[2:0]
H4	PSAS_CSn	3.3-v	Výběr konfiguračního čipu AS
G1	PSAS_DCLK	3.3-v	AS konfigurační hodiny
G4	PSAS_CONF_DONE	3.3-v	Konfigurace AS hotová
H2	PSAS_CONFIGn	3.3-v	Konfigurace AS aktivní
G5	PSAS_DATA1	3.3-v	konfigurační data AS
H3	PSAS_DATA0_ASD0	3.3-v	konfigurační data AS
J1	PSAS_CEn	3.3-v	Povolení konfiguračního čipu AS
R12	BEZPEČNOSTNÍ MÓD	2.5-v	DIP přepínač pro vestavěný USB-Blaster II pro odeslání příkazu FACTORY při zapnutí
E7	SENSE_CS0N	2.5-v	Výběr čipu monitoru napájení
A5	SENSE_SCK	2.5-v	Hodiny SPI monitoru napájení
D7	SENSE_SDI	2.5-v	Power monitor SPI data v
B6	SENSE_SDO	2.5-v	Napájení monitoru SPI data ven

Tabulka 2–4. MAX V CPLD 5M2210 Pin-Out zařízení ovladače systému (část 5 z 5)

Rada Reference (U13)	Schématický Signál Jméno	I/O Norma	Popis
M13	FSM_D15	2.5-v	datová sběrnice FSM
B8	HSMA_PRSNTN	2.5-v	Přítomen port HSMC
L6	JTAG_5M2210_TDI	3.3-v	MAX V CPLD JTAG řetězová data v
M5	JTAG_5M2210_TDO	3.3-v	MAX V CPLD JTAG řetězit data ven
P3	JTAG_TCK	3.3-v	JTAG řetízkové hodiny
P11	M570_CLOCK	2.5-v	25MHz hodiny do integrovaného USB-Blaster II pro odesílání příkazu FACTORY
M1	M570_JTAG_CZ	3.3-v	Nízký signál pro deaktivaci vestavěného USB-Blaster II
P10	MAX5_BEN0	2.5-v	FSM sběrnice MAX V byte povolení 0
R11	MAX5_BEN1	2.5-v	FSM sběrnice MAX V byte povolení 1
T12	MAX5_BEN2	2.5-v	FSM sběrnice MAX V byte povolení 2
N11	MAX5_BEN3	2.5-v	FSM sběrnice MAX V byte povolení 3
T11	MAX5_CLK	2.5-v	Hodiny sběrnice FSM MAX V
R10	MAX5_CSN	2.5-v	Výběr čipu FSM sběrnice MAX V
M10	MAX5_OEN	2.5-v	Povolení výstupu FSM sběrnice MAX V
N10	MAX5_WEN	2.5-v	Povolení zápisu na sběrnici FSM MAX V
E11	MAX_CONF_DONEN	2.5-v	Vestavěná konfigurace USB-Blaster II dokončena LED
A4	MAX_ERROR	2.5-v	Kontrolka LED chyby konfigurace FPGA
A6	MAX_LOAD	2.5-v	LED aktivní konfigurace FPGA
M9	MAX_RESETN	2.5-v	MAX V resetovací tlačítko
B7	PŘETEPL	2.5-v	Aktivace ventilátoru sledování teploty
D12	PGM_CONFIG	2.5-v	Načtěte obrázek paměti flash identifikovaný pomocí LED PGM
B14	PGM_LED0	2.5-v	Indikátor výběru flash paměti PGM 0
C13	PGM_LED1	2.5-v	Indikátor výběru flash paměti PGM 1
B16	PGM_LED2	2.5-v	Indikátor výběru flash paměti PGM 2
B13	PGM_SEL	2.5-v	Přepíná sekvenci LED PGM_LED[2:0]
H4	PSAS_CSn	3.3-v	Výběr konfiguračního čipu AS
G1	PSAS_DCLK	3.3-v	AS konfigurační hodiny
G4	PSAS_CONF_DONE	3.3-v	Konfigurace AS hotová
H2	PSAS_CONFIGn	3.3-v	Konfigurace AS aktivní
G5	PSAS_DATA1	3.3-v	konfigurační data AS
H3	PSAS_DATA0_ASD0	3.3-v	konfigurační data AS
J1	PSAS_CEn	3.3-v	Povolení konfiguračního čipu AS
R12	BEZPEČNOSTNÍ MÓD	2.5-v	DIP přepínač pro vestavěný USB-Blaster II pro odeslání příkazu FACTORY při zapnutí
E7	SENSE_CS0N	2.5-v	Výběr čipu monitoru napájení
A5	SENSE_SCK	2.5-v	Hodiny SPI monitoru napájení
D7	SENSE_SDI	2.5-v	Power monitor SPI data v
B6	SENSE_SDO	2.5-v	Napájení monitoru SPI data ven

Konfigurace FPGA

Tato část popisuje metody programování zařízení FPGA, flash paměti a řadiče systému MAX V CPLD 5M2210 podporované vývojovou deskou Cyclone VE FPGA.

Vývojová deska Cyclone VE FPGA podporuje následující metody konfigurace:

• Embedded USB-Blaster II je výchozí metoda pro konfiguraci FPGA pomocí programátoru Quartus II v JTAG režimu pomocí dodaného kabelu USB.
•  Stažení flash paměti pro konfiguraci FPGA pomocí uložených obrázků z flash paměti buď po zapnutí nebo stisknutí konfiguračního tlačítka programu (S1).
• Externí USB-Blaster pro konfiguraci FPGA pomocí externího USB-Blasteru, který se připojuje k JTAG řetězová hlavice (J4).
• Zařízení EPCQ pro sériovou nebo čtyřsériovou konfiguraci FPGA, která podporuje konfigurační schémata AS x1 nebo AS x4.

Programování FPGA přes vestavěný USB-Blaster II
Tato metoda konfigurace implementuje konektor USB typu B (J10), zařízení USB 2.0 PHY (U18) a Altera MAX II CPLD EPM570GF100I5N (U16), které umožňují konfiguraci FPGA pomocí kabelu USB. Tento kabel USB se připojuje přímo mezi konektor USB typu B na desce a port USB počítače se softwarem Quartus II.
Zabudovaný USB-Blaster II v MAX II CPLD EPM570GF100I5N normálně zvládá JTAG řetěz.

Obrázek 2-3 znázorňuje JTAG řetěz.

JTAG řetězové ovládání DIP přepínač (SW2) ovládá propojky zobrazené na obrázku 2-3.
Pro připojení zařízení nebo rozhraní do řetězce musí být jejich příslušný přepínač v poloze OFF. Posuňte všechny přepínače do polohy ON, aby bylo v řetězci pouze FPGA.

Systémový ovladač MAX V CPLD 5M2210 musí být v JTAG řetěz pro použití některých rozhraní GUI.

Tabulka 2–5 uvádí schematické názvy signálů USB 2.0 PHY a jejich odpovídající čísla pinů Cyclone VE FPGA.

Tabulka 2–5. Názvy a funkce schématických signálů USB 2.0 PHY (část 1 ze 2)

Reference desky (U18)	Schématický Signál Jméno	Cyklon VE Číslo pinu FPGA	I/O Norma	Popis
C1	24M_XTALIN	—	3.3-v	Vstup krystalového oscilátoru
C2	24M_XTALOUT	—	3.3-v	Výstup krystalového oscilátoru
E1	FX2_D_N	—	3.3-v	USB 2.0 PHY data
E2	FX2_D_P	—	3.3-v	USB 2.0 PHY data
H7	FX2_FLAGA	—	3.3-v	Stav výstupu Slave FIFO

Tabulka 2–5. Názvy a funkce schématických signálů USB 2.0 PHY (část 2 ze 2)

Reference desky (U18)	Schématický Signál Jméno	Cyklon VE Číslo pinu FPGA	I/O Norma	Popis
G7	FX2_FLAGB	—	3.3-v	Stav výstupu Slave FIFO
H8	FX2_FLAGC	—	3.3-v	Stav výstupu Slave FIFO
G6	FX2_PA1	—	3.3-v	Rozhraní USB 2.0 PHY port A
F8	FX2_PA2	—	3.3-v	Rozhraní USB 2.0 PHY port A
F7	FX2_PA3	—	3.3-v	Rozhraní USB 2.0 PHY port A
F6	FX2_PA4	—	3.3-v	Rozhraní USB 2.0 PHY port A
C8	FX2_PA5	—	3.3-v	Rozhraní USB 2.0 PHY port A
C7	FX2_PA6	—	3.3-v	Rozhraní USB 2.0 PHY port A
C6	FX2_PA7	—	3.3-v	Rozhraní USB 2.0 PHY port A
H3	FX2_PB0	—	3.3-v	Rozhraní USB 2.0 PHY port B
F4	FX2_PB1	—	3.3-v	Rozhraní USB 2.0 PHY port B
H4	FX2_PB2	—	3.3-v	Rozhraní USB 2.0 PHY port B
G4	FX2_PB3	—	3.3-v	Rozhraní USB 2.0 PHY port B
H5	FX2_PB4	—	3.3-v	Rozhraní USB 2.0 PHY port B
G5	FX2_PB5	—	3.3-v	Rozhraní USB 2.0 PHY port B
F5	FX2_PB6	—	3.3-v	Rozhraní USB 2.0 PHY port B
H6	FX2_PB7	—	3.3-v	Rozhraní USB 2.0 PHY port B
A8	FX2_PD0	—	3.3-v	Rozhraní USB 2.0 PHY port D
A7	FX2_PD1	—	3.3-v	Rozhraní USB 2.0 PHY port D
B6	FX2_PD2	—	3.3-v	Rozhraní USB 2.0 PHY port D
A6	FX2_PD3	—	3.3-v	Rozhraní USB 2.0 PHY port D
B3	FX2_PD4	—	3.3-v	Rozhraní USB 2.0 PHY port D
A3	FX2_PD5	—	3.3-v	Rozhraní USB 2.0 PHY port D
C3	FX2_PD6	—	3.3-v	Rozhraní USB 2.0 PHY port D
A2	FX2_PD7	—	3.3-v	Rozhraní USB 2.0 PHY port D
B8	FX2_RESETN	V21	3.3-v	Tvrdý reset vestavěného USB-Blasteru
F3	FX2_SCL	—	3.3-v	Sériové hodiny USB 2.0 PHY
G3	FX2_SDA	—	3.3-v	Sériová data USB 2.0 PHY
A1	FX2_SLRDN	—	3.3-v	Přečtěte si stroboskop pro slave FIFO
B1	FX2_SLWRN	—	3.3-v	Napište stroboskop pro slave FIFO
B7	FX2_WAKEUP	—	3.3-v	Probouzecí signál USB 2.0 PHY
G2	USB_CLK	AA23	3.3-v	Hodiny rozhraní USB 2.0 PHY 48 MHz

Programování FPGA z paměti Flash

Programování flash paměti je možné pomocí různých metod. Výchozí metodou je použití továrního návrhu – Portál aktualizace desky. Tento design je vestavěný webserver, který obsluhuje portál Board Update Portal web strana. The web umožňuje vybrat nové návrhy FPGA včetně hardwaru, softwaru nebo obojího v průmyslovém standardu S-Record File (.flash) a zapište návrh na stránku uživatelského hardwaru (strana 1) flash paměti přes síť.

Sekundární metodou je použití předkonstruovaného paralelního flash loaderu (PFL), který je součástí vývojové sady. Vývojová deska implementuje megafunkci Altera PFL pro programování flash pamětí. Megafunkce PFL je blok logiky, který je naprogramován do programovatelného logického zařízení Altera (FPGA nebo CPLD). PFL funguje jako nástroj pro zápis na kompatibilní flash paměťové zařízení. Tento předpřipravený design obsahuje megafunkci PFL, která vám umožňuje zapisovat buď stránku 0, stránku 1, nebo jiné oblasti flash paměti přes rozhraní USB pomocí softwaru Quartus II. Tato metoda se používá k obnovení výchozího továrního nastavení vývojové desky.

Lze použít i jiné způsoby programování flash paměti, včetně procesoru Nios® II.

Další informace o procesoru Nios II najdete na stránce Processor Nios II na Altera webmísto.
Při zapnutí napájení nebo stisknutím tlačítka konfigurace programu, PGM_CONFIG (S1), PFL řadiče systému MAX V CPLD 5M2210 nakonfiguruje FPGA z paměti flash. Megafunkce PFL čte 16bitová data z flash paměti a převádí je na rychlý pasivní paralelní (FPP) formát. Tato 16bitová data jsou poté během konfigurace zapsána na vyhrazené konfigurační piny v FPGA.
Stisknutím tlačítka PGM_CONFIG (S1) se načte FPGA s hardwarovou stránkou, na jejímž základě se rozsvítí PGM_LED[2:0] (D25, D26, D27). Tabulka 2–6 uvádí návrh, který se načte, když stisknete tlačítko PGM_CONFIG.

Tabulka 2–6. Nastavení PGM_LED (1)

PGM_LED0 (D25)	PGM_LED1 (D26)	PGM_LED2 (D27)	Design
ON	VYPNUTO	VYPNUTO	Tovární hardware
VYPNUTO	ON	VYPNUTO	Uživatelský hardware 1
VYPNUTO	VYPNUTO	ON	Uživatelský hardware 2

Obrázek 2–4 ukazuje konfiguraci PFL.

Další informace o následujících tématech naleznete v příslušných dokumentech:

• Portál aktualizace desky, návrh PFL a úložiště mapy flash paměti naleznete v uživatelské příručce Cyclone VE FPGA Development Kit.
• Megafunkce PFL, viz Uživatelská příručka k megafunkci Parallel Flash Loader.

Programování FPGA přes externí USB-Blaster
JTAG chain header poskytuje další metodu pro konfiguraci FPGA pomocí externího zařízení USB-Blaster s programátorem Quartus II spuštěným na PC. Aby se předešlo sporům mezi JTAG master, vestavěný USB-Blaster se automaticky deaktivuje, když připojíte externí USB-Blaster k JTAG řetěz přes JTAG řetězová hlavice.

Programování FPGA pomocí EPCQ
Nízkonákladové zařízení ECPQ s energeticky nezávislou pamětí se vyznačuje jednoduchým šestipinovým rozhraním a malým tvarovým faktorem. ECPQ podporuje režimy AS x1 a x4. Ve výchozím nastavení má tato deska nastavení schématu konfigurace FPP. Aby bylo možné nastavit konfigurační schéma do režimu AS, je třeba provést přepracování odporu. Nakonfigurujte nastavení MSEL pomocí přepínače MSEL DIP (SW1), abyste změnili schéma konfigurace.

Obrázek 2–5 ukazuje spojení mezi EPCQ a Cyclone VE FPGA.

Obrázek 2–5. Konfigurace EPCQ

Prvky stavu
Vývojová deska obsahuje stavové LED diody. Tato část popisuje stavové prvky.

Tabulka 2–7 uvádí odkazy na desky LED, názvy a popisy funkcí.

Tabulka 2–7. LED specifické pro desku (část 1 ze 2)

Rada Odkaz	Schématický Signál Jméno	I/O Norma	Popis
D35	Moc	5.0-v	Modrá LED. Svítí, když je aktivní napájení 5.0 V.
D19	MAX_CONF_DONEen	2.5-v	Zelená LED. Svítí, když je FPGA úspěšně nakonfigurováno. Poháněno systémovým ovladačem MAX V CPLD 5M2210.
D17	MAX_ERROR	2.5-v	Červená LED. Svítí, když se systémovému ovladači MAX V CPLD 5M2210 nepodaří nakonfigurovat FPGA. Poháněno systémovým ovladačem MAX V CPLD 5M2210.
D18	MAX_LOAD	2.5-v	Zelená LED. Svítí, když systémový ovladač MAX V CPLD 5M2210 aktivně konfiguruje FPGA. Poháněno systémovým ovladačem MAX V CPLD 5M2210.
D25 D26 D27	PGM_LED[0] PGM_LED[1] PGM_LED[2]	2.5-v	Zelené LED diody. Svítí, aby indikovalo, která stránka hardwaru se načte z paměti flash, když stisknete tlačítko PGM_SEL.

Tabulka 2–7. LED specifické pro desku (část 2 ze 2)

Rada Odkaz	Schématický Signál Jméno	I/O Norma	Popis
D11, D12 D13, D14	JTAG_RX, JTAG_TX SC_RX, SC_TX	2.5-v	Zelené LED diody. Svítí, aby signalizoval činnosti příjmu a vysílání USB-Blaster II.
D1	ENETA_LED_TX	2.5-v	Zelená LED. Rozsvícení indikuje aktivitu přenosu Ethernet PHY. Poháněno Marvell 88E1111 PHY.
D2	ENETA_LED_RX	2.5-v	Zelená LED. Rozsvícení indikuje aktivitu příjmu Ethernet PHY. Poháněno Marvell 88E1111 PHY.
D5	ENETA_LED_LINK10	2.5-v	Zelená LED. Rozsvícení indikuje připojení Ethernetu rychlostí 10 Mb/s. Poháněno Marvell 88E1111 PHY.
D4	ENETA_LED_LINK100	2.5-v	Zelená LED. Rozsvícení indikuje připojení Ethernetu rychlostí 100 Mb/s. Poháněno Marvell 88E1111 PHY.
D3	ENETA_LED_LINK1000	2.5-v	Zelená LED. Rozsvícení indikuje připojení Ethernetu rychlostí 1000 Mb/s. Poháněno Marvell 88E1111 PHY.
D19	ENETB_LED_TX	2.5-v	Zelená LED. Rozsvícení indikuje aktivitu přenosu Ethernet PHY B. Poháněno Marvell 88E1111 PHY.
D22	ENETB_LED_RX	2.5-v	Zelená LED. Rozsvícení indikuje aktivitu příjmu Ethernet PHY B. Poháněno Marvell 88E1111 PHY.
D24	ENETB_LED_LINK10	2.5-v	Zelená LED. Svítí, aby indikovalo připojení Ethernet B rychlostí připojení 10 Mb/s. Poháněno Marvell 88E1111 PHY.
D20	ENETB_LED_LINK100	2.5-v	Zelená LED. Svítí, aby indikovalo připojení Ethernet B rychlostí připojení 100 Mb/s. Poháněno Marvell 88E1111 PHY.
D21	ENETB_LED_LINK1000	2.5-v	Zelená LED. Svítí, aby indikovalo připojení Ethernet B rychlostí připojení 1000 Mb/s. Poháněno Marvell 88E1111 PHY.
D15, D16	USB_UART_TX_TOGGLE, USB_UART_RX_TOGGLE	2.5-v	Zelená LED. Svítí, aby signalizoval činnosti příjmu a vysílání USB_UART.
D23, D24	UART_RXD_LED, UART_TXD_LED	2.5-v	Zelená LED. Svítí, aby signalizoval aktivity příjmu a vysílání UART.
D3	HSMA_PRSNTn	3.3-v	Zelená LED. Svítí, když má port HSMC zapojenou desku nebo kabel tak, že kolík 160 je uzemněn. Poháněno přídavnou kartou.

Prvky nastavení
Vývojová deska obsahuje několik různých druhů nastavovacích prvků. Tato část popisuje následující prvky nastavení:

• Nastavení desky DIP přepínač
• JTAG nastavení DIP přepínač
• tlačítko pro reset CPU
• MAX V resetovací tlačítko
• Tlačítko konfigurace programu
• Tlačítko volby programu

Další informace o výchozím nastavení přepínačů DIP naleznete v uživatelské příručce Cyclone VE FPGA Development Kit.

Nastavení desky DIP přepínač
Přepínač DIP nastavení desky (SW4) ovládá různé funkce specifické pro desku a návrh logiky systémového ovladače MAX V CPLD 5M2210. Tabulka 2–8 uvádí ovládací prvky a popisy přepínačů.

Tabulka 2–8. Nastavení desky Ovládací prvky DIP přepínačů

Přepínač	Schématický Signál Jméno	Popis
1	CLK_SEL	ON : Výběr programovatelných hodin oscilátoru OFF : Vyberte vstupní hodiny SMA
2	CLK_ENABLE	ON : Deaktivuje vestavěný oscilátor OFF: Povolí vestavěný oscilátor
3	FACTORY_LOAD	ON: Načte uživatelský design z flash při zapnutí OFF: Načte tovární design z blesku při zapnutí
4	BEZPEČNOSTNÍ MÓD	ON: Vestavěný USB-Blaster II odešle příkaz FACTORY při zapnutí. OFF: Vestavěný USB-Blaster II neodesílá příkaz FACTORY při zapnutí.

JTAG DIP spínač pro ovládání řetězu
JTAG DIP přepínač pro řetězové ovládání (SW2) buď odebere nebo zapojí zařízení do aktivního JTAG řetěz. Cyclone VE FPGA je vždy v JTAG řetěz. Tabulka 2–9 uvádí ovládací prvky přepínače a jejich popis.

Tabulka 2–9. JTAG DIP spínač pro ovládání řetězu

Přepínač	Schématický Signál Jméno	Popis
1	5M2210_JTAG_CZ	ON : Bypass MAX V CPLD 5M2210 System Controller OFF: MAX V CPLD 5M2210 systémový ovladač v řetězci
2	HSMC_JTAG_CZ	ON : Přemostění portu HSMC OFF: Port HSMC v řetězci
3	FAN_FORCE_ON	ON : Aktivace ventilátoru OFF: Vypnutí ventilátoru
4	REZERVOVÁNO	Rezervováno

Tlačítko resetování CPU
Tlačítko resetování CPU, CPU_RESETn (S4), je vstupem do kolíku Cyclone VE FPGA DEV_CLRn a je I/O s otevřeným odběrem z řadiče systému MAX V CPLD. Toto tlačítko je výchozím resetem pro logiku FPGA i CPLD. Ovladač systému MAX V CPLD 5M2210 také ovládá toto tlačítko během resetování po zapnutí (POR).

MAX V Resetovací tlačítko
Resetovací tlačítko MAX V, MAX_RESETn (S3), je vstupem do ovladače systému MAX V CPLD 5M2210. Toto tlačítko je výchozím resetem pro logiku CPLD.

Konfigurace programu Tlačítko
Tlačítko konfigurace programu, PGM_CONFIG (S1), je vstupem do systémového ovladače MAX V CPLD 5M2210. Tento vstup vynutí rekonfiguraci FPGA z flash paměti. Umístění ve flash paměti je založeno na nastavení PGM_LED[2:0], které se ovládá tlačítkem pro výběr programu PGM_SEL. Platná nastavení zahrnují PGM_LED0, PGM_LED1 nebo PGM_LED2 na třech stránkách ve flash paměti vyhrazené pro návrhy FPGA.

Tlačítko pro výběr programu
Tlačítko volby programu, PGM_SEL (S2), je vstupem do systémového ovladače MAX V CPLD 5M2210. Toto tlačítko přepíná sekvenci PGM_LED[2:0], která vybírá, které místo ve flash paměti se použije ke konfiguraci FPGA. Definice sekvencí PGM_LED[2:6] najdete v tabulce 2–0.

Hodinový obvod
Tato část popisuje hodinové vstupy a výstupy desky.

Palubní oscilátory
Vývojová deska obsahuje oscilátory s frekvencí 50 MHz, 100 MHz a programovatelný oscilátor.

Obrázek 2–6 ukazuje výchozí frekvence všech externích hodin jdoucích do vývojové desky Cyclone VE FPGA.

Obrázek 2–6. Cyclone VE FPGA Development Board Clocks

Tabulka 2–10 uvádí oscilátory, jejich I/O standard a objemtagje vyžadována pro vývojovou desku.

Tabulka 2–10. Palubní oscilátory

Zdroj	Schématický Signál Jméno	Frekvence	I/O Norma	Cyklon VE Číslo pinu FPGA	Aplikace
U4	CLKIN_50_FPGA_TOP	50.000 MHz	Jednostranné	L14	Horní a pravý okraj
	CLKIN_50_FPGA_RIGHT			P22
X3	CLK_CONFIG	100.000 MHz	2.5V CMOS	—	Rychlá konfigurace FPGA
X1 a U3 (vyrovnávací paměť)	DIFF_CLKIN_TOP_125_P	125.000 MHz	LVDS	L15	Horní a spodní okraj
	DIFF_CLKIN_TOP_125_N			K15
	DIFF_CLKIN_BOT_125_P			AB17
	DIFF_CLKIN_BOT_125_N			AB18

Off-Board Clock Input/Output
Vývojová deska má vstupní a výstupní hodiny, které lze na desku řídit. Výstupní hodiny lze naprogramovat na různé úrovně a I/O standardy podle specifikace FPGA zařízení.

Tabulka 2–11 uvádí hodinové vstupy pro vývojovou desku.

Tabulka 2–11. Off-Board Clock Inputs

Zdroj	Schematický signál Jméno	I/O Norma	Cyklón V E Pin FPGA Číslo	Popis
SMA	CLKIN_SMA_P	LVDS	—	Vstup do vyrovnávací paměti LVDS fan-out.
	CLKIN_SMA_N	LVDS	—
Samtec HSMC	HSMA_CLK_IN0	2.5-v	AB16	Jednokoncový vstup z nainstalovaného kabelu nebo desky HSMC.
Samtec HSMC	HSMA_CLK_IN_P1	LVDS/2.5-V	AB14	Vstup LVDS z nainstalovaného kabelu nebo desky HSMC. Může také podporovat 2x LVTTL vstupy.
	HSMA_CLK_IN_N1	LVDS/LVTTL	AC14
Samtec HSMC	HSMA_CLK_IN_P2	LVDS/LVTTL	Y15	Vstup LVDS z nainstalovaného kabelu nebo desky HSMC. Může také podporovat 2x LVTTL vstupy.
	HSMA_CLK_IN_N2	LVDS/LVTTL	AA15

Tabulka 2–12 uvádí výstupy hodin pro vývojovou desku.

Tabulka 2–12. Výstupy externích hodin

Zdroj	Schematický signál Jméno	I/O Norma	Cyklón V E Pin FPGA Číslo	Popis
Samtec HSMC	HSMA_CLK_OUT0	2.5V CMOS	AJ14	Výstup FPGA CMOS (nebo GPIO)
Samtec HSMC	HSMA_CLK_OUT_P1	LVDS/2.5V CMOS	AE22	výstup LVDS. Může také podporovat 2x CMOS výstupy.
	HSMA_CLK_OUT_N1	LVDS/2.5V CMOS	AF23
Samtec HSMC	HSMA_CLK_OUT_P2	LVDS/2.5V CMOS	AG23	výstup LVDS. Může také podporovat 2x CMOS výstupy.
	HSMA_CLK_OUT_N2	LVDS/2.5V CMOS	AH22
SMA	CLKOUT_SMA	2.5V CMOS	F9	Výstup FPGA CMOS (nebo GPIO)

Obecný uživatelský vstup/výstup
Tato část popisuje uživatelské I/O rozhraní k FPGA, včetně tlačítek, DIP přepínačů, LED a znakového LCD.

Uživatelsky definovaná tlačítka
Vývojová deska obsahuje tři uživatelsky definovaná tlačítka. Informace o systému a tlačítkách bezpečného resetu naleznete v části „Prvky nastavení“ na straně 2–16. Označení desky S5, S6, S7 a S8 jsou tlačítka pro ovládání návrhů FPGA, které se načítají do zařízení Cyclone VE FPGA. Když stisknete a podržíte spínač, kolík zařízení je nastaven na logickou 0; když uvolníte spínač, kolík zařízení se nastaví na logickou 1. Pro tato obecná uživatelská tlačítka neexistují žádné funkce specifické pro desku.

Tabulka 2–13 uvádí uživatelem definované schématické názvy signálů tlačítek a jejich odpovídající čísla pinů Cyclone VE FPGA.

Tabulka 2–13. Uživatelsky definované názvy a funkce schematických signálů tlačítek

Rada Odkaz	Schématický Signál Jméno	Cyclone VE FPGA Pin Číslo	I/O Norma
S5	USER_PB0	AB12	2.5-v
S6	USER_PB1	AB13	2.5-v
S7	USER_PB2	AF13	2.5-v
S8	USER_PB3	AG12	2.5-v

Uživatelsky definovaný DIP přepínač
Označení desky SW3 je čtyřpinový DIP přepínač. Tento přepínač je uživatelsky definovaný a poskytuje další ovládání vstupu FPGA. Když je přepínač v poloze OFF, je zvolena logická 1. Když je přepínač v poloze ON, zvolí se logická 0. Tento přepínač neobsahuje žádné funkce specifické pro desku.

Tabulka 2–14 uvádí uživatelem definované názvy schémat signálů DIP přepínačů a jejich odpovídající čísla pinů Cyclone VE FPGA.

Tabulka 2–14. Uživatelsky definované DIP přepínače Schematické názvy signálů a funkce

Rada Odkaz	Schématický Signál Jméno	Cyclone VE FPGA Pin Číslo	I/O Norma
S5	USER_PB0	AB12	2.5-v
S6	USER_PB1	AB13	2.5-v
S7	USER_PB2	AF13	2.5-v
S8	USER_PB3	AG12	2.5-v

Uživatelsky definované LED
Vývojová deska obsahuje obecné a uživatelsky definované LED diody HSMC. Tato část popisuje všechny uživatelem definované LED. Informace o specifických nebo stavových LED diodách na desce naleznete v části „Stavové prvky“ na stránce 2–15.

Obecné LED diody
Označení desky D28 až D31 jsou čtyři uživatelsky definované LED. Stavové a ladicí signály jsou přiváděny do LED z návrhů nahraných do Cyclone VE FPGA. Při řízení logické 0 na I/O portu se LED rozsvítí, zatímco při řízení logické 1 se LED dioda vypne. Pro tyto LED diody neexistují žádné funkce specifické pro desku.

Tabulka 2–15 uvádí obecné názvy schematických signálů LED a jejich odpovídající čísla pinů Cyclone VE FPGA.

Tabulka 2–15. Obecné názvy a funkce schématických signálů LED

Rada Odkaz	Schématický Název signálu	Cyklon VE FPGA Číslo PIN	I/O Norma
D28	USER_LED0	AK3	2.5-v
D29	USER_LED1	AJ4	2.5-v
D30	USER_LED2	AJ5	2.5-v
D31	USER_LED3	AK6	2.5-v

LED diody HSMC
Označení desky D20 a D21 jsou LED pro port HSMC. Pro LED diody HSMC neexistují žádné funkce specifické pro desku. LED diody jsou označeny TX a RX a jsou určeny k zobrazení datového toku do az připojených dceřiných karet. LED diody jsou řízeny zařízením Cyclone VE FPGA.

Tabulka 2–16 uvádí schematické názvy signálů HSMC LED a jejich odpovídající čísla pinů Cyclone VE FPGA.

Tabulka 2–16. Názvy a funkce schématických signálů HSMC LED

Rada Odkaz	Schématický Název signálu	Cyclone VE FPGA Pin Číslo	I/O Norma
D1	HSMC_RX_LED	AH12	2.5-v
D2	HSMC_TX_LED	AH11	2.5-v

Znakový LCD
Vývojová deska obsahuje jednu 14kolíkovou 0.1″ rozteč dvouřádkovou hlavičku, která je propojena s 2řádkovým × 16znakovým LCD displejem Lumex. Znakový LCD má 14kolíkovou zásuvku, která se montuje přímo do 14pinového záhlaví desky, takže jej lze snadno vyjmout a získat tak přístup ke komponentám pod displejem. Záhlaví můžete také použít pro ladění nebo jiné účely.

Tabulka 2–17 shrnuje přiřazení pinů LCD znaků. Názvy a směry signálů se vztahují k zařízení Cyclone VE FPGA.

Tabulka 2–17. Přiřazení znakového LCD pinu, schematické názvy signálů a funkce

Rada Reference (J14)	Schematický název signálu	Cyklon VE FPGA Číslo PIN	I/O Norma	Popis
7	LCD_DATA0	AJ7	2.5-v	LCD datová sběrnice
8	LCD_DATA1	AK7	2.5-v	LCD datová sběrnice
9	LCD_DATA2	AJ8	2.5-v	LCD datová sběrnice
10	LCD_DATA3	AK8	2.5-v	LCD datová sběrnice
11	LCD_DATA4	AF9	2.5-v	LCD datová sběrnice
12	LCD_DATA5	AG9	2.5-v	LCD datová sběrnice
13	LCD_DATA6	AH9	2.5-v	LCD datová sběrnice
14	LCD_DATA7	AJ9	2.5-v	LCD datová sběrnice

Tabulka 2–17. Přiřazení znakového LCD pinu, schematické názvy signálů a funkce

Rada Reference (J14)	Schematický název signálu	Cyklon VE FPGA Číslo PIN	I/O Norma	Popis
4	LCD_D_Cn	AK11	2.5-v	Výběr dat LCD nebo příkazu
5	LCD_WEn	AK10	2.5-v	Povolení zápisu na LCD
6	LCD_CSn	AJ12	2.5-v	Výběr LCD čipu

Tabulka 2–18 uvádí definice pinů LCD a je výňatkem z datového listu společnosti Lumex.

Tabulka 2–18. Definice a funkce LCD pinů

Kolík Číslo	Symbol	Úroveň	Funkce
1	VDD	—	Napájení	5 V
2	VSS	—		GND (0 V)
3	V0	—		Pro LCD mechaniku
4	RS	H / L	Signál volby registru H: Vstup dat L: Vstup instrukce
5	R/W	H / L	H: Čtení dat (z modulu na MPU) L: Zápis dat (MPU do modulu)
6	E	H, H až L	Umožnit
7–14	DB0–DB7	H / L	Datová sběrnice – softwarově volitelný 4bitový nebo 8bitový režim

Další informace, jako je načasování, mapy znaků, pokyny k rozhraní a další související dokumentace, naleznete na adrese www.lumex.com.

Debug Header
Tato vývojová deska obsahuje dvě ladicí hlavičky 2×8 pro účely ladění. I/O FPGA směrují přímo do hlavičky pro testování návrhu, ladění nebo rychlé ověření.

Tabulka 2–19 shrnuje přiřazení pinů hlavičky ladění, názvy signálů a funkce.

Tabulka 2–19. Ladění přiřazení pinů záhlaví, názvů schémat a funkcí (část 1 ze 2)

Rada Odkaz	Schematický signál Jméno	Cyklon VE FPGA Číslo PIN	I/O Norma	Popis
Ladit Záhlaví (J15)
1	HEADER_D0	H21	1.5-v	Signál s jedním koncem pouze pro účely ladění
5	HEADER_D1	G21	1.5-v	Signál s jedním koncem pouze pro účely ladění
9	HEADER_D2	G22	1.5-v	Signál s jedním koncem pouze pro účely ladění
13	HEADER_D3	E26	1.5-v	Signál s jedním koncem pouze pro účely ladění
4	HEADER_D4	E25	1.5-v	Signál s jedním koncem pouze pro účely ladění
8	HEADER_D5	C27	1.5-v	Signál s jedním koncem pouze pro účely ladění
12	HEADER_D6	C26	1.5-v	Signál s jedním koncem pouze pro účely ladění

Tabulka 2–19. Ladění přiřazení pinů záhlaví, názvů schémat a funkcí (část 2 ze 2)

Rada Odkaz	Schematický signál Jméno	Cyklon VE FPGA Číslo PIN	I/O Norma	Popis
16	HEADER_D7	B27	1.5-v	Signál s jedním koncem pouze pro účely ladění
Ladit Záhlaví (J16)
1 a 2	HEADER_P0 a HEADER_N0	H25 a H26	2.5-v	Pseudodiferenciální signály pouze pro účely ladění
3 a 4	HEADER_P1 a HEADER_N1	P20 a N20	2.5-v	Pseudodiferenciální signály pouze pro účely ladění
7 a 8	HEADER_P2 a HEADER_N2	J22 a J23	2.5-v	Pseudodiferenciální signály pouze pro účely ladění
9 a 10	HEADER_P3 a HEADER_N3	D28 a D29	2.5-v	Pseudodiferenciální signály pouze pro účely ladění
13 a 14	HEADER_P4 a HEADER_N4	E27 a D27	2.5-v	Pseudodiferenciální signály pouze pro účely ladění
15 a 16	HEADER_P5 a HEADER_N5	H24 a J25	2.5-v	Pseudodiferenciální signály pouze pro účely ladění

Komponenty a rozhraní
Tato část popisuje komunikační porty a karty rozhraní vývojové desky vzhledem k zařízení Cyclone VE FPGA. Vývojová deska podporuje následující komunikační porty:

• RS-232 sériový UART
• 10/100/1000 Ethernet
• HSMC
• USB UART

10/100/1000 Ethernet
Vývojová deska podporuje dva 10/100/1000 base-T Ethernet pomocí dvou externích Marvell 88E1111 PHY a Altera Triple-Speed ​​Ethernet MegaCore MAC funkce. Rozhraní PHY-to-MAC využívají rozhraní RGMII. Pro typické síťové aplikace musí být v FPGA poskytnuta funkce MAC. Marvell 88E1111 PHY používá 2.5-V a 1.0-V napájecí kolejnice a vyžaduje 25-MHz referenční hodiny řízené z vyhrazeného oscilátoru. PHY se připojuje k modelu RJ45 s vnitřním magnetem, který lze použít pro řízení měděných linek s provozem Ethernet.

Obrázek 2–7 ukazuje rozhraní RGMII mezi FPGA (MAC) a Marvell 88E1111 PHY.

Obrázek 2–7. Rozhraní RGMII mezi FPGA (MAC) a Marvell 88E1111 PHY

Tabulka 2–20 uvádí přiřazení pinů rozhraní Ethernet PHY

Tabulka 2–20. Přiřazení ethernetových PHY pinů, názvy signálů a funkce (část 1 ze 3)

Rada Odkaz	Schematický signál Jméno	Cyklon VE FPGA Číslo PIN	I/O Norma	Popis
16	HEADER_D7	B27	1.5-v	Signál s jedním koncem pouze pro účely ladění
Ladit Záhlaví (J16)
1 a 2	HEADER_P0 a HEADER_N0	H25 a H26	2.5-v	Pseudodiferenciální signály pouze pro účely ladění
3 a 4	HEADER_P1 a HEADER_N1	P20 a N20	2.5-v	Pseudodiferenciální signály pouze pro účely ladění
7 a 8	HEADER_P2 a HEADER_N2	J22 a J23	2.5-v	Pseudodiferenciální signály pouze pro účely ladění
9 a 10	HEADER_P3 a HEADER_N3	D28 a D29	2.5-v	Pseudodiferenciální signály pouze pro účely ladění
13 a 14	HEADER_P4 a HEADER_N4	E27 a D27	2.5-v	Pseudodiferenciální signály pouze pro účely ladění
15 a 16	HEADER_P5 a HEADER_N5	H24 a J25	2.5-v	Pseudodiferenciální signály pouze pro účely ladění

Tabulka 2–20. Přiřazení ethernetových PHY pinů, názvy signálů a funkce (část 2 ze 3)

Rada Odkaz	Schématický Signál Jméno	Cyklon VE FPGA Číslo PIN	I/O Norma	Popis
33	ENETA_MDI_P1	—	2.5V CMOS	Rozhraní závislé na médiích
34	ENETA_MDI_N1	—	2.5V CMOS	Rozhraní závislé na médiích
39	ENETA_MDI_P2	—	2.5V CMOS	Rozhraní závislé na médiích
41	ENETA_MDI_N2	—	2.5V CMOS	Rozhraní závislé na médiích
42	ENETA_MDI_P3	—	2.5V CMOS	Rozhraní závislé na médiích
43	ENETA_MDI_N3	—	2.5V CMOS	Rozhraní závislé na médiích
Ethernet PHY B (U11)
8	ENETB_GTX_CLK	E28	2.5V CMOS	125 MHz RGMII vysílací hodiny
23	ENETB_INTN	K22	2.5V CMOS	Přerušení řídící sběrnice
60	ENETB_LED_DUPLEX	—	2.5V CMOS	Duplexní nebo kolizní LED. Nepoužívá
70	ENETB_LED_DUPLEX	—	2.5V CMOS	Duplexní nebo kolizní LED. Nepoužívá
76	ENETB_LED_LINK10	—	2.5V CMOS	10-Mb link LED
74	ENETB_LED_LINK100	—	2.5V CMOS	100-Mb link LED
73	ENETB_LED_LINK1000	—	2.5V CMOS	1000-Mb link LED
58	ENETB_LED_RX	—	2.5V CMOS	LED aktivní data RX
69	ENETB_LED_RX	—	2.5V CMOS	LED aktivní data RX
68	ENETB_LED_TX	—	2.5V CMOS	LED aktivní data TX
25	ENETB_MDC	A29	2.5V CMOS	Správa datových hodin sběrnice
24	ENETB_MDIO	L23	2.5V CMOS	Správa dat sběrnice
28	ENETB_RESETN	M21	2.5V CMOS	Reset zařízení
2	ENETB_RX_CLK	R23	2.5V CMOS	RGMII přijímat hodiny
95	ENETB_RX_D0	F25	2.5V CMOS	Přijímací datová sběrnice RGMII
92	ENETB_RX_D1	F26	2.5V CMOS	Přijímací datová sběrnice RGMII
93	ENETB_RX_D2	R20	2.5V CMOS	Přijímací datová sběrnice RGMII
91	ENETB_RX_D3	T21	2.5V CMOS	Přijímací datová sběrnice RGMII
94	ENETB_RX_DV	L24	2.5V CMOS	RGMII přijímat data platná
11	ENETB_TX_D0	F29	2.5V CMOS	Přenosová datová sběrnice RGMII
12	ENETB_TX_D1	D30	2.5V CMOS	Přenosová datová sběrnice RGMII
14	ENETB_TX_D2	C30	2.5V CMOS	Přenosová datová sběrnice RGMII
16	ENETB_TX_D3	F28	2.5V CMOS	Přenosová datová sběrnice RGMII
9	ENETB_TX_EN	B29	2.5V CMOS	Povolení vysílání RGMII
55	ENETB_XTAL_25 MHz	—	2.5V CMOS	25 MHz RGMII vysílací hodiny
29	ENETB_MDI_P0	—	2.5V CMOS	Rozhraní závislé na médiích
31	ENETB_MDI_N0	—	2.5V CMOS	Rozhraní závislé na médiích
33	ENETB_MDI_P1	—	2.5V CMOS	Rozhraní závislé na médiích
34	ENETB_MDI_N1	—	2.5V CMOS	Rozhraní závislé na médiích
39	ENETB_MDI_P2	—	2.5V CMOS	Rozhraní závislé na médiích
41	ENETB_MDI_N2	—	2.5V CMOS	Rozhraní závislé na médiích

Tabulka 2–20. Přiřazení ethernetových PHY pinů, názvy signálů a funkce (část 3 ze 3)

Rada Odkaz	Schématický Signál Jméno	Cyklon VE FPGA Číslo PIN	I/O Norma	Popis
42	ENETB_MDI_P3	—	2.5V CMOS	Rozhraní závislé na médiích
43	ENETB_MDI_N3	—	2.5V CMOS	Rozhraní závislé na médiích

HSMC

• Vývojová deska podporuje rozhraní HSMC. Rozhraní HSMC podporuje plné rozhraní SPI4.2 (17 kanálů LVDS), tři vstupní a výstupní takty, stejně jako JTAG a signály SMB. Kanály LVDS lze použít pro signalizaci CMOS nebo LVDS.
• HSMC je otevřená specifikace vyvinutá společností Altera, která umožňuje rozšířit funkčnost vývojové desky přidáním dceřiných karet (HSMC).
• Další informace o specifikaci HSMC, jako jsou standardy signalizace, integrita signálu, kompatibilní konektory a mechanické informace, naleznete v příručce Specifikace vysokorychlostní karty HSMC (High Speed ​​Mezzanine Card).
• Konektor HSMC má celkem 172 pinů, včetně 120 signálních, 39 napájecích a 13 zemnících. Zemnicí kolíky jsou umístěny mezi dvěma řadami signálních a napájecích kolíků, které fungují jako stínění i jako reference. Hostitelský konektor HSMC je založen na řadě vysokorychlostních konektorů typu deska-deska s roztečí 0.5 mm QSH/QTH od společnosti Samtec. V tomto konektoru jsou tři banky. Banka 1 má odstraněný každý třetí kolík jako u řady QSH-DP/QTH-DP. Banka 2 a banka 3 mají všechny piny osazeny jako v řadě QSH/QTH. Protože vývojová deska Cyclone VE FPGA není deskou transceiveru, piny transceiveru HSMC nejsou připojeny k zařízení Cyclone VE FPGA.

Obrázek 2–8 ukazuje uspořádání bank signálů vzhledem ke třem bankám konektoru Samtec.

Obrázek 2–8. HSMC signál a bankovní diagram

Rozhraní HSMC má programovatelné obousměrné I/O piny, které lze použít jako 2.5 V LVCMOS, což je 3.3 V LVTTL kompatibilní. Tyto piny lze také použít jako různé rozdílové I/O standardy včetně, ale bez omezení, LVDS, mini-LVDS a RSDS s až 17 plně duplexními kanály.
Jak je uvedeno v příručce specifikace High Speed ​​Mezzanine Card (HSMC), standardy LVDS a single-ended I/O jsou zaručeny pouze tehdy, jsou-li smíchány podle buď generického single-ended pin-out nebo generického diferenciálního pinu.

Tabulka 2–21 uvádí přiřazení pinů rozhraní HSMC, názvy signálů a funkce.

Tabulka 2–21. Přiřazení pinů rozhraní HSMC, názvy schematických signálů a funkce (část 1 ze 3)

Rada Reference (J7)	Schématický Signál Jméno	Cyklón V E Pin FPGA Číslo	I/O Norma	Popis
33	HSMC_SDA	AB22	2.5V CMOS	Správa sériových dat
34	HSMC_SCL	AC22	2.5V CMOS	Správa sériových hodin
35	JTAG_TCK	AC7	2.5V CMOS	JTAG hodinový signál
36	HSMC_JTAG_TMS	—	2.5V CMOS	JTAG signál volby režimu
37	HSMC_JTAG_TDO	—	2.5V CMOS	JTAG datový výstup
38	JTAC_FPGA_TDO_RETIMER	—	2.5V CMOS	JTAG zadávání dat
39	HSMC_CLK_OUT0	AJ14	2.5V CMOS	Vyhrazené hodiny CMOS
40	HSMC_CLK_IN0	AB16	2.5V CMOS	Vyhrazené CMOS hodiny
41	HSMC_D0	AH10	2.5V CMOS	Vyhrazený CMOS I/O bit 0
42	HSMC_D1	AJ10	2.5V CMOS	Vyhrazený CMOS I/O bit 1
43	HSMC_D2	Y13	2.5V CMOS	Vyhrazený CMOS I/O bit 2
44	HSMC_D3	AA14	2.5V CMOS	Vyhrazený CMOS I/O bit 3
47	HSMC_TX_D_P0	AK27	LVDS nebo 2.5-V	LVDS TX bit 0 nebo CMOS bit 4
48	HSMC_RX_D_P0	Y16	LVDS nebo 2.5-V	LVDS RX bit 0 nebo CMOS bit 5
49	HSMC_TX_D_N0	AK28	LVDS nebo 2.5-V	LVDS TX bit 0n nebo CMOS bit 6
50	HSMC_RX_D_N0	AA26	LVDS nebo 2.5-V	LVDS RX bit 0n nebo CMOS bit 7
53	HSMC_TX_D_P1	AJ27	LVDS nebo 2.5-V	LVDS TX bit 1 nebo CMOS bit 8
54	HSMC_RX_D_P1	Y17	LVDS nebo 2.5-V	LVDS RX bit 1 nebo CMOS bit 9
55	HSMC_TX_D_N1	AK26	LVDS nebo 2.5-V	LVDS TX bit 1n nebo CMOS bit 10
56	HSMC_RX_D_N1	Y18	LVDS nebo 2.5-V	LVDS RX bit 1n nebo CMOS bit 11
59	HSMC_TX_D_P2	AG26	LVDS nebo 2.5-V	LVDS TX bit 2 nebo CMOS bit 12
60	HSMC_RX_D_P2	AA18	LVDS nebo 2.5-V	LVDS RX bit 2 nebo CMOS bit 13
61	HSMC_TX_D_N2	AH26	LVDS nebo 2.5-V	LVDS TX bit 2n nebo CMOS bit 14
62	HSMC_RX_D_N2	AA19	LVDS nebo 2.5-V	LVDS RX bit 2n nebo CMOS bit 15
65	HSMC_TX_D_P3	AJ25	LVDS nebo 2.5-V	LVDS TX bit 3 nebo CMOS bit 16
66	HSMC_RX_D_P3	Y20	LVDS nebo 2.5-V	LVDS RX bit 3 nebo CMOS bit 17
67	HSMC_TX_D_N3	AK25	LVDS nebo 2.5-V	LVDS TX bit 3n nebo CMOS bit 18
68	HSMC_RX_D_N3	AA20	LVDS nebo 2.5-V	LVDS RX bit 3n nebo CMOS bit 19
71	HSMC_TX_D_P4	AH24	LVDS nebo 2.5-V	LVDS TX bit 4 nebo CMOS bit 20

Tabulka 2–21. Přiřazení pinů rozhraní HSMC, názvy schematických signálů a funkce (část 2 ze 3)

Rada Reference (J7)	Schématický Signál Jméno	Cyklón V E Pin FPGA Číslo	I/O Norma	Popis
72	HSMC_RX_D_P4	AA21	LVDS nebo 2.5-V	LVDS RX bit 4 nebo CMOS bit 21
73	HSMC_TX_D_N4	AJ24	LVDS nebo 2.5-V	LVDS TX bit 4n nebo CMOS bit 22
74	HSMC_RX_D_N4	AB21	LVDS nebo 2.5-V	LVDS RX bit 4n nebo CMOS bit 23
77	HSMC_TX_D_P5	AH21	LVDS nebo 2.5-V	LVDS TX bit 5 nebo CMOS bit 24
78	HSMC_RX_D_P5	AB19	LVDS nebo 2.5-V	LVDS RX bit 5 nebo CMOS bit 25
79	HSMC_TX_D_N5	AJ22	LVDS nebo 2.5-V	LVDS TX bit 5n nebo CMOS bit 26
80	HSMC_RX_D_N5	AC19	LVDS nebo 2.5-V	LVDS RX bit 5n nebo CMOS bit 27
83	HSMC_TX_D_P6	AJ23	LVDS nebo 2.5-V	LVDS TX bit 6 nebo CMOS bit 28
84	HSMC_RX_D_P6	AC21	LVDS nebo 2.5-V	LVDS RX bit 6 nebo CMOS bit 29
85	HSMC_TX_D_N6	AK23	LVDS nebo 2.5-V	LVDS TX bit 6n nebo CMOS bit 30
86	HSMC_RX_D_N6	AD20	LVDS nebo 2.5-V	LVDS RX bit 6n nebo CMOS bit 31
89	HSMC_TX_D_P7	AK21	LVDS nebo 2.5-V	LVDS TX bit 7 nebo CMOS bit 32
90	HSMC_RX_D_P7	AD19	LVDS nebo 2.5-V	LVDS RX bit 7 nebo CMOS bit 33
91	HSMC_TX_D_N7	AK22	LVDS nebo 2.5-V	LVDS TX bit 7n nebo CMOS bit 34
92	HSMC_RX_D_N7	AE20	LVDS nebo 2.5-V	LVDS RX bit 7n nebo CMOS bit 35
95	HSMC_CLK_OUT_P1	AE22	LVDS nebo 2.5-V	LVDS nebo CMOS taktování 1 nebo CMOS bit 36
96	HSMC_CLK_IN_P1	AB14	LVDS nebo 2.5-V	LVDS nebo CMOS hodiny v 1 nebo CMOS bit 37
97	HSMC_CLK_OUT_N1	AF23	LVDS nebo 2.5-V	LVDS nebo CMOS taktování 1 nebo CMOS bit 38
98	HSMC_CLK_IN_N1	AC14	LVDS nebo 2.5-V	LVDS nebo CMOS hodiny v 1 nebo CMOS bit 39
101	HSMC_TX_D_P8	AJ20	LVDS nebo 2.5-V	LVDS TX bit 8 nebo CMOS bit 40
102	HSMC_RX_D_P8	AF21	LVDS nebo 2.5-V	LVDS RX bit 8 nebo CMOS bit 41
103	HSMC_TX_D_N8	AK20	LVDS nebo 2.5-V	LVDS TX bit 8n nebo CMOS bit 42
104	HSMC_RX_D_N8	AG22	LVDS nebo 2.5-V	LVDS RX bit 8n nebo CMOS bit 43
107	HSMC_TX_D_P9	AJ19	LVDS nebo 2.5-V	LVDS TX bit 9 nebo CMOS bit 44
108	HSMC_RX_D_P9	AF20	LVDS nebo 2.5-V	LVDS RX bit 9 nebo CMOS bit 45
109	HSMC_TX_D_N9	AK18	LVDS nebo 2.5-V	LVDS TX bit 9n nebo CMOS bit 46
110	HSMC_RX_D_N9	AG21	LVDS nebo 2.5-V	LVDS RX bit 9n nebo CMOS bit 47
113	HSMC_TX_D_P10	AJ17	LVDS nebo 2.5-V	LVDS TX bit 10 nebo CMOS bit 48
114	HSMC_RX_D_P10	AF18	LVDS nebo 2.5-V	LVDS RX bit 10 nebo CMOS bit 49
115	HSMC_TX_D_N10	AJ18	LVDS nebo 2.5-V	LVDS TX bit 10n nebo CMOS bit 50
116	HSMC_RX_D_N10	AF19	LVDS nebo 2.5-V	LVDS RX bit 10n nebo CMOS bit 51
119	HSMC_TX_D_P11	AK25	LVDS nebo 2.5-V	LVDS TX bit 11 nebo CMOS bit 52
120	HSMC_RX_D_P11	AG18	LVDS nebo 2.5-V	LVDS RX bit 11 nebo CMOS bit 53
121	HSMC_TX_D_N11	AG24	LVDS nebo 2.5-V	LVDS TX bit 11n nebo CMOS bit 54
122	HSMC_RX_D_N11	AG19	LVDS nebo 2.5-V	LVDS RX bit 11n nebo CMOS bit 55
125	HSMC_TX_D_P12	AH19	LVDS nebo 2.5-V	LVDS TX bit 12 nebo CMOS bit 56
126	HSMC_RX_D_P12	AK16	LVDS nebo 2.5-V	LVDS RX bit 12 nebo CMOS bit 57
127	HSMC_TX_D_N12	AH20	LVDS nebo 2.5-V	LVDS TX bit 12n nebo CMOS bit 58

Tabulka 2–21. Přiřazení pinů rozhraní HSMC, názvy schematických signálů a funkce (část 3 ze 3)

Rada Reference (J7)	Schématický Signál Jméno	Cyklón V E Pin FPGA Číslo	I/O Norma	Popis
128	HSMC_RX_D_N12	AK17	LVDS nebo 2.5-V	LVDS RX bit 12n nebo CMOS bit 59
131	HSMC_TX_D_P13	AG17	LVDS nebo 2.5-V	LVDS TX bit 13 nebo CMOS bit 60
132	HSMC_RX_D_P13	AF16	LVDS nebo 2.5-V	LVDS RX bit 13 nebo CMOS bit 61
133	HSMC_TX_D_N13	AH17	LVDS nebo 2.5-V	LVDS TX bit 13n nebo CMOS bit 62
134	HSMC_RX_D_N13	AG16	LVDS nebo 2.5-V	LVDS RX bit 13n nebo CMOS bit 63
137	HSMC_TX_D_P14	AJ15	LVDS nebo 2.5-V	LVDS TX bit 14 nebo CMOS bit 64
138	HSMC_RX_D_P14	AE16	LVDS nebo 2.5-V	LVDS RX bit 14 nebo CMOS bit 65
139	HSMC_TX_D_N14	AK15	LVDS nebo 2.5-V	LVDS TX bit 14n nebo CMOS bit 66
140	HSMC_RX_D_N14	AF15	LVDS nebo 2.5-V	LVDS RX bit 14n nebo CMOS bit 67
143	HSMC_TX_D_P15	AH14	LVDS nebo 2.5-V	LVDS TX bit 15 nebo CMOS bit 68
144	HSMC_RX_D_P15	AD17	LVDS nebo 2.5-V	LVDS RX bit 15 nebo CMOS bit 69
145	HSMC_TX_D_N15	AH15	LVDS nebo 2.5-V	LVDS TX bit 15n nebo CMOS bit 70
146	HSMC_RX_D_N15	AE17	LVDS nebo 2.5-V	LVDS RX bit 15n nebo CMOS bit 71
149	HSMC_TX_D_P16	AE15	LVDS nebo 2.5-V	LVDS TX bit 16 nebo CMOS bit 72
150	HSMC_RX_D_P16	AD18	LVDS nebo 2.5-V	LVDS RX bit 16 nebo CMOS bit 73
151	HSMC_TX_D_N16	AF14	LVDS nebo 2.5-V	LVDS TX bit 16n nebo CMOS bit 74
152	HSMC_RX_D_N16	AE18	LVDS nebo 2.5-V	LVDS RX bit 16n nebo CMOS bit 75
155	HSMC_CLK_OUT_P2	AG23	LVDS nebo 2.5-V	LVDS nebo CMOS taktování 2 nebo CMOS bit 76
156	HSMC_CLK_IN_P2	Y15	LVDS nebo 2.5-V	LVDS nebo CMOS hodiny v 2 nebo CMOS bit 77
157	HSMC_CLK_OUT_N2	AH22	LVDS nebo 2.5-V	LVDS nebo CMOS taktování 2 nebo CMOS bit 78
158	HSMC_CLK_IN_N2	AA15	LVDS nebo 2.5-V	LVDS nebo CMOS hodiny v 2 nebo CMOS bit 79
160	HSMC_PRSNTn	AK5	2.5V CMOS	Detekce přítomnosti portu HSMC

RS-232 sériový UART
Zásuvkový úhlový 9pinový konektor DSUB spolu s podpůrným RS-232 transceiverem poskytuje podporu pro implementaci standardního RS-232 sériového UART kanálu na této desce. Konektor má stejné vývody jako datové koncové zařízení a vyžaduje pouze standardní kabel (pro rozhraní PC není vyžadován žádný nulový modem). K překladu mezi úrovněmi LVTTL a RS-232 se používá vyhrazená vyrovnávací paměť pro posun úrovně. Označení desky D23 a D24 jsou sériové LED diody UART, které se rozsvěcují a indikují aktivitu RX a TX.

Tabulka 2–24 uvádí přiřazení pinů UART sériového rozhraní RS-232, názvy signálů a funkce.

Názvy a typy signálů se vztahují k Cyclone VE FPGA z hlediska nastavení a směru I/O.

Tabulka 2–22. RS-232 Serial UART Schematic Signal Names and Functions

Rada Reference (U20)	Schématický Signál Jméno	Cyklon VE FPGA Číslo PIN	I/O Norma	Popis
14	UART_TXD	AB9	3.3-v	Přenos dat
15	UART_RTS	AH6	3.3-v	Žádost o odeslání

Tabulka 2–22. RS-232 Serial UART Schematic Signal Names and Functions

Rada Reference (U20)	Schématický Signál Jméno	Cyklon VE FPGA Číslo PIN	I/O Norma	Popis
16	UART_RXD	AG6	3.3-v	Příjem dat
13	UART_CTS	AF8	3.3-v	Vymazat k odeslání

USB-UART
Vývojová deska podporuje rozhraní UART přes USB konektor pomocí Silicon Labs CP2104 USB-to-UART bridge. Pro usnadnění hostitelské komunikace s CP2104 je nutné použít ovladače virtuálního COM portu (VCP) USB-to-UART bridge.

Ovladače VCP jsou k dispozici na: www.silabs.com/products/mcu/Pages/USBtoUARTBridgeVCPDrivers.aspx

Tabulka 2–23 uvádí přiřazení pinů USB-UART, názvy signálů a funkce. Názvy a typy signálů se vztahují k Cyclone VE FPGA z hlediska nastavení a směru I/O

Tabulka 2–23. Schematické názvy a funkce signálů USB-UART

Rada Reference (U20)	Schématický Signál Jméno	Cyklon VE FPGA Číslo PIN	I/O Norma	Popis
1	USB_UART_RI	AD12	2.5-v	Vstup ovládání kruhového indikátoru (aktivní nízká)
24	USB_UART_DCD	AD13	2.5-v	Vstup řízení detekce datového nosiče (aktivní nízká)
22	USB_UART_DSR	V12	2.5-v	Vstup řízení připravenosti datové sady (aktivní nízká)
21	USB_UART_RXD	AF10	2.5-v	Asynchronní vstup dat (příjem UART)
19	USB_UART_RTS	AE12	2.5-v	Připraveno k odeslání řídicího výstupu (aktivní nízká)
12	USB_UART_GPIO2	AE13	2.5-v	Uživatelsky konfigurovatelný vstup nebo výstup.
23	USB_UART_DTR	AE10	2.5-v	Řídicí výstup připravenosti datového terminálu (aktivní nízká)
20	USB_UART_TXD	W12	2.5-v	Asynchronní datový výstup (přenos UART)
18	USB_UART_CTS	AJ1	2.5-v	Vymazat pro odeslání řídicího vstupu (aktivní nízká)
15	USB_UART_SUSPENDn	—	2.5-v	Když je CP2104 ve stavu pozastavení USB, má pin logický nízký.
17	USB_UART_SUSPEND	—	2.5-v	Pin je logický vysoký, když je CP2104 ve stavu pozastavení USB.
9	USB_UART_RSTn	—	2.5-v	Reset zařízení

Paměť
Tato část popisuje podporu paměťového rozhraní vývojové desky a také jejich názvy signálů, typy a konektivitu vzhledem k Cyclone VE FPGA. Vývojová deska má následující paměťová rozhraní:

• DDR3 SDRAM
• LPDDR2 SDRAM
• EEPROM
• Synchronní SRAM
• Synchronní blesk

Další informace o paměťových rozhraních naleznete v následujících dokumentech:

• Část Analýza časování v příručce External Memory Interface Handbook.
• Sekce Výukové programy návrhu DDR, DDR2 a DDR3 SDRAM v příručce External Memory Interface Handbook.

DDR3 SDRAM

• Vývojová deska podporuje dvě 16Mx16x8 a dvě 16Mx8x8 DDR3 SDRAM rozhraní pro velmi rychlý sekvenční přístup k paměti.
• 32bitová datová sběrnice se skládá ze dvou x16 zařízení využívajících rozhraní soft memory controller (SMC). S SMC toto paměťové rozhraní běží na cílové frekvenci 300 MHz pro maximální teoretickou šířku pásma přes 9.6 Gbps. Maximální frekvence pro toto zařízení DDR3 je 800 MHz s latencí CAS 11.
• Tabulka 2–24 uvádí přiřazení pinů DDR3, názvy signálů a funkce. Názvy a typy signálů se vztahují k Cyclone VE FPGA z hlediska nastavení a směru I/O.

Tabulka 2–24. Přiřazení pinů zařízení DDR3, názvy schematických signálů a funkce (část 1 ze 4)

Rada Odkaz	Schématický Signál Jméno	Cyklon VE FPGA Číslo PIN	I/O Norma	Popis
DDR3 x16 (U8)
N3	DDR3_A0	A16	1.5-V SSTL třídy I	Adresní sběrnice
P7	DDR3_A1	G23	1.5-V SSTL třídy I	Adresní sběrnice
P3	DDR3_A2	E21	1.5-V SSTL třídy I	Adresní sběrnice
N2	DDR3_A3	E22	1.5-V SSTL třídy I	Adresní sběrnice
P8	DDR3_A4	A20	1.5-V SSTL třídy I	Adresní sběrnice
P2	DDR3_A5	A26	1.5-V SSTL třídy I	Adresní sběrnice
R8	DDR3_A6	A15	1.5-V SSTL třídy I	Adresní sběrnice
R2	DDR3_A7	B26	1.5-V SSTL třídy I	Adresní sběrnice
T8	DDR3_A8	H17	1.5-V SSTL třídy I	Adresní sběrnice
R3	DDR3_A9	D14	1.5-V SSTL třídy I	Adresní sběrnice
L7	DDR3_A10	E23	1.5-V SSTL třídy I	Adresní sběrnice

Tabulka 2–24. Přiřazení pinů zařízení DDR3, názvy schematických signálů a funkce (část 2 ze 4)

Rada Odkaz	Schématický Signál Jméno	Cyklon VE FPGA Číslo PIN	I/O Norma	Popis
R7	DDR3_A11	E20	1.5-V SSTL třídy I	Adresní sběrnice
N7	DDR3_A12	C25	1.5-V SSTL třídy I	Adresní sběrnice
T3	DDR3_A13	B13	1.5-V SSTL třídy I	Adresní sběrnice
M2	DDR3_BA0	J18	1.5-V SSTL třídy I	Adresní sběrnice banky
N8	DDR3_BA1	F20	1.5-V SSTL třídy I	Adresní sběrnice banky
M3	DDR3_BA2	D19	1.5-V SSTL třídy I	Adresní sběrnice banky
K3	DDR3_CASN	L20	1.5-V SSTL třídy I	Vyberte adresu řádku
K9	DDR3_CKE	C11	1.5-V SSTL třídy I	Vyberte adresu sloupce
J7	DDR3_CLK_P	J20	Diferenciál 1.5V SSTL třídy I	Diferenční výstupní hodiny
K7	DDR3_CLK_N	H20	Diferenciál 1.5V SSTL třídy I	Diferenční výstupní hodiny
L2	DDR3_CSN	G17	1.5-V SSTL třídy I	Výběr čipu
E7	DDR3_DM0	D23	1.5-V SSTL třídy I	Zapsat maskovací bajtový pruh
D3	DDR3_DM1	D18	1.5-V SSTL třídy I	Zapsat maskovací bajtový pruh
E3	DDR3_DQ0	A25	1.5-V SSTL třídy I	Bytový pruh datové sběrnice 0
H8	DDR3_DQ1	D22	1.5-V SSTL třídy I	Bytový pruh datové sběrnice 0
F7	DDR3_DQ2	C21	1.5-V SSTL třídy I	Bytový pruh datové sběrnice 0
H7	DDR3_DQ3	C19	1.5-V SSTL třídy I	Bytový pruh datové sběrnice 0
F2	DDR3_DQ4	C20	1.5-V SSTL třídy I	Bytový pruh datové sběrnice 0
G2	DDR3_DQ5	C22	1.5-V SSTL třídy I	Bytový pruh datové sběrnice 0
F8	DDR3_DQ6	D25	1.5-V SSTL třídy I	Bytový pruh datové sběrnice 0
H3	DDR3_DQ7	D20	1.5-V SSTL třídy I	Bytový pruh datové sběrnice 0
A7	DDR3_DQ8	B24	1.5-V SSTL třídy I	Bytový pruh datové sběrnice 1
C3	DDR3_DQ9	A21	1.5-V SSTL třídy I	Bytový pruh datové sběrnice 1
A3	DDR3_DQ10	B21	1.5-V SSTL třídy I	Bytový pruh datové sběrnice 1
D7	DDR3_DQ11	F19	1.5-V SSTL třídy I	Bytový pruh datové sběrnice 1
A2	DDR3_DQ12	C24	1.5-V SSTL třídy I	Bytový pruh datové sběrnice 1
C2	DDR3_DQ13	B23	1.5-V SSTL třídy I	Bytový pruh datové sběrnice 1
B8	DDR3_DQ14	E18	1.5-V SSTL třídy I	Bytový pruh datové sběrnice 1
C8	DDR3_DQ15	A23	1.5-V SSTL třídy I	Bytový pruh datové sběrnice 1
F3	DDR3_DQS_P0	K20	Diferenciál 1.5V SSTL třídy I	Datový blesk P byte pruh 0
G3	DDR3_DQS_N0	J19	Diferenciál 1.5V SSTL třídy I	Datový blesk N byte pruh 0
C7	DDR3_DQS_P1	L18	Diferenciál 1.5V SSTL třídy I	Datový blesk P byte pruh 1
B7	DDR3_DQS_N1	K18	Diferenciál 1.5V SSTL třídy I	Datový blesk N byte pruh 1
K1	DDR3_ODT	H19	1.5-V SSTL třídy I	Povolení ukončení na matrici

Tabulka 2–24. Přiřazení pinů zařízení DDR3, názvy schematických signálů a funkce (část 3 ze 4)

Rada Odkaz	Schématický Signál Jméno	Cyklon VE FPGA Číslo PIN	I/O Norma	Popis
J3	DDR3_RASN	A24	1.5-V SSTL třídy I	Vyberte adresu řádku
T2	DDR3_RESETN	L19	1.5-V SSTL třídy I	Resetovat
L3	DDR3_WEN	B22	1.5-V SSTL třídy I	Povolit zápis
L8	DDR3_ZQ01	—	1.5-V SSTL třídy I	Kalibrace impedance ZQ
DDR3 x16 (U7)
N3	DDR3_A0	A16	1.5-V SSTL třídy I	Adresní sběrnice
P7	DDR3_A1	G23	1.5-V SSTL třídy I	Adresní sběrnice
P3	DDR3_A2	E21	1.5-V SSTL třídy I	Adresní sběrnice
N2	DDR3_A3	E22	1.5-V SSTL třídy I	Adresní sběrnice
P8	DDR3_A4	A20	1.5-V SSTL třídy I	Adresní sběrnice
P2	DDR3_A5	A26	1.5-V SSTL třídy I	Adresní sběrnice
R8	DDR3_A6	A15	1.5-V SSTL třídy I	Adresní sběrnice
R2	DDR3_A7	B26	1.5-V SSTL třídy I	Adresní sběrnice
T8	DDR3_A8	H17	1.5-V SSTL třídy I	Adresní sběrnice
R3	DDR3_A9	D14	1.5-V SSTL třídy I	Adresní sběrnice
L7	DDR3_A10	E23	1.5-V SSTL třídy I	Adresní sběrnice
R7	DDR3_A11	E20	1.5-V SSTL třídy I	Adresní sběrnice
N7	DDR3_A12	C25	1.5-V SSTL třídy I	Adresní sběrnice
T3	DDR3_A13	B13	1.5-V SSTL třídy I	Adresní sběrnice
M2	DDR3_BA0	J18	1.5-V SSTL třídy I	Adresní sběrnice banky
N8	DDR3_BA1	F20	1.5-V SSTL třídy I	Adresní sběrnice banky
M3	DDR3_BA2	D19	1.5-V SSTL třídy I	Adresní sběrnice banky
K3	DDR3_CASN	L20	1.5-V SSTL třídy I	Vyberte adresu řádku
K9	DDR3_CKE	AK18	1.5-V SSTL třídy I	Vyberte adresu sloupce
K7	DDR3_CLK_P	J20	1.5-V SSTL třídy I	Diferenční výstupní hodiny
J7	DDR3_CLK_N	H20	1.5-V SSTL třídy I	Diferenční výstupní hodiny
L2	DDR3_CSN	G17	1.5-V SSTL třídy I	Výběr čipu
E7	DDR3_DM2	A19	1.5-V SSTL třídy I	Zapsat maskovací bajtový pruh
D3	DDR3_DM3	B14	1.5-V SSTL třídy I	Zapsat maskovací bajtový pruh
F2	DDR3_DQ16	G18	1.5-V SSTL třídy I	Bytový pruh datové sběrnice 2
F8	DDR3_DQ17	B18	1.5-V SSTL třídy I	Bytový pruh datové sběrnice 2
E3	DDR3_DQ18	A18	1.5-V SSTL třídy I	Bytový pruh datové sběrnice 2
F7	DDR3_DQ19	F18	1.5-V SSTL třídy I	Bytový pruh datové sběrnice 2
H3	DDR3_DQ20	C14	1.5-V SSTL třídy I	Bytový pruh datové sběrnice 2
G2	DDR3_DQ21	C17	1.5-V SSTL třídy I	Bytový pruh datové sběrnice 2
H7	DDR3_DQ22	B17	1.5-V SSTL třídy I	Bytový pruh datové sběrnice 2
H8	DDR3_DQ23	B19	1.5-V SSTL třídy I	Bytový pruh datové sběrnice 2
A2	DDR3_DQ24	C15	1.5-V SSTL třídy I	Bytový pruh datové sběrnice 3

Tabulka 2–24. Přiřazení pinů zařízení DDR3, názvy schematických signálů a funkce (část 4 ze 4)

Rada Odkaz	Schématický Signál Jméno	Cyklon VE FPGA Číslo PIN	I/O Norma	Popis
C2	DDR3_DQ25	D17	1.5-V SSTL třídy I	Bytový pruh datové sběrnice 3
D7	DDR3_DQ26	C12	1.5-V SSTL třídy I	Bytový pruh datové sběrnice 3
A7	DDR3_DQ27	E17	1.5-V SSTL třídy I	Bytový pruh datové sběrnice 3
A3	DDR3_DQ28	C16	1.5-V SSTL třídy I	Bytový pruh datové sběrnice 3
C3	DDR3_DQ29	A14	1.5-V SSTL třídy I	Bytový pruh datové sběrnice 3
B8	DDR3_DQ30	D12	1.5-V SSTL třídy I	Bytový pruh datové sběrnice 3
C8	DDR3_DQ31	A13	1.5-V SSTL třídy I	Bytový pruh datové sběrnice 3
F3	DDR3_DQS_P2	K16	Diferenciál 1.5V SSTL třídy I	Datový blesk P byte pruh 2
G3	DDR3_DQS_N2	L16	Diferenciál 1.5V SSTL třídy I	Datový blesk N byte pruh 2
C7	DDR3_DQS_P3	K17	Diferenciál 1.5V SSTL třídy I	Datový blesk P byte pruh 3
B7	DDR3_DQS_N3	J17	Diferenciál 1.5V SSTL třídy I	Datový blesk N byte pruh 3
K1	DDR3_ODT	H19	1.5-V SSTL třídy I	Povolení ukončení na matrici
J3	DDR3_RASN	A24	1.5-V SSTL třídy I	Vyberte adresu řádku
T2	DDR3_RESETN	L19	1.5-V SSTL třídy I	Resetovat
L3	DDR3_WEN	B22	1.5-V SSTL třídy I	Povolit zápis
L8	DDR3_ZQ2	—	1.5-V SSTL třídy I	Kalibrace impedance ZQ

LPDDR2 SDRAM
LPDDR2 je mobilní nízkoenergetické zařízení DDR2 SDRAM, které pracuje při 1.2 V. Toto rozhraní se připojuje k horizontálním I/O bankám na horní hraně zařízení FPGA.
Rychlost zařízení je 300 MHz. Používá se pouze konfigurace x16, ačkoli LPDDR2 SDRAM na desce je zařízení x32.
Tabulka 2–25 uvádí přiřazení pinů LPDDR2 SDRAM, názvy signálů a funkce.
Názvy a typy signálů se vztahují k Cyclone VE FPGA z hlediska nastavení a směru I/O.

Tabulka 2–25. Názvy a funkce schematických signálů LPDDR2 SDRAM

Rada Reference (U9)	Schématický Signál Jméno	Cyklon VE Číslo pinu FPGA	I/O Norma	Popis
AC6	LPDDR2_CA0	Y30	1.2-V HSUL	Adresní sběrnice
AB6	LPDDR2_CA1	T30	1.2-V HSUL	Adresní sběrnice
AC7	LPDDR2_CA2	W29	1.2-V HSUL	Adresní sběrnice
AB8	LPDDR2_CA3	AB29	1.2-V HSUL	Adresní sběrnice
AB9	LPDDR2_CA4	W30	1.2-V HSUL	Adresní sběrnice
W1	LPDDR2_CA5	U29	1.2-V HSUL	Adresní sběrnice
V2	LPDDR2_CA6	AC30	1.2-V HSUL	Adresní sběrnice
U1	LPDDR2_CA7	R30	1.2-V HSUL	Adresní sběrnice

Tabulka 2–25. Názvy a funkce schematických signálů LPDDR2 SDRAM

Rada Reference (U9)	Schématický Signál Jméno	Cyklon VE Číslo pinu FPGA	I/O Norma	Popis
T2	LPDDR2_CA8	T28	1.2-V HSUL	Adresní sběrnice
T1	LPDDR2_CA9	T25	1.2-V HSUL	Adresní sběrnice
Y2	LPDDR2_CK	V21	Diferenciál 1.2-V HSUL	Diferenční výstupní hodiny P
Y1	LPDDR2_CKN	V22	Diferenciál 1.2-V HSUL	Diferenční výstupní hodiny N
AC3	LPDDR2_CKE	T29	1.2-V HSUL	Aktivace hodin
AB3	LPDDR2_CSN	R26	1.2-V HSUL	Výběr čipu
N23	LPDDR2_DM0	AG29	1.2-V HSUL	Datová maska
L23	LPDDR2_DM1	AB27	1.2-V HSUL	Datová maska
AB20	LPDDR2_DM2	—	1.2-V HSUL	Datová maska
B20	LPDDR2_DM3	—	1.2-V HSUL	Datová maska
AA23	LPDDR2_DQ0	AG28	1.2-V HSUL	Bytový pruh datové sběrnice 0
Y22	LPDDR2_DQ1	AH30	1.2-V HSUL	Bytový pruh datové sběrnice 0
W22	LPDDR2_DQ2	AA28	1.2-V HSUL	Bytový pruh datové sběrnice 0
W23	LPDDR2_DQ3	AH29	1.2-V HSUL	Bytový pruh datové sběrnice 0
V23	LPDDR2_DQ4	Y28	1.2-V HSUL	Bytový pruh datové sběrnice 0
U22	LPDDR2_DQ5	AE30	1.2-V HSUL	Bytový pruh datové sběrnice 0
T22	LPDDR2_DQ6	AJ28	1.2-V HSUL	Bytový pruh datové sběrnice 0
T23	LPDDR2_DQ7	AD30	1.2-V HSUL	Bytový pruh datové sběrnice 0
H22	LPDDR2_DQ8	AC29	1.2-V HSUL	Bytový pruh datové sběrnice 1
H23	LPDDR2_DQ9	AF30	1.2-V HSUL	Bytový pruh datové sběrnice 1
G23	LPDDR2_DQ10	AA30	1.2-V HSUL	Bytový pruh datové sběrnice 1
F22	LPDDR2_DQ11	AE28	1.2-V HSUL	Bytový pruh datové sběrnice 1
E22	LPDDR2_DQ12	AF29	1.2-V HSUL	Bytový pruh datové sběrnice 1
E23	LPDDR2_DQ13	AD28	1.2-V HSUL	Bytový pruh datové sběrnice 1
D23	LPDDR2_DQ14	V27	1.2-V HSUL	Bytový pruh datové sběrnice 1
C22	LPDDR2_DQ15	W28	1.2-V HSUL	Bytový pruh datové sběrnice 1
AB12	LPDDR2_DQ16	—	1.2-V HSUL	Bytový pruh datové sběrnice 2
AC13	LPDDR2_DQ17	—	1.2-V HSUL	Bytový pruh datové sběrnice 2
AB14	LPDDR2_DQ18	—	1.2-V HSUL	Bytový pruh datové sběrnice 2
AC14	LPDDR2_DQ19	—	1.2-V HSUL	Bytový pruh datové sběrnice 2
AB15	LPDDR2_DQ20	—	1.2-V HSUL	Bytový pruh datové sběrnice 2
AC16	LPDDR2_DQ21	—	1.2-V HSUL	Bytový pruh datové sběrnice 2
AB17	LPDDR2_DQ22	—	1.2-V HSUL	Bytový pruh datové sběrnice 2
AC17	LPDDR2_DQ23	—	1.2-V HSUL	Bytový pruh datové sběrnice 2
B17	LPDDR2_DQ24	—	1.2-V HSUL	Bytový pruh datové sběrnice 3
A17	LPDDR2_DQ25	—	1.2-V HSUL	Bytový pruh datové sběrnice 3
A16	LPDDR2_DQ26	—	1.2-V HSUL	Bytový pruh datové sběrnice 3
B15	LPDDR2_DQ27	—	1.2-V HSUL	Bytový pruh datové sběrnice 3
B14	LPDDR2_DQ28	—	1.2-V HSUL	Bytový pruh datové sběrnice 3

Tabulka 2–25. Názvy a funkce schematických signálů LPDDR2 SDRAM

Rada Reference (U9)	Schématický Signál Jméno	Cyklon VE Číslo pinu FPGA	I/O Norma	Popis
A14	LPDDR2_DQ29	—	1.2-V HSUL	Bytový pruh datové sběrnice 3
A13	LPDDR2_DQ30	—	1.2-V HSUL	Bytový pruh datové sběrnice 3
B12	LPDDR2_DQ31	—	1.2-V HSUL	Bytový pruh datové sběrnice 3
R23	LPDDR2_DQS0	V26	Diferenciál 1.2-V HSUL	Datový blesk P byte pruh 0
P22	LPDDR2_DQSN0	U26	Diferenciál 1.2-V HSUL	Datový blesk N byte pruh 0
J22	LPDDR2_DQS1	U27	Diferenciál 1.2-V HSUL	Datový blesk P byte pruh 1
K23	LPDDR2_DQSN1	U28	Diferenciál 1.2-V HSUL	Datový blesk N byte pruh 1
AB18	LPDDR2_DQS2	—	Diferenciál 1.2-V HSUL	Datový blesk P byte pruh 2
AC19	LPDDR2_DQSN2	—	Diferenciál 1.2-V HSUL	Datový blesk N byte pruh 2
B18	LPDDR2_DQS3	—	Diferenciál 1.2-V HSUL	Datový blesk P byte pruh 3
A19	LPDDR2_DQSN4	—	Diferenciál 1.2-V HSUL	Datový blesk N byte pruh 3
P1	LPDDR2_ZQ	—	1.2-v	Kalibrace impedance ZQ

EEPROM
Tato deska obsahuje 64kb EEPROM zařízení. Toto zařízení má 2-drátovou sběrnici sériového rozhraní I2C.
Tabulka 2–26 uvádí přiřazení pinů EEPROM, názvy signálů a funkce. Názvy a typy signálů se vztahují k Cyclone VE FPGA z hlediska nastavení a směru I/O.

Tabulka 2–26. EEPROM Schematic Signal Names and Functions

Rada Reference (U12)	Schématický Signál Jméno	Cyklon VE FPGA Číslo PIN	I/O Norma	Popis
1	EEPROM_A0	—	3.3-v	Adresa čipu
2	EEPROM_A1	—	3.3-v	Adresa čipu
3	EEPROM_A2	—	3.3-v	Adresa čipu
5	EEPROM_SDA	AH7	3.3-v	Sériová adresa nebo údaje
6	EEPROM_SCL	AG7	3.3-v	Sériové hodiny
7	EEPROM_WP	—	3.3-v	Vstup ochrany proti zápisu

Synchronní SRAM
Vývojová deska podporuje standardní synchronní SRAM 18 Mb pro ukládání instrukcí a dat s možností náhodného přístupu s nízkou latencí. Zařízení má 1024K x 18bitové rozhraní. Toto zařízení je součástí sdílené sběrnice FSM, která se připojuje k paměti flash, SRAM a řadiči systému MAX V CPLD 5M2210. Rychlost zařízení je 250 MHz pro jeden přenos dat. Pro toto zařízení není stanovena žádná minimální rychlost. Teoretická šířka pásma tohoto rozhraní je 4 Gbps pro nepřetržité shluky. Latence čtení pro jakoukoli adresu je dvě hodiny, zatímco latence zápisu je jedna hodina.

Tabulka 2–27 uvádí přiřazení pinů SSRAM, názvy signálů a funkce.

Tabulka 2–27. Přiřazení pinů SSRAM, názvy schematických signálů a funkce (část 1 ze 2)

Rada Reference (U11)	Schématický Signál Jméno	Cyklon VE FPGA Číslo PIN	I/O Norma	Popis
86	SRAM_OEN	E7	2.5-v	Povolení výstupu
87	SRAM_WEN	D6	2.5-v	Povolit zápis
37	FSM_A1	B11	2.5-v	Adresní sběrnice
36	FSM_A2	A11	2.5-v	Adresní sběrnice
44	FSM_A3	D9	2.5-v	Adresní sběrnice
42	FSM_A4	C10	2.5-v	Adresní sběrnice
34	FSM_A5	A10	2.5-v	Adresní sběrnice
47	FSM_A6	A9	2.5-v	Adresní sběrnice
43	FSM_A7	C9	2.5-v	Adresní sběrnice
46	FSM_A8	B8	2.5-v	Adresní sběrnice
45	FSM_A9	B7	2.5-v	Adresní sběrnice
35	FSM_A10	A8	2.5-v	Adresní sběrnice
32	FSM_A11	B6	2.5-v	Adresní sběrnice
33	FSM_A12	A6	2.5-v	Adresní sběrnice
50	FSM_A13	C7	2.5-v	Adresní sběrnice
48	FSM_A14	C6	2.5-v	Adresní sběrnice
100	FSM_A15	F13	2.5-v	Adresní sběrnice
99	FSM_A16	E13	2.5-v	Adresní sběrnice
82	FSM_A17	A5	2.5-v	Adresní sběrnice
80	FSM_A18	A4	2.5-v	Adresní sběrnice
49	FSM_A19	J7	2.5-v	Adresní sběrnice
81	FSM_A20	H7	2.5-v	Adresní sběrnice
39	FSM_A21	J9	2.5-v	Adresní sběrnice
58	FSM_D0	F16	2.5-v	Datová sběrnice
59	FSM_D1	E16	2.5-v	Datová sběrnice
62	FSM_D2	M9	2.5-v	Datová sběrnice
63	FSM_D3	M8	2.5-v	Datová sběrnice
68	FSM_D4	F15	2.5-v	Datová sběrnice
69	FSM_D5	E15	2.5-v	Datová sběrnice

Tabulka 2–27. Přiřazení pinů SSRAM, názvy schematických signálů a funkce (část 2 ze 2)

Rada Reference (U11)	Schématický Signál Jméno	Cyklon VE FPGA Číslo PIN	I/O Norma	Popis
72	FSM_D6	E12	2.5-v	Datová sběrnice
73	FSM_D7	D13	2.5-v	Datová sběrnice
23	FSM_D8	J15	2.5-v	Datová sběrnice
22	FSM_D9	H15	2.5-v	Datová sběrnice
19	FSM_D10	E11	2.5-v	Datová sběrnice
18	FSM_D11	D10	2.5-v	Datová sběrnice
12	FSM_D12	L10	2.5-v	Datová sběrnice
13	FSM_D13	L9	2.5-v	Datová sběrnice
8	FSM_D14	G14	2.5-v	Datová sběrnice
9	FSM_D15	F14	2.5-v	Datová sběrnice
85	SRAM_ADSCN	E6	2.5-v	Ovladač stavu adresy
84	SRAM_ADSPN	J10	2.5-v	Procesor stavu adresy
83	SRAM_ADVN	G6	2.5-v	Adresa platná
93	SRAM_BWAN	A3	2.5-v	Byte zápis vybrat
94	SRAM_BWBN	A2	2.5-v	Byte zápis vybrat
97	SRAM_CE2	—	2.5-v	Aktivace čipu 2
92	SRAM_CE3N	—	2.5-v	Aktivace čipu 3
98	SRAM_CEN	D7	2.5-v	Aktivace čipu 1
89	SRAM_CLK	K10	2.5-v	Hodiny
88	SRAM_GWN	—	2.5-v	Povolení globálního zápisu
31	SRAM_MODE	—	2.5-v	Výběr sekvence burst
64	SRAM_ZZ	—	2.5-v	Výkonný režim spánku

Blikat
Vývojová deska podporuje synchronní flash zařízení kompatibilní s 512 Mb CFI pro trvalé ukládání konfiguračních dat FPGA, informací o desce, dat testovacích aplikací a prostoru pro uživatelský kód. Toto zařízení je součástí sdílené sběrnice FSM, která se připojuje k paměti flash, SSRAM a řadiči systému MAX V CPLD 5M2210. Toto 16bitové datové paměťové rozhraní může udržovat jednorázové operace čtení až 52 MHz s propustností 832 Mb/s na zařízení. Výkon zápisu je 270 μs pro vyrovnávací paměť pro jedno slovo, zatímco doba mazání je 800 ms pro blok pole 128 K. Tabulka 2–28 uvádí přiřazení kolíků blesku, názvy signálů a funkce. Názvy a typy signálů se vztahují k Cyclone VE FPGA z hlediska nastavení a směru I/O.

Tabulka 2–28. Přiřazení kolíků Flash, názvy schematických signálů a funkce (část 1 ze 3)

Rada Reference (U10)	Schématický Signál Jméno	Cyklon VE FPGA Číslo PIN	I/O Norma	Popis
F6	FLASH_ADVN	H12	2.5-v	Adresa platná
B4	FLASH_CEN	H14	2.5-v	Povolení čipu

Tabulka 2–28. Přiřazení kolíků Flash, názvy schematických signálů a funkce (část 2 ze 3)

Rada Reference (U10)	Schématický Signál Jméno	Cyklon VE FPGA Číslo PIN	I/O Norma	Popis
E6	FLASH_CLK	N12	2.5-v	Hodiny
F8	FLASH_OEN	L11	2.5-v	Povolení výstupu
F7	FLASH_RDYBSYN	J12	2.5-v	Připraveno
D4	FLASH_RESETN	K11	2.5-v	Resetovat
G8	FLASH_WEN	P12	2.5-v	Povolit zápis
C6	FLASH_WPN	—	2.5-v	Ochrana proti zápisu
A1	FSM_A1	B11	2.5-v	Adresní sběrnice
B1	FSM_A2	A11	2.5-v	Adresní sběrnice
C1	FSM_A3	D9	2.5-v	Adresní sběrnice
D1	FSM_A4	C10	2.5-v	Adresní sběrnice
D2	FSM_A5	A10	2.5-v	Adresní sběrnice
A2	FSM_A6	A9	2.5-v	Adresní sběrnice
C2	FSM_A7	C9	2.5-v	Adresní sběrnice
A3	FSM_A8	B8	2.5-v	Adresní sběrnice
B3	FSM_A9	B7	2.5-v	Adresní sběrnice
C3	FSM_A10	A8	2.5-v	Adresní sběrnice
D3	FSM_A11	B6	2.5-v	Adresní sběrnice
C4	FSM_A12	A6	2.5-v	Adresní sběrnice
A5	FSM_A13	C7	2.5-v	Adresní sběrnice
B5	FSM_A14	C6	2.5-v	Adresní sběrnice
C5	FSM_A15	F13	2.5-v	Adresní sběrnice
D7	FSM_A16	E13	2.5-v	Adresní sběrnice
D8	FSM_A17	A5	2.5-v	Adresní sběrnice
A7	FSM_A18	A4	2.5-v	Adresní sběrnice
B7	FSM_A19	J7	2.5-v	Adresní sběrnice
C7	FSM_A20	H7	2.5-v	Adresní sběrnice
C8	FSM_A21	J9	2.5-v	Adresní sběrnice
A8	FSM_A22	H9	2.5-v	Adresní sběrnice
G1	FSM_A23	G9	2.5-v	Adresní sběrnice
H8	FSM_A24	F8	2.5-v	Adresní sběrnice
B6	FSM_A25	E8	2.5-v	Adresní sběrnice
B8	FSM_A26	D8	2.5-v	Adresní sběrnice
F2	FSM_D0	F16	2.5-v	Datová sběrnice
E2	FSM_D1	E16	2.5-v	Datová sběrnice
G3	FSM_D2	M9	2.5-v	Datová sběrnice
E4	FSM_D3	M8	2.5-v	Datová sběrnice
E5	FSM_D4	F15	2.5-v	Datová sběrnice
G5	FSM_D5	E15	2.5-v	Datová sběrnice
G6	FSM_D6	E12	2.5-v	Datová sběrnice

Tabulka 2–28. Přiřazení kolíků Flash, názvy schematických signálů a funkce (část 3 ze 3)

Rada Reference (U10)	Schématický Signál Jméno	Cyklon VE FPGA Číslo PIN	I/O Norma	Popis
H7	FSM_D7	D13	2.5-v	Datová sběrnice
E1	FSM_D8	J15	2.5-v	Datová sběrnice
E3	FSM_D9	H15	2.5-v	Datová sběrnice
F3	FSM_D10	E11	2.5-v	Datová sběrnice
F4	FSM_D11	D10	2.5-v	Datová sběrnice
F5	FSM_D12	L10	2.5-v	Datová sběrnice
H5	FSM_D13	L9	2.5-v	Datová sběrnice
G7	FSM_D14	G14	2.5-v	Datová sběrnice
E7	FSM_D15	F14	2.5-v	Datová sběrnice

Napájení
Vývojovou desku můžete napájet ze stejnosměrného napájení ve stylu notebooku. Vstupní objtage musí být v rozsahu 14 V až 20 V, proud 4.3 A a maximální watttage 65 W. Stejnosměrný objtage je pak sestupován do různých napájecích kolejnic používaných komponentami desky a instalován do konektorů HSMC. Palubní vícekanálový analogově-digitální převodník (ADC) měří proud pro několik specifických kolejnic desky.

Systém distribuce energie
Obrázek 2–9 ukazuje systém distribuce energie na vývojové desce. Neefektivita a sdílení regulátorů se odráží v uvedených proudech, což jsou konzervativní absolutní maximální úrovně.

Obrázek 2–9. Systém distribuce energie

Měření výkonu
K dispozici je osm napájecích lišt, které mají na desce schopnosti snímání proudu pomocí 24bitových diferenciálních zařízení ADC. Rezistory s přesným snímáním oddělují zařízení ADC a kolejnice od primární napájecí roviny pro ADC k měření proudu. Sběrnice SPI připojuje tato zařízení ADC k systémovému ovladači MAX V CPLD 5M2210.

Obrázek 2–10 ukazuje blokové schéma obvodu pro měření výkonu.

Obrázek 2–10. Obvod pro měření výkonu

Tabulka 2–29 uvádí cílové koleje. Sloupec s názvem schematického signálu uvádí název měřené kolejnice, zatímco sloupec s kolíky zařízení uvádí zařízení připojená ke kolejnici.

Tabulka 2–29. Kolejnice pro měření výkonu

Kanál	Schématický Signál Jméno	svtage (PROTI)	Zařízení Kolík	Popis
1	VCC	1.1	VCC	Výkon jádra FPGA
2	VCCAUX	2.5	VCC_AUX	Pomocný
3	VCCA_FPLL	2.5	VCCA_FPLL	PLL analogové napájení
			VCCPD3B4A,
			VCCPD5A, VCCPD5B, VCCPD6A,	Banky předovladače I/O 3B, 4A, 5A, 5B, 6A, 7A a 8A
5	VCCIO_VCCPD_2.5V	2.5	VCCPD7A8A
			VCCIO3B,
			VCCIO6A, VCCIO7A,	VCC I/O banky 3B, 6A, 7A a 8A
			VCCIO8A
7	VCCIO_1.2V	1.2	VCCIO5A, VCCIO5B,	VCC I/O banky 5A a 5B (LPDDR2)
8	VCCIO_1.5V	1.5	VCCIO_4A	VCC I/O banka 4A (DDR3)

Reference komponent desky

Tato kapitola popisuje komponenty vývojové desky FPGA Cyclone VE, výrobní informace a prohlášení o shodě desky.

Součásti desky
Tabulka uvádí reference komponent a výrobní informace všech komponent na vývojové desce.

Tabulka 3–1. Reference komponent a informace o výrobě

Rada Odkaz	Komponent	Výrobce	Výrobní Číslo dílu	Výrobce Webmísto
U1	FPGA, Cyclone VE F896, 149,500 XNUMX LEs, bezolovnatý	Altera Corporation	5CEFA7F31I7N	www.altera.com
U13	Systém MAX V CPLD 5M2210 Ovladač	Altera Corporation	5M2210ZF256I5N	www.altera.com
U18	Vysokorychlostní USB periferní ovladač	Cypřiš	CY7C68013A	www.cypress.com
D1-D16, D18-D31,	Zelené LED diody	Společnost Lumex Inc.	SML-LXT0805GW-TR	www.lumex.com
D17	Červená LED	Společnost Lumex Inc.	SML-LXT0805IW-TR	www.lumex.com
D35	Modrá LED	Společnost Lumex Inc.	SML-LX0805USBC-TR	www.lumex.com
SW1 – SW4	Čtyřpolohové DIP přepínače	C&K Components/ ITT Industries	TDA04H0SB1	www.ittcannon.com
S1-S8	Tlačítka	Panasonic	EVQPAC07K	Www.panasonic.com
S5	Posuvný vypínač	E-spínač	EG2201A	www.e-switch.com
X1	Výchozí programovatelné hodiny LVDS 125M	Silicon Labs	570FAB000973DG	www.silabs.com
X3	100 MHz krystalový oscilátor, ±50 ppm, CMOS, 2.5V	Silicon Labs	510GBA100M000BAGx	www.silabs.com
X2	50 MHz krystalový oscilátor, ±50 ppm, CMOS, 2.5V	Silicon Labs	510GBA50M0000BAGx	www.silabs.com
J12	Zásuvkový úhlový konektor PCB WR-DSUB 9-pin	Wurth Elektronik	618009231121	www.we-online.com
U21	Most USB-UART	Silicon Labs	CP2104	www.silabs.com
J14	2×7pinový LCD zásuvkový pásek	Samtec	TSM-107-07-GD	www.samtec.com
	LCD 2×16 znaků, matice 5×8 bodů	Společnost Lumex Inc.	LCM-S01602DSR/C	www.lumex.com
U14, U15	Zařízení Ethernet PHY BASE-T	Marvell Semiconductor	88E1111-B2- CAA1C000	www.marvell.com
J8, J9	Konektory RJ-45, 10/100/1000 Mbps	Wurth Elektronik	7499111001A	www.we-online.com
J7	HSMC, vlastní verze vysokorychlostního socketu rodiny QSH-DP.	Samtec	ASP-122953-01	www.samtec.com
U20	Duální transceiver RS-232	Lineární technologie	LTC2803-1	www.linear.com

Tabulka 3–1. Reference komponent a informace o výrobě

Rada Odkaz	Komponent	Výrobce	Výrobní Číslo dílu	Výrobce Webmísto
U12	64 kb EEPROM	Mikročip	24AA64	www.microchip.com
J15, J16	2 x 8 ladicích hlaviček	Samtec	TSM-108-01-L-DV	www.samtec.com
U7, U8	16M × 16 × 8, 256 MB DDR3 SDRAM	Mikron	MT41J128M16	www.micron.com
U9	16M × 32 × 8, 512 MB LPDDR2 SDRAM	Mikron	MT42L128M32	www.micron.com
U11	1024K × 18bitová 18Mb synchronní SRAM	Integrated Silicon Solution, Inc.	IS61VPS102418A- 250TQL	www.issi.com
U10	512-Mb synchronní flash	Numonyx	PC28F512P30BF	www.numonyx.com
U35	16kanálový diferenciální 24bitový ADC	Lineární technologie	LTC2418CGN#PBF	www.linear.com

Prohlášení o shodě Číny s RoHS

Tabulka 3–2 uvádí seznam nebezpečných látek obsažených v soupravě.

Tabulka 3–2. Tabulka názvů nebezpečných látek a poznámky ke koncentraci (1), (2)

Část Jméno	Vést (Pb)	Kadmium (CD)	Šestnáctkově Chrom (Cr6+)	Rtuť (Hg)	Polybromované bifenyly (PBB)	Polybromované difenylethery (PBDE)
Vývojová deska Cyclone VE	X*	0	0	0	0	0
Napájení 15V	0	0	0	0	0	0
USB kabel typu AB	0	0	0	0	0	0
Uživatelská příručka	0	0	0	0	0	0

Poznámky k tabulce 3–2:

1. 0 znamená, že koncentrace nebezpečné látky ve všech homogenních materiálech v dílech je pod příslušnou prahovou hodnotou normy SJ/T11363-2006.
2. X* označuje, že koncentrace nebezpečné látky alespoň jednoho ze všech homogenních materiálů v dílech je nad příslušnou prahovou hodnotou normy SJ/T11363-2006, ale je vyňata ze směrnice EU RoHS.

Upozornění na shodu CE EMI
Tato vývojová sada je dodávána v souladu s příslušnými normami nařízenými směrnicí 2004/108/ES. Vzhledem k povaze programovatelných logických zařízení je možné, aby uživatel upravil sadu takovým způsobem, aby generoval elektromagnetické rušení (EMI), které překračuje limity stanovené pro toto zařízení. Za jakékoli EMI způsobené v důsledku úprav dodaného materiálu odpovídá uživatel.

Další informace

Tato kapitola poskytuje další informace o dokumentu a Altera.

Historie revizí desky
V následující tabulce jsou uvedeny verze všech verzí vývojové desky Cyclone VE FPGA.

Uvolnění Datum	Verze	Popis
březen 2013	Výroba křemíku	■ Nová revize desky. Číslo dílu nového zařízení — 5CEFA7F31I7N. ■ Deska prošla testem shody CE.
listopadu 2012	Technický křemík	Počáteční vydání.

Historie revizí dokumentu
Následující tabulka uvádí historii revizí tohoto dokumentu.

Datum	Verze	Změny
srpna 2017	1.4	Opravené umístění desky pro Clock Output SMA Connector in "Nadview z Funkce vývojové desky Cyclone VE FPGA” na straně 2–2.
ledna 2017	1.3	Opravené číslo pinu ENETA_RX_DV Tabulka 2–20 na straně 2–25.
září 2015	1.2	■ Přidán odkaz na Altera Design Store in „Systémový ovladač MAX V CPLD 5M2210“ zapnuto strana 2–5. ■ Opravený štítek zařízení v Obrázek 2–5 na straně 2–15.
březen 2013	1.1	■ Upraveno číslo dílu zařízení FPGA pro produkční křemíkové vydání. ■ Přidána část o “Upozornění na shodu CE EMI” na straně 3–2.
listopadu 2012	1.0	Počáteční vydání.

Typografické konvence
Následující tabulka ukazuje typografické konvence, které tento dokument používá.

Vizuální Tágo	Význam
Tučné písmo s počátečním kapitálem Dopisy	Uveďte názvy příkazů, názvy dialogových oken, možnosti dialogových oken a další popisky GUI. Napřample, Uložit jako dialogové okno. U prvků GUI se velká písmena shodují s GUI.
tučně typ	Označuje názvy adresářů, názvy projektů, názvy diskových jednotek, file jména, file přípony názvů, názvy softwarových nástrojů a štítky GUI. Napřample, \qdesigny adresář, D: řídit a chiptrip.gdf file.
Kurzíva s počátečními velkými písmeny	Uveďte názvy dokumentů. Napřample, Stratix IV Design Směrnice.

Vývojová deska Cyclone VE FPGA

Referenční příručka

srpna 2017 Altera Corporation

Dokumenty / zdroje

Vývojová deska ALTERA Cyclone VE FPGA [pdfUživatelská příručka Cyclone VE FPGA Development Board, Cyclone, VE FPGA Development Board, FPGA Development Board, Development Board, Board

Reference

• Uživatelská příručka