ALTERA Cyclone VE FPGA þróunarráð
Upplýsingar um vöru
Tæknilýsing
- FPGA gerð: Cyclone VE FPGA (5CEFA7F31I7N)
- FPGA pakki: 896 pinna FineLine BGA (FBGA)
- Stjórnandi: Flash fast passive parallel (FPP) stillingar
- CPLD líkan: MAX II CPLD (EPM240M100I5N)
- CPLD pakki: 100 pinna FBGA
- Forritanleg klukkugenerator fyrir FPGA viðmiðunarklukkuinntak
- 50-MHz einenda oscillator fyrir FPGA og MAX V CPLD klukkuinntak
- 100 MHz sveiflur með einum enda fyrir MAX V CPLD stillingar klukkuinntak
- SMA inntak (LVDS)
- Minni:
- Tvö 256 Mbæti (MB) DDR3 SDRAM tæki með 16 bita gagnastrætó
- Eitt 18 Mbit (Mb) SSRAM
- Eitt 512 Mb samstillt flass
- Eitt 512 MB LPDDR2 SDRAM með 32 bita gagnarútu (aðeins 16 bita gagnastrætó er notað á þessu borði)
- Eitt 64-Kb I2C raðnúmer rafrænt PROM (EEPROM)
- Vélrænt: 6.5 x 4.5 borð
Notkunarleiðbeiningar fyrir vöru
Kafli 1: Lokiðview
Almenn lýsing
Cyclone VE FPGA þróunarborðið er hannað til að veita háþróaða hönnunarmöguleika með eiginleikum eins og endurstillingu að hluta. Það býður upp á hraðari notkun, minni orkunotkun og hraðari tíma á markað miðað við fyrri FPGA fjölskyldur.
Gagnlegar hlekkir
Nánari upplýsingar um eftirfarandi efni er að finna í viðkomandi skjölum:
- Cyclone V tækjafjölskylda: Cyclone V tæki handbók
- HSMC forskrift: Forskrift um háhraða millihæð kort (HSMC).
Kafli 2: Stjórnarhlutir
Blokkir stjórnarhluta
Þróunarborðið er með eftirfarandi helstu íhlutablokkum:
- Einn Cyclone VE FPGA (5CEFA7F31I7N) í 896 pinna FineLine BGA (FBGA)
- Stjórnandi: Flash fast passive parallel (FPP) stillingar
- MAX II CPLD (EPM240M100I5N) í 100 pinna FBGA pakka
- Forritanleg klukkugenerator fyrir FPGA viðmiðunarklukkuinntak
- 50-MHz einenda oscillator fyrir FPGA og MAX V CPLD klukkuinntak
- 100 MHz sveiflur með einum enda fyrir MAX V CPLD stillingar klukkuinntak
- SMA inntak (LVDS)
- Minni:
- Tvö 256 Mbæti (MB) DDR3 SDRAM tæki með 16 bita gagnastrætó
- Eitt 18 Mbit (Mb) SSRAM
- Eitt 512 Mb samstillt flass
- Eitt 512 MB LPDDR2 SDRAM með 32 bita gagnarútu (aðeins 16 bita gagnastrætó er notað á þessu borði)
- Eitt 64-Kb I2C raðnúmer rafrænt PROM (EEPROM)
Vélrænn
Þróunarborðið er 6.5 x 4.5 tommur að stærð.
Kafli 3: Tilvísun stjórnarþátta
Þessi hluti veitir nákvæmar upplýsingar um hvern borðhluta og virkni hans. Vinsamlegast skoðaðu tilvísunarhandbók Cyclone VE FPGA Development Board fyrir frekari upplýsingar.
Algengar spurningar
Sp.: Hvar get ég fundið nýjustu HSMC-tækin sem til eru?
A: Til að sjá lista yfir nýjustu HSMC-tækin sem til eru eða til að hlaða niður afriti af HSMC forskriftinni, sjáðu þróunarráðsdótturkortasíðu Altera websíða.
Sp.: Hvað eru advantages af Cyclone VE FPGA Development Board?
A: Cyclone VE FPGA þróunarráðið býður upp á hönnunarframfarir og nýjungar, svo sem endurstillingar að hluta, sem tryggja hraðari notkun, minni orkunotkun og hraðari tíma á markað miðað við fyrri FPGA fjölskyldur.
Sp.: Hvar get ég fundið frekari upplýsingar um Cyclone V tækjafjölskylduna?
A: Nánari upplýsingar um Cyclone V tækjafjölskylduna er að finna í Cyclone V tækjahandbókinni.
Sp.: Hver er stærð þróunarborðsins?
A: Þróunarborðið er 6.5 x 4.5 tommur að stærð.
101 Nýsköpunardrif
San Jose, CA 95134
www.altera.com
MNL-01075-1.4
© 2017 Altera Corporation. Allur réttur áskilinn. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS og STRATIX orð og lógó eru vörumerki Altera Corporation og skráð hjá US Patent and Trademark Office og í öðrum löndum. Öll önnur orð og lógó sem auðkennd eru sem vörumerki eða þjónustumerki eru eign viðkomandi eigenda eins og lýst er á www.altera.com/common/legal.html. Altera ábyrgist frammistöðu á hálfleiðaravörum sínum í samræmi við gildandi forskriftir í samræmi við staðlaða ábyrgð Altera, en áskilur sér rétt til að gera breytingar á hvaða vörum og þjónustu sem er hvenær sem er án fyrirvara. Altera tekur enga ábyrgð eða ábyrgð sem stafar af notkun eða notkun á neinum upplýsingum, vöru eða þjónustu sem lýst er hér nema sérstaklega hafi verið samþykkt skriflega af Altera. Viðskiptavinum Altera er bent á að fá nýjustu útgáfuna af forskriftum tækisins áður en þeir treysta á birtar upplýsingar og áður en þeir panta vörur eða þjónustu.
ágúst 2017 Altera Corporation Cyclone VE FPGA þróunarráð
Tilvísunarhandbók
Þetta skjal lýsir vélbúnaðareiginleikum Cyclone® VE FPGA þróunarspjaldsins, þar á meðal nákvæmar upplýsingar um pin-out og íhluti sem þarf til að búa til sérsniðna FPGA hönnun sem tengist öllum íhlutum borðsins.
Yfirview
Almenn lýsing
Cyclone VE FPGA þróunarborðið býður upp á vélbúnaðarvettvang til að þróa og búa til frumgerð af kraftmikilli, afkastamikilli og rökfræðilegri hönnun með því að nota Altera's Cyclone VE FPGA. Stjórnin býður upp á mikið úrval af jaðarbúnaði og minnisviðmótum til að auðvelda þróun Cyclone VE FPGA hönnunar. Eitt háhraða millihæðskort (HSMC) tengi er fáanlegt til að bæta við viðbótarvirkni í gegnum margs konar HSMC sem fáanleg eru frá Altera® og ýmsum samstarfsaðilum.
- Til að sjá lista yfir nýjustu HSMC sem til eru eða til að hlaða niður afriti af HSMC forskriftinni skaltu skoða síðu Development Board Daughtercards á Altera websíða.
Hönnunarframfarir og nýjungar, svo sem endurstillingar að hluta, tryggja að hönnun sem innleidd er í Cyclone VE FPGAs virki hraðar, með minna afli og hafi hraðari tíma á markað en fyrri FPGA fjölskyldur. - Nánari upplýsingar um eftirfarandi efni er að finna í viðkomandi skjölum:
- Cyclone V tækjafjölskyldu, sjáðu Cyclone V tækjahandbókina.
- HSMC forskrift, sjá háhraða millihæð kort (HSMC) forskrift.
Blokkir stjórnarhluta
Þróunarborðið er með eftirfarandi helstu íhlutablokkum:
- Einn Cyclone VE FPGA (5CEFA7F31I7N) í 896 pinna FineLine BGA (FBGA) pakka
- 149,500 LEs
- 56,480 aðlögunarrökfræðieiningar (ALMs)
- 6,860 Kbit (Kb) M10K og 836 Kb MLAB minni
- Sjö hlutafasa læstar lykkjur (PLL)
- 312 18×18 bita margfaldarar
- 480 almennt inntak/úttak (GPIO)
- 1.1-V kjarna binditage
- FPGA stillingarrásir
- Active Serial (AS) x1 eða AS x4 stillingar (EPCQ256SI16N)
- MAX® V CPLD (5M2210ZF256I5N) í 256 pinna FBGA pakka sem kerfisstýring
- Flash fast passive parallel (FPP) stillingar
- MAX II CPLD (EPM240M100I5N) í 100 pinna FBGA pakka sem hluti af innbyggða USB-BlasterTM II til notkunar með Quartus® II forritara
- Klukkurásir
- Forritanleg klukkugenerator fyrir FPGA viðmiðunarklukkuinntak
- 50-MHz einenda oscillator fyrir FPGA og MAX V CPLD klukkuinntak
- 100 MHz sveiflur með einum enda fyrir MAX V CPLD stillingar klukkuinntak
- SMA inntak (LVDS)
- Minni
- Tvö 256 Mbæti (MB) DDR3 SDRAM tæki með 16 bita gagnastrætó
- Eitt 18 Mbit (Mb) SSRAM
- Eitt 512 Mb samstillt flass
- Eitt 512 MB LPDDR2 SDRAM með 32 bita gagnarútu (aðeins 16 bita gagnastrætó er notað á þessu borði)
- Eitt 64-Kb I2C raðnúmer rafrænt PROM (EEPROM)
- Almennt inntak/úttak notenda
- LED og skjáir
- Fjögur notendaljós
- Ein stillingarhleðsla LED
- Ein stilling gerð LED
- Ein villu LED
- Þrjár stillingar valdar LED
- Fjögur innbyggð USB-Blaster II stöðuljós
- Þrjár HSMC tengi LED
- Tíu Ethernet LED
- Tvö UART gögn senda og taka á móti LED
- Tvö USB-UART tengi TX / RX LED
- Eitt kveikt á LED
- Einn tveggja lína LCD skjár
- Ýttu á hnappa
- Einn CPU endurstillingarhnappur
- Einn MAX V endurstillingarhnappur
- Þrýstihnappur fyrir einn forritsval
- Einn forritsstillingarhnappur
- Fjórir almennir notendahnappar
- DIP rofar
- Fjórir MAX V CPLD kerfisstýringarrofar
- Tveir JTAG DIP rofar fyrir keðjustýringu
- Einn viftustýring DIP rofi
- Fjórir almennir DIP rofar fyrir notendur
- Aflgjafi
14–20-V (fartölva) DC inntak - Vélrænn
6.5" x 4.5" borð
Þróunarráð blokkarmynd
Mynd 1–1 sýnir kubbamynd af Cyclone VE FPGA þróunarborðinu.
Afgreiðsla stjórnar
Við meðhöndlun borðsins er mikilvægt að fylgjast með eftirfarandi varúðarráðstöfunum við truflanir:
varúð
Án viðeigandi andstæðingur-truflanir meðhöndlun getur borðið skemmst. Notaðu því varúðarráðstafanir gegn truflanir þegar þú snertir borðið.
Hlutir í stjórn
Þessi kafli kynnir helstu þættina á Cyclone VE FPGA þróunarborðinu. Mynd 2–1 sýnir staðsetningu íhlutanna og tafla 2–1 gefur stutta lýsingu á öllum eiginleikum töflunnar.
Fullt sett af skýringarmyndum, gagnagrunni fyrir líkamlegt skipulag og GERBER files fyrir þróunarborðið eru í Cyclone VE FPGA þróunarbúnaðarskjalaskránni.
Fyrir upplýsingar um að kveikja á töflunni og setja upp sýnikennsluhugbúnaðinn, sjáðu Cyclone VE FPGA Development Kit User Guide.
Þessi kafli samanstendur af eftirfarandi hlutum:
- „Borð yfirview”
- „Valið tæki: Cyclone VE FPGA“ á blaðsíðu 2–4
- „MAX V CPLD 5M2210 Kerfisstýring“ á blaðsíðu 2–5
- „FPGA stillingar“ á blaðsíðu 2–10
- „Clock Circuitry“ á blaðsíðu 2–18
- „Almennt inntak/úttak notanda“ á blaðsíðu 2–20
- „Íhlutir og tengi“ á blaðsíðu 2–24
- „Minni“ á blaðsíðu 2–32
- „Aflgjafi“ á blaðsíðu 2–41
Stjórn yfirview
Þessi hluti veitir yfirview af Cyclone VE FPGA þróunarspjaldinu, þar á meðal töflumynd með athugasemdum og lýsingum á íhlutum. Mynd 2–1 sýnir yfirview af eiginleikum borðsins.
Tafla 2–1 lýsir íhlutunum og skráir samsvarandi tilvísanir á borð.
Tafla 2–1. Stjórnarhlutir (1. hluti af 3)
| Stjórn Tilvísun | Tegund | Lýsing |
| Valið Tæki | ||
| U1 | FPGA | Cyclone VE FPGA, 5CEFA7F31I7N, 896-pinna FBGA. |
| U13 | CPLD | MAX V CPLD, 5M2210ZF256I5N, 256 pinna FBGA. |
| Stillingar, Staða, og Uppsetning Elements | ||
| J4 | JTAG keðjuhaus | Veitir aðgang að JTAG keðja og slökkva á innbyggða USB-Blaster II þegar ytri USB-Blaster snúru er notað. |
| SW2 | JTAG keðjustýringu DIP rofi | Fjarlægðu eða taktu tæki með í virka JTAG keðju. |
| J10 | USB gerð-B tengi | USB tengi fyrir FPGA forritun og villuleit í gegnum innbyggða USB-Blaster II JTAG með USB-snúru af gerð B. |
Tafla 2–1. Stjórnarhlutir (2. hluti af 3)
| Stjórn Tilvísun | Tegund | Lýsing |
|
SW3 |
Stjórnarstillingar DIP rofi |
Stjórnar MAX V CPLD 5M2210 kerfisstýringaraðgerðum eins og klukkuvirkjun, SMA klukkuinntaksstýringu og hvaða mynd á að hlaða úr flassminni við ræsingu. |
| SW1 | MSEL DIP rofi | Stýrir uppsetningarkerfinu á borðinu. MSEL pinnar 0, 1, 2 og 4 tengjast DIP rofanum á meðan MSEL pinnar 3 tengjast jörðu. |
| S2 | Þrýstihnappur fyrir val á forriti | Skiptir um ljósdíóða forritsvalsins, sem velur forritsmyndina sem hleður úr flassminni yfir í FPGA. |
| S1 | Þrýstihnappur fyrir stillingar forrits | Hlaða mynd úr flassminni í FGPA byggt á stillingum forritsins, veldu LED. |
| D19 | Stillingar lokið LED | Kveikir þegar FPGA er stillt. |
| D18 | Hlaða LED | Kveikir þegar MAX V CPLD 5M2210 kerfisstýringin er að stilla FPGA virkan. |
| D17 | Villu LED | Kveikir þegar FPGA stillingar úr flassminni mistekst. |
| D35 | Power LED | Lýsir þegar 5.0-V afl er til staðar. |
|
D25 ~ D27 |
Forrita val LED |
Kveikir til að sýna LED röðina sem ákvarðar hvaða mynd úr flassminni hleðst á FPGA þegar þú ýtir á forritavalshnappinn. Sjá töflu 2–6 fyrir LED stillingar. |
| D1 ~ D10 | Ethernet LED | Kveikir til að sýna tengingarhraða auk þess að senda eða taka á móti virkni. |
| D20, D21 | HSMC tengi LED | Þú getur stillt þessar LED til að gefa til kynna sendingar eða móttöku virkni. |
| D22 | HSMC tengi til staðar LED | Lýsir þegar dótturkort er tengt við HSMC tengið. |
| D15, D16 | USB-UART LED | Kveikir þegar USB-UART sendir og móttakari eru í notkun. |
| D23, D24 | Serial UART LED | Lýsir þegar UART sendir og móttakari eru í notkun. |
| Klukka Hringrás | ||
|
X1 |
Forritanleg oscillator |
Forritanleg oscillator með sjálfgefna tíðni 125 MHz. Tíðnin er forritanleg með því að nota klukkustýringarviðmótið sem keyrir á MAX V CPLD 5M2210 kerfisstýringunni. |
| U4 | 50-MHz oscillator | 50.000 MHz kristalsveifla fyrir almenna rökfræði. |
| X3 | 100-MHz oscillator | 100.000 MHz kristalsveifla fyrir MAX V CPLD 5M2210 kerfisstýringu. |
| J2, J3 | Klukkuinntak SMA tengi | Keyrðu LVDS-samhæfðar klukkuinntak inn í biðminni fyrir klukkumultiplexer. |
| J4 | Klukkuútgangur SMA tengi | Keyrðu út 2.5-V CMOS klukkuúttak frá FPGA. |
| Almennt Notandi Inntak/úttak | ||
| D28 ~ D31 | Notendaljós | Fjögur notendaljós. Lýsir þegar ekið er lágt. |
| SW3 | Notanda DIP rofi | Quad notandi DIP rofar. Þegar kveikt er á rofanum er rökfræðilegt 0 valið. |
| S4 | CPU endurstillingarhnappur | Endurstilltu FPGA rökfræðina. |
| S3 | MAX V endurstillingarhnappur | Endurstilltu MAX V CPLD 5M2210 kerfisstýringuna. |
| S5 ~ S8 | Almennir notendahnappar | Fjórir notendahnappar. Ekið lágt þegar ýtt er á. |
| Minni Tæki | ||
| U7, U8 | DDR3 x32 minni | Tvö 256 MB DDR3 SDRAM með 16 bita gagnastrætó. |
| U9 | LPDDR2 x 16 minni | 512-MB LPDDR 2 SDRAM með 32-bita strætó, aðeins 16-bita strætó er notað á þessu borði. |
Tafla 2–1. Stjórnarhlutir (3. hluti af 3)
| Stjórn Tilvísun | Tegund | Lýsing |
| U10 | Flash x16 minni | 512-Mb samstillt flasstæki með 16 bita gagnastút fyrir óstöðugt minni. |
| U11 | SSRAM x16 minni | 18-Mb staðlað samstillt vinnsluminni með 12-bita gagnastút og 4-bita jöfnuði. |
| U12 | EEPROM | 64-Mb I2C serial EEPROM. |
| Samskipti Hafnir | ||
| J1 | HSMC tengi | Veitir 84 CMOS eða 17 LVDS rásir samkvæmt HSMC forskrift. |
|
J11 |
Gigabit Ethernet port |
RJ-45 tengi sem veitir 10/100/1000 Ethernet tengingu í gegnum Marvell 88E1111 PHY og FPGA byggt Altera Triple Speed Ethernet MegaCore aðgerð í RGMII ham. |
| J12 | Serial UART tengi | DSUB 9-pinna tengi með RS-232 senditæki til að útfæra RS-232 raðnúmer UART rás. |
| J13 | USB-UART tengi | USB tengi með USB-til-UART brú fyrir UART raðviðmót. |
| J15, J16 | Villuleita hausa | Tveir 2×8 hausar fyrir villuleit. |
| Myndband og Skjár Hafnir | ||
| J14 | Character LCD | Tengi sem tengist meðfylgjandi 16 stafa × 2 lína LCD einingu ásamt tveimur stöðvum. |
| Kraftur Framboð | ||
| J17 | DC inntakstengi | Tekur við 14–20V DC aflgjafa. |
| SW5 | Aflrofi | Skiptu yfir á að kveikja eða slökkva á töflunni þegar rafmagn kemur frá DC inntakstengi. |
Valið tæki: Cyclone VE FPGA
Cyclone VE FPGA þróunarborðið er með Cyclone VE FPGA 5CEFA7F31I7N tæki (U1) í 896 pinna FBGA pakka.
Nánari upplýsingar um Cyclone V tækjafjölskyldu er að finna í Cyclone V tækjahandbókinni.
Tafla 2–2 lýsir eiginleikum Cyclone VE FPGA 5CEFA7F31I7N tækisins.
Tafla 2–2. Cyclone VE FPGA eiginleikar
| ALM | Jafngildi The | M10K vinnsluminni Blokkir | Heildarvinnsluminni (Kbits) | 18-bita × 18-bita Margfaldarar | PLLs | Pakki Tegund |
| 56,480 | 149,500 | 6,860 | 836 | 312 | 7 | 896 pinna FBGA |
I/O auðlindir
Cyclone VE FPGA 5CEFA7F31I7N tækið hefur samtals 480 notenda inn/út. Tafla 2–3 sýnir Cyclone VE FPGA I/O pinnafjölda og notkun eftir aðgerðum á borðinu.
Tafla 2–3. Cyclone VE FPGA I/O Pin Count
| Virka | I/O Standard | I/O Telja | Sérstök Pinnar |
| DDR3 | 1.5-V SSTL | 71 | Einn mismunadrif x4 DQS pinna |
| LPDDR2 | 1.2-V HSUL | 37 | Einn mismunadrif x2 DQS pinna |
| Flash, SSRAM, EEPROM og MAX V
FSM strætó |
2.5-V CMOS, 3.3-V LVCMOS | 69 | — |
| HSMC tengi | 2.5-V CMOS + LVDS | 79 | 17 LVDS, I2C |
| Gigabit Ethernet port | 2.5-V CMOS | 42 | — |
| Innbyggður USB-Blaster II | 2.5-V CMOS | 20 | — |
| Villuleita haus | 1.5-V, 2.5-V | 20 | — |
| UART | 3.3-V LVTTL | 4 | — |
| USB-UART | 2.5-V CMOS | 12 | — |
| Ýttu á hnappa | 2.5-V CMOS | 5 | Einn DEV_CLRn pinna |
| DIP rofar | 2.5-V CMOS | 4 | — |
| Character LCD | 2.5-V CMOS | 11 | — |
| LED | 2.5-V CMOS | 9 | — |
| Klukka eða Oscillators | 2.5-V CMOS + LVDS | 12 | Einn klukkuút pinna |
| Samtals I/O Notað: | 395 | ||
MAX V CPLD 5M2210 Kerfisstýring
Stjórnin notar 5M2210 kerfisstýringuna, Altera MAX V CPLD, í eftirfarandi tilgangi:
- FPGA stillingar frá flash
- Aflsmæling
- Stýri- og stöðuskrár fyrir uppfærslu fjarkerfis
Mynd 2–2 sýnir virkni MAX V CPLD 5M2210 kerfisstýringarinnar og ytri hringrásartengingar sem blokkarmynd.\
Mynd 2–2. MAX V CPLD 5M2210 kerfisstýringarblokkmynd
Tafla 2–4 sýnir I/O merki sem eru til staðar á MAX V CPLD 5M2210 kerfisstýringunni. Merkjanöfnin og aðgerðir eru miðaðar við MAX V tækið.
Þú getur sótt fyrrverandiampLe hönnun með pinnastaðsetningum og verkefnum unnin samkvæmt eftirfarandi töflu frá Altera Design Store. Í Cyclone VE FPGA þróunarsettinu, undir hönnun Examples, smelltu á Cyclone VE FPGA Development Kit Baseline Pinout.
Tafla 2–4. MAX V CPLD 5M2210 kerfisstýringartæki Pin-Out (Hluti 1 af 5)
| Stjórn Tilvísun (U13) | Teikning Merki Nafn | I/O Standard | Lýsing |
| N4 | 5M2210_JTAG_TMS | 3.3-v | MAX VJTAG TMS |
| E9 | CLK50_EN | 2.5-v | 50 MHz oscillator virkja |
| H12 | CLK_CONFIG | 2.5-v | 100 MHz stillingar klukkuinntak |
| A15 | CLK_VIRKJA | 2.5-v | DIP rofi fyrir klukku oscillator virkja |
| A13 | CLK_SEL | 2.5-v | DIP rofi fyrir val á klukku—SMA eða oscillator |
| J12 | CLKIN_50_MAXV | 2.5-v | 50 MHz klukkuinntak |
| D9 | CLOCK_SCL | 2.5-v | Forritanleg oscillator I2C klukka |
| C9 | CLOCK_SDA | 2.5-v | Forritanleg oscillator I2C gögn |
| D10 | CPU_RESETN | 2.5-v | FPGA endurstillingarhnappur |
| P12 | EXTRA_SIG0 | 2.5-v | Innbyggt USB-Blaster II tengi. Frátekið til notkunar í framtíðinni |
| T13 | EXTRA_SIG1 | 2.5-v | Innbyggt USB-Blaster II tengi. Frátekið til notkunar í framtíðinni |
| T15 | EXTRA_SIG2 | 2.5-v | Innbyggt USB-Blaster II tengi. Frátekið til notkunar í framtíðinni |
| A2 | FACTORY_LOAD | 2.5-v | DIP rofi til að hlaða verksmiðju eða notendahönnun við ræsingu |
Tafla 2–4. MAX V CPLD 5M2210 kerfisstýringartæki Pin-Out (Hluti 2 af 5)
| Stjórn Tilvísun (U13) | Teikning Merki Nafn | I/O Standard | Lýsing |
| R14 | FACTORY_REQUEST | 2.5-v | Innbyggð USB-Blaster II beiðni um að senda FACTORY skipun |
| N12 | FACTORY_STATUS | 2.5-v | Embedded USB-Blaster II FACTORY stjórn staða |
| C8 | FAN_FORCE_ON | 2.5-v | DIP rofi til að kveikja eða slökkva á viftunni |
| N7 | FLASH_ADVN | 2.5-v | Heimilisfang flassminni FSM strætó gilt |
| R5 | FLASH_CEN | 2.5-v | FSM strætó glampi minni flís virkja |
| R6 | FLASH_CLK | 2.5-v | FSM strætó flash minni klukka |
| M6 | FLASH_OEN | 2.5-v | FSM strætó flassminni framleiðsla virkja |
| T5 | FLASH_RDYBSYN | 2.5-v | FSM strætó flassminni tilbúið |
| P7 | FLASH_RESETN | 2.5-v | FSM strætó flassminni endurstillt |
| N6 | FLASH_WEN | 2.5-v | FSM strætó flassminni skrifa virkt |
| K1 | FPGA_CONF_DONE | 3.3-v | FPGA stillingar lokið LED |
| D3 | FPGA_CONFIG_D0 | 3.3-v | FPGA stillingargögn |
| C2 | FPGA_CONFIG_D1 | 3.3-v | FPGA stillingargögn |
| C3 | FPGA_CONFIG_D2 | 3.3-v | FPGA stillingargögn |
| E3 | FPGA_CONFIG_D3 | 3.3-v | FPGA stillingargögn |
| D2 | FPGA_CONFIG_D4 | 3.3-v | FPGA stillingargögn |
| E4 | FPGA_CONFIG_D5 | 3.3-v | FPGA stillingargögn |
| D1 | FPGA_CONFIG_D6 | 3.3-v | FPGA stillingargögn |
| E5 | FPGA_CONFIG_D7 | 3.3-v | FPGA stillingargögn |
| F3 | FPGA_CONFIG_D8 | 3.3-v | FPGA stillingargögn |
| E1 | FPGA_CONFIG_D9 | 3.3-v | FPGA stillingargögn |
| F4 | FPGA_CONFIG_D10 | 3.3-v | FPGA stillingargögn |
| F2 | FPGA_CONFIG_D11 | 3.3-v | FPGA stillingargögn |
| F1 | FPGA_CONFIG_D12 | 3.3-v | FPGA stillingargögn |
| F6 | FPGA_CONFIG_D13 | 3.3-v | FPGA stillingargögn |
| G2 | FPGA_CONFIG_D14 | 3.3-v | FPGA stillingargögn |
| G3 | FPGA_CONFIG_D15 | 3.3-v | FPGA stillingargögn |
| K4 | FPGA_MAX_DCLK | 3.3-v | FPGA stillingarklukka |
| J3 | FPGA_DCLK | 3.3-v | FPGA stillingarklukka |
| N1 | FPGA_NCONFIG | 3.3-v | FPGA stilling virk |
| J4 | FPGA_NSTATUS | 3.3-v | FPGA stillingar tilbúnar |
| H1 | FPGA_PR_DONE | 3.3-v | FPGA að hluta endurstillingu lokið |
| P2 | FPGA_PR_ERROR | 3.3-v | FPGA endurstillingarvilla að hluta |
| E2 | FPGA_PR_READY | 3.3-v | FPGA endurstilling að hluta tilbúin |
| F5 | FPGA_PR_REQUEST | 3.3-v | Beiðni um endurstillingu að hluta til FPGA |
| L5 | FPGA_MAX_NCS | 3.3-v | FPGA stillingar flís velja |
| E14 | FSM_A1 | 2.5-v | FSM heimilisfang strætó |
| C14 | FSM_A2 | 2.5-v | FSM heimilisfang strætó |
Tafla 2–4. MAX V CPLD 5M2210 kerfisstýringartæki Pin-Out (Hluti 3 af 5)
| Stjórn Tilvísun (U13) | Teikning Merki Nafn | I/O Standard | Lýsing |
| C15 | FSM_A3 | 2.5-v | FSM heimilisfang strætó |
| E13 | FSM_A4 | 2.5-v | FSM heimilisfang strætó |
| E12 | FSM_A5 | 2.5-v | FSM heimilisfang strætó |
| D15 | FSM_A6 | 2.5-v | FSM heimilisfang strætó |
| F14 | FSM_A7 | 2.5-v | FSM heimilisfang strætó |
| D16 | FSM_A8 | 2.5-v | FSM heimilisfang strætó |
| F13 | FSM_A9 | 2.5-v | FSM heimilisfang strætó |
| E15 | FSM_A10 | 2.5-v | FSM heimilisfang strætó |
| E16 | FSM_A11 | 2.5-v | FSM heimilisfang strætó |
| F15 | FSM_A12 | 2.5-v | FSM heimilisfang strætó |
| G14 | FSM_A13 | 2.5-v | FSM heimilisfang strætó |
| F16 | FSM_A14 | 2.5-v | FSM heimilisfang strætó |
| G13 | FSM_A15 | 2.5-v | FSM heimilisfang strætó |
| G15 | FSM_A16 | 2.5-v | FSM heimilisfang strætó |
| G12 | FSM_A17 | 2.5-v | FSM heimilisfang strætó |
| G16 | FSM_A18 | 2.5-v | FSM heimilisfang strætó |
| H14 | FSM_A19 | 2.5-v | FSM heimilisfang strætó |
| H20 | FSM_A20 | 2.5-v | FSM heimilisfang strætó |
| H13 | FSM_A21 | 2.5-v | FSM heimilisfang strætó |
| H16 | FSM_A22 | 2.5-v | FSM heimilisfang strætó |
| J13 | FSM_A23 | 2.5-v | FSM heimilisfang strætó |
| J16 | FSM_A24 | 2.5-v | FSM heimilisfang strætó |
| T2 | FSM_A25 | 2.5-v | FSM heimilisfang strætó |
| P5 | FSM_A26 | 2.5-v | FSM heimilisfang strætó |
| J14 | FSM_D0 | 2.5-v | FSM gagnastrætó |
| J15 | FSM_D1 | 2.5-v | FSM gagnastrætó |
| K16 | FSM_D2 | 2.5-v | FSM gagnastrætó |
| K13 | FSM_D3 | 2.5-v | FSM gagnastrætó |
| K15 | FSM_D4 | 2.5-v | FSM gagnastrætó |
| K14 | FSM_D5 | 2.5-v | FSM gagnastrætó |
| L16 | FSM_D6 | 2.5-v | FSM gagnastrætó |
| L11 | FSM_D7 | 2.5-v | FSM gagnastrætó |
| L15 | FSM_D8 | 2.5-v | FSM gagnastrætó |
| L12 | FSM_D9 | 2.5-v | FSM gagnastrætó |
| M16 | FSM_D10 | 2.5-v | FSM gagnastrætó |
| L13 | FSM_D11 | 2.5-v | FSM gagnastrætó |
| M15 | FSM_D12 | 2.5-v | FSM gagnastrætó |
| L14 | FSM_D13 | 2.5-v | FSM gagnastrætó |
| N16 | FSM_D14 | 2.5-v | FSM gagnastrætó |
Tafla 2–4. MAX V CPLD 5M2210 kerfisstýringartæki Pin-Out (Hluti 4 af 5)
| Stjórn Tilvísun (U13) | Teikning Merki Nafn | I/O Standard | Lýsing |
| M13 | FSM_D15 | 2.5-v | FSM gagnastrætó |
| B8 | HSMA_PRSNTN | 2.5-v | HSMC tengi til staðar |
| L6 | JTAG_5M2210_TDI | 3.3-v | MAX V CPLD JTAG keðjugögn í |
| M5 | JTAG_5M2210_TDO | 3.3-v | MAX V CPLD JTAG keðja gögn út |
| P3 | JTAG_TKK | 3.3-v | JTAG keðjuklukka |
| P11 | M570_CLOCK | 2.5-v | 25-MHz klukka í innbyggða USB-Blaster II til að senda FACTORY skipun |
| M1 | M570_JTAG_EN | 3.3-v | Lítið merki til að slökkva á innbyggða USB-Blaster II |
| P10 | MAX5_BEN0 | 2.5-v | FSM strætó MAX V bæti virkja 0 |
| R11 | MAX5_BEN1 | 2.5-v | FSM strætó MAX V bæti virkja 1 |
| T12 | MAX5_BEN2 | 2.5-v | FSM strætó MAX V bæti virkja 2 |
| N11 | MAX5_BEN3 | 2.5-v | FSM strætó MAX V bæti virkja 3 |
| T11 | MAX5_CLK | 2.5-v | FSM strætó MAX V klukka |
| R10 | MAX5_CSN | 2.5-v | FSM strætó MAX V flís val |
| M10 | MAX5_OEN | 2.5-v | FSM bus MAX V framleiðsla virkja |
| N10 | MAX5_WEN | 2.5-v | FSM strætó MAX V skrifa virkja |
| E11 | MAX_CONF_DONEN | 2.5-v | Innbyggð USB-Blaster II stilling gerð LED |
| A4 | MAX_ERROR | 2.5-v | FPGA stillingarvillu LED |
| A6 | MAX_LOAD | 2.5-v | FPGA stillingar virkur LED |
| M9 | MAX_RESETN | 2.5-v | MAX V endurstillingarhnappur |
| B7 | OFHITT | 2.5-v | Kveikt á aðdáandi hitastigsskjás |
| D12 | PGM_CONFIG | 2.5-v | Hladdu flassminnismyndinni sem auðkennd er með PGM LED ljósunum |
| B14 | PGM_LED0 | 2.5-v | Flash minni PGM valvísir 0 |
| C13 | PGM_LED1 | 2.5-v | Flash minni PGM valvísir 1 |
| B16 | PGM_LED2 | 2.5-v | Flash minni PGM valvísir 2 |
| B13 | PGM_SEL | 2.5-v | Skiptir um PGM_LED[2:0] LED röð |
| H4 | PSAS_CSn | 3.3-v | AS stillingar flís velja |
| G1 | PSAS_DCLK | 3.3-v | AS stillingarklukka |
| G4 | PSAS_CONF_DONE | 3.3-v | AS stillingar lokið |
| H2 | PSAS_CONFIGn | 3.3-v | AS stillingar virk |
| G5 | PSAS_DATA1 | 3.3-v | AS stillingargögn |
| H3 | PSAS_DATA0_ASD0 | 3.3-v | AS stillingargögn |
| J1 | PSAS_CEn | 3.3-v | AS stillingar flís virkja |
| R12 | SECURITY_MODE | 2.5-v | DIP rofi fyrir innbyggða USB-Blaster II til að senda FACTORY skipun við ræsingu |
| E7 | SENSE_CS0N | 2.5-v | Power Monitor flís val |
| A5 | SENSE_SCK | 2.5-v | Power Monitor SPI klukka |
| D7 | SENSE_SDI | 2.5-v | Power Monitor SPI gögn inn |
| B6 | SENSE_SDO | 2.5-v | Power Monitor SPI gögn út |
Tafla 2–4. MAX V CPLD 5M2210 kerfisstýringartæki Pin-Out (Hluti 5 af 5)
| Stjórn Tilvísun (U13) | Teikning Merki Nafn | I/O Standard | Lýsing |
| M13 | FSM_D15 | 2.5-v | FSM gagnastrætó |
| B8 | HSMA_PRSNTN | 2.5-v | HSMC tengi til staðar |
| L6 | JTAG_5M2210_TDI | 3.3-v | MAX V CPLD JTAG keðjugögn í |
| M5 | JTAG_5M2210_TDO | 3.3-v | MAX V CPLD JTAG keðja gögn út |
| P3 | JTAG_TKK | 3.3-v | JTAG keðjuklukka |
| P11 | M570_CLOCK | 2.5-v | 25-MHz klukka í innbyggða USB-Blaster II til að senda FACTORY skipun |
| M1 | M570_JTAG_EN | 3.3-v | Lítið merki til að slökkva á innbyggða USB-Blaster II |
| P10 | MAX5_BEN0 | 2.5-v | FSM strætó MAX V bæti virkja 0 |
| R11 | MAX5_BEN1 | 2.5-v | FSM strætó MAX V bæti virkja 1 |
| T12 | MAX5_BEN2 | 2.5-v | FSM strætó MAX V bæti virkja 2 |
| N11 | MAX5_BEN3 | 2.5-v | FSM strætó MAX V bæti virkja 3 |
| T11 | MAX5_CLK | 2.5-v | FSM strætó MAX V klukka |
| R10 | MAX5_CSN | 2.5-v | FSM strætó MAX V flís val |
| M10 | MAX5_OEN | 2.5-v | FSM bus MAX V framleiðsla virkja |
| N10 | MAX5_WEN | 2.5-v | FSM strætó MAX V skrifa virkja |
| E11 | MAX_CONF_DONEN | 2.5-v | Innbyggð USB-Blaster II stilling gerð LED |
| A4 | MAX_ERROR | 2.5-v | FPGA stillingarvillu LED |
| A6 | MAX_LOAD | 2.5-v | FPGA stillingar virkur LED |
| M9 | MAX_RESETN | 2.5-v | MAX V endurstillingarhnappur |
| B7 | OFHITT | 2.5-v | Kveikt á aðdáandi hitastigsskjás |
| D12 | PGM_CONFIG | 2.5-v | Hladdu flassminnismyndinni sem auðkennd er með PGM LED ljósunum |
| B14 | PGM_LED0 | 2.5-v | Flash minni PGM valvísir 0 |
| C13 | PGM_LED1 | 2.5-v | Flash minni PGM valvísir 1 |
| B16 | PGM_LED2 | 2.5-v | Flash minni PGM valvísir 2 |
| B13 | PGM_SEL | 2.5-v | Skiptir um PGM_LED[2:0] LED röð |
| H4 | PSAS_CSn | 3.3-v | AS stillingar flís velja |
| G1 | PSAS_DCLK | 3.3-v | AS stillingarklukka |
| G4 | PSAS_CONF_DONE | 3.3-v | AS stillingar lokið |
| H2 | PSAS_CONFIGn | 3.3-v | AS stillingar virk |
| G5 | PSAS_DATA1 | 3.3-v | AS stillingargögn |
| H3 | PSAS_DATA0_ASD0 | 3.3-v | AS stillingargögn |
| J1 | PSAS_CEn | 3.3-v | AS stillingar flís virkja |
| R12 | SECURITY_MODE | 2.5-v | DIP rofi fyrir innbyggða USB-Blaster II til að senda FACTORY skipun við ræsingu |
| E7 | SENSE_CS0N | 2.5-v | Power Monitor flís val |
| A5 | SENSE_SCK | 2.5-v | Power Monitor SPI klukka |
| D7 | SENSE_SDI | 2.5-v | Power Monitor SPI gögn inn |
| B6 | SENSE_SDO | 2.5-v | Power Monitor SPI gögn út |
FPGA stillingar
Þessi hluti lýsir forritunaraðferðum FPGA, flassminni og MAX V CPLD 5M2210 kerfisstýringarbúnaðar sem studd er af Cyclone VE FPGA þróunarborðinu.
Cyclone VE FPGA þróunarborðið styður eftirfarandi uppsetningaraðferðir:
- Embedded USB-Blaster II er sjálfgefin aðferð til að stilla FPGA með Quartus II forritara í JTAG stillingu með meðfylgjandi USB snúru.
- Flash minni niðurhal til að stilla FPGA með því að nota geymdar myndir úr flassminni annað hvort þegar kveikt er á eða ýtt á forritastillingarhnappinn (S1).
- Ytri USB-blásari til að stilla FPGA með ytri USB-blásara sem tengist JTAG keðjuhaus (J4).
- EPCQ tæki fyrir rað- eða fjórrað FPGA stillingar sem styður AS x1 eða AS x4 stillingarkerfi.
FPGA forritun yfir Embedded USB-Blaster II
Þessi stillingaraðferð útfærir USB tegund-B tengi (J10), USB 2.0 PHY tæki (U18) og Altera MAX II CPLD EPM570GF100I5N (U16) til að leyfa FPGA stillingar með USB snúru. Þessi USB snúra tengist beint á milli USB tegund-B tengisins á borðinu og USB tengi á tölvu sem keyrir Quartus II hugbúnaðinn.
Innbyggður USB-Blaster II í MAX II CPLD EPM570GF100I5N ræður venjulega við JTAG keðju.
Mynd 2–3 sýnir JTAG keðju.
Hinn J.TAG DIP-rofi fyrir keðjustýringu (SW2) stjórnar stökkunum sem sýndir eru á mynd 2–3.
Til að tengja tæki eða tengi í keðjunni verður samsvarandi rofi þeirra að vera í OFF stöðu. Renndu öllum rofum í ON stöðuna til að hafa aðeins FPGA í keðjunni.
MAX V CPLD 5M2210 kerfisstýringin verður að vera í JTAG keðju til að nota sum GUI viðmótin.
Tafla 2–5 sýnir USB 2.0 PHY skýringarmerkisheiti og samsvarandi Cyclone VE FPGA pinnanúmer þeirra.
Tafla 2–5. USB 2.0 PHY skýringarmerkisheiti og aðgerðir (1. hluti af 2)
| Tilvísun stjórnar (U18) | Teikning Merki Nafn | Hvirfilbylur VE FPGA pinnanúmer | I/O Standard | Lýsing |
| C1 | 24M_XTALIN | — | 3.3-v | Kristalsveifluinntak |
| C2 | 24M_XTALOUT | — | 3.3-v | Kristal oscillator framleiðsla |
| E1 | FX2_D_N | — | 3.3-v | USB 2.0 PHY gögn |
| E2 | FX2_D_P | — | 3.3-v | USB 2.0 PHY gögn |
| H7 | FX2_FLAGA | — | 3.3-v | Staða þræla FIFO úttaks |
Tafla 2–5. USB 2.0 PHY skýringarmerkisheiti og aðgerðir (2. hluti af 2)
| Tilvísun stjórnar (U18) | Teikning Merki Nafn | Hvirfilbylur VE FPGA pinnanúmer | I/O Standard | Lýsing |
| G7 | FX2_FLAGB | — | 3.3-v | Staða þræla FIFO úttaks |
| H8 | FX2_FLAGC | — | 3.3-v | Staða þræla FIFO úttaks |
| G6 | FX2_PA1 | — | 3.3-v | USB 2.0 PHY tengi A tengi |
| F8 | FX2_PA2 | — | 3.3-v | USB 2.0 PHY tengi A tengi |
| F7 | FX2_PA3 | — | 3.3-v | USB 2.0 PHY tengi A tengi |
| F6 | FX2_PA4 | — | 3.3-v | USB 2.0 PHY tengi A tengi |
| C8 | FX2_PA5 | — | 3.3-v | USB 2.0 PHY tengi A tengi |
| C7 | FX2_PA6 | — | 3.3-v | USB 2.0 PHY tengi A tengi |
| C6 | FX2_PA7 | — | 3.3-v | USB 2.0 PHY tengi A tengi |
| H3 | FX2_PB0 | — | 3.3-v | USB 2.0 PHY tengi B tengi |
| F4 | FX2_PB1 | — | 3.3-v | USB 2.0 PHY tengi B tengi |
| H4 | FX2_PB2 | — | 3.3-v | USB 2.0 PHY tengi B tengi |
| G4 | FX2_PB3 | — | 3.3-v | USB 2.0 PHY tengi B tengi |
| H5 | FX2_PB4 | — | 3.3-v | USB 2.0 PHY tengi B tengi |
| G5 | FX2_PB5 | — | 3.3-v | USB 2.0 PHY tengi B tengi |
| F5 | FX2_PB6 | — | 3.3-v | USB 2.0 PHY tengi B tengi |
| H6 | FX2_PB7 | — | 3.3-v | USB 2.0 PHY tengi B tengi |
| A8 | FX2_PD0 | — | 3.3-v | USB 2.0 PHY tengi D tengi |
| A7 | FX2_PD1 | — | 3.3-v | USB 2.0 PHY tengi D tengi |
| B6 | FX2_PD2 | — | 3.3-v | USB 2.0 PHY tengi D tengi |
| A6 | FX2_PD3 | — | 3.3-v | USB 2.0 PHY tengi D tengi |
| B3 | FX2_PD4 | — | 3.3-v | USB 2.0 PHY tengi D tengi |
| A3 | FX2_PD5 | — | 3.3-v | USB 2.0 PHY tengi D tengi |
| C3 | FX2_PD6 | — | 3.3-v | USB 2.0 PHY tengi D tengi |
| A2 | FX2_PD7 | — | 3.3-v | USB 2.0 PHY tengi D tengi |
| B8 | FX2_RESETN | V21 | 3.3-v | Innbyggð USB-Blaster harðendurstilling |
| F3 | FX2_SCL | — | 3.3-v | USB 2.0 PHY raðklukka |
| G3 | FX2_SDA | — | 3.3-v | USB 2.0 PHY raðgögn |
| A1 | FX2_SLRDN | — | 3.3-v | Lestu strobe fyrir þræl FIFO |
| B1 | FX2_SLWRN | — | 3.3-v | Skrifaðu strobe fyrir þræl FIFO |
| B7 | FX2_WAKEUP | — | 3.3-v | USB 2.0 PHY vökumerki |
| G2 | USB_CLK | AA23 | 3.3-v | USB 2.0 PHY 48-MHz tengiklukka |
FPGA forritun úr Flash minni
Flash minni forritun er möguleg með ýmsum aðferðum. Sjálfgefin aðferð er að nota verksmiðjuhönnun—Board Update Portal. Þessi hönnun er innbyggð webmiðlara, sem þjónar Board Update Portal web síðu. The web síðu gerir þér kleift að velja nýja FPGA hönnun þar á meðal vélbúnað, hugbúnað eða hvort tveggja í iðnaðarstaðlaðri S-Record File (.flash) og skrifaðu hönnunina á vélbúnaðarsíðu notenda (síðu 1) á flassminninu yfir netið.
Önnur aðferðin er að nota fyrirframbyggða samhliða flasshleðslubúnað (PFL) hönnun sem fylgir þróunarbúnaðinum. Þróunarborðið útfærir Altera PFL megafunction fyrir flassminni forritun. PFL megavirkni er rökfræðiblokk sem er forrituð í Altera forritanlegt rökfræðitæki (FPGA eða CPLD). PFL virkar sem tól til að skrifa í samhæft flassminni. Þessi forsmíðaða hönnun inniheldur PFL megavirknina sem gerir þér kleift að skrifa annað hvort síðu 0, síðu 1 eða önnur flassminni yfir USB tengið með Quartus II hugbúnaðinum. Þessi aðferð er notuð til að endurheimta þróunarspjaldið í sjálfgefnar verksmiðjustillingar.
Einnig er hægt að nota aðrar aðferðir til að forrita flassminnið, þar á meðal Nios® II örgjörva.
Fyrir frekari upplýsingar um Nios II örgjörvann, sjá Nios II örgjörva síðu Altera websíða.
Annað hvort þegar það er kveikt eða með því að ýta á forritastillingarhnappinn, PGM_CONFIG (S1), stillir PFL MAX V CPLD 5M2210 kerfisstýringarinnar FPGA frá flassminninu. PFL megavirknin les 16 bita gögn úr flassminninu og breytir þeim í fast passive parallel (FPP) snið. Þessi 16 bita gögn eru síðan skrifuð á sérstaka stillingapinna í FPGA meðan á stillingu stendur.
Með því að ýta á PGM_CONFIG þrýstihnappinn (S1) hleður FPGA vélbúnaðarsíðu sem byggir á því sem PGM_LED[2:0] (D25, D26, D27) lýsir upp. Tafla 2–6 sýnir hönnunina sem hleðst þegar þú ýtir á PGM_CONFIG þrýstihnappinn.
Tafla 2–6. PGM_LED Stillingar (1)
| PGM_LED0 (D25) | PGM_LED1 (D26) | PGM_LED2 (D27) | Hönnun |
| ON | SLÖKKT | SLÖKKT | Verksmiðjuvélbúnaður |
| SLÖKKT | ON | SLÖKKT | Notendavélbúnaður 1 |
| SLÖKKT | SLÖKKT | ON | Notendavélbúnaður 2 |
Mynd 2–4 sýnir PFL uppsetningu.
Nánari upplýsingar um eftirfarandi efni er að finna í viðkomandi skjölum:
- Borðuppfærslugátt, PFL hönnun og geymslukortaflassminni, sjá notendahandbók Cyclone VE FPGA Development Kit.
- PFL megafunction, sjá Parallel Flash Loader Megafunction User Guide.
FPGA forritun yfir ytri USB-blaster
Hinn J.TAG keðjuhaus veitir aðra aðferð til að stilla FPGA með því að nota utanaðkomandi USB-Blaster tæki með Quartus II forritara keyrandi á tölvu. Til að koma í veg fyrir deilur milli JTAG meistarar, innbyggður USB-Blaster er sjálfkrafa óvirkur þegar þú tengir utanáliggjandi USB-Blaster við JTAG keðju í gegnum JTAG keðjuhaus.
FPGA forritun með EPCQ
Lággjalda ECPQ tækið með óstöðugt minni er með einfalt sexpinna viðmót og lítinn formstuðli. ECPQ styður AS x1 og x4 stillingar. Sjálfgefið er að þetta borð er með FPP stillingarkerfisstillingu. Til þess að stilla uppsetningarkerfið á AS ham þarf að endurvinna viðnám. Stilltu MSEL stillinguna með því að nota MSEL DIP rofann (SW1) til að breyta stillingarkerfinu.
Mynd 2–5 sýnir tenginguna á milli EPCQ og Cyclone VE FPGA.
Mynd 2–5. EPCQ stillingar
Staða þættir
Þróunarspjaldið inniheldur stöðu LED. Þessi hluti lýsir stöðuþáttunum.
Tafla 2–7 sýnir tilvísanir í LED borð, nöfn og virkni lýsingar.
Tafla 2–7. LED-sértækir LED (1. hluti af 2)
| Stjórn Tilvísun | Teikning Merki Nafn | I/O Standard | Lýsing |
| D35 | Kraftur | 5.0-v | Blá LED. Lýsir þegar 5.0 V afl er virkt. |
| D19 | MAX_CONF_DONEn | 2.5-v | Græn LED. Lýsir þegar FPGA hefur tekist að stilla. Keyrt af MAX V CPLD 5M2210 kerfisstýringu. |
|
D17 |
MAX_ERROR |
2.5-v |
Rauður LED. Kveikir þegar MAX V CPLD 5M2210 kerfisstýringin tekst ekki að stilla FPGA. Keyrt af MAX V CPLD 5M2210 kerfisstýringu. |
|
D18 |
MAX_LOAD |
2.5-v |
Græn LED. Lýsir þegar MAX V CPLD 5M2210 kerfisstýringin er virkur að stilla FPGA. Keyrt af MAX V CPLD 5M2210 kerfisstýringu. |
| D25
D26 D27 |
PGM_LED[0]
PGM_LED[1] PGM_LED[2] |
2.5-v |
Græn LED ljós. Kveikir til að gefa til kynna hvaða vélbúnaðarsíða hleðst úr flassminni þegar þú ýtir á PGM_SEL þrýstihnappinn. |
Tafla 2–7. LED-sértækir LED (2. hluti af 2)
| Stjórn Tilvísun | Teikning Merki Nafn | I/O Standard | Lýsing |
| D11, D12
D13, D14 |
JTAG_RX, JTAG_TX
SC_RX, SC_TX |
2.5-v | Græn LED ljós. Kveikir til að gefa til kynna USB-Blaster II móttöku- og sendingarvirkni. |
| D1 | ENETA_LED_TX | 2.5-v | Græn LED. Kveikir til að gefa til kynna Ethernet PHY sendingarvirkni. Ekið af Marvell 88E1111 PHY. |
| D2 | ENETA_LED_RX | 2.5-v | Græn LED. Kveikir til að gefa til kynna Ethernet PHY móttökuvirkni. Ekið af Marvell 88E1111 PHY. |
| D5 | ENETA_LED_LINK10 | 2.5-v | Græn LED. Kveikir til að gefa til kynna Ethernet tengt við 10 Mbps tengihraða. Ekið af Marvell 88E1111 PHY. |
| D4 | ENETA_LED_LINK100 | 2.5-v | Græn LED. Kveikir til að gefa til kynna Ethernet tengt við 100 Mbps tengihraða. Ekið af Marvell 88E1111 PHY. |
| D3 | ENETA_LED_LINK1000 | 2.5-v | Græn LED. Kveikir til að gefa til kynna Ethernet tengt við 1000 Mbps tengihraða. Ekið af Marvell 88E1111 PHY. |
| D19 | ENETB_LED_TX | 2.5-v | Græn LED. Kveikir til að gefa til kynna Ethernet PHY B sendingarvirkni. Ekið af Marvell 88E1111 PHY. |
| D22 | ENETB_LED_RX | 2.5-v | Græn LED. Kveikir til að gefa til kynna Ethernet PHY B móttökuvirkni. Ekið af Marvell 88E1111 PHY. |
| D24 | ENETB_LED_LINK10 | 2.5-v | Græn LED. Kveikir til að gefa til kynna Ethernet B tengt við 10 Mbps tengihraða. Ekið af Marvell 88E1111 PHY. |
| D20 | ENETB_LED_LINK100 | 2.5-v | Græn LED. Kveikir til að gefa til kynna Ethernet B tengt við 100 Mbps tengihraða. Ekið af Marvell 88E1111 PHY. |
| D21 | ENETB_LED_LINK1000 | 2.5-v | Græn LED. Kveikir til að gefa til kynna Ethernet B tengt við 1000 Mbps tengihraða. Ekið af Marvell 88E1111 PHY. |
| D15, D16 | USB_UART_TX_TOGGLE, USB_UART_RX_TOGGLE | 2.5-v | Græn LED. Kveikir til að gefa til kynna USB_UART móttöku- og sendingarvirkni. |
| D23, D24 | UART_RXD_LED, UART_TXD_LED | 2.5-v | Græn LED. Kveikir til að gefa til kynna UART móttöku- og sendingarvirkni. |
|
D3 |
HSMA_PRSNTn |
3.3-v |
Græn LED. Lýsir þegar HSMC tengi er með borð eða snúru tengt þannig að pinna 160 verður jarðtengdur. Keyrt af viðbótarkortinu. |
Uppsetning Elements
Þróunarborðið inniheldur nokkrar mismunandi gerðir af uppsetningarþáttum. Þessi hluti lýsir eftirfarandi uppsetningarþáttum:
- Stjórnarstillingar DIP rofi
- JTAG stillingar DIP rofi
- CPU endurstillingarhnappur
- MAX V endurstillingarhnappur
- Þrýstihnappur fyrir stillingar forrits
- Þrýstihnappur fyrir val á forriti
Fyrir frekari upplýsingar um sjálfgefnar stillingar DIP rofa, sjá Cyclone VE FPGA Development Kit User Guide.
Stjórnarstillingar DIP Switch
DIP-rofi töflustillinga (SW4) stjórnar ýmsum eiginleikum sem eru sérstakir fyrir borðið og MAX V CPLD 5M2210 kerfisstýringarhönnun. Tafla 2–8 sýnir rofastýringar og lýsingar.
Tafla 2–8. Stjórnarstillingar DIP Switch Controls
| Skipta | Teikning Merki Nafn | Lýsing |
| 1 |
CLK_SEL |
ON : Veldu forritanlega oscillator klukku
OFF: Veldu SMA inntaksklukku |
| 2 |
CLK_VIRKJA |
ON: Slökktu á sveiflunum um borð
OFF: Virkja innbyggðan sveiflu |
| 3 |
FACTORY_LOAD |
ON: Hladdu notendahönnuninni frá flassinu við ræsingu
OFF: Hladdu verksmiðjuhönnuninni frá flassinu þegar kveikt er á henni |
|
4 |
SECURITY_MODE |
ON : Innbyggður USB-Blaster II sendir FACTORY skipun við ræsingu.
SLÖKKT: Innbyggður USB-Blaster II sendir ekki FACTORY skipun við ræsingu. |
JTAG DIP-rofi fyrir keðjustýringu
Hinn J.TAG DIP-rofi fyrir keðjustýringu (SW2) annað hvort fjarlægir eða inniheldur tæki í virka JTAG keðja. Cyclone VE FPGA er alltaf í JTAG keðja. Tafla 2–9 sýnir rofastýringar og lýsingar á þeim.
Tafla 2–9. JTAG DIP-rofi fyrir keðjustýringu
| Skipta | Teikning Merki Nafn | Lýsing |
| 1 |
5M2210_JTAG_EN |
ON: Hjáleiða MAX V CPLD 5M2210 kerfisstýringu
SLÖKKT: MAX V CPLD 5M2210 Kerfisstýring í keðju |
| 2 |
HSMC_JTAG_EN |
ON: Framhjá HSMC tengi
SLÖKKT: HSMC tengi í keðju |
| 3 |
FAN_FORCE_ON |
ON: Virkja viftu
OFF: Slökkva á viftu |
| 4 | ÁKVEÐIÐ | Frátekið |
CPU endurstilla þrýstihnappur
Endurstillingarhnappur örgjörva, CPU_RESETn (S4), er inntak í Cyclone VE FPGA DEV_CLRn pinna og er I/O með opnu holræsi frá MAX V CPLD kerfisstýringunni. Þessi þrýstihnappur er sjálfgefna endurstillingin fyrir bæði FPGA og CPLD rökfræði. MAX V CPLD 5M2210 kerfisstýringin keyrir einnig þennan þrýstihnapp meðan á endurstillingu stendur (POR).
MAX V endurstilla þrýstihnappur
MAX V endurstillingarhnappurinn, MAX_RESETn (S3), er inntak í MAX V CPLD 5M2210 kerfisstýringuna. Þessi þrýstihnappur er sjálfgefin endurstilling fyrir CPLD rökfræði.
Forritsstillingarhnappur
Þrýstihnappur forritsstillingar, PGM_CONFIG (S1), er inntak í MAX V CPLD 5M2210 kerfisstýringuna. Þetta inntak þvingar fram FPGA endurstillingu úr flassminninu. Staðsetningin í flassminninu er byggð á stillingum PGM_LED[2:0], sem er stjórnað af forritavalshnappinum, PGM_SEL. Gildar stillingar innihalda PGM_LED0, PGM_LED1 eða PGM_LED2 á þremur síðum í flassminni sem er frátekið fyrir FPGA hönnun.
Forritsvalshnappur
Þrýstihnappur forritavals, PGM_SEL (S2), er inntak í MAX V CPLD 5M2210 kerfisstýringuna. Þessi þrýstihnappur breytir PGM_LED[2:0]röðinni sem velur hvaða staðsetning í flassminninu er notuð til að stilla FPGA. Sjá töflu 2–6 fyrir skilgreiningar PGM_LED[2:0] röð.
Clock Circuitry
Þessi hluti lýsir klukkuinntakum og -útgangum borðsins.
Oscillators um borð
Þróunarborðið inniheldur sveiflur með tíðninni 50 MHz, 100 MHz og forritanlegan sveiflu.
Mynd 2–6 sýnir sjálfgefna tíðni allra ytri klukka sem fara á Cyclone VE FPGA þróunarborðið.
Mynd 2–6. Cyclone VE FPGA þróunarborðsklukkur
Í töflu 2–10 eru taldir upp sveiflur, I/O staðall hans og binditager krafist fyrir þróunarstjórnina.
Tafla 2–10. Oscillators um borð
| Heimild | Teikning Merki Nafn | Tíðni | I/O Standard | Hvirfilbylur VE FPGA pinnanúmer | Umsókn |
| U4 | CLKIN_50_FPGA_TOP | 50.000 MHz | Einhverju máli | L14 | Efri og hægri brún |
| CLKIN_50_FPGA_RIGHT | P22 | ||||
| X3 | CLK_CONFIG | 100.000 MHz | 2.5V CMOS | — | Fljótleg FPGA stilling |
|
X1 og U3 (buffi) |
DIFF_CLKIN_TOP_125_P |
125.000 MHz |
LVDS |
L15 |
Efri og neðri brún |
| DIFF_CLKIN_TOP_125_N | K15 | ||||
| DIFF_CLKIN_BOT_125_P | AB17 | ||||
| DIFF_CLKIN_BOT_125_N | AB18 |
Inntak/úttak klukku utan borðs
Þróunarborðið hefur inntaks- og úttaksklukkur sem hægt er að keyra á borðið. Hægt er að forrita úttaksklukkurnar á mismunandi stig og I/O staðla í samræmi við forskrift FPGA tækisins.
Tafla 2–11 sýnir klukkuinntak fyrir þróunarborðið.
Tafla 2–11. Inntak klukku utan borðs
|
Heimild |
Skýringarmerki Nafn |
I/O Standard |
Hvirfilbylur V E FPGA pinna
Númer |
Lýsing |
| SMA | CLKIN_SMA_P | LVDS | — | Inntak í LVDS fan-out biðminni. |
| CLKIN_SMA_N | LVDS | — | ||
| Samtec HSMC | HSMA_CLK_IN0 | 2.5-v | AB16 | Einhliða inntak frá uppsettu HSMC snúrunni eða borðinu. |
| Samtec HSMC | HSMA_CLK_IN_P1 | LVDS/2.5-V | AB14 | LVDS inntak frá uppsettu HSMC snúrunni eða borðinu. Getur einnig stutt 2x LVTTL inntak. |
| HSMA_CLK_IN_N1 | LVDS/LVTTL | AC14 | ||
| Samtec HSMC | HSMA_CLK_IN_P2 | LVDS/LVTTL | Y15 | LVDS inntak frá uppsettu HSMC snúrunni eða borðinu. Getur einnig stutt 2x LVTTL inntak. |
| HSMA_CLK_IN_N2 | LVDS/LVTTL | AA15 |
Tafla 2–12 sýnir klukkuúttak fyrir þróunarborðið.
Tafla 2–12. Klukkuúttak utan borðs
|
Heimild |
Skýringarmerki Nafn |
I/O Standard |
Hvirfilbylur V E FPGA pinna
Númer |
Lýsing |
| Samtec HSMC | HSMA_CLK_OUT0 | 2.5V CMOS | AJ14 | FPGA CMOS úttak (eða GPIO) |
| Samtec HSMC | HSMA_CLK_OUT_P1 | LVDS/2.5V CMOS | AE22 | LVDS framleiðsla. Getur einnig stutt 2x CMOS úttak. |
| HSMA_CLK_OUT_N1 | LVDS/2.5V CMOS | AF23 | ||
| Samtec HSMC | HSMA_CLK_OUT_P2 | LVDS/2.5V CMOS | AG23 | LVDS framleiðsla. Getur einnig stutt 2x CMOS úttak. |
| HSMA_CLK_OUT_N2 | LVDS/2.5V CMOS | AH22 | ||
| SMA | CLKOUT_SMA | 2.5V CMOS | F9 | FPGA CMOS úttak (eða GPIO) |
Almennt inntak/úttak notanda
Þessi hluti lýsir inn-/útviðmóti notenda við FPGA, þar á meðal þrýstihnappa, DIP-rofa, ljósdíóða og LCD-stafa.
Notendaskilgreindir þrýstihnappar
Þróunarborðið inniheldur þrjá notendaskilgreinda þrýstihnappa. Fyrir upplýsingar um kerfið og örugga endurstillingarhnappa, sjá „Uppsetningareiningar“ á blaðsíðu 2–16. Board tilvísanir S5, S6, S7 og S8 eru þrýstihnappar til að stjórna FPGA hönnuninni sem hleðst inn í Cyclone VE FPGA tækið. Þegar þú ýtir á og heldur inni rofanum er tækispinninn stilltur á rökfræði 0; þegar þú sleppir rofanum er tækispinninn stilltur á rökfræði 1. Það eru engar töflusértækar aðgerðir fyrir þessa almennu notendahnappa.
Tafla 2–13 sýnir notendaskilgreinda skýringarmyndamerkisheiti þrýstihnapps og samsvarandi Cyclone VE FPGA pinnanúmer þeirra.
Tafla 2–13. Notendaskilgreint þrýstihnappa Skýringarmyndaheiti og aðgerðir
| Stjórn Tilvísun | Teikning Merki Nafn | Cyclone VE FPGA pinna Númer | I/O Standard |
| S5 | USER_PB0 | AB12 | 2.5-v |
| S6 | USER_PB1 | AB13 | 2.5-v |
| S7 | USER_PB2 | AF13 | 2.5-v |
| S8 | USER_PB3 | AG12 | 2.5-v |
Notendaskilgreindur DIP Switch
Board tilvísun SW3 er fjögurra pinna DIP rofi. Þessi rofi er notendaskilgreindur og veitir viðbótar FPGA inntaksstýringu. Þegar rofinn er í OFF stöðu er rökfræði 1 valin. Þegar rofinn er í ON stöðu er rökfræðilegt 0 valið. Það eru engar töflusértækar aðgerðir fyrir þennan rofa.
Tafla 2–14 sýnir notendaskilgreinda DIP rofa skýringarmerkisheiti og samsvarandi Cyclone VE FPGA pinnanúmer þeirra.
Tafla 2–14. Notendaskilgreint DIP Switch Schematic Merkjaheiti og aðgerðir
| Stjórn Tilvísun | Teikning Merki Nafn | Cyclone VE FPGA pinna Númer | I/O Standard |
| S5 | USER_PB0 | AB12 | 2.5-v |
| S6 | USER_PB1 | AB13 | 2.5-v |
| S7 | USER_PB2 | AF13 | 2.5-v |
| S8 | USER_PB3 | AG12 | 2.5-v |
Notendaskilgreind LED
Þróunarborðið inniheldur almennar og HSMC notendaskilgreinar LED. Þessi hluti lýsir öllum notendaskilgreindum ljósdíóðum. Fyrir upplýsingar um sértæka ljósdíóða um borð eða stöðuljós, sjá „Stöðueiningar“ á blaðsíðu 2–15.
Almennar LED
Stjórnartilvísanir D28 til D31 eru fjórar notendaskilgreindar LED. Stöðu- og villuleitarmerkin eru keyrð á ljósdíóða frá hönnuninni sem er hlaðið inn í Cyclone VE FPGA. Með því að keyra rökræna 0 á I/O tengið kveikir á LED á meðan ekið er á rökfræði 1 slekkur á LED. Það eru engar töflusértækar aðgerðir fyrir þessar LED.
Tafla 2–15 sýnir almenn nöfn LED skýringarmerkis og samsvarandi Cyclone VE FPGA pinnanúmer.
Tafla 2–15. Almennt LED skýringarmerki nöfn og aðgerðir
| Stjórn Tilvísun | Teikning Merkisheiti | Hvirfilbylur VE FPGA Pin númer | I/O Standard |
| D28 | USER_LED0 | AK3 | 2.5-v |
| D29 | USER_LED1 | AJ4 | 2.5-v |
| D30 | USER_LED2 | AJ5 | 2.5-v |
| D31 | USER_LED3 | AK6 | 2.5-v |
HSMC LED
Stjórnartilvísanir D20 og D21 eru LED fyrir HSMC tengið. Það eru engar sérstakar aðgerðir fyrir HSMC LED. Ljósdíóðan er merkt TX og RX og er ætlað að sýna gagnaflæði til og frá tengdum dótturkortum. Ljósdíóðan er knúin áfram af Cyclone VE FPGA tækinu.
Tafla 2–16 sýnir HSMC LED skýringarmerkisheiti og samsvarandi Cyclone VE FPGA pinnanúmer þeirra.
Tafla 2–16. HSMC LED skýringarmynd merkjaheiti og aðgerðir
| Stjórn Tilvísun | Teikning Merkisheiti | Cyclone VE FPGA pinna Númer | I/O Standard |
| D1 | HSMC_RX_LED | AH12 | 2.5-v |
| D2 | HSMC_TX_LED | AH11 | 2.5-v |
Character LCD
Þróunarspjaldið inniheldur einn 14-pinna 0.1″ pitch tvíraða haus sem tengist 2 línum × 16 stafa Lumex stafa LCD. Karakter LCD hefur 14 pinna ílát sem festist beint á 14 pinna haus borðsins, svo það er auðvelt að fjarlægja það til að fá aðgang að íhlutum undir skjánum. Þú getur líka notað hausinn fyrir villuleit eða í öðrum tilgangi.
Tafla 2–17 tekur saman úthlutun LCD pinna stafanna. Merkinöfnin og leiðbeiningarnar eru miðaðar við Cyclone VE FPGA tækið.
Tafla 2–17. Persónuúthlutun LCD pinna, skýringarmerkisheiti og aðgerðir
| Stjórn Tilvísun (J14) | Skipulagsmerkisheiti | Hvirfilbylur VE FPGA Pin númer | I/O Standard | Lýsing |
| 7 | LCD_DATA0 | AJ7 | 2.5-v | LCD gagnastrætó |
| 8 | LCD_DATA1 | AK7 | 2.5-v | LCD gagnastrætó |
| 9 | LCD_DATA2 | AJ8 | 2.5-v | LCD gagnastrætó |
| 10 | LCD_DATA3 | AK8 | 2.5-v | LCD gagnastrætó |
| 11 | LCD_DATA4 | AF9 | 2.5-v | LCD gagnastrætó |
| 12 | LCD_DATA5 | AG9 | 2.5-v | LCD gagnastrætó |
| 13 | LCD_DATA6 | AH9 | 2.5-v | LCD gagnastrætó |
| 14 | LCD_DATA7 | AJ9 | 2.5-v | LCD gagnastrætó |
Tafla 2–17. Persónuúthlutun LCD pinna, skýringarmerkisheiti og aðgerðir
| Stjórn Tilvísun (J14) | Skipulagsmerkisheiti | Hvirfilbylur VE FPGA Pin númer | I/O Standard | Lýsing |
| 4 | LCD_D_Cn | AK11 | 2.5-v | LCD gögn eða stjórn val |
| 5 | LCD_WEn | AK10 | 2.5-v | LCD skrifa virkja |
| 6 | LCD_CSn | AJ12 | 2.5-v | LCD flís val |
Tafla 2–18 sýnir skilgreiningar LCD pinna og er útdráttur úr Lumex gagnablaði.
Tafla 2–18. LCD pinna skilgreiningar og aðgerðir
| Pinna Númer | Tákn | Stig | Virka | |
| 1 | VDD | — |
Aflgjafi |
5 V |
| 2 | VSS | — | GND (0 V) | |
| 3 | V0 | — | Fyrir LCD drif | |
|
4 |
RS |
H / L |
Skráðu valmerki H: Gagnainntak
L: Inntak leiðbeininga |
|
| 5 | R/W | H / L | H: Gögn lesin (eining í MPU)
L: Gagnaskrif (MPU til mát) |
|
| 6 | E | H, H til L | Virkja | |
| 7–14 | DB0–DB7 | H / L | Gagnarúta—hugbúnaður sem hægt er að velja 4-bita eða 8-bita stillingu | |
Fyrir frekari upplýsingar eins og tímasetningu, persónukort, viðmótsleiðbeiningar og önnur tengd skjöl, heimsækja www.lumex.com.
Villuleita haus
Þetta þróunarborð inniheldur tvo 2×8 kembihausa fyrir kembiforrit. FPGA I/Os leiðin beint í hausinn til að prófa hönnun, villuleit eða skjóta sannprófun.
Tafla 2–19 tekur saman úthlutun kembihauspinna, merkjaheiti og aðgerðir.
Tafla 2–19. Villuleita hauspinnaúthlutun, skýringarmerkisheiti og aðgerðir (1. hluti af 2)
| Stjórn Tilvísun | Skýringarmerki Nafn | Hvirfilbylur VE FPGA Pin númer | I/O Standard | Lýsing |
| Villuleit Haus (J15) | ||||
| 1 | HEADER_D0 | H21 | 1.5-v | Einhliða merki eingöngu til villuleitar |
| 5 | HEADER_D1 | G21 | 1.5-v | Einhliða merki eingöngu til villuleitar |
| 9 | HEADER_D2 | G22 | 1.5-v | Einhliða merki eingöngu til villuleitar |
| 13 | HEADER_D3 | E26 | 1.5-v | Einhliða merki eingöngu til villuleitar |
| 4 | HEADER_D4 | E25 | 1.5-v | Einhliða merki eingöngu til villuleitar |
| 8 | HEADER_D5 | C27 | 1.5-v | Einhliða merki eingöngu til villuleitar |
| 12 | HEADER_D6 | C26 | 1.5-v | Einhliða merki eingöngu til villuleitar |
Tafla 2–19. Villuleita hauspinnaúthlutun, skýringarmerkisheiti og aðgerðir (2. hluti af 2)
| Stjórn Tilvísun | Skýringarmerki Nafn | Hvirfilbylur VE FPGA Pin númer | I/O Standard | Lýsing |
| 16 | HEADER_D7 | B27 | 1.5-v | Einhliða merki eingöngu til villuleitar |
| Villuleit Haus (J16) | ||||
| 1 og 2 | HEADER_P0 og HEADER_N0 | H25 og H26 | 2.5-v | Gervimismunamerki eingöngu til villuleitar |
| 3 og 4 | HEADER_P1 og
HEADER_N1 |
P20 og N20 | 2.5-v | Gervimismunamerki eingöngu til villuleitar |
| 7 og 8 | HEADER_P2 og HEADER_N2 | J22 og J23 | 2.5-v | Gervimismunamerki eingöngu til villuleitar |
| 9 og 10 | HEADER_P3 og HEADER_N3 | D28 og D29 | 2.5-v | Gervimismunamerki eingöngu til villuleitar |
| 13 og 14 | HEADER_P4 og HEADER_N4 | E27 og D27 | 2.5-v | Gervimismunamerki eingöngu til villuleitar |
| 15 og 16 | HEADER_P5 og HEADER_N5 | H24 og J25 | 2.5-v | Gervimismunamerki eingöngu til villuleitar |
Íhlutir og tengi
Þessi hluti lýsir samskiptatengi og tengikortum þróunarborðsins miðað við Cyclone VE FPGA tækið. Þróunarstjórnin styður eftirfarandi samskiptahöfn:
- RS-232 Serial UART
- 10/100/1000 Ethernet
- HSMC
- USB UART
10/100/1000 Ethernet
Þróunarborðið styður tvö 10/100/1000 grunn-T Ethernet með tveimur ytri Marvell 88E1111 PHY og Altera Triple-Speed Ethernet MegaCore MAC virkni. PHY-til-MAC viðmótin nota RGMII viðmót. MAC aðgerðin verður að vera til staðar í FPGA fyrir dæmigerð netforrit. Marvell 88E1111 PHY notar 2.5-V og 1.0-V rafmagnsbrautir og krefst 25-MHz viðmiðunarklukku sem er knúin frá sérstökum sveiflu. PHY tengist RJ45 gerð með innri segulmagni sem hægt er að nota til að keyra koparlínur með Ethernet umferð.
Mynd 2–7 sýnir RGMII tengið milli FPGA (MAC) og Marvell 88E1111 PHY.
Mynd 2–7. RGMII tengi milli FPGA (MAC) og Marvell 88E1111 PHY
Tafla 2–20 sýnir úthlutun pinna fyrir Ethernet PHY tengi
Tafla 2–20. Ethernet PHY pinnaúthlutun, merkjanöfn og aðgerðir (1. hluti af 3)
| Stjórn Tilvísun | Skýringarmerki Nafn | Hvirfilbylur VE FPGA Pin númer | I/O Standard | Lýsing |
| 16 | HEADER_D7 | B27 | 1.5-v | Einhliða merki eingöngu til villuleitar |
| Villuleit Haus (J16) | ||||
| 1 og 2 | HEADER_P0 og HEADER_N0 | H25 og H26 | 2.5-v | Gervimismunamerki eingöngu til villuleitar |
| 3 og 4 | HEADER_P1 og
HEADER_N1 |
P20 og N20 | 2.5-v | Gervimismunamerki eingöngu til villuleitar |
| 7 og 8 | HEADER_P2 og HEADER_N2 | J22 og J23 | 2.5-v | Gervimismunamerki eingöngu til villuleitar |
| 9 og 10 | HEADER_P3 og HEADER_N3 | D28 og D29 | 2.5-v | Gervimismunamerki eingöngu til villuleitar |
| 13 og 14 | HEADER_P4 og HEADER_N4 | E27 og D27 | 2.5-v | Gervimismunamerki eingöngu til villuleitar |
| 15 og 16 | HEADER_P5 og HEADER_N5 | H24 og J25 | 2.5-v | Gervimismunamerki eingöngu til villuleitar |
Tafla 2–20. Ethernet PHY pinnaúthlutun, merkjanöfn og aðgerðir (2. hluti af 3)
| Stjórn Tilvísun | Teikning Merki Nafn | Hvirfilbylur VE FPGA Pin númer | I/O Standard | Lýsing |
| 33 | ENETA_MDI_P1 | — | 2.5-V CMOS | Fjölmiðlaháð viðmót |
| 34 | ENETA_MDI_N1 | — | 2.5-V CMOS | Fjölmiðlaháð viðmót |
| 39 | ENETA_MDI_P2 | — | 2.5-V CMOS | Fjölmiðlaháð viðmót |
| 41 | ENETA_MDI_N2 | — | 2.5-V CMOS | Fjölmiðlaháð viðmót |
| 42 | ENETA_MDI_P3 | — | 2.5-V CMOS | Fjölmiðlaháð viðmót |
| 43 | ENETA_MDI_N3 | — | 2.5-V CMOS | Fjölmiðlaháð viðmót |
| Ethernet PHY B (U11) | ||||
| 8 | ENETB_GTX_CLK | E28 | 2.5-V CMOS | 125MHz RGMII sendiklukka |
| 23 | ENETB_INTN | K22 | 2.5-V CMOS | Strætó truflar stjórnendur |
| 60 | ENETB_LED_DUPLEX | — | 2.5-V CMOS | Duplex eða árekstra LED. Ónotað |
| 70 | ENETB_LED_DUPLEX | — | 2.5-V CMOS | Duplex eða árekstra LED. Ónotað |
| 76 | ENETB_LED_LINK10 | — | 2.5-V CMOS | 10-Mb hlekkur LED |
| 74 | ENETB_LED_LINK100 | — | 2.5-V CMOS | 100-Mb hlekkur LED |
| 73 | ENETB_LED_LINK1000 | — | 2.5-V CMOS | 1000-Mb hlekkur LED |
| 58 | ENETB_LED_RX | — | 2.5-V CMOS | RX data active LED |
| 69 | ENETB_LED_RX | — | 2.5-V CMOS | RX data active LED |
| 68 | ENETB_LED_TX | — | 2.5-V CMOS | TX data active LED |
| 25 | ENETB_MDC | A29 | 2.5-V CMOS | Gagnaklukka stjórnenda |
| 24 | ENETB_MDIO | L23 | 2.5-V CMOS | Stjórn strætógögn |
| 28 | ENETB_RESETN | M21 | 2.5-V CMOS | Tækið endurstillt |
| 2 | ENETB_RX_CLK | R23 | 2.5-V CMOS | RGMII móttökuklukka |
| 95 | ENETB_RX_D0 | F25 | 2.5-V CMOS | RGMII móttaka gagnastrætó |
| 92 | ENETB_RX_D1 | F26 | 2.5-V CMOS | RGMII móttaka gagnastrætó |
| 93 | ENETB_RX_D2 | R20 | 2.5-V CMOS | RGMII móttaka gagnastrætó |
| 91 | ENETB_RX_D3 | T21 | 2.5-V CMOS | RGMII móttaka gagnastrætó |
| 94 | ENETB_RX_DV | L24 | 2.5-V CMOS | RGMII fá gögn gild |
| 11 | ENETB_TX_D0 | F29 | 2.5-V CMOS | RGMII senda gagnastrætó |
| 12 | ENETB_TX_D1 | D30 | 2.5-V CMOS | RGMII senda gagnastrætó |
| 14 | ENETB_TX_D2 | C30 | 2.5-V CMOS | RGMII senda gagnastrætó |
| 16 | ENETB_TX_D3 | F28 | 2.5-V CMOS | RGMII senda gagnastrætó |
| 9 | ENETB_TX_EN | B29 | 2.5-V CMOS | Virkja RGMII sendingu |
| 55 | ENETB_XTAL_25MHZ | — | 2.5-V CMOS | 25MHz RGMII sendiklukka |
| 29 | ENETB_MDI_P0 | — | 2.5-V CMOS | Fjölmiðlaháð viðmót |
| 31 | ENETB_MDI_N0 | — | 2.5-V CMOS | Fjölmiðlaháð viðmót |
| 33 | ENETB_MDI_P1 | — | 2.5-V CMOS | Fjölmiðlaháð viðmót |
| 34 | ENETB_MDI_N1 | — | 2.5-V CMOS | Fjölmiðlaháð viðmót |
| 39 | ENETB_MDI_P2 | — | 2.5-V CMOS | Fjölmiðlaháð viðmót |
| 41 | ENETB_MDI_N2 | — | 2.5-V CMOS | Fjölmiðlaháð viðmót |
Tafla 2–20. Ethernet PHY pinnaúthlutun, merkjanöfn og aðgerðir (3. hluti af 3)
| Stjórn Tilvísun | Teikning Merki Nafn | Hvirfilbylur VE FPGA Pin númer | I/O Standard | Lýsing |
| 42 | ENETB_MDI_P3 | — | 2.5-V CMOS | Fjölmiðlaháð viðmót |
| 43 | ENETB_MDI_N3 | — | 2.5-V CMOS | Fjölmiðlaháð viðmót |
HSMC
- Þróunarborðið styður HSMC tengi. HSMC viðmótið styður fullt SPI4.2 viðmót (17 LVDS rásir), þrjár inntaks- og úttaksklukkur, auk JTAG og SMB merki. Hægt er að nota LVDS rásirnar fyrir CMOS merki eða LVDS.
- HSMC er Altera-þróuð opin forskrift, sem gerir þér kleift að auka virkni þróunarborðsins með því að bæta við dótturkortum (HSMC).
- Nánari upplýsingar um HSMC forskriftina eins og merkjastaðla, merkiheilleika, samhæf tengi og vélrænar upplýsingar er að finna í handbók háhraða millihæðarkortsins (HSMC).
- HSMC tengið hefur samtals 172 pinna, þar á meðal 120 merkapinna, 39 kraftpinna og 13 jarðpinna. Jarðpinnarnir eru staðsettir á milli tveggja raða af merkja- og kraftpinnum og virka bæði sem skjöldur og tilvísun. HSMC hýsiltengi er byggt á 0.5 mm-pitch QSH/QTH fjölskyldu háhraða, borð-til-borðstengja frá Samtec. Það eru þrír bankar í þessu tengi. Banki 1 lætur fjarlægja þriðja hvern pinna eins og gert er í QSH-DP/QTH-DP seríunni. Banki 2 og banki 3 eru með alla pinna útbúna eins og gert er í QSH/QTH seríunni. Þar sem Cyclone VE FPGA þróunarborðið er ekki senditæki, eru sendimóttakinnar HSMC ekki tengdir Cyclone VE FPGA tækinu.
Mynd 2–8 sýnir bankafyrirkomulag merkja með tilliti til þriggja banka Samtec tengisins.
Mynd 2–8. HSMC merki og bankamynd
HSMC viðmótið er með forritanlegum tvíátta I/O pinna sem hægt er að nota sem 2.5-V LVCMOS, sem er 3.3-V LVTTL-samhæft. Þessa pinna er einnig hægt að nota sem mismunandi I/O staðla, þar á meðal, en ekki takmarkað við, LVDS, mini-LVDS og RSDS með allt að 17 full-duplex rásum.
Eins og fram kemur í High Speed Mezzanine Card (HSMC) forskriftarhandbókinni, er aðeins tryggt að LVDS og einhliða I/O staðlar virki þegar þeim er blandað saman í samræmi við annaðhvort almenna einhliða pinnaúttakið eða almenna mismunapinnaúttakið.
Tafla 2–21 sýnir HSMC tengipinnaúthlutun, merkjaheiti og aðgerðir.
Tafla 2–21. HSMC tengipinnaúthlutun, skýringarmerkisheiti og aðgerðir (1. hluti af 3)
| Stjórn Tilvísun (J7) |
Teikning Merki Nafn |
Hvirfilbylur V E FPGA pinna
Númer |
I/O Standard |
Lýsing |
| 33 | HSMC_SDA | AB22 | 2.5-V CMOS | Raðgögn stjórnenda |
| 34 | HSMC_SCL | AC22 | 2.5-V CMOS | Stjórn raðklukka |
| 35 | JTAG_TKK | AC7 | 2.5-V CMOS | JTAG klukkumerki |
| 36 | HSMC_JTAG_TMS | — | 2.5-V CMOS | JTAG ham velja merki |
| 37 | HSMC_JTAG_TDO | — | 2.5-V CMOS | JTAG gagnaúttak |
| 38 | JTAC_FPGA_TDO_RETIMER | — | 2.5-V CMOS | JTAG inntak gagna |
| 39 | HSMC_CLK_OUT0 | AJ14 | 2.5-V CMOS | Sérstök CMOS klukka út |
| 40 | HSMC_CLK_IN0 | AB16 | 2.5-V CMOS | Sérstök CMOS klukka inn |
| 41 | HSMC_D0 | AH10 | 2.5-V CMOS | Sérstakur CMOS I/O biti 0 |
| 42 | HSMC_D1 | AJ10 | 2.5-V CMOS | Sérstakur CMOS I/O biti 1 |
| 43 | HSMC_D2 | Y13 | 2.5-V CMOS | Sérstakur CMOS I/O biti 2 |
| 44 | HSMC_D3 | AA14 | 2.5-V CMOS | Sérstakur CMOS I/O biti 3 |
| 47 | HSMC_TX_D_P0 | AK27 | LVDS eða 2.5-V | LVDS TX biti 0 eða CMOS biti 4 |
| 48 | HSMC_RX_D_P0 | Y16 | LVDS eða 2.5-V | LVDS RX biti 0 eða CMOS biti 5 |
| 49 | HSMC_TX_D_N0 | AK28 | LVDS eða 2.5-V | LVDS TX biti 0n eða CMOS biti 6 |
| 50 | HSMC_RX_D_N0 | AA26 | LVDS eða 2.5-V | LVDS RX biti 0n eða CMOS biti 7 |
| 53 | HSMC_TX_D_P1 | AJ27 | LVDS eða 2.5-V | LVDS TX biti 1 eða CMOS biti 8 |
| 54 | HSMC_RX_D_P1 | Y17 | LVDS eða 2.5-V | LVDS RX biti 1 eða CMOS biti 9 |
| 55 | HSMC_TX_D_N1 | AK26 | LVDS eða 2.5-V | LVDS TX biti 1n eða CMOS biti 10 |
| 56 | HSMC_RX_D_N1 | Y18 | LVDS eða 2.5-V | LVDS RX biti 1n eða CMOS biti 11 |
| 59 | HSMC_TX_D_P2 | AG26 | LVDS eða 2.5-V | LVDS TX biti 2 eða CMOS biti 12 |
| 60 | HSMC_RX_D_P2 | AA18 | LVDS eða 2.5-V | LVDS RX biti 2 eða CMOS biti 13 |
| 61 | HSMC_TX_D_N2 | AH26 | LVDS eða 2.5-V | LVDS TX biti 2n eða CMOS biti 14 |
| 62 | HSMC_RX_D_N2 | AA19 | LVDS eða 2.5-V | LVDS RX biti 2n eða CMOS biti 15 |
| 65 | HSMC_TX_D_P3 | AJ25 | LVDS eða 2.5-V | LVDS TX biti 3 eða CMOS biti 16 |
| 66 | HSMC_RX_D_P3 | Y20 | LVDS eða 2.5-V | LVDS RX biti 3 eða CMOS biti 17 |
| 67 | HSMC_TX_D_N3 | AK25 | LVDS eða 2.5-V | LVDS TX biti 3n eða CMOS biti 18 |
| 68 | HSMC_RX_D_N3 | AA20 | LVDS eða 2.5-V | LVDS RX biti 3n eða CMOS biti 19 |
| 71 | HSMC_TX_D_P4 | AH24 | LVDS eða 2.5-V | LVDS TX biti 4 eða CMOS biti 20 |
Tafla 2–21. HSMC tengipinnaúthlutun, skýringarmerkisheiti og aðgerðir (2. hluti af 3)
| Stjórn Tilvísun (J7) |
Teikning Merki Nafn |
Hvirfilbylur V E FPGA pinna
Númer |
I/O Standard |
Lýsing |
| 72 | HSMC_RX_D_P4 | AA21 | LVDS eða 2.5-V | LVDS RX biti 4 eða CMOS biti 21 |
| 73 | HSMC_TX_D_N4 | AJ24 | LVDS eða 2.5-V | LVDS TX biti 4n eða CMOS biti 22 |
| 74 | HSMC_RX_D_N4 | AB21 | LVDS eða 2.5-V | LVDS RX biti 4n eða CMOS biti 23 |
| 77 | HSMC_TX_D_P5 | AH21 | LVDS eða 2.5-V | LVDS TX biti 5 eða CMOS biti 24 |
| 78 | HSMC_RX_D_P5 | AB19 | LVDS eða 2.5-V | LVDS RX biti 5 eða CMOS biti 25 |
| 79 | HSMC_TX_D_N5 | AJ22 | LVDS eða 2.5-V | LVDS TX biti 5n eða CMOS biti 26 |
| 80 | HSMC_RX_D_N5 | AC19 | LVDS eða 2.5-V | LVDS RX biti 5n eða CMOS biti 27 |
| 83 | HSMC_TX_D_P6 | AJ23 | LVDS eða 2.5-V | LVDS TX biti 6 eða CMOS biti 28 |
| 84 | HSMC_RX_D_P6 | AC21 | LVDS eða 2.5-V | LVDS RX biti 6 eða CMOS biti 29 |
| 85 | HSMC_TX_D_N6 | AK23 | LVDS eða 2.5-V | LVDS TX biti 6n eða CMOS biti 30 |
| 86 | HSMC_RX_D_N6 | AD20 | LVDS eða 2.5-V | LVDS RX biti 6n eða CMOS biti 31 |
| 89 | HSMC_TX_D_P7 | AK21 | LVDS eða 2.5-V | LVDS TX biti 7 eða CMOS biti 32 |
| 90 | HSMC_RX_D_P7 | AD19 | LVDS eða 2.5-V | LVDS RX biti 7 eða CMOS biti 33 |
| 91 | HSMC_TX_D_N7 | AK22 | LVDS eða 2.5-V | LVDS TX biti 7n eða CMOS biti 34 |
| 92 | HSMC_RX_D_N7 | AE20 | LVDS eða 2.5-V | LVDS RX biti 7n eða CMOS biti 35 |
| 95 | HSMC_CLK_OUT_P1 | AE22 | LVDS eða 2.5-V | LVDS eða CMOS klukka út 1 eða CMOS bita 36 |
| 96 | HSMC_CLK_IN_P1 | AB14 | LVDS eða 2.5-V | LVDS eða CMOS klukka í 1 eða CMOS bita 37 |
| 97 | HSMC_CLK_OUT_N1 | AF23 | LVDS eða 2.5-V | LVDS eða CMOS klukka út 1 eða CMOS bita 38 |
| 98 | HSMC_CLK_IN_N1 | AC14 | LVDS eða 2.5-V | LVDS eða CMOS klukka í 1 eða CMOS bita 39 |
| 101 | HSMC_TX_D_P8 | AJ20 | LVDS eða 2.5-V | LVDS TX biti 8 eða CMOS biti 40 |
| 102 | HSMC_RX_D_P8 | AF21 | LVDS eða 2.5-V | LVDS RX biti 8 eða CMOS biti 41 |
| 103 | HSMC_TX_D_N8 | AK20 | LVDS eða 2.5-V | LVDS TX biti 8n eða CMOS biti 42 |
| 104 | HSMC_RX_D_N8 | AG22 | LVDS eða 2.5-V | LVDS RX biti 8n eða CMOS biti 43 |
| 107 | HSMC_TX_D_P9 | AJ19 | LVDS eða 2.5-V | LVDS TX biti 9 eða CMOS biti 44 |
| 108 | HSMC_RX_D_P9 | AF20 | LVDS eða 2.5-V | LVDS RX biti 9 eða CMOS biti 45 |
| 109 | HSMC_TX_D_N9 | AK18 | LVDS eða 2.5-V | LVDS TX biti 9n eða CMOS biti 46 |
| 110 | HSMC_RX_D_N9 | AG21 | LVDS eða 2.5-V | LVDS RX biti 9n eða CMOS biti 47 |
| 113 | HSMC_TX_D_P10 | AJ17 | LVDS eða 2.5-V | LVDS TX biti 10 eða CMOS biti 48 |
| 114 | HSMC_RX_D_P10 | AF18 | LVDS eða 2.5-V | LVDS RX biti 10 eða CMOS biti 49 |
| 115 | HSMC_TX_D_N10 | AJ18 | LVDS eða 2.5-V | LVDS TX biti 10n eða CMOS biti 50 |
| 116 | HSMC_RX_D_N10 | AF19 | LVDS eða 2.5-V | LVDS RX biti 10n eða CMOS biti 51 |
| 119 | HSMC_TX_D_P11 | AK25 | LVDS eða 2.5-V | LVDS TX biti 11 eða CMOS biti 52 |
| 120 | HSMC_RX_D_P11 | AG18 | LVDS eða 2.5-V | LVDS RX biti 11 eða CMOS biti 53 |
| 121 | HSMC_TX_D_N11 | AG24 | LVDS eða 2.5-V | LVDS TX biti 11n eða CMOS biti 54 |
| 122 | HSMC_RX_D_N11 | AG19 | LVDS eða 2.5-V | LVDS RX biti 11n eða CMOS biti 55 |
| 125 | HSMC_TX_D_P12 | AH19 | LVDS eða 2.5-V | LVDS TX biti 12 eða CMOS biti 56 |
| 126 | HSMC_RX_D_P12 | AK16 | LVDS eða 2.5-V | LVDS RX biti 12 eða CMOS biti 57 |
| 127 | HSMC_TX_D_N12 | AH20 | LVDS eða 2.5-V | LVDS TX biti 12n eða CMOS biti 58 |
Tafla 2–21. HSMC tengipinnaúthlutun, skýringarmerkisheiti og aðgerðir (3. hluti af 3)
| Stjórn Tilvísun (J7) |
Teikning Merki Nafn |
Hvirfilbylur V E FPGA pinna
Númer |
I/O Standard |
Lýsing |
| 128 | HSMC_RX_D_N12 | AK17 | LVDS eða 2.5-V | LVDS RX biti 12n eða CMOS biti 59 |
| 131 | HSMC_TX_D_P13 | AG17 | LVDS eða 2.5-V | LVDS TX biti 13 eða CMOS biti 60 |
| 132 | HSMC_RX_D_P13 | AF16 | LVDS eða 2.5-V | LVDS RX biti 13 eða CMOS biti 61 |
| 133 | HSMC_TX_D_N13 | AH17 | LVDS eða 2.5-V | LVDS TX biti 13n eða CMOS biti 62 |
| 134 | HSMC_RX_D_N13 | AG16 | LVDS eða 2.5-V | LVDS RX biti 13n eða CMOS biti 63 |
| 137 | HSMC_TX_D_P14 | AJ15 | LVDS eða 2.5-V | LVDS TX biti 14 eða CMOS biti 64 |
| 138 | HSMC_RX_D_P14 | AE16 | LVDS eða 2.5-V | LVDS RX biti 14 eða CMOS biti 65 |
| 139 | HSMC_TX_D_N14 | AK15 | LVDS eða 2.5-V | LVDS TX biti 14n eða CMOS biti 66 |
| 140 | HSMC_RX_D_N14 | AF15 | LVDS eða 2.5-V | LVDS RX biti 14n eða CMOS biti 67 |
| 143 | HSMC_TX_D_P15 | AH14 | LVDS eða 2.5-V | LVDS TX biti 15 eða CMOS biti 68 |
| 144 | HSMC_RX_D_P15 | AD17 | LVDS eða 2.5-V | LVDS RX biti 15 eða CMOS biti 69 |
| 145 | HSMC_TX_D_N15 | AH15 | LVDS eða 2.5-V | LVDS TX biti 15n eða CMOS biti 70 |
| 146 | HSMC_RX_D_N15 | AE17 | LVDS eða 2.5-V | LVDS RX biti 15n eða CMOS biti 71 |
| 149 | HSMC_TX_D_P16 | AE15 | LVDS eða 2.5-V | LVDS TX biti 16 eða CMOS biti 72 |
| 150 | HSMC_RX_D_P16 | AD18 | LVDS eða 2.5-V | LVDS RX biti 16 eða CMOS biti 73 |
| 151 | HSMC_TX_D_N16 | AF14 | LVDS eða 2.5-V | LVDS TX biti 16n eða CMOS biti 74 |
| 152 | HSMC_RX_D_N16 | AE18 | LVDS eða 2.5-V | LVDS RX biti 16n eða CMOS biti 75 |
| 155 | HSMC_CLK_OUT_P2 | AG23 | LVDS eða 2.5-V | LVDS eða CMOS klukka út 2 eða CMOS bita 76 |
| 156 | HSMC_CLK_IN_P2 | Y15 | LVDS eða 2.5-V | LVDS eða CMOS klukka í 2 eða CMOS bita 77 |
| 157 | HSMC_CLK_OUT_N2 | AH22 | LVDS eða 2.5-V | LVDS eða CMOS klukka út 2 eða CMOS bita 78 |
| 158 | HSMC_CLK_IN_N2 | AA15 | LVDS eða 2.5-V | LVDS eða CMOS klukka í 2 eða CMOS bita 79 |
| 160 | HSMC_PRSNTn | AK5 | 2.5-V CMOS | HSMC höfn viðveru skynjari |
RS-232 Serial UART
Kvenkyns hyrnt DSUB 9-pinna tengi ásamt stuðningi við RS-232 senditæki veitir stuðning við að innleiða staðlaða RS-232 raðnúmer UART rás á þessu borði. Tengingin er með sömu pinouts og gagnatengitæki og þarf aðeins staðlaða snúru (ekkert núllmótald þarf fyrir PC tengi). Sérstakur stigbreytingarbuffi er notaður til að þýða á milli LVTTL og RS-232 stiga. Stjórnartilvísanir D23 og D24 eru raðnúmer UART ljósdíóða sem loga til að gefa til kynna RX og TX virkni.
Tafla 2–24 sýnir RS-232 serial UART pinnaúthlutun, merkjaheiti og aðgerðir.
Merkjanöfnin og -gerðirnar eru miðaðar við Cyclone VE FPGA hvað varðar I/O stillingu og stefnu.
Tafla 2–22. RS-232 Serial UART skýringarmerki nöfn og aðgerðir
| Stjórn Tilvísun (U20) | Teikning Merki Nafn | Hvirfilbylur VE FPGA Pin númer | I/O Standard | Lýsing |
| 14 | UART_TXD | AB9 | 3.3-v | Sendu gögn |
| 15 | UART_RTS | AH6 | 3.3-v | Beiðni um að senda |
Tafla 2–22. RS-232 Serial UART skýringarmerki nöfn og aðgerðir
| Stjórn Tilvísun (U20) | Teikning Merki Nafn | Hvirfilbylur VE FPGA Pin númer | I/O Standard | Lýsing |
| 16 | UART_RXD | AG6 | 3.3-v | Fá gögn |
| 13 | UART_CTS | AF8 | 3.3-v | Hreinsa til að senda |
USB-UART
Þróunarborðið styður UART tengi í gegnum USB tengi sem notar Silicon Labs CP2104 USB-til-UART brú. Til að auðvelda hýsingarsamskipti við CP2104 þarftu að nota USB-til-UART brú Virtual COM Port (VCP) rekla.
VCP reklarnir eru fáanlegir á: www.silabs.com/products/mcu/Pages/USBtoUARTBridgeVCPDrivers.aspx
Tafla 2–23 sýnir USB-UART pinnaúthlutun, merkjaheiti og aðgerðir. Merkjanöfnin og -gerðirnar eru miðaðar við Cyclone VE FPGA hvað varðar I/O stillingu og stefnu
Tafla 2–23. USB-UART skýringarmerki nöfn og aðgerðir
| Stjórn Tilvísun (U20) | Teikning Merki Nafn | Hvirfilbylur VE FPGA Pin númer | I/O Standard | Lýsing |
| 1 | USB_UART_RI | AD12 | 2.5-v | Inntak hringvísisstýringar (virkt lágt) |
| 24 | USB_UART_DCD | AD13 | 2.5-v | Stýringarinntak gagnaflutningsaðila (virkt lágt) |
| 22 | USB_UART_DSR | V12 | 2.5-v | Gagnasett tilbúið stjórnunarinntak (virkt lágt) |
| 21 | USB_UART_RXD | AF10 | 2.5-v | Ósamstilltur gagnainntak (UART móttaka) |
| 19 | USB_UART_RTS | AE12 | 2.5-v | Tilbúið til að senda stjórnúttak (virkt lágt) |
| 12 | USB_UART_GPIO2 | AE13 | 2.5-v | Notandastillanleg inntak eða úttak. |
| 23 | USB_UART_DTR | AE10 | 2.5-v | Gagnaúttak tilbúið stjórnunarúttak (virkt lágt) |
| 20 | USB_UART_TXD | W12 | 2.5-v | Ósamstilltur gagnaúttak (UART sending) |
| 18 | USB_UART_CTS | AJ1 | 2.5-v | Hreinsa til að senda stjórninntak (virkt lágt) |
| 15 | USB_UART_SUSPENDn | — | 2.5-v | Pinna er rökfræðilegt lágt þegar CP2104 er í USB biðstöðu. |
| 17 | USB_UART_SUSPEND | — | 2.5-v | Pinna er rökrétt hátt þegar CP2104 er í USB biðstöðu. |
| 9 | USB_UART_RSTn | — | 2.5-v | Tækið endurstillt |
Minni
Þessi hluti lýsir stuðningi við minnisviðmót þróunarborðsins og einnig merkjaheitum þeirra, gerðum og tengingum miðað við Cyclone VE FPGA. Þróunarborðið hefur eftirfarandi minnisviðmót:
- DDR3 SDRAM
- LPDDR2 SDRAM
- EEPROM
- Samstilltur SRAM
- Samstillt flass
Nánari upplýsingar um minnisviðmót er að finna í eftirfarandi skjölum:
- Tímagreiningarhluti í Handbók um ytra minnisviðmót.
- DDR, DDR2 og DDR3 SDRAM hönnunarleiðbeiningar í handbókinni um ytra minnisviðmót.
DDR3 SDRAM
- Þróunarspjaldið styður tvö 16Mx16x8 og tvö 16Mx8x8 DDR3 SDRAM tengi fyrir mjög háhraða röð minnisaðgang.
- 32-bita gagnarútan samanstendur af tveimur x16 tækjum sem nota mjúkan minnisstýringu (SMC) tengi. Með SMC keyrir þetta minnisviðmót á marktíðni 300 MHz fyrir hámarks fræðilega bandbreidd yfir 9.6 Gbps. Hámarkstíðni fyrir þetta DDR3 tæki er 800 MHz með CAS leynd upp á 11.
- Tafla 2–24 sýnir DDR3 pinnaúthlutun, merkjaheiti og aðgerðir. Merkjanöfnin og -gerðirnar eru miðaðar við Cyclone VE FPGA hvað varðar I/O stillingu og stefnu.
Tafla 2–24. DDR3 tæki pinna úthlutun, skýringarmynd merkjaheiti og aðgerðir (Hluti 1 af 4)
| Stjórn Tilvísun | Teikning Merki Nafn | Hvirfilbylur VE FPGA Pin númer | I/O Standard | Lýsing |
| DDR3 x16 (U8) | ||||
| N3 | DDR3_A0 | A16 | 1.5-V SSTL flokkur I | Heimilisfang strætó |
| P7 | DDR3_A1 | G23 | 1.5-V SSTL flokkur I | Heimilisfang strætó |
| P3 | DDR3_A2 | E21 | 1.5-V SSTL flokkur I | Heimilisfang strætó |
| N2 | DDR3_A3 | E22 | 1.5-V SSTL flokkur I | Heimilisfang strætó |
| P8 | DDR3_A4 | A20 | 1.5-V SSTL flokkur I | Heimilisfang strætó |
| P2 | DDR3_A5 | A26 | 1.5-V SSTL flokkur I | Heimilisfang strætó |
| R8 | DDR3_A6 | A15 | 1.5-V SSTL flokkur I | Heimilisfang strætó |
| R2 | DDR3_A7 | B26 | 1.5-V SSTL flokkur I | Heimilisfang strætó |
| T8 | DDR3_A8 | H17 | 1.5-V SSTL flokkur I | Heimilisfang strætó |
| R3 | DDR3_A9 | D14 | 1.5-V SSTL flokkur I | Heimilisfang strætó |
| L7 | DDR3_A10 | E23 | 1.5-V SSTL flokkur I | Heimilisfang strætó |
Tafla 2–24. DDR3 tæki pinna úthlutun, skýringarmynd merkjaheiti og aðgerðir (Hluti 2 af 4)
| Stjórn Tilvísun | Teikning Merki Nafn | Hvirfilbylur VE FPGA Pin númer | I/O Standard | Lýsing |
| R7 | DDR3_A11 | E20 | 1.5-V SSTL flokkur I | Heimilisfang strætó |
| N7 | DDR3_A12 | C25 | 1.5-V SSTL flokkur I | Heimilisfang strætó |
| T3 | DDR3_A13 | B13 | 1.5-V SSTL flokkur I | Heimilisfang strætó |
| M2 | DDR3_BA0 | J18 | 1.5-V SSTL flokkur I | Banka heimilisfang strætó |
| N8 | DDR3_BA1 | F20 | 1.5-V SSTL flokkur I | Banka heimilisfang strætó |
| M3 | DDR3_BA2 | D19 | 1.5-V SSTL flokkur I | Banka heimilisfang strætó |
| K3 | DDR3_CASN | L20 | 1.5-V SSTL flokkur I | Röð heimilisfang velja |
| K9 | DDR3_CKE | C11 | 1.5-V SSTL flokkur I | Veljið heimilisfang dálks |
| J7 | DDR3_CLK_P | J20 | Mismunadrif 1.5-V SSTL Class I | Mismunandi úttaksklukka |
| K7 | DDR3_CLK_N | H20 | Mismunadrif 1.5-V SSTL Class I | Mismunandi úttaksklukka |
| L2 | DDR3_CSN | G17 | 1.5-V SSTL flokkur I | Flís valið |
| E7 | DDR3_DM0 | D23 | 1.5-V SSTL flokkur I | Skrifaðu grímubætisbraut |
| D3 | DDR3_DM1 | D18 | 1.5-V SSTL flokkur I | Skrifaðu grímubætisbraut |
| E3 | DDR3_DQ0 | A25 | 1.5-V SSTL flokkur I | Gagna strætó bæti braut 0 |
| H8 | DDR3_DQ1 | D22 | 1.5-V SSTL flokkur I | Gagna strætó bæti braut 0 |
| F7 | DDR3_DQ2 | C21 | 1.5-V SSTL flokkur I | Gagna strætó bæti braut 0 |
| H7 | DDR3_DQ3 | C19 | 1.5-V SSTL flokkur I | Gagna strætó bæti braut 0 |
| F2 | DDR3_DQ4 | C20 | 1.5-V SSTL flokkur I | Gagna strætó bæti braut 0 |
| G2 | DDR3_DQ5 | C22 | 1.5-V SSTL flokkur I | Gagna strætó bæti braut 0 |
| F8 | DDR3_DQ6 | D25 | 1.5-V SSTL flokkur I | Gagna strætó bæti braut 0 |
| H3 | DDR3_DQ7 | D20 | 1.5-V SSTL flokkur I | Gagna strætó bæti braut 0 |
| A7 | DDR3_DQ8 | B24 | 1.5-V SSTL flokkur I | Gagna strætó bæti braut 1 |
| C3 | DDR3_DQ9 | A21 | 1.5-V SSTL flokkur I | Gagna strætó bæti braut 1 |
| A3 | DDR3_DQ10 | B21 | 1.5-V SSTL flokkur I | Gagna strætó bæti braut 1 |
| D7 | DDR3_DQ11 | F19 | 1.5-V SSTL flokkur I | Gagna strætó bæti braut 1 |
| A2 | DDR3_DQ12 | C24 | 1.5-V SSTL flokkur I | Gagna strætó bæti braut 1 |
| C2 | DDR3_DQ13 | B23 | 1.5-V SSTL flokkur I | Gagna strætó bæti braut 1 |
| B8 | DDR3_DQ14 | E18 | 1.5-V SSTL flokkur I | Gagna strætó bæti braut 1 |
| C8 | DDR3_DQ15 | A23 | 1.5-V SSTL flokkur I | Gagna strætó bæti braut 1 |
| F3 | DDR3_DQS_P0 | K20 | Mismunadrif 1.5-V SSTL Class I | Gagnastrobe P bæti braut 0 |
| G3 | DDR3_DQS_N0 | J19 | Mismunadrif 1.5-V SSTL Class I | Gagnamælir N bæti braut 0 |
| C7 | DDR3_DQS_P1 | L18 | Mismunadrif 1.5-V SSTL Class I | Gagnastrobe P bæti braut 1 |
| B7 | DDR3_DQS_N1 | K18 | Mismunadrif 1.5-V SSTL Class I | Gagnamælir N bæti braut 1 |
| K1 | DDR3_ODT | H19 | 1.5-V SSTL flokkur I | Virkja uppsögn á deyja |
Tafla 2–24. DDR3 tæki pinna úthlutun, skýringarmynd merkjaheiti og aðgerðir (Hluti 3 af 4)
| Stjórn Tilvísun | Teikning Merki Nafn | Hvirfilbylur VE FPGA Pin númer | I/O Standard | Lýsing |
| J3 | DDR3_RASN | A24 | 1.5-V SSTL flokkur I | Röð heimilisfang velja |
| T2 | DDR3_RESETN | L19 | 1.5-V SSTL flokkur I | Endurstilla |
| L3 | DDR3_WEN | B22 | 1.5-V SSTL flokkur I | Skrifa virkja |
| L8 | DDR3_ZQ01 | — | 1.5-V SSTL flokkur I | ZQ viðnám kvörðun |
| DDR3 x16 (U7) | ||||
| N3 | DDR3_A0 | A16 | 1.5-V SSTL flokkur I | Heimilisfang strætó |
| P7 | DDR3_A1 | G23 | 1.5-V SSTL flokkur I | Heimilisfang strætó |
| P3 | DDR3_A2 | E21 | 1.5-V SSTL flokkur I | Heimilisfang strætó |
| N2 | DDR3_A3 | E22 | 1.5-V SSTL flokkur I | Heimilisfang strætó |
| P8 | DDR3_A4 | A20 | 1.5-V SSTL flokkur I | Heimilisfang strætó |
| P2 | DDR3_A5 | A26 | 1.5-V SSTL flokkur I | Heimilisfang strætó |
| R8 | DDR3_A6 | A15 | 1.5-V SSTL flokkur I | Heimilisfang strætó |
| R2 | DDR3_A7 | B26 | 1.5-V SSTL flokkur I | Heimilisfang strætó |
| T8 | DDR3_A8 | H17 | 1.5-V SSTL flokkur I | Heimilisfang strætó |
| R3 | DDR3_A9 | D14 | 1.5-V SSTL flokkur I | Heimilisfang strætó |
| L7 | DDR3_A10 | E23 | 1.5-V SSTL flokkur I | Heimilisfang strætó |
| R7 | DDR3_A11 | E20 | 1.5-V SSTL flokkur I | Heimilisfang strætó |
| N7 | DDR3_A12 | C25 | 1.5-V SSTL flokkur I | Heimilisfang strætó |
| T3 | DDR3_A13 | B13 | 1.5-V SSTL flokkur I | Heimilisfang strætó |
| M2 | DDR3_BA0 | J18 | 1.5-V SSTL flokkur I | Banka heimilisfang strætó |
| N8 | DDR3_BA1 | F20 | 1.5-V SSTL flokkur I | Banka heimilisfang strætó |
| M3 | DDR3_BA2 | D19 | 1.5-V SSTL flokkur I | Banka heimilisfang strætó |
| K3 | DDR3_CASN | L20 | 1.5-V SSTL flokkur I | Röð heimilisfang velja |
| K9 | DDR3_CKE | AK18 | 1.5-V SSTL flokkur I | Veljið heimilisfang dálks |
| K7 | DDR3_CLK_P | J20 | 1.5-V SSTL flokkur I | Mismunandi úttaksklukka |
| J7 | DDR3_CLK_N | H20 | 1.5-V SSTL flokkur I | Mismunandi úttaksklukka |
| L2 | DDR3_CSN | G17 | 1.5-V SSTL flokkur I | Flís valið |
| E7 | DDR3_DM2 | A19 | 1.5-V SSTL flokkur I | Skrifaðu grímubætisbraut |
| D3 | DDR3_DM3 | B14 | 1.5-V SSTL flokkur I | Skrifaðu grímubætisbraut |
| F2 | DDR3_DQ16 | G18 | 1.5-V SSTL flokkur I | Gagna strætó bæti braut 2 |
| F8 | DDR3_DQ17 | B18 | 1.5-V SSTL flokkur I | Gagna strætó bæti braut 2 |
| E3 | DDR3_DQ18 | A18 | 1.5-V SSTL flokkur I | Gagna strætó bæti braut 2 |
| F7 | DDR3_DQ19 | F18 | 1.5-V SSTL flokkur I | Gagna strætó bæti braut 2 |
| H3 | DDR3_DQ20 | C14 | 1.5-V SSTL flokkur I | Gagna strætó bæti braut 2 |
| G2 | DDR3_DQ21 | C17 | 1.5-V SSTL flokkur I | Gagna strætó bæti braut 2 |
| H7 | DDR3_DQ22 | B17 | 1.5-V SSTL flokkur I | Gagna strætó bæti braut 2 |
| H8 | DDR3_DQ23 | B19 | 1.5-V SSTL flokkur I | Gagna strætó bæti braut 2 |
| A2 | DDR3_DQ24 | C15 | 1.5-V SSTL flokkur I | Gagna strætó bæti braut 3 |
Tafla 2–24. DDR3 tæki pinna úthlutun, skýringarmynd merkjaheiti og aðgerðir (Hluti 4 af 4)
| Stjórn Tilvísun | Teikning Merki Nafn | Hvirfilbylur VE FPGA Pin númer | I/O Standard | Lýsing |
| C2 | DDR3_DQ25 | D17 | 1.5-V SSTL flokkur I | Gagna strætó bæti braut 3 |
| D7 | DDR3_DQ26 | C12 | 1.5-V SSTL flokkur I | Gagna strætó bæti braut 3 |
| A7 | DDR3_DQ27 | E17 | 1.5-V SSTL flokkur I | Gagna strætó bæti braut 3 |
| A3 | DDR3_DQ28 | C16 | 1.5-V SSTL flokkur I | Gagna strætó bæti braut 3 |
| C3 | DDR3_DQ29 | A14 | 1.5-V SSTL flokkur I | Gagna strætó bæti braut 3 |
| B8 | DDR3_DQ30 | D12 | 1.5-V SSTL flokkur I | Gagna strætó bæti braut 3 |
| C8 | DDR3_DQ31 | A13 | 1.5-V SSTL flokkur I | Gagna strætó bæti braut 3 |
| F3 | DDR3_DQS_P2 | K16 | Mismunadrif 1.5-V SSTL Class I | Gagnastrobe P bæti braut 2 |
| G3 | DDR3_DQS_N2 | L16 | Mismunadrif 1.5-V SSTL Class I | Gagnamælir N bæti braut 2 |
| C7 | DDR3_DQS_P3 | K17 | Mismunadrif 1.5-V SSTL Class I | Gagnastrobe P bæti braut 3 |
| B7 | DDR3_DQS_N3 | J17 | Mismunadrif 1.5-V SSTL Class I | Gagnamælir N bæti braut 3 |
| K1 | DDR3_ODT | H19 | 1.5-V SSTL flokkur I | Virkja uppsögn á deyja |
| J3 | DDR3_RASN | A24 | 1.5-V SSTL flokkur I | Röð heimilisfang velja |
| T2 | DDR3_RESETN | L19 | 1.5-V SSTL flokkur I | Endurstilla |
| L3 | DDR3_WEN | B22 | 1.5-V SSTL flokkur I | Skrifa virkja |
| L8 | DDR3_ZQ2 | — | 1.5-V SSTL flokkur I | ZQ viðnám kvörðun |
LPDDR2 SDRAM
LPDDR2 er hreyfanlegt DDR2 SDRAM tæki sem er lítið afl sem virkar á 1.2 V. Þetta tengi tengist láréttu I/O bankanum á efri brún FPGA tækisins.
Hraði tækisins er 300 MHz. Aðeins x16 stillingar eru notaðar þó að LPDDR2 SDRAM á borðinu sé x32 tæki.
Tafla 2–25 sýnir LPDDR2 SDRAM pinnaúthlutun, merkjaheiti og aðgerðir.
Merkjanöfnin og -gerðirnar eru miðaðar við Cyclone VE FPGA hvað varðar I/O stillingu og stefnu.
Tafla 2–25. LPDDR2 SDRAM skýringarmynd merkjanöfn og aðgerðir
| Stjórn Tilvísun (U9) | Teikning Merki Nafn | Hvirfilbylur VE FPGA pinnanúmer | I/O Standard | Lýsing |
| AC6 | LPDDR2_CA0 | Y30 | 1.2-V HSUL | Heimilisfang strætó |
| AB6 | LPDDR2_CA1 | T30 | 1.2-V HSUL | Heimilisfang strætó |
| AC7 | LPDDR2_CA2 | W29 | 1.2-V HSUL | Heimilisfang strætó |
| AB8 | LPDDR2_CA3 | AB29 | 1.2-V HSUL | Heimilisfang strætó |
| AB9 | LPDDR2_CA4 | W30 | 1.2-V HSUL | Heimilisfang strætó |
| W1 | LPDDR2_CA5 | U29 | 1.2-V HSUL | Heimilisfang strætó |
| V2 | LPDDR2_CA6 | AC30 | 1.2-V HSUL | Heimilisfang strætó |
| U1 | LPDDR2_CA7 | R30 | 1.2-V HSUL | Heimilisfang strætó |
Tafla 2–25. LPDDR2 SDRAM skýringarmynd merkjanöfn og aðgerðir
| Stjórn Tilvísun (U9) | Teikning Merki Nafn | Hvirfilbylur VE FPGA pinnanúmer | I/O Standard | Lýsing |
| T2 | LPDDR2_CA8 | T28 | 1.2-V HSUL | Heimilisfang strætó |
| T1 | LPDDR2_CA9 | T25 | 1.2-V HSUL | Heimilisfang strætó |
| Y2 | LPDDR2_CK | V21 | Mismunur 1.2-V HSUL | Mismunandi úttaksklukka P |
| Y1 | LPDDR2_CKN | V22 | Mismunur 1.2-V HSUL | Mismunandi úttaksklukka N |
| AC3 | LPDDR2_CKE | T29 | 1.2-V HSUL | Klukka virkja |
| AB3 | LPDDR2_CSN | R26 | 1.2-V HSUL | Flís valið |
| N23 | LPDDR2_DM0 | AG29 | 1.2-V HSUL | Gagnagrímur |
| L23 | LPDDR2_DM1 | AB27 | 1.2-V HSUL | Gagnagrímur |
| AB20 | LPDDR2_DM2 | — | 1.2-V HSUL | Gagnagrímur |
| B20 | LPDDR2_DM3 | — | 1.2-V HSUL | Gagnagrímur |
| AA23 | LPDDR2_DQ0 | AG28 | 1.2-V HSUL | Gagna strætó bæti braut 0 |
| Y22 | LPDDR2_DQ1 | AH30 | 1.2-V HSUL | Gagna strætó bæti braut 0 |
| W22 | LPDDR2_DQ2 | AA28 | 1.2-V HSUL | Gagna strætó bæti braut 0 |
| W23 | LPDDR2_DQ3 | AH29 | 1.2-V HSUL | Gagna strætó bæti braut 0 |
| V23 | LPDDR2_DQ4 | Y28 | 1.2-V HSUL | Gagna strætó bæti braut 0 |
| U22 | LPDDR2_DQ5 | AE30 | 1.2-V HSUL | Gagna strætó bæti braut 0 |
| T22 | LPDDR2_DQ6 | AJ28 | 1.2-V HSUL | Gagna strætó bæti braut 0 |
| T23 | LPDDR2_DQ7 | AD30 | 1.2-V HSUL | Gagna strætó bæti braut 0 |
| H22 | LPDDR2_DQ8 | AC29 | 1.2-V HSUL | Gagna strætó bæti braut 1 |
| H23 | LPDDR2_DQ9 | AF30 | 1.2-V HSUL | Gagna strætó bæti braut 1 |
| G23 | LPDDR2_DQ10 | AA30 | 1.2-V HSUL | Gagna strætó bæti braut 1 |
| F22 | LPDDR2_DQ11 | AE28 | 1.2-V HSUL | Gagna strætó bæti braut 1 |
| E22 | LPDDR2_DQ12 | AF29 | 1.2-V HSUL | Gagna strætó bæti braut 1 |
| E23 | LPDDR2_DQ13 | AD28 | 1.2-V HSUL | Gagna strætó bæti braut 1 |
| D23 | LPDDR2_DQ14 | V27 | 1.2-V HSUL | Gagna strætó bæti braut 1 |
| C22 | LPDDR2_DQ15 | W28 | 1.2-V HSUL | Gagna strætó bæti braut 1 |
| AB12 | LPDDR2_DQ16 | — | 1.2-V HSUL | Gagna strætó bæti braut 2 |
| AC13 | LPDDR2_DQ17 | — | 1.2-V HSUL | Gagna strætó bæti braut 2 |
| AB14 | LPDDR2_DQ18 | — | 1.2-V HSUL | Gagna strætó bæti braut 2 |
| AC14 | LPDDR2_DQ19 | — | 1.2-V HSUL | Gagna strætó bæti braut 2 |
| AB15 | LPDDR2_DQ20 | — | 1.2-V HSUL | Gagna strætó bæti braut 2 |
| AC16 | LPDDR2_DQ21 | — | 1.2-V HSUL | Gagna strætó bæti braut 2 |
| AB17 | LPDDR2_DQ22 | — | 1.2-V HSUL | Gagna strætó bæti braut 2 |
| AC17 | LPDDR2_DQ23 | — | 1.2-V HSUL | Gagna strætó bæti braut 2 |
| B17 | LPDDR2_DQ24 | — | 1.2-V HSUL | Gagna strætó bæti braut 3 |
| A17 | LPDDR2_DQ25 | — | 1.2-V HSUL | Gagna strætó bæti braut 3 |
| A16 | LPDDR2_DQ26 | — | 1.2-V HSUL | Gagna strætó bæti braut 3 |
| B15 | LPDDR2_DQ27 | — | 1.2-V HSUL | Gagna strætó bæti braut 3 |
| B14 | LPDDR2_DQ28 | — | 1.2-V HSUL | Gagna strætó bæti braut 3 |
Tafla 2–25. LPDDR2 SDRAM skýringarmynd merkjanöfn og aðgerðir
| Stjórn Tilvísun (U9) | Teikning Merki Nafn | Hvirfilbylur VE FPGA pinnanúmer | I/O Standard | Lýsing |
| A14 | LPDDR2_DQ29 | — | 1.2-V HSUL | Gagna strætó bæti braut 3 |
| A13 | LPDDR2_DQ30 | — | 1.2-V HSUL | Gagna strætó bæti braut 3 |
| B12 | LPDDR2_DQ31 | — | 1.2-V HSUL | Gagna strætó bæti braut 3 |
| R23 | LPDDR2_DQS0 | V26 | Mismunur 1.2-V HSUL | Gagnastrobe P bæti braut 0 |
| P22 | LPDDR2_DQSN0 | U26 | Mismunur 1.2-V HSUL | Gagnamælir N bæti braut 0 |
| J22 | LPDDR2_DQS1 | U27 | Mismunur 1.2-V HSUL | Gagnastrobe P bæti braut 1 |
| K23 | LPDDR2_DQSN1 | U28 | Mismunur 1.2-V HSUL | Gagnamælir N bæti braut 1 |
| AB18 | LPDDR2_DQS2 | — | Mismunur 1.2-V HSUL | Gagnastrobe P bæti braut 2 |
| AC19 | LPDDR2_DQSN2 | — | Mismunur 1.2-V HSUL | Gagnamælir N bæti braut 2 |
| B18 | LPDDR2_DQS3 | — | Mismunur 1.2-V HSUL | Gagnastrobe P bæti braut 3 |
| A19 | LPDDR2_DQSN4 | — | Mismunur 1.2-V HSUL | Gagnamælir N bæti braut 3 |
| P1 | LPDDR2_ZQ | — | 1.2-v | ZQ viðnám kvörðun |
EEPROM
Þetta borð inniheldur 64-Kb EEPROM tæki. Þetta tæki er með tveggja víra raðviðmótsrútu I2C.
Tafla 2–26 sýnir EEPROM pinnaúthlutun, merkjaheiti og aðgerðir. Merkjanöfnin og -gerðirnar eru miðaðar við Cyclone VE FPGA hvað varðar I/O stillingu og stefnu.
Tafla 2–26. EEPROM skýringarmerki nöfn og aðgerðir
| Stjórn Tilvísun (U12) | Teikning Merki Nafn | Hvirfilbylur VE FPGA Pin númer | I/O Standard | Lýsing |
| 1 | EEPROM_A0 | — | 3.3-v | Heimilisfang flís |
| 2 | EEPROM_A1 | — | 3.3-v | Heimilisfang flís |
| 3 | EEPROM_A2 | — | 3.3-v | Heimilisfang flís |
| 5 | EEPROM_SDA | AH7 | 3.3-v | Raðfang eða gögn |
| 6 | EEPROM_SCL | AG7 | 3.3-v | Raðklukka |
| 7 | EEPROM_WP | — | 3.3-v | Skrifaverndarinntak |
Samstilltur SRAM
Þróunarspjaldið styður 18-Mb staðlað samstillt SRAM fyrir kennslu og gagnageymslu með handahófsaðgangi með lítilli biðtíma. Tækið er með 1024K x 18-bita viðmóti. Þetta tæki er hluti af sameiginlegu FSM-rútunni sem tengist flassminni, SRAM og MAX V CPLD 5M2210 kerfisstýringu. Hraði tækisins er 250 MHz stakur gagnahraði. Það er enginn lágmarkshraði fyrir þetta tæki. Fræðileg bandbreidd þessa viðmóts er 4 Gbps fyrir samfellda strauma. Lestrartíminn fyrir hvaða heimilisfang sem er er tvær klukkur á meðan ritleynd er ein klukka.
Tafla 2–27 sýnir SSRAM pinnaúthlutun, merkjaheiti og aðgerðir.
Tafla 2–27. SSRAM pinnaúthlutun, skýringarmerkisheiti og aðgerðir (1. hluti af 2)
| Stjórn Tilvísun (U11) | Teikning Merki Nafn | Hvirfilbylur VE FPGA Pin númer | I/O Standard | Lýsing |
| 86 | SRAM_OEN | E7 | 2.5-v | Úttak virkja |
| 87 | SRAM_WEN | D6 | 2.5-v | Skrifa virkja |
| 37 | FSM_A1 | B11 | 2.5-v | Heimilisfang strætó |
| 36 | FSM_A2 | A11 | 2.5-v | Heimilisfang strætó |
| 44 | FSM_A3 | D9 | 2.5-v | Heimilisfang strætó |
| 42 | FSM_A4 | C10 | 2.5-v | Heimilisfang strætó |
| 34 | FSM_A5 | A10 | 2.5-v | Heimilisfang strætó |
| 47 | FSM_A6 | A9 | 2.5-v | Heimilisfang strætó |
| 43 | FSM_A7 | C9 | 2.5-v | Heimilisfang strætó |
| 46 | FSM_A8 | B8 | 2.5-v | Heimilisfang strætó |
| 45 | FSM_A9 | B7 | 2.5-v | Heimilisfang strætó |
| 35 | FSM_A10 | A8 | 2.5-v | Heimilisfang strætó |
| 32 | FSM_A11 | B6 | 2.5-v | Heimilisfang strætó |
| 33 | FSM_A12 | A6 | 2.5-v | Heimilisfang strætó |
| 50 | FSM_A13 | C7 | 2.5-v | Heimilisfang strætó |
| 48 | FSM_A14 | C6 | 2.5-v | Heimilisfang strætó |
| 100 | FSM_A15 | F13 | 2.5-v | Heimilisfang strætó |
| 99 | FSM_A16 | E13 | 2.5-v | Heimilisfang strætó |
| 82 | FSM_A17 | A5 | 2.5-v | Heimilisfang strætó |
| 80 | FSM_A18 | A4 | 2.5-v | Heimilisfang strætó |
| 49 | FSM_A19 | J7 | 2.5-v | Heimilisfang strætó |
| 81 | FSM_A20 | H7 | 2.5-v | Heimilisfang strætó |
| 39 | FSM_A21 | J9 | 2.5-v | Heimilisfang strætó |
| 58 | FSM_D0 | F16 | 2.5-v | Gagna strætó |
| 59 | FSM_D1 | E16 | 2.5-v | Gagna strætó |
| 62 | FSM_D2 | M9 | 2.5-v | Gagna strætó |
| 63 | FSM_D3 | M8 | 2.5-v | Gagna strætó |
| 68 | FSM_D4 | F15 | 2.5-v | Gagna strætó |
| 69 | FSM_D5 | E15 | 2.5-v | Gagna strætó |
Tafla 2–27. SSRAM pinnaúthlutun, skýringarmerkisheiti og aðgerðir (2. hluti af 2)
| Stjórn Tilvísun (U11) | Teikning Merki Nafn | Hvirfilbylur VE FPGA Pin númer | I/O Standard | Lýsing |
| 72 | FSM_D6 | E12 | 2.5-v | Gagna strætó |
| 73 | FSM_D7 | D13 | 2.5-v | Gagna strætó |
| 23 | FSM_D8 | J15 | 2.5-v | Gagna strætó |
| 22 | FSM_D9 | H15 | 2.5-v | Gagna strætó |
| 19 | FSM_D10 | E11 | 2.5-v | Gagna strætó |
| 18 | FSM_D11 | D10 | 2.5-v | Gagna strætó |
| 12 | FSM_D12 | L10 | 2.5-v | Gagna strætó |
| 13 | FSM_D13 | L9 | 2.5-v | Gagna strætó |
| 8 | FSM_D14 | G14 | 2.5-v | Gagna strætó |
| 9 | FSM_D15 | F14 | 2.5-v | Gagna strætó |
| 85 | SRAM_ADSCN | E6 | 2.5-v | Stöðu stjórnandi heimilisfangs |
| 84 | SRAM_ADSPN | J10 | 2.5-v | Örgjörvi heimilisfangsstöðu |
| 83 | SRAM_ADVN | G6 | 2.5-v | Heimilisfang gilt |
| 93 | SRAM_BWAN | A3 | 2.5-v | Bæti skrifa velja |
| 94 | SRAM_BWBN | A2 | 2.5-v | Bæti skrifa velja |
| 97 | SRAM_CE2 | — | 2.5-v | Flís virkja 2 |
| 92 | SRAM_CE3N | — | 2.5-v | Flís virkja 3 |
| 98 | SRAM_CEN | D7 | 2.5-v | Flís virkja 1 |
| 89 | SRAM_CLK | K10 | 2.5-v | Klukka |
| 88 | SRAM_GWN | — | 2.5-v | Alþjóðlegt skrifa virkt |
| 31 | SRAM_MODE | — | 2.5-v | Val á runuröð |
| 64 | SRAM_ZZ | — | 2.5-v | Power sleep mode |
Flash
Þróunarspjaldið styður 512 Mb CFI-samhæft samstillt flassbúnað fyrir óstöðug geymslu á FPGA stillingargögnum, töfluupplýsingum, prófunarforritsgögnum og notendakóðarými. Þetta tæki er hluti af sameiginlegu FSM-rútunni sem tengist flassminni, SSRAM og MAX V CPLD 5M2210 kerfisstýringu. Þetta 16 bita gagnaminnisviðmót getur haldið uppi hraðlestri við allt að 52 MHz fyrir afköst upp á 832 Mbps á hvert tæki. Skrifafköst er 270 μs fyrir biðminni fyrir stakt orð á meðan eyðingartíminn er 800 ms fyrir 128 K fylkisblokk. Tafla 2–28 sýnir úthlutun flasspinna, merkjaheiti og aðgerðir. Merkjanöfnin og -gerðirnar eru miðaðar við Cyclone VE FPGA hvað varðar I/O stillingu og stefnu.
Tafla 2–28. Flash-pinnaúthlutun, skýringarmerkisheiti og aðgerðir (1. hluti af 3)
| Stjórn Tilvísun (U10) | Teikning Merki Nafn | Hvirfilbylur VE FPGA Pin númer | I/O Standard | Lýsing |
| F6 | FLASH_ADVN | H12 | 2.5-v | Heimilisfang gilt |
| B4 | FLASH_CEN | H14 | 2.5-v | Flís virkja |
Tafla 2–28. Flash-pinnaúthlutun, skýringarmerkisheiti og aðgerðir (2. hluti af 3)
| Stjórn Tilvísun (U10) | Teikning Merki Nafn | Hvirfilbylur VE FPGA Pin númer | I/O Standard | Lýsing |
| E6 | FLASH_CLK | N12 | 2.5-v | Klukka |
| F8 | FLASH_OEN | L11 | 2.5-v | Úttak virkja |
| F7 | FLASH_RDYBSYN | J12 | 2.5-v | Tilbúið |
| D4 | FLASH_RESETN | K11 | 2.5-v | Endurstilla |
| G8 | FLASH_WEN | P12 | 2.5-v | Skrifa virkja |
| C6 | FLASH_WPN | — | 2.5-v | Skrifaðu vernda |
| A1 | FSM_A1 | B11 | 2.5-v | Heimilisfang strætó |
| B1 | FSM_A2 | A11 | 2.5-v | Heimilisfang strætó |
| C1 | FSM_A3 | D9 | 2.5-v | Heimilisfang strætó |
| D1 | FSM_A4 | C10 | 2.5-v | Heimilisfang strætó |
| D2 | FSM_A5 | A10 | 2.5-v | Heimilisfang strætó |
| A2 | FSM_A6 | A9 | 2.5-v | Heimilisfang strætó |
| C2 | FSM_A7 | C9 | 2.5-v | Heimilisfang strætó |
| A3 | FSM_A8 | B8 | 2.5-v | Heimilisfang strætó |
| B3 | FSM_A9 | B7 | 2.5-v | Heimilisfang strætó |
| C3 | FSM_A10 | A8 | 2.5-v | Heimilisfang strætó |
| D3 | FSM_A11 | B6 | 2.5-v | Heimilisfang strætó |
| C4 | FSM_A12 | A6 | 2.5-v | Heimilisfang strætó |
| A5 | FSM_A13 | C7 | 2.5-v | Heimilisfang strætó |
| B5 | FSM_A14 | C6 | 2.5-v | Heimilisfang strætó |
| C5 | FSM_A15 | F13 | 2.5-v | Heimilisfang strætó |
| D7 | FSM_A16 | E13 | 2.5-v | Heimilisfang strætó |
| D8 | FSM_A17 | A5 | 2.5-v | Heimilisfang strætó |
| A7 | FSM_A18 | A4 | 2.5-v | Heimilisfang strætó |
| B7 | FSM_A19 | J7 | 2.5-v | Heimilisfang strætó |
| C7 | FSM_A20 | H7 | 2.5-v | Heimilisfang strætó |
| C8 | FSM_A21 | J9 | 2.5-v | Heimilisfang strætó |
| A8 | FSM_A22 | H9 | 2.5-v | Heimilisfang strætó |
| G1 | FSM_A23 | G9 | 2.5-v | Heimilisfang strætó |
| H8 | FSM_A24 | F8 | 2.5-v | Heimilisfang strætó |
| B6 | FSM_A25 | E8 | 2.5-v | Heimilisfang strætó |
| B8 | FSM_A26 | D8 | 2.5-v | Heimilisfang strætó |
| F2 | FSM_D0 | F16 | 2.5-v | Gagna strætó |
| E2 | FSM_D1 | E16 | 2.5-v | Gagna strætó |
| G3 | FSM_D2 | M9 | 2.5-v | Gagna strætó |
| E4 | FSM_D3 | M8 | 2.5-v | Gagna strætó |
| E5 | FSM_D4 | F15 | 2.5-v | Gagna strætó |
| G5 | FSM_D5 | E15 | 2.5-v | Gagna strætó |
| G6 | FSM_D6 | E12 | 2.5-v | Gagna strætó |
Tafla 2–28. Flash-pinnaúthlutun, skýringarmerkisheiti og aðgerðir (3. hluti af 3)
| Stjórn Tilvísun (U10) | Teikning Merki Nafn | Hvirfilbylur VE FPGA Pin númer | I/O Standard | Lýsing |
| H7 | FSM_D7 | D13 | 2.5-v | Gagna strætó |
| E1 | FSM_D8 | J15 | 2.5-v | Gagna strætó |
| E3 | FSM_D9 | H15 | 2.5-v | Gagna strætó |
| F3 | FSM_D10 | E11 | 2.5-v | Gagna strætó |
| F4 | FSM_D11 | D10 | 2.5-v | Gagna strætó |
| F5 | FSM_D12 | L10 | 2.5-v | Gagna strætó |
| H5 | FSM_D13 | L9 | 2.5-v | Gagna strætó |
| G7 | FSM_D14 | G14 | 2.5-v | Gagna strætó |
| E7 | FSM_D15 | F14 | 2.5-v | Gagna strætó |
Aflgjafi
Þú getur kveikt á þróunartöflunni frá DC aflinntaki í fartölvu. Inntak binditage verður að vera á bilinu 14 V til 20 V, straumur 4.3 A og hámarks watttage af 65 W. The DC voltage er síðan stigið niður í ýmsar rafmagnsbrautir sem notaðar eru af borðhlutunum og settar í HSMC tengin. Innbyggður multi-rás analog-to-digital breytir (ADC) mælir strauminn fyrir nokkrar sérstakar borðteina.
Orkudreifikerfi
Mynd 2–9 sýnir rafdreifikerfið á þróunartöflunni. Óhagkvæmni og samnýting eftirlitsaðila endurspeglast í sýndum straumum, sem eru íhaldssöm algjör hámarksgildi.
Mynd 2–9. Rafmagnsdreifingarkerfi
Aflsmæling
Það eru átta aflgjafateinar sem hafa innbyggða straumskynjun með því að nota 24-bita mismunadrif ADC tæki. Nákvæmni skynjunarviðnám skipta ADC tækin og teinunum frá aðal framboðsfletinum til að ADC mælið straum. SPI strætó tengir þessi ADC tæki við MAX V CPLD 5M2210 kerfisstýringuna.
Mynd 2–10 sýnir blokkarmyndina fyrir aflmælingarrásina.
Mynd 2–10. Aflmælingarrás
Í töflu 2–29 eru tilgreindar teinar sem miðað er við. Dálkurinn fyrir nafnmerki með skýringarmynd tilgreinir heiti járnbrautarinnar sem verið er að mæla á meðan tækjapinnasúlan tilgreinir tækin sem eru tengd við brautina.
Tafla 2–29. Aflmælingarbrautir
| Rás | Teikning Merki Nafn | Voltage (V) | Tæki Pinna | Lýsing |
| 1 | VCC | 1.1 | VCC | FPGA kjarnaafl |
| 2 | VCCAUX | 2.5 | VCC_AUX | Aðstoðarmaður |
| 3 | VCCA_FPLL | 2.5 | VCCA_FPLL | PLL hliðrænt afl |
| VCCPD3B4A, | ||||
| VCCPD5A,
VCCPD5B, VCCPD6A, |
I/O forrekabankar 3B, 4A, 5A, 5B, 6A, 7A og 8A | |||
| 5 | VCCIO_VCCPD_2.5V | 2.5 | VCCPD7A8A | |
| VCCIO3B, | ||||
| VCCIO6A, VCCIO7A, | VCC I/O bankar 3B, 6A, 7A og 8A | |||
| VCCIO8A | ||||
| 7 | VCCIO_1.2V | 1.2 | VCCIO5A, VCCIO5B, | VCC I/O bankar 5A og 5B (LPDDR2) |
| 8 | VCCIO_1.5V | 1.5 | VCCIO_4A | VCC I/O banki 4A (DDR3) |
Tilvísun stjórnarþátta
Þessi kafli lýsir íhlutum Cyclone VE FPGA þróunarborðsins, framleiðsluupplýsingunum og yfirlýsingar stjórnarinnar um samræmi.
Hlutir í stjórn
Tafla sýnir tilvísun íhluta og framleiðsluupplýsingar allra íhlutanna á þróunartöflunni.
Tafla 3–1. Tilvísun íhluta og upplýsingar um framleiðslu
| Stjórn Tilvísun | Hluti | Framleiðandi | Framleiðsla Hlutanúmer | Framleiðandi Websíða |
| U1 | FPGA, Cyclone VE F896, 149,500
LEs, blýlaust |
Altera hlutafélag | 5CEFA7F31I7N | www.altera.com |
| U13 | MAX V CPLD 5M2210 kerfi
Stjórnandi |
Altera hlutafélag | 5M2210ZF256I5N | www.altera.com |
| U18 | Háhraða USB jaðarstýring | Cypress | CY7C68013A | www.cypress.com |
| D1-D16, D18-D31, | Græn LED ljós | Lumex Inc. | SML-LXT0805GW-TR | www.lumex.com |
| D17 | Rauður LED | Lumex Inc. | SML-LXT0805IW-TR | www.lumex.com |
| D35 | Blá LED | Lumex Inc. | SML-LX0805USBC-TR | www.lumex.com |
| SW1–SW4 | Fjögurra stöðu DIP rofar | C&K Components/ ITT Industries | TDA04H0SB1 | www.ittcannon.com |
| S1-S8 | Ýttu á hnappa | Panasonic | EVQPAC07K | www.panasonic.com |
| S5 | Renna rofi | E-rofi | EG2201A | www.e-switch.com |
| X1 | Forritanleg LVDS klukka 125M sjálfgefna | Silicon Labs | 570FAB000973DG | www.silabs.com |
| X3 | 100 MHz kristalsveifla, ±50 ppm,
CMOS, 2.5 V |
Silicon Labs | 510GBA100M000BAGx | www.silabs.com |
| X2 | 50 MHz kristalsveifla, ±50 ppm,
CMOS, 2.5 V |
Silicon Labs | 510GBA50M0000BAGx | www.silabs.com |
| J12 | Kvenkyns horn PCB WR-DSUB 9 pinna tengi | Wurth Elektronik | 618009231121 | www.we-online.com |
| U21 | USB-til-UART brú | Silicon Labs | CP2104 | www.silabs.com |
| J14 | 2×7 pinna LCD innstungulist | Samtec | TSM-107-07-GD | www.samtec.com |
| 2×16 stafa LCD, 5×8 punkta fylki | Lumex Inc. | LCM-S01602DSR/C | www.lumex.com | |
| U14, U15 | Ethernet PHY BASE-T tæki | Marvell hálfleiðari | 88E1111-B2- CAA1C000 | www.marvell.com |
| J8, J9 | RJ-45 tengi, 10/100/1000 Mbps | Wurth Elektronik | 7499111001A | www.we-online.com |
| J7 | HSMC, sérsniðin útgáfa af QSH-DP fjölskyldu háhraða innstungunni. | Samtec | ASP-122953-01 | www.samtec.com |
| U20 | RS-232 tvískiptur senditæki | Línuleg tækni | LTC2803-1 | www.linear.com |
Tafla 3–1. Tilvísun íhluta og upplýsingar um framleiðslu
| Stjórn Tilvísun | Hluti | Framleiðandi | Framleiðsla Hlutanúmer | Framleiðandi Websíða |
| U12 | 64-Kb EEPROM | Örflögu | 24AA64 | www.microchip.com |
| J15, J16 | 2 x 8 villuleitarhausar | Samtec | TSM-108-01-L-DV | www.samtec.com |
| U7, U8 | 16M × 16 × 8, 256 MB DDR3 SDRAM | Míkron | MT41J128M16 | www.micron.com |
| U9 | 16M × 32 × 8, 512 MB LPDDR2 SDRAM | Míkron | MT42L128M32 | www.micron.com |
| U11 | 1024K × 18 bita 18-Mb samstillt SRAM | Integrated Silicon Solution, Inc. | IS61VPS102418A- 250TQL | www.issi.com |
| U10 | 512-Mb samstillt flass | Numonyx | PC28F512P30BF | www.numonyx.com |
| U35 | 16 rása mismunadrif 24 bita ADC | Línuleg tækni | LTC2418CGN#PBF | www.linear.com |
Yfirlýsing um samræmi við RoHS Kína
Í töflu 3–2 eru talin upp hættuleg efni sem fylgja settinu.
Tafla 3–2. Tafla yfir heiti og styrkleiki hættulegra efna (1), (2)
|
Hluti Nafn |
Blý (Pb) | Kadmíum (Cd) | Tvískipt Króm (Cr6 +) | Merkúríus (Hg) | Pólýbrómað bifenýl (PBB) | Pólýbrómað dífenýl etrar (PBDE) |
| Cyclone VE þróunarborð | X* | 0 | 0 | 0 | 0 | 0 |
| 15 V aflgjafi | 0 | 0 | 0 | 0 | 0 | 0 |
| Tegund AB USB snúru | 0 | 0 | 0 | 0 | 0 | 0 |
| Notendahandbók | 0 | 0 | 0 | 0 | 0 | 0 |
Athugasemdir við töflu 3–2:
- 0 gefur til kynna að styrkur hættulega efnisins í öllum einsleitum efnum í hlutunum sé undir viðeigandi viðmiðunarmörkum SJ/T11363-2006 staðalsins.
- X* gefur til kynna að styrkur hættulegs efnis að minnsta kosti eins allra einsleitra efna í hlutunum sé yfir viðeigandi þröskuldi SJ/T11363-2006 staðalsins, en hann er undanþeginn RoHS ESB.
CE EMI samræmi Varúð
Þetta þróunarsett er afhent í samræmi við viðeigandi staðla sem kveðið er á um í tilskipun 2004/108/EB. Vegna eðlis forritanlegra rökrænna tækja er mögulegt fyrir notandann að breyta settinu á þann hátt að mynda rafsegultruflanir (EMI) sem fara yfir þau mörk sem sett eru fyrir þennan búnað. Sérhver EMI sem orsakast af breytingum á afhentu efni er á ábyrgð notandans.
Viðbótarupplýsingar
Þessi kafli veitir frekari upplýsingar um skjalið og Altera.
Endurskoðunarsaga stjórnar
Eftirfarandi tafla sýnir útgáfur af öllum útgáfum Cyclone VE FPGA Development Board.
| Gefa út Dagsetning | Útgáfa | Lýsing |
| mars 2013 | Framleiðsla sílikon | ■ Ný endurskoðun stjórnar. Nýtt hlutanúmer tækis—5CEFA7F31I7N.
■ Stjórnin stóðst CE-samræmispróf. |
| nóvember 2012 | Verkfræðikísill | Upphafleg útgáfa. |
Endurskoðunarsaga skjala
Eftirfarandi tafla sýnir endurskoðunarferil þessa skjals.
| Dagsetning | Útgáfa | Breytingar |
| ágúst 2017 | 1.4 | Leiðrétt staðsetning borðs fyrir Klukkuúttak SMA tengi inn „Búiðview af Eiginleikar Cyclone VE FPGA þróunarborðs“ á blaðsíðu 2–2. |
| janúar 2017 | 1.3 | Leiðrétt ENETA_RX_DV pinnúmer inn Tafla 2–20 á blaðsíðu 2–25. |
|
september 2015 |
1.2 |
■ Tengill bætt við Altera hönnunarverslun in „MAX V CPLD 5M2210 System Controller“ kveikt á síðu 2–5.
■ Leiðrétt tæki merki í Mynd 2–5 á bls. 2–15. |
| mars 2013 | 1.1 | ■ Endurskoðaði hlutanúmer FPGA tækisins fyrir framleiðslu sílikon losun.
■ Bætti við kafla um "CE EMI samræmi varúð" á bls. 3–2. |
| nóvember 2012 | 1.0 | Upphafleg útgáfa. |
Leturgerðarsamþykktir
Eftirfarandi tafla sýnir leturfræðivenjur sem þetta skjal notar.
| Sjónræn Bend | Merking |
| Feitletrað með upphafshöfum Bréf | Tilgreindu skipanöfn, titla valmynda, valmöguleika fyrir valmyndir og önnur GUI merki. Til dæmisample, Vista sem valmynd. Fyrir GUI einingar samsvarar hástafir GUI. |
|
feitletrað gerð |
Gefur til kynna möppuheiti, verkefnanöfn, nöfn diskadrifs, file nöfn, file nafnaviðbót, heiti hugbúnaðargagna og GUI merki. Til dæmisample, \qhönnun Skrá, D: keyra, og chiptrip.gdf file. |
| Skáletruð gerð með stórum upphafsstöfum | Tilgreindu skjalaheiti. Til dæmisample, Stratix IV Hönnun Leiðbeiningar. |
Cyclone V E FPGA þróunarráð
Tilvísunarhandbók
ágúst 2017 Altera Corporation
Skjöl / auðlindir
 |
ALTERA Cyclone VE FPGA þróunarráð [pdfNotendahandbók Cyclone VE FPGA Development Board, Cyclone, VE FPGA Development Board, FPGA Development Board, Development Board, Board |
