د ALTERA سایکلون VE FPGA پراختیایی بورډ کارن لارښود

حافظه:
- دوه 256-Mbyte (MB) DDR3 SDRAM وسایل د 16-bit ډیټا بس سره
- یو 18-Mbit (Mb) SSRAM
- یو 512-Mb همغږي فلش
- یو 512-MB LPDDR2 SDRAM د 32-bit ډیټا بس سره (په دې بورډ کې یوازې 16-bit ډیټا بس کارول کیږي)
- یو 64-Kb I2C سیریل په بریښنایی توګه د پاکولو وړ PROM (EEPROM)

میخانیکي: د 6.5 x 4.5 اندازه تخته

د محصول کارولو لارښوونې

دوهم څپرکی: پایview

عمومي توضیحات

د سایکلون VE FPGA پراختیایی بورډ ډیزاین شوی ترڅو پرمختللي ډیزاین وړتیاوې د ځانګړتیاو سره چمتو کړي لکه جزوي بیا تنظیم کول. دا د تیرو FPGA کورنیو په پرتله ګړندي عملیات ، د بریښنا ټیټ مصرف ، او بازار ته ګړندي وخت وړاندیز کوي.

ګټورې اړیکې

د لاندې موضوعاتو په اړه د نورو معلوماتو لپاره، اړوندو اسنادو ته مراجعه وکړئ:

د سایکلون V وسیلې کورنۍ: د سایکلون V وسیله لاسی کتاب
د HSMC مشخصات: د لوړ سرعت میزانین کارت (HSMC) مشخصات

دوهم فصل: د بورډ اجزا

د بورډ اجزاو بلاکونه

پرمختیایي بورډ لاندې لوی برخې بلاکونه لري:

یو سایکلون VE FPGA (5CEFA7F31I7N) په 896-pin FineLine BGA (FBGA) کې

کنټرولر: د فلش چټک غیر فعال موازي (FPP) ترتیب
MAX II CPLD (EPM240M100I5N) په 100-pin FBGA کڅوړه کې

د FPGA حوالې ساعت ان پټ لپاره د برنامه وړ ساعت جنریټر
د FPGA او MAX V CPLD ساعت ان پټ لپاره 50-MHz واحد پای لرونکی اوسیلیټر
د MAX V CPLD ترتیب کولو ساعت ان پټ لپاره 100-MHz واحد پای oscillator
SMA انپټ (LVDS)
حافظه:
- دوه 256-Mbyte (MB) DDR3 SDRAM وسایل د 16-bit ډیټا بس سره
- یو 18-Mbit (Mb) SSRAM
- یو 512-Mb همغږي فلش
- یو 512-MB LPDDR2 SDRAM د 32-bit ډیټا بس سره (په دې بورډ کې یوازې 16-bit ډیټا بس کارول کیږي)
- یو 64-Kb I2C سیریل په بریښنایی توګه د پاکولو وړ PROM (EEPROM)

میخانیکي

پراختیایی بورډ د 6.5 x 4.5 انچ اندازه لري.

دریم څپرکی: د بورډ اجزاو حواله

دا برخه د بورډ د هرې برخې او د هغې د فعالیت په اړه مفصل معلومات وړاندې کوي. مهرباني وکړئ د نورو معلوماتو لپاره د سایکلون VE FPGA پراختیایی بورډ حواله لارښود ته مراجعه وکړئ.

FAQs

پوښتنه: زه د HSMCs وروستي شتون چیرته موندلی شم؟

ځواب: د وروستي HSMCs لیست لیدلو لپاره یا د HSMC توضیحاتو کاپي ډاونلوډ کولو لپاره ، د الټرا پراختیایی بورډ ډاټر کارډز پاڼې ته مراجعه وکړئ webسایټ

پوښتنه: اډوان څه شی دي؟tagد سایکلون VE FPGA پراختیایی بورډ؟

A: د سایکلون VE FPGA پراختیایی بورډ ډیزاین پرمختګونه او نوښتونه وړاندې کوي، لکه د جزوی بیا تنظیم کول، کوم چې د پخوانیو FPGA کورنیو په پرتله ګړندی عملیات، د بریښنا ټیټ مصرف، او بازار ته ګړندی وخت تضمینوي.

پوښتنه: زه د سایکلون V وسیلې کورنۍ په اړه نور معلومات چیرته ترلاسه کولی شم؟

A: د سایکلون V وسیلې کورنۍ په اړه د نورو معلوماتو لپاره د سایکلون V وسیلې لاسي کتاب ته مراجعه وکړئ.

پوښتنه: د پراختیایي بورډ اندازه څومره ده؟

A: پراختیایی بورډ د 6.5 x 4.5 انچ اندازه لري.

101 د ابتکار ډرایو
سان جوز، CA 95134
www.altera.com
MNL-01075-1.4

© 2017 Altera Corporation. ټول حقونه خوندي دي. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS او STRATIX ټکي او لوګو د الټرا کارپوریشن سوداګریزې نښې دي او د متحده ایالاتو د پیټینټ او سوداګریزې نښې دفتر او نورو هیوادونو کې ثبت شوي. نورې ټولې کلمې او لوګو چې د سوداګریزې نښې یا خدماتو نښو په توګه پیژندل شوي د دوی د اړونده مالکینو ملکیت دی لکه څنګه چې په www.altera.com/common/legal.html کې تشریح شوي. الټرا د الټرا معیاري تضمین سره سم د خپلو سیمیکمډکټر محصولاتو فعالیت اوسني مشخصاتو ته تضمینوي ، مګر دا حق خوندي کوي چې په هر وخت کې پرته له خبرتیا څخه په هر محصول او خدماتو کې بدلون راولي. الټرا هیڅ مسؤلیت یا مسؤلیت په غاړه نه اخلي چې د غوښتنلیک یا د کوم معلوماتو، محصول، یا خدماتو کارولو څخه رامینځته کیږي چې دلته تشریح شوي پرته لدې چې د الټرا لخوا په لیکلي ډول په څرګند ډول موافقه شوې وي. د الټرا پیرودونکو ته مشوره ورکول کیږي چې د وسیلې ځانګړتیاو وروستۍ نسخه ترلاسه کړي مخکې لدې چې په کوم خپاره شوي معلوماتو تکیه وکړي او د محصولاتو یا خدماتو لپاره فرمایش ورکولو دمخه.
اګست 2017 Altera Corporation Cyclone VE FPGA پراختیایی بورډ
د حوالې لارښود

دا سند د سایکلون® VE FPGA پراختیایی بورډ هارډویر ځانګړتیاوې بیانوي، پشمول د مفصل پن آوټ او اجزاو حوالې معلومات چې د دودیز FPGA ډیزاینونو رامینځته کولو لپاره اړین دي چې د بورډ ټولو برخو سره انٹرفیس کوي.

اوورview

عمومي توضیحات

د سایکلون VE FPGA پراختیایی بورډ د الټرا سایکلون VE FPGA په کارولو سره د ټیټ ځواک ، لوړ فعالیت ، او منطق ژور ډیزاینونو رامینځته کولو او پروټوټایپ کولو لپاره هارډویر پلیټ فارم چمتو کوي. بورډ د سایکلون VE FPGA ډیزاینونو پراختیا اسانه کولو لپاره د پریفیرالونو او حافظې انٹرفیسونو پراخه لړۍ چمتو کوي. یو د تیز رفتار میزانین کارت (HSMC) نښلونکی د الټرا® او مختلف شریکانو څخه د مختلف HSMCs له لارې اضافي فعالیت اضافه کولو لپاره شتون لري.

د وروستي HSMCs لیست لیدلو لپاره یا د HSMC توضیحاتو کاپي ډاونلوډ کولو لپاره ، د الټرا پراختیایی بورډ ډاټر کارډز پاڼې ته مراجعه وکړئ webسایټ
د ډیزاین پرمختګونه او نوښتونه، لکه جزوي بیا تنظیم کول، ډاډ ترلاسه کوي چې په سایکلون VE FPGAs کې پلي شوي ډیزاینونه ګړندي فعالیت کوي، د ټیټ بریښنا سره، او د پخوانیو FPGA کورنیو په پرتله بازار ته ګړندی وخت لري.
د لاندې موضوعاتو په اړه د نورو معلوماتو لپاره، اړوندو اسنادو ته مراجعه وکړئ:
- د سایکلون V وسیلې کورنۍ ، د سایکلون V وسیلې لاسي کتاب ته مراجعه وکړئ.
- د HSMC مشخصات، د لوړ سرعت میزانین کارت (HSMC) مشخصاتو ته مراجعه وکړئ.

د بورډ اجزاو بلاکونه

پرمختیایي بورډ لاندې لوی برخې بلاکونه لري:

یو سایکلون VE FPGA (5CEFA7F31I7N) په 896-pin FineLine BGA (FBGA) کڅوړه کې
- 149,500 LEs
- 56,480 د تطبیق وړ منطق ماډلونه (ALMs)
- 6,860 Kbit (Kb) M10K او 836 Kb MLAB حافظه
- اوه جزوي مرحله بند شوي لوپونه (PLLs)
- 312 18×18-bit ضرب کوونکي
- 480 عمومي هدف داخل/آؤټ پوټ (GPIO)
- 1.1-V اصلي حجمtage

د FPGA ترتیب کولو سرکټري
- فعال سریال (AS) x1 یا AS x4 ترتیب (EPCQ256SI16N)
- MAX® V CPLD (5M2210ZF256I5N) په 256-pin FBGA کڅوړه کې د سیسټم کنټرولر په توګه
- د فلش چټک غیر فعال موازي (FPP) ترتیب
- MAX II CPLD (EPM240M100I5N) په 100-pin FBGA کڅوړه کې د کوارټس® II پروګرامر سره د کارولو لپاره د ځای پرځای شوي USB-BlasterTM II برخې په توګه
د ساعتیري جریان
- د FPGA حوالې ساعت ان پټ لپاره د برنامه وړ ساعت جنریټر
- د FPGA او MAX V CPLD ساعت ان پټ لپاره 50-MHz واحد پای لرونکی اوسیلیټر
- د MAX V CPLD ترتیب کولو ساعت ان پټ لپاره 100-MHz واحد پای oscillator
- SMA انپټ (LVDS)
حافظه
- دوه 256-Mbyte (MB) DDR3 SDRAM وسایل د 16-bit ډیټا بس سره
- یو 18-Mbit (Mb) SSRAM
- یو 512-Mb همغږي فلش
- یو 512-MB LPDDR2 SDRAM د 32-bit ډیټا بس سره (په دې بورډ کې یوازې 16-bit ډیټا بس کارول کیږي)
- یو 64-Kb I2C سیریل په بریښنایی توګه د پاکولو وړ PROM (EEPROM)
د عمومي کارونکي داخل/آؤټ پوټ
- LEDs او نندارې
- څلور کاروونکي LEDs
- یو ترتیب بار LED
- یو ترتیب شوی LED
- یوه تېروتنه LED
- درې ترتیبونه LEDs غوره کوي
- څلور سرایت شوي USB-Blaster II حالت LEDs
- درې HSMC انٹرفیس LEDs
- لس ایترنیټ LEDs
- دوه UART ډیټا LEDs لیږدوي او ترلاسه کوي
- دوه USB-UART انٹرفیس TX / RX LEDs
- یو بریښنا په LED کې
- یو دوه کرښې کرکټر LCD نندارې

ت Pۍ فشار کړئ
- یو CPU ری سیٹ پش تڼۍ
- یو MAX V ری سیٹ پش تڼۍ
- یو برنامه د فشار تڼۍ غوره کړئ
- د یو برنامه ترتیب کولو فشار تڼۍ
- څلور عمومي کارونکي پش بټن

د DIP سویچونه
- څلور MAX V CPLD سیسټم کنټرولر کنټرول سویچونه
- دوه جېTAG د زنځیر کنټرول DIP سویچونه
- یو فین کنټرول DIP سویچ
- څلور عمومي کارونکي DIP سویچونه
د بریښنا رسول
14-20-V (لپ ټاپ) DC ان پټ

میخانیکي
6.5″ x 4.5″ اندازه تخته

پرمختیایي بورډ بلاک ډیاګرام

شکل 1-1 د سایکلون VE FPGA پراختیایی بورډ بلاک ډیاګرام ښیې.

د بورډ اداره کول

کله چې د تختې اداره کول، دا مهمه ده چې لاندې جامد خارج شوي احتیاط په پام کې ونیسئ:

احتیاط
د مناسب ضد جامد سمبالولو پرته، بورډ زیانمن کیدی شي. له همدې امله، د تختې د لمس کولو پر مهال د جامد کنټرول ضد احتیاطي تدابیر وکاروئ.

د بورډ اجزا

دا فصل د سایکلون VE FPGA پراختیایی بورډ کې مهمې برخې معرفي کوي. شکل 2-1 د اجزاو موقعیتونه روښانه کوي او جدول 2-1 د بورډ د ټولو برخو ځانګړتیاو لنډ توضیح وړاندې کوي.

د سکیمیټکس بشپړ سیټ، د فزیکي ترتیب ډیټابیس، او GERBER fileد پراختیایي بورډ لپاره د سایکلون VE FPGA پراختیایی کټ اسنادو لارښود کې اوسیږي.

د بورډ د ځواک کولو او د مظاهرې سافټویر نصبولو په اړه د معلوماتو لپاره، د سایکلون VE FPGA پرمختیا کټ کارونکي لارښود ته مراجعه وکړئ.

دا څپرکی له لاندې برخو څخه جوړ دی:

"بورډ ختم شوview”
"ځانګړي وسیله: سایکلون VE FPGA" په 2-4 پاڼه کې

"MAX V CPLD 5M2210 سیسټم کنټرولر" په 2-5 پاڼه کې
"FPGA ترتیب" په 2-10 پاڼه کې
"د ساعت سرکټري" په 2-18 پاڼه کې

په 2-20 مخ کې "عمومي کارونکي داخله/آؤټ پټ"
"اجزاء او انٹرفیسونه" په 2-24 مخ کې
"یاد" په 2-32 پاڼه کې

"د بریښنا رسول" په 2-41 پاڼه کې

تختهview

دا برخه یو اوور چمتو کويview د سایکلون VE FPGA پراختیایی بورډ ، په شمول د تشریح شوي بورډ عکس او اجزا توضیحات. شکل 2-1 یو اوور ښیيview د بورډ ځانګړتیاوې

جدول 2-1 اجزا تشریح کوي او د دوی اړوند بورډ حوالې لیستوي.

جدول 2-1. د بورډ اجزا (له 1 څخه 3 برخه)

بورډ حواله	ډول	تفصیل
انځور شوی وسایل
U1	FPGA	سایکلون VE FPGA، 5CEFA7F31I7N، 896-pin FBGA.
U13	CPLD	MAX V CPLD، 5M2210ZF256I5N، 256-pin FBGA.
ترتیب، حالت، او د عناصرو تنظیم کول
J4	JTAG د زنځیر سرلیک	J ته لاسرسی برابرويTAG کله چې د بهرني USB-Blaster کیبل په کارولو سره ځای پرځای شوي USB-Blaster II زنځیر او غیر فعال کوي.
SW2	JTAG د زنځیر کنټرول DIP سویچ	په فعال J کې وسایل لرې کړئ یا شامل کړئTAG زنځیر
J10	د USB ډول-B نښلونکی	د FPGA برنامه کولو او ډیبګ کولو لپاره USB انٹرفیس د سرایت شوي USB-Blaster II J له لارېTAG د ډول-B USB کیبل له لارې.

جدول 2-1. د بورډ اجزا (له 2 څخه 3 برخه)

بورډ حواله	ډول	تفصیل
SW3	د بورډ ترتیبات DIP سویچ	د MAX V CPLD 5M2210 سیسټم کنټرولر افعال کنټرولوي لکه د ساعت فعالول، د SMA ساعت ان پټ کنټرول، او کوم عکس چې په بریښنا کې د فلش حافظې څخه پورته کیږي.
SW1	د MSEL DIP سویچ	په تخته کې د ترتیب کولو سکیم کنټرولوي. د MSEL پن 0، 1، 2 او 4 د DIP سویچ سره نښلوي پداسې حال کې چې د MSEL پن 3 له ځمکې سره وصل کیږي.
S2	برنامه د فشار تڼۍ غوره کړئ	د برنامه انتخاب LEDs ټګل کوي ، کوم چې د برنامې عکس غوره کوي چې له فلش حافظې څخه FPGA ته بار کوي.
S1	د برنامه ترتیب کولو تڼۍ فشارول	د برنامه تنظیماتو پراساس FGPA ته د فلش حافظې څخه عکس پورته کړئ LEDs غوره کړئ.
D19	د LED ترتیب شوی	روښانه کوي کله چې FPGA تنظیم شوی وي.
D18	LED بار کړئ	روښانه کوي کله چې د MAX V CPLD 5M2210 سیسټم کنټرولر په فعاله توګه FPGA تنظیموي.
D17	د LED تېروتنه	روښانه کوي کله چې د فلش حافظې څخه د FPGA ترتیب ناکام شي.
D35	د بریښنا LED	روښانه کوي کله چې د 5.0-V بریښنا شتون ولري.
D25 ~ D27	پروګرام LEDs غوره کړئ	د LED ترتیب ښودلو لپاره روښانه کوي کوم چې مشخص کوي چې کوم فلش حافظه عکس FPGA ته لویږي کله چې تاسو د برنامه غوره کولو تڼۍ فشار کړئ. د LED ترتیباتو لپاره جدول 2-6 ته مراجعه وکړئ.
D1 ~ D10	ایترنیټ LEDs	روښانتیا د پیوستون سرعت ښودلو او همدارنګه د فعالیت لیږد یا ترلاسه کولو لپاره.
D20, D21	د HSMC پورټ LEDs	تاسو کولی شئ دا LEDs تنظیم کړئ ترڅو د لیږد یا ترلاسه کولو فعالیت څرګند کړي.
D22	د HSMC بندر موجود LED	روښانه کوي کله چې د لور کارت په HSMC بندر کې ولګول شي.
D15, D16	د USB-UART LEDs	روښانه کوي کله چې د USB-UART ټرانسمیټر او ریسیور کارول کیږي.
D23, D24	سیریل UART LEDs	روښانه کوي کله چې د UART ټرانسمیټر او ریسیور کارول کیږي.
ساعت سرکټري
X1	د برنامه وړ oscillator	د پروګرام وړ اوسیلیټر د 125 MHz ډیفالټ فریکونسۍ سره. فریکونسۍ د MAX V CPLD 5M2210 سیسټم کنټرولر کې د ساعت کنټرول GUI په کارولو سره د پروګرام وړ دی.
U4	50-MHz oscillator	د عمومي هدف منطق لپاره 50.000-MHz کرسټال oscillator.
X3	100-MHz oscillator	د MAX V CPLD 100.000M5 سیسټم کنټرولر لپاره 2210-MHz کرسټال اوسیلیټر.
J2 ، J3	د ساعت ان پټ SMA نښلونکي	د ساعت ملټي پلیکسر بفر کې د LVDS سره مطابقت لرونکی ساعت آخذې ډرایو کړئ.
J4	د ساعت محصول SMA نښلونکی	د FPGA څخه د 2.5-V CMOS ساعت محصول بهر کړئ.
جنرال کارن داخل/آؤټ پوټ
D28 ~ D31	د کارونکي LEDs	څلور کاروونکي LEDs. روښانه کوي کله چې ټیټ چلول کیږي.
SW3	د کارونکي DIP سویچ	د کواډ کارونکي DIP سویچونه. کله چې سویچ فعال وي، یو منطق 0 غوره شوی.
S4	د CPU ری سیٹ پش تڼۍ	د FPGA منطق بیا تنظیم کړئ.
S3	د MAX V بیا تنظیم کولو تڼۍ	د MAX V CPLD 5M2210 سیسټم کنټرولر بیا تنظیم کړئ.
S5 ~ S8	د عمومي کارونکي پش بټن	څلور کاروونکي پش بټن. کله چې فشار ورکړئ ټیټ چلول.
حافظه وسایل
U7 ، U8	DDR3 x32 حافظه	دوه 256-MB DDR3 SDRAM د 16-bit ډیټا بس سره.
U9	LPDDR2 x 16 حافظه	512-MB LPDDR 2 SDRAM د 32-bit بس سره، یوازې 16-bit بس په دې بورډ کې کارول کیږي.

جدول 2-1. د بورډ اجزا (له 3 څخه 3 برخه)

بورډ حواله	ډول	تفصیل
U10	فلش x16 حافظه	د غیر متزلزل حافظې لپاره د 512-bit ډیټا بس سره 16-Mb همغږي فلش وسایل.
U11	SSRAM x16 حافظه	18-Mb معیاري همغږي RAM د 12-bit ډیټا بس او 4-bit برابرۍ سره.
U12	EEPROM	64-Mb I2C سریال EEPROM.
اړیکه بندرونه
J1	HSMC بندر	په هر HSMC مشخصاتو کې 84 CMOS یا 17 LVDS چینلونه چمتو کوي.
J11	د ګیګابایټ ایترنیټ پورټ	RJ-45 نښلونکی چې د مارویل 10E100 PHY له لارې د 1000/88/1111 ایترنیټ اتصال چمتو کوي او د FPGA میشته Altera Triple Speed Ethernet MegaCore فعالیت په RGMII حالت کې.
J12	سیریل UART بندر	د RS-9 ټرانسیور سره DSUB 232-pin نښلونکی د RS-232 سیریل UART چینل پلي کولو لپاره.
J13	د USB-UART بندر	د سیریل UART انٹرفیس لپاره د USB-to-UART پل سره USB نښلونکی.
J15 ، J16	دبګ سرلیکونه	د ډیبګ موخو لپاره دوه 2 × 8 سرلیکونه.
ویډیو او ښودل بندرونه
J14	کرکټر LCD	نښلونکی چې چمتو شوي 16 کریکٹر × 2 لاین LCD ماډل سره د دوه سټینډ آفونو سره انٹرفیس کوي.
ځواک عرضه
J17	د DC انټرنیټ جیک	د 14-20-V DC بریښنا رسول مني.
SW5	د بریښنا سویچ	کله چې د DC ان پټ جیک څخه بریښنا چمتو کیږي بورډ ته بریښنا ورکړئ یا بند کړئ.

ځانګړی وسیله: سایکلون VE FPGA

د سایکلون VE FPGA پراختیایی بورډ د سایکلون VE FPGA 5CEFA7F31I7N وسیله (U1) په 896-pin FBGA کڅوړه کې وړاندې کوي.

د Cyclone V وسیلې کورنۍ په اړه د نورو معلوماتو لپاره، د سایکلون V وسیله لاسي کتاب ته مراجعه وکړئ.
جدول 2-2 د سایکلون VE FPGA 5CEFA7F31I7N وسیلې ځانګړتیاوې بیانوي.

جدول 2-2. د سایکلون VE FPGA ځانګړتیاوې

ALMs	برابر LEs	M10K RAM بلاکونه	ټول RAM (Kbits)	18-bit × 18-bit ضربان	PLLs	بسته ډول
56,480	149,500	6,860	836	312	7	896-pin FBGA

I/O سرچینې
د سایکلون VE FPGA 5CEFA7F31I7N وسیله ټول 480 کارونکي I/Os لري. جدول 2-3 د سایکلون VE FPGA I/O پن شمیره او په بورډ کې د فعالیت له مخې کارول لیست کوي.

جدول 2-3. طوفان VE FPGA I/O پن شمیره

فعالیت	I/O معیاري	I/O شمېرل	ځانګړې پنس
DDR3	1.5-V SSTL	71	یو توپیر x4 DQS پن
LPDDR2	1.2-V HSUL	37	یو توپیر x2 DQS پن
فلش، SSRAM، EEPROM، او MAX V FSM بس	2.5-V CMOS، 3.3-V LVCMOS	69	—
HSMC بندر	2.5-V CMOS + LVDS	79	17 LVDS، I2C
د ګیګابایټ ایترنیټ پورټ	2.5-V CMOS	42	—
سرایت شوی USB-Blaster II	2.5-V CMOS	20	—
ډیبګ سرلیک	1.5-V، 2.5-V	20	—
UART	3.3-V LVTTL	4	—
USB-UART	2.5-V CMOS	12	—
ت Pۍ فشار کړئ	2.5-V CMOS	5	یو DEV_CLRn پن
د DIP سویچونه	2.5-V CMOS	4	—
کرکټر LCD	2.5-V CMOS	11	—
LEDs	2.5-V CMOS	9	—
ساعت یا Oscillators	2.5-V CMOS + LVDS	12	یو ساعت بهر پن
ټول I/O کارول شوي:		395

MAX V CPLD 5M2210 سیسټم کنټرولر
بورډ د لاندې موخو لپاره د 5M2210 سیسټم کنټرولر، یو الټرا MAX V CPLD کاروي:

د فلش څخه د FPGA ترتیب

د بریښنا اندازه کول
د ریموټ سیسټم تازه کولو لپاره کنټرول او وضعیت راجسترونه

شکل 2-2 د MAX V CPLD 5M2210 سیسټم کنټرولر فعالیت او د بلاک ډیاګرام په توګه د بهرني سرکټ اړیکې روښانه کوي.\

شکل 2-2. MAX V CPLD 5M2210 سیسټم کنټرولر بلاک ډیاګرام

جدول 2–4 د MAX V CPLD 5M2210 سیسټم کنټرولر کې موجود I/O سیګنالونه لیست کوي. د سیګنال نومونه او دندې د MAX V وسیلې سره تړاو لري.

تاسو کولی شئ یو پخوانی ډاونلوډ کړئampد الټرا ډیزاین پلورنځي څخه د لاندې جدول مطابق بشپړ شوي د پن ځایونو او دندې سره ډیزاین. د سایکلون VE FPGA پراختیایی کټ کې ، د ډیزاین Ex لاندېamples، د Cyclone VE FPGA پراختیایی کټ بیسلاین پینټ کلیک وکړئ.

جدول 2-4. MAX V CPLD 5M2210 د سیسټم کنټرولر وسیله پین آوټ (د 1 برخه 5 برخه)

بورډ حواله (U13)	پلان شوی سیګنال نوم	I/O معیاري	تفصیل
N4	5M2210_JTAG_TMS	3.3-V	MAX VJTAG TMS
E9	CLK50_EN	2.5-V	50 MHz oscillator فعالوي
H12	CLK_CONFIG	2.5-V	د 100 MHz ترتیب کولو ساعت ان پټ
A15	CLK_ENABLE	2.5-V	د ساعت اوسیلیټر فعالولو لپاره د DIP سویچ
A13	CLK_SEL	2.5-V	د ساعت انتخاب لپاره د DIP سویچ - SMA یا oscillator
J12	CLKIN_50_MAXV	2.5-V	د 50 MHz ساعت داخلول
D9	CLOCK_SCL	2.5-V	د برنامه وړ اوسیلیټر I2C ساعت
C9	CLOCK_SDA	2.5-V	د برنامه وړ اوسیلیټر I2C ډاټا
D10	CPU_RESETN	2.5-V	FPGA د فشار تڼۍ بیا تنظیم کړئ
P12	EXTRA_SIG0	2.5-V	سرایت شوی USB-Blaster II انٹرفیس. د راتلونکي کارونې لپاره ساتل شوي
T13	EXTRA_SIG1	2.5-V	سرایت شوی USB-Blaster II انٹرفیس. د راتلونکي کارونې لپاره ساتل شوي
T15	EXTRA_SIG2	2.5-V	سرایت شوی USB-Blaster II انٹرفیس. د راتلونکي کارونې لپاره ساتل شوي
A2	FACTORY_LOAD	2.5-V	DIP د بارولو فابریکې یا د کارونکي ډیزاین ته په بریښنا کې بدل کړئ

جدول 2-4. MAX V CPLD 5M2210 د سیسټم کنټرولر وسیله پین آوټ (د 2 برخه 5 برخه)

بورډ حواله (U13)	پلان شوی سیګنال نوم	I/O معیاري	تفصیل
R14	FACTORY_REQUEST	2.5-V	د فابریکې کمانډ لیږلو لپاره د USB-Blaster II ایمبیډ شوی غوښتنه
N12	فابریکه_STATUS	2.5-V	د USB-Blaster II فابریکې د کمانډ حالت سرایت شوی
C8	FAN_FORCE_ON	2.5-V	DIP فین ته یا بند کړئ
N7	FLASH_ADVN	2.5-V	د FSM بس فلش حافظه د اعتبار وړ ده
R5	FLASH_CEN	2.5-V	د FSM بس فلش حافظه چپ فعال کړئ
R6	FLASH_CLK	2.5-V	د FSM بس فلش حافظه ساعت
M6	FLASH_OEN	2.5-V	د FSM بس فلش حافظه تولید فعالوي
T5	FLASH_RDYBSYN	2.5-V	د FSM بس فلش حافظه چمتو ده
P7	FLASH_RESETN	2.5-V	د FSM بس فلش حافظه بیا تنظیمول
N6	FLASH_WEN	2.5-V	د FSM بس فلش حافظه لیکل فعال کړئ
K1	FPGA_CONF_DONE	3.3-V	د FPGA ترتیب شوی LED
D3	FPGA_CONFIG_D0	3.3-V	د FPGA ترتیب کولو ډاټا
C2	FPGA_CONFIG_D1	3.3-V	د FPGA ترتیب کولو ډاټا
C3	FPGA_CONFIG_D2	3.3-V	د FPGA ترتیب کولو ډاټا
E3	FPGA_CONFIG_D3	3.3-V	د FPGA ترتیب کولو ډاټا
D2	FPGA_CONFIG_D4	3.3-V	د FPGA ترتیب کولو ډاټا
E4	FPGA_CONFIG_D5	3.3-V	د FPGA ترتیب کولو ډاټا
D1	FPGA_CONFIG_D6	3.3-V	د FPGA ترتیب کولو ډاټا
E5	FPGA_CONFIG_D7	3.3-V	د FPGA ترتیب کولو ډاټا
F3	FPGA_CONFIG_D8	3.3-V	د FPGA ترتیب کولو ډاټا
E1	FPGA_CONFIG_D9	3.3-V	د FPGA ترتیب کولو ډاټا
F4	FPGA_CONFIG_D10	3.3-V	د FPGA ترتیب کولو ډاټا
F2	FPGA_CONFIG_D11	3.3-V	د FPGA ترتیب کولو ډاټا
F1	FPGA_CONFIG_D12	3.3-V	د FPGA ترتیب کولو ډاټا
F6	FPGA_CONFIG_D13	3.3-V	د FPGA ترتیب کولو ډاټا
G2	FPGA_CONFIG_D14	3.3-V	د FPGA ترتیب کولو ډاټا
G3	FPGA_CONFIG_D15	3.3-V	د FPGA ترتیب کولو ډاټا
K4	FPGA_MAX_DCLK	3.3-V	د FPGA ترتیب کولو ساعت
J3	FPGA_DCLK	3.3-V	د FPGA ترتیب کولو ساعت
N1	FPGA_NCONFIG	3.3-V	د FPGA ترتیب فعال دی
J4	FPGA_NSTATUS	3.3-V	د FPGA ترتیب چمتو دی
H1	FPGA_PR_DONE	3.3-V	د FPGA جزوی بیا تنظیم شوی
P2	FPGA_PR_ERROR	3.3-V	د FPGA جزوی بیا تنظیم کولو تېروتنه
E2	FPGA_PR_READY	3.3-V	د FPGA جزوی بیا تنظیم کولو ته چمتو دی
F5	FPGA_PR_REQUEST	3.3-V	د FPGA جزوی بیا تنظیم غوښتنه
L5	FPGA_MAX_NCS	3.3-V	د FPGA ترتیب کولو چپ انتخاب کړئ
E14	FSM_A1	2.5-V	د FSM پته بس
C14	FSM_A2	2.5-V	د FSM پته بس

جدول 2-4. MAX V CPLD 5M2210 د سیسټم کنټرولر وسیله پین آوټ (د 3 برخه 5 برخه)

بورډ حواله (U13)	پلان شوی سیګنال نوم	I/O معیاري	تفصیل
C15	FSM_A3	2.5-V	د FSM پته بس
E13	FSM_A4	2.5-V	د FSM پته بس
E12	FSM_A5	2.5-V	د FSM پته بس
D15	FSM_A6	2.5-V	د FSM پته بس
F14	FSM_A7	2.5-V	د FSM پته بس
D16	FSM_A8	2.5-V	د FSM پته بس
F13	FSM_A9	2.5-V	د FSM پته بس
E15	FSM_A10	2.5-V	د FSM پته بس
E16	FSM_A11	2.5-V	د FSM پته بس
F15	FSM_A12	2.5-V	د FSM پته بس
G14	FSM_A13	2.5-V	د FSM پته بس
F16	FSM_A14	2.5-V	د FSM پته بس
G13	FSM_A15	2.5-V	د FSM پته بس
G15	FSM_A16	2.5-V	د FSM پته بس
G12	FSM_A17	2.5-V	د FSM پته بس
G16	FSM_A18	2.5-V	د FSM پته بس
H14	FSM_A19	2.5-V	د FSM پته بس
H20	FSM_A20	2.5-V	د FSM پته بس
H13	FSM_A21	2.5-V	د FSM پته بس
H16	FSM_A22	2.5-V	د FSM پته بس
J13	FSM_A23	2.5-V	د FSM پته بس
J16	FSM_A24	2.5-V	د FSM پته بس
T2	FSM_A25	2.5-V	د FSM پته بس
P5	FSM_A26	2.5-V	د FSM پته بس
J14	FSM_D0	2.5-V	د FSM ډیټا بس
J15	FSM_D1	2.5-V	د FSM ډیټا بس
K16	FSM_D2	2.5-V	د FSM ډیټا بس
K13	FSM_D3	2.5-V	د FSM ډیټا بس
K15	FSM_D4	2.5-V	د FSM ډیټا بس
K14	FSM_D5	2.5-V	د FSM ډیټا بس
L16	FSM_D6	2.5-V	د FSM ډیټا بس
L11	FSM_D7	2.5-V	د FSM ډیټا بس
L15	FSM_D8	2.5-V	د FSM ډیټا بس
L12	FSM_D9	2.5-V	د FSM ډیټا بس
M16	FSM_D10	2.5-V	د FSM ډیټا بس
L13	FSM_D11	2.5-V	د FSM ډیټا بس
M15	FSM_D12	2.5-V	د FSM ډیټا بس
L14	FSM_D13	2.5-V	د FSM ډیټا بس
N16	FSM_D14	2.5-V	د FSM ډیټا بس

جدول 2-4. MAX V CPLD 5M2210 د سیسټم کنټرولر وسیله پین آوټ (د 4 برخه 5 برخه)

بورډ حواله (U13)	پلان شوی سیګنال نوم	I/O معیاري	تفصیل
M13	FSM_D15	2.5-V	د FSM ډیټا بس
B8	HSMA_PRSNTN	2.5-V	د HSMC بندر شتون لري
L6	JTAG_5M2210_TDI	3.3-V	MAX V CPLD JTAG په سلسله کې ډاټا
M5	JTAG_5M2210_TDO	3.3-V	MAX V CPLD JTAG د زنځیر ډاټا بهر
P3	JTAG_ټکه	3.3-V	JTAG زنځیر ساعت
P11	M570_CLOCK	2.5-V	25-MHz ساعت د فابریکې کمانډ لیږلو لپاره سرایت شوي USB-Blaster II ته
M1	M570_JTAG_EN	3.3-V	د ایمبیډ شوي USB-Blaster II غیر فعالولو لپاره ټیټ سیګنال
P10	MAX5_BEN0	2.5-V	د FSM بس MAX V بایټ فعال 0
R11	MAX5_BEN1	2.5-V	د FSM بس MAX V بایټ فعال 1
T12	MAX5_BEN2	2.5-V	د FSM بس MAX V بایټ فعال 2
N11	MAX5_BEN3	2.5-V	د FSM بس MAX V بایټ فعال 3
T11	MAX5_CLK	2.5-V	د FSM بس MAX V ساعت
R10	MAX5_CSN	2.5-V	د FSM بس MAX V چپ انتخاب
M10	MAX5_OEN	2.5-V	د FSM بس MAX V تولید فعالوي
N10	MAX5_WEN	2.5-V	د FSM بس MAX V لیکلو وړ
E11	MAX_CONF_DONEN	2.5-V	ایمبیډ شوی USB-Blaster II ترتیب شوی LED
A4	MAX_ERROR	2.5-V	د FPGA ترتیب کولو تېروتنه LED
A6	MAX_LOAD	2.5-V	د FPGA ترتیب فعال LED
M9	MAX_RESETN	2.5-V	د MAX V بیا تنظیم کولو تڼۍ
B7	اوورټیمپ	2.5-V	د تودوخې څارونکي فین فعالوي
D12	PGM_CONFIG	2.5-V	د فلش حافظې عکس پورته کړئ چې د PGM LEDs لخوا پیژندل شوی
B14	PGM_LED0	2.5-V	د فلش حافظې PGM انتخاب شاخص 0
C13	PGM_LED1	2.5-V	د فلش حافظې PGM انتخاب شاخص 1
B16	PGM_LED2	2.5-V	د فلش حافظې PGM انتخاب شاخص 2
B13	PGM_SEL	2.5-V	د PGM_LED [2:0] LED ترتیب بدلوي
H4	PSAS_CSn	3.3-V	د AS ترتیب کولو چپ انتخاب کړئ
G1	PSAS_DCLK	3.3-V	د AS ترتیب کولو ساعت
G4	PSAS_CONF_DONE	3.3-V	AS ترتیب شوی
H2	PSAS_CONFIGn	3.3-V	د AS ترتیب فعال دی
G5	PSAS_DATA1	3.3-V	د AS ترتیب کولو ډاټا
H3	PSAS_DATA0_ASD0	3.3-V	د AS ترتیب کولو ډاټا
J1	PSAS_CEn	3.3-V	د AS ترتیب کولو چپ فعال کړئ
R12	SECURITY_MODE	2.5-V	د ایمبیډ شوي USB-Blaster II لپاره د DIP سویچ په بریښنا کې د فابریکې کمانډ لیږلو لپاره
E7	SENSE_CS0N	2.5-V	د بریښنا څارونکي چپ انتخاب کړئ
A5	SENSE_SCK	2.5-V	د بریښنا نظارت SPI ساعت
D7	SENSE_SDI	2.5-V	د بریښنا نظارت SPI ډاټا
B6	SENSE_SDO	2.5-V	د بریښنا نظارت SPI ډاټا بهر

جدول 2-4. MAX V CPLD 5M2210 د سیسټم کنټرولر وسیله پین آوټ (د 5 برخه 5 برخه)

بورډ حواله (U13)	پلان شوی سیګنال نوم	I/O معیاري	تفصیل
M13	FSM_D15	2.5-V	د FSM ډیټا بس
B8	HSMA_PRSNTN	2.5-V	د HSMC بندر شتون لري
L6	JTAG_5M2210_TDI	3.3-V	MAX V CPLD JTAG په سلسله کې ډاټا
M5	JTAG_5M2210_TDO	3.3-V	MAX V CPLD JTAG د زنځیر ډاټا بهر
P3	JTAG_ټکه	3.3-V	JTAG زنځیر ساعت
P11	M570_CLOCK	2.5-V	25-MHz ساعت د فابریکې کمانډ لیږلو لپاره سرایت شوي USB-Blaster II ته
M1	M570_JTAG_EN	3.3-V	د ایمبیډ شوي USB-Blaster II غیر فعالولو لپاره ټیټ سیګنال
P10	MAX5_BEN0	2.5-V	د FSM بس MAX V بایټ فعال 0
R11	MAX5_BEN1	2.5-V	د FSM بس MAX V بایټ فعال 1
T12	MAX5_BEN2	2.5-V	د FSM بس MAX V بایټ فعال 2
N11	MAX5_BEN3	2.5-V	د FSM بس MAX V بایټ فعال 3
T11	MAX5_CLK	2.5-V	د FSM بس MAX V ساعت
R10	MAX5_CSN	2.5-V	د FSM بس MAX V چپ انتخاب
M10	MAX5_OEN	2.5-V	د FSM بس MAX V تولید فعالوي
N10	MAX5_WEN	2.5-V	د FSM بس MAX V لیکلو وړ
E11	MAX_CONF_DONEN	2.5-V	ایمبیډ شوی USB-Blaster II ترتیب شوی LED
A4	MAX_ERROR	2.5-V	د FPGA ترتیب کولو تېروتنه LED
A6	MAX_LOAD	2.5-V	د FPGA ترتیب فعال LED
M9	MAX_RESETN	2.5-V	د MAX V بیا تنظیم کولو تڼۍ
B7	اوورټیمپ	2.5-V	د تودوخې څارونکي فین فعالوي
D12	PGM_CONFIG	2.5-V	د فلش حافظې عکس پورته کړئ چې د PGM LEDs لخوا پیژندل شوی
B14	PGM_LED0	2.5-V	د فلش حافظې PGM انتخاب شاخص 0
C13	PGM_LED1	2.5-V	د فلش حافظې PGM انتخاب شاخص 1
B16	PGM_LED2	2.5-V	د فلش حافظې PGM انتخاب شاخص 2
B13	PGM_SEL	2.5-V	د PGM_LED [2:0] LED ترتیب بدلوي
H4	PSAS_CSn	3.3-V	د AS ترتیب کولو چپ انتخاب کړئ
G1	PSAS_DCLK	3.3-V	د AS ترتیب کولو ساعت
G4	PSAS_CONF_DONE	3.3-V	AS ترتیب شوی
H2	PSAS_CONFIGn	3.3-V	د AS ترتیب فعال دی
G5	PSAS_DATA1	3.3-V	د AS ترتیب کولو ډاټا
H3	PSAS_DATA0_ASD0	3.3-V	د AS ترتیب کولو ډاټا
J1	PSAS_CEn	3.3-V	د AS ترتیب کولو چپ فعال کړئ
R12	SECURITY_MODE	2.5-V	د ایمبیډ شوي USB-Blaster II لپاره د DIP سویچ په بریښنا کې د فابریکې کمانډ لیږلو لپاره
E7	SENSE_CS0N	2.5-V	د بریښنا څارونکي چپ انتخاب کړئ
A5	SENSE_SCK	2.5-V	د بریښنا نظارت SPI ساعت
D7	SENSE_SDI	2.5-V	د بریښنا نظارت SPI ډاټا
B6	SENSE_SDO	2.5-V	د بریښنا نظارت SPI ډاټا بهر

د FPGA ترتیب

دا برخه د FPGA، فلش حافظه، او MAX V CPLD 5M2210 سیسټم کنټرولر وسیله پروګرام کولو میتودونه تشریح کوي چې د سایکلون VE FPGA پراختیایی بورډ لخوا ملاتړ کیږي.

د سایکلون VE FPGA پراختیایی بورډ د لاندې ترتیب کولو میتودونو ملاتړ کوي:

ایمبیډ شوی USB-Blaster II په J کې د Quartus II پروګرامر په کارولو سره د FPGA تنظیم کولو لپاره ډیفالټ میتود دی.TAG د چمتو شوي USB کیبل سره حالت.
د فلش حافظې ډاونلوډ د FPGA تنظیم کولو لپاره د فلش حافظې څخه ذخیره شوي عکسونو په کارولو سره یا په بریښنا اپ کې یا د برنامه ترتیب کولو پش بټن (S1) فشارولو سره.
د بهرني USB-Blaster په کارولو سره د FPGA تنظیم کولو لپاره بهرني USB-Blaster چې J سره وصل ويTAG د سلسلې سرلیک (J4).
د سیریل یا کواډ سیریل FPGA ترتیب لپاره EPCQ وسیله چې د AS x1 یا AS x4 ترتیب سکیمونو ملاتړ کوي.

د ایمبیډ شوي USB-Blaster II په اړه د FPGA برنامه کول
د ترتیب کولو دا طریقه د USB ډول-B نښلونکی (J10)، یو USB 2.0 PHY وسیله (U18)، او یو Altera MAX II CPLD EPM570GF100I5N (U16) پلي کوي ترڅو د USB کیبل په کارولو سره د FPGA ترتیب ته اجازه ورکړي. دا USB کیبل په مستقیم ډول په بورډ کې د USB ډول-B نښلونکي او د کوارټس II سافټویر چلولو د کمپیوټر USB پورټ ترمینځ وصل کیږي.
په MAX II CPLD EPM570GF100I5N کې سرایت شوی USB-Blaster II معمولا J ماسټر کويTAG زنځیر

شکل 2-3 د JTAG زنځیر

د جيTAG د زنځیر کنټرول DIP سویچ (SW2) هغه جمپرونه کنټرولوي چې په 2-3 شکل کې ښودل شوي.
په زنځیر کې د وسیله یا انٹرفیس سره وصل کولو لپاره ، د دوی اړوند سویچ باید په بند حالت کې وي. ټول سویچونه آن موقعیت ته سلایډ کړئ ترڅو یوازې په زنځیر کې FPGA ولري.

د MAX V CPLD 5M2210 سیسټم کنټرولر باید په J کې ويTAG د ځینو GUI انٹرفیسونو کارولو لپاره زنځیر.

جدول 2-5 د USB 2.0 PHY سکیمیک سیګنال نومونه او د دوی اړوند سایکلون VE FPGA پن شمیرې لیست کوي.

جدول 2-5. د USB 2.0 PHY سکیمیک سیګنال نومونه او دندې (د 1 برخه 2 برخه)

د بورډ حواله (U18)	پلان شوی سیګنال نوم	سایکلون VE د FPGA پن نمبر	I/O معیاري	تفصیل
C1	24M_XTALIN	—	3.3-V	د کرسټال اوسیلیټر داخلول
C2	24M_XTALOUT	—	3.3-V	د کرسټال oscillator محصول
E1	FX2_D_N	—	3.3-V	د USB 2.0 PHY ډاټا
E2	FX2_D_P	—	3.3-V	د USB 2.0 PHY ډاټا
H7	FX2_FLAGA	—	3.3-V	د غلام FIFO محصول حالت

جدول 2-5. د USB 2.0 PHY سکیمیک سیګنال نومونه او دندې (د 2 برخه 2 برخه)

د بورډ حواله (U18)	پلان شوی سیګنال نوم	سایکلون VE د FPGA پن نمبر	I/O معیاري	تفصیل
G7	FX2_FLAGB	—	3.3-V	د غلام FIFO محصول حالت
H8	FX2_FLAGC	—	3.3-V	د غلام FIFO محصول حالت
G6	FX2_PA1	—	3.3-V	د USB 2.0 PHY پورټ A انٹرفیس
F8	FX2_PA2	—	3.3-V	د USB 2.0 PHY پورټ A انٹرفیس
F7	FX2_PA3	—	3.3-V	د USB 2.0 PHY پورټ A انٹرفیس
F6	FX2_PA4	—	3.3-V	د USB 2.0 PHY پورټ A انٹرفیس
C8	FX2_PA5	—	3.3-V	د USB 2.0 PHY پورټ A انٹرفیس
C7	FX2_PA6	—	3.3-V	د USB 2.0 PHY پورټ A انٹرفیس
C6	FX2_PA7	—	3.3-V	د USB 2.0 PHY پورټ A انٹرفیس
H3	FX2_PB0	—	3.3-V	د USB 2.0 PHY پورټ B انٹرفیس
F4	FX2_PB1	—	3.3-V	د USB 2.0 PHY پورټ B انٹرفیس
H4	FX2_PB2	—	3.3-V	د USB 2.0 PHY پورټ B انٹرفیس
G4	FX2_PB3	—	3.3-V	د USB 2.0 PHY پورټ B انٹرفیس
H5	FX2_PB4	—	3.3-V	د USB 2.0 PHY پورټ B انٹرفیس
G5	FX2_PB5	—	3.3-V	د USB 2.0 PHY پورټ B انٹرفیس
F5	FX2_PB6	—	3.3-V	د USB 2.0 PHY پورټ B انٹرفیس
H6	FX2_PB7	—	3.3-V	د USB 2.0 PHY پورټ B انٹرفیس
A8	FX2_PD0	—	3.3-V	د USB 2.0 PHY پورټ D انٹرفیس
A7	FX2_PD1	—	3.3-V	د USB 2.0 PHY پورټ D انٹرفیس
B6	FX2_PD2	—	3.3-V	د USB 2.0 PHY پورټ D انٹرفیس
A6	FX2_PD3	—	3.3-V	د USB 2.0 PHY پورټ D انٹرفیس
B3	FX2_PD4	—	3.3-V	د USB 2.0 PHY پورټ D انٹرفیس
A3	FX2_PD5	—	3.3-V	د USB 2.0 PHY پورټ D انٹرفیس
C3	FX2_PD6	—	3.3-V	د USB 2.0 PHY پورټ D انٹرفیس
A2	FX2_PD7	—	3.3-V	د USB 2.0 PHY پورټ D انٹرفیس
B8	FX2_RESETN	V21	3.3-V	سرایت شوی USB-Blaster هارډ ری سیٹ
F3	FX2_SCL	—	3.3-V	د USB 2.0 PHY سیریل ساعت
G3	FX2_SDA	—	3.3-V	د USB 2.0 PHY سیریل ډاټا
A1	FX2_SLRDN	—	3.3-V	د غلام FIFO لپاره سټروب ولولئ
B1	FX2_SLWRN	—	3.3-V	د غلام FIFO لپاره سټروب ولیکئ
B7	FX2_WAKEUP	—	3.3-V	د USB 2.0 PHY ویک سیګنال
G2	USB_CLK	AA23	3.3-V	د USB 2.0 PHY 48-MHz انٹرفیس ساعت

د فلش حافظې څخه د FPGA برنامه کول

د فلش حافظې پروګرام کول د مختلفو میتودونو له لارې ممکن دي. ډیفالټ میتود د فابریکې ډیزاین کارول دي — د بورډ تازه کولو پورټل. دا ډیزاین یو ځای شوی دی webسرور، کوم چې د بورډ تازه کولو پورټل خدمت کوي web پاڼه د web پاڼه تاسو ته اجازه درکوي چې د FPGA نوي ډیزاینونه وټاکئ پشمول هارډویر، سافټویر، یا دواړه په صنعت کې معیاري S-Record File (.flash) او په شبکه کې د فلش حافظې د کارونکي هارډویر پاڼې (پاڼه 1) ته ډیزاین ولیکئ.

ثانوي میتود دا دی چې له مخکې جوړ شوي موازي فلش لوډر (PFL) ډیزاین څخه کار واخلئ چې په پراختیایي کټ کې شامل دي. پراختیایی بورډ د فلش حافظې برنامې لپاره د الټرا PFL میګا فنکشن پلي کوي. د PFL میګا فنکشن د منطق یو بلاک دی چې د الټرا پروګرام وړ منطق وسیله (FPGA یا CPLD) کې پروګرام شوی. PFL د مطابقت لرونکي فلش حافظې وسیلې ته د لیکلو لپاره د یوټیلیټ په توګه کار کوي. دا دمخه جوړ شوی ډیزاین د PFL میګا فنکشن لري چې تاسو ته اجازه درکوي د کوارټس II سافټویر په کارولو سره د USB انٹرفیس کې یا هم مخ 0، مخ 1، یا د فلش حافظې نورې برخې ولیکئ. دا طریقه د دې فابریکې ډیفالټ ترتیباتو ته د پراختیا بورډ بیرته راګرځولو لپاره کارول کیږي.

د فلش حافظې برنامه کولو لپاره نورې میتودونه هم کارول کیدی شي ، پشمول د Nios® II پروسیسر.

د ‏‎Nios II Processor, Altera Nios II Processor‎‏ پاڼې اړوند نور معلومات په فسبوک کې اوګورئ webسایټ
یا په پاور اپ یا د برنامه ترتیب کولو پش بټن په فشارولو سره ، PGM_CONFIG (S1) ، د MAX V CPLD 5M2210 سیسټم کنټرولر PFL د فلش حافظې څخه FPGA تنظیموي. د PFL میګا فنکشن د فلش حافظې څخه 16-bit ډیټا لوستل کوي او دا په چټک غیر فعال موازي (FPP) بڼه بدلوي. دا 16-bit ډاټا بیا د ترتیب کولو پرمهال په FPGA کې وقف شوي ترتیب پنونو ته لیکل کیږي.
د PGM_CONFIG د فشار تڼۍ (S1) فشارول FPGA د هارډویر پاڼې سره پورته کوي چې پر بنسټ یې PGM_LED [2:0] (D25, D26, D27) روښانه کوي. جدول 2-6 هغه ډیزاین لیست کوي چې کله تاسو د PGM_CONFIG فشار تڼۍ فشار کړئ باریږي.

جدول 2-6. PGM_LED ترتیبات (1)

PGM_LED0 (D25)	PGM_LED1 (D26)	PGM_LED2 (D27)	ډیزاین
ON	بند	بند	د فابریکې هارډویر
بند	ON	بند	د کارونکي هارډویر 1
بند	بند	ON	د کارونکي هارډویر 2

شکل 2–4 د PFL ترتیب ښیي.

د لاندې موضوعاتو په اړه د نورو معلوماتو لپاره، اړوندو اسنادو ته مراجعه وکړئ:

د بورډ تازه کولو پورټل، د PFL ډیزاین، او د فلش حافظې نقشه ذخیره کول، د سایکلون VE FPGA پرمختیا کټ کارونکي لارښود ته مراجعه وکړئ.
د PFL میګا فنکشن، د موازي فلش لوډر میګا فنکشن کارونکي لارښود ته مراجعه وکړئ.

د بهرني USB-Blaster په اړه د FPGA برنامه کول
د جيTAG د زنځیر سرلیک په کمپیوټر کې د Quartus II پروګرامر سره د بهرني USB-Blaster وسیلې په کارولو سره د FPGA تنظیم کولو لپاره بل میتود چمتو کوي. د J تر منځ د شخړې د مخنیوي لپارهTAG ماسټران، سرایت شوی USB-Blaster په اوتومات ډول غیر فعال کیږي کله چې تاسو یو بهرني USB-Blaster J سره وصل کړئ.TAG د J له لارې زنځیرTAG د زنځیر سرلیک.

د EPCQ په کارولو سره د FPGA برنامه کول
د ټيټ لګښت ECPQ وسیله د غیر بې ثباته حافظې سره یو ساده شپږ پن انٹرفیس او یو کوچنی فارم فاکتور لري. ECPQ د AS x1 او x4 حالتونو ملاتړ کوي. په ډیفالټ، دا بورډ د FPP ترتیب کولو سکیم ترتیب لري. د دې لپاره چې د ترتیب کولو سکیم AS حالت ته وټاکئ، د مقاومت بیاکتنه باید ترسره شي. د ترتیب سکیم بدلولو لپاره د MSEL DIP سویچ (SW1) په کارولو سره د MSEL ترتیب تنظیم کړئ.

شکل 2-5 د EPCQ او سایکلون VE FPGA ترمنځ اړیکه ښیې.

شکل 2-5. د EPCQ ترتیب

د وضعیت عناصر
په پرمختیایي بورډ کې د حالت LEDs شامل دي. دا برخه د وضعیت عناصر بیانوي.

جدول 2-7 د LED بورډ حوالې، نومونه، او فعال توضیحات لیست کوي.

جدول 2-7. د بورډ ځانګړي LEDs (د 1 برخه 2 برخه)

بورډ حواله	پلان شوی سیګنال نوم	I/O معیاري	تفصیل
D35	ځواک	5.0-V	نیلي LED. روښانه کوي کله چې د 5.0 V بریښنا فعاله وي.
D19	MAX_CONF_DONEn	2.5-V	شنه LED. روښانه کوي کله چې FPGA په بریالیتوب سره تنظیم شوی وي. د MAX V CPLD 5M2210 سیسټم کنټرولر لخوا پرمخ وړل کیږي.
D17	MAX_ERROR	2.5-V	سور LED. روښانه کوي کله چې د MAX V CPLD 5M2210 سیسټم کنټرولر د FPGA تنظیم کولو کې پاتې راشي. د MAX V CPLD 5M2210 سیسټم کنټرولر لخوا پرمخ وړل کیږي.
D18	MAX_LOAD	2.5-V	شنه LED. روښانه کوي کله چې د MAX V CPLD 5M2210 سیسټم کنټرولر په فعاله توګه FPGA تنظیموي. د MAX V CPLD 5M2210 سیسټم کنټرولر لخوا پرمخ وړل کیږي.
D25 D26 D27	PGM_LED[0] PGM_LED[1] PGM_LED[2]	2.5-V	شنه LEDs. روښانه کوي چې د هارډویر پاڼه د فلش حافظې څخه پورته کیږي کله چې تاسو د PGM_SEL فشار تڼۍ فشار کړئ.

جدول 2-7. د بورډ ځانګړي LEDs (د 2 برخه 2 برخه)

بورډ حواله	پلان شوی سیګنال نوم	I/O معیاري	تفصیل
D11, D12 D13, D14	JTAG_RX، JTAG_TX SC_RX، SC_TX	2.5-V	شنه LEDs. د USB-Blaster II د ترلاسه کولو او لیږد فعالیتونو په ګوته کولو لپاره روښانه کوي.
D1	ENETA_LED_TX	2.5-V	شنه LED. روښانه کوي ترڅو د ایترنیټ PHY لیږد فعالیت څرګند کړي. د مارویل 88E1111 PHY لخوا پرمخ وړل شوی.
D2	ENETA_LED_RX	2.5-V	شنه LED. روښانه کوي ترڅو د ایترنیټ PHY فعالیت ترلاسه کړي. د مارویل 88E1111 PHY لخوا پرمخ وړل شوی.
D5	ENETA_LED_LINK10	2.5-V	شنه LED. روښانتیا په ګوته کوي چې ایترنیټ د 10 Mbps اتصال سرعت سره تړل شوی. د مارویل 88E1111 PHY لخوا پرمخ وړل شوی.
D4	ENETA_LED_LINK100	2.5-V	شنه LED. روښانتیا په ګوته کوي چې ایترنیټ د 100 Mbps اتصال سرعت سره تړل شوی. د مارویل 88E1111 PHY لخوا پرمخ وړل شوی.
D3	ENETA_LED_LINK1000	2.5-V	شنه LED. روښانتیا په ګوته کوي چې ایترنیټ د 1000 Mbps اتصال سرعت سره تړل شوی. د مارویل 88E1111 PHY لخوا پرمخ وړل شوی.
D19	ENETB_LED_TX	2.5-V	شنه LED. روښانه کوي ترڅو د ایترنیټ PHY B لیږد فعالیت څرګند کړي. د مارویل 88E1111 PHY لخوا پرمخ وړل شوی.
D22	ENETB_LED_RX	2.5-V	شنه LED. روښانه کوي ترڅو د ایترنیټ PHY B فعالیت ترلاسه کړي. د مارویل 88E1111 PHY لخوا پرمخ وړل شوی.
D24	ENETB_LED_LINK10	2.5-V	شنه LED. روښانه کوي چې ایترنیټ B د 10 Mbps اتصال سرعت سره وصل شوی. د مارویل 88E1111 PHY لخوا پرمخ وړل شوی.
D20	ENETB_LED_LINK100	2.5-V	شنه LED. روښانه کوي چې ایترنیټ B د 100 Mbps اتصال سرعت سره وصل شوی. د مارویل 88E1111 PHY لخوا پرمخ وړل شوی.
D21	ENETB_LED_LINK1000	2.5-V	شنه LED. روښانه کوي چې ایترنیټ B د 1000 Mbps اتصال سرعت سره وصل شوی. د مارویل 88E1111 PHY لخوا پرمخ وړل شوی.
D15, D16	USB_UART_TX_TOGGLE، USB_UART_RX_TOGGLE	2.5-V	شنه LED. روښانه کوي چې د USB_UART لاسته راوړنې او لیږد فعالیتونه په ګوته کوي.
D23, D24	UART_RXD_LED، UART_TXD_LED	2.5-V	شنه LED. روښانه کول د UART ترلاسه کول او لیږد فعالیتونه په ګوته کوي.
D3	HSMA_PRSNTn	3.3-V	شنه LED. روښانه کوي کله چې د HSMC پورټ بورډ یا کیبل پلګ شوی وي داسې چې پن 160 ځمکني کیږي. د اضافې کارت لخوا پرمخ وړل کیږي.

د عناصرو تنظیم کول
پراختیایی بورډ د تنظیم کولو ډیری مختلف ډولونه شامل دي. دا برخه د لاندې تنظیم کولو عناصر بیانوي:

د بورډ ترتیبات DIP سویچ
JTAG ترتیبات DIP سویچ
د CPU ری سیٹ پش تڼۍ
د MAX V بیا تنظیم کولو تڼۍ
د برنامه ترتیب کولو تڼۍ فشارول
برنامه د فشار تڼۍ غوره کړئ

د DIP سویچونو د ډیفالټ ترتیباتو په اړه د نورو معلوماتو لپاره ، د Cyclone VE FPGA پرمختیا کټ کارونکي لارښود ته مراجعه وکړئ.

د بورډ ترتیبات DIP سویچ
د بورډ ترتیبات DIP سویچ (SW4) د بورډ لپاره ځانګړي ځانګړتیاوې کنټرولوي او د MAX V CPLD 5M2210 سیسټم کنټرولر منطق ډیزاین. جدول 2-8 د سویچ کنټرولونه او توضیحات لیست کوي.

جدول 2-8. د بورډ ترتیبات DIP سویچ کنټرولونه

سویچ	پلان شوی سیګنال نوم	تفصیل
1	CLK_SEL	ON: د پروګرام وړ اوسیلیټر ساعت غوره کړئ بند: د SMA ان پټ ساعت غوره کړئ
2	CLK_ENABLE	آن: آن بورډ اوسیلیټر غیر فعال کړئ بند: آن بورډ اوسیلیټر فعال کړئ
3	FACTORY_LOAD	آن: د کارونکي ډیزاین له فلش څخه په بریښنا کې پورته کړئ بند: د فابریکې ډیزاین له فلش څخه په بریښنا کې پورته کړئ
4	SECURITY_MODE	آن: ایمبیډ شوی USB-Blaster II په بریښنا کې د فابریکې کمانډ لیږي. بند: ایمبیډ شوی USB-Blaster II په بریښنا کې د فابریکې قومانده نه لیږي.

JTAG د زنځیر کنټرول DIP سویچ
د جيTAG د زنځیر کنټرول DIP سویچ (SW2) یا په فعال J کې وسایل لرې کوي یا پکې شاملويTAG زنځیر سایکلون VE FPGA تل په J کې ويTAG زنځیر جدول 2-9 د سویچ کنټرولونه او توضیحات لیست کوي.

جدول 2-9. جTAG د زنځیر کنټرول DIP سویچ

سویچ	پلان شوی سیګنال نوم	تفصیل
1	5M2210_JTAG_EN	آن: بای پاس MAX V CPLD 5M2210 سیسټم کنټرولر بند: MAX V CPLD 5M2210 سیسټم کنټرولر په زنځیر کې
2	HSMC_JTAG_EN	آن: د HSMC بندر بای پاس بند: HSMC بندر په زنځیر کې
3	FAN_FORCE_ON	آن: فین فعال کړئ بند: فین غیر فعال کړئ
4	ساتل شوی	ساتل شوی

CPU د پش تڼۍ بیا تنظیم کړئ
د CPU ریسیټ پش تڼۍ، CPU_RESETn (S4)، د سایکلون VE FPGA DEV_CLRn پن ته ان پټ دی او د MAX V CPLD سیسټم کنټرولر څخه د خلاصې ډرین I/O دی. دا پش تڼۍ د FPGA او CPLD منطق دواړو لپاره ډیفالټ ری سیٹ دی. د MAX V CPLD 5M2210 سیسټم کنټرولر هم د پاور آن ریسیټ (POR) پرمهال دا پش تڼۍ چلوي.

MAX V د پش تڼۍ بیا تنظیم کړئ
د MAX V ریسیټ پش تڼۍ، MAX_RESETn (S3)، د MAX V CPLD 5M2210 سیسټم کنټرولر ته ان پټ دی. دا پش تڼۍ د CPLD منطق لپاره ډیفالټ ری سیٹ دی.

د پروګرام ترتیب پش بټن
د پروګرام ترتیب کولو پش تڼۍ، PGM_CONFIG (S1)، د MAX V CPLD 5M2210 سیسټم کنټرولر ته ان پټ دی. دا ان پټ د فلش حافظې څخه د FPGA بیا تنظیم کولو ته اړ کوي. په فلش حافظه کې موقعیت د PGM_LED [2:0] د ترتیباتو پراساس دی، کوم چې د برنامه سلیکشن پش بټن، PGM_SEL لخوا کنټرول کیږي. د اعتبار وړ ترتیباتو کې شامل دي PGM_LED0، PGM_LED1، یا PGM_LED2 په دریو پاڼو کې د FPGA ډیزاینونو لپاره ساتل شوي فلش حافظه کې.

برنامه د پش بټن غوره کړه
د برنامه انتخاب پش تڼۍ، PGM_SEL (S2)، د MAX V CPLD 5M2210 سیسټم کنټرولر ته ان پټ دی. دا پش تڼۍ د PGM_LED [2:0] ترتیب بدلوي چې د FPGA تنظیم کولو لپاره په فلش حافظه کې کوم ځای کارول کیږي. د PGM_LED[2:6] ترتیب تعریفونو لپاره جدول 2-0 ته مراجعه وکړئ.

د ساعت سرکټري
دا برخه د بورډ د ساعت داخلې او محصولات بیانوي.

آن بورډ اوسیلیټرونه
په پرمختیایي بورډ کې د 50-MHz فریکونسۍ سره oscillators، 100-MHz، او د پروګرام وړ oscillator شامل دي.

شکل 2–6 د ټولو خارجي ساعتونو ډیفالټ فریکونسۍ ښیې چې د سایکلون VE FPGA پراختیایی بورډ ته ځي.

شکل 2-6. سایکلون VE FPGA پراختیایی بورډ ساعتونه

جدول 2-10 oscillators لیست کوي، د I/O معیاري، او حجمtagد پرمختیایي بورډ لپاره اړین دي.

جدول 2-10. آن بورډ اوسیلیټرونه

سرچینه	پلان شوی سیګنال نوم	فریکونسی	I/O معیاري	سایکلون VE د FPGA پن نمبر	غوښتنلیک
U4	CLKIN_50_FPGA_TOP	50.000 MHz	یوځل شوی	L14	پورته او ښي څنډه
U4	CLKIN_50_FPGA_RIGHT	50.000 MHz	یوځل شوی	P22	پورته او ښي څنډه
X3	CLK_CONFIG	100.000 MHz	2.5V CMOS	—	ګړندی FPGA ترتیب
X1 او U3 (بفر)	DIFF_CLKIN_TOP_125_P	125.000 MHz	LVDS	L15	پورته او ښکته څنډه
	DIFF_CLKIN_TOP_125_N			K15
	DIFF_CLKIN_BOT_125_P			AB17
	DIFF_CLKIN_BOT_125_N			AB18

د بورډ څخه بهر ساعت ان پټ/آؤټ پټ
پراختیایی بورډ د ننوتلو او محصول ساعتونه لري کوم چې په بورډ کې پرمخ وړل کیدی شي. د محصول ساعتونه د FPGA وسیلې مشخصاتو سره سم مختلف کچو او I/O معیارونو ته برنامه کیدی شي.

جدول 2-11 د پراختیایي بورډ لپاره د ساعت انډولونه لیست کوي.

جدول 2-11. د بورډ څخه بهر د ساعت داخلونه

سرچینه	سکیماتیک سیګنال نوم	I/O معیاري	سایکلون V E FPGA پن شمیره	تفصیل
SMA	CLKIN_SMA_P	LVDS	—	LVDS فین آوټ بفر ته داخل کړئ.
SMA	CLKIN_SMA_N	LVDS	—	LVDS فین آوټ بفر ته داخل کړئ.
سمټیک HSMC	HSMA_CLK_IN0	2.5-V	AB16	د نصب شوي HSMC کیبل یا بورډ څخه واحد پای ان پټ.
سمټیک HSMC	HSMA_CLK_IN_P1	LVDS/2.5-V	AB14	د نصب شوي HSMC کیبل یا بورډ څخه LVDS ان پټ. د 2x LVTTL ان پټونو ملاتړ هم کولی شي.
سمټیک HSMC	HSMA_CLK_IN_N1	LVDS/LVTTL	AC14
سمټیک HSMC	HSMA_CLK_IN_P2	LVDS/LVTTL	Y15	د نصب شوي HSMC کیبل یا بورډ څخه LVDS ان پټ. د 2x LVTTL ان پټونو ملاتړ هم کولی شي.
سمټیک HSMC	HSMA_CLK_IN_N2	LVDS/LVTTL	AA15

جدول 2-12 د پراختیایي بورډ لپاره د ساعت محصول لیست کوي.

جدول 2-12. د بورډ څخه بهر د ساعت محصولات

سرچینه	سکیماتیک سیګنال نوم	I/O معیاري	سایکلون V E FPGA پن شمیره	تفصیل
سمټیک HSMC	HSMA_CLK_OUT0	2.5V CMOS	AJ14	د FPGA CMOS محصول (یا GPIO)
سمټیک HSMC	HSMA_CLK_OUT_P1	LVDS/2.5V CMOS	AE22	د LVDS محصول. د 2x CMOS محصولاتو ملاتړ هم کولی شي.
سمټیک HSMC	HSMA_CLK_OUT_N1	LVDS/2.5V CMOS	AF23	د LVDS محصول. د 2x CMOS محصولاتو ملاتړ هم کولی شي.
سمټیک HSMC	HSMA_CLK_OUT_P2	LVDS/2.5V CMOS	AG23	د LVDS محصول. د 2x CMOS محصولاتو ملاتړ هم کولی شي.
سمټیک HSMC	HSMA_CLK_OUT_N2	LVDS/2.5V CMOS	AH22	د LVDS محصول. د 2x CMOS محصولاتو ملاتړ هم کولی شي.
SMA	CLKOUT_SMA	2.5V CMOS	F9	د FPGA CMOS محصول (یا GPIO)

د کارونکي عمومي داخل/آؤټ پټ
دا برخه FPGA ته د کارونکي I/O انٹرفیس تشریح کوي، پشمول د فشار تڼۍ، DIP سویچونه، LEDs، او کرکټر LCD.

د کارونکي لخوا ټاکل شوي پش بټن
پراختیایی بورډ کې درې د کارونکي لخوا ټاکل شوي پش بټن شامل دي. د سیسټم په اړه د معلوماتو او د خوندي بیا تنظیم کولو پش بټونو لپاره، په 2-16 مخ کې "سیټ اپ عناصر" ته مراجعه وکړئ. د بورډ حوالې S5، S6، S7، او S8 د FPGA ډیزاینونو کنټرول لپاره د فشار تڼۍ دي چې د سایکلون VE FPGA وسیله کې بار کیږي. کله چې تاسو سویچ ته فشار ورکړئ او ونیسئ، د وسیله پن منطق 0 ته ټاکل کیږي؛ کله چې تاسو سویچ خلاص کړئ، د وسیلې پن منطق 1 ته ټاکل کیږي. د دې عمومي کارونکي پش بټونو لپاره د بورډ ځانګړي دندې شتون نلري.

جدول 2-13 د کارونکي لخوا ټاکل شوي د پش بټن سکیمیک سیګنال نومونه او د دوی اړونده سایکلون VE FPGA پن شمیرې لیست کوي.

جدول 2-13. د کارونکي لخوا ټاکل شوي پش بټن سکیمیک سیګنال نومونه او دندې

بورډ حواله	پلان شوی سیګنال نوم	سایکلون VE FPGA پن شمیره	I/O معیاري
S5	USER_PB0	AB12	2.5-V
S6	USER_PB1	AB13	2.5-V
S7	USER_PB2	AF13	2.5-V
S8	USER_PB3	AG12	2.5-V

د کارونکي لخوا ټاکل شوی DIP سویچ
د بورډ حواله SW3 یو څلور پن DIP سویچ دی. دا سویچ د کارونکي لخوا تعریف شوی او د FPGA اضافي کنټرول چمتو کوي. کله چې سویچ په بند حالت کې وي، یو منطق 1 غوره شوی. کله چې سویچ په فعال حالت کې وي، یو منطق 0 غوره شوی. د دې سویچ لپاره د بورډ ځانګړي دندې شتون نلري.

جدول 2-14 د کارونکي لخوا تعریف شوي DIP سویچ سکیمیک سیګنال نومونه او د دوی اړونده سایکلون VE FPGA پن شمیرې لیست کوي.

جدول 2-14. د کارونکي لخوا ټاکل شوي DIP سویچ سکیمیک سیګنال نومونه او دندې

بورډ حواله	پلان شوی سیګنال نوم	سایکلون VE FPGA پن شمیره	I/O معیاري
S5	USER_PB0	AB12	2.5-V
S6	USER_PB1	AB13	2.5-V
S7	USER_PB2	AF13	2.5-V
S8	USER_PB3	AG12	2.5-V

د کارونکي لخوا ټاکل شوي LEDs
په پراختیایي بورډ کې عمومي او HSMC کارونکي تعریف شوي LEDs شامل دي. دا برخه ټول د کارونکي لخوا ټاکل شوي LEDs تشریح کوي. د بورډ ځانګړي یا حالت LEDs په اړه د معلوماتو لپاره، په 2-15 مخ کې "د حالت عناصر" ته مراجعه وکړئ.

عمومي LEDs
د بورډ حوالې د D28 څخه تر D31 پورې څلور د کارونکي لخوا تعریف شوي LEDs دي. حالت او د ډیبګ کولو سیګنالونه د سایکلون VE FPGA کې بار شوي ډیزاینونو څخه LEDs ته لیږدول کیږي. په I/O بندر کې د منطق 0 چلول LED فعالوي پداسې حال کې چې د منطق 1 چلول LED بندوي. د دې LEDs لپاره د بورډ ځانګړي دندې شتون نلري.

جدول 2-15 د عمومي LED سکیمیک سیګنال نومونه او د دوی اړونده سایکلون VE FPGA پن نمبرونه لیست کوي.

جدول 2-15. د عمومي LED سکیمیک سیګنال نومونه او دندې

بورډ حواله	پلان شوی د سیګنال نوم	طوفان VE FPGA د پن نمبر	I/O معیاري
D28	USER_LED0	AK3	2.5-V
D29	USER_LED1	AJ4	2.5-V
D30	USER_LED2	AJ5	2.5-V
D31	USER_LED3	AK6	2.5-V

د HSMC LEDs
د بورډ حوالې D20 او D21 د HSMC بندر لپاره LEDs دي. د HSMC LEDs لپاره د بورډ ځانګړي دندې شتون نلري. LEDs د TX او RX لیبل شوي، او موخه یې دا ده چې د تړل شوي لور کارډونو ته د معلوماتو جریان ښکاره کړي. LEDs د سایکلون VE FPGA وسیله لخوا پرمخ وړل کیږي.

جدول 2-16 د HSMC LED سکیمیک سیګنال نومونه او د دوی اړونده سایکلون VE FPGA پن نمبرونه لیست کوي.

جدول 2-16. د HSMC LED سکیمیک سیګنال نومونه او دندې

بورډ حواله	پلان شوی د سیګنال نوم	سایکلون VE FPGA پن شمیره	I/O معیاري
D1	HSMC_RX_LED	AH12	2.5-V
D2	HSMC_TX_LED	AH11	2.5-V

کرکټر LCD
په پرمختیایي بورډ کې یو واحد 14-pin 0.1″ پچ دوه اړخیز سرلیک شامل دی چې د 2 لاین × 16 کریکټ Lumex کرکټر LCD ته انٹرفیس کوي. LCD کرکټر د 14-pin receptacle لري چې مستقیم د بورډ 14-pin سرلیک ته پورته کیږي، نو دا د نندارې لاندې برخو ته د لاسرسي لپاره په اسانۍ سره لرې کیدی شي. تاسو کولی شئ سرلیک د ډیبګ کولو یا نورو موخو لپاره هم وکاروئ.

جدول 2-17 د کرکټر LCD پن دندې لنډیز کوي. د سیګنال نومونه او لارښوونې د سایکلون VE FPGA وسیلې سره تړاو لري.

جدول 2-17. د کرکټر LCD پن دندې، د سکیمیک سیګنال نومونه، او دندې

بورډ حواله (J14)	د سکیمیک سیګنال نوم	طوفان VE FPGA د پن نمبر	I/O معیاري	تفصیل
7	LCD_DATA0	AJ7	2.5-V	د LCD ډیټا بس
8	LCD_DATA1	AK7	2.5-V	د LCD ډیټا بس
9	LCD_DATA2	AJ8	2.5-V	د LCD ډیټا بس
10	LCD_DATA3	AK8	2.5-V	د LCD ډیټا بس
11	LCD_DATA4	AF9	2.5-V	د LCD ډیټا بس
12	LCD_DATA5	AG9	2.5-V	د LCD ډیټا بس
13	LCD_DATA6	AH9	2.5-V	د LCD ډیټا بس
14	LCD_DATA7	AJ9	2.5-V	د LCD ډیټا بس

جدول 2-17. د کرکټر LCD پن دندې، د سکیمیک سیګنال نومونه، او دندې

بورډ حواله (J14)	د سکیمیک سیګنال نوم	طوفان VE FPGA د پن نمبر	I/O معیاري	تفصیل
4	LCD_D_Cn	AK11	2.5-V	د LCD ډاټا یا کمانډ غوره کړئ
5	LCD_WEn	AK10	2.5-V	د LCD لیکلو وړ
6	LCD_CSn	AJ12	2.5-V	د LCD چپ انتخاب کړئ

جدول 2-18 د LCD پن تعریفونه لیست کوي، او د Lumex ډیټا شیټ څخه اقتباس دی.

جدول 2-18. د LCD پن تعریفونه او دندې

پن شمیره	سمبول	کچه	فعالیت
1	VDD	—	د بریښنا رسول	5 وی
2	VSS	—		GND (0 V)
3	V₀	—		د LCD ډرایو لپاره
4	RS	H/L	د انتخاب سیګنال H: د معلوماتو داخلول راجستر کړئ L: د لارښوونې داخلول
5	R/W	H/L	H: د معلوماتو لوستل (ماډول ته MPU) L: د معلوماتو لیکل (MPU ته ماډل)
6	E	H، H ته L	فعال کړئ
7-14	DB0–DB7	H/L	د ډیټا بس - د انتخاب وړ سافټویر 4-bit یا 8-bit حالت

د نورو معلوماتو لپاره لکه وخت، د کرکټر نقشې، د انٹرفیس لارښوونې، او نور اړوند اسناد، لیدنه وکړئ www.lumex.com.

ډیبګ سرلیک
پدې پراختیایی بورډ کې د ډیبګ موخو لپاره دوه 2 × 8 ډیبګ سرلیکونه شامل دي. د FPGA I/OS لار مستقیم د ډیزاین ازموینې، ډیبګ کولو، یا چټک تایید لپاره سرلیک ته.

جدول 2-19 د ډیبګ سرلیک پن دندې، د سیګنال نومونه، او دندې لنډیز کوي.

جدول 2-19. د Debug Header Pin Assignments, Schematic Signal names, and Functions (د 1 برخه 2 برخه)

بورډ حواله	سکیماتیک سیګنال نوم	طوفان VE FPGA د پن نمبر	I/O معیاري	تفصیل
Debug سرلیک (J15)
1	HEADER_D0	H21	1.5-V	یوازې د ډیبګ موخو لپاره واحد پای سیګنال
5	HEADER_D1	G21	1.5-V	یوازې د ډیبګ موخو لپاره واحد پای سیګنال
9	HEADER_D2	G22	1.5-V	یوازې د ډیبګ موخو لپاره واحد پای سیګنال
13	HEADER_D3	E26	1.5-V	یوازې د ډیبګ موخو لپاره واحد پای سیګنال
4	HEADER_D4	E25	1.5-V	یوازې د ډیبګ موخو لپاره واحد پای سیګنال
8	HEADER_D5	C27	1.5-V	یوازې د ډیبګ موخو لپاره واحد پای سیګنال
12	HEADER_D6	C26	1.5-V	یوازې د ډیبګ موخو لپاره واحد پای سیګنال

جدول 2-19. د Debug Header Pin Assignments, Schematic Signal names, and Functions (د 2 برخه 2 برخه)

بورډ حواله	سکیماتیک سیګنال نوم	طوفان VE FPGA د پن نمبر	I/O معیاري	تفصیل
16	HEADER_D7	B27	1.5-V	یوازې د ډیبګ موخو لپاره واحد پای سیګنال
Debug سرلیک (J16)
۲۹ او ۳۰	HEADER_P0 او HEADER_N0	H25 او H26	2.5-V	د سیډو - توپیر سیګنالونه یوازې د ډیبګ موخو لپاره
۲۹ او ۳۰	HEADER_P1 او HEADER_N1	P20 او N20	2.5-V	د سیډو - توپیر سیګنالونه یوازې د ډیبګ موخو لپاره
۲۹ او ۳۰	HEADER_P2 او HEADER_N2	J22 او J23	2.5-V	د سیډو - توپیر سیګنالونه یوازې د ډیبګ موخو لپاره
۲۹ او ۳۰	HEADER_P3 او HEADER_N3	D28 او D29	2.5-V	د سیډو - توپیر سیګنالونه یوازې د ډیبګ موخو لپاره
۲۹ او ۳۰	HEADER_P4 او HEADER_N4	E27 او D27	2.5-V	د سیډو - توپیر سیګنالونه یوازې د ډیبګ موخو لپاره
۲۹ او ۳۰	HEADER_P5 او HEADER_N5	H24 او J25	2.5-V	د سیډو - توپیر سیګنالونه یوازې د ډیبګ موخو لپاره

اجزا او انٹرفیس
دا برخه د سایکلون VE FPGA وسیلې پورې اړوند د پراختیایی بورډ مخابراتي بندرونه او انٹرفیس کارتونه بیانوي. پراختیایی بورډ د لاندې مخابراتي بندرونو ملاتړ کوي:

RS-232 سریال UART
10/100/1000 ایترنیټ
HSMC
USB UART

10/100/1000 ایترنیټ
پراختیایی بورډ دوه 10/100/1000 بیس-T ایترنیټ د دوه بهرني مارویل 88E1111 PHY او Altera Triple-Speed Ethernet MegaCore MAC فنکشن په کارولو سره ملاتړ کوي. د PHY-to-MAC انٹرفیسونه د RGMII انٹرفیس کاروي. د MAC فعالیت باید په FPGA کې د عادي شبکې غوښتنلیکونو لپاره چمتو شي. د مارویل 88E1111 PHY د 2.5-V او 1.0-V بریښنا ریلونه کاروي او د 25-MHz حوالې ساعت ته اړتیا لري چې د وقف شوي اوسیلیټر څخه پرمخ وړل کیږي. PHY د داخلي مقناطیسي سره RJ45 ماډل ته انٹرفیس کوي چې د ایترنیټ ترافیک سره د مسو لینونو چلولو لپاره کارول کیدی شي.

شکل 2–7 د FPGA (MAC) او Marvell 88E1111 PHY ترمنځ د RGMII انٹرفیس ښیې.

شکل 2-7. د FPGA (MAC) او مارویل 88E1111 PHY ترمنځ د RGMII انٹرفیس

جدول 2-20 د ایترنیټ PHY انٹرفیس پن دندې لیست کوي

جدول 2-20. د ایترنیټ PHY پن دندې، د سیګنال نومونه او دندې (د 1 برخه 3 برخه)

بورډ حواله	سکیماتیک سیګنال نوم	طوفان VE FPGA د پن نمبر	I/O معیاري	تفصیل
16	HEADER_D7	B27	1.5-V	یوازې د ډیبګ موخو لپاره واحد پای سیګنال
Debug سرلیک (J16)
۲۹ او ۳۰	HEADER_P0 او HEADER_N0	H25 او H26	2.5-V	د سیډو - توپیر سیګنالونه یوازې د ډیبګ موخو لپاره
۲۹ او ۳۰	HEADER_P1 او HEADER_N1	P20 او N20	2.5-V	د سیډو - توپیر سیګنالونه یوازې د ډیبګ موخو لپاره
۲۹ او ۳۰	HEADER_P2 او HEADER_N2	J22 او J23	2.5-V	د سیډو - توپیر سیګنالونه یوازې د ډیبګ موخو لپاره
۲۹ او ۳۰	HEADER_P3 او HEADER_N3	D28 او D29	2.5-V	د سیډو - توپیر سیګنالونه یوازې د ډیبګ موخو لپاره
۲۹ او ۳۰	HEADER_P4 او HEADER_N4	E27 او D27	2.5-V	د سیډو - توپیر سیګنالونه یوازې د ډیبګ موخو لپاره
۲۹ او ۳۰	HEADER_P5 او HEADER_N5	H24 او J25	2.5-V	د سیډو - توپیر سیګنالونه یوازې د ډیبګ موخو لپاره

جدول 2-20. د ایترنیټ PHY پن دندې، د سیګنال نومونه او دندې (د 2 برخه 3 برخه)

بورډ حواله	پلان شوی سیګنال نوم	طوفان VE FPGA د پن نمبر	I/O معیاري	تفصیل
33	ENETA_MDI_P1	—	2.5-V CMOS	د رسنیو پورې تړلی انٹرفیس
34	ENETA_MDI_N1	—	2.5-V CMOS	د رسنیو پورې تړلی انٹرفیس
39	ENETA_MDI_P2	—	2.5-V CMOS	د رسنیو پورې تړلی انٹرفیس
41	ENETA_MDI_N2	—	2.5-V CMOS	د رسنیو پورې تړلی انٹرفیس
42	ENETA_MDI_P3	—	2.5-V CMOS	د رسنیو پورې تړلی انٹرفیس
43	ENETA_MDI_N3	—	2.5-V CMOS	د رسنیو پورې تړلی انٹرفیس
ایترنیټ PHY B (U11)
8	ENETB_GTX_CLK	E28	2.5-V CMOS	125-MHz RGMII د لیږد ساعت
23	ENETB_INTN	K22	2.5-V CMOS	د مدیریت بس خنډ
60	ENETB_LED_DUPLEX	—	2.5-V CMOS	ډوپلیکس یا ټکر LED. نه کارول کیږي
70	ENETB_LED_DUPLEX	—	2.5-V CMOS	ډوپلیکس یا ټکر LED. نه کارول کیږي
76	ENETB_LED_LINK10	—	2.5-V CMOS	10-Mb لینک LED
74	ENETB_LED_LINK100	—	2.5-V CMOS	100-Mb لینک LED
73	ENETB_LED_LINK1000	—	2.5-V CMOS	1000-Mb لینک LED
58	ENETB_LED_RX	—	2.5-V CMOS	RX ډیټا فعال LED
69	ENETB_LED_RX	—	2.5-V CMOS	RX ډیټا فعال LED
68	ENETB_LED_TX	—	2.5-V CMOS	د TX ډیټا فعال LED
25	ENETB_MDC	A29	2.5-V CMOS	د مدیریت بس ډیټا ساعت
24	ENETB_MDIO	L23	2.5-V CMOS	د مدیریت بس ډاټا
28	ENETB_RESETN	M21	2.5-V CMOS	وسیله بیا تنظیم کړه
2	ENETB_RX_CLK	R23	2.5-V CMOS	RGMII ساعت ترلاسه کوي
95	ENETB_RX_D0	F25	2.5-V CMOS	RGMII د معلوماتو بس ترلاسه کوي
92	ENETB_RX_D1	F26	2.5-V CMOS	RGMII د معلوماتو بس ترلاسه کوي
93	ENETB_RX_D2	R20	2.5-V CMOS	RGMII د معلوماتو بس ترلاسه کوي
91	ENETB_RX_D3	T21	2.5-V CMOS	RGMII د معلوماتو بس ترلاسه کوي
94	ENETB_RX_DV	L24	2.5-V CMOS	RGMII د اعتبار وړ ډاټا ترلاسه کوي
11	ENETB_TX_D0	F29	2.5-V CMOS	RGMII د معلوماتو بس لیږدوي
12	ENETB_TX_D1	D30	2.5-V CMOS	RGMII د معلوماتو بس لیږدوي
14	ENETB_TX_D2	C30	2.5-V CMOS	RGMII د معلوماتو بس لیږدوي
16	ENETB_TX_D3	F28	2.5-V CMOS	RGMII د معلوماتو بس لیږدوي
9	ENETB_TX_EN	B29	2.5-V CMOS	RGMII لیږد فعالول
55	ENETB_XTAL_25MHZ	—	2.5-V CMOS	25-MHz RGMII د لیږد ساعت
29	ENETB_MDI_P0	—	2.5-V CMOS	د رسنیو پورې تړلی انٹرفیس
31	ENETB_MDI_N0	—	2.5-V CMOS	د رسنیو پورې تړلی انٹرفیس
33	ENETB_MDI_P1	—	2.5-V CMOS	د رسنیو پورې تړلی انٹرفیس
34	ENETB_MDI_N1	—	2.5-V CMOS	د رسنیو پورې تړلی انٹرفیس
39	ENETB_MDI_P2	—	2.5-V CMOS	د رسنیو پورې تړلی انٹرفیس
41	ENETB_MDI_N2	—	2.5-V CMOS	د رسنیو پورې تړلی انٹرفیس

جدول 2-20. د ایترنیټ PHY پن دندې، د سیګنال نومونه او دندې (د 3 برخه 3 برخه)

بورډ حواله	پلان شوی سیګنال نوم	طوفان VE FPGA د پن نمبر	I/O معیاري	تفصیل
42	ENETB_MDI_P3	—	2.5-V CMOS	د رسنیو پورې تړلی انٹرفیس
43	ENETB_MDI_N3	—	2.5-V CMOS	د رسنیو پورې تړلی انٹرفیس

HSMC

پراختیایی بورډ د HSMC انٹرفیس ملاتړ کوي. د HSMC انٹرفیس د بشپړ SPI4.2 انٹرفیس (17 LVDS چینلونو) ، درې ان پټ او آوټ پوټ ساعتونه ، او همدارنګه J ملاتړ کويTAG او د SMB سیګنالونه. د LVDS چینلونه د CMOS سیګنالینګ یا LVDS لپاره کارول کیدی شي.
HSMC د الټرا پرمختللی خلاص توضیحات دي ، کوم چې تاسو ته اجازه درکوي د لور کارډونو (HSMCs) اضافه کولو له لارې د پراختیا بورډ فعالیت پراخه کړئ.
د HSMC توضیحاتو په اړه د نورو معلوماتو لپاره لکه د سیګنال معیارونه ، د سیګنال بشپړتیا ، مطابقت لرونکي نښلونکي ، او میخانیکي معلومات ، د لوړ سرعت میزانین کارت (HSMC) مشخصاتو لارښود ته مراجعه وکړئ.
د HSMC نښلونکی ټولټال 172 پنونه لري، په شمول د 120 سیګنال پنونه، 39 بریښنا پنونه، او 13 ځمکني پنونه. ځمکني پنونه د سیګنال او بریښنا پنونو دوه قطارونو ترمینځ موقعیت لري ، دواړه د ډال او حوالې په توګه عمل کوي. د HSMC کوربه نښلونکی د 0.5 mm-pitch QSH/QTH کورنۍ د سمټیک څخه د لوړ سرعت، بورډ څخه تر بورډ پورې نښلونکو پر بنسټ والړ دی. په دې نښلونکي کې درې بانکونه شتون لري. بانک 1 هر دریم پن لکه څنګه چې د QSH-DP/QTH-DP لړۍ کې ترسره کیږي لرې کوي. بانک 2 او بانک 3 ټول پنونه لري لکه څنګه چې د QSH/QTH لړۍ کې ترسره شوي. څرنګه چې د سایکلون VE FPGA پراختیایی بورډ د ټرانسیور بورډ ندی، د HSMC ټرانسیور پنونه د سایکلون VE FPGA وسیله سره وصل ندي.

شکل 2-8 د سامټیک نښلونکي د دریو بانکونو په اړه د سیګنالونو بانک ترتیب ښیي.

شکل 2-8. د HSMC سیګنال او د بانک ډیاګرام

د HSMC انٹرفیس د پروګرام وړ دوه اړخیز I/O پنونه لري چې د 2.5-V LVCMOS په توګه کارول کیدی شي، کوم چې د 3.3-V LVTTL سره مطابقت لري. دا پنونه د مختلف توپیر لرونکي I/O معیارونو په توګه هم کارول کیدی شي په شمول، مګر محدود ندي، LVDS، mini-LVDS، او RSDS د 17 بشپړ ډپلیکس چینلونو سره.
لکه څنګه چې د لوړ سرعت میزانین کارت (HSMC) مشخصاتو لارښود کې یادونه شوې، LVDS او واحد پای شوي I/O معیارونه یوازې هغه مهال د فعالیت تضمین کیږي کله چې د عمومي واحد پای شوي پن آوټ یا عمومي توپیر پین آوټ مطابق مخلوط شي.

جدول 2-21 د HSMC انٹرفیس پن دندې، د سیګنال نومونه، او دندې لیست کوي.

جدول 2-21. د HSMC انټرفیس پن دندې، د سکیمیک سیګنال نومونه، او دندې (د 1 برخه 3 برخه)

بورډ حواله (J7)	پلان شوی سیګنال نوم	سایکلون V E FPGA پن شمیره	I/O معیاري	تفصیل
33	HSMC_SDA	AB22	2.5-V CMOS	د سیریل ډیټا مدیریت
34	HSMC_SCL	AC22	2.5-V CMOS	د سریال ساعت مدیریت
35	JTAG_ټکه	AC7	2.5-V CMOS	JTAG د ساعت سیګنال
36	HSMC_JTAG_TMS	—	2.5-V CMOS	JTAG موډ غوره سیګنال
37	HSMC_JTAG_TDO	—	2.5-V CMOS	JTAG د معلوماتو تولید
38	JTAC_FPGA_TDO_RETIMER	—	2.5-V CMOS	JTAG د معلوماتو داخلول
39	HSMC_CLK_OUT0	AJ14	2.5-V CMOS	وقف شوی CMOS ساعت بهر
40	HSMC_CLK_IN0	AB16	2.5-V CMOS	وقف شوی CMOS ساعت دننه
41	HSMC_D0	AH10	2.5-V CMOS	وقف شوی CMOS I/O بټ 0
42	HSMC_D1	AJ10	2.5-V CMOS	وقف شوی CMOS I/O بټ 1
43	HSMC_D2	Y13	2.5-V CMOS	وقف شوی CMOS I/O بټ 2
44	HSMC_D3	AA14	2.5-V CMOS	وقف شوی CMOS I/O بټ 3
47	HSMC_TX_D_P0	AK27	LVDS یا 2.5-V	LVDS TX بټ 0 یا CMOS بټ 4
48	HSMC_RX_D_P0	Y16	LVDS یا 2.5-V	LVDS RX bit 0 یا CMOS bit 5
49	HSMC_TX_D_N0	AK28	LVDS یا 2.5-V	LVDS TX بټ 0n یا CMOS بټ 6
50	HSMC_RX_D_N0	AA26	LVDS یا 2.5-V	LVDS RX bit 0n یا CMOS bit 7
53	HSMC_TX_D_P1	AJ27	LVDS یا 2.5-V	LVDS TX بټ 1 یا CMOS بټ 8
54	HSMC_RX_D_P1	Y17	LVDS یا 2.5-V	LVDS RX bit 1 یا CMOS bit 9
55	HSMC_TX_D_N1	AK26	LVDS یا 2.5-V	LVDS TX بټ 1n یا CMOS بټ 10
56	HSMC_RX_D_N1	Y18	LVDS یا 2.5-V	LVDS RX bit 1n یا CMOS bit 11
59	HSMC_TX_D_P2	AG26	LVDS یا 2.5-V	LVDS TX بټ 2 یا CMOS بټ 12
60	HSMC_RX_D_P2	AA18	LVDS یا 2.5-V	LVDS RX bit 2 یا CMOS bit 13
61	HSMC_TX_D_N2	AH26	LVDS یا 2.5-V	LVDS TX بټ 2n یا CMOS بټ 14
62	HSMC_RX_D_N2	AA19	LVDS یا 2.5-V	LVDS RX bit 2n یا CMOS bit 15
65	HSMC_TX_D_P3	AJ25	LVDS یا 2.5-V	LVDS TX بټ 3 یا CMOS بټ 16
66	HSMC_RX_D_P3	Y20	LVDS یا 2.5-V	LVDS RX bit 3 یا CMOS bit 17
67	HSMC_TX_D_N3	AK25	LVDS یا 2.5-V	LVDS TX بټ 3n یا CMOS بټ 18
68	HSMC_RX_D_N3	AA20	LVDS یا 2.5-V	LVDS RX bit 3n یا CMOS bit 19
71	HSMC_TX_D_P4	AH24	LVDS یا 2.5-V	LVDS TX بټ 4 یا CMOS بټ 20

جدول 2-21. د HSMC انټرفیس پن دندې، د سکیمیک سیګنال نومونه، او دندې (د 2 برخه 3 برخه)

بورډ حواله (J7)	پلان شوی سیګنال نوم	سایکلون V E FPGA پن شمیره	I/O معیاري	تفصیل
72	HSMC_RX_D_P4	AA21	LVDS یا 2.5-V	LVDS RX bit 4 یا CMOS bit 21
73	HSMC_TX_D_N4	AJ24	LVDS یا 2.5-V	LVDS TX بټ 4n یا CMOS بټ 22
74	HSMC_RX_D_N4	AB21	LVDS یا 2.5-V	LVDS RX bit 4n یا CMOS bit 23
77	HSMC_TX_D_P5	AH21	LVDS یا 2.5-V	LVDS TX بټ 5 یا CMOS بټ 24
78	HSMC_RX_D_P5	AB19	LVDS یا 2.5-V	LVDS RX bit 5 یا CMOS bit 25
79	HSMC_TX_D_N5	AJ22	LVDS یا 2.5-V	LVDS TX بټ 5n یا CMOS بټ 26
80	HSMC_RX_D_N5	AC19	LVDS یا 2.5-V	LVDS RX bit 5n یا CMOS bit 27
83	HSMC_TX_D_P6	AJ23	LVDS یا 2.5-V	LVDS TX بټ 6 یا CMOS بټ 28
84	HSMC_RX_D_P6	AC21	LVDS یا 2.5-V	LVDS RX bit 6 یا CMOS bit 29
85	HSMC_TX_D_N6	AK23	LVDS یا 2.5-V	LVDS TX بټ 6n یا CMOS بټ 30
86	HSMC_RX_D_N6	AD20	LVDS یا 2.5-V	LVDS RX bit 6n یا CMOS bit 31
89	HSMC_TX_D_P7	AK21	LVDS یا 2.5-V	LVDS TX بټ 7 یا CMOS بټ 32
90	HSMC_RX_D_P7	AD19	LVDS یا 2.5-V	LVDS RX bit 7 یا CMOS bit 33
91	HSMC_TX_D_N7	AK22	LVDS یا 2.5-V	LVDS TX بټ 7n یا CMOS بټ 34
92	HSMC_RX_D_N7	AE20	LVDS یا 2.5-V	LVDS RX bit 7n یا CMOS bit 35
95	HSMC_CLK_OUT_P1	AE22	LVDS یا 2.5-V	LVDS یا CMOS ساعت 1 یا CMOS بټ 36
96	HSMC_CLK_IN_P1	AB14	LVDS یا 2.5-V	LVDS یا CMOS ساعت په 1 یا CMOS بټ 37 کې
97	HSMC_CLK_OUT_N1	AF23	LVDS یا 2.5-V	LVDS یا CMOS ساعت 1 یا CMOS بټ 38
98	HSMC_CLK_IN_N1	AC14	LVDS یا 2.5-V	LVDS یا CMOS ساعت په 1 یا CMOS بټ 39 کې
101	HSMC_TX_D_P8	AJ20	LVDS یا 2.5-V	LVDS TX بټ 8 یا CMOS بټ 40
102	HSMC_RX_D_P8	AF21	LVDS یا 2.5-V	LVDS RX bit 8 یا CMOS bit 41
103	HSMC_TX_D_N8	AK20	LVDS یا 2.5-V	LVDS TX بټ 8n یا CMOS بټ 42
104	HSMC_RX_D_N8	AG22	LVDS یا 2.5-V	LVDS RX bit 8n یا CMOS bit 43
107	HSMC_TX_D_P9	AJ19	LVDS یا 2.5-V	LVDS TX بټ 9 یا CMOS بټ 44
108	HSMC_RX_D_P9	AF20	LVDS یا 2.5-V	LVDS RX bit 9 یا CMOS bit 45
109	HSMC_TX_D_N9	AK18	LVDS یا 2.5-V	LVDS TX بټ 9n یا CMOS بټ 46
110	HSMC_RX_D_N9	AG21	LVDS یا 2.5-V	LVDS RX bit 9n یا CMOS bit 47
113	HSMC_TX_D_P10	AJ17	LVDS یا 2.5-V	LVDS TX بټ 10 یا CMOS بټ 48
114	HSMC_RX_D_P10	AF18	LVDS یا 2.5-V	LVDS RX bit 10 یا CMOS bit 49
115	HSMC_TX_D_N10	AJ18	LVDS یا 2.5-V	LVDS TX بټ 10n یا CMOS بټ 50
116	HSMC_RX_D_N10	AF19	LVDS یا 2.5-V	LVDS RX bit 10n یا CMOS bit 51
119	HSMC_TX_D_P11	AK25	LVDS یا 2.5-V	LVDS TX بټ 11 یا CMOS بټ 52
120	HSMC_RX_D_P11	AG18	LVDS یا 2.5-V	LVDS RX bit 11 یا CMOS bit 53
121	HSMC_TX_D_N11	AG24	LVDS یا 2.5-V	LVDS TX بټ 11n یا CMOS بټ 54
122	HSMC_RX_D_N11	AG19	LVDS یا 2.5-V	LVDS RX bit 11n یا CMOS bit 55
125	HSMC_TX_D_P12	AH19	LVDS یا 2.5-V	LVDS TX بټ 12 یا CMOS بټ 56
126	HSMC_RX_D_P12	AK16	LVDS یا 2.5-V	LVDS RX bit 12 یا CMOS bit 57
127	HSMC_TX_D_N12	AH20	LVDS یا 2.5-V	LVDS TX بټ 12n یا CMOS بټ 58

جدول 2-21. د HSMC انټرفیس پن دندې، د سکیمیک سیګنال نومونه، او دندې (د 3 برخه 3 برخه)

بورډ حواله (J7)	پلان شوی سیګنال نوم	سایکلون V E FPGA پن شمیره	I/O معیاري	تفصیل
128	HSMC_RX_D_N12	AK17	LVDS یا 2.5-V	LVDS RX bit 12n یا CMOS bit 59
131	HSMC_TX_D_P13	AG17	LVDS یا 2.5-V	LVDS TX بټ 13 یا CMOS بټ 60
132	HSMC_RX_D_P13	AF16	LVDS یا 2.5-V	LVDS RX bit 13 یا CMOS bit 61
133	HSMC_TX_D_N13	AH17	LVDS یا 2.5-V	LVDS TX بټ 13n یا CMOS بټ 62
134	HSMC_RX_D_N13	AG16	LVDS یا 2.5-V	LVDS RX bit 13n یا CMOS bit 63
137	HSMC_TX_D_P14	AJ15	LVDS یا 2.5-V	LVDS TX بټ 14 یا CMOS بټ 64
138	HSMC_RX_D_P14	AE16	LVDS یا 2.5-V	LVDS RX bit 14 یا CMOS bit 65
139	HSMC_TX_D_N14	AK15	LVDS یا 2.5-V	LVDS TX بټ 14n یا CMOS بټ 66
140	HSMC_RX_D_N14	AF15	LVDS یا 2.5-V	LVDS RX bit 14n یا CMOS bit 67
143	HSMC_TX_D_P15	AH14	LVDS یا 2.5-V	LVDS TX بټ 15 یا CMOS بټ 68
144	HSMC_RX_D_P15	AD17	LVDS یا 2.5-V	LVDS RX bit 15 یا CMOS bit 69
145	HSMC_TX_D_N15	AH15	LVDS یا 2.5-V	LVDS TX بټ 15n یا CMOS بټ 70
146	HSMC_RX_D_N15	AE17	LVDS یا 2.5-V	LVDS RX bit 15n یا CMOS bit 71
149	HSMC_TX_D_P16	AE15	LVDS یا 2.5-V	LVDS TX بټ 16 یا CMOS بټ 72
150	HSMC_RX_D_P16	AD18	LVDS یا 2.5-V	LVDS RX bit 16 یا CMOS bit 73
151	HSMC_TX_D_N16	AF14	LVDS یا 2.5-V	LVDS TX بټ 16n یا CMOS بټ 74
152	HSMC_RX_D_N16	AE18	LVDS یا 2.5-V	LVDS RX bit 16n یا CMOS bit 75
155	HSMC_CLK_OUT_P2	AG23	LVDS یا 2.5-V	LVDS یا CMOS ساعت 2 یا CMOS بټ 76
156	HSMC_CLK_IN_P2	Y15	LVDS یا 2.5-V	LVDS یا CMOS ساعت په 2 یا CMOS بټ 77 کې
157	HSMC_CLK_OUT_N2	AH22	LVDS یا 2.5-V	LVDS یا CMOS ساعت 2 یا CMOS بټ 78
158	HSMC_CLK_IN_N2	AA15	LVDS یا 2.5-V	LVDS یا CMOS ساعت په 2 یا CMOS بټ 79 کې
160	HSMC_PRSNTn	AK5	2.5-V CMOS	د HSMC بندر شتون کشف

RS-232 سریال UART
د ښځینه زاویې DSUB 9-pin نښلونکی د ملاتړ کونکي RS-232 ټرانسیور سره پدې بورډ کې د معیاري RS-232 سیریل UART چینل پلي کولو لپاره ملاتړ چمتو کوي. نښلونکی د ډیټا ترمینل وسیلې په څیر ورته پینټونه لري او یوازې یو معیاري کیبل ته اړتیا لري (د کمپیوټر انٹرفیس لپاره هیڅ نول موډیم ته اړتیا نشته). د LVTTL او RS-232 کچو ترمنځ د ژباړې لپاره د وقف شوي کچې بدلون بفر کارول کیږي. د بورډ حوالې D23 او D24 سیریل UART LEDs دي چې د RX او TX فعالیت په ګوته کولو لپاره روښانه کوي.

جدول 2-24 د RS-232 سریال UART پن دندې، د سیګنال نومونه، او دندې لیست کوي.

د سیګنال نومونه او ډولونه د I/O ترتیب او سمت له مخې د سایکلون VE FPGA سره تړاو لري.

جدول 2-22. RS-232 سیریل UART سکیماتیک سیګنال نومونه او دندې

بورډ حواله (U20)	پلان شوی سیګنال نوم	طوفان VE FPGA د پن نمبر	I/O معیاري	تفصیل
14	UART_TXD	AB9	3.3-V	ډاټا لیږدول
15	UART_RTS	AH6	3.3-V	د لیږلو غوښتنه وکړئ

جدول 2-22. RS-232 سیریل UART سکیماتیک سیګنال نومونه او دندې

بورډ حواله (U20)	پلان شوی سیګنال نوم	طوفان VE FPGA د پن نمبر	I/O معیاري	تفصیل
16	UART_RXD	AG6	3.3-V	معلومات ترلاسه کول
13	UART_CTS	AF8	3.3-V	د لیږلو لپاره پاک

USB-UART
پراختیایی بورډ د سیلیکون لابراتوار CP2104 USB-to-UART پل په کارولو سره د USB نښلونکي له لارې د UART انٹرفیس ملاتړ کوي. د CP2104 سره د کوربه اړیکو اسانتیا لپاره، تاسو اړتیا لرئ چې د USB-to-UART پل مجازی COM پورټ (VCP) چلوونکي وکاروئ.

د VCP چلوونکي دلته شتون لري: www.silabs.com/products/mcu/Pages/USBtoUARTBridgeVCPDrivers.aspx

جدول 2-23 د USB-UART پن دندې، د سیګنال نومونه، او دندې لیست کوي. د سیګنال نومونه او ډولونه د I/O ترتیب او سمت له مخې د سایکلون VE FPGA سره تړاو لري

جدول 2-23. د USB-UART سکیمیک سیګنال نومونه او دندې

بورډ حواله (U20)	پلان شوی سیګنال نوم	طوفان VE FPGA د پن نمبر	I/O معیاري	تفصیل
1	USB_UART_RI	AD12	2.5-V	د حلقوي شاخص کنټرول ان پټ (فعال ټیټ)
24	USB_UART_DCD	AD13	2.5-V	د معلوماتو کیریر د کنټرول ان پټ کشف (فعال ټیټ)
22	USB_UART_DSR	V12	2.5-V	د ډیټا سیټ چمتو کنټرول ان پټ (فعال ټیټ)
21	USB_UART_RXD	AF10	2.5-V	غیر متناسب ډیټا ان پټ (UART ترلاسه کول)
19	USB_UART_RTS	AE12	2.5-V	د کنټرول محصول لیږلو ته چمتو (فعال ټیټ)
12	USB_UART_GPIO2	AE13	2.5-V	د کارونکي لخوا ترتیب کیدونکی داخل یا محصول.
23	USB_UART_DTR	AE10	2.5-V	د ډیټا ترمینل چمتو کنټرول محصول (فعال ټیټ)
20	USB_UART_TXD	W12	2.5-V	د غیر متناسب ډیټا محصول (UART لیږد)
18	USB_UART_CTS	AJ1	2.5-V	د کنټرول ان پټ لیږلو لپاره پاک (فعال ټیټ)
15	USB_UART_SUSPENDn	—	2.5-V	پن منطق ټیټ دی کله چې CP2104 د USB تعلیق حالت کې وي.
17	USB_UART_SUSPEND	—	2.5-V	پن منطق لوړ دی کله چې CP2104 د USB تعلیق حالت کې وي.
9	USB_UART_RSTn	—	2.5-V	وسیله بیا تنظیم کړه

حافظه
دا برخه د پراختیایي بورډ د حافظې انٹرفیس ملاتړ او همدارنګه د دوی سیګنال نومونه ، ډولونه او ارتباط د سایکلون VE FPGA پورې اړوند بیانوي. د پراختیا بورډ لاندې حافظې انٹرفیسونه لري:

DDR3 SDRAM
LPDDR2 SDRAM
EEPROM
همغږي SRAM
همغږي فلش

د حافظې انٹرفیس په اړه د نورو معلوماتو لپاره لاندې اسنادو ته مراجعه وکړئ:

د بهرنۍ حافظې انٹرفیس لاسي کتاب کې د وخت تحلیل برخه.
DDR، DDR2، او DDR3 SDRAM ډیزاین ټیوټوریل برخه د خارجي حافظې انٹرفیس لاسي کتاب کې.

DDR3 SDRAM

پراختیایی بورډ دوه 16Mx16x8 او دوه 16Mx8x8 DDR3 SDRAM انٹرفیسونه د خورا لوړ سرعت ترتیب شوي حافظې لاسرسي لپاره ملاتړ کوي.
د 32-bit ډیټا بس دوه x16 وسیلې لري چې د نرم حافظې کنټرولر (SMC) انٹرفیس کاروي. د SMC سره، دا د حافظې انٹرفیس د 300 MHz په هدف فریکونسۍ کې د 9.6 Gbps څخه ډیر نظریاتي بینډ ویت لپاره پرمخ ځي. د دې DDR3 وسیلې لپاره اعظمي فریکونسۍ 800 MHz دی د 11 د CAS ځنډ سره.
جدول 2-24 د DDR3 پن دندې، د سیګنال نومونه، او دندې لیست کوي. د سیګنال نومونه او ډولونه د I/O ترتیب او سمت له مخې د سایکلون VE FPGA سره تړاو لري.

جدول 2-24. د DDR3 وسیلې پن دندې، د سکیمیک سیګنال نومونه، او دندې (د 1 برخه 4 برخه)

بورډ حواله	پلان شوی سیګنال نوم	طوفان VE FPGA د پن نمبر	I/O معیاري	تفصیل
DDR3 x16 (U8)
N3	DDR3_A0	A16	1.5-V SSTL ټولګي I	د بس پته
P7	DDR3_A1	G23	1.5-V SSTL ټولګي I	د بس پته
P3	DDR3_A2	E21	1.5-V SSTL ټولګي I	د بس پته
N2	DDR3_A3	E22	1.5-V SSTL ټولګي I	د بس پته
P8	DDR3_A4	A20	1.5-V SSTL ټولګي I	د بس پته
P2	DDR3_A5	A26	1.5-V SSTL ټولګي I	د بس پته
R8	DDR3_A6	A15	1.5-V SSTL ټولګي I	د بس پته
R2	DDR3_A7	B26	1.5-V SSTL ټولګي I	د بس پته
T8	DDR3_A8	H17	1.5-V SSTL ټولګي I	د بس پته
R3	DDR3_A9	D14	1.5-V SSTL ټولګي I	د بس پته
L7	DDR3_A10	E23	1.5-V SSTL ټولګي I	د بس پته

جدول 2-24. د DDR3 وسیلې پن دندې، د سکیمیک سیګنال نومونه، او دندې (د 2 برخه 4 برخه)

بورډ حواله	پلان شوی سیګنال نوم	طوفان VE FPGA د پن نمبر	I/O معیاري	تفصیل
R7	DDR3_A11	E20	1.5-V SSTL ټولګي I	د بس پته
N7	DDR3_A12	C25	1.5-V SSTL ټولګي I	د بس پته
T3	DDR3_A13	B13	1.5-V SSTL ټولګي I	د بس پته
M2	DDR3_BA0	J18	1.5-V SSTL ټولګي I	د بانک پته بس
N8	DDR3_BA1	F20	1.5-V SSTL ټولګي I	د بانک پته بس
M3	DDR3_BA2	D19	1.5-V SSTL ټولګي I	د بانک پته بس
K3	DDR3_CASN	L20	1.5-V SSTL ټولګي I	د قطار پته انتخاب کړئ
K9	DDR3_CKE	C11	1.5-V SSTL ټولګي I	د کالم پته غوره کړئ
J7	DDR3_CLK_P	J20	توپیر 1.5-V SSTL ټولګي I	د توپیر تولید ساعت
K7	DDR3_CLK_N	H20	توپیر 1.5-V SSTL ټولګي I	د توپیر تولید ساعت
L2	DDR3_CSN	G17	1.5-V SSTL ټولګي I	چپ انتخاب
E7	DDR3_DM0	D23	1.5-V SSTL ټولګي I	د ماسک بایټ لین ولیکئ
D3	DDR3_DM1	D18	1.5-V SSTL ټولګي I	د ماسک بایټ لین ولیکئ
E3	DDR3_DQ0	A25	1.5-V SSTL ټولګي I	د ډیټا بس بایټ لین 0
H8	DDR3_DQ1	D22	1.5-V SSTL ټولګي I	د ډیټا بس بایټ لین 0
F7	DDR3_DQ2	C21	1.5-V SSTL ټولګي I	د ډیټا بس بایټ لین 0
H7	DDR3_DQ3	C19	1.5-V SSTL ټولګي I	د ډیټا بس بایټ لین 0
F2	DDR3_DQ4	C20	1.5-V SSTL ټولګي I	د ډیټا بس بایټ لین 0
G2	DDR3_DQ5	C22	1.5-V SSTL ټولګي I	د ډیټا بس بایټ لین 0
F8	DDR3_DQ6	D25	1.5-V SSTL ټولګي I	د ډیټا بس بایټ لین 0
H3	DDR3_DQ7	D20	1.5-V SSTL ټولګي I	د ډیټا بس بایټ لین 0
A7	DDR3_DQ8	B24	1.5-V SSTL ټولګي I	د ډیټا بس بایټ لین 1
C3	DDR3_DQ9	A21	1.5-V SSTL ټولګي I	د ډیټا بس بایټ لین 1
A3	DDR3_DQ10	B21	1.5-V SSTL ټولګي I	د ډیټا بس بایټ لین 1
D7	DDR3_DQ11	F19	1.5-V SSTL ټولګي I	د ډیټا بس بایټ لین 1
A2	DDR3_DQ12	C24	1.5-V SSTL ټولګي I	د ډیټا بس بایټ لین 1
C2	DDR3_DQ13	B23	1.5-V SSTL ټولګي I	د ډیټا بس بایټ لین 1
B8	DDR3_DQ14	E18	1.5-V SSTL ټولګي I	د ډیټا بس بایټ لین 1
C8	DDR3_DQ15	A23	1.5-V SSTL ټولګي I	د ډیټا بس بایټ لین 1
F3	DDR3_DQS_P0	K20	توپیر 1.5-V SSTL ټولګي I	ډیټا سټروب پی بایټ لین 0
G3	DDR3_DQS_N0	J19	توپیر 1.5-V SSTL ټولګي I	ډیټا سټروب این بایټ لین 0
C7	DDR3_DQS_P1	L18	توپیر 1.5-V SSTL ټولګي I	ډیټا سټروب پی بایټ لین 1
B7	DDR3_DQS_N1	K18	توپیر 1.5-V SSTL ټولګي I	ډیټا سټروب این بایټ لین 1
K1	DDR3_ODT	H19	1.5-V SSTL ټولګي I	آن-ډیر ختمول فعالول

جدول 2-24. د DDR3 وسیلې پن دندې، د سکیمیک سیګنال نومونه، او دندې (د 3 برخه 4 برخه)

بورډ حواله	پلان شوی سیګنال نوم	طوفان VE FPGA د پن نمبر	I/O معیاري	تفصیل
J3	DDR3_RASN	A24	1.5-V SSTL ټولګي I	د قطار پته انتخاب کړئ
T2	DDR3_RESETN	L19	1.5-V SSTL ټولګي I	بیا تنظیم کړئ
L3	DDR3_WEN	B22	1.5-V SSTL ټولګي I	د فعالولو لیکل
L8	DDR3_ZQ01	—	1.5-V SSTL ټولګي I	د ZQ مخنیوی اندازه کول
DDR3 x16 (U7)
N3	DDR3_A0	A16	1.5-V SSTL ټولګي I	د بس پته
P7	DDR3_A1	G23	1.5-V SSTL ټولګي I	د بس پته
P3	DDR3_A2	E21	1.5-V SSTL ټولګي I	د بس پته
N2	DDR3_A3	E22	1.5-V SSTL ټولګي I	د بس پته
P8	DDR3_A4	A20	1.5-V SSTL ټولګي I	د بس پته
P2	DDR3_A5	A26	1.5-V SSTL ټولګي I	د بس پته
R8	DDR3_A6	A15	1.5-V SSTL ټولګي I	د بس پته
R2	DDR3_A7	B26	1.5-V SSTL ټولګي I	د بس پته
T8	DDR3_A8	H17	1.5-V SSTL ټولګي I	د بس پته
R3	DDR3_A9	D14	1.5-V SSTL ټولګي I	د بس پته
L7	DDR3_A10	E23	1.5-V SSTL ټولګي I	د بس پته
R7	DDR3_A11	E20	1.5-V SSTL ټولګي I	د بس پته
N7	DDR3_A12	C25	1.5-V SSTL ټولګي I	د بس پته
T3	DDR3_A13	B13	1.5-V SSTL ټولګي I	د بس پته
M2	DDR3_BA0	J18	1.5-V SSTL ټولګي I	د بانک پته بس
N8	DDR3_BA1	F20	1.5-V SSTL ټولګي I	د بانک پته بس
M3	DDR3_BA2	D19	1.5-V SSTL ټولګي I	د بانک پته بس
K3	DDR3_CASN	L20	1.5-V SSTL ټولګي I	د قطار پته انتخاب کړئ
K9	DDR3_CKE	AK18	1.5-V SSTL ټولګي I	د کالم پته غوره کړئ
K7	DDR3_CLK_P	J20	1.5-V SSTL ټولګي I	د توپیر تولید ساعت
J7	DDR3_CLK_N	H20	1.5-V SSTL ټولګي I	د توپیر تولید ساعت
L2	DDR3_CSN	G17	1.5-V SSTL ټولګي I	چپ انتخاب
E7	DDR3_DM2	A19	1.5-V SSTL ټولګي I	د ماسک بایټ لین ولیکئ
D3	DDR3_DM3	B14	1.5-V SSTL ټولګي I	د ماسک بایټ لین ولیکئ
F2	DDR3_DQ16	G18	1.5-V SSTL ټولګي I	د ډیټا بس بایټ لین 2
F8	DDR3_DQ17	B18	1.5-V SSTL ټولګي I	د ډیټا بس بایټ لین 2
E3	DDR3_DQ18	A18	1.5-V SSTL ټولګي I	د ډیټا بس بایټ لین 2
F7	DDR3_DQ19	F18	1.5-V SSTL ټولګي I	د ډیټا بس بایټ لین 2
H3	DDR3_DQ20	C14	1.5-V SSTL ټولګي I	د ډیټا بس بایټ لین 2
G2	DDR3_DQ21	C17	1.5-V SSTL ټولګي I	د ډیټا بس بایټ لین 2
H7	DDR3_DQ22	B17	1.5-V SSTL ټولګي I	د ډیټا بس بایټ لین 2
H8	DDR3_DQ23	B19	1.5-V SSTL ټولګي I	د ډیټا بس بایټ لین 2
A2	DDR3_DQ24	C15	1.5-V SSTL ټولګي I	د ډیټا بس بایټ لین 3

جدول 2-24. د DDR3 وسیلې پن دندې، د سکیمیک سیګنال نومونه، او دندې (د 4 برخه 4 برخه)

بورډ حواله	پلان شوی سیګنال نوم	طوفان VE FPGA د پن نمبر	I/O معیاري	تفصیل
C2	DDR3_DQ25	D17	1.5-V SSTL ټولګي I	د ډیټا بس بایټ لین 3
D7	DDR3_DQ26	C12	1.5-V SSTL ټولګي I	د ډیټا بس بایټ لین 3
A7	DDR3_DQ27	E17	1.5-V SSTL ټولګي I	د ډیټا بس بایټ لین 3
A3	DDR3_DQ28	C16	1.5-V SSTL ټولګي I	د ډیټا بس بایټ لین 3
C3	DDR3_DQ29	A14	1.5-V SSTL ټولګي I	د ډیټا بس بایټ لین 3
B8	DDR3_DQ30	D12	1.5-V SSTL ټولګي I	د ډیټا بس بایټ لین 3
C8	DDR3_DQ31	A13	1.5-V SSTL ټولګي I	د ډیټا بس بایټ لین 3
F3	DDR3_DQS_P2	K16	توپیر 1.5-V SSTL ټولګي I	ډیټا سټروب پی بایټ لین 2
G3	DDR3_DQS_N2	L16	توپیر 1.5-V SSTL ټولګي I	ډیټا سټروب این بایټ لین 2
C7	DDR3_DQS_P3	K17	توپیر 1.5-V SSTL ټولګي I	ډیټا سټروب پی بایټ لین 3
B7	DDR3_DQS_N3	J17	توپیر 1.5-V SSTL ټولګي I	ډیټا سټروب این بایټ لین 3
K1	DDR3_ODT	H19	1.5-V SSTL ټولګي I	آن-ډیر ختمول فعالول
J3	DDR3_RASN	A24	1.5-V SSTL ټولګي I	د قطار پته انتخاب کړئ
T2	DDR3_RESETN	L19	1.5-V SSTL ټولګي I	بیا تنظیم کړئ
L3	DDR3_WEN	B22	1.5-V SSTL ټولګي I	د فعالولو لیکل
L8	DDR3_ZQ2	—	1.5-V SSTL ټولګي I	د ZQ مخنیوی اندازه کول

LPDDR2 SDRAM
LPDDR2 د ګرځنده ټیټ ځواک DDR2 SDRAM وسیله ده چې په 1.2 V کې کار کوي. دا انٹرفیس د FPGA وسیلې په پورتنۍ څنډه کې افقی I/O بانکونو سره وصل دی.
د وسیله سرعت 300 MHz دی. یوازې د x16 ترتیب کارول کیږي که څه هم په بورډ کې LPDDR2 SDRAM د x32 وسیله ده.
جدول 2-25 د LPDDR2 SDRAM پن دندې، د سیګنال نومونه، او دندې لیست کوي.
د سیګنال نومونه او ډولونه د I/O ترتیب او سمت له مخې د سایکلون VE FPGA سره تړاو لري.

جدول 2-25. د LPDDR2 SDRAM سکیمیک سیګنال نومونه او دندې

بورډ حواله (U9)	پلان شوی سیګنال نوم	سایکلون VE د FPGA پن نمبر	I/O معیاري	تفصیل
AC6	LPDDR2_CA0	Y30	1.2-V HSUL	د بس پته
AB6	LPDDR2_CA1	T30	1.2-V HSUL	د بس پته
AC7	LPDDR2_CA2	W29	1.2-V HSUL	د بس پته
AB8	LPDDR2_CA3	AB29	1.2-V HSUL	د بس پته
AB9	LPDDR2_CA4	W30	1.2-V HSUL	د بس پته
W1	LPDDR2_CA5	U29	1.2-V HSUL	د بس پته
V2	LPDDR2_CA6	AC30	1.2-V HSUL	د بس پته
U1	LPDDR2_CA7	R30	1.2-V HSUL	د بس پته

جدول 2-25. د LPDDR2 SDRAM سکیمیک سیګنال نومونه او دندې

بورډ حواله (U9)	پلان شوی سیګنال نوم	سایکلون VE د FPGA پن نمبر	I/O معیاري	تفصیل
T2	LPDDR2_CA8	T28	1.2-V HSUL	د بس پته
T1	LPDDR2_CA9	T25	1.2-V HSUL	د بس پته
Y2	LPDDR2_CK	V21	توپیر 1.2-V HSUL	د توپیر تولید ساعت P
Y1	LPDDR2_CKN	V22	توپیر 1.2-V HSUL	د توپیر تولید ساعت N
AC3	LPDDR2_CKE	T29	1.2-V HSUL	ساعت فعال کړئ
AB3	LPDDR2_CSN	R26	1.2-V HSUL	چپ انتخاب
N23	LPDDR2_DM0	AG29	1.2-V HSUL	د معلوماتو ماسک
L23	LPDDR2_DM1	AB27	1.2-V HSUL	د معلوماتو ماسک
AB20	LPDDR2_DM2	—	1.2-V HSUL	د معلوماتو ماسک
B20	LPDDR2_DM3	—	1.2-V HSUL	د معلوماتو ماسک
AA23	LPDDR2_DQ0	AG28	1.2-V HSUL	د ډیټا بس بایټ لین 0
Y22	LPDDR2_DQ1	AH30	1.2-V HSUL	د ډیټا بس بایټ لین 0
W22	LPDDR2_DQ2	AA28	1.2-V HSUL	د ډیټا بس بایټ لین 0
W23	LPDDR2_DQ3	AH29	1.2-V HSUL	د ډیټا بس بایټ لین 0
V23	LPDDR2_DQ4	Y28	1.2-V HSUL	د ډیټا بس بایټ لین 0
U22	LPDDR2_DQ5	AE30	1.2-V HSUL	د ډیټا بس بایټ لین 0
T22	LPDDR2_DQ6	AJ28	1.2-V HSUL	د ډیټا بس بایټ لین 0
T23	LPDDR2_DQ7	AD30	1.2-V HSUL	د ډیټا بس بایټ لین 0
H22	LPDDR2_DQ8	AC29	1.2-V HSUL	د ډیټا بس بایټ لین 1
H23	LPDDR2_DQ9	AF30	1.2-V HSUL	د ډیټا بس بایټ لین 1
G23	LPDDR2_DQ10	AA30	1.2-V HSUL	د ډیټا بس بایټ لین 1
F22	LPDDR2_DQ11	AE28	1.2-V HSUL	د ډیټا بس بایټ لین 1
E22	LPDDR2_DQ12	AF29	1.2-V HSUL	د ډیټا بس بایټ لین 1
E23	LPDDR2_DQ13	AD28	1.2-V HSUL	د ډیټا بس بایټ لین 1
D23	LPDDR2_DQ14	V27	1.2-V HSUL	د ډیټا بس بایټ لین 1
C22	LPDDR2_DQ15	W28	1.2-V HSUL	د ډیټا بس بایټ لین 1
AB12	LPDDR2_DQ16	—	1.2-V HSUL	د ډیټا بس بایټ لین 2
AC13	LPDDR2_DQ17	—	1.2-V HSUL	د ډیټا بس بایټ لین 2
AB14	LPDDR2_DQ18	—	1.2-V HSUL	د ډیټا بس بایټ لین 2
AC14	LPDDR2_DQ19	—	1.2-V HSUL	د ډیټا بس بایټ لین 2
AB15	LPDDR2_DQ20	—	1.2-V HSUL	د ډیټا بس بایټ لین 2
AC16	LPDDR2_DQ21	—	1.2-V HSUL	د ډیټا بس بایټ لین 2
AB17	LPDDR2_DQ22	—	1.2-V HSUL	د ډیټا بس بایټ لین 2
AC17	LPDDR2_DQ23	—	1.2-V HSUL	د ډیټا بس بایټ لین 2
B17	LPDDR2_DQ24	—	1.2-V HSUL	د ډیټا بس بایټ لین 3
A17	LPDDR2_DQ25	—	1.2-V HSUL	د ډیټا بس بایټ لین 3
A16	LPDDR2_DQ26	—	1.2-V HSUL	د ډیټا بس بایټ لین 3
B15	LPDDR2_DQ27	—	1.2-V HSUL	د ډیټا بس بایټ لین 3
B14	LPDDR2_DQ28	—	1.2-V HSUL	د ډیټا بس بایټ لین 3

جدول 2-25. د LPDDR2 SDRAM سکیمیک سیګنال نومونه او دندې

بورډ حواله (U9)	پلان شوی سیګنال نوم	سایکلون VE د FPGA پن نمبر	I/O معیاري	تفصیل
A14	LPDDR2_DQ29	—	1.2-V HSUL	د ډیټا بس بایټ لین 3
A13	LPDDR2_DQ30	—	1.2-V HSUL	د ډیټا بس بایټ لین 3
B12	LPDDR2_DQ31	—	1.2-V HSUL	د ډیټا بس بایټ لین 3
R23	LPDDR2_DQS0	V26	توپیر 1.2-V HSUL	ډیټا سټروب پی بایټ لین 0
P22	LPDDR2_DQSN0	U26	توپیر 1.2-V HSUL	ډیټا سټروب این بایټ لین 0
J22	LPDDR2_DQS1	U27	توپیر 1.2-V HSUL	ډیټا سټروب پی بایټ لین 1
K23	LPDDR2_DQSN1	U28	توپیر 1.2-V HSUL	ډیټا سټروب این بایټ لین 1
AB18	LPDDR2_DQS2	—	توپیر 1.2-V HSUL	ډیټا سټروب پی بایټ لین 2
AC19	LPDDR2_DQSN2	—	توپیر 1.2-V HSUL	ډیټا سټروب این بایټ لین 2
B18	LPDDR2_DQS3	—	توپیر 1.2-V HSUL	ډیټا سټروب پی بایټ لین 3
A19	LPDDR2_DQSN4	—	توپیر 1.2-V HSUL	ډیټا سټروب این بایټ لین 3
P1	LPDDR2_ZQ	—	1.2-V	د ZQ مخنیوی اندازه کول

EEPROM
پدې بورډ کې د 64-Kb EEPROM وسیله شامله ده. دا وسیله د 2 تار سیریل انٹرفیس بس I2C لري.
جدول 2-26 د EEPROM پن دندې، د سیګنال نومونه، او دندې لیست کوي. د سیګنال نومونه او ډولونه د I/O ترتیب او سمت له مخې د سایکلون VE FPGA سره تړاو لري.

جدول 2-26. د EEPROM سکیمیک سیګنال نومونه او دندې

بورډ حواله (U12)	پلان شوی سیګنال نوم	طوفان VE FPGA د پن نمبر	I/O معیاري	تفصیل
1	EEPROM_A0	—	3.3-V	د چپ پته
2	EEPROM_A1	—	3.3-V	د چپ پته
3	EEPROM_A2	—	3.3-V	د چپ پته
5	EEPROM_SDA	AH7	3.3-V	سریال پته یا ډاټا
6	EEPROM_SCL	AG7	3.3-V	سیریل ساعت
7	EEPROM_WP	—	3.3-V	د محافظت ان پټ ولیکئ

همغږي SRAM
پراختیایی بورډ د لارښوونې او ډیټا ذخیره کولو لپاره د 18-Mb معیاري همغږي SRAM ملاتړ کوي د ټیټ ځنډ تصادفي لاسرسي وړتیا سره. وسیله د 1024K x 18-bit انٹرفیس لري. دا وسیله د شریک شوي FSM بس برخه ده چې د فلش حافظې، SRAM، او MAX V CPLD 5M2210 سیسټم کنټرولر سره نښلوي. د وسیلې سرعت 250 MHz واحد ډیټا نرخ دی. د دې وسیلې لپاره لږترلږه سرعت شتون نلري. د دې انٹرفیس نظریاتي بډ ویت د دوامداره سوځیدو لپاره 4 Gbps دی. د هرې پتې لپاره د لوستلو ځنډ دوه ساعتونه دي پداسې حال کې چې د لیکلو ځنډ یو ساعت دی.

جدول 2-27 د SSRAM پن دندې، د سیګنال نومونه، او دندې لیست کوي.

جدول 2-27. د SSRAM پن دندې، د سکیمیک سیګنال نومونه، او دندې (د 1 برخه 2 برخه)

بورډ حواله (U11)	پلان شوی سیګنال نوم	طوفان VE FPGA د پن نمبر	I/O معیاري	تفصیل
86	SRAM_OEN	E7	2.5-V	د محصول فعالول
87	SRAM_WEN	D6	2.5-V	د فعالولو لیکل
37	FSM_A1	B11	2.5-V	د بس پته
36	FSM_A2	A11	2.5-V	د بس پته
44	FSM_A3	D9	2.5-V	د بس پته
42	FSM_A4	C10	2.5-V	د بس پته
34	FSM_A5	A10	2.5-V	د بس پته
47	FSM_A6	A9	2.5-V	د بس پته
43	FSM_A7	C9	2.5-V	د بس پته
46	FSM_A8	B8	2.5-V	د بس پته
45	FSM_A9	B7	2.5-V	د بس پته
35	FSM_A10	A8	2.5-V	د بس پته
32	FSM_A11	B6	2.5-V	د بس پته
33	FSM_A12	A6	2.5-V	د بس پته
50	FSM_A13	C7	2.5-V	د بس پته
48	FSM_A14	C6	2.5-V	د بس پته
100	FSM_A15	F13	2.5-V	د بس پته
99	FSM_A16	E13	2.5-V	د بس پته
82	FSM_A17	A5	2.5-V	د بس پته
80	FSM_A18	A4	2.5-V	د بس پته
49	FSM_A19	J7	2.5-V	د بس پته
81	FSM_A20	H7	2.5-V	د بس پته
39	FSM_A21	J9	2.5-V	د بس پته
58	FSM_D0	F16	2.5-V	د معلوماتو بس
59	FSM_D1	E16	2.5-V	د معلوماتو بس
62	FSM_D2	M9	2.5-V	د معلوماتو بس
63	FSM_D3	M8	2.5-V	د معلوماتو بس
68	FSM_D4	F15	2.5-V	د معلوماتو بس
69	FSM_D5	E15	2.5-V	د معلوماتو بس

جدول 2-27. د SSRAM پن دندې، د سکیمیک سیګنال نومونه، او دندې (د 2 برخه 2 برخه)

بورډ حواله (U11)	پلان شوی سیګنال نوم	طوفان VE FPGA د پن نمبر	I/O معیاري	تفصیل
72	FSM_D6	E12	2.5-V	د معلوماتو بس
73	FSM_D7	D13	2.5-V	د معلوماتو بس
23	FSM_D8	J15	2.5-V	د معلوماتو بس
22	FSM_D9	H15	2.5-V	د معلوماتو بس
19	FSM_D10	E11	2.5-V	د معلوماتو بس
18	FSM_D11	D10	2.5-V	د معلوماتو بس
12	FSM_D12	L10	2.5-V	د معلوماتو بس
13	FSM_D13	L9	2.5-V	د معلوماتو بس
8	FSM_D14	G14	2.5-V	د معلوماتو بس
9	FSM_D15	F14	2.5-V	د معلوماتو بس
85	SRAM_ADSCN	E6	2.5-V	د ادرس حالت کنټرولر
84	SRAM_ADSPN	J10	2.5-V	د پته حالت پروسیسر
83	SRAM_ADVN	G6	2.5-V	پته معتبره ده
93	SRAM_BWAN	A3	2.5-V	د بایټ لیکلو انتخاب
94	SRAM_BWBN	A2	2.5-V	د بایټ لیکلو انتخاب
97	SRAM_CE2	—	2.5-V	چپ فعالول 2
92	SRAM_CE3N	—	2.5-V	چپ فعالول 3
98	SRAM_CEN	D7	2.5-V	چپ فعالول 1
89	SRAM_CLK	K10	2.5-V	ساعت
88	SRAM_GWN	—	2.5-V	نړیوال لیکل فعال کړئ
31	SRAM_MODE	—	2.5-V	د برسټ ترتیب انتخاب
64	SRAM_ZZ	—	2.5-V	د بریښنا خوب حالت

فلش
پراختیایی بورډ د FPGA ترتیب ډیټا، د بورډ معلوماتو، د ازموینې غوښتنلیک ډاټا، او د کارن کوډ ځای غیر بې ثباته ذخیره کولو لپاره د 512-Mb CFI - مطابقت لرونکي همغږي فلش وسیله ملاتړ کوي. دا وسیله د شریک شوي FSM بس برخه ده چې د فلش حافظې، SSRAM، او MAX V CPLD 5M2210 سیسټم کنټرولر سره نښلوي. دا د 16-bit ډیټا حافظې انٹرفیس کولی شي د هر وسیلې 52 Mbps د ټرپټ لپاره تر 832 MHz پورې د برسټ لوستلو عملیات وساتي. د لیکلو فعالیت د یوې کلمې بفر لپاره 270 μs دی پداسې حال کې چې د پاکولو وخت د 800 K سرې بلاک لپاره 128 ms دی. جدول 2-28 د فلش پن دندې، د سیګنال نومونه، او دندې لیست کوي. د سیګنال نومونه او ډولونه د I/O ترتیب او سمت له مخې د سایکلون VE FPGA سره تړاو لري.

جدول 2-28. د فلش پن دندې، د سکیمیک سیګنال نومونه، او دندې (د 1 برخه 3 برخه)

بورډ حواله (U10)	پلان شوی سیګنال نوم	طوفان VE FPGA د پن نمبر	I/O معیاري	تفصیل
F6	FLASH_ADVN	H12	2.5-V	پته معتبره ده
B4	FLASH_CEN	H14	2.5-V	چپ فعال کړئ

جدول 2-28. د فلش پن دندې، د سکیمیک سیګنال نومونه، او دندې (د 2 برخه 3 برخه)

بورډ حواله (U10)	پلان شوی سیګنال نوم	طوفان VE FPGA د پن نمبر	I/O معیاري	تفصیل
E6	FLASH_CLK	N12	2.5-V	ساعت
F8	FLASH_OEN	L11	2.5-V	د محصول فعالول
F7	FLASH_RDYBSYN	J12	2.5-V	چمتو
D4	FLASH_RESETN	K11	2.5-V	بیا تنظیم کړئ
G8	FLASH_WEN	P12	2.5-V	د فعالولو لیکل
C6	FLASH_WPN	—	2.5-V	ساتنه ولیکئ
A1	FSM_A1	B11	2.5-V	د بس پته
B1	FSM_A2	A11	2.5-V	د بس پته
C1	FSM_A3	D9	2.5-V	د بس پته
D1	FSM_A4	C10	2.5-V	د بس پته
D2	FSM_A5	A10	2.5-V	د بس پته
A2	FSM_A6	A9	2.5-V	د بس پته
C2	FSM_A7	C9	2.5-V	د بس پته
A3	FSM_A8	B8	2.5-V	د بس پته
B3	FSM_A9	B7	2.5-V	د بس پته
C3	FSM_A10	A8	2.5-V	د بس پته
D3	FSM_A11	B6	2.5-V	د بس پته
C4	FSM_A12	A6	2.5-V	د بس پته
A5	FSM_A13	C7	2.5-V	د بس پته
B5	FSM_A14	C6	2.5-V	د بس پته
C5	FSM_A15	F13	2.5-V	د بس پته
D7	FSM_A16	E13	2.5-V	د بس پته
D8	FSM_A17	A5	2.5-V	د بس پته
A7	FSM_A18	A4	2.5-V	د بس پته
B7	FSM_A19	J7	2.5-V	د بس پته
C7	FSM_A20	H7	2.5-V	د بس پته
C8	FSM_A21	J9	2.5-V	د بس پته
A8	FSM_A22	H9	2.5-V	د بس پته
G1	FSM_A23	G9	2.5-V	د بس پته
H8	FSM_A24	F8	2.5-V	د بس پته
B6	FSM_A25	E8	2.5-V	د بس پته
B8	FSM_A26	D8	2.5-V	د بس پته
F2	FSM_D0	F16	2.5-V	د معلوماتو بس
E2	FSM_D1	E16	2.5-V	د معلوماتو بس
G3	FSM_D2	M9	2.5-V	د معلوماتو بس
E4	FSM_D3	M8	2.5-V	د معلوماتو بس
E5	FSM_D4	F15	2.5-V	د معلوماتو بس
G5	FSM_D5	E15	2.5-V	د معلوماتو بس
G6	FSM_D6	E12	2.5-V	د معلوماتو بس

جدول 2-28. د فلش پن دندې، د سکیمیک سیګنال نومونه، او دندې (د 3 برخه 3 برخه)

بورډ حواله (U10)	پلان شوی سیګنال نوم	طوفان VE FPGA د پن نمبر	I/O معیاري	تفصیل
H7	FSM_D7	D13	2.5-V	د معلوماتو بس
E1	FSM_D8	J15	2.5-V	د معلوماتو بس
E3	FSM_D9	H15	2.5-V	د معلوماتو بس
F3	FSM_D10	E11	2.5-V	د معلوماتو بس
F4	FSM_D11	D10	2.5-V	د معلوماتو بس
F5	FSM_D12	L10	2.5-V	د معلوماتو بس
H5	FSM_D13	L9	2.5-V	د معلوماتو بس
G7	FSM_D14	G14	2.5-V	د معلوماتو بس
E7	FSM_D15	F14	2.5-V	د معلوماتو بس

د بریښنا رسول
تاسو کولی شئ د لیپ ټاپ سټایل DC بریښنا ان پټ څخه پرمختیا بورډ ځواکمن کړئ. د ننوت حجمtage باید د 14 V څخه تر 20 V پورې وي، اوسنی د 4.3 A، او اعظمي واټ ويtagد 65 W. د DC voltage بیا د بریښنا مختلف ریلونو ته ښکته کیږي چې د بورډ اجزاو لخوا کارول کیږي او د HSMC نښلونکو کې نصب کیږي. یو آن بورډ ملټي چینل انلاګ - ډیجیټل کنورټر (ADC) د څو ځانګړي بورډ ریلونو لپاره اوسني اندازه کوي.

د بریښنا توزیع سیسټم
شکل 2-9 په پرمختیایي بورډ کې د بریښنا ویش سیسټم ښیي. د تنظیم کونکي بې کفایتۍ او شریکول په ښودل شوي جریانونو کې منعکس کیږي ، کوم چې محافظه کار مطلق اعظمي حدونه دي.

شکل 2-9. د بریښنا د ویش سیسټم

د بریښنا اندازه کول
د بریښنا رسولو اته ریلونه شتون لري چې د 24-bit توپیر ADC وسیلو په کارولو سره د بورډ اوسني احساس وړتیاوې لري. د دقیق احساس مقاومت کونکي ADC وسایل او ریلونه د ADC لپاره د لومړني اکمالاتي الوتکې څخه د اوسني اندازه کولو لپاره تقسیموي. د SPI بس دا ADC وسایل د MAX V CPLD 5M2210 سیسټم کنټرولر سره نښلوي.

شکل 2-10 د بریښنا اندازه کولو سرکټري لپاره د بلاک ډیاګرام ښیې.

شکل 2-10. د بریښنا اندازه کولو سرکټ

جدول 2-29 په نښه شوي ریلونه لیست کوي. د سکیمیک سیګنال نوم کالم د ریل نوم مشخص کوي چې اندازه کیږي پداسې حال کې چې د وسیلې پن کالم د ریل سره تړلي وسایل مشخص کوي.

جدول 2-29. د بریښنا اندازه کولو ریلونه

چینل	پلان شوی سیګنال نوم	والیtage (و)	وسیله پن	تفصیل
1	VCC	1.1	VCC	د FPGA اصلي ځواک
2	VCCAUX	2.5	VCC_AUX	معاون
3	VCCA_FPLL	2.5	VCCA_FPLL	د PLL انلاګ ځواک
			VCCPD3B4A
			VCCPD5A VCCPD5B، VCCPD6A،	I/O پری چلوونکي بانکونه 3B، 4A، 5A، 5B، 6A، 7A، او 8A
5	VCCIO_VCCPD_2.5V	2.5	VCCPD7A8A
			VCCIO3B
			VCCIO6A, VCCIO7A,	VCC I/O بانکونه 3B، 6A، 7A، او 8A
			VCCIO8A
7	VCCIO_1.2V	1.2	VCCIO5A, VCCIO5B,	VCC I/O بانکونه 5A او 5B (LPDDR2)
8	VCCIO_1.5V	1.5	VCCIO_4A	VCC I/O بانک 4A (DDR3)

د بورډ اجزاو حواله

دا څپرکی د سایکلون VE FPGA پراختیایی بورډ اجزا، د تولید معلومات، او د بورډ موافقت بیانونه بیانوي.

د بورډ اجزا
جدول په پرمختیایي بورډ کې د ټولو برخو اجزاو حواله او تولید معلومات لیست کوي.

جدول 3-1. د اجزاو حواله او د تولید معلومات

بورډ حواله	اجزا	جوړونکی	تولید برخه شمیره	جوړونکی Webسایټ
U1	FPGA، سایکلون VE F896، 149,500 LEs، لیډ فری	د الټرا کارپوریشن	5CEFA7F31I7N	www.altera.com
U13	MAX V CPLD 5M2210 سیسټم کنټرولر	د الټرا کارپوریشن	5M2210ZF256I5N	www.altera.com
U18	د لوړ سرعت USB پرفیریل کنټرولر	صنوبر	CY7C68013A	www.cypress.com
D1-D16, D18-D31,	شنه LEDs	Lumex Inc.	SML-LXT0805GW-TR	www.lumex.com
D17	سور LED	Lumex Inc.	SML-LXT0805IW-TR	www.lumex.com
D35	نیلي LED	Lumex Inc.	SML-LX0805USBC-TR	www.lumex.com
SW1–SW4	څلور پوزیشن DIP سویچونه	د C&K اجزا/ ITT صنعتونه	TDA04H0SB1	www.ittcannon.com
S1-S8	ت Pۍ فشار کړئ	Panasonic	EVQPAC07K	www.panasonic.com
S5	سلایډ سویچ	ای سویچ	EG2201A	www.e-switch.com
X1	د پروګرام وړ LVDS ساعت 125M ډیفالټ	سیلیکون لابراتوارونه	570FAB000973DG	www.silabs.com
X3	100 MHz کرسټال اوسیلیټر، ± 50 ppm، CMOS، 2.5 V	سیلیکون لابراتوارونه	510GBA100M000BAGx	www.silabs.com
X2	50 MHz کرسټال اوسیلیټر، ± 50 ppm، CMOS، 2.5 V	سیلیکون لابراتوارونه	510GBA50M0000BAGx	www.silabs.com
J12	ښځینه زاویه لرونکی PCB WR-DSUB 9-pin نښلونکی	Wurth Electronik	618009231121	www.we-online.com
U21	د USB-to-UART پل	سیلیکون لابراتوارونه	CP2104	www.silabs.com
J14	2 × 7 پن LCD ساکټ پټه	سمټیک	TSM-107-07-GD	www.samtec.com
J14	2×16 کرکټر LCD، 5×8 ډاټ میټریکس	Lumex Inc.	LCM-S01602DSR/C	www.lumex.com
U14 ، U15	ایترنیټ PHY BASE-T وسایل	مارویل سیمیکمډکټر	88E1111-B2- CAA1C000	www.marvell.com
J8 ، J9	RJ-45 نښلونکي، 10/100/1000 Mbps	Wurth Electronik	7499111001A	www.we-online.com
J7	HSMC، د QSH-DP کورنۍ لوړ سرعت ساکټ دودیز نسخه.	سمټیک	ASP-122953-01	www.samtec.com
U20	RS-232 دوه ګونی لیږدونکی	خطي ټیکنالوژي	LTC2803-1	www.linear.com

جدول 3-1. د اجزاو حواله او د تولید معلومات

بورډ حواله	اجزا	جوړونکی	تولید برخه شمیره	جوړونکی Webسایټ
U12	64-Kb EEPROM	مایکروچپ	24AA64	www.microchip.com
J15 ، J16	2 x 8 ډیبګ سرلیکونه	سمټیک	TSM-108-01-L-DV	www.samtec.com
U7 ، U8	16M × 16 × 8، 256-MB DDR3 SDRAM	مایکرون	MT41J128M16	www.micron.com
U9	16M × 32 × 8، 512-MB LPDDR2 SDRAM	مایکرون	MT42L128M32	www.micron.com
U11	1024K × 18 بټ 18-Mb همغږي SRAM	Integrated Silicon Solution, Inc.	IS61VPS102418A- 250TQL	www.issi.com
U10	512-Mb همغږي فلش	نومونیکس	PC28F512P30BF	www.numonyx.com
U35	16-چینل توپیر 24-bit ADC	خطي ټیکنالوژي	LTC2418CGN#PBF	www.linear.com

د چین-RoHS اطاعت بیان

جدول 3-2 د کټ سره شامل خطرناک توکي لیست کوي.

جدول 3-2. د خطرناکو موادو د نومونو او غلظت یادښتونو جدول (1)، (2)

برخه نوم	لیډ (پب)	کیډیم (سي ډي)	هیکسولینټ کرومیم (CR6 +)	مرکري (Hg)	پولیبینومیټ شوی بایفینیلز (PBB)	پولیبینومیټ شوی diphenyl Ethers (PBDE)
د سایکلون VE پرمختیایی بورډ	X*	0	0	0	0	0
د 15V بریښنا رسول	0	0	0	0	0	0
د AB USB کیبل ټایپ کړئ	0	0	0	0	0	0
د کارن لارښود	0	0	0	0	0	0

جدول 3-2 ته یادونه:

0 په ګوته کوي چې په برخو کې په ټولو یو شان موادو کې د خطرناکو موادو غلظت د SJ/T11363-2006 معیار اړوند حد څخه ښکته دی.
X* په ګوته کوي چې په برخو کې لږترلږه د ټولو یو شان موادو څخه د خطرناک مادې غلظت د SJ/T11363-2006 معیار اړوند حد څخه پورته دی ، مګر دا د EU RoHS لخوا معاف دی.

د CE EMI مطابقت احتیاط
دا پراختیایی کټ د اړونده معیارونو سره سم د 2004/108/EC لارښود لخوا ټاکل شوي. د برنامه وړ منطقي وسیلو د طبیعت له امله ، د کارونکي لپاره دا امکان لري چې کټ په داسې ډول بدل کړي چې بریښنایی مقناطیسي مداخله (EMI) رامینځته کړي چې د دې تجهیزاتو لپاره رامینځته شوي حدونو څخه تیریږي. هر ډول EMI چې په تحویل شوي موادو کې د تعدیلاتو په پایله کې رامینځته کیږي د کارونکي مسؤلیت دی.

اضافي معلومات

دا څپرکی د سند او الټرا په اړه اضافي معلومات چمتو کوي.

د بورډ بیاکتنې تاریخ
لاندې جدول د سایکلون VE FPGA پراختیایی بورډ د ټولو خپرونو نسخې لیست کوي.

خوشې کول نیټه	نسخه	تفصیل
مارچ ۲۰۲۲	د سیلیکون تولید	■ د بورډ نوی بیاکتنه. د نوي وسیلې برخې شمیره — 5CEFA7F31I7N. ■ بورډ د CE د موافقت ازموینه تیره کړه.
نومبر ۲۰۲۰	انجنیري سیلیکون	ابتدايي خوشې کول.

د اسنادو بیاکتنې تاریخ
لاندې جدول د دې سند لپاره د بیاکتنې تاریخ لیست کوي.

نیټه	نسخه	بدلونونه
اګست ۲۰۱۹	1.4	د ساعت آوټ پټ SMA نښلونکي لپاره د بورډ موقعیت درست شوی "پورتهview د د سایکلون VE FPGA پراختیایی بورډ ځانګړتیاوې" په 2-2 پاڼه کې.
جنوري 2017	1.3	د ENETA_RX_DV پن نمبر سم کړی جدول 2-20 په 2-25 پاڼه کې.
سپتمبر 2015	1.2	■ ته لینک اضافه کړ د الټرا ډیزاین پلورنځی in "MAX V CPLD 5M2210 سیسټم کنټرولر" آن پاڼه 2-5. ■ د وسیلې لیبل سم کړئ شکل 2-5 په 2-15 پاڼه کې.
مارچ ۲۰۲۲	1.1	■ د تولید سیلیکون خوشې کولو لپاره د FPGA وسیلې برخې شمیره بیاکتنه شوې. ■ په اړه یوه برخه اضافه کړه "CE EMI موافقت احتیاط" په 3-2 پاڼه کې.
نومبر ۲۰۲۰	1.0	ابتدايي خوشې کول.

د ټایپوګرافیک کنوانسیونونه
لاندې جدول د ټایپوګرافیک کنوانسیونونه ښیې چې دا سند یې کاروي.

بصری کیو	مطلب
بولډ ډول د ابتدايي پلازمینې سره لیکونه	د قوماندې نومونه، د ډیالوګ بکس سرلیکونه، د ډیالوګ بکس اختیارونه، او نور GUI لیبلونه په ګوته کړئ. د مثال لپارهampلي په توګه خوندي کړئ د خبرو اترو بکس. د GUI عناصرو لپاره، سرمایه کول د GUI سره سمون لري.
بولډ ډول	د لارښود نومونه، د پروژې نومونه، د ډیسک ډرایو نومونه، file نومونه file د نوم توسیع، د سافټویر کارونې نومونه، او د GUI لیبلونه. د مثال لپارهampلي \q ډیزاینونه لارښود D: چلول، او chiptrip.gdf file.
د ابتدايي لوی حروفونو سره ایټالیک ډول	د اسنادو سرلیکونه په ګوته کړئ. د مثال لپارهampلي Stratix IV ډیزاین لارښوونې.

سایکلون VE FPGA پراختیایی بورډ

د حوالې لارښود

اګست 2017 Altera Corporation

اسناد / سرچینې

د ALTERA سایکلون VE FPGA پراختیایی بورډ [pdf] د کارونکي لارښود
سایکلون VE FPGA پرمختیایی بورډ

حوالې

د کارن لارښود

د ALTERA سایکلون VE FPGA پراختیایی بورډ

د محصول معلومات

د محصول کارولو لارښوونې

FAQs

اوورview

پرمختیایي بورډ بلاک ډیاګرام

د بورډ اجزا

تختهview

د بورډ اجزاو حواله

اضافي معلومات

اسناد / سرچینې

حوالې

یو نظر پریږدئ

ځواب لغوه کړئ