ALTERA Cyclone V E FPGA 开发板
产品信息
规格
- FPGA型号： Cyclone VE FPGA (5CEFA7F31I7N)
- FPGA封装： 896 针 FineLine BGA (FBGA)
- 控制器： 闪存快速被动并行 (FPP) 配置
- CPLD型号： MAX II CPLD (EPM240M100I5N)
- CPLD封装： 100针FBGA
- 用于 FPGA 参考时钟输入的可编程时钟发生器
- 用于 FPGA 和 MAX V CPLD 时钟输入的 50 MHz 单端振荡器
- 用于 MAX V CPLD 配置时钟输入的 100 MHz 单端振荡器
- SMA 输入（LVDS）
- 记忆：
- 两个具有 256 位数据总线的 3 MB DDR16 SDRAM 设备
- 18 个 XNUMX Mbit (Mb) SSRAM
- 512 个 XNUMX Mb 同步闪存
- 512 个 2 MB LPDDR32 SDRAM，具有 16 位数据总线（该板上仅使用 XNUMX 位数据总线）
- 64 个 2-Kb IXNUMXC 串行电可擦除 PROM (EEPROM)
- 机械的： 6.5 x 4.5 尺寸板
产品使用说明
第 1 章：结束view
概述
Cyclone VE FPGA 开发板旨在提供具有部分重配置等功能的高级设计功能。与以前的 FPGA 系列相比，它提供更快的操作、更低的功耗和更快的上市时间。
有用的链接
有关以下主题的更多信息，请参阅相应的文档：
- Cyclone V 器件系列： Cyclone V 器件手册
- HSMC规格： 高速夹层卡 (HSMC) 规范
第 2 章：电路板组件
电路板组件块
该开发板具有以下主要组件块：
- 5 引脚 FineLine BGA (FBGA) 中的 7 个 Cyclone V E FPGA (31CEFA7F896IXNUMXN)
- 控制器：闪存快速被动并行 (FPP) 配置
- 采用 240 引脚 FBGA 封装的 MAX II CPLD (EPM100M5I100N)
- 用于 FPGA 参考时钟输入的可编程时钟发生器
- 用于 FPGA 和 MAX V CPLD 时钟输入的 50 MHz 单端振荡器
- 用于 MAX V CPLD 配置时钟输入的 100 MHz 单端振荡器
- SMA 输入（LVDS）
- 记忆：
- 两个具有 256 位数据总线的 3 MB DDR16 SDRAM 设备
- 18 个 XNUMX Mbit (Mb) SSRAM
- 512 个 XNUMX Mb 同步闪存
- 512 个 2 MB LPDDR32 SDRAM，具有 16 位数据总线（该板上仅使用 XNUMX 位数据总线）
- 64 个 2-Kb IXNUMXC 串行电可擦除 PROM (EEPROM)
机械的
开发板尺寸为 6.5 x 4.5 英寸。
第 3 章：电路板组件参考
本节提供有关每个电路板组件及其功能的详细信息。更多信息请参阅 Cyclone V E FPGA 开发板参考手册。
常见问题解答
问：在哪里可以找到最新的 HSMC？
答：要查看可用的最新 HSMC 列表或下载 HSMC 规范的副本，请参阅 Altera 的开发板子卡页面 web地点。
问：有什么好处tagCyclone V E FPGA 开发板的特性？
答：Cyclone V E FPGA 开发板提供了设计进步和创新，例如部分重新配置，与以前的 FPGA 系列相比，可确保更快的操作、更低的功耗和更快的上市时间。
问：在哪里可以找到有关 Cyclone V 器件系列的更多信息？
答：有关 Cyclone V 器件系列的更多信息，请参阅 Cyclone V 器件手册。
问：开发板尺寸是多少？
答：开发板尺寸为 6.5 x 4.5 英寸。
101创新驱动
加利福尼亚州圣何塞 95134
www.altera.com
MNL-01075-1.4
© 2017 Altera 公司。版权所有。 ALTERA、ARRIA、CYCLONE、HARDCOPY、MAX、MEGACORE、NIOS、QUARTUS 和 STRATIX 文字和徽标是 Altera Corporation 的商标，并在美国专利商标局和其他国家/地区注册。所有其他被标识为商标或服务标记的文字和徽标均为其各自所有者的财产，如 www.altera.com/common/legal.html 中所述。 Altera 根据 Altera 的标准保修保证其半导体产品的性能符合当前规格，但保留随时更改任何产品和服务的权利，恕不另行通知。除非 Altera 明确书面同意，否则 Altera 不承担因应用或使用本文所述任何信息、产品或服务而产生的任何责任或义务。建议 Altera 客户在依赖任何已发布的信息以及订购产品或服务之前先获取最新版本的器件规范。
2017 年 XNUMX 月 Altera 公司 Cyclone VE FPGA 开发板
参考手册
本文档介绍了 Cyclone® V E FPGA 开发板的硬件功能，包括创建与板的所有组件连接的定制 FPGA 设计所需的详细引脚分配和组件参考信息。
超过view
概述
Cyclone V E FPGA 开发板提供了一个硬件平台，用于使用 Altera 的 Cyclone V E FPGA 开发低功耗、高性能和逻辑密集型设计并对其进行原型设计。该板提供了广泛的外设和存储器接口，以促进 Cyclone V E FPGA 设计的开发。一个高速夹层卡 (HSMC) 连接器可通过 Altera® 和各个合作伙伴提供的各种 HSMC 添加附加功能。
- 要查看可用的最新 HSMC 列表或下载 HSMC 规范的副本，请参阅 Altera 的开发板子卡页面 web地点。
设计进步和创新（例如部分重新配置）可确保在 Cyclone V E FPGA 中实现的设计运行速度更快、功耗更低，并且比以前的 FPGA 系列具有更快的上市时间。 - 有关以下主题的更多信息，请参阅相应的文档：
- Cyclone V 器件系列，请参阅 Cyclone V 器件手册。
- HSMC 规范，请参阅高速夹层卡 (HSMC) 规范。
电路板组件块
该开发板具有以下主要组件块：
- 5 个 Cyclone VE FPGA (7CEFA31F7I896N)，采用 XNUMX 引脚 FineLine BGA (FBGA) 封装
- 149,500 LE
- 56,480 个自适应逻辑模块 (ALM)
- 6,860 Kb (Kb) M10K 和 836 Kb MLAB 存储器
- 七个分数锁相环 (PLL)
- 312个18×18位乘法器
- 480 个通用输入/输出 (GPIO)
- 1.1V 核心电压tage
- FPGA配置电路
- 主动串行 (AS) x1 或 AS x4 配置 (EPCQ256SI16N)
- 采用 5 引脚 FBGA 封装的 MAX® V CPLD (2210M256ZF5I256N) 作为系统控制器
- 闪存快速被动并行 (FPP) 配置
- MAX II CPLD (EPM240M100I5N) 采用 100 引脚 FBGA 封装，作为嵌入式 USB-BlasterTM II 的一部分，与 Quartus® II 编程器配合使用
- 时钟电路
- 用于 FPGA 参考时钟输入的可编程时钟发生器
- 用于 FPGA 和 MAX V CPLD 时钟输入的 50 MHz 单端振荡器
- 用于 MAX V CPLD 配置时钟输入的 100 MHz 单端振荡器
- SMA 输入（LVDS）
- 记忆
- 两个具有 256 位数据总线的 3 MB DDR16 SDRAM 设备
- 18 个 XNUMX Mbit (Mb) SSRAM
- 512 个 XNUMX Mb 同步闪存
- 512 个 2 MB LPDDR32 SDRAM，具有 16 位数据总线（该板上仅使用 XNUMX 位数据总线）
- 64 个 2-Kb IXNUMXC 串行电可擦除 PROM (EEPROM)
- 一般用户输入/输出
- LED 和显示器
- 四个用户 LED
- 1 个配置负载 LED
- 一项配置完成 LED
- 1 个错误 LED
- 三个配置选择 LED
- 四个嵌入式 USB-Blaster II 状态 LED
- 三个 HSMC 接口 LED
- 十个以太网 LED
- 两个 UART 数据发送和接收 LED
- 两个USB-UART接口TX/RX LED
- LED 灯一通电
- 1个两行字符液晶显示器
- 按按钮
- 1 个 CPU 复位按钮
- 1 个 MAX V 重置按钮
- 一个程序选择按钮
- 一个程序配置按钮
- 四个一般用户按钮
- DIP 开关
- 四个 MAX V CPLD 系统控制器控制开关
- 两个JTAG 连锁控制 DIP 开关
- 1个风扇控制拨码开关
- 四个普通用户拨码开关
- 电源
14–20V（笔记本电脑）直流输入 - 机械的
6.5" x 4.5" 尺寸板
开发板框图
图 1-1 显示了 Cyclone VE FPGA 开发板的框图。
处理董事会
处理电路板时，请务必遵守以下静电放电预防措施：
警告
如果没有适当的防静电处理，电路板可能会损坏。 因此，在接触电路板时要采取防静电处理措施。
电路板组件
本章介绍 Cyclone VE FPGA 开发板上的主要组件。图 2-1 说明了组件位置，表 2-1 提供了该电路板所有组件功能的简要说明。
一套完整的原理图、物理布局数据库和GERBER file开发板的文件位于 Cyclone V E FPGA 开发套件文档目录中。
有关为开发板加电和安装演示软件的信息，请参阅 Cyclone VE FPGA 开发套件用户指南。
本章由以下部分组成：
- “登机view”
- 第 2-4 页上的“特色器件：Cyclone VE FPGA”
- 第 5–2210 页上的“MAX V CPLD 2M5 系统控制器”
- 第 2–10 页的“FPGA 配置”
- 第 2–18 页上的“时钟电路”
- 第 2-20 页上的“一般用户输入/输出”
- 第 2-24 页上的“组件和接口”
- 第 2-32 页的“内存”
- 第 2–41 页上的“电源”
登机结束view
本节提供了view Cyclone VE FPGA 开发板的详细信息，包括带注释的板图像和组件描述。图 2-1 显示了一个结束view 板的功能。
表 2-1 描述了组件并列出了其相应的板参考号。
表 2-1。电路板组件（第 1 部分，共 3 部分）
| 木板 参考 | 类型 | 描述 |
| 精选 设备 | ||
| U1 | FPGA | Cyclone VE FPGA，5CEFA7F31I7N，896 引脚 FBGA。 |
| U13 | 可编程逻辑器件 | MAX V CPLD，5M2210ZF256I5N，256 引脚 FBGA。 |
| 配置， 地位， 和 设置元素 | ||
| J4 | JTAG 链头 | 提供对 J 的访问TAG 使用外部 USB-Blaster 电缆时，链接并禁用嵌入式 USB-Blaster II。 |
| SW2 | JTAG 连锁控制拨码开关 | 删除或包含活动 J 中的设备TAG 链。 |
| J10 | USB B 型连接器 | USB接口，通过嵌入式USB-Blaster II J进行FPGA编程和调试TAG 通过 B 型 USB 电缆。 |
表 2-1。电路板组件（第 2 部分，共 3 部分）
| 木板 参考 | 类型 | 描述 |
|
SW3 |
板卡设置 DIP 开关 |
控制 MAX V CPLD 5M2210 系统控制器功能，例如时钟使能、SMA 时钟输入控制以及加电时从闪存加载哪个映像。 |
| SW1 | MSEL DIP 开关 | 控制板上的配置方案。 MSEL 引脚 0、1、2 和 4 连接到 DIP 开关，而 MSEL 引脚 3 连接到接地。 |
| S2 | 程序选择按钮 | 切换程序选择 LED，选择从闪存加载到 FPGA 的程序映像。 |
| S1 | 程序配置按钮 | 根据程序选择 LED 的设置将图像从闪存加载到 FGPA。 |
| D19 | 配置完成 LED | 配置 FPGA 时亮起。 |
| D18 | 负载指示灯 | 当 MAX V CPLD 5M2210 系统控制器主动配置 FPGA 时亮起。 |
| D17 | 错误 LED | 当闪存中的 FPGA 配置失败时亮起。 |
| D35 | 大功率LED | 当存在 5.0V 电源时亮起。 |
|
D25~D27 |
程序选择 LED |
点亮以显示 LED 序列，该序列确定按下程序选择按钮时将哪个闪存映像加载到 FPGA。有关 LED 设置，请参阅表 2-6。 |
| D1~D10 | 以太网 LED | 点亮以显示连接速度以及传输或接收活动。 |
| D20、D21 | HSMC 端口 LED | 您可以配置这些 LED 来指示传输或接收活动。 |
| D22 | HSMC 端口存在 LED | 当子卡插入 HSMC 端口时亮起。 |
| D15、D16 | USB-UART LED | 当 USB-UART 发送器和接收器正在使用时亮起。 |
| D23、D24 | 串行 UART LED | 当 UART 发送器和接收器正在使用时亮起。 |
| 钟 电路 | ||
|
X1 |
可编程振荡器 |
默认频率为 125 MHz 的可编程振荡器。可使用 MAX V CPLD 5M2210 系统控制器上运行的时钟控制 GUI 对频率进行编程。 |
| U4 | 50MHz 振荡器 | 用于通用逻辑的 50.000 MHz 晶体振荡器。 |
| X3 | 100MHz 振荡器 | 用于 MAX V CPLD 100.000M5 系统控制器的 2210 MHz 晶体振荡器。 |
| J2，J3 | 时钟输入 SMA 连接器 | 将 LVDS 兼容时钟输入驱动到时钟多路复用器缓冲区。 |
| J4 | 时钟输出 SMA 连接器 | 从 FPGA 驱动出 2.5V CMOS 时钟输出。 |
| 一般的 用户 输入/输出 | ||
| D28~D31 | 用户 LED | 四个用户 LED。驱动为低电平时亮起。 |
| SW3 | 用户拨码开关 | 四用户 DIP 开关。当开关打开时，选择逻辑0。 |
| S4 | CPU复位按钮 | 重置 FPGA 逻辑。 |
| S3 | MAX V 重置按钮 | 重置 MAX V CPLD 5M2210 系统控制器。 |
| S5~S8 | 一般用户按钮 | 四个用户按钮。按下时驱动为低电平。 |
| 记忆 设备 | ||
| U7，U8 | DDR3 x32 内存 | 两个具有 256 位数据总线的 3 MB DDR16 SDRAM。 |
| U9 | LPDDR2 x 16 内存 | 具有 512 位总线的 2-MB LPDDR 32 SDRAM，该板上仅使用 16 位总线。 |
表 2-1。电路板组件（第 3 部分，共 3 部分）
| 木板 参考 | 类型 | 描述 |
| U10 | 闪存 x16 内存 | 具有用于非易失性存储器的 512 位数据总线的 16 Mb 同步闪存器件。 |
| U11 | SSRAM x16 内存 | 具有 18 位数据总线和 12 位奇偶校验的 4 Mb 标准同步 RAM。 |
| U12 | 电可擦除只读存储器 | 64-Mb I2C 串行 EEPROM。 |
| 沟通 端口 | ||
| J1 | HSMC端口 | 根据 HSMC 规范提供 84 个 CMOS 或 17 个 LVDS 通道。 |
|
J11 |
千兆以太网端口 |
RJ-45 连接器通过 Marvell 10E100 PHY 和 RGMII 模式下基于 FPGA 的 Altera 三速以太网 MegaCore 功能提供 1000/88/1111 以太网连接。 |
| J12 | 串行UART端口 | 带 RS-9 收发器的 DSUB 232 针连接器，用于实现 RS-232 串行 UART 通道。 |
| J13 | USB-UART 端口 | USB 连接器，带有用于串行 UART 接口的 USB 转 UART 桥接器。 |
| J15，J16 | 调试标头 | 两个 2×8 接头用于调试目的。 |
| 视频和 展示 端口 | ||
| J14 | 字符液晶显示器 | 连接器，用于连接所提供的 16 字符 × 2 行 LCD 模块以及两个支架。 |
| 力量 供应 | ||
| J17 | 直流输入插孔 | 接受 14–20V 直流电源。 |
| SW5 | 电源开关 | 当 DC 输入插孔供电时，切换开发板的电源打开或关闭。 |
特色器件：Cyclone V E FPGA
Cyclone V E FPGA 开发板采用采用 5 引脚 FBGA 封装的 Cyclone V E FPGA 7CEFA31F7I1N 器件 (U896)。
有关 Cyclone V 器件系列的更多信息，请参阅 Cyclone V 器件手册。
表 2-2 描述了 Cyclone VE FPGA 5CEFA7F31I7N 器件的特性。
表 2-2。 Cyclone VE FPGA 特性
| 资产负债表 | 相等的 LE | M10K 内存 区块 | 总 RAM （千比特） | 18 位 × 18 位 乘数 | PLL | 包裹 类型 |
| 56,480 | 149,500 | 6,860 | 836 | 312 | 7 | 896针FBGA |
输入/输出资源
Cyclone VE FPGA 5CEFA7F31I7N 器件共有 480 个用户 I/O。表 2-3 列出了 Cyclone VE FPGA I/O 引脚数以及板上功能的使用情况。
表 2-3。 Cyclone VE FPGA I/O 引脚数
| 功能 | 输入/输出 标准 | 输入/输出 数数 | 特别的 别针 |
| DDR3 | 1.5V SSTL | 71 | 4 个差分 xXNUMX DQS 引脚 |
| LPDDR2 | 1.2V HSUL | 37 | 2 个差分 xXNUMX DQS 引脚 |
| 闪存、SSRAM、EEPROM 和 MAX V
有限状态机总线 |
2.5V CMOS、3.3V LVCMOS | 69 | — |
| HSMC端口 | 2.5V CMOS + LVDS | 79 | 17路LVDS、I2C |
| 千兆以太网端口 | 2.5V CMOS | 42 | — |
| 嵌入式 USB-Blaster II | 2.5V CMOS | 20 | — |
| 调试头 | 1.5V、2.5V | 20 | — |
| 通用异步收发器 | 3.3V LVTTL | 4 | — |
| USB转串口 | 2.5V CMOS | 12 | — |
| 按按钮 | 2.5V CMOS | 5 | 1 个 DEV_CLRn 引脚 |
| DIP 开关 | 2.5V CMOS | 4 | — |
| 字符液晶显示器 | 2.5V CMOS | 11 | — |
| 发光二极管 | 2.5V CMOS | 9 | — |
| 时钟或振荡器 | 2.5V CMOS + LVDS | 12 | 1 个时钟输出引脚 |
| 全部的 输入/输出 用过的： | 395 | ||
MAX V CPLD 5M2210 系统控制器
该板采用 5M2210 系统控制器（Altera MAX V CPLD），用于以下目的：
- 从闪存进行 FPGA 配置
- 功率测量
- 用于远程系统更新的控制和状态寄存器
图 2–2 以框图形式展示了 MAX V CPLD 5M2210 系统控制器的功能和外部电路连接。
图 2-2。 MAX V CPLD 5M2210 系统控制器框图
表 2–4 列出了 MAX V CPLD 5M2210 系统控制器上存在的 I/O 信号。信号名称和功能与 MAX V 器件相关。
你可以下载一个examp根据 Altera Design Store 中的下表完成设计，其中包括引脚位置和分配。在 Cyclone V E FPGA 开发套件中的 Design Ex 下amp文件中，单击 Cyclone V E FPGA Development Kit Baseline Pinout。
表 2-4。 MAX V CPLD 5M2210 系统控制器器件引脚分配（第 1 部分，共 5 部分）
| 木板 参考 (U13) | 原理图 信号 姓名 | 输入/输出 标准 | 描述 |
| N4 | 5M2210_JTAG_TMS | 3.3-V | 最大VJTAG 经颅磁共振 |
| E9 | CLK50_EN | 2.5-V | 50 MHz 振荡器使能 |
| H12 | 时钟配置 | 2.5-V | 100 MHz 配置时钟输入 |
| A15 | 时钟使能 | 2.5-V | 用于时钟振荡器使能的 DIP 开关 |
| A13 | 时钟选择 | 2.5-V | 用于时钟选择的 DIP 开关 — SMA 或振荡器 |
| J12 | CLKIN_50_MAXV | 2.5-V | 50 MHz 时钟输入 |
| D9 | 时钟_SCL | 2.5-V | 可编程振荡器 I2C 时钟 |
| C9 | 时钟_SDA | 2.5-V | 可编程振荡器 I2C 数据 |
| D10 | CPU_RESETN | 2.5-V | FPGA复位按钮 |
| P12 | 额外_SIG0 | 2.5-V | 嵌入式 USB-Blaster II 接口。保留供将来使用 |
| T13 | 额外_SIG1 | 2.5-V | 嵌入式 USB-Blaster II 接口。保留供将来使用 |
| T15 | 额外_SIG2 | 2.5-V | 嵌入式 USB-Blaster II 接口。保留供将来使用 |
| A2 | 工厂加载 | 2.5-V | DIP 开关可在加电时加载工厂或用户设计 |
表 2-4。 MAX V CPLD 5M2210 系统控制器器件引脚分配（第 2 部分，共 5 部分）
| 木板 参考 (U13) | 原理图 信号 姓名 | 输入/输出 标准 | 描述 |
| R14 | 工厂请求 | 2.5-V | 嵌入式 USB-Blaster II 请求发送 FACTORY 命令 |
| N12 | 工厂状态 | 2.5-V | 嵌入式 USB-Blaster II FACTORY 命令状态 |
| C8 | 风扇_FORCE_ON | 2.5-V | DIP 开关用于打开或关闭风扇 |
| N7 | FLASH_ADVN | 2.5-V | FSM总线闪存地址有效 |
| R5 | FLASH_CEN | 2.5-V | FSM总线闪存芯片使能 |
| R6 | FLASH_CLK | 2.5-V | FSM总线闪存时钟 |
| M6 | FLASH_OEN | 2.5-V | FSM总线闪存输出使能 |
| T5 | FLASH_RDYBSYN | 2.5-V | FSM总线闪存就绪 |
| P7 | FLASH_RESETN | 2.5-V | FSM总线闪存复位 |
| N6 | FLASH_WEN | 2.5-V | FSM总线闪存写使能 |
| K1 | FPGA_CONF_DONE | 3.3-V | FPGA 配置完成 LED |
| D3 | FPGA_CONFIG_D0 | 3.3-V | FPGA配置数据 |
| C2 | FPGA_CONFIG_D1 | 3.3-V | FPGA配置数据 |
| C3 | FPGA_CONFIG_D2 | 3.3-V | FPGA配置数据 |
| E3 | FPGA_CONFIG_D3 | 3.3-V | FPGA配置数据 |
| D2 | FPGA_CONFIG_D4 | 3.3-V | FPGA配置数据 |
| E4 | FPGA_CONFIG_D5 | 3.3-V | FPGA配置数据 |
| D1 | FPGA_CONFIG_D6 | 3.3-V | FPGA配置数据 |
| E5 | FPGA_CONFIG_D7 | 3.3-V | FPGA配置数据 |
| F3 | FPGA_CONFIG_D8 | 3.3-V | FPGA配置数据 |
| E1 | FPGA_CONFIG_D9 | 3.3-V | FPGA配置数据 |
| F4 | FPGA_CONFIG_D10 | 3.3-V | FPGA配置数据 |
| F2 | FPGA_CONFIG_D11 | 3.3-V | FPGA配置数据 |
| F1 | FPGA_CONFIG_D12 | 3.3-V | FPGA配置数据 |
| F6 | FPGA_CONFIG_D13 | 3.3-V | FPGA配置数据 |
| G2 | FPGA_CONFIG_D14 | 3.3-V | FPGA配置数据 |
| G3 | FPGA_CONFIG_D15 | 3.3-V | FPGA配置数据 |
| K4 | FPGA_MAX_DCLK | 3.3-V | FPGA配置时钟 |
| J3 | FPGA_DCLK | 3.3-V | FPGA配置时钟 |
| N1 | FPGA_NCONFIG | 3.3-V | FPGA 配置激活 |
| J4 | FPGA_N状态 | 3.3-V | FPGA 配置准备就绪 |
| H1 | FPGA_PR_DONE | 3.3-V | FPGA部分重新配置完成 |
| P2 | FPGA_PR_ERROR | 3.3-V | FPGA部分重配置错误 |
| E2 | FPGA_PR_READY | 3.3-V | FPGA 部分重配置就绪 |
| F5 | FPGA_PR_REQUEST | 3.3-V | FPGA部分重配置请求 |
| L5 | FPGA_MAX_NCS | 3.3-V | FPGA配置片选 |
| E14 | 有限状态机_A1 | 2.5-V | FSM地址总线 |
| C14 | 有限状态机_A2 | 2.5-V | FSM地址总线 |
表 2-4。 MAX V CPLD 5M2210 系统控制器器件引脚分配（第 3 部分，共 5 部分）
| 木板 参考 (U13) | 原理图 信号 姓名 | 输入/输出 标准 | 描述 |
| C15 | 有限状态机_A3 | 2.5-V | FSM地址总线 |
| E13 | 有限状态机_A4 | 2.5-V | FSM地址总线 |
| E12 | 有限状态机_A5 | 2.5-V | FSM地址总线 |
| D15 | 有限状态机_A6 | 2.5-V | FSM地址总线 |
| F14 | 有限状态机_A7 | 2.5-V | FSM地址总线 |
| D16 | 有限状态机_A8 | 2.5-V | FSM地址总线 |
| F13 | 有限状态机_A9 | 2.5-V | FSM地址总线 |
| E15 | 有限状态机_A10 | 2.5-V | FSM地址总线 |
| E16 | 有限状态机_A11 | 2.5-V | FSM地址总线 |
| F15 | 有限状态机_A12 | 2.5-V | FSM地址总线 |
| G14 | 有限状态机_A13 | 2.5-V | FSM地址总线 |
| F16 | 有限状态机_A14 | 2.5-V | FSM地址总线 |
| G13 | 有限状态机_A15 | 2.5-V | FSM地址总线 |
| G15 | 有限状态机_A16 | 2.5-V | FSM地址总线 |
| G12 | 有限状态机_A17 | 2.5-V | FSM地址总线 |
| G16 | 有限状态机_A18 | 2.5-V | FSM地址总线 |
| H14 | 有限状态机_A19 | 2.5-V | FSM地址总线 |
| H20 | 有限状态机_A20 | 2.5-V | FSM地址总线 |
| H13 | 有限状态机_A21 | 2.5-V | FSM地址总线 |
| H16 | 有限状态机_A22 | 2.5-V | FSM地址总线 |
| J13 | 有限状态机_A23 | 2.5-V | FSM地址总线 |
| J16 | 有限状态机_A24 | 2.5-V | FSM地址总线 |
| T2 | 有限状态机_A25 | 2.5-V | FSM地址总线 |
| P5 | 有限状态机_A26 | 2.5-V | FSM地址总线 |
| J14 | 有限状态机_D0 | 2.5-V | FSM数据总线 |
| J15 | 有限状态机_D1 | 2.5-V | FSM数据总线 |
| K16 | 有限状态机_D2 | 2.5-V | FSM数据总线 |
| K13 | 有限状态机_D3 | 2.5-V | FSM数据总线 |
| K15 | 有限状态机_D4 | 2.5-V | FSM数据总线 |
| K14 | 有限状态机_D5 | 2.5-V | FSM数据总线 |
| L16 | 有限状态机_D6 | 2.5-V | FSM数据总线 |
| L11 | 有限状态机_D7 | 2.5-V | FSM数据总线 |
| L15 | 有限状态机_D8 | 2.5-V | FSM数据总线 |
| L12 | 有限状态机_D9 | 2.5-V | FSM数据总线 |
| M16 | 有限状态机_D10 | 2.5-V | FSM数据总线 |
| L13 | 有限状态机_D11 | 2.5-V | FSM数据总线 |
| M15 | 有限状态机_D12 | 2.5-V | FSM数据总线 |
| L14 | 有限状态机_D13 | 2.5-V | FSM数据总线 |
| N16 | 有限状态机_D14 | 2.5-V | FSM数据总线 |
表 2-4。 MAX V CPLD 5M2210 系统控制器器件引脚分配（第 4 部分，共 5 部分）
| 木板 参考 (U13) | 原理图 信号 姓名 | 输入/输出 标准 | 描述 |
| M13 | 有限状态机_D15 | 2.5-V | FSM数据总线 |
| B8 | HSMA_PRSNTN | 2.5-V | HSMC 端口存在 |
| L6 | JTAG_5M2210_TDI | 3.3-V | 最大 V CPLD JTAG 链式数据 |
| M5 | JTAG_5M2210_冠显 | 3.3-V | 最大 V CPLD JTAG 链出数据 |
| P3 | JTAG_TCK | 3.3-V | JTAG 链钟 |
| P11 | M570_时钟 | 2.5-V | 嵌入式 USB-Blaster II 的 25 MHz 时钟用于发送 FACTORY 命令 |
| M1 | M570_JTAG_CN | 3.3-V | 低信号禁用嵌入式 USB-Blaster II |
| P10 | MAX5_BEN0 | 2.5-V | FSM 总线 MAX V 字节使能 0 |
| R11 | MAX5_BEN1 | 2.5-V | FSM 总线 MAX V 字节使能 1 |
| T12 | MAX5_BEN2 | 2.5-V | FSM 总线 MAX V 字节使能 2 |
| N11 | MAX5_BEN3 | 2.5-V | FSM 总线 MAX V 字节使能 3 |
| T11 | MAX5_时钟 | 2.5-V | FSM 总线 MAX V 时钟 |
| R10 | MAX5_CSN | 2.5-V | FSM 总线 MAX V 片选 |
| M10 | MAX5_OEN | 2.5-V | FSM 总线 MAX V 输出使能 |
| N10 | MAX5_WEN | 2.5-V | FSM 总线 MAX V 写使能 |
| E11 | MAX_CONF_DONEN | 2.5-V | 嵌入式 USB-Blaster II 配置完成 LED |
| A4 | 最大错误 | 2.5-V | FPGA 配置错误 LED |
| A6 | 最大负荷 | 2.5-V | FPGA 配置有源 LED |
| M9 | 最大重置 | 2.5-V | MAX V 重置按钮 |
| B7 | 超温 | 2.5-V | 温度监控器风扇启用 |
| D12 | PGM_配置 | 2.5-V | 加载由 PGM LED 识别的闪存映像 |
| B14 | PGM_LED0 | 2.5-V | 闪存PGM选择指示灯 0 |
| C13 | PGM_LED1 | 2.5-V | 闪存PGM选择指示灯 1 |
| B16 | PGM_LED2 | 2.5-V | 闪存PGM选择指示灯 2 |
| B13 | PGM_SEL | 2.5-V | 切换 PGM_LED[2:0] LED 序列 |
| H4 | PSAS_CSn | 3.3-V | AS配置片选 |
| G1 | PSAS_DCLK | 3.3-V | AS配置时钟 |
| G4 | PSAS_CONF_DONE | 3.3-V | AS配置完成 |
| H2 | PSAS_配置 | 3.3-V | AS 配置已激活 |
| G5 | PSAS_数据1 | 3.3-V | AS配置数据 |
| H3 | PSAS_DATA0_ASD0 | 3.3-V | AS配置数据 |
| J1 | PSAS_CEn | 3.3-V | AS配置芯片使能 |
| R12 | 安全模式 | 2.5-V | 用于嵌入式 USB-Blaster II 的 DIP 开关，用于在加电时发送 FACTORY 命令 |
| E7 | 感测_CS0N | 2.5-V | 功率监控芯片选择 |
| A5 | 感测SCK | 2.5-V | 电源监视器 SPI 时钟 |
| D7 | 感测SDI | 2.5-V | 电源监控SPI数据输入 |
| B6 | 感测SDO | 2.5-V | 电源监视器 SPI 数据输出 |
表 2-4。 MAX V CPLD 5M2210 系统控制器器件引脚分配（第 5 部分，共 5 部分）
| 木板 参考 (U13) | 原理图 信号 姓名 | 输入/输出 标准 | 描述 |
| M13 | 有限状态机_D15 | 2.5-V | FSM数据总线 |
| B8 | HSMA_PRSNTN | 2.5-V | HSMC 端口存在 |
| L6 | JTAG_5M2210_TDI | 3.3-V | 最大 V CPLD JTAG 链式数据 |
| M5 | JTAG_5M2210_冠显 | 3.3-V | 最大 V CPLD JTAG 链出数据 |
| P3 | JTAG_TCK | 3.3-V | JTAG 链钟 |
| P11 | M570_时钟 | 2.5-V | 嵌入式 USB-Blaster II 的 25 MHz 时钟用于发送 FACTORY 命令 |
| M1 | M570_JTAG_CN | 3.3-V | 低信号禁用嵌入式 USB-Blaster II |
| P10 | MAX5_BEN0 | 2.5-V | FSM 总线 MAX V 字节使能 0 |
| R11 | MAX5_BEN1 | 2.5-V | FSM 总线 MAX V 字节使能 1 |
| T12 | MAX5_BEN2 | 2.5-V | FSM 总线 MAX V 字节使能 2 |
| N11 | MAX5_BEN3 | 2.5-V | FSM 总线 MAX V 字节使能 3 |
| T11 | MAX5_时钟 | 2.5-V | FSM 总线 MAX V 时钟 |
| R10 | MAX5_CSN | 2.5-V | FSM 总线 MAX V 片选 |
| M10 | MAX5_OEN | 2.5-V | FSM 总线 MAX V 输出使能 |
| N10 | MAX5_WEN | 2.5-V | FSM 总线 MAX V 写使能 |
| E11 | MAX_CONF_DONEN | 2.5-V | 嵌入式 USB-Blaster II 配置完成 LED |
| A4 | 最大错误 | 2.5-V | FPGA 配置错误 LED |
| A6 | 最大负荷 | 2.5-V | FPGA 配置有源 LED |
| M9 | 最大重置 | 2.5-V | MAX V 重置按钮 |
| B7 | 超温 | 2.5-V | 温度监控器风扇启用 |
| D12 | PGM_配置 | 2.5-V | 加载由 PGM LED 识别的闪存映像 |
| B14 | PGM_LED0 | 2.5-V | 闪存PGM选择指示灯 0 |
| C13 | PGM_LED1 | 2.5-V | 闪存PGM选择指示灯 1 |
| B16 | PGM_LED2 | 2.5-V | 闪存PGM选择指示灯 2 |
| B13 | PGM_SEL | 2.5-V | 切换 PGM_LED[2:0] LED 序列 |
| H4 | PSAS_CSn | 3.3-V | AS配置片选 |
| G1 | PSAS_DCLK | 3.3-V | AS配置时钟 |
| G4 | PSAS_CONF_DONE | 3.3-V | AS配置完成 |
| H2 | PSAS_配置 | 3.3-V | AS 配置已激活 |
| G5 | PSAS_数据1 | 3.3-V | AS配置数据 |
| H3 | PSAS_DATA0_ASD0 | 3.3-V | AS配置数据 |
| J1 | PSAS_CEn | 3.3-V | AS配置芯片使能 |
| R12 | 安全模式 | 2.5-V | 用于嵌入式 USB-Blaster II 的 DIP 开关，用于在加电时发送 FACTORY 命令 |
| E7 | 感测_CS0N | 2.5-V | 功率监控芯片选择 |
| A5 | 感测SCK | 2.5-V | 电源监视器 SPI 时钟 |
| D7 | 感测SDI | 2.5-V | 电源监控SPI数据输入 |
| B6 | 感测SDO | 2.5-V | 电源监视器 SPI 数据输出 |
FPGA配置
本节介绍 Cyclone V E FPGA 开发板支持的 FPGA、闪存和 MAX V CPLD 5M2210 系统控制器器件编程方法。
Cyclone V E FPGA 开发板支持以下配置方式：
- 嵌入式 USB-Blaster II 是使用 J 中的 Quartus II 编程器配置 FPGA 的默认方法TAG 使用随附的 USB 电缆的模式。
- 闪存下载，用于在加电或按下程序配置按钮 (S1) 时使用闪存中存储的图像来配置 FPGA。
- 外部 USB-Blaster，用于使用连接到 J 的外部 USB-Blaster 配置 FPGATAG 链头 (J4)。
- 用于串行或四串行 FPGA 配置的 EPCQ 器件，支持 AS x1 或 AS x4 配置方案。
通过嵌入式 USB-Blaster II 进行 FPGA 编程
该配置方法实现了 USB B 型连接器 (J10)、USB 2.0 PHY 器件 (U18) 和 Altera MAX II CPLD EPM570GF100I5N (U16)，以允许使用 USB 电缆进行 FPGA 配置。该 USB 电缆直接连接电路板上的 USB B 型连接器和运行 Quartus II 软件的 PC 的 USB 端口。
MAX II CPLD EPM570GF100I5N 中的嵌入式 USB-Blaster II 通常控制 JTAG 链。
图 2-3 说明了 JTAG 链。
JTAG 链控制 DIP 开关 (SW2) 控制跳线，如图 2-3 所示。
要连接链中的设备或接口，其相应的开关必须处于关闭位置。将所有开关滑至 ON 位置，以便链中仅包含 FPGA。
MAX V CPLD 5M2210 系统控制器必须位于 JTAG 链使用一些GUI界面。
表 2-5 列出了 USB 2.0 PHY 原理图信号名称及其对应的 Cyclone VE FPGA 引脚号。
表 2-5。 USB 2.0 PHY 原理图信号名称和功能（第 1 部分，共 2 部分）
| 主板参考 （U18） | 原理图 信号 姓名 | 旋风VE FPGA 引脚号 | 输入/输出 标准 | 描述 |
| C1 | 24M_XTALIN | — | 3.3-V | 晶振输入 |
| C2 | 24M_XTALOUT | — | 3.3-V | 晶振输出 |
| E1 | FX2_D_N | — | 3.3-V | USB 2.0 PHY 数据 |
| E2 | FX2_D_P | — | 3.3-V | USB 2.0 PHY 数据 |
| H7 | FX2_FLAGA | — | 3.3-V | 从设备 FIFO 输出状态 |
表 2-5。 USB 2.0 PHY 原理图信号名称和功能（第 2 部分，共 2 部分）
| 主板参考 （U18） | 原理图 信号 姓名 | 旋风VE FPGA 引脚号 | 输入/输出 标准 | 描述 |
| G7 | FX2_FLAGB | — | 3.3-V | 从设备 FIFO 输出状态 |
| H8 | FX2_FLAGC | — | 3.3-V | 从设备 FIFO 输出状态 |
| G6 | FX2_PA1 | — | 3.3-V | USB 2.0 PHY 端口 A 接口 |
| F8 | FX2_PA2 | — | 3.3-V | USB 2.0 PHY 端口 A 接口 |
| F7 | FX2_PA3 | — | 3.3-V | USB 2.0 PHY 端口 A 接口 |
| F6 | FX2_PA4 | — | 3.3-V | USB 2.0 PHY 端口 A 接口 |
| C8 | FX2_PA5 | — | 3.3-V | USB 2.0 PHY 端口 A 接口 |
| C7 | FX2_PA6 | — | 3.3-V | USB 2.0 PHY 端口 A 接口 |
| C6 | FX2_PA7 | — | 3.3-V | USB 2.0 PHY 端口 A 接口 |
| H3 | FX2_PB0 | — | 3.3-V | USB 2.0 PHY 端口 B 接口 |
| F4 | FX2_PB1 | — | 3.3-V | USB 2.0 PHY 端口 B 接口 |
| H4 | FX2_PB2 | — | 3.3-V | USB 2.0 PHY 端口 B 接口 |
| G4 | FX2_PB3 | — | 3.3-V | USB 2.0 PHY 端口 B 接口 |
| H5 | FX2_PB4 | — | 3.3-V | USB 2.0 PHY 端口 B 接口 |
| G5 | FX2_PB5 | — | 3.3-V | USB 2.0 PHY 端口 B 接口 |
| F5 | FX2_PB6 | — | 3.3-V | USB 2.0 PHY 端口 B 接口 |
| H6 | FX2_PB7 | — | 3.3-V | USB 2.0 PHY 端口 B 接口 |
| A8 | FX2_PD0 | — | 3.3-V | USB 2.0 PHY 端口 D 接口 |
| A7 | FX2_PD1 | — | 3.3-V | USB 2.0 PHY 端口 D 接口 |
| B6 | FX2_PD2 | — | 3.3-V | USB 2.0 PHY 端口 D 接口 |
| A6 | FX2_PD3 | — | 3.3-V | USB 2.0 PHY 端口 D 接口 |
| B3 | FX2_PD4 | — | 3.3-V | USB 2.0 PHY 端口 D 接口 |
| A3 | FX2_PD5 | — | 3.3-V | USB 2.0 PHY 端口 D 接口 |
| C3 | FX2_PD6 | — | 3.3-V | USB 2.0 PHY 端口 D 接口 |
| A2 | FX2_PD7 | — | 3.3-V | USB 2.0 PHY 端口 D 接口 |
| B8 | FX2_重置 | V21 | 3.3-V | 嵌入式 USB-Blaster 硬重置 |
| F3 | FX2_SCL | — | 3.3-V | USB 2.0 PHY 串行时钟 |
| G3 | FX2_SDA | — | 3.3-V | USB 2.0 PHY 串行数据 |
| A1 | FX2_SLRDN | — | 3.3-V | 从设备 FIFO 的读选通 |
| B1 | FX2_SLWRN | — | 3.3-V | 从设备 FIFO 的写选通 |
| B7 | FX2_唤醒 | — | 3.3-V | USB 2.0 PHY 唤醒信号 |
| G2 | USB时钟 | AA23 | 3.3-V | USB 2.0 PHY 48MHz 接口时钟 |
从闪存进行 FPGA 编程
闪存编程可以通过多种方法实现。默认方法是使用工厂设计——Board Update Portal。本设计为嵌入式 web服务器，为董事会更新门户提供服务 web 页。 web 页面允许您在行业标准 S 记录中选择新的 FPGA 设计，包括硬件、软件或两者 File (.flash) 并通过网络将设计写入闪存的用户硬件页面（第 1 页）。
第二种方法是使用开发套件中包含的预构建并行闪存加载器 (PFL) 设计。该开发板实现了用于闪存编程的 Altera PFL 宏功能。 PFL 宏功能是被编程到 Altera 可编程逻辑器件（FPGA 或 CPLD）中的逻辑块。 PFL 用作写入兼容闪存设备的实用程序。该预构建设计包含 PFL 宏功能，允许您使用 Quartus II 软件通过 USB 接口写入第 0 页、第 1 页或闪存的其他区域。该方法用于将开发板恢复到出厂默认设置。
也可以使用其他方法对闪存进行编程，包括 Nios® II 处理器。
有关 Nios II 处理器的更多信息，请参阅 Altera 的 Nios II Processor 页面 web地点。
通电或按下程序配置按钮 PGM_CONFIG (S1) 时，MAX V CPLD 5M2210 系统控制器的 PFL 会从闪存配置 FPGA。 PFL 宏功能从闪存读取 16 位数据并将其转换为快速被动并行 (FPP) 格式。然后在配置过程中将该 16 位数据写入 FPGA 中的专用配置引脚。
按下 PGM_CONFIG 按钮 (S1) 向 FPGA 加载基于 PGM_LED[2:0]（D25、D26、D27）点亮的硬件页面。表 2-6 列出了按下 PGM_CONFIG 按钮时加载的设计。
表 2-6。 PGM_LED 设置 (1)
| PGM_LED0 （D25） | PGM_LED1 （D26） | PGM_LED2 （D27） | 设计 |
| ON | 离开 | 离开 | 工厂硬件 |
| 离开 | ON | 离开 | 用户硬件1 |
| 离开 | 离开 | ON | 用户硬件2 |
图 2-4 显示了 PFL 配置。
有关以下主题的更多信息，请参阅相应的文档：
- Board Update Portal、PFL 设计和闪存映射存储，请参阅 Cyclone V E FPGA 开发套件用户指南。
- PFL 宏功能，请参阅并行闪存加载器宏功能用户指南。
通过外部 USB-Blaster 进行 FPGA 编程
JTAG 链头提供了另一种使用外部 USB-Blaster 器件和 PC 上运行的 Quartus II 编程器来配置 FPGA 的方法。为了防止J之间的争用TAG 当您将外部 USB-Blaster 连接到 J 时，嵌入式 USB-Blaster 将自动禁用TAG 通过 J 链TAG 链头。
使用 EPCQ 进行 FPGA 编程
具有非易失性存储器的低成本 ECPQ 器件具有简单的六引脚接口和小外形尺寸。 ECPQ 支持 AS x1 和 x4 模式。默认情况下，该板具有 FPP 配置方案设置。为了将配置方案设置为 AS 模式，需要对电阻进行修改。使用 MSEL DIP 开关 (SW1) 配置 MSEL 设置以更改配置方案。
图 2-5 显示了 EPCQ 和 Cyclone VE FPGA 之间的连接。
图 2-5。 EPCQ配置
状态元素
开发板包括状态 LED。本节描述状态元素。
表 2-7 列出了 LED 板参考号、名称和功能描述。
表 2-7。电路板专用 LED（第 1 部分，共 2 部分）
| 木板 参考 | 原理图 信号 姓名 | 输入/输出 标准 | 描述 |
| D35 | 力量 | 5.0-V | 蓝色 LED。 5.0 V 电源激活时亮起。 |
| D19 | MAX_CONF_DONEn | 2.5-V | 绿色 LED。当 FPGA 配置成功时亮起。由 MAX V CPLD 5M2210 系统控制器驱动。 |
|
D17 |
最大错误 |
2.5-V |
红色 LED。当 MAX V CPLD 5M2210 系统控制器无法配置 FPGA 时亮起。由 MAX V CPLD 5M2210 系统控制器驱动。 |
|
D18 |
最大负荷 |
2.5-V |
绿色 LED。当 MAX V CPLD 5M2210 系统控制器主动配置 FPGA 时亮起。由 MAX V CPLD 5M2210 系统控制器驱动。 |
| D25
D26 D27 |
PGM_LED[0]
PGM_LED[1] PGM_LED[2] |
2.5-V |
绿色 LED。亮起表示按下 PGM_SEL 按钮时从闪存加载哪个硬件页面。 |
表 2-7。电路板专用 LED（第 2 部分，共 2 部分）
| 木板 参考 | 原理图 信号 姓名 | 输入/输出 标准 | 描述 |
| D11、D12
D13、D14 |
JTAG_RX，JTAG_TX
SC_RX、SC_TX |
2.5-V | 绿色 LED。亮起表示 USB-Blaster II 接收和传输活动。 |
| D1 | ENETA_LED_TX | 2.5-V | 绿色 LED。亮起表示以太网 PHY 传输活动。由 Marvell 88E1111 PHY 驱动。 |
| D2 | ENETA_LED_RX | 2.5-V | 绿色 LED。亮起表示以太网 PHY 接收活动。由 Marvell 88E1111 PHY 驱动。 |
| D5 | ENETA_LED_LINK10 | 2.5-V | 绿色 LED。亮起表示以 10 Mbps 连接速度连接以太网。由 Marvell 88E1111 PHY 驱动。 |
| D4 | ENETA_LED_LINK100 | 2.5-V | 绿色 LED。亮起表示以 100 Mbps 连接速度连接以太网。由 Marvell 88E1111 PHY 驱动。 |
| D3 | ENETA_LED_LINK1000 | 2.5-V | 绿色 LED。亮起表示以 1000 Mbps 连接速度连接以太网。由 Marvell 88E1111 PHY 驱动。 |
| D19 | ENETB_LED_TX | 2.5-V | 绿色 LED。亮起表示以太网 PHY B 传输活动。由 Marvell 88E1111 PHY 驱动。 |
| D22 | ENETB_LED_RX | 2.5-V | 绿色 LED。亮起表示以太网 PHY B 接收活动。由 Marvell 88E1111 PHY 驱动。 |
| D24 | ENETB_LED_LINK10 | 2.5-V | 绿色 LED。亮起表示以太网 B 以 10 Mbps 连接速度链接。由 Marvell 88E1111 PHY 驱动。 |
| D20 | ENETB_LED_LINK100 | 2.5-V | 绿色 LED。亮起表示以太网 B 以 100 Mbps 连接速度链接。由 Marvell 88E1111 PHY 驱动。 |
| D21 | ENETB_LED_LINK1000 | 2.5-V | 绿色 LED。亮起表示以太网 B 以 1000 Mbps 连接速度链接。由 Marvell 88E1111 PHY 驱动。 |
| D15、D16 | USB_UART_TX_TOGGLE、USB_UART_RX_TOGGLE | 2.5-V | 绿色 LED。亮起表示 USB_UART 接收和发送活动。 |
| D23、D24 | UART_RXD_LED、UART_TXD_LED | 2.5-V | 绿色 LED。亮起表示 UART 接收和发送活动。 |
|
D3 |
HSMA_PRSNTn |
3.3-V |
绿色 LED。当 HSMC 端口插入板或电缆以使引脚 160 接地时亮起。由附加卡驱动。 |
设置元素
开发板包括几种不同类型的设置元素。本节描述以下设置元素：
- 板卡设置 DIP 开关
- JTAG 设置 DIP 开关
- CPU复位按钮
- MAX V 重置按钮
- 程序配置按钮
- 程序选择按钮
有关 DIP 开关默认设置的更多信息，请参阅 Cyclone VE FPGA 开发套件用户指南。
主板设置 DIP 开关
电路板设置 DIP 开关 (SW4) 控制特定于电路板和 MAX V CPLD 5M2210 系统控制器逻辑设计的各种功能。表 2-8 列出了开关控件和说明。
表 2-8。主板设置 DIP 开关控制
| 转变 | 原理图 信号 姓名 | 描述 |
| 1 |
时钟选择 |
ON：选择可编程振荡器时钟
OFF：选择 SMA 输入时钟 |
| 2 |
时钟使能 |
ON：禁用板载振荡器
OFF：启用板载振荡器 |
| 3 |
工厂加载 |
ON：上电时从闪存加载用户设计
OFF：开机时从闪存加载工厂设计 |
|
4 |
安全模式 |
ON：嵌入式 USB-Blaster II 在加电时发送 FACTORY 命令。
OFF：嵌入式 USB-Blaster II 在加电时不发送 FACTORY 命令。 |
JTAG 连锁控制DIP开关
JTAG 链控制 DIP 开关 (SW2) 删除或包含活动 J 中的设备TAG 链。 Cyclone V E FPGA 始终位于 JTAG 链。表 2-9 列出了开关控件及其说明。
表 2-9。 JTAG 连锁控制DIP开关
| 转变 | 原理图 信号 姓名 | 描述 |
| 1 |
5M2210_JTAG_CN |
ON：旁路 MAX V CPLD 5M2210 系统控制器
关闭：MAX V CPLD 5M2210 系统控制器串联 |
| 2 |
HSMC_JTAG_CN |
ON : 旁路 HSMC 端口
OFF : HSMC 端口链内 |
| 3 |
风扇_FORCE_ON |
ON：启用风扇
OFF：禁用风扇 |
| 4 | 预订的 | 预订的 |
CPU 重置按钮
CPU 复位按钮 CPU_RESETn (S4) 是 Cyclone V E FPGA DEV_CLRn 引脚的输入，并且是来自 MAX V CPLD 系统控制器的开漏 I/O。该按钮是 FPGA 和 CPLD 逻辑的默认复位按钮。 MAX V CPLD 5M2210 系统控制器还在上电复位 (POR) 期间驱动该按钮。
MAX V 重置按钮
MAX V 复位按钮 MAX_RESETn (S3) 是 MAX V CPLD 5M2210 系统控制器的输入。该按钮是 CPLD 逻辑的默认复位。
程序配置按钮
程序配置按钮 PGM_CONFIG (S1) 是 MAX V CPLD 5M2210 系统控制器的输入。该输入强制 FPGA 从闪存重新配置。闪存中的位置基于 PGM_LED[2:0] 的设置，由程序选择按钮 PGM_SEL 控制。有效设置包括闪存中为 FPGA 设计保留的三个页面上的 PGM_LED0、PGM_LED1 或 PGM_LED2。
程序选择按钮
程序选择按钮 PGM_SEL (S2) 是 MAX V CPLD 5M2210 系统控制器的输入。该按钮切换 PGM_LED[2:0] 序列，选择闪存中的哪个位置用于配置 FPGA。请参阅表 2-6 了解 PGM_LED[2:0] 序列定义。
时钟电路
本节介绍电路板的时钟输入和输出。
板载振荡器
该开发板包括频率为 50 MHz、100 MHz 的振荡器和一个可编程振荡器。
图 2-6 显示了进入 Cyclone VE FPGA 开发板的所有外部时钟的默认频率。
图 2-6。 Cyclone VE FPGA 开发板时钟
表 2-10 列出了振荡器、其 I/O 标准和音量tag开发板所需的es。
表 2-10。板载振荡器
| 来源 | 原理图 信号 姓名 | 频率 | 输入/输出 标准 | 旋风VE FPGA 引脚号 | 应用 |
| U4 | CLKIN_50_FPGA_TOP | 50.000兆赫 | 单端 | L14 | 顶部和右侧边缘 |
| CLKIN_50_FPGA_RIGHT | P22 | ||||
| X3 | 时钟配置 | 100.000兆赫 | 2.5V CMOS | — | 快速 FPGA 配置 |
|
X1 和 U3（缓冲区） |
DIFF_CLKIN_TOP_125_P |
125.000兆赫 |
低压差分信号 |
L15 |
顶部和底部边缘 |
| DIFF_CLKIN_TOP_125_N | K15 | ||||
| DIFF_CLKIN_BOT_125_P | AB17 | ||||
| DIFF_CLKIN_BOT_125_N | AB18 |
板外时钟输入/输出
开发板具有可驱动到板上的输入和输出时钟。输出时钟可以根据 FPGA 器件的规范编程为不同级别和 I/O 标准。
表 2-11 列出了开发板的时钟输入。
表 2-11。板外时钟输入
|
来源 |
原理图信号 姓名 |
输入/输出 标准 |
气旋 V E FPGA 引脚
数字 |
描述 |
| 形状记忆合金 | CLKIN_SMA_P | 低压差分信号 | — | LVDS 扇出缓冲器的输入。 |
| CLKIN_SMA_N | 低压差分信号 | — | ||
| 桑泰克 HSMC | HSMA_CLK_IN0 | 2.5-V | AB16 | 来自已安装的 HSMC 电缆或板的单端输入。 |
| 桑泰克 HSMC | HSMA_CLK_IN_P1 | LVDS/2.5V | AB14 | 来自已安装的 HSMC 电缆或板的 LVDS 输入。还可以支持 2x LVTTL 输入。 |
| HSMA_CLK_IN_N1 | LVDS/LVTTL | AC14 | ||
| 桑泰克 HSMC | HSMA_CLK_IN_P2 | LVDS/LVTTL | Y15 | 来自已安装的 HSMC 电缆或板的 LVDS 输入。还可以支持 2x LVTTL 输入。 |
| HSMA_CLK_IN_N2 | LVDS/LVTTL | AA15 |
表 2-12 列出了开发板的时钟输出。
表 2-12。板外时钟输出
|
来源 |
原理图信号 姓名 |
输入/输出 标准 |
气旋 V E FPGA 引脚
数字 |
描述 |
| 桑泰克 HSMC | HSMA_CLK_OUT0 | 2.5V CMOS | AJ14 | FPGA CMOS 输出（或 GPIO） |
| 桑泰克 HSMC | HSMA_CLK_OUT_P1 | LVDS/2.5V CMOS | AE22 | LVDS 输出。还可以支持 2x CMOS 输出。 |
| HSMA_CLK_OUT_N1 | LVDS/2.5V CMOS | AF23 | ||
| 桑泰克 HSMC | HSMA_CLK_OUT_P2 | LVDS/2.5V CMOS | AG23 | LVDS 输出。还可以支持 2x CMOS 输出。 |
| HSMA_CLK_OUT_N2 | LVDS/2.5V CMOS | AH22 | ||
| 形状记忆合金 | 时钟输出_SMA | 2.5V CMOS | F9 | FPGA CMOS 输出（或 GPIO） |
通用用户输入/输出
本节介绍 FPGA 的用户 I/O 接口，包括按钮、DIP 开关、LED 和字符 LCD。
用户定义的按钮
该开发板包括三个用户定义的按钮。有关系统和安全重置按钮的信息，请参阅第 2-16 页的“设置元素”。板参考号 S5、S6、S7 和 S8 是用于控制加载到 Cyclone VE FPGA 器件中的 FPGA 设计的按钮。当您按住开关时，设备引脚设置为逻辑0；当您释放开关时，设备引脚设置为逻辑 1。这些一般用户按钮没有特定于板的功能。
表 2-13 列出了用户定义的按钮原理图信号名称及其对应的 Cyclone VE FPGA 引脚号。
表 2-13。用户定义的按钮原理图信号名称和功能
| 木板 参考 | 原理图 信号 姓名 | Cyclone VE FPGA 引脚 数字 | 输入/输出 标准 |
| S5 | 用户_PB0 | AB12 | 2.5-V |
| S6 | 用户_PB1 | AB13 | 2.5-V |
| S7 | 用户_PB2 | AF13 | 2.5-V |
| S8 | 用户_PB3 | AG12 | 2.5-V |
用户自定义拨码开关
板参考 SW3 是一个四引脚 DIP 开关。该开关是用户定义的，并提供额外的 FPGA 输入控制。当开关处于 OFF 位置时，选择逻辑 1。当开关处于 ON 位置时，选择逻辑 0。该开关没有特定于板的功能。
表 2-14 列出了用户定义的 DIP 开关原理图信号名称及其对应的 Cyclone VE FPGA 引脚号。
表 2-14。用户定义的 DIP 开关原理图信号名称和功能
| 木板 参考 | 原理图 信号 姓名 | Cyclone VE FPGA 引脚 数字 | 输入/输出 标准 |
| S5 | 用户_PB0 | AB12 | 2.5-V |
| S6 | 用户_PB1 | AB13 | 2.5-V |
| S7 | 用户_PB2 | AF13 | 2.5-V |
| S8 | 用户_PB3 | AG12 | 2.5-V |
用户定义的 LED
该开发板包括通用 LED 和 HSMC 用户定义 LED。本节介绍所有用户定义的 LED。有关电路板特定 LED 或状态 LED 的信息，请参阅第 2-15 页上的“状态元素”。
通用 LED
板编号 D28 至 D31 是四个用户定义的 LED。状态和调试信号从加载到 Cyclone V E FPGA 的设计驱动至 LED。在 I/O 端口上驱动逻辑 0 将打开 LED，而驱动逻辑 1 将关闭 LED。这些 LED 没有特定于电路板的功能。
表 2-15 列出了通用 LED 原理图信号名称及其对应的 Cyclone VE FPGA 引脚号。
表 2-15。一般 LED 原理图信号名称和功能
| 木板 参考 | 原理图 信号名称 | Cyclone VE FPGA 密码 | 输入/输出 标准 |
| D28 | USER_LED0 | AK3 | 2.5-V |
| D29 | USER_LED1 | AJ4 | 2.5-V |
| D30 | USER_LED2 | AJ5 | 2.5-V |
| D31 | USER_LED3 | AK6 | 2.5-V |
HSMC LED
板参考号 D20 和 D21 是 HSMC 端口的 LED。 HSMC LED 没有特定于板的功能。 LED 标记为 TX 和 RX，用于显示进出所连接子卡的数据流。 LED 由 Cyclone V E FPGA 器件驱动。
表 2-16 列出了 HSMC LED 原理图信号名称及其对应的 Cyclone VE FPGA 引脚号。
表 2-16。 HSMC LED 原理图信号名称和功能
| 木板 参考 | 原理图 信号名称 | Cyclone VE FPGA 引脚 数字 | 输入/输出 标准 |
| D1 | HSMC_RX_LED | AH12 | 2.5-V |
| D2 | HSMC_TX_LED | AH11 | 2.5-V |
字符液晶显示器
该开发板包括一个 14 引脚 0.1 英寸间距双排接头，可连接到 2 行 × 16 字符 Lumex 字符 LCD。字符 LCD 具有一个 14 针插座，可直接安装到电路板的 14 针接头上，因此可以轻松拆卸以访问显示屏下方的组件。您还可以使用标头进行调试或其他目的。
表 2-17 总结了字符 LCD 引脚分配。信号名称和方向与 Cyclone VE FPGA 器件相关。
表 2-17。字符 LCD 引脚分配、原理图信号名称和功能
| 木板 参考（J14） | 原理图信号名称 | Cyclone VE FPGA 密码 | 输入/输出 标准 | 描述 |
| 7 | LCD_DATA0 | AJ7 | 2.5-V | 液晶数据总线 |
| 8 | LCD_DATA1 | AK7 | 2.5-V | 液晶数据总线 |
| 9 | LCD_DATA2 | AJ8 | 2.5-V | 液晶数据总线 |
| 10 | LCD_DATA3 | AK8 | 2.5-V | 液晶数据总线 |
| 11 | LCD_DATA4 | AF9 | 2.5-V | 液晶数据总线 |
| 12 | LCD_DATA5 | AG9 | 2.5-V | 液晶数据总线 |
| 13 | LCD_DATA6 | AH9 | 2.5-V | 液晶数据总线 |
| 14 | LCD_DATA7 | AJ9 | 2.5-V | 液晶数据总线 |
表 2-17。字符 LCD 引脚分配、原理图信号名称和功能
| 木板 参考（J14） | 原理图信号名称 | Cyclone VE FPGA 密码 | 输入/输出 标准 | 描述 |
| 4 | LCD_D_Cn | AK11 | 2.5-V | LCD数据或命令选择 |
| 5 | LCD_WEn | AK10 | 2.5-V | LCD 写使能 |
| 6 | LCD_CSn | AJ12 | 2.5-V | 液晶屏片选 |
表 2-18 列出了 LCD 引脚定义，摘自 Lumex 数据表。
表 2-18。 LCD 引脚定义及功能
| 别针 数字 | 象征 | 等级 | 功能 | |
| 1 | 电压源 | — |
电源 |
5 伏 |
| 2 | 虚拟安全服务 | — | 接地（0V） | |
| 3 | V0 | — | 液晶驱动用 | |
|
4 |
RS |
高/低 |
寄存器选择信号H：数据输入
L：指令输入 |
|
| 5 | 读/写 | 高/低 | H：数据读取（模块到MPU）
L：数据写入（MPU到模块） |
|
| 6 | E | H，H 到 L | 使能够 | |
| 7–14 | DB0-DB7 | 高/低 | 数据总线——软件可选择 4 位或 8 位模式 | |
有关时序、字符映射表、界面指南和其他相关文档等更多信息，请访问 www.lumex.com.
调试头
该开发板包括两个 2×8 调试接头用于调试目的。 FPGA I/O 直接路由至接头以进行设计测试、调试或快速验证。
表 2-19 总结了调试接头引脚分配、信号名称和功能。
表 2-19。调试插头引脚分配、原理图信号名称和功能（第 1 部分，共 2 部分）
| 木板 参考 | 原理图信号 姓名 | Cyclone VE FPGA 密码 | 输入/输出 标准 | 描述 |
| 调试 接头 (J15) | ||||
| 1 | HEADER_D0 | H21 | 1.5-V | 仅用于调试目的的单端信号 |
| 5 | HEADER_D1 | G21 | 1.5-V | 仅用于调试目的的单端信号 |
| 9 | HEADER_D2 | G22 | 1.5-V | 仅用于调试目的的单端信号 |
| 13 | HEADER_D3 | E26 | 1.5-V | 仅用于调试目的的单端信号 |
| 4 | HEADER_D4 | E25 | 1.5-V | 仅用于调试目的的单端信号 |
| 8 | HEADER_D5 | C27 | 1.5-V | 仅用于调试目的的单端信号 |
| 12 | HEADER_D6 | C26 | 1.5-V | 仅用于调试目的的单端信号 |
表 2-19。调试插头引脚分配、原理图信号名称和功能（第 2 部分，共 2 部分）
| 木板 参考 | 原理图信号 姓名 | Cyclone VE FPGA 密码 | 输入/输出 标准 | 描述 |
| 16 | HEADER_D7 | B27 | 1.5-V | 仅用于调试目的的单端信号 |
| 调试 接头 (J16) | ||||
| 1 和 2 | HEADER_P0 和 HEADER_N0 | H25 和 H26 | 2.5-V | 仅用于调试目的的伪差分信号 |
| 3 和 4 | HEADER_P1 和
HEADER_N1 |
P20和N20 | 2.5-V | 仅用于调试目的的伪差分信号 |
| 7 和 8 | HEADER_P2 和 HEADER_N2 | J22和J23 | 2.5-V | 仅用于调试目的的伪差分信号 |
| 9 和 10 | HEADER_P3 和 HEADER_N3 | D28 和 D29 | 2.5-V | 仅用于调试目的的伪差分信号 |
| 13 和 14 | HEADER_P4 和 HEADER_N4 | E27 和 D27 | 2.5-V | 仅用于调试目的的伪差分信号 |
| 15 和 16 | HEADER_P5 和 HEADER_N5 | H24和J25 | 2.5-V | 仅用于调试目的的伪差分信号 |
组件和接口
本节介绍与 Cyclone VE FPGA 器件相关的开发板通信端口和接口卡。开发板支持以下通讯端口：
- RS-232 串行 UART
- 10 / 100 / 1000以太网
- 高速集成电路
- USB 串口
10 / 100 / 1000以太网
该开发板使用两个外部 Marvell 10E100 PHY 和 Altera 三速以太网 MegaCore MAC 功能，支持两个 1000/88/1111 base-T 以太网。 PHY 至 MAC 接口采用 RGMII 接口。对于典型的网络应用，FPGA 中必须提供 MAC 功能。 Marvell 88E1111 PHY 使用 2.5V 和 1.0V 电源轨，需要由专用振荡器驱动的 25MHz 参考时钟。 PHY 连接到具有内部磁性的 RJ45 模型，可用于通过以太网流量驱动铜线。
图 2-7 显示了 FPGA (MAC) 和 Marvell 88E1111 PHY 之间的 RGMII 接口。
图 2-7。 FPGA (MAC) 和 Marvell 88E1111 PHY 之间的 RGMII 接口
表 2–20 列出了以太网 PHY 接口引脚分配
表 2-20。以太网 PHY 引脚分配、信号名称和功能（第 1 部分，共 3 部分）
| 木板 参考 | 原理图信号 姓名 | Cyclone VE FPGA 密码 | 输入/输出 标准 | 描述 |
| 16 | HEADER_D7 | B27 | 1.5-V | 仅用于调试目的的单端信号 |
| 调试 接头 (J16) | ||||
| 1 和 2 | HEADER_P0 和 HEADER_N0 | H25 和 H26 | 2.5-V | 仅用于调试目的的伪差分信号 |
| 3 和 4 | HEADER_P1 和
HEADER_N1 |
P20和N20 | 2.5-V | 仅用于调试目的的伪差分信号 |
| 7 和 8 | HEADER_P2 和 HEADER_N2 | J22和J23 | 2.5-V | 仅用于调试目的的伪差分信号 |
| 9 和 10 | HEADER_P3 和 HEADER_N3 | D28 和 D29 | 2.5-V | 仅用于调试目的的伪差分信号 |
| 13 和 14 | HEADER_P4 和 HEADER_N4 | E27 和 D27 | 2.5-V | 仅用于调试目的的伪差分信号 |
| 15 和 16 | HEADER_P5 和 HEADER_N5 | H24和J25 | 2.5-V | 仅用于调试目的的伪差分信号 |
表 2-20。以太网 PHY 引脚分配、信号名称和功能（第 2 部分，共 3 部分）
| 木板 参考 | 原理图 信号 姓名 | Cyclone VE FPGA 密码 | 输入/输出 标准 | 描述 |
| 33 | 埃内塔_MDI_P1 | — | 2.5V CMOS | 媒体相关接口 |
| 34 | 埃内塔_MDI_N1 | — | 2.5V CMOS | 媒体相关接口 |
| 39 | 埃内塔_MDI_P2 | — | 2.5V CMOS | 媒体相关接口 |
| 41 | 埃内塔_MDI_N2 | — | 2.5V CMOS | 媒体相关接口 |
| 42 | 埃内塔_MDI_P3 | — | 2.5V CMOS | 媒体相关接口 |
| 43 | 埃内塔_MDI_N3 | — | 2.5V CMOS | 媒体相关接口 |
| 以太网 物理层 B （U11） | ||||
| 8 | ENETB_GTX_CLK | E28 | 2.5V CMOS | 125MHz RGMII 发送时钟 |
| 23 | ENETB_INTN | K22 | 2.5V CMOS | 管理总线中断 |
| 60 | ENETB_LED_DUPLEX | — | 2.5V CMOS | 双工或碰撞 LED。不曾用过 |
| 70 | ENETB_LED_DUPLEX | — | 2.5V CMOS | 双工或碰撞 LED。不曾用过 |
| 76 | ENETB_LED_LINK10 | — | 2.5V CMOS | 10 Mb 链路 LED |
| 74 | ENETB_LED_LINK100 | — | 2.5V CMOS | 100 Mb 链路 LED |
| 73 | ENETB_LED_LINK1000 | — | 2.5V CMOS | 1000 Mb 链路 LED |
| 58 | ENETB_LED_RX | — | 2.5V CMOS | RX 数据有效 LED |
| 69 | ENETB_LED_RX | — | 2.5V CMOS | RX 数据有效 LED |
| 68 | ENETB_LED_TX | — | 2.5V CMOS | TX 数据有效 LED |
| 25 | ENETB_MDC | A29 | 2.5V CMOS | 管理总线数据时钟 |
| 24 | ENETB_MDIO | L23 | 2.5V CMOS | 管理总线数据 |
| 28 | ENETB_RESETN | M21 | 2.5V CMOS | 设备重置 |
| 2 | ENETB_RX_CLK | R23 | 2.5V CMOS | RGMII接收时钟 |
| 95 | ENETB_RX_D0 | F25 | 2.5V CMOS | RGMII接收数据总线 |
| 92 | ENETB_RX_D1 | F26 | 2.5V CMOS | RGMII接收数据总线 |
| 93 | ENETB_RX_D2 | R20 | 2.5V CMOS | RGMII接收数据总线 |
| 91 | ENETB_RX_D3 | T21 | 2.5V CMOS | RGMII接收数据总线 |
| 94 | ENETB_RX_DV | L24 | 2.5V CMOS | RGMII接收数据有效 |
| 11 | ENETB_TX_D0 | F29 | 2.5V CMOS | RGMII传输数据总线 |
| 12 | ENETB_TX_D1 | D30 | 2.5V CMOS | RGMII传输数据总线 |
| 14 | ENETB_TX_D2 | C30 | 2.5V CMOS | RGMII传输数据总线 |
| 16 | ENETB_TX_D3 | F28 | 2.5V CMOS | RGMII传输数据总线 |
| 9 | ENETB_TX_EN | B29 | 2.5V CMOS | RGMII 发送使能 |
| 55 | ENETB_XTAL_25MHZ | — | 2.5V CMOS | 25MHz RGMII 发送时钟 |
| 29 | ENETB_MDI_P0 | — | 2.5V CMOS | 媒体相关接口 |
| 31 | ENETB_MDI_N0 | — | 2.5V CMOS | 媒体相关接口 |
| 33 | ENETB_MDI_P1 | — | 2.5V CMOS | 媒体相关接口 |
| 34 | ENETB_MDI_N1 | — | 2.5V CMOS | 媒体相关接口 |
| 39 | ENETB_MDI_P2 | — | 2.5V CMOS | 媒体相关接口 |
| 41 | ENETB_MDI_N2 | — | 2.5V CMOS | 媒体相关接口 |
表 2-20。以太网 PHY 引脚分配、信号名称和功能（第 3 部分，共 3 部分）
| 木板 参考 | 原理图 信号 姓名 | Cyclone VE FPGA 密码 | 输入/输出 标准 | 描述 |
| 42 | ENETB_MDI_P3 | — | 2.5V CMOS | 媒体相关接口 |
| 43 | ENETB_MDI_N3 | — | 2.5V CMOS | 媒体相关接口 |
高速集成电路
- 开发板支持HSMC接口。 HSMC接口支持完整的SPI4.2接口（17个LVDS通道）、三个输入和输出时钟以及JTAG 和 SMB 信号。 LVDS 通道可用于 CMOS 信号或 LVDS。
- HSMC 是 Altera 开发的开放规范，允许您通过添加子卡 (HSMC) 来扩展开发板的功能。
- 有关 HSMC 规范的更多信息，例如信号标准、信号完整性、兼容连接器和机械信息，请参阅高速夹层卡 (HSMC) 规范手册。
- HSMC连接器共有172个引脚，其中120个信号引脚、39个电源引脚和13个接地引脚。接地引脚位于两排信号和电源引脚之间，既充当屏蔽又充当参考。 HSMC 主机连接器基于 Samtec 的 0.5 毫米间距 QSH/QTH 系列高速板对板连接器。该连接器中有三个组。与 QSH-DP/QTH-DP 系列中的做法一样，组 1 中每隔三个引脚被移除一次。 Bank 2 和 Bank 3 的所有引脚均与 QSH/QTH 系列中的操作相同。由于 Cyclone V E FPGA 开发板不是收发器板，因此 HSMC 的收发器引脚不连接到 Cyclone V E FPGA 器件。
图 2-8 显示了与 Samtec 连接器的三个组相关的信号组排列。
图 2-8。 HSMC 信号和组图
HSMC 接口具有可编程双向 I/O 引脚，可用作 2.5V LVCMOS，与 3.3V LVTTL 兼容。这些引脚还可用作各种差分 I/O 标准，包括但不限于 LVDS、mini-LVDS 和 RSDS，最多具有 17 个全双工通道。
如高速夹层卡 (HSMC) 规范手册中所述，LVDS 和单端 I/O 标准仅在根据通用单端引脚排列或通用差分引脚排列混合时才能保证正常工作。
表 2-21 列出了 HSMC 接口引脚分配、信号名称和功能。
表 2-21。 HSMC 接口引脚分配、原理图信号名称和功能（第 1 部分，共 3 部分）
| 木板 参考（J7） |
原理图 信号 姓名 |
气旋 V E FPGA 引脚
数字 |
输入/输出 标准 |
描述 |
| 33 | HSMC_SDA | AB22 | 2.5V CMOS | 管理串行数据 |
| 34 | HSMC_SCL | AC22 | 2.5V CMOS | 管理串行时钟 |
| 35 | JTAG_TCK | AC7 | 2.5V CMOS | JTAG 时钟信号 |
| 36 | HSMC_JTAG_TMS | — | 2.5V CMOS | JTAG 模式选择信号 |
| 37 | HSMC_JTAG_TDO | — | 2.5V CMOS | JTAG 数据输出 |
| 38 | JTAC_FPGA_TDO_RETIMER | — | 2.5V CMOS | JTAG 数据输入 |
| 39 | HSMC_CLK_OUT0 | AJ14 | 2.5V CMOS | 专用 CMOS 时钟输出 |
| 40 | HSMC_CLK_IN0 | AB16 | 2.5V CMOS | 专用 CMOS 时钟输入 |
| 41 | HSMC_D0 | AH10 | 2.5V CMOS | 专用 CMOS I/O 位 0 |
| 42 | HSMC_D1 | AJ10 | 2.5V CMOS | 专用 CMOS I/O 位 1 |
| 43 | HSMC_D2 | Y13 | 2.5V CMOS | 专用 CMOS I/O 位 2 |
| 44 | HSMC_D3 | AA14 | 2.5V CMOS | 专用 CMOS I/O 位 3 |
| 47 | HSMC_TX_D_P0 | AK27 | LVDS 或 2.5V | LVDS TX 位 0 或 CMOS 位 4 |
| 48 | HSMC_RX_D_P0 | Y16 | LVDS 或 2.5V | LVDS RX 位 0 或 CMOS 位 5 |
| 49 | HSMC_TX_D_N0 | AK28 | LVDS 或 2.5V | LVDS TX 位 0n 或 CMOS 位 6 |
| 50 | HSMC_RX_D_N0 | AA26 | LVDS 或 2.5V | LVDS RX 位 0n 或 CMOS 位 7 |
| 53 | HSMC_TX_D_P1 | AJ27 | LVDS 或 2.5V | LVDS TX 位 1 或 CMOS 位 8 |
| 54 | HSMC_RX_D_P1 | Y17 | LVDS 或 2.5V | LVDS RX 位 1 或 CMOS 位 9 |
| 55 | HSMC_TX_D_N1 | AK26 | LVDS 或 2.5V | LVDS TX 位 1n 或 CMOS 位 10 |
| 56 | HSMC_RX_D_N1 | Y18 | LVDS 或 2.5V | LVDS RX 位 1n 或 CMOS 位 11 |
| 59 | HSMC_TX_D_P2 | AG26 | LVDS 或 2.5V | LVDS TX 位 2 或 CMOS 位 12 |
| 60 | HSMC_RX_D_P2 | AA18 | LVDS 或 2.5V | LVDS RX 位 2 或 CMOS 位 13 |
| 61 | HSMC_TX_D_N2 | AH26 | LVDS 或 2.5V | LVDS TX 位 2n 或 CMOS 位 14 |
| 62 | HSMC_RX_D_N2 | AA19 | LVDS 或 2.5V | LVDS RX 位 2n 或 CMOS 位 15 |
| 65 | HSMC_TX_D_P3 | AJ25 | LVDS 或 2.5V | LVDS TX 位 3 或 CMOS 位 16 |
| 66 | HSMC_RX_D_P3 | Y20 | LVDS 或 2.5V | LVDS RX 位 3 或 CMOS 位 17 |
| 67 | HSMC_TX_D_N3 | AK25 | LVDS 或 2.5V | LVDS TX 位 3n 或 CMOS 位 18 |
| 68 | HSMC_RX_D_N3 | AA20 | LVDS 或 2.5V | LVDS RX 位 3n 或 CMOS 位 19 |
| 71 | HSMC_TX_D_P4 | AH24 | LVDS 或 2.5V | LVDS TX 位 4 或 CMOS 位 20 |
表 2-21。 HSMC 接口引脚分配、原理图信号名称和功能（第 2 部分，共 3 部分）
| 木板 参考（J7） |
原理图 信号 姓名 |
气旋 V E FPGA 引脚
数字 |
输入/输出 标准 |
描述 |
| 72 | HSMC_RX_D_P4 | AA21 | LVDS 或 2.5V | LVDS RX 位 4 或 CMOS 位 21 |
| 73 | HSMC_TX_D_N4 | AJ24 | LVDS 或 2.5V | LVDS TX 位 4n 或 CMOS 位 22 |
| 74 | HSMC_RX_D_N4 | AB21 | LVDS 或 2.5V | LVDS RX 位 4n 或 CMOS 位 23 |
| 77 | HSMC_TX_D_P5 | AH21 | LVDS 或 2.5V | LVDS TX 位 5 或 CMOS 位 24 |
| 78 | HSMC_RX_D_P5 | AB19 | LVDS 或 2.5V | LVDS RX 位 5 或 CMOS 位 25 |
| 79 | HSMC_TX_D_N5 | AJ22 | LVDS 或 2.5V | LVDS TX 位 5n 或 CMOS 位 26 |
| 80 | HSMC_RX_D_N5 | AC19 | LVDS 或 2.5V | LVDS RX 位 5n 或 CMOS 位 27 |
| 83 | HSMC_TX_D_P6 | AJ23 | LVDS 或 2.5V | LVDS TX 位 6 或 CMOS 位 28 |
| 84 | HSMC_RX_D_P6 | AC21 | LVDS 或 2.5V | LVDS RX 位 6 或 CMOS 位 29 |
| 85 | HSMC_TX_D_N6 | AK23 | LVDS 或 2.5V | LVDS TX 位 6n 或 CMOS 位 30 |
| 86 | HSMC_RX_D_N6 | AD20 | LVDS 或 2.5V | LVDS RX 位 6n 或 CMOS 位 31 |
| 89 | HSMC_TX_D_P7 | AK21 | LVDS 或 2.5V | LVDS TX 位 7 或 CMOS 位 32 |
| 90 | HSMC_RX_D_P7 | AD19 | LVDS 或 2.5V | LVDS RX 位 7 或 CMOS 位 33 |
| 91 | HSMC_TX_D_N7 | AK22 | LVDS 或 2.5V | LVDS TX 位 7n 或 CMOS 位 34 |
| 92 | HSMC_RX_D_N7 | AE20 | LVDS 或 2.5V | LVDS RX 位 7n 或 CMOS 位 35 |
| 95 | HSMC_CLK_OUT_P1 | AE22 | LVDS 或 2.5V | LVDS 或 CMOS 时钟输出 1 或 CMOS 位 36 |
| 96 | HSMC_CLK_IN_P1 | AB14 | LVDS 或 2.5V | LVDS 或 CMOS 时钟输入 1 或 CMOS 位 37 |
| 97 | HSMC_CLK_OUT_N1 | AF23 | LVDS 或 2.5V | LVDS 或 CMOS 时钟输出 1 或 CMOS 位 38 |
| 98 | HSMC_CLK_IN_N1 | AC14 | LVDS 或 2.5V | LVDS 或 CMOS 时钟输入 1 或 CMOS 位 39 |
| 101 | HSMC_TX_D_P8 | AJ20 | LVDS 或 2.5V | LVDS TX 位 8 或 CMOS 位 40 |
| 102 | HSMC_RX_D_P8 | AF21 | LVDS 或 2.5V | LVDS RX 位 8 或 CMOS 位 41 |
| 103 | HSMC_TX_D_N8 | AK20 | LVDS 或 2.5V | LVDS TX 位 8n 或 CMOS 位 42 |
| 104 | HSMC_RX_D_N8 | AG22 | LVDS 或 2.5V | LVDS RX 位 8n 或 CMOS 位 43 |
| 107 | HSMC_TX_D_P9 | AJ19 | LVDS 或 2.5V | LVDS TX 位 9 或 CMOS 位 44 |
| 108 | HSMC_RX_D_P9 | AF20 | LVDS 或 2.5V | LVDS RX 位 9 或 CMOS 位 45 |
| 109 | HSMC_TX_D_N9 | AK18 | LVDS 或 2.5V | LVDS TX 位 9n 或 CMOS 位 46 |
| 110 | HSMC_RX_D_N9 | AG21 | LVDS 或 2.5V | LVDS RX 位 9n 或 CMOS 位 47 |
| 113 | HSMC_TX_D_P10 | AJ17 | LVDS 或 2.5V | LVDS TX 位 10 或 CMOS 位 48 |
| 114 | HSMC_RX_D_P10 | AF18 | LVDS 或 2.5V | LVDS RX 位 10 或 CMOS 位 49 |
| 115 | HSMC_TX_D_N10 | AJ18 | LVDS 或 2.5V | LVDS TX 位 10n 或 CMOS 位 50 |
| 116 | HSMC_RX_D_N10 | AF19 | LVDS 或 2.5V | LVDS RX 位 10n 或 CMOS 位 51 |
| 119 | HSMC_TX_D_P11 | AK25 | LVDS 或 2.5V | LVDS TX 位 11 或 CMOS 位 52 |
| 120 | HSMC_RX_D_P11 | AG18 | LVDS 或 2.5V | LVDS RX 位 11 或 CMOS 位 53 |
| 121 | HSMC_TX_D_N11 | AG24 | LVDS 或 2.5V | LVDS TX 位 11n 或 CMOS 位 54 |
| 122 | HSMC_RX_D_N11 | AG19 | LVDS 或 2.5V | LVDS RX 位 11n 或 CMOS 位 55 |
| 125 | HSMC_TX_D_P12 | AH19 | LVDS 或 2.5V | LVDS TX 位 12 或 CMOS 位 56 |
| 126 | HSMC_RX_D_P12 | AK16 | LVDS 或 2.5V | LVDS RX 位 12 或 CMOS 位 57 |
| 127 | HSMC_TX_D_N12 | AH20 | LVDS 或 2.5V | LVDS TX 位 12n 或 CMOS 位 58 |
表 2-21。 HSMC 接口引脚分配、原理图信号名称和功能（第 3 部分，共 3 部分）
| 木板 参考（J7） |
原理图 信号 姓名 |
气旋 V E FPGA 引脚
数字 |
输入/输出 标准 |
描述 |
| 128 | HSMC_RX_D_N12 | AK17 | LVDS 或 2.5V | LVDS RX 位 12n 或 CMOS 位 59 |
| 131 | HSMC_TX_D_P13 | AG17 | LVDS 或 2.5V | LVDS TX 位 13 或 CMOS 位 60 |
| 132 | HSMC_RX_D_P13 | AF16 | LVDS 或 2.5V | LVDS RX 位 13 或 CMOS 位 61 |
| 133 | HSMC_TX_D_N13 | AH17 | LVDS 或 2.5V | LVDS TX 位 13n 或 CMOS 位 62 |
| 134 | HSMC_RX_D_N13 | AG16 | LVDS 或 2.5V | LVDS RX 位 13n 或 CMOS 位 63 |
| 137 | HSMC_TX_D_P14 | AJ15 | LVDS 或 2.5V | LVDS TX 位 14 或 CMOS 位 64 |
| 138 | HSMC_RX_D_P14 | AE16 | LVDS 或 2.5V | LVDS RX 位 14 或 CMOS 位 65 |
| 139 | HSMC_TX_D_N14 | AK15 | LVDS 或 2.5V | LVDS TX 位 14n 或 CMOS 位 66 |
| 140 | HSMC_RX_D_N14 | AF15 | LVDS 或 2.5V | LVDS RX 位 14n 或 CMOS 位 67 |
| 143 | HSMC_TX_D_P15 | AH14 | LVDS 或 2.5V | LVDS TX 位 15 或 CMOS 位 68 |
| 144 | HSMC_RX_D_P15 | AD17 | LVDS 或 2.5V | LVDS RX 位 15 或 CMOS 位 69 |
| 145 | HSMC_TX_D_N15 | AH15 | LVDS 或 2.5V | LVDS TX 位 15n 或 CMOS 位 70 |
| 146 | HSMC_RX_D_N15 | AE17 | LVDS 或 2.5V | LVDS RX 位 15n 或 CMOS 位 71 |
| 149 | HSMC_TX_D_P16 | AE15 | LVDS 或 2.5V | LVDS TX 位 16 或 CMOS 位 72 |
| 150 | HSMC_RX_D_P16 | AD18 | LVDS 或 2.5V | LVDS RX 位 16 或 CMOS 位 73 |
| 151 | HSMC_TX_D_N16 | AF14 | LVDS 或 2.5V | LVDS TX 位 16n 或 CMOS 位 74 |
| 152 | HSMC_RX_D_N16 | AE18 | LVDS 或 2.5V | LVDS RX 位 16n 或 CMOS 位 75 |
| 155 | HSMC_CLK_OUT_P2 | AG23 | LVDS 或 2.5V | LVDS 或 CMOS 时钟输出 2 或 CMOS 位 76 |
| 156 | HSMC_CLK_IN_P2 | Y15 | LVDS 或 2.5V | LVDS 或 CMOS 时钟输入 2 或 CMOS 位 77 |
| 157 | HSMC_CLK_OUT_N2 | AH22 | LVDS 或 2.5V | LVDS 或 CMOS 时钟输出 2 或 CMOS 位 78 |
| 158 | HSMC_CLK_IN_N2 | AA15 | LVDS 或 2.5V | LVDS 或 CMOS 时钟输入 2 或 CMOS 位 79 |
| 160 | HSMC_PRSNTn | AK5 | 2.5V CMOS | HSMC 端口存在检测 |
RS-232 串行 UART
母角 DSUB 9 针连接器以及支持的 RS-232 收发器为在该板上实现标准 RS-232 串行 UART 通道提供支持。该连接器具有与数据终端设备相同的引脚排列，并且仅需要一根标准电缆（PC 接口不需要零调制解调器）。专用电平转换缓冲器用于在 LVTTL 和 RS-232 电平之间进行转换。板参考号 D23 和 D24 是串行 UART LED，亮起表示 RX 和 TX 活动。
表 2-24 列出了 RS-232 串行 UART 引脚分配、信号名称和功能。
信号名称和类型与 Cyclone VE FPGA 的 I/O 设置和方向相关。
表 2-22。 RS-232 串行 UART 原理图信号名称和功能
| 木板 参考 (U20) | 原理图 信号 姓名 | Cyclone VE FPGA 密码 | 输入/输出 标准 | 描述 |
| 14 | 串口_TXD | AB9 | 3.3-V | 传输数据 |
| 15 | 串口RTS | AH6 | 3.3-V | 要求发送 |
表 2-22。 RS-232 串行 UART 原理图信号名称和功能
| 木板 参考 (U20) | 原理图 信号 姓名 | Cyclone VE FPGA 密码 | 输入/输出 标准 | 描述 |
| 16 | 串口_RXD | AG6 | 3.3-V | 接收数据 |
| 13 | 串口_CTS | AF8 | 3.3-V | 清除发送 |
USB转串口
该开发板使用 Silicon Labs CP2104 USB 转 UART 桥接器通过 USB 连接器支持 UART 接口。为了促进主机与 CP2104 的通信，您需要使用 USB 转 UART 桥虚拟 COM 端口 (VCP) 驱动程序。
VCP 驱动程序可从以下位置获取： www.silabs.com/products/mcu/Pages/USBtoUARTBridgeVCPDrivers.aspx
表 2-23 列出了 USB-UART 引脚分配、信号名称和功能。信号名称和类型与 Cyclone VE FPGA 的 I/O 设置和方向相关
表 2-23。 USB-UART 原理图信号名称和功能
| 木板 参考 (U20) | 原理图 信号 姓名 | Cyclone VE FPGA 密码 | 输入/输出 标准 | 描述 |
| 1 | USB_UART_RI | AD12 | 2.5-V | 环形指示灯控制输入（低电平有效） |
| 24 | USB_UART_DCD | AD13 | 2.5-V | 数据载体检测控制输入（低电平有效） |
| 22 | USB_UART_DSR | V12 | 2.5-V | 数据设置就绪控制输入（低电平有效） |
| 21 | USB_UART_RXD | AF10 | 2.5-V | 异步数据输入（UART接收） |
| 19 | USB_UART_RTS | AE12 | 2.5-V | 准备发送控制输出（低电平有效） |
| 12 | USB_UART_GPIO2 | AE13 | 2.5-V | 用户可配置的输入或输出。 |
| 23 | USB_UART_DTR | AE10 | 2.5-V | 数据终端就绪控制输出（低电平有效） |
| 20 | USB_UART_TXD | W12 | 2.5-V | 异步数据输出（UART发送） |
| 18 | USB_UART_CTS | AJ1 | 2.5-V | 清除发送控制输入（低电平有效） |
| 15 | USB_UART_SUSPENDn | — | 2.5-V | 当 CP2104 处于 USB 挂起状态时，该引脚为逻辑低电平。 |
| 17 | USB_UART_SUSPEND | — | 2.5-V | 当 CP2104 处于 USB 挂起状态时，该引脚为逻辑高电平。 |
| 9 | USB_UART_RSTn | — | 2.5-V | 设备重置 |
记忆
本节介绍开发板的存储器接口支持及其信号名称、类型和与 Cyclone V E FPGA 相关的连接。开发板有以下内存接口：
- DDR3 内存
- LPDDR2 内存
- 电可擦除只读存储器
- 同步静态存储器
- 同步闪光
有关内存接口的更多信息，请参阅以下文档：
- 外部存储器接口手册中的时序分析部分。
- 外部存储器接口手册中的 DDR、DDR2 和 DDR3 SDRAM 设计教程部分。
DDR3 内存
- 该开发板支持两个 16Mx16x8 和两个 16Mx8x8 DDR3 SDRAM 接口，可实现超高速顺序内存访问。
- 32 位数据总线由两个使用软存储控制器 (SMC) 接口的 x16 设备组成。借助 SMC，该内存接口以 300 MHz 的目标频率运行，最大理论带宽超过 9.6 Gbps。该 DDR3 设备的最大频率为 800 MHz，CAS 延迟为 11。
- 表 2-24 列出了 DDR3 引脚分配、信号名称和功能。信号名称和类型与 Cyclone VE FPGA 的 I/O 设置和方向相关。
表 2-24。 DDR3 器件引脚分配、原理图信号名称和功能（第 1 部分，共 4 部分）
| 木板 参考 | 原理图 信号 姓名 | Cyclone VE FPGA 密码 | 输入/输出 标准 | 描述 |
| DDR3 x16 （U8） | ||||
| N3 | DDR3_A0 | A16 | 1.5V SSTL I 类 | 地址总线 |
| P7 | DDR3_A1 | G23 | 1.5V SSTL I 类 | 地址总线 |
| P3 | DDR3_A2 | E21 | 1.5V SSTL I 类 | 地址总线 |
| N2 | DDR3_A3 | E22 | 1.5V SSTL I 类 | 地址总线 |
| P8 | DDR3_A4 | A20 | 1.5V SSTL I 类 | 地址总线 |
| P2 | DDR3_A5 | A26 | 1.5V SSTL I 类 | 地址总线 |
| R8 | DDR3_A6 | A15 | 1.5V SSTL I 类 | 地址总线 |
| R2 | DDR3_A7 | B26 | 1.5V SSTL I 类 | 地址总线 |
| T8 | DDR3_A8 | H17 | 1.5V SSTL I 类 | 地址总线 |
| R3 | DDR3_A9 | D14 | 1.5V SSTL I 类 | 地址总线 |
| L7 | DDR3_A10 | E23 | 1.5V SSTL I 类 | 地址总线 |
表 2-24。 DDR3 器件引脚分配、原理图信号名称和功能（第 2 部分，共 4 部分）
| 木板 参考 | 原理图 信号 姓名 | Cyclone VE FPGA 密码 | 输入/输出 标准 | 描述 |
| R7 | DDR3_A11 | E20 | 1.5V SSTL I 类 | 地址总线 |
| N7 | DDR3_A12 | C25 | 1.5V SSTL I 类 | 地址总线 |
| T3 | DDR3_A13 | B13 | 1.5V SSTL I 类 | 地址总线 |
| M2 | DDR3_BA0 | J18 | 1.5V SSTL I 类 | 银行地址总线 |
| N8 | DDR3_BA1 | F20 | 1.5V SSTL I 类 | 银行地址总线 |
| M3 | DDR3_BA2 | D19 | 1.5V SSTL I 类 | 银行地址总线 |
| K3 | DDR3_CASN | L20 | 1.5V SSTL I 类 | 行地址选择 |
| K9 | DDR3_CKE | C11 | 1.5V SSTL I 类 | 列地址选择 |
| J7 | DDR3_CLK_P | J20 | 差分 1.5V SSTL I 类 | 差分输出时钟 |
| K7 | DDR3_CLK_N | H20 | 差分 1.5V SSTL I 类 | 差分输出时钟 |
| L2 | DDR3_CSN | G17 | 1.5V SSTL I 类 | 片选 |
| E7 | DDR3_DM0 | D23 | 1.5V SSTL I 类 | 写掩码字节通道 |
| D3 | DDR3_DM1 | D18 | 1.5V SSTL I 类 | 写掩码字节通道 |
| E3 | DDR3_DQ0 | A25 | 1.5V SSTL I 类 | 数据总线字节通道0 |
| H8 | DDR3_DQ1 | D22 | 1.5V SSTL I 类 | 数据总线字节通道0 |
| F7 | DDR3_DQ2 | C21 | 1.5V SSTL I 类 | 数据总线字节通道0 |
| H7 | DDR3_DQ3 | C19 | 1.5V SSTL I 类 | 数据总线字节通道0 |
| F2 | DDR3_DQ4 | C20 | 1.5V SSTL I 类 | 数据总线字节通道0 |
| G2 | DDR3_DQ5 | C22 | 1.5V SSTL I 类 | 数据总线字节通道0 |
| F8 | DDR3_DQ6 | D25 | 1.5V SSTL I 类 | 数据总线字节通道0 |
| H3 | DDR3_DQ7 | D20 | 1.5V SSTL I 类 | 数据总线字节通道0 |
| A7 | DDR3_DQ8 | B24 | 1.5V SSTL I 类 | 数据总线字节通道1 |
| C3 | DDR3_DQ9 | A21 | 1.5V SSTL I 类 | 数据总线字节通道1 |
| A3 | DDR3_DQ10 | B21 | 1.5V SSTL I 类 | 数据总线字节通道1 |
| D7 | DDR3_DQ11 | F19 | 1.5V SSTL I 类 | 数据总线字节通道1 |
| A2 | DDR3_DQ12 | C24 | 1.5V SSTL I 类 | 数据总线字节通道1 |
| C2 | DDR3_DQ13 | B23 | 1.5V SSTL I 类 | 数据总线字节通道1 |
| B8 | DDR3_DQ14 | E18 | 1.5V SSTL I 类 | 数据总线字节通道1 |
| C8 | DDR3_DQ15 | A23 | 1.5V SSTL I 类 | 数据总线字节通道1 |
| F3 | DDR3_DQS_P0 | K20 | 差分 1.5V SSTL I 类 | 数据选通 P 字节通道 0 |
| G3 | DDR3_DQS_N0 | J19 | 差分 1.5V SSTL I 类 | 数据选通 N 字节通道 0 |
| C7 | DDR3_DQS_P1 | L18 | 差分 1.5V SSTL I 类 | 数据选通 P 字节通道 1 |
| B7 | DDR3_DQS_N1 | K18 | 差分 1.5V SSTL I 类 | 数据选通 N 字节通道 1 |
| K1 | DDR3_ODT | H19 | 1.5V SSTL I 类 | 片上终止启用 |
表 2-24。 DDR3 器件引脚分配、原理图信号名称和功能（第 3 部分，共 4 部分）
| 木板 参考 | 原理图 信号 姓名 | Cyclone VE FPGA 密码 | 输入/输出 标准 | 描述 |
| J3 | DDR3_RASN | A24 | 1.5V SSTL I 类 | 行地址选择 |
| T2 | DDR3_RESETN | L19 | 1.5V SSTL I 类 | 重置 |
| L3 | DDR3_WEN | B22 | 1.5V SSTL I 类 | 写使能 |
| L8 | DDR3_ZQ01 | — | 1.5V SSTL I 类 | ZQ阻抗校准 |
| DDR3 x16 （U7） | ||||
| N3 | DDR3_A0 | A16 | 1.5V SSTL I 类 | 地址总线 |
| P7 | DDR3_A1 | G23 | 1.5V SSTL I 类 | 地址总线 |
| P3 | DDR3_A2 | E21 | 1.5V SSTL I 类 | 地址总线 |
| N2 | DDR3_A3 | E22 | 1.5V SSTL I 类 | 地址总线 |
| P8 | DDR3_A4 | A20 | 1.5V SSTL I 类 | 地址总线 |
| P2 | DDR3_A5 | A26 | 1.5V SSTL I 类 | 地址总线 |
| R8 | DDR3_A6 | A15 | 1.5V SSTL I 类 | 地址总线 |
| R2 | DDR3_A7 | B26 | 1.5V SSTL I 类 | 地址总线 |
| T8 | DDR3_A8 | H17 | 1.5V SSTL I 类 | 地址总线 |
| R3 | DDR3_A9 | D14 | 1.5V SSTL I 类 | 地址总线 |
| L7 | DDR3_A10 | E23 | 1.5V SSTL I 类 | 地址总线 |
| R7 | DDR3_A11 | E20 | 1.5V SSTL I 类 | 地址总线 |
| N7 | DDR3_A12 | C25 | 1.5V SSTL I 类 | 地址总线 |
| T3 | DDR3_A13 | B13 | 1.5V SSTL I 类 | 地址总线 |
| M2 | DDR3_BA0 | J18 | 1.5V SSTL I 类 | 银行地址总线 |
| N8 | DDR3_BA1 | F20 | 1.5V SSTL I 类 | 银行地址总线 |
| M3 | DDR3_BA2 | D19 | 1.5V SSTL I 类 | 银行地址总线 |
| K3 | DDR3_CASN | L20 | 1.5V SSTL I 类 | 行地址选择 |
| K9 | DDR3_CKE | AK18 | 1.5V SSTL I 类 | 列地址选择 |
| K7 | DDR3_CLK_P | J20 | 1.5V SSTL I 类 | 差分输出时钟 |
| J7 | DDR3_CLK_N | H20 | 1.5V SSTL I 类 | 差分输出时钟 |
| L2 | DDR3_CSN | G17 | 1.5V SSTL I 类 | 片选 |
| E7 | DDR3_DM2 | A19 | 1.5V SSTL I 类 | 写掩码字节通道 |
| D3 | DDR3_DM3 | B14 | 1.5V SSTL I 类 | 写掩码字节通道 |
| F2 | DDR3_DQ16 | G18 | 1.5V SSTL I 类 | 数据总线字节通道2 |
| F8 | DDR3_DQ17 | B18 | 1.5V SSTL I 类 | 数据总线字节通道2 |
| E3 | DDR3_DQ18 | A18 | 1.5V SSTL I 类 | 数据总线字节通道2 |
| F7 | DDR3_DQ19 | F18 | 1.5V SSTL I 类 | 数据总线字节通道2 |
| H3 | DDR3_DQ20 | C14 | 1.5V SSTL I 类 | 数据总线字节通道2 |
| G2 | DDR3_DQ21 | C17 | 1.5V SSTL I 类 | 数据总线字节通道2 |
| H7 | DDR3_DQ22 | B17 | 1.5V SSTL I 类 | 数据总线字节通道2 |
| H8 | DDR3_DQ23 | B19 | 1.5V SSTL I 类 | 数据总线字节通道2 |
| A2 | DDR3_DQ24 | C15 | 1.5V SSTL I 类 | 数据总线字节通道3 |
表 2-24。 DDR3 器件引脚分配、原理图信号名称和功能（第 4 部分，共 4 部分）
| 木板 参考 | 原理图 信号 姓名 | Cyclone VE FPGA 密码 | 输入/输出 标准 | 描述 |
| C2 | DDR3_DQ25 | D17 | 1.5V SSTL I 类 | 数据总线字节通道3 |
| D7 | DDR3_DQ26 | C12 | 1.5V SSTL I 类 | 数据总线字节通道3 |
| A7 | DDR3_DQ27 | E17 | 1.5V SSTL I 类 | 数据总线字节通道3 |
| A3 | DDR3_DQ28 | C16 | 1.5V SSTL I 类 | 数据总线字节通道3 |
| C3 | DDR3_DQ29 | A14 | 1.5V SSTL I 类 | 数据总线字节通道3 |
| B8 | DDR3_DQ30 | D12 | 1.5V SSTL I 类 | 数据总线字节通道3 |
| C8 | DDR3_DQ31 | A13 | 1.5V SSTL I 类 | 数据总线字节通道3 |
| F3 | DDR3_DQS_P2 | K16 | 差分 1.5V SSTL I 类 | 数据选通 P 字节通道 2 |
| G3 | DDR3_DQS_N2 | L16 | 差分 1.5V SSTL I 类 | 数据选通 N 字节通道 2 |
| C7 | DDR3_DQS_P3 | K17 | 差分 1.5V SSTL I 类 | 数据选通 P 字节通道 3 |
| B7 | DDR3_DQS_N3 | J17 | 差分 1.5V SSTL I 类 | 数据选通 N 字节通道 3 |
| K1 | DDR3_ODT | H19 | 1.5V SSTL I 类 | 片上终止启用 |
| J3 | DDR3_RASN | A24 | 1.5V SSTL I 类 | 行地址选择 |
| T2 | DDR3_RESETN | L19 | 1.5V SSTL I 类 | 重置 |
| L3 | DDR3_WEN | B22 | 1.5V SSTL I 类 | 写使能 |
| L8 | DDR3_ZQ2 | — | 1.5V SSTL I 类 | ZQ阻抗校准 |
LPDDR2 内存
LPDDR2 是一款移动低功耗 DDR2 SDRAM 器件，工作电压为 1.2 V。该接口连接到 FPGA 器件顶部边缘的水平 I/O 组。
设备速度为 300 MHz。尽管板上的 LPDDR16 SDRAM 是 x2 设备，但仅使用 x32 配置。
表 2-25 列出了 LPDDR2 SDRAM 引脚分配、信号名称和功能。
信号名称和类型与 Cyclone VE FPGA 的 I/O 设置和方向相关。
表 2-25。 LPDDR2 SDRAM 原理图信号名称和功能
| 木板 参考 (U9) | 原理图 信号 姓名 | 旋风VE FPGA 引脚号 | 输入/输出 标准 | 描述 |
| AC6 | LPDDR2_CA0 | Y30 | 1.2V HSUL | 地址总线 |
| AB6 | LPDDR2_CA1 | T30 | 1.2V HSUL | 地址总线 |
| AC7 | LPDDR2_CA2 | W29 | 1.2V HSUL | 地址总线 |
| AB8 | LPDDR2_CA3 | AB29 | 1.2V HSUL | 地址总线 |
| AB9 | LPDDR2_CA4 | W30 | 1.2V HSUL | 地址总线 |
| W1 | LPDDR2_CA5 | U29 | 1.2V HSUL | 地址总线 |
| V2 | LPDDR2_CA6 | AC30 | 1.2V HSUL | 地址总线 |
| U1 | LPDDR2_CA7 | R30 | 1.2V HSUL | 地址总线 |
表 2-25。 LPDDR2 SDRAM 原理图信号名称和功能
| 木板 参考 (U9) | 原理图 信号 姓名 | 旋风VE FPGA 引脚号 | 输入/输出 标准 | 描述 |
| T2 | LPDDR2_CA8 | T28 | 1.2V HSUL | 地址总线 |
| T1 | LPDDR2_CA9 | T25 | 1.2V HSUL | 地址总线 |
| Y2 | LPDDR2_CK | V21 | 差分 1.2V HSUL | 差分输出时钟P |
| Y1 | LPDDR2_CKN | V22 | 差分 1.2V HSUL | 差分输出时钟N |
| AC3 | LPDDR2_CKE | T29 | 1.2V HSUL | 时钟使能 |
| AB3 | LPDDR2_CSN | R26 | 1.2V HSUL | 片选 |
| N23 | LPDDR2_DM0 | AG29 | 1.2V HSUL | 数据掩码 |
| L23 | LPDDR2_DM1 | AB27 | 1.2V HSUL | 数据掩码 |
| AB20 | LPDDR2_DM2 | — | 1.2V HSUL | 数据掩码 |
| B20 | LPDDR2_DM3 | — | 1.2V HSUL | 数据掩码 |
| AA23 | LPDDR2_DQ0 | AG28 | 1.2V HSUL | 数据总线字节通道0 |
| Y22 | LPDDR2_DQ1 | AH30 | 1.2V HSUL | 数据总线字节通道0 |
| W22 | LPDDR2_DQ2 | AA28 | 1.2V HSUL | 数据总线字节通道0 |
| W23 | LPDDR2_DQ3 | AH29 | 1.2V HSUL | 数据总线字节通道0 |
| V23 | LPDDR2_DQ4 | Y28 | 1.2V HSUL | 数据总线字节通道0 |
| U22 | LPDDR2_DQ5 | AE30 | 1.2V HSUL | 数据总线字节通道0 |
| T22 | LPDDR2_DQ6 | AJ28 | 1.2V HSUL | 数据总线字节通道0 |
| T23 | LPDDR2_DQ7 | AD30 | 1.2V HSUL | 数据总线字节通道0 |
| H22 | LPDDR2_DQ8 | AC29 | 1.2V HSUL | 数据总线字节通道1 |
| H23 | LPDDR2_DQ9 | AF30 | 1.2V HSUL | 数据总线字节通道1 |
| G23 | LPDDR2_DQ10 | AA30 | 1.2V HSUL | 数据总线字节通道1 |
| F22 | LPDDR2_DQ11 | AE28 | 1.2V HSUL | 数据总线字节通道1 |
| E22 | LPDDR2_DQ12 | AF29 | 1.2V HSUL | 数据总线字节通道1 |
| E23 | LPDDR2_DQ13 | AD28 | 1.2V HSUL | 数据总线字节通道1 |
| D23 | LPDDR2_DQ14 | V27 | 1.2V HSUL | 数据总线字节通道1 |
| C22 | LPDDR2_DQ15 | W28 | 1.2V HSUL | 数据总线字节通道1 |
| AB12 | LPDDR2_DQ16 | — | 1.2V HSUL | 数据总线字节通道2 |
| AC13 | LPDDR2_DQ17 | — | 1.2V HSUL | 数据总线字节通道2 |
| AB14 | LPDDR2_DQ18 | — | 1.2V HSUL | 数据总线字节通道2 |
| AC14 | LPDDR2_DQ19 | — | 1.2V HSUL | 数据总线字节通道2 |
| AB15 | LPDDR2_DQ20 | — | 1.2V HSUL | 数据总线字节通道2 |
| AC16 | LPDDR2_DQ21 | — | 1.2V HSUL | 数据总线字节通道2 |
| AB17 | LPDDR2_DQ22 | — | 1.2V HSUL | 数据总线字节通道2 |
| AC17 | LPDDR2_DQ23 | — | 1.2V HSUL | 数据总线字节通道2 |
| B17 | LPDDR2_DQ24 | — | 1.2V HSUL | 数据总线字节通道3 |
| A17 | LPDDR2_DQ25 | — | 1.2V HSUL | 数据总线字节通道3 |
| A16 | LPDDR2_DQ26 | — | 1.2V HSUL | 数据总线字节通道3 |
| B15 | LPDDR2_DQ27 | — | 1.2V HSUL | 数据总线字节通道3 |
| B14 | LPDDR2_DQ28 | — | 1.2V HSUL | 数据总线字节通道3 |
表 2-25。 LPDDR2 SDRAM 原理图信号名称和功能
| 木板 参考 (U9) | 原理图 信号 姓名 | 旋风VE FPGA 引脚号 | 输入/输出 标准 | 描述 |
| A14 | LPDDR2_DQ29 | — | 1.2V HSUL | 数据总线字节通道3 |
| A13 | LPDDR2_DQ30 | — | 1.2V HSUL | 数据总线字节通道3 |
| B12 | LPDDR2_DQ31 | — | 1.2V HSUL | 数据总线字节通道3 |
| R23 | LPDDR2_DQS0 | V26 | 差分 1.2V HSUL | 数据选通 P 字节通道 0 |
| P22 | LPDDR2_DQSN0 | U26 | 差分 1.2V HSUL | 数据选通 N 字节通道 0 |
| J22 | LPDDR2_DQS1 | U27 | 差分 1.2V HSUL | 数据选通 P 字节通道 1 |
| K23 | LPDDR2_DQSN1 | U28 | 差分 1.2V HSUL | 数据选通 N 字节通道 1 |
| AB18 | LPDDR2_DQS2 | — | 差分 1.2V HSUL | 数据选通 P 字节通道 2 |
| AC19 | LPDDR2_DQSN2 | — | 差分 1.2V HSUL | 数据选通 N 字节通道 2 |
| B18 | LPDDR2_DQS3 | — | 差分 1.2V HSUL | 数据选通 P 字节通道 3 |
| A19 | LPDDR2_DQSN4 | — | 差分 1.2V HSUL | 数据选通 N 字节通道 3 |
| P1 | LPDDR2_ZQ | — | 1.2-V | ZQ阻抗校准 |
电可擦除只读存储器
该板包含一个 64-Kb EEPROM 器件。该器件具有 2 线串行接口总线 I2C。
表 2-26 列出了 EEPROM 引脚分配、信号名称和功能。信号名称和类型与 Cyclone VE FPGA 的 I/O 设置和方向相关。
表 2-26。 EEPROM 原理图信号名称和功能
| 木板 参考 (U12) | 原理图 信号 姓名 | Cyclone VE FPGA 密码 | 输入/输出 标准 | 描述 |
| 1 | EEPROM_A0 | — | 3.3-V | 芯片地址 |
| 2 | EEPROM_A1 | — | 3.3-V | 芯片地址 |
| 3 | EEPROM_A2 | — | 3.3-V | 芯片地址 |
| 5 | EEPROM_SDA | AH7 | 3.3-V | 串行地址或数据 |
| 6 | EEPROM_SCL | AG7 | 3.3-V | 串行时钟 |
| 7 | EEPROM_WP | — | 3.3-V | 写保护输入 |
同步静态存储器
该开发板支持 18 Mb 标准同步 SRAM，用于存储指令和数据，并具有低延迟随机访问功能。该器件具有 1024K x 18 位接口。该器件是连接到闪存、SRAM 和 MAX V CPLD 5M2210 系统控制器的共享 FSM 总线的一部分。设备速度为 250 MHz 单数据速率。此设备没有最低速度。对于连续突发，该接口的理论带宽为 4 Gbps。任何地址的读取延迟为两个时钟，而写入延迟为一个时钟。
表 2-27 列出了 SSRAM 引脚分配、信号名称和功能。
表 2-27。 SSRAM 引脚分配、原理图信号名称和功能（第 1 部分，共 2 部分）
| 木板 参考 (U11) | 原理图 信号 姓名 | Cyclone VE FPGA 密码 | 输入/输出 标准 | 描述 |
| 86 | SRAM_OEN | E7 | 2.5-V | 输出使能 |
| 87 | SRAM_WEN | D6 | 2.5-V | 写使能 |
| 37 | 有限状态机_A1 | B11 | 2.5-V | 地址总线 |
| 36 | 有限状态机_A2 | A11 | 2.5-V | 地址总线 |
| 44 | 有限状态机_A3 | D9 | 2.5-V | 地址总线 |
| 42 | 有限状态机_A4 | C10 | 2.5-V | 地址总线 |
| 34 | 有限状态机_A5 | A10 | 2.5-V | 地址总线 |
| 47 | 有限状态机_A6 | A9 | 2.5-V | 地址总线 |
| 43 | 有限状态机_A7 | C9 | 2.5-V | 地址总线 |
| 46 | 有限状态机_A8 | B8 | 2.5-V | 地址总线 |
| 45 | 有限状态机_A9 | B7 | 2.5-V | 地址总线 |
| 35 | 有限状态机_A10 | A8 | 2.5-V | 地址总线 |
| 32 | 有限状态机_A11 | B6 | 2.5-V | 地址总线 |
| 33 | 有限状态机_A12 | A6 | 2.5-V | 地址总线 |
| 50 | 有限状态机_A13 | C7 | 2.5-V | 地址总线 |
| 48 | 有限状态机_A14 | C6 | 2.5-V | 地址总线 |
| 100 | 有限状态机_A15 | F13 | 2.5-V | 地址总线 |
| 99 | 有限状态机_A16 | E13 | 2.5-V | 地址总线 |
| 82 | 有限状态机_A17 | A5 | 2.5-V | 地址总线 |
| 80 | 有限状态机_A18 | A4 | 2.5-V | 地址总线 |
| 49 | 有限状态机_A19 | J7 | 2.5-V | 地址总线 |
| 81 | 有限状态机_A20 | H7 | 2.5-V | 地址总线 |
| 39 | 有限状态机_A21 | J9 | 2.5-V | 地址总线 |
| 58 | 有限状态机_D0 | F16 | 2.5-V | 数据总线 |
| 59 | 有限状态机_D1 | E16 | 2.5-V | 数据总线 |
| 62 | 有限状态机_D2 | M9 | 2.5-V | 数据总线 |
| 63 | 有限状态机_D3 | M8 | 2.5-V | 数据总线 |
| 68 | 有限状态机_D4 | F15 | 2.5-V | 数据总线 |
| 69 | 有限状态机_D5 | E15 | 2.5-V | 数据总线 |
表 2-27。 SSRAM 引脚分配、原理图信号名称和功能（第 2 部分，共 2 部分）
| 木板 参考 (U11) | 原理图 信号 姓名 | Cyclone VE FPGA 密码 | 输入/输出 标准 | 描述 |
| 72 | 有限状态机_D6 | E12 | 2.5-V | 数据总线 |
| 73 | 有限状态机_D7 | D13 | 2.5-V | 数据总线 |
| 23 | 有限状态机_D8 | J15 | 2.5-V | 数据总线 |
| 22 | 有限状态机_D9 | H15 | 2.5-V | 数据总线 |
| 19 | 有限状态机_D10 | E11 | 2.5-V | 数据总线 |
| 18 | 有限状态机_D11 | D10 | 2.5-V | 数据总线 |
| 12 | 有限状态机_D12 | L10 | 2.5-V | 数据总线 |
| 13 | 有限状态机_D13 | L9 | 2.5-V | 数据总线 |
| 8 | 有限状态机_D14 | G14 | 2.5-V | 数据总线 |
| 9 | 有限状态机_D15 | F14 | 2.5-V | 数据总线 |
| 85 | SRAM_ADSCN | E6 | 2.5-V | 地址状态控制器 |
| 84 | SRAM_ADSPN | J10 | 2.5-V | 地址状态处理器 |
| 83 | SRAM_ADVN | G6 | 2.5-V | 地址有效 |
| 93 | SRAM_BWAN | A3 | 2.5-V | 字节写选择 |
| 94 | SRAM_BWBN | A2 | 2.5-V | 字节写选择 |
| 97 | 静态随机存储器_CE2 | — | 2.5-V | 芯片使能2 |
| 92 | SRAM_CE3N | — | 2.5-V | 芯片使能3 |
| 98 | SRAM_CEN | D7 | 2.5-V | 芯片使能1 |
| 89 | 静态随机存储器时钟 | K10 | 2.5-V | 钟 |
| 88 | SRAM_GWN | — | 2.5-V | 全局写使能 |
| 31 | 静态存储器模式 | — | 2.5-V | 突发序列选择 |
| 64 | 静态随机存储器_ZZ | — | 2.5-V | 电源休眠模式 |
闪光
该开发板支持 512 Mb CFI 兼容同步闪存器件，用于 FPGA 配置数据、板信息、测试应用数据和用户代码空间的非易失性存储。该器件是连接到闪存、SSRAM 和 MAX V CPLD 5M2210 系统控制器的共享 FSM 总线的一部分。该 16 位数据存储器接口可以维持高达 52 MHz 的突发读取操作，每个设备的吞吐量为 832 Mbps。单字缓冲区的写入性能为 270 μs，而 800 K 阵列块的擦除时间为 128 ms。表 2-28 列出了闪存引脚分配、信号名称和功能。信号名称和类型与 Cyclone VE FPGA 的 I/O 设置和方向相关。
表 2-28。闪存引脚分配、原理图信号名称和功能（第 1 部分，共 3 部分）
| 木板 参考 (U10) | 原理图 信号 姓名 | Cyclone VE FPGA 密码 | 输入/输出 标准 | 描述 |
| F6 | FLASH_ADVN | H12 | 2.5-V | 地址有效 |
| B4 | FLASH_CEN | H14 | 2.5-V | 芯片使能 |
表 2-28。闪存引脚分配、原理图信号名称和功能（第 2 部分，共 3 部分）
| 木板 参考 (U10) | 原理图 信号 姓名 | Cyclone VE FPGA 密码 | 输入/输出 标准 | 描述 |
| E6 | FLASH_CLK | N12 | 2.5-V | 钟 |
| F8 | FLASH_OEN | L11 | 2.5-V | 输出使能 |
| F7 | FLASH_RDYBSYN | J12 | 2.5-V | 准备好 |
| D4 | FLASH_RESETN | K11 | 2.5-V | 重置 |
| G8 | FLASH_WEN | P12 | 2.5-V | 写使能 |
| C6 | 闪存_WPN | — | 2.5-V | 写保护 |
| A1 | 有限状态机_A1 | B11 | 2.5-V | 地址总线 |
| B1 | 有限状态机_A2 | A11 | 2.5-V | 地址总线 |
| C1 | 有限状态机_A3 | D9 | 2.5-V | 地址总线 |
| D1 | 有限状态机_A4 | C10 | 2.5-V | 地址总线 |
| D2 | 有限状态机_A5 | A10 | 2.5-V | 地址总线 |
| A2 | 有限状态机_A6 | A9 | 2.5-V | 地址总线 |
| C2 | 有限状态机_A7 | C9 | 2.5-V | 地址总线 |
| A3 | 有限状态机_A8 | B8 | 2.5-V | 地址总线 |
| B3 | 有限状态机_A9 | B7 | 2.5-V | 地址总线 |
| C3 | 有限状态机_A10 | A8 | 2.5-V | 地址总线 |
| D3 | 有限状态机_A11 | B6 | 2.5-V | 地址总线 |
| C4 | 有限状态机_A12 | A6 | 2.5-V | 地址总线 |
| A5 | 有限状态机_A13 | C7 | 2.5-V | 地址总线 |
| B5 | 有限状态机_A14 | C6 | 2.5-V | 地址总线 |
| C5 | 有限状态机_A15 | F13 | 2.5-V | 地址总线 |
| D7 | 有限状态机_A16 | E13 | 2.5-V | 地址总线 |
| D8 | 有限状态机_A17 | A5 | 2.5-V | 地址总线 |
| A7 | 有限状态机_A18 | A4 | 2.5-V | 地址总线 |
| B7 | 有限状态机_A19 | J7 | 2.5-V | 地址总线 |
| C7 | 有限状态机_A20 | H7 | 2.5-V | 地址总线 |
| C8 | 有限状态机_A21 | J9 | 2.5-V | 地址总线 |
| A8 | 有限状态机_A22 | H9 | 2.5-V | 地址总线 |
| G1 | 有限状态机_A23 | G9 | 2.5-V | 地址总线 |
| H8 | 有限状态机_A24 | F8 | 2.5-V | 地址总线 |
| B6 | 有限状态机_A25 | E8 | 2.5-V | 地址总线 |
| B8 | 有限状态机_A26 | D8 | 2.5-V | 地址总线 |
| F2 | 有限状态机_D0 | F16 | 2.5-V | 数据总线 |
| E2 | 有限状态机_D1 | E16 | 2.5-V | 数据总线 |
| G3 | 有限状态机_D2 | M9 | 2.5-V | 数据总线 |
| E4 | 有限状态机_D3 | M8 | 2.5-V | 数据总线 |
| E5 | 有限状态机_D4 | F15 | 2.5-V | 数据总线 |
| G5 | 有限状态机_D5 | E15 | 2.5-V | 数据总线 |
| G6 | 有限状态机_D6 | E12 | 2.5-V | 数据总线 |
表 2-28。闪存引脚分配、原理图信号名称和功能（第 3 部分，共 3 部分）
| 木板 参考 (U10) | 原理图 信号 姓名 | Cyclone VE FPGA 密码 | 输入/输出 标准 | 描述 |
| H7 | 有限状态机_D7 | D13 | 2.5-V | 数据总线 |
| E1 | 有限状态机_D8 | J15 | 2.5-V | 数据总线 |
| E3 | 有限状态机_D9 | H15 | 2.5-V | 数据总线 |
| F3 | 有限状态机_D10 | E11 | 2.5-V | 数据总线 |
| F4 | 有限状态机_D11 | D10 | 2.5-V | 数据总线 |
| F5 | 有限状态机_D12 | L10 | 2.5-V | 数据总线 |
| H5 | 有限状态机_D13 | L9 | 2.5-V | 数据总线 |
| G7 | 有限状态机_D14 | G14 | 2.5-V | 数据总线 |
| E7 | 有限状态机_D15 | F14 | 2.5-V | 数据总线 |
电源
您可以通过笔记本电脑式直流电源输入为开发板供电。输入量tage 必须在 14 V 至 20 V 范围内、电流为 4.3 A、最大功率tag65 W 的直流电压tag然后，e 降压至电路板组件使用的各种电源轨，并安装到 HSMC 连接器中。板载多通道模数转换器 (ADC) 可测量多个特定板轨的电流。
配电系统
开发板上的配电系统如图 2-9 所示。调节器的低效和共享反映在所示的电流中，这些电流是保守的绝对最大水平。
图 2-9。配电系统
功率测量
有 24 个电源轨具有使用 5 位差分 ADC 器件的板载电流感应功能。精密检测电阻器将 ADC 器件和电源轨与主电源平面分开，以便 ADC 测量电流。 SPI 总线将这些 ADC 器件连接到 MAX V CPLD 2210MXNUMX 系统控制器。
图 2-10 显示了功率测量电路的框图。
图 2-10。功率测量电路
表 2-29 列出了目标导轨。原理图信号名称列指定正在测量的轨道的名称，而设备引脚列指定连接到轨道的设备。
表 2-29。功率测量轨
| 渠道 | 原理图 信号 姓名 | 卷tage （五） | 设备 别针 | 描述 |
| 1 | 电压控制电路 | 1.1 | 电压控制电路 | FPGA核心功率 |
| 2 | VCCAUX | 2.5 | VCC_辅助 | 辅助的 |
| 3 | VCCA_FPLL | 2.5 | VCCA_FPLL | PLL模拟电源 |
| VCCPD3B4A， | ||||
| VCCPD5A，
VCCPD5B、VCCPD6A、 |
I/O 预驱动器组 3B、4A、5A、5B、6A、7A 和 8A | |||
| 5 | VCCIO_VCCPD_2.5V | 2.5 | VCCPD7A8A | |
| VCCIO3B， | ||||
| VCCIO6A、VCCIO7A、 | VCC I/O 组 3B、6A、7A 和 8A | |||
| VCCIO8A | ||||
| 7 | VCCIO_1.2V | 1.2 | VCCIO5A、VCCIO5B、 | VCC I/O 组 5A 和 5B (LPDDR2) |
| 8 | VCCIO_1.5V | 1.5 | VCCIO_4A | VCC I/O 组 4A (DDR3) |
电路板组件参考
本章介绍 Cyclone V E FPGA 开发板组件、制造信息和板合规性声明。
电路板组件
表中列出了开发板上所有组件的组件参考和制造信息。
表 3-1。组件参考和制造信息
| 木板 参考 | 成分 | 制造商 | 制造业 零件编号 | 制造商 Web地点 |
| U1 | FPGA、Cyclone VE F896、149,500
LE，无铅 |
Altera公司 | 5CEFA7F31I7N | www.altera.com |
| U13 | MAX V CPLD 5M2210 系统
控制器 |
Altera公司 | 5M2210ZF256I5N | www.altera.com |
| U18 | 高速USB外设控制器 | 柏 | CY7C68013A | www.cypress.com |
| D1-D16、D18-D31、 | 绿色 LED | 卢美克斯公司 | SML-LXT0805GW-TR | www.lumex.com |
| D17 | 红色 LED | 卢美克斯公司 | SML-LXT0805IW-TR | www.lumex.com |
| D35 | 蓝色 LED | 卢美克斯公司 | SML-LX0805USBC-TR | www.lumex.com |
| SW1-SW4 | 四位 DIP 开关 | C&K 组件/ ITT 工业 | TDA04H0SB1 | www.ittcannon.com |
| S1-S8 | 按按钮 | 松下 | EVQPAC07K | www.panasonic.com |
| S5 | 滑动开关 | 电子开关 | EG2201A | www.e-switch.com |
| X1 | 可编程LVDS时钟默认125M | 关于 Silicon Labs | 570FAB000973DG | www.silabs.com |
| X3 | 100 MHz 晶体振荡器，±50 ppm，
CMOS，2.5V |
关于 Silicon Labs | 510GBA100M000BAGx | www.silabs.com |
| X2 | 50 MHz 晶体振荡器，±50 ppm，
CMOS，2.5V |
关于 Silicon Labs | 510GBA50M0000BAGx | www.silabs.com |
| J12 | 弯角 PCB WR-DSUB 9 针连接器 | Wurth Elektronik | 618009231121 | www.we-online.com |
| U21 | USB 转 UART 桥 | 关于 Silicon Labs | CP2104 | www.silabs.com |
| J14 | 2×7针液晶插座板 | Samtec公司 | TSM-107-07-GD | www.samtec.com |
| 2×16字符液晶屏，5×8点阵 | 卢美克斯公司 | LCM-S01602DSR/C | www.lumex.com | |
| U14，U15 | 以太网 PHY BASE-T 设备 | Marvell 半导体 | 88E1111-B2- CAA1C000 | www.marvell.com |
| J8，J9 | RJ-45 连接器，10/100/1000 Mbps | Wurth Elektronik | 7499111001A | www.we-online.com |
| J7 | HSMC，QSH-DP 系列高速插座的定制版本。 | Samtec公司 | ASP-122953-01 | www.samtec.com |
| U20 | RS-232 双收发器 | 凌力尔特公司 | LTC2803-1 | www. Linear.com |
表 3-1。组件参考和制造信息
| 木板 参考 | 成分 | 制造商 | 制造业 零件编号 | 制造商 Web地点 |
| U12 | 64-Kb EEPROM | 微芯片 | 24AA64 | www.microchip.com |
| J15，J16 | 2 x 8 调试头 | Samtec公司 | TSM-108-01-L-DV | www.samtec.com |
| U7，U8 | 16M × 16 × 8、256 MB DDR3 SDRAM | 美光 | MT41J128M16 | www.micron.com |
| U9 | 16M × 32 × 8、512 MB LPDDR2 SDRAM | 美光 | MT42L128M32 | www.micron.com |
| U11 | 1024K × 18 位 18 Mb 同步 SRAM | 集成硅解决方案公司 | IS61VPS102418A-250TQL | www.issi.com |
| U10 | 512 Mb 同步闪存 | 恒忆 | PC28F512P30BF | www.numonyx.com |
| U35 | 16 通道差分 24 位 ADC | 凌力尔特公司 | LTC2418CGN#PBF | www. Linear.com |
中国 RoHS 合规声明
表 3-2 列出了套件中包含的有害物质。
表 3-2。有害物质名称及浓度备注表(1)、(2)
|
部分 姓名 |
带领 （铅） | 镉 （镉） | 六价 铬 (六价铬+) | 汞 （汞） | 多溴化 联苯 （多溴联苯） | 多溴化 二苯醚 （多溴二苯醚） |
| Cyclone VE开发板 | X* | 0 | 0 | 0 | 0 | 0 |
| 15 V电源 | 0 | 0 | 0 | 0 | 0 | 0 |
| A-B 型 USB 电缆 | 0 | 0 | 0 | 0 | 0 | 0 |
| 用户指南 | 0 | 0 | 0 | 0 | 0 | 0 |
表 3-2 的注释：
- 0表示该部件所有均质材料中有害物质的浓度低于SJ/T11363-2006标准的相关阈值。
- X*表示零件中至少一种均质材料的有害物质浓度高于SJ/T11363-2006标准的相关阈值，但不受欧盟RoHS的豁免。
CE EMI 一致性注意事项
该开发套件的交付符合 2004/108/EC 指令规定的相关标准。由于可编程逻辑器件的性质，用户可能会修改套件，从而产生超出该设备规定限制的电磁干扰 (EMI)。由于修改交付材料而导致的任何 EMI 均由用户负责。
附加信息
本章提供有关本文档和 Altera 的附加信息。
董事会修订历史
下表列出了 Cyclone V E FPGA 开发板所有版本的版本。
| 发布 日期 | 版本 | 描述 |
| 2013 年 XNUMX 月 | 生产硅片 | ■ 新董事会修订。新器件部件号 — 5CEFA7F31I7N。
■ 主板通过了CE 合规性测试。 |
| 2012 年 XNUMX 月 | 工程硅 | 初始版本。 |
文档修订历史
下表列出了本文档的修订历史。
| 日期 | 版本 | 更改 |
| 2017 年 XNUMX 月 | 1.4 | 更正了时钟输出 SMA 连接器的板位置 “超过view 的 Cyclone VE FPGA 开发板特性”第 2–2 页. |
| 2017 年 XNUMX 月 | 1.3 | 更正了 ENETA_RX_DV 引脚号 第 2–20 页的表 2–25. |
|
2015 年 XNUMX 月 |
1.2 |
■ 添加了链接至 Altera 设计商店 in “MAX V CPLD 5M2210 系统控制器” 第 2–5 页.
■ 更正了设备标签 第 2–5 页上的图 2–15. |
| 2013 年 XNUMX 月 | 1.1 | ■ 修改了生产硅版本的FPGA 器件部件号。
■ 添加了关于 第 3-2 页上的“CE EMI 合规注意事项”. |
| 2012 年 XNUMX 月 | 1.0 | 初始版本。 |
排版约定
下表显示了本文档使用的印刷约定。
| 视觉的 提示 | 意义 |
| 带初始大写的粗体字 信件 | 指示命令名称、对话框标题、对话框选项和其他 GUI 标签。对于前amp乐， 另存为 对话框。对于 GUI 元素，大小写与 GUI 匹配。 |
|
大胆的 类型 |
表示目录名称、项目名称、磁盘驱动器名称、 file 名字， file 名称扩展、软件实用程序名称和 GUI 标签。对于前amp乐， \qdesigns 目录， D: 驾驶，并且 芯片之旅.gdf file. |
| 首字母大写的斜体 | 指明文档标题。对于前amp乐， 斯特拉提克斯 IV 设计 指南. |
Cyclone V E FPGA 开发板
参考手册
2017 年 XNUMX 月 Altera 公司
文件/资源
 |
ALTERA Cyclone V E FPGA 开发板 [pdf] 用户手册 Cyclone V E FPGA开发板,Cyclone,V E FPGA开发板,FPGA开发板,开发板,开发板 |
