ALTERA سائيڪلون VE FPGA ڊولپمينٽ بورڊ

پيداوار جي ڄاڻ

وضاحتون

• FPGA ماڊل: سائيڪلون VE FPGA (5CEFA7F31I7N)
• FPGA پيڪيج: 896-پن فائن لائن BGA (FBGA)
• ڪنٽرولر: فليش تيز غير فعال متوازي (FPP) ترتيب
• CPLD ماڊل: MAX II CPLD (EPM240M100I5N)
• CPLD پيڪيج: 100-پن FBGA
• پروگرام قابل گھڙي جنريٽر FPGA ريفرنس ڪلاڪ ان پٽ لاءِ
• FPGA ۽ MAX V CPLD گھڙي ان پٽ لاءِ 50-MHz سنگل ختم ٿيل اوسليٽر
• 100-MHz سنگل ختم ٿيل اوسليٽر MAX V CPLD ترتيب واري گھڙي ان پٽ لاءِ
• SMA ان پٽ (LVDS)
• ياداشت:
  • ٻه 256-Mbyte (MB) DDR3 SDRAM ڊوائيسز هڪ 16-bit ڊيٽا بس سان
  • هڪ 18-Mbit (Mb) SSRAM
  • هڪ 512-Mb هم وقت ساز فليش
  • ھڪڙو 512-MB LPDDR2 SDRAM ھڪڙي 32-bit ڊيٽا بس سان (صرف 16-bit ڊيٽا بس ھن بورڊ تي استعمال ٿيل آھي)
  • هڪ 64-Kb I2C سيريل برقي طور تي ختم ٿيڻ وارو PROM (EEPROM)
• مشيني: 6.5 x 4.5 سائيز بورڊ

پيداوار جي استعمال جون هدايتون

باب 1: ختمview

عام وضاحت

سائڪلون VE FPGA ڊولپمينٽ بورڊ کي جديد ڊيزائن جي صلاحيتون مهيا ڪرڻ لاءِ ٺاهيو ويو آهي خاصيتن جهڙوڪ جزوي ٻيهر ترتيب ڏيڻ. اهو پيش ڪري ٿو تيز آپريشن، گھٽ پاور واپرائڻ، ۽ مارڪيٽ ۾ تيز وقت جي ڀيٽ ۾ اڳئين FPGA خاندانن جي مقابلي ۾.

مفيد لنڪس

ھيٺ ڏنل عنوانن تي وڌيڪ معلومات لاء، لاڳاپيل دستاويزن جو حوالو ڏيو:

• سائيڪلون V ڊوائيس خاندان: سائيڪلون V ڊيوائس دستي ڪتاب
• HSMC تفصيل: تيز رفتار Mezzanine ڪارڊ (HSMC) جي وضاحت

باب 2: بورڊ جا اجزاء

بورڊ اجزاء بلاڪ

ڊولپمينٽ بورڊ هيٺ ڏنل اهم جزو بلاڪ خاصيتون آهن:

• هڪ سائيڪلون VE FPGA (5CEFA7F31I7N) هڪ 896-پن فائن لائن BGA (FBGA) ۾
• ڪنٽرولر: فليش تيز غير فعال متوازي (FPP) ترتيب
• MAX II CPLD (EPM240M100I5N) هڪ 100 پن FBGA پيڪيج ۾
• پروگرام قابل گھڙي جنريٽر FPGA ريفرنس ڪلاڪ ان پٽ لاءِ
• FPGA ۽ MAX V CPLD گھڙي ان پٽ لاءِ 50-MHz سنگل ختم ٿيل اوسليٽر
• 100-MHz سنگل ختم ٿيل اوسليٽر MAX V CPLD ترتيب واري گھڙي ان پٽ لاءِ
• SMA ان پٽ (LVDS)
• ياداشت:
  • ٻه 256-Mbyte (MB) DDR3 SDRAM ڊوائيسز هڪ 16-bit ڊيٽا بس سان
  • هڪ 18-Mbit (Mb) SSRAM
  • هڪ 512-Mb هم وقت ساز فليش
  • ھڪڙو 512-MB LPDDR2 SDRAM ھڪڙي 32-bit ڊيٽا بس سان (صرف 16-bit ڊيٽا بس ھن بورڊ تي استعمال ٿيل آھي)
  • هڪ 64-Kb I2C سيريل برقي طور تي ختم ٿيڻ وارو PROM (EEPROM)

مشيني

ڊولپمينٽ بورڊ جي ماپ 6.5 x 4.5 انچ آهي.

باب 3: بورڊ جي اجزاء جو حوالو

هي سيڪشن هر بورڊ جي جزو ۽ ان جي ڪارڪردگي بابت تفصيلي معلومات مهيا ڪري ٿو. مهرباني ڪري ڏسو سائيڪلون VE FPGA ڊولپمينٽ بورڊ ريفرنس مينوئل وڌيڪ معلومات لاءِ.

FAQs

سوال: آئون ڪٿي ڳولي سگهان ٿو جديد HSMCs دستياب؟

ج: موجود جديد HSMCs جي فهرست ڏسڻ لاءِ يا HSMC وضاحتن جي ڪاپي ڊائون لوڊ ڪرڻ لاءِ، ڏسو ڊولپمينٽ بورڊ Daughtercards صفحي جو Altera webسائيٽ.

سوال: ايڊوانس Whatا آهن؟tagسائڪلون VE FPGA ڊولپمينٽ بورڊ جو؟

ج: سائڪلون VE FPGA ڊولپمينٽ بورڊ پيش ڪري ٿو ڊيزائن جي واڌاري ۽ جدت، جهڙوڪ جزوي ٻيهر ترتيب ڏيڻ، جيڪي تيز آپريشن، گھٽ بجلي جو استعمال، ۽ اڳوڻي FPGA خاندانن جي مقابلي ۾ مارڪيٽ ۾ تيز وقت کي يقيني بڻائي ٿو.

سوال: مان سائڪلون V ڊوائيس خاندان بابت وڌيڪ معلومات ڪٿي ڳولي سگهان ٿو؟

ج: سائڪلون وي ڊيوائس فيملي بابت وڌيڪ معلومات لاءِ، ڏسو سائڪلون وي ڊيوائس هينڊ بڪ.

عبرت: ڊولپمينٽ بورڊ جي سائيز ڇا آهي؟

ج: ڊولپمينٽ بورڊ جي سائيز آهي 6.5 x 4.5 انچ.

101 انوائيو ڊرائيو
سان جوس، CA 95134
www.altera.com
MNL-01075-1.4

© 2017 Altera Corporation. سڀ حق محفوظ آهن. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS ۽ STRATIX لفظ ۽ لوگو Altera Corporation جا ٽريڊ مارڪ آھن ۽ US Patent and Trademark Office ۽ ٻين ملڪن ۾ رجسٽر ٿيل آھن. ٻيا سڀئي لفظ ۽ علامتون جن جي سڃاڻپ ٽريڊ مارڪ يا خدمت جي نشانين جي طور تي ڪئي وئي آهي انهن جي لاڳاپيل مالڪن جي ملڪيت آهن جيئن www.altera.com/common/legal.html تي بيان ڪيو ويو آهي. Altera وارنٽي ڏئي ٿو ان جي سيمي ڪنڊڪٽر پروڊڪٽس جي ڪارڪردگي کي موجوده وضاحتن مطابق Altera جي معياري وارنٽي مطابق، پر ڪنهن به وقت بغير اطلاع جي ڪنهن به پروڊڪٽس ۽ خدمتن ۾ تبديليون ڪرڻ جو حق محفوظ رکي ٿو. Altera هتي بيان ڪيل ڪنهن به معلومات، پراڊڪٽ، يا خدمت جي ايپليڪيشن يا استعمال مان پيدا ٿيندڙ ڪا به ذميواري يا ذميواري قبول نه ڪندو آهي سواءِ جيئن Altera پاران لکڻ ۾ واضح طور تي اتفاق ڪيو ويو آهي. Altera گراهڪن کي صلاح ڏني وئي آهي ته ڪنهن به شايع ٿيل معلومات تي ڀروسو ڪرڻ کان پهريان ۽ پروڊڪٽس يا خدمتن لاءِ آرڊر ڏيڻ کان پهريان ڊوائيس جي وضاحتن جو جديد نسخو حاصل ڪن.
آگسٽ 2017 Altera Corporation Cyclone VE FPGA ڊولپمينٽ بورڊ
حوالو دستور

هي دستاويز Cyclone® VE FPGA ڊولپمينٽ بورڊ جي هارڊويئر فيچرز کي بيان ڪري ٿو، جنهن ۾ تفصيلي پن آئوٽ ۽ جزوي حوالي جي معلومات شامل آهي ڪسٽم FPGA ڊيزائن ٺاهڻ لاءِ گهربل معلومات جيڪي بورڊ جي سڀني حصن سان انٽرفيس ڪن ٿيون.

مٿانview

عام وضاحت

سائڪلون VE FPGA ڊولپمينٽ بورڊ Altera's Cyclone VE FPGA استعمال ڪندي گهٽ-پاور، اعليٰ ڪارڪردگي، ۽ منطقي-گھڻي ڊيزائن کي ترقي ۽ پروٽوٽائپ ڪرڻ لاءِ هارڊويئر پليٽ فارم مهيا ڪري ٿو. بورڊ سائڪلون VE FPGA ڊيزائن جي ترقي کي آسان ڪرڻ لاءِ پرديئرز ۽ ميموري انٽرفيس جي وسيع رينج مهيا ڪري ٿو. ھڪڙو تيز رفتار ميزانائن ڪارڊ (HSMC) ڪنيڪٽر موجود آھي اضافي ڪارڪردگي شامل ڪرڻ لاءِ Altera® ۽ مختلف ڀائيوارن کان دستياب مختلف HSMCs ذريعي.

• موجود جديد HSMCs جي فهرست ڏسڻ لاءِ يا HSMC وضاحتن جي ڪاپي ڊائون لوڊ ڪرڻ لاءِ، ڏسو ڊولپمينٽ بورڊ Daughtercards صفحي جو Altera webسائيٽ.
  ڊيزائن جي واڌاري ۽ جدت، جهڙوڪ جزوي ٻيهر ترتيب ڏيڻ، يقيني بڻائين ته سائڪلون VE FPGAs ۾ لاڳو ڪيل ڊيزائن تيز، گهٽ طاقت سان، ۽ اڳوڻي FPGA خاندانن جي ڀيٽ ۾ مارڪيٽ لاء تيز وقت آهي.
• ھيٺ ڏنل عنوانن تي وڌيڪ معلومات لاء، لاڳاپيل دستاويزن جو حوالو ڏيو:
  • سائڪلون وي ڊيوائس فيملي، حوالو ڏيو سائڪلون وي ڊيوائس هينڊ بڪ.
  • HSMC Specification, High Speed ​​Mezzanine Card (HSMC) Specification جو حوالو ڏيو.

بورڊ اجزاء بلاڪ

ڊولپمينٽ بورڊ هيٺ ڏنل اهم جزو بلاڪ خاصيتون آهن:

• هڪ سائيڪلون VE FPGA (5CEFA7F31I7N) هڪ 896-پن فائن لائن BGA (FBGA) پيڪيج ۾
  • 149,500 ليس
  • 56,480 adaptive logic modules (ALMs)
  • 6,860 Kbit (Kb) M10K ۽ 836 Kb MLAB ياداشت
  • ست فرڪشنل مرحلو بند ٿيل لوپ (PLLs)
  • 312 18 × 18-bit ملائيندڙ
  • 480 عام مقصد ان پٽ/آئوٽ پٽ (GPIO)
  • 1.1-V ڪور حجمtage
• FPGA ٺاھ جوڙ circuitry
  • فعال سيريل (AS) x1 يا AS x4 ترتيب (EPCQ256SI16N)
  • MAX® V CPLD (5M2210ZF256I5N) هڪ 256-پن FBGA پيڪيج ۾ سسٽم ڪنٽرولر طور
  • فليش تيز غير فعال متوازي (FPP) ترتيب
  • MAX II CPLD (EPM240M100I5N) هڪ 100-پن FBGA پيڪيج ۾ ايمبيڊڊ USB-BlasterTM II جي حصي طور Quartus® II پروگرامر سان استعمال ڪرڻ لاءِ
• گھڙي گھڙي
  • پروگرام قابل گھڙي جنريٽر FPGA ريفرنس ڪلاڪ ان پٽ لاءِ
  • FPGA ۽ MAX V CPLD گھڙي ان پٽ لاءِ 50-MHz سنگل ختم ٿيل اوسليٽر
  • 100-MHz سنگل ختم ٿيل اوسليٽر MAX V CPLD ترتيب واري گھڙي ان پٽ لاءِ
  • SMA ان پٽ (LVDS)
• ياداشت
  • ٻه 256-Mbyte (MB) DDR3 SDRAM ڊوائيسز هڪ 16-bit ڊيٽا بس سان
  • هڪ 18-Mbit (Mb) SSRAM
  • هڪ 512-Mb هم وقت ساز فليش
  • ھڪڙو 512-MB LPDDR2 SDRAM ھڪڙي 32-bit ڊيٽا بس سان (صرف 16-bit ڊيٽا بس ھن بورڊ تي استعمال ٿيل آھي)
  • هڪ 64-Kb I2C سيريل برقي طور تي ختم ٿيڻ وارو PROM (EEPROM)
• عام استعمال ڪندڙ ان پٽ/آئوٽ پٽ
  • LEDs ۽ ڊسپلي
  • چار صارف LEDs
  • ھڪڙي ترتيب واري لوڊ LED
  • ھڪڙي ٺاھ جوڙ ڪئي وئي LED
  • هڪ غلطي LED
  • ٽي ترتيبون چونڊيو LEDs
  • چار ايمبيڊڊ USB-Blaster II اسٽيٽس LEDs
  • ٽي HSMC انٽرفيس LEDs
  • ڏهه Ethernet LEDs
  • ٻه UART ڊيٽا منتقل ۽ وصول ڪن ٿا LEDs
  • ٻه USB-UART انٽرفيس TX / RX LEDs
  • LED تي هڪ طاقت
  • هڪ ٻه-ليڪ ڪردار LCD ڊسپلي
• بٽڻ د Pايو
  • ھڪڙي سي پي يو ري سيٽ پش بٽڻ
  • هڪ MAX V ري سيٽ پش بٽڻ
  • ھڪڙو پروگرام چونڊيو پش بٽڻ
  • ھڪڙي پروگرام جي ٺاھ جوڙ پش بٽڻ
  • چار عام استعمال ڪندڙ پش بٽڻ
• DIP سوئچز
  • چار MAX V CPLD سسٽم ڪنٽرولر ڪنٽرول سوئچ
  • ٻه جيTAG زنجير ڪنٽرول DIP سوئچ
  • هڪ فين ڪنٽرول DIP سوئچ
  • چار عام صارف DIP سوئچ
• بجلي جي فراهمي
  14-20-V (ليپ ٽاپ) ڊي سي ان پٽ
• مشيني
  6.5 "x 4.5" سائيز بورڊ

ڊولپمينٽ بورڊ بلاڪ ڊاگرام

شڪل 1-1 ڏيکاري ٿو هڪ بلاڪ ڊراگرام سائيڪلون VE FPGA ڊولپمينٽ بورڊ جو.

بورڊ سنڀالڻ

جڏهن بورڊ کي هٿي وٺندي، اهو ضروري آهي ته هيٺ ڏنل جامد خارج ٿيڻ جي احتياط جو مشاهدو ڪيو وڃي:

احتياط
مناسب مخالف جامد هٿيارن جي بغير، بورڊ کي نقصان پهچائي سگھي ٿو. تنهن ڪري، بورڊ کي ڇڪڻ وقت مخالف جامد هٿيارن جي احتياط استعمال ڪريو.

بورڊ جا اجزاء

هي باب سائيڪلون VE FPGA ڊولپمينٽ بورڊ تي اهم اجزاء متعارف ڪرايو آهي. شڪل 2-1 جزو جي جڳهن کي واضع ڪري ٿو ۽ جدول 2-1 بورڊ جي سڀني جزن جي خاصيتن جو مختصر بيان ڏئي ٿو.

اسڪيميٽڪس جو هڪ مڪمل سيٽ، هڪ جسماني ترتيب ڊيٽابيس، ۽ GERBER fileڊولپمينٽ بورڊ لاءِ s سائيڪلون VE FPGA ڊولپمينٽ کٽ دستاويزن ڊاريڪٽري ۾ رهجي ٿو.

بورڊ کي طاقت ڏيڻ ۽ مظاهري واري سافٽ ويئر کي انسٽال ڪرڻ بابت معلومات لاءِ، ڏسو سائڪلون VE FPGA ڊولپمينٽ کٽ يوزر گائيڊ.

هي باب هيٺين حصن تي مشتمل آهي:

• ”بورڊ اوورview”
• "خاص ڊوائيس: سائڪلون VE FPGA" صفحي 2-4 تي
• "MAX V CPLD 5M2210 سسٽم ڪنٽرولر" صفحي 2-5 تي
• "FPGA ترتيب" صفحي 2-10 تي
• ”ڪلاڪ سرڪيٽري“ صفحي 2-18 تي
•  صفحي 2-20 تي ”جنرل يوزر ان پٽ/آئوٽ پٽ“
• "اجزاء ۽ انٽرفيس" صفحي 2-24 تي
• "ميموري" صفحي 2-32 تي
• "بجلي جي فراهمي" صفحي 2-41 تي

بورڊ ختمview

هي سيڪشن هڪ اوور مهيا ڪري ٿوview سائڪلون VE FPGA ڊولپمينٽ بورڊ جو، جنهن ۾ هڪ تشريح ٿيل بورڊ جي تصوير ۽ جزن جا تفصيل شامل آهن. شڪل 2-1 هڪ اوور ڏيکاري ٿوview بورڊ جون خاصيتون.

جدول 2-1 اجزاء کي بيان ڪري ٿو ۽ انهن جي لاڳاپيل بورڊ حوالن کي لسٽ ڪري ٿو.

جدول 2-1. بورڊ جا اجزاء (حصو 1 جو 3)

بورڊ حوالو	قسم	وصف
نمايان ڊوائيسز
U1	FPGA	سائيڪلون VE FPGA، 5CEFA7F31I7N، 896-پن FBGA.
U13	سي پي ايل ڊي	MAX V CPLD، 5M2210ZF256I5N، 256-پن FBGA.
ٺاھ جوڙ، حيثيت، ۽ سيٽ اپ عناصر
J4	JTAG زنجير هيڊر	جي تائين رسائي فراهم ڪري ٿيTAG زنجير ۽ ايمبيڊڊ USB-Blaster II کي غير فعال ڪري ٿو جڏهن ٻاهرين USB-Blaster ڪيبل استعمال ڪندي.
SW2	JTAG زنجير ڪنٽرول DIP سوئچ	فعال J ۾ ڊوائيسز کي هٽايو يا شامل ڪريوTAG زنجير
جي 10	USB قسم-B ڪنيڪٽر	FPGA پروگرامنگ لاءِ USB انٽرفيس ۽ ايمبيڊڊ USB-Blaster II J ذريعي ڊيبگنگTAG هڪ قسم-B USB ڪيبل ذريعي.

جدول 2-1. بورڊ جا اجزاء (حصو 2 جو 3)

بورڊ حوالو	قسم	وصف
SW3	بورڊ سيٽنگون DIP سوئچ	MAX V CPLD 5M2210 سسٽم ڪنٽرولر ڪمن کي ڪنٽرول ڪري ٿو جهڙوڪ ڪلاڪ ايبل، SMA گھڙي ان پٽ ڪنٽرول، ۽ پاور اپ تي فليش ميموري مان ڪهڙي تصوير لوڊ ڪرڻ لاءِ.
SW1	MSEL DIP سوئچ	بورڊ تي ترتيب واري اسڪيم کي سنڀاليندو آهي. MSEL پن 0، 1، 2 ۽ 4 DIP سوئچ سان ڳنڍيندا آهن جڏهن ته MSEL پن 3 زمين سان ڳنڍيندا آهن.
S2	پروگرام چونڊيو پش بٽڻ	پروگرام چونڊيل LEDs کي ٽوگل ڪري ٿو، جيڪو پروگرام جي تصوير کي منتخب ڪري ٿو جيڪو فليش ميموري کان FPGA ڏانهن لوڊ ٿئي ٿو.
S1	پروگرام جي ٺاھ جوڙ پش بٽڻ	تصوير لوڊ ڪريو فليش ميموري کان FGPA تائين پروگرام جي سيٽنگن جي بنياد تي LEDs چونڊيو.
ڊي 19	LED جي ٺاھ جوڙ	روشني ٿئي ٿي جڏهن FPGA ترتيب ڏنل آهي.
ڊي 18	LED لوڊ ڪريو	روشني ٿئي ٿي جڏهن MAX V CPLD 5M2210 سسٽم ڪنٽرولر فعال طور تي FPGA ترتيب ڏئي رهيو آهي.
ڊي 17	غلطي LED	روشني ٿئي ٿي جڏهن فليش ميموري مان FPGA ترتيب ناڪام ٿئي ٿي.
ڊي 35	پاور ايل ايم	روشني ٿئي ٿي جڏهن 5.0-V پاور موجود آهي.
ڊي 25 ~ ڊي 27	پروگرام چونڊيو LEDs	روشني ڏيکاري ٿو LED تسلسل ڏيکاري ٿو جيڪو اهو طئي ڪري ٿو ته ڪهڙي فليش ميموري تصوير FPGA تي لوڊ ٿئي ٿي جڏهن توهان پروگرام کي دٻايو چونڊيو پش بٽڻ. ايل اي ڊي سيٽنگن لاءِ ٽيبل 2-6 ڏانهن رجوع ڪريو.
ڊي 1 ~ ڊي 10	Ethernet LEDs	روشنيءَ سان ڪنيڪشن جي رفتار کي ڏيکارڻ سان گڏو گڏ منتقلي يا وصولي سرگرمي.
ڊي 20، ڊي 21	HSMC پورٽ LEDs	توھان انھن LEDs کي ترتيب ڏئي سگھوٿا منتقلي يا وصولي سرگرمي کي ظاھر ڪرڻ لاءِ.
ڊي 22	HSMC پورٽ موجود LED	روشني ٿئي ٿي جڏهن هڪ ڌيءَ ڪارڊ HSMC بندرگاهه ۾ پلگ ان ٿيل آهي.
ڊي 15، ڊي 16	USB-UART LEDs	روشني ٿئي ٿي جڏهن USB-UART ٽرانسميٽر ۽ رسيور استعمال ۾ آهن.
ڊي 23، ڊي 24	سيريل UART LEDs	روشني ٿئي ٿي جڏهن UART ٽرانسميٽر ۽ رسيور استعمال ۾ آهن.
گھڙي گردش
X1	پروگراميبل oscillator	125 MHz جي ڊفالٽ تعدد سان پروگراميبل اوسيليٽر. MAX V CPLD 5M2210 سسٽم ڪنٽرولر تي هلندڙ ڪلاڪ ڪنٽرول GUI استعمال ڪندي فريڪوئنسي پروگرام قابل آهي.
U4	50-MHz آسيليٽر	عام مقصد جي منطق لاءِ 50.000-MHz کرسٽل اوسليٽر.
X3	100-MHz آسيليٽر	MAX V CPLD 100.000M5 سسٽم ڪنٽرولر لاءِ 2210-MHz کرسٽل اوسيليٽر.
جي J2 ، J3؟	گھڙي ان پٽ SMA کنیکٹر	ڊرائيو LVDS-مطابق گھڙي ان پٽ کي گھڙي گھڙي گھڙي گھڙي بفر ۾.
J4	گھڙي آئوٽ SMA کنیکٹر	FPGA مان 2.5-V CMOS گھڙي ٻاھر ڪڍو.
جنرل استعمال ڪندڙ ان پٽ/آئوٽ پٽ
ڊي 28 ~ ڊي 31	استعمال ڪندڙ LEDs	چار صارف LEDs. روشني ٿئي ٿي جڏھن گھٽ ھلجي.
SW3	استعمال ڪندڙ DIP سوئچ	Quad استعمال ڪندڙ DIP سوئچز. جڏهن سوئچ آن آهي، هڪ منطق 0 چونڊيو ويو آهي.
S4	CPU ري سيٽ پش بٽڻ	FPGA منطق ري سيٽ ڪريو.
S3	MAX V ري سيٽ پش بٽڻ	ري سيٽ ڪريو MAX V CPLD 5M2210 سسٽم ڪنٽرولر.
S5 ~ S8	عام استعمال ڪندڙ پش بٽڻ	چار استعمال ڪندڙ پش بٽڻ. جڏهن دٻايو ته گهٽ وڌو.
ياداشت ڊوائيسز
U7 ، U8	DDR3 x32 ياداشت	ٻه 256-MB DDR3 SDRAM 16-bit ڊيٽا بس سان.
U9	LPDDR2 x 16 ياداشت	512-MB LPDDR 2 SDRAM 32-bit بس سان، هن بورڊ تي صرف 16-bit بس استعمال ٿئي ٿي.

جدول 2-1. بورڊ جا اجزاء (حصو 3 جو 3)

بورڊ حوالو	قسم	وصف
U10	فليش x16 ياداشت	512-Mb هم وقت ساز فليش ڊوائيسز هڪ 16-bit ڊيٽا بس سان گڏ غير مستحڪم ميموري لاءِ.
U11	SSRAM x16 ياداشت	18-Mb معياري هم وقت سازي رام 12-bit ڊيٽا بس ۽ 4-bit برابري سان.
U12	EEPROM	64-Mb I2C سيريل EEPROM.
ڪميونيڪيشن بندرگاهن
J1	HSMC پورٽ	مهيا ڪري ٿو 84 CMOS يا 17 LVDS چينلز في HSMC وضاحت.
جي 11	گيگابٽ ايٿنيٽ پورٽ	RJ-45 ڪنيڪٽر جيڪو مهيا ڪري ٿو 10/100/1000 Ethernet ڪنيڪشن هڪ Marvell 88E1111 PHY ذريعي ۽ FPGA-based Altera Triple Speed ​​Ethernet MegaCore فنڪشن RGMII موڊ ۾.
جي 12	سيريل UART پورٽ	DSUB 9-پن کنیکٹر RS-232 ٽرانسيور سان RS-232 سيريل UART چينل کي لاڳو ڪرڻ لاءِ.
جي 13	USB-UART پورٽ	سيريل UART انٽرفيس لاءِ USB-to-UART پل سان USB ڪنيڪٽر.
جي J15 ، J16؟	ڊيبگ هيڊر	ڊيبگ مقصدن لاءِ ٻه 2 × 8 هيڊر.
وڊيو ۽ ڏيکاريو بندرگاهن
جي 14	ڪردار LCD	ڪنيڪٽر جيڪو هڪ مهيا ڪيل 16 ڪردار × 2 لائين LCD ماڊل سان گڏ ٻه اسٽينڊ آف سان گڏ.
طاقت سپلاءِ
جي 17	ڊي سي ان پٽ جيڪ	14-20-V DC پاور سپلائي قبول ڪري ٿو.
SW5	پاور سوئچ	پاور تي سوئچ ڪريو بورڊ کي آن يا آف ڪريو جڏھن بجلي فراهم ڪئي وڃي DC ان پٽ جيڪ مان.

خاص ڊوائيس: سائيڪلون VE FPGA

سائيڪلون VE FPGA ڊولپمينٽ بورڊ هڪ 5-پن FBGA پيڪيج ۾ هڪ سائيڪلون VE FPGA 7CEFA31F7I1N ڊيوائس (U896) ڏيکاري ٿو.

سائڪلون V ڊيوائس فيملي بابت وڌيڪ معلومات لاءِ، ڏسو سائڪلون وي ڊيوائس هينڊ بڪ.
جدول 2-2 سائيڪلون VE FPGA 5CEFA7F31I7N ڊوائيس جي خاصيتن کي بيان ڪري ٿو.

ٽيبل 2-2. سائيڪلون VE FPGA خاصيتون

ALMs	برابر ليس	M10K رام بلاڪ	ڪل رام (Kbits)	18-bit × 18-bit ملائيندڙ	PLLs	پيڪيج قسم
56,480	149,500	6,860	836	312	7	896-پن FBGA

I/O وسيلا
سائيڪلون VE FPGA 5CEFA7F31I7N ڊوائيس ڪل 480 يوزر I/Os آهي. جدول 2-3 سائڪلون VE FPGA I/O پن جي ڳڻپ ۽ بورڊ تي فنڪشن ذريعي استعمال جي فهرست ڪري ٿو.

جدول 2-3. سائيڪلون VE FPGA I/O پن ڳڻپ

فنڪشن	I/O معياري	I/O شمار	خاص پنن
ڊي ڊي آر 3	1.5-V SSTL	71	ھڪڙو فرق x4 DQS پن
LPDDR2	1.2-V HSUL	37	ھڪڙو فرق x2 DQS پن
فليش، SSRAM، EEPROM، ۽ MAX V FSM بس	2.5-V CMOS، 3.3-V LVCMOS	69	—
HSMC پورٽ	2.5-V CMOS + LVDS	79	17 LVDS، I2C
گيگابٽ ايٿنيٽ پورٽ	2.5-V CMOS	42	—
ايمبيڊڊ USB-Blaster II	2.5-V CMOS	20	—
ڊيبگ هيڊر	1.5-V، 2.5-V	20	—
UART	3.3-V LVTTL	4	—
USB-UART	2.5-V CMOS	12	—
بٽڻ د Pايو	2.5-V CMOS	5	ھڪڙو DEV_CLRn پن
DIP سوئچز	2.5-V CMOS	4	—
ڪردار LCD	2.5-V CMOS	11	—
LEDs	2.5-V CMOS	9	—
گھڙي يا Oscillators	2.5-V CMOS + LVDS	12	هڪ ڪلاڪ ٻاهر پن
ڪُل I/O استعمال ٿيل:		395

MAX V CPLD 5M2210 سسٽم ڪنٽرولر
بورڊ استعمال ڪري ٿو 5M2210 سسٽم ڪنٽرولر، هڪ Altera MAX V CPLD، هيٺين مقصدن لاءِ:

• فليش مان FPGA ترتيب
• طاقت جي ماپ
• ريموٽ سسٽم اپڊيٽ لاءِ ڪنٽرول ۽ اسٽيٽس رجسٽر

شڪل 2-2 ڏيکاري ٿو MAX V CPLD 5M2210 سسٽم ڪنٽرولر جي ڪارڪردگي ۽ ٻاهرين سرڪٽ ڪنيڪشن کي بلاڪ ڊاگرام جي طور تي.\

شڪل 2-2. MAX V CPLD 5M2210 سسٽم ڪنٽرولر بلاڪ ڊاگرام

جدول 2-4 MAX V CPLD 5M2210 سسٽم ڪنٽرولر تي موجود I/O سگنلن کي لسٽ ڪري ٿو. سگنل جا نالا ۽ افعال MAX V ڊوائيس سان لاڳاپيل آهن.

توھان ڊائون لوڊ ڪري سگھو ٿا ھڪڙو اڳوڻوampالٽرا ڊيزائن اسٽور تان هيٺ ڏنل جدول جي مطابق مڪمل ٿيل پن جڳهن ۽ اسائنمنٽس سان ڊيزائن. سائڪلون VE FPGA ڊولپمينٽ کٽ ۾، ڊيزائن Examples، ڪلڪ ڪريو Cyclone VE FPGA ڊولپمينٽ کٽ بيس لائين پن آئوٽ.

جدول 2-4. MAX V CPLD 5M2210 سسٽم ڪنٽرولر ڊيوائس پن آئوٽ (حصو 1 جو 5)

بورڊ حوالو (U13)	اسڪيمي سگنل نالو	I/O معياري	وصف
N4	5M2210_JTAG_TMS	3.3-وي	MAX VJTAG TMS
E9	CLK50_EN	2.5-وي	50 MHz آسيليٽر فعال
ايڇ 12	CLK_CONFIG	2.5-وي	100 MHz ٺاھ جوڙ گھڙي ان پٽ
A15	CLK_ENABLE	2.5-وي	DIP سوئچ لاءِ ڪلاڪ اوسيليٽر فعال
A13	CLK_SEL	2.5-وي	گھڙي جي چونڊ لاءِ ڊيپ سوئچ-SMA يا اوسيليٽر
جي 12	CLKIN_50_MAXV	2.5-وي	50 MHz گھڙي ان پٽ
D9	CLOCK_SCL	2.5-وي	پروگراميبل آسيليٽر I2C گھڙي
C9	CLOCK_SDA	2.5-وي	پروگراميبل آسيليٽر I2C ڊيٽا
ڊي 10	CPU_RESETN	2.5-وي	FPGA ري سيٽ پش بٽڻ
پي 12	EXTRA_SIG0	2.5-وي	ايمبيڊڊ USB-Blaster II انٽرفيس. مستقبل جي استعمال لاءِ محفوظ
تي13	EXTRA_SIG1	2.5-وي	ايمبيڊڊ USB-Blaster II انٽرفيس. مستقبل جي استعمال لاءِ محفوظ
تي15	EXTRA_SIG2	2.5-وي	ايمبيڊڊ USB-Blaster II انٽرفيس. مستقبل جي استعمال لاءِ محفوظ
A2	FACTORY_LOAD	2.5-وي	DIP سوئچ لوڊ فيڪٽري يا صارف جي ڊيزائن تي پاور اپ تي

جدول 2-4. MAX V CPLD 5M2210 سسٽم ڪنٽرولر ڊيوائس پن آئوٽ (حصو 2 جو 5)

بورڊ حوالو (U13)	اسڪيمي سگنل نالو	I/O معياري	وصف
R14	فيڪٽري_REQUEST	2.5-وي	ايمبيڊڊ USB-Blaster II جي درخواست فيڪٽري ڪمانڊ موڪلڻ لاءِ
N12	فيڪٽري_STATUS	2.5-وي	ايمبيڊڊ USB-Blaster II فيڪٽري ڪمانڊ اسٽيٽس
C8	FAN_FORCE_ON	2.5-وي	DIP سوئچ کي فين کي آن يا آف ڪريو
N7	FLASH_ADVN	2.5-وي	FSM بس فليش ميموري ايڊريس صحيح
R5	FLASH_CEN	2.5-وي	FSM بس فليش ميموري چپ فعال
R6	FLASH_CLK	2.5-وي	FSM بس فليش ميموري ڪلاڪ
M6	FLASH_OEN	2.5-وي	FSM بس فليش ميموري آئوٽ پٽ فعال
T5	FLASH_RDYBSYN	2.5-وي	FSM بس فليش ميموري تيار
P7	FLASH_RESETN	2.5-وي	FSM بس فليش ميموري ري سيٽ
N6	FLASH_WEN	2.5-وي	FSM بس فليش ميموري لکڻ کي چالو ڪيو
K1	FPGA_CONF_DONE	3.3-وي	FPGA ٺاھ جوڙ ڪئي LED
D3	FPGA_CONFIG_D0	3.3-وي	FPGA ٺاھ جوڙ ڊيٽا
C2	FPGA_CONFIG_D1	3.3-وي	FPGA ٺاھ جوڙ ڊيٽا
C3	FPGA_CONFIG_D2	3.3-وي	FPGA ٺاھ جوڙ ڊيٽا
E3	FPGA_CONFIG_D3	3.3-وي	FPGA ٺاھ جوڙ ڊيٽا
D2	FPGA_CONFIG_D4	3.3-وي	FPGA ٺاھ جوڙ ڊيٽا
E4	FPGA_CONFIG_D5	3.3-وي	FPGA ٺاھ جوڙ ڊيٽا
D1	FPGA_CONFIG_D6	3.3-وي	FPGA ٺاھ جوڙ ڊيٽا
E5	FPGA_CONFIG_D7	3.3-وي	FPGA ٺاھ جوڙ ڊيٽا
F3	FPGA_CONFIG_D8	3.3-وي	FPGA ٺاھ جوڙ ڊيٽا
E1	FPGA_CONFIG_D9	3.3-وي	FPGA ٺاھ جوڙ ڊيٽا
F4	FPGA_CONFIG_D10	3.3-وي	FPGA ٺاھ جوڙ ڊيٽا
F2	FPGA_CONFIG_D11	3.3-وي	FPGA ٺاھ جوڙ ڊيٽا
F1	FPGA_CONFIG_D12	3.3-وي	FPGA ٺاھ جوڙ ڊيٽا
F6	FPGA_CONFIG_D13	3.3-وي	FPGA ٺاھ جوڙ ڊيٽا
G2	FPGA_CONFIG_D14	3.3-وي	FPGA ٺاھ جوڙ ڊيٽا
G3	FPGA_CONFIG_D15	3.3-وي	FPGA ٺاھ جوڙ ڊيٽا
K4	FPGA_MAX_DCLK	3.3-وي	FPGA ٺاھ جوڙ گھڙي
J3	FPGA_DCLK	3.3-وي	FPGA ٺاھ جوڙ گھڙي
N1	FPGA_NCONFIG	3.3-وي	FPGA تشڪيل فعال
J4	FPGA_NSTATUS	3.3-وي	FPGA ٺاھ جوڙ تيار
H1	FPGA_PR_DONE	3.3-وي	FPGA جزوي ٻيهر ترتيب ڏني وئي
P2	FPGA_PR_ERROR	3.3-وي	FPGA جزوي ٻيهر ترتيب ڏيڻ جي غلطي
E2	FPGA_PR_READY	3.3-وي	FPGA جزوي ٻيهر ترتيب ڏيڻ لاء تيار آهي
F5	FPGA_PR_REQUEST	3.3-وي	FPGA جزوي ٻيهر ترتيب ڏيڻ جي درخواست
L5	FPGA_MAX_NCS	3.3-وي	FPGA ٺاھ جوڙ چپ چونڊيو
E14	FSM_A1	2.5-وي	FSM ايڊريس بس
سي14	FSM_A2	2.5-وي	FSM ايڊريس بس

جدول 2-4. MAX V CPLD 5M2210 سسٽم ڪنٽرولر ڊيوائس پن آئوٽ (حصو 3 جو 5)

بورڊ حوالو (U13)	اسڪيمي سگنل نالو	I/O معياري	وصف
سي15	FSM_A3	2.5-وي	FSM ايڊريس بس
E13	FSM_A4	2.5-وي	FSM ايڊريس بس
E12	FSM_A5	2.5-وي	FSM ايڊريس بس
ڊي 15	FSM_A6	2.5-وي	FSM ايڊريس بس
F14	FSM_A7	2.5-وي	FSM ايڊريس بس
ڊي 16	FSM_A8	2.5-وي	FSM ايڊريس بس
F13	FSM_A9	2.5-وي	FSM ايڊريس بس
E15	FSM_A10	2.5-وي	FSM ايڊريس بس
E16	FSM_A11	2.5-وي	FSM ايڊريس بس
F15	FSM_A12	2.5-وي	FSM ايڊريس بس
جي 14	FSM_A13	2.5-وي	FSM ايڊريس بس
F16	FSM_A14	2.5-وي	FSM ايڊريس بس
جي 13	FSM_A15	2.5-وي	FSM ايڊريس بس
جي 15	FSM_A16	2.5-وي	FSM ايڊريس بس
جي 12	FSM_A17	2.5-وي	FSM ايڊريس بس
جي 16	FSM_A18	2.5-وي	FSM ايڊريس بس
ايڇ 14	FSM_A19	2.5-وي	FSM ايڊريس بس
ايڇ 20	FSM_A20	2.5-وي	FSM ايڊريس بس
ايڇ 13	FSM_A21	2.5-وي	FSM ايڊريس بس
ايڇ 16	FSM_A22	2.5-وي	FSM ايڊريس بس
جي 13	FSM_A23	2.5-وي	FSM ايڊريس بس
جي 16	FSM_A24	2.5-وي	FSM ايڊريس بس
T2	FSM_A25	2.5-وي	FSM ايڊريس بس
P5	FSM_A26	2.5-وي	FSM ايڊريس بس
جي 14	FSM_D0	2.5-وي	FSM ڊيٽا بس
جي 15	FSM_D1	2.5-وي	FSM ڊيٽا بس
ڪي 16	FSM_D2	2.5-وي	FSM ڊيٽا بس
ڪي 13	FSM_D3	2.5-وي	FSM ڊيٽا بس
ڪي 15	FSM_D4	2.5-وي	FSM ڊيٽا بس
ڪي 14	FSM_D5	2.5-وي	FSM ڊيٽا بس
L16	FSM_D6	2.5-وي	FSM ڊيٽا بس
L11	FSM_D7	2.5-وي	FSM ڊيٽا بس
L15	FSM_D8	2.5-وي	FSM ڊيٽا بس
L12	FSM_D9	2.5-وي	FSM ڊيٽا بس
M16	FSM_D10	2.5-وي	FSM ڊيٽا بس
L13	FSM_D11	2.5-وي	FSM ڊيٽا بس
M15	FSM_D12	2.5-وي	FSM ڊيٽا بس
L14	FSM_D13	2.5-وي	FSM ڊيٽا بس
N16	FSM_D14	2.5-وي	FSM ڊيٽا بس

جدول 2-4. MAX V CPLD 5M2210 سسٽم ڪنٽرولر ڊيوائس پن آئوٽ (حصو 4 جو 5)

بورڊ حوالو (U13)	اسڪيمي سگنل نالو	I/O معياري	وصف
M13	FSM_D15	2.5-وي	FSM ڊيٽا بس
B8	HSMA_PRSNTN	2.5-وي	HSMC پورٽ موجود
L6	JTAG_5M2210_TDI	3.3-وي	MAX V CPLD JTAG زنجير ڊيٽا ۾
M5	JTAG_5M2210_TDO	3.3-وي	MAX V CPLD JTAG زنجير ڊيٽا ٻاهر
P3	JTAG_TCK	3.3-وي	JTAG زنجير جي گھڙي
پي 11	M570_CLOCK	2.5-وي	فيڪٽري ڪمانڊ موڪلڻ لاءِ ايمبيڊڊ USB-Blaster II ڏانهن 25-MHz گھڙي
M1	M570_JTAG_EN	3.3-وي	ايمبيڊ ٿيل USB-Blaster II کي غير فعال ڪرڻ لاءِ گھٽ سگنل
پي 10	MAX5_BEN0	2.5-وي	FSM بس MAX V بائيٽ فعال 0
R11	MAX5_BEN1	2.5-وي	FSM بس MAX V بائيٽ فعال 1
تي12	MAX5_BEN2	2.5-وي	FSM بس MAX V بائيٽ فعال 2
N11	MAX5_BEN3	2.5-وي	FSM بس MAX V بائيٽ فعال 3
تي11	MAX5_CLK	2.5-وي	FSM بس MAX V ڪلاڪ
R10	MAX5_CSN	2.5-وي	FSM بس MAX V چپ چونڊيو
M10	MAX5_OEN	2.5-وي	FSM بس MAX V آئوٽ پٽ فعال
N10	MAX5_WEN	2.5-وي	FSM بس MAX V لکڻ جي قابل
E11	MAX_CONF_DONEN	2.5-وي	Embedded USB-Blaster II جي ٺاھ جوڙ LED ڪئي وئي
A4	MAX_ERROR	2.5-وي	FPGA ترتيب جي غلطي LED
A6	MAX_LOAD	2.5-وي	FPGA تشڪيل فعال LED
M9	MAX_RESETN	2.5-وي	MAX V ري سيٽ پش بٽڻ
B7	اوورٽيمپ	2.5-وي	درجه حرارت مانيٽر پرستار کي فعال ڪريو
ڊي 12	PGM_CONFIG	2.5-وي	PGM LEDs جي سڃاڻپ ٿيل فليش ميموري تصوير لوڊ ڪريو
بي 14	PGM_LED0	2.5-وي	فليش ميموري PGM منتخب اشاري 0
سي13	PGM_LED1	2.5-وي	فليش ميموري PGM منتخب اشاري 1
بي 16	PGM_LED2	2.5-وي	فليش ميموري PGM منتخب اشاري 2
بي 13	PGM_SEL	2.5-وي	PGM_LED[2:0] LED تسلسل کي ٽوگل ڪري ٿو
H4	PSAS_CSn	3.3-وي	AS ترتيب واري چپ چونڊيو
G1	PSAS_DCLK	3.3-وي	AS ترتيب واري گھڙي
G4	PSAS_CONF_DONE	3.3-وي	AS ترتيب ڏنل
H2	PSAS_CONFIGn	3.3-وي	AS ٺاھ جوڙ فعال
G5	PSAS_DATA1	3.3-وي	AS ترتيب واري ڊيٽا
H3	PSAS_DATA0_ASD0	3.3-وي	AS ترتيب واري ڊيٽا
J1	PSAS_CEn	3.3-وي	AS ترتيب واري چپ کي فعال ڪريو
R12	SECURITY_MODE	2.5-وي	ايمبيڊڊ USB-Blaster II لاءِ DIP سوئچ پاور اپ تي فيڪٽري ڪمانڊ موڪلڻ لاءِ
E7	SENSE_CS0N	2.5-وي	پاور مانيٽر چپ چونڊيو
A5	SENSE_SCK	2.5-وي	پاور مانيٽر SPI گھڙي
D7	SENSE_SDI	2.5-وي	پاور مانيٽر SPI ڊيٽا ۾
B6	SENSE_SDO	2.5-وي	پاور مانيٽر SPI ڊيٽا ٻاهر

جدول 2-4. MAX V CPLD 5M2210 سسٽم ڪنٽرولر ڊيوائس پن آئوٽ (حصو 5 جو 5)

بورڊ حوالو (U13)	اسڪيمي سگنل نالو	I/O معياري	وصف
M13	FSM_D15	2.5-وي	FSM ڊيٽا بس
B8	HSMA_PRSNTN	2.5-وي	HSMC پورٽ موجود
L6	JTAG_5M2210_TDI	3.3-وي	MAX V CPLD JTAG زنجير ڊيٽا ۾
M5	JTAG_5M2210_TDO	3.3-وي	MAX V CPLD JTAG زنجير ڊيٽا ٻاهر
P3	JTAG_TCK	3.3-وي	JTAG زنجير جي گھڙي
پي 11	M570_CLOCK	2.5-وي	فيڪٽري ڪمانڊ موڪلڻ لاءِ ايمبيڊڊ USB-Blaster II ڏانهن 25-MHz گھڙي
M1	M570_JTAG_EN	3.3-وي	ايمبيڊ ٿيل USB-Blaster II کي غير فعال ڪرڻ لاءِ گھٽ سگنل
پي 10	MAX5_BEN0	2.5-وي	FSM بس MAX V بائيٽ فعال 0
R11	MAX5_BEN1	2.5-وي	FSM بس MAX V بائيٽ فعال 1
تي12	MAX5_BEN2	2.5-وي	FSM بس MAX V بائيٽ فعال 2
N11	MAX5_BEN3	2.5-وي	FSM بس MAX V بائيٽ فعال 3
تي11	MAX5_CLK	2.5-وي	FSM بس MAX V ڪلاڪ
R10	MAX5_CSN	2.5-وي	FSM بس MAX V چپ چونڊيو
M10	MAX5_OEN	2.5-وي	FSM بس MAX V آئوٽ پٽ فعال
N10	MAX5_WEN	2.5-وي	FSM بس MAX V لکڻ جي قابل
E11	MAX_CONF_DONEN	2.5-وي	Embedded USB-Blaster II جي ٺاھ جوڙ LED ڪئي وئي
A4	MAX_ERROR	2.5-وي	FPGA ترتيب جي غلطي LED
A6	MAX_LOAD	2.5-وي	FPGA تشڪيل فعال LED
M9	MAX_RESETN	2.5-وي	MAX V ري سيٽ پش بٽڻ
B7	اوورٽيمپ	2.5-وي	درجه حرارت مانيٽر پرستار کي فعال ڪريو
ڊي 12	PGM_CONFIG	2.5-وي	PGM LEDs جي سڃاڻپ ٿيل فليش ميموري تصوير لوڊ ڪريو
بي 14	PGM_LED0	2.5-وي	فليش ميموري PGM منتخب اشاري 0
سي13	PGM_LED1	2.5-وي	فليش ميموري PGM منتخب اشاري 1
بي 16	PGM_LED2	2.5-وي	فليش ميموري PGM منتخب اشاري 2
بي 13	PGM_SEL	2.5-وي	PGM_LED[2:0] LED تسلسل کي ٽوگل ڪري ٿو
H4	PSAS_CSn	3.3-وي	AS ترتيب واري چپ چونڊيو
G1	PSAS_DCLK	3.3-وي	AS ترتيب واري گھڙي
G4	PSAS_CONF_DONE	3.3-وي	AS ترتيب ڏنل
H2	PSAS_CONFIGn	3.3-وي	AS ٺاھ جوڙ فعال
G5	PSAS_DATA1	3.3-وي	AS ترتيب واري ڊيٽا
H3	PSAS_DATA0_ASD0	3.3-وي	AS ترتيب واري ڊيٽا
J1	PSAS_CEn	3.3-وي	AS ترتيب واري چپ کي فعال ڪريو
R12	SECURITY_MODE	2.5-وي	ايمبيڊڊ USB-Blaster II لاءِ DIP سوئچ پاور اپ تي فيڪٽري ڪمانڊ موڪلڻ لاءِ
E7	SENSE_CS0N	2.5-وي	پاور مانيٽر چپ چونڊيو
A5	SENSE_SCK	2.5-وي	پاور مانيٽر SPI گھڙي
D7	SENSE_SDI	2.5-وي	پاور مانيٽر SPI ڊيٽا ۾
B6	SENSE_SDO	2.5-وي	پاور مانيٽر SPI ڊيٽا ٻاهر

FPGA ٺاھ جوڙ

ھي سيڪشن بيان ڪري ٿو FPGA، فليش ميموري، ۽ MAX V CPLD 5M2210 سسٽم ڪنٽرولر ڊيوائس پروگرامنگ طريقن جي مدد سان سائڪلون VE FPGA ڊولپمينٽ بورڊ.

سائڪلون VE FPGA ڊولپمينٽ بورڊ ھيٺ ڏنل تشڪيل جي طريقن کي سپورٽ ڪري ٿو:

• ايمبيڊڊ يو ايس بي-بلاسٽر II ڊفالٽ طريقو آهي FPGA کي ترتيب ڏيڻ لاءِ J ۾ Quartus II پروگرامر استعمال ڪنديTAG موڊ فراهم ڪيل USB ڪيبل سان.
•  فليش ميموري ڊائون لوڊ ڪريو FPGA کي ترتيب ڏيڻ لاءِ فليش ميموري مان ذخيرو ٿيل تصويرون استعمال ڪندي يا ته پاور اپ تي يا پروگرام جي ڪنفيگريشن پش بٽڻ (S1) کي دٻائڻ سان.
• خارجي USB-Blaster FPGA کي ترتيب ڏيڻ لاءِ هڪ خارجي USB-Blaster استعمال ڪندي جيڪو J سان ڳنڍي ٿوTAG زنجير هيڊر (J4).
• EPCQ ڊوائيس سيريل يا کواڊ-سيريل FPGA ترتيب لاءِ جيڪا AS x1 يا AS x4 ترتيب واري اسڪيمن کي سپورٽ ڪري ٿي.

FPGA پروگرامنگ مٿان ايمبيڊڊ USB-Blaster II
هي ترتيب ڏيڻ جو طريقو هڪ USB قسم-B ڪنيڪٽر (J10)، هڪ USB 2.0 PHY ڊيوائس (U18)، ۽ هڪ Altera MAX II CPLD EPM570GF100I5N (U16) لاڳو ڪري ٿو هڪ USB ڪيبل استعمال ڪندي FPGA ترتيب ڏيڻ جي اجازت ڏيڻ لاءِ. هي USB ڪيبل سڌو سنئون ڳنڍي ٿي بورڊ تي USB قسم-B ڪنيڪٽر جي وچ ۾ ۽ هڪ پي سي جي USB پورٽ جي وچ ۾ Quartus II سافٽ ويئر هلائيندڙ.
MAX II CPLD EPM570GF100I5N ۾ ايمبيڊڊ USB-Blaster II عام طور تي جي کي ماسٽر ڪري ٿوTAG زنجير

شڪل 2-3 ڏيکاري ٿو JTAG زنجير

جيTAG زنجير ڪنٽرول DIP سوئچ (SW2) شڪل 2-3 ۾ ڏيکاريل جمپرن کي ڪنٽرول ڪري ٿو.
زنجير ۾ هڪ ڊوائيس يا انٽرفيس کي ڳنڍڻ لاء، انهن جي لاڳاپيل سوئچ کي آف پوزيشن ۾ هجڻ گهرجي. سڀني سوئچز کي آن پوزيشن ڏانھن سلائڊ ڪريو صرف زنجير ۾ FPGA.

MAX V CPLD 5M2210 سسٽم ڪنٽرولر J ۾ هجڻ گهرجيTAG ڪجهه GUI انٽرفيس استعمال ڪرڻ لاءِ زنجير.

جدول 2-5 لسٽ ڪري ٿو USB 2.0 PHY اسڪيميٽ سگنل جا نالا ۽ انهن سان لاڳاپيل سائڪلون VE FPGA پن نمبر.

جدول 2-5. USB 2.0 PHY اسڪيميٽڪ سگنل جا نالا ۽ ڪم (حصو 1 جو 2)

بورڊ جو حوالو (U18)	اسڪيمي سگنل نالو	سائيڪلون VE FPGA پن نمبر	I/O معياري	وصف
C1	24M_XTALIN	—	3.3-وي	کرسٽل اوسيليٽر ان پٽ
C2	24M_XTALOUT	—	3.3-وي	کرسٽل اوسيليٽر آئوٽ پٽ
E1	FX2_D_N	—	3.3-وي	USB 2.0 PHY ڊيٽا
E2	FX2_D_P	—	3.3-وي	USB 2.0 PHY ڊيٽا
H7	FX2_FLAGA	—	3.3-وي	غلام FIFO آئوٽ پٽ اسٽيٽس

جدول 2-5. USB 2.0 PHY اسڪيميٽڪ سگنل جا نالا ۽ ڪم (حصو 2 جو 2)

بورڊ جو حوالو (U18)	اسڪيمي سگنل نالو	سائيڪلون VE FPGA پن نمبر	I/O معياري	وصف
G7	FX2_FLAGB	—	3.3-وي	غلام FIFO آئوٽ پٽ اسٽيٽس
H8	FX2_FLAGC	—	3.3-وي	غلام FIFO آئوٽ پٽ اسٽيٽس
G6	FX2_PA1	—	3.3-وي	USB 2.0 PHY پورٽ هڪ انٽرفيس
F8	FX2_PA2	—	3.3-وي	USB 2.0 PHY پورٽ هڪ انٽرفيس
F7	FX2_PA3	—	3.3-وي	USB 2.0 PHY پورٽ هڪ انٽرفيس
F6	FX2_PA4	—	3.3-وي	USB 2.0 PHY پورٽ هڪ انٽرفيس
C8	FX2_PA5	—	3.3-وي	USB 2.0 PHY پورٽ هڪ انٽرفيس
C7	FX2_PA6	—	3.3-وي	USB 2.0 PHY پورٽ هڪ انٽرفيس
C6	FX2_PA7	—	3.3-وي	USB 2.0 PHY پورٽ هڪ انٽرفيس
H3	FX2_PB0	—	3.3-وي	USB 2.0 PHY پورٽ بي انٽرفيس
F4	FX2_PB1	—	3.3-وي	USB 2.0 PHY پورٽ بي انٽرفيس
H4	FX2_PB2	—	3.3-وي	USB 2.0 PHY پورٽ بي انٽرفيس
G4	FX2_PB3	—	3.3-وي	USB 2.0 PHY پورٽ بي انٽرفيس
H5	FX2_PB4	—	3.3-وي	USB 2.0 PHY پورٽ بي انٽرفيس
G5	FX2_PB5	—	3.3-وي	USB 2.0 PHY پورٽ بي انٽرفيس
F5	FX2_PB6	—	3.3-وي	USB 2.0 PHY پورٽ بي انٽرفيس
H6	FX2_PB7	—	3.3-وي	USB 2.0 PHY پورٽ بي انٽرفيس
A8	FX2_PD0	—	3.3-وي	USB 2.0 PHY پورٽ ڊي انٽرفيس
A7	FX2_PD1	—	3.3-وي	USB 2.0 PHY پورٽ ڊي انٽرفيس
B6	FX2_PD2	—	3.3-وي	USB 2.0 PHY پورٽ ڊي انٽرفيس
A6	FX2_PD3	—	3.3-وي	USB 2.0 PHY پورٽ ڊي انٽرفيس
B3	FX2_PD4	—	3.3-وي	USB 2.0 PHY پورٽ ڊي انٽرفيس
A3	FX2_PD5	—	3.3-وي	USB 2.0 PHY پورٽ ڊي انٽرفيس
C3	FX2_PD6	—	3.3-وي	USB 2.0 PHY پورٽ ڊي انٽرفيس
A2	FX2_PD7	—	3.3-وي	USB 2.0 PHY پورٽ ڊي انٽرفيس
B8	FX2_RESETN	V21	3.3-وي	ايمبيڊڊ USB-Blaster هارڊ ري سيٽ
F3	FX2_SCL	—	3.3-وي	USB 2.0 PHY سيريل ڪلاڪ
G3	FX2_SDA	—	3.3-وي	USB 2.0 PHY سيريل ڊيٽا
A1	FX2_SLRDN	—	3.3-وي	غلام فيفا لاء اسٽروب پڙهو
B1	FX2_SLWRN	—	3.3-وي	غلام FIFO لاء اسٽروب لکو
B7	FX2_WAKEUP	—	3.3-وي	USB 2.0 PHY جاڳڻ سگنل
G2	USB_CLK	AA23	3.3-وي	USB 2.0 PHY 48-MHz انٽرفيس ڪلاڪ

فليش ميموري مان FPGA پروگرامنگ

فليش ميموري پروگرامنگ مختلف طريقن سان ممڪن آهي. ڊفالٽ طريقو استعمال ڪرڻ آهي فيڪٽري ڊيزائن-بورڊ اپڊيٽ پورٽل. هي ڊزائن هڪ ٺهيل آهي webسرور، جيڪو خدمت ڪري ٿو بورڊ اپڊيٽ پورٽل web صفحو. جي web صفحو توهان کي نئين FPGA ڊيزائن کي چونڊڻ جي اجازت ڏئي ٿو جنهن ۾ هارڊويئر، سافٽ ويئر، يا ٻئي صنعت جي معياري S-Record ۾ File (.flash) ۽ ​​نيٽ ورڪ تي فليش ميموري جي صارف هارڊويئر پيج (صفحو 1) تي ڊيزائن لکو.

ثانوي طريقو اهو آهي ته ڊولپمينٽ کٽ ۾ شامل اڳ ۾ ٺهيل متوازي فليش لوڊر (PFL) ڊيزائن کي استعمال ڪيو وڃي. ڊولپمينٽ بورڊ فليش ميموري پروگرامنگ لاءِ Altera PFL ميگا فنڪشن لاڳو ڪري ٿو. PFL megafunction منطق جو هڪ بلاڪ آهي جيڪو پروگرام ڪيو ويو آهي Altera programmable logic device (FPGA يا CPLD). PFL هڪ مطابقت رکندڙ فليش ميموري ڊيوائس تي لکڻ لاءِ افاديت جي طور تي ڪم ڪري ٿو. هي اڳ ۾ ٺهيل ڊيزائن ۾ PFL ميگا فنڪشن آهي جيڪو توهان کي يا ته صفحي 0، صفحو 1، يا فليش ميموري جي ٻين علائقن کي USB انٽرفيس تي Quartus II سافٽ ويئر استعمال ڪندي لکڻ جي اجازت ڏئي ٿو. اهو طريقو ڊولپمينٽ بورڊ کي ان جي فيڪٽري ڊفالٽ سيٽنگون بحال ڪرڻ لاءِ استعمال ڪيو ويندو آهي.

فليش ميموري کي پروگرام ڪرڻ جا ٻيا طريقا پڻ استعمال ڪري سگھجن ٿا، بشمول Nios® II پروسيسر.

Nios II پروسيسر تي وڌيڪ معلومات لاء، ڏسو Altera جو Nios II پروسيسر صفحو webسائيٽ.
يا ته پاور اپ تي يا پروگرام ڪنفيگريشن پش بٽڻ کي دٻائڻ سان، PGM_CONFIG (S1)، MAX V CPLD 5M2210 سسٽم ڪنٽرولر جو PFL FPGA کي فليش ميموري مان ترتيب ڏئي ٿو. PFL ميگا فنڪشن فليش ميموري مان 16-bit ڊيٽا پڙهي ٿو ۽ ان کي فاسٽ پيسيو پيرلل (FPP) فارميٽ ۾ بدلائي ٿو. هي 16-bit ڊيٽا پوءِ لکيو ويو آهي وقف ڪيل ترتيب واري پنن تي FPGA ۾ ترتيب جي دوران.
PGM_CONFIG پش بٽڻ (S1) کي دٻائڻ سان FPGA هڪ هارڊويئر پيج سان لوڊ ٿئي ٿو جنهن جي بنياد تي PGM_LED[2:0] (D25, D26, D27) روشني ٿئي ٿي. جدول 2-6 ان ڊيزائن کي لسٽ ڪري ٿو جيڪو لوڊ ٿئي ٿو جڏهن توهان PGM_CONFIG پش بٽڻ کي دٻايو.

جدول 2-6. PGM_LED سيٽنگون (1)

PGM_LED0 (ڊي 25)	PGM_LED1 (ڊي 26)	PGM_LED2 (ڊي 27)	ڊيزائن
ON	بند	بند	ڪارخانو هارڊويئر
بند	ON	بند	استعمال ڪندڙ هارڊويئر 1
بند	بند	ON	استعمال ڪندڙ هارڊويئر 2

شڪل 2-4 ڏيکاري ٿو PFL ترتيب.

ھيٺ ڏنل عنوانن تي وڌيڪ معلومات لاء، لاڳاپيل دستاويزن جو حوالو ڏيو:

• بورڊ اپڊيٽ پورٽل، PFL ڊيزائن، ۽ فليش ميموري ميپ اسٽوريج، حوالو ڏيو سائڪلون VE FPGA ڊولپمينٽ کٽ يوزر گائيڊ.
• PFL megafunction، حوالي ڪريو Parallel Flash Loder Megafunction User Guide.

خارجي USB-Blaster مٿان FPGA پروگرامنگ
جيTAG زنجير هيڊر هڪ ٻيو طريقو مهيا ڪري ٿو FPGA کي ترتيب ڏيڻ لاءِ هڪ خارجي USB-Blaster ڊوائيس استعمال ڪندي هڪ PC تي هلندڙ Quartus II پروگرامر سان. جي وچ ۾ تڪرار کي روڪڻ لاءTAG ماسٽرز، ايمبيڊڊ USB-Blaster خودڪار طريقي سان بند ٿي ويندو آهي جڏهن توهان هڪ ٻاهرين USB-Blaster کي J سان ڳنڍيندا آهيو.TAG جي ذريعي زنجيرTAG زنجير هيڊر.

EPCQ استعمال ڪندي FPGA پروگرامنگ
گھٽ قيمت واري ECPQ ڊيوائس غير مستحڪم ميموري سان گڏ ھڪڙو سادو ڇهه پن انٽرفيس ۽ ھڪڙو ننڍڙو فارم فيڪٽر آھي. ECPQ AS x1 ۽ x4 موڊس کي سپورٽ ڪري ٿو. ڊفالٽ طور، هن بورڊ ۾ هڪ FPP ترتيب واري اسڪيم سيٽنگ آهي. ترتيب ڏيڻ واري اسڪيم کي AS موڊ تي سيٽ ڪرڻ لاءِ، رزسٽر ٻيهر ڪم ڪرڻ جي ضرورت آهي. MSEL سيٽنگ کي ترتيب ڏيو MSEL DIP سوئچ (SW1) استعمال ڪندي ترتيب واري اسڪيم کي تبديل ڪرڻ لاءِ.

شڪل 2-5 ڏيکاري ٿو EPCQ ۽ سائيڪلون VE FPGA جي وچ ۾ ڪنيڪشن.

شڪل 2-5. EPCQ ترتيب

اسٽيٽس عناصر
ڊولپمينٽ بورڊ ۾ اسٽيٽس LEDs شامل آهن. هي حصو بيان ڪري ٿو اسٽيٽس عناصر.

ٽيبل 2-7 ۾ LED بورڊ جا حوالا، نالا، ۽ فنڪشنل وضاحتون شامل آھن.

جدول 2-7. بورڊ-مخصوص LEDs (حصو 1 جو 2)

بورڊ حوالو	اسڪيمي سگنل نالو	I/O معياري	وصف
ڊي 35	طاقت	5.0-وي	بليو LED. روشني ٿئي ٿي جڏهن 5.0 V پاور فعال آهي.
ڊي 19	MAX_CONF_DONEn	2.5-وي	سائو LED. روشني ٿئي ٿي جڏهن FPGA ڪاميابي سان ترتيب ڏنل آهي. MAX V CPLD 5M2210 سسٽم ڪنٽرولر طرفان هلائي وئي.
ڊي 17	MAX_ERROR	2.5-وي	لال LED. روشني ٿئي ٿي جڏهن MAX V CPLD 5M2210 سسٽم ڪنٽرولر FPGA کي ترتيب ڏيڻ ۾ ناڪام ٿئي ٿو. MAX V CPLD 5M2210 سسٽم ڪنٽرولر طرفان هلائي وئي.
ڊي 18	MAX_LOAD	2.5-وي	سائو LED. روشني ٿئي ٿي جڏهن MAX V CPLD 5M2210 سسٽم ڪنٽرولر فعال طور تي FPGA ترتيب ڏئي رهيو آهي. MAX V CPLD 5M2210 سسٽم ڪنٽرولر طرفان هلائي وئي.
ڊي 25 ڊي 26 ڊي 27	PGM_LED[0] PGM_LED[1] PGM_LED[2]	2.5-وي	سائي LEDs. روشني ڏيکاري ٿي ته ڪهڙو هارڊويئر پيج فليش ميموري مان لوڊ ٿئي ٿو جڏهن توهان PGM_SEL پش بٽڻ کي دٻايو.

جدول 2-7. بورڊ-مخصوص LEDs (حصو 2 جو 2)

بورڊ حوالو	اسڪيمي سگنل نالو	I/O معياري	وصف
ڊي 11، ڊي 12 ڊي 13، ڊي 14	JTAG_RX، جيTAG_TX SC_RX، SC_TX	2.5-وي	سائي LEDs. روشني ڏيکاري ٿو USB-Blaster II وصول ۽ منتقلي سرگرمين.
D1	ENETA_LED_TX	2.5-وي	سائو LED. روشني ڏيکاري ٿو ته Ethernet PHY منتقلي سرگرمي. Marvell 88E1111 PHY پاران هلندڙ.
D2	ENETA_LED_RX	2.5-وي	سائو LED. روشني ڏيکاري ٿو ته Ethernet PHY وصولي سرگرمي. Marvell 88E1111 PHY پاران هلندڙ.
D5	ENETA_LED_LINK10	2.5-وي	سائو LED. 10 Mbps ڪنيڪشن جي رفتار تي Ethernet ڳنڍيل ظاهر ڪرڻ لاء روشني ڏيکاري ٿو. Marvell 88E1111 PHY پاران هلندڙ.
D4	ENETA_LED_LINK100	2.5-وي	سائو LED. 100 Mbps ڪنيڪشن جي رفتار تي Ethernet ڳنڍيل ظاهر ڪرڻ لاء روشني ڏيکاري ٿو. Marvell 88E1111 PHY پاران هلندڙ.
D3	ENETA_LED_LINK1000	2.5-وي	سائو LED. 1000 Mbps ڪنيڪشن جي رفتار تي Ethernet ڳنڍيل ظاهر ڪرڻ لاء روشني ڏيکاري ٿو. Marvell 88E1111 PHY پاران هلندڙ.
ڊي 19	ENETB_LED_TX	2.5-وي	سائو LED. Ethernet PHY B منتقلي سرگرمي کي ظاهر ڪرڻ لاءِ روشني ڏيکاري ٿي. Marvell 88E1111 PHY پاران هلندڙ.
ڊي 22	ENETB_LED_RX	2.5-وي	سائو LED. روشني ڏيکاري ٿو ته Ethernet PHY B وصولي سرگرمي. Marvell 88E1111 PHY پاران هلندڙ.
ڊي 24	ENETB_LED_LINK10	2.5-وي	سائو LED. روشني ڏيکاري ٿو Ethernet B 10 Mbps ڪنيڪشن جي رفتار تي ڳنڍيل آهي. Marvell 88E1111 PHY پاران هلندڙ.
ڊي 20	ENETB_LED_LINK100	2.5-وي	سائو LED. روشني ڏيکاري ٿو Ethernet B 100 Mbps ڪنيڪشن جي رفتار تي ڳنڍيل آهي. Marvell 88E1111 PHY پاران هلندڙ.
ڊي 21	ENETB_LED_LINK1000	2.5-وي	سائو LED. روشني ڏيکاري ٿو Ethernet B 1000 Mbps ڪنيڪشن جي رفتار تي ڳنڍيل آهي. Marvell 88E1111 PHY پاران هلندڙ.
ڊي 15، ڊي 16	USB_UART_TX_TOGGLE، USB_UART_RX_TOGGLE	2.5-وي	سائو LED. روشني ڏيکاري ٿو USB_UART وصول ۽ منتقلي سرگرمين.
ڊي 23، ڊي 24	UART_RXD_LED، UART_TXD_LED	2.5-وي	سائو LED. UART وصول ڪرڻ ۽ منتقلي سرگرمين جي نشاندهي ڪرڻ لاء روشني.
D3	HSMA_PRSNTn	3.3-وي	سائو LED. روشني تڏهن ٿئي ٿي جڏهن HSMC پورٽ ۾ بورڊ يا ڪيبل پلگ ان ٿيل هجي ته پن 160 گرائونڊ ٿي وڃي. شامل ٿيل ڪارڊ ذريعي هلائي وئي.

سيٽ اپ عناصر
ڊولپمينٽ بورڊ ۾ ڪيترائي مختلف قسم جا سيٽ اپ عناصر شامل آھن. ھي سيڪشن ھيٺ ڏنل سيٽ اپ عناصر کي بيان ڪري ٿو:

• بورڊ سيٽنگون DIP سوئچ
• JTAG سيٽنگون DIP سوئچ
• CPU ري سيٽ پش بٽڻ
• MAX V ري سيٽ پش بٽڻ
• پروگرام جي ٺاھ جوڙ پش بٽڻ
• پروگرام چونڊيو پش بٽڻ

DIP سوئچز جي ڊفالٽ سيٽنگن بابت وڌيڪ معلومات لاءِ، ڏسو سائڪلون VE FPGA ڊولپمينٽ کٽ يوزر گائيڊ.

بورڊ سيٽنگون DIP سوئچ
بورڊ سيٽنگون DIP سوئچ (SW4) ڪنٽرول ڪري ٿو مختلف خاصيتن کي مخصوص بورڊ ۽ MAX V CPLD 5M2210 سسٽم ڪنٽرولر منطق ڊيزائن. جدول 2-8 سوئچ ڪنٽرولز ۽ وضاحتن کي لسٽ ڪري ٿو.

ٽيبل 2-8. بورڊ سيٽنگون DIP سوئچ ڪنٽرول

سوئچ	اسڪيمي سگنل نالو	وصف
1	CLK_SEL	ON: منتخب ڪريو پروگرام قابل اوسيليٽر ڪلاڪ بند: SMA ان پٽ گھڙي چونڊيو
2	CLK_ENABLE	آن: آن-بورڊ اوسيليٽر کي غير فعال ڪريو بند: آن بورڊ اوسيليٽر کي فعال ڪريو
3	FACTORY_LOAD	آن: پاور اپ تي فليش مان صارف جي ڊيزائن کي لوڊ ڪريو بند: پاور اپ تي فليش مان فيڪٽري ڊيزائن کي لوڊ ڪريو
4	SECURITY_MODE	آن: ايمبيڊڊ USB-Blaster II پاور اپ تي فيڪٽري ڪمانڊ موڪلي ٿو. بند: ايمبيڊڊ USB-Blaster II پاور اپ تي فيڪٽري ڪمانڊ نه موڪليندو آهي.

JTAG زنجير ڪنٽرول DIP سوئچ
جيTAG زنجير ڪنٽرول DIP سوئچ (SW2) يا ته هٽائي ٿو يا ڊوائيسز کي فعال J ۾ شامل ڪري ٿوTAG زنجير سائيڪلون VE FPGA هميشه جي ۾ آهيTAG زنجير جدول 2-9 سوئچ ڪنٽرولز ۽ ان جي وضاحتن کي لسٽ ڪري ٿو.

جدول 2-9. جيTAG زنجير ڪنٽرول DIP سوئچ

سوئچ	اسڪيمي سگنل نالو	وصف
1	5M2210_JTAG_EN	آن: بائي پاس MAX V CPLD 5M2210 سسٽم ڪنٽرولر بند: MAX V CPLD 5M2210 سسٽم ڪنٽرولر ان-چين
2	HSMC_JTAG_EN	ON: بائي پاس HSMC پورٽ بند: HSMC بندرگاهن ۾
3	FAN_FORCE_ON	آن: فين کي فعال ڪريو بند: پرستار بند ڪريو
4	محفوظ ٿيل	رکيل

CPU ري سيٽ پش بٽڻ
CPU ري سيٽ پش بٽڻ، CPU_RESETn (S4)، سائڪلون VE FPGA DEV_CLRn پن لاءِ هڪ انپٽ آهي ۽ MAX V CPLD سسٽم ڪنٽرولر مان هڪ اوپن-ڊرين I/O آهي. هي پش بٽڻ FPGA ۽ CPLD منطق ٻنهي لاءِ ڊفالٽ ري سيٽ آهي. MAX V CPLD 5M2210 سسٽم ڪنٽرولر پاور آن ري سيٽ (POR) دوران هن پش بٽڻ کي پڻ هلائي ٿو.

MAX V ري سيٽ پش بٽڻ
MAX V ري سيٽ پش بٽڻ، MAX_RESETn (S3)، MAX V CPLD 5M2210 سسٽم ڪنٽرولر لاءِ هڪ ان پٽ آهي. هي پش بٽڻ CPLD منطق لاءِ ڊفالٽ ري سيٽ آهي.

پروگرام جي ٺاھ جوڙ پش بٽڻ
پروگرام جي جوڙجڪ پش بٽڻ، PGM_CONFIG (S1)، MAX V CPLD 5M2210 سسٽم ڪنٽرولر لاء هڪ ان پٽ آهي. هي ان پٽ فليش ميموري مان FPGA ريڪنفيگريشن کي مجبور ڪري ٿو. فليش ميموري ۾ مقام PGM_LED [2:0] جي سيٽنگن تي ٻڌل آهي، جيڪو پروگرام سليڪٽ پش بٽڻ، PGM_SEL ذريعي ڪنٽرول ڪيو ويندو آهي. صحيح سيٽنگون شامل آهن PGM_LED0، PGM_LED1، يا PGM_LED2 ٽن صفحن تي فليش ميموري ۾ FPGA ڊيزائنز لاءِ محفوظ آهن.

پروگرام چونڊيو پش بٽڻ
پروگرام چونڊيو پش بٽڻ، PGM_SEL (S2)، MAX V CPLD 5M2210 سسٽم ڪنٽرولر لاء هڪ ان پٽ آهي. هي پش بٽڻ PGM_LED[2:0] جي ترتيب کي ٽوگل ڪري ٿو جيڪو چونڊيندو آهي فليش ميموري ۾ ڪهڙي جڳهه استعمال ڪئي وئي آهي FPGA کي ترتيب ڏيڻ لاءِ. PGM_LED[2:6] ترتيب جي وصفن لاءِ جدول 2-0 ڏانهن رجوع ڪريو.

گھڙي جي گردش
هي حصو بيان ڪري ٿو بورڊ جي گھڙي جي ان پٽ ۽ آئوٽ.

آن بورڊ Oscillators
ڊولپمينٽ بورڊ ۾ 50-MHz، 100-MHz جي فريڪوئنسي سان oscillators ۽ هڪ پروگراميبل اوسيليٽر شامل آهن.

شڪل 2-6 ڏيکاري ٿو ڊفالٽ فريڪوئنسيز جي سڀني خارجي گھڙين جي سائڪلون VE FPGA ڊولپمينٽ بورڊ ڏانھن.

شڪل 2-6. سائڪلون VE FPGA ڊولپمينٽ بورڊ گھڙي

جدول 2-10 oscillators، ان جو I/O معيار، ۽ جلدtagڊولپمينٽ بورڊ لاءِ گهربل آهي.

ٽيبل 2-10. آن بورڊ Oscillators

ذريعو	اسڪيمي سگنل نالو	تعدد	I/O معياري	سائيڪلون VE FPGA پن نمبر	درخواست
U4	CLKIN_50_FPGA_TOP	50.000 MHz	اڪيلو ختم ٿيل	L14	مٿي ۽ ساڄي ڪنڊ
	CLKIN_50_FPGA_RIGHT			پي 22
X3	CLK_CONFIG	100.000 MHz	2.5V CMOS	—	فاسٽ FPGA ٺاھ جوڙ
X1 ۽ U3 (بفر)	DIFF_CLKIN_TOP_125_P	125.000 MHz	LVDS	L15	مٿي ۽ هيٺان ڪنڊ
	DIFF_CLKIN_TOP_125_N			ڪي 15
	DIFF_CLKIN_BOT_125_P			AB17
	DIFF_CLKIN_BOT_125_N			AB18

آف بورڊ ڪلاڪ ان پٽ/آئوٽ پٽ
ڊولپمينٽ بورڊ وٽ ان پٽ ۽ آئوٽ پٽ گھڙيون آھن جيڪي بورڊ تي ھلائي سگھجن ٿيون. ٻاھرين گھڙين کي مختلف سطحن ۽ I/O معيارن تي پروگرام ڪري سگھجي ٿو FPGA ڊوائيس جي وضاحتن جي مطابق.

جدول 2-11 ڊولپمينٽ بورڊ لاءِ گھڙي جي ان پٽن کي لسٽ ڪري ٿو.

جدول 2-11. آف بورڊ ڪلاڪ ان پٽ

ذريعو	اسڪيمياتي سگنل نالو	I/O معياري	سائيڪلون V E FPGA پن نمبر	وصف
SMA	CLKIN_SMA_P	LVDS	—	LVDS فين آئوٽ بفر ۾ ان پٽ.
	CLKIN_SMA_N	LVDS	—
سامٽيڪ HSMC	HSMA_CLK_IN0	2.5-وي	AB16	انسٽال ٿيل HSMC ڪيبل يا بورڊ مان اڪيلو ختم ٿيل ان پٽ.
سامٽيڪ HSMC	HSMA_CLK_IN_P1	LVDS/2.5-V	AB14	LVDS ان پٽ انسٽال ٿيل HSMC ڪيبل يا بورڊ مان. 2x LVTTL ان پٽن کي پڻ سپورٽ ڪري سگھي ٿو.
	HSMA_CLK_IN_N1	LVDS/LVTTL	AC14
سامٽيڪ HSMC	HSMA_CLK_IN_P2	LVDS/LVTTL	Y15	LVDS ان پٽ انسٽال ٿيل HSMC ڪيبل يا بورڊ مان. 2x LVTTL ان پٽن کي پڻ سپورٽ ڪري سگھي ٿو.
	HSMA_CLK_IN_N2	LVDS/LVTTL	AA15

جدول 2-12 ڊولپمينٽ بورڊ لاءِ گھڙي جي ٻاھرين کي لسٽ ڪري ٿو.

جدول 2-12. آف بورڊ ڪلاڪ آئوٽ پُٽ

ذريعو	اسڪيمياتي سگنل نالو	I/O معياري	سائيڪلون V E FPGA پن نمبر	وصف
سامٽيڪ HSMC	HSMA_CLK_OUT0	2.5V CMOS	AJ14	FPGA CMOS پيداوار (يا GPIO)
سامٽيڪ HSMC	HSMA_CLK_OUT_P1	LVDS/2.5V CMOS	AE22	LVDS پيداوار. 2x CMOS آئوٽ پڻ سپورٽ ڪري سگھي ٿو.
	HSMA_CLK_OUT_N1	LVDS/2.5V CMOS	AF23
سامٽيڪ HSMC	HSMA_CLK_OUT_P2	LVDS/2.5V CMOS	AG23	LVDS پيداوار. 2x CMOS آئوٽ پڻ سپورٽ ڪري سگھي ٿو.
	HSMA_CLK_OUT_N2	LVDS/2.5V CMOS	ايڇ 22
SMA	CLKOUT_SMA	2.5V CMOS	F9	FPGA CMOS پيداوار (يا GPIO)

عام استعمال ڪندڙ ان پٽ/آئوٽ پٽ
هي سيڪشن بيان ڪري ٿو صارف I/O انٽرفيس کي FPGA ڏانهن، بشمول پش بٽڻ، ڊيپ سوئچز، LEDs، ۽ ڪردار LCD.

استعمال ڪندڙ جي بيان ڪيل پش بٽڻ
ڊولپمينٽ بورڊ ۾ ٽي صارف جي وضاحت ٿيل پش بٽڻ شامل آھن. سسٽم تي معلومات ۽ محفوظ ري سيٽ پش بٽڻ لاءِ، صفحي 2-16 تي ”سيٽ اپ ايليمينٽس“ ڏانهن رجوع ڪريو. بورڊ ريفرنسز S5، S6، S7، ۽ S8 FPGA ڊيزائن کي ڪنٽرول ڪرڻ لاءِ پش بٽڻ آھن جيڪي سائڪلون VE FPGA ڊيوائس ۾ لوڊ ٿين ٿا. جڏهن توهان سوئچ کي دٻايو ۽ دٻايو، ڊوائيس پن منطق 0 تي مقرر ڪيو ويو آهي؛ جڏهن توهان سوئچ کي رليز ڪندا آهيو، ڊوائيس پن منطق 1 تي سيٽ ڪيو ويندو آهي. انهن عام استعمال ڪندڙ پش بٽڻ لاء بورڊ جي مخصوص ڪم نه آهن.

جدول 2-13 صارف جي بيان ڪيل پش بٽڻ جي اسڪيميٽ سگنل جا نالا ۽ انهن سان لاڳاپيل سائڪلون VE FPGA پن نمبرن کي لسٽ ڪري ٿو.

جدول 2-13. استعمال ڪندڙ جي بيان ڪيل پش بٽڻ اسڪيمياتي سگنل جا نالا ۽ افعال

بورڊ حوالو	اسڪيمي سگنل نالو	سائيڪلون VE FPGA پن نمبر	I/O معياري
S5	USER_PB0	AB12	2.5-وي
S6	USER_PB1	AB13	2.5-وي
S7	USER_PB2	AF13	2.5-وي
S8	USER_PB3	AG12	2.5-وي

استعمال ڪندڙ جي بيان ڪيل ڊيپ سوئچ
بورڊ ريفرنس SW3 هڪ چار پن ڊيپ سوئچ آهي. هي سوئچ استعمال ڪندڙ جي وضاحت ڪئي وئي آهي ۽ اضافي FPGA ان پٽ ڪنٽرول مهيا ڪري ٿي. جڏهن سوئچ آف پوزيشن ۾ آهي، هڪ منطق 1 چونڊيو ويو آهي. جڏهن سوئچ آن پوزيشن ۾ آهي، هڪ منطق 0 چونڊيو ويو آهي. ھن سوئچ لاءِ ڪو به بورڊ-مخصوص ڪم نه آھي.

جدول 2-14 صارف جي بيان ڪيل DIP سوئچ اسڪيميٽ سگنل جا نالا ۽ انهن سان لاڳاپيل سائڪلون VE FPGA پن نمبرن کي لسٽ ڪري ٿو.

جدول 2-14. استعمال ڪندڙ جي وضاحت ڪيل DIP سوئچ اسڪيميٽ سگنل جا نالا ۽ افعال

بورڊ حوالو	اسڪيمي سگنل نالو	سائيڪلون VE FPGA پن نمبر	I/O معياري
S5	USER_PB0	AB12	2.5-وي
S6	USER_PB1	AB13	2.5-وي
S7	USER_PB2	AF13	2.5-وي
S8	USER_PB3	AG12	2.5-وي

استعمال ڪندڙ جي وضاحت ڪيل LEDs
ڊولپمينٽ بورڊ ۾ عام ۽ HSMC صارف جي وضاحت ڪيل LEDs شامل آهن. هي سيڪشن سڀني صارف جي وضاحت ڪيل LEDs کي بيان ڪري ٿو. بورڊ جي مخصوص يا اسٽيٽس LEDs بابت معلومات لاءِ، صفحي 2-15 تي ”اسٽيٽس ايليمينٽس“ جو حوالو ڏيو.

عام LEDs
بورڊ ريفرنس D28 کان D31 تائين چار صارف بيان ڪيل LEDs آهن. ڪيفيت ۽ ڊيبگنگ سگنلز ايل اي ڊيز ڏانهن هليا ويا آهن ڊزائينز مان لوڊ ٿيل سائيڪلون VE FPGA ۾. I/O بندرگاهن تي هڪ منطق 0 ڊرائيونگ LED کي آن ڪري ٿو جڏهن ته ڊرائيونگ منطق 1 LED کي بند ڪري ٿو. هنن LEDs لاءِ ڪو به بورڊ-مخصوص ڪم نه آهي.

جدول 2-15 عام LED اسڪيميٽ سگنل جا نالا ۽ انهن سان لاڳاپيل سائڪلون VE FPGA پن نمبرن جي لسٽ ڪري ٿو.

جدول 2-15. جنرل LED اسڪيميٽ سگنل جا نالا ۽ ڪم

بورڊ حوالو	اسڪيمي سگنل جو نالو	سائيڪلون VE FPGA پن نمبر	I/O معياري
ڊي 28	USER_LED0	AK3	2.5-وي
ڊي 29	USER_LED1	AJ4	2.5-وي
ڊي 30	USER_LED2	AJ5	2.5-وي
ڊي 31	USER_LED3	AK6	2.5-وي

HSMC LEDs
بورڊ حوالا D20 ۽ D21 HSMC پورٽ لاء LEDs آهن. HSMC LEDs لاءِ ڪي به بورڊ مخصوص ڪم نه آھن. LEDs کي TX ۽ RX ليبل ڪيو ويو آهي، ۽ انهن جو مقصد آهي ڊيٽا جي وهڪري کي ظاهر ڪرڻ ۽ ان مان ڳنڍيل ڌيئر ڪارڊ. LEDs سائيڪلون VE FPGA ڊوائيس ذريعي هلائي رهيا آهن.

جدول 2-16 لسٽ ڪري ٿو HSMC LED اسڪيميٽ سگنل جا نالا ۽ انهن سان لاڳاپيل سائيڪلون VE FPGA پن نمبر.

جدول 2-16. HSMC LED اسڪيميٽ سگنل جا نالا ۽ ڪم

بورڊ حوالو	اسڪيمي سگنل جو نالو	سائيڪلون VE FPGA پن نمبر	I/O معياري
D1	HSMC_RX_LED	ايڇ 12	2.5-وي
D2	HSMC_TX_LED	ايڇ 11	2.5-وي

ڪردار LCD
ڊولپمينٽ بورڊ ۾ هڪ واحد 14-پن 0.1″ پچ ڊبل-رو هيڊر شامل آهي جيڪو 2 لائن × 16 ڪردار Lumex ڪردار LCD سان انٽرفيس ڪري ٿو. ڪردار LCD وٽ 14-پن رسيپٽيڪل آهي جيڪو سڌو سنئون بورڊ جي 14-پن هيڊر تي چڙهندو آهي، تنهنڪري ان کي آساني سان هٽائي سگهجي ٿو ڊسپلي جي هيٺان اجزاء تائين رسائي لاءِ. توھان پڻ ھيڊر استعمال ڪري سگھوٿا ڊيبگنگ يا ٻين مقصدن لاءِ.

جدول 2-17 ڪردار LCD پن تفويض کي اختصار ڪري ٿو. سگنل جا نالا ۽ هدايتون سائيڪلون VE FPGA ڊوائيس سان لاڳاپيل آهن.

جدول 2-17. ڪردار LCD پن اسائنمنٽس، اسڪيميٽ سگنل جا نالا، ۽ افعال

بورڊ حوالو (J14)	اسڪيميٽ سگنل جو نالو	سائيڪلون VE FPGA پن نمبر	I/O معياري	وصف
7	LCD_DATA0	AJ7	2.5-وي	LCD ڊيٽا بس
8	LCD_DATA1	AK7	2.5-وي	LCD ڊيٽا بس
9	LCD_DATA2	AJ8	2.5-وي	LCD ڊيٽا بس
10	LCD_DATA3	AK8	2.5-وي	LCD ڊيٽا بس
11	LCD_DATA4	AF9	2.5-وي	LCD ڊيٽا بس
12	LCD_DATA5	AG9	2.5-وي	LCD ڊيٽا بس
13	LCD_DATA6	ايڇ 9	2.5-وي	LCD ڊيٽا بس
14	LCD_DATA7	AJ9	2.5-وي	LCD ڊيٽا بس

جدول 2-17. ڪردار LCD پن اسائنمنٽس، اسڪيميٽ سگنل جا نالا، ۽ افعال

بورڊ حوالو (J14)	اسڪيميٽ سگنل جو نالو	سائيڪلون VE FPGA پن نمبر	I/O معياري	وصف
4	LCD_D_Cn	AK11	2.5-وي	LCD ڊيٽا يا حڪم چونڊيو
5	LCD_WEn	AK10	2.5-وي	LCD لکڻ فعال
6	LCD_CSn	AJ12	2.5-وي	LCD چپ چونڊيو

جدول 2-18 ۾ LCD پن وصفن جي فهرست آھي، ۽ Lumex ڊيٽا شيٽ مان ھڪڙو اقتباس آھي.

جدول 2-18. LCD پن وصفون ۽ افعال

پن نمبر	علامت	سطح	فنڪشن
1	وي ڊي ڊي	—	بجلي جي فراهمي	5 V
2	وي ايس ايس	—		GND (0 V)
3	V0	—		LCD ڊرائيو لاء
4	RS	ايڇ/ ايل	رجسٽر چونڊيو سگنل H: ڊيٽا ان پٽ L: هدايتون ان پٽ
5	آر/ڊبليو	ايڇ/ ايل	H: ڊيٽا پڙهڻ (ماڊيول کان ايم پي يو) L: ڊيٽا لکڻ (MPU کان ماڊل)
6	E	ايڇ، ايڇ کان ايل	فعال ڪريو
7-14	DB0-DB7	ايڇ/ ايل	ڊيٽا بس- سافٽ ويئر چونڊيل 4-bit يا 8-bit موڊ

وڌيڪ معلومات لاءِ جيئن وقت، ڪردار جا نقشا، انٽرفيس گائيڊ لائينون، ۽ ٻيا لاڳاپيل دستاويز، دورو ڪريو www.lumex.com.

ڊيبگ هيڊر
هن ڊولپمينٽ بورڊ ۾ ڊيبگ مقصدن لاءِ ٻه 2 × 8 ڊيبگ هيڊر شامل آهن. FPGA I/Os رستو سڌو هيڊر ڏانهن ڊيزائن جي جاچ، ڊيبگنگ، يا جلدي تصديق لاءِ.

جدول 2-19 مختصر ڪري ٿو ڊيبگ هيڊر پن اسائنمنٽس، سگنل جا نالا، ۽ افعال.

جدول 2-19. ڊيبگ هيڊر پن اسائنمينٽس، اسڪيميٽڪ سگنل جا نالا، ۽ ڪم (حصو 1 جو 2)

بورڊ حوالو	اسڪيمياتي سگنل نالو	سائيڪلون VE FPGA پن نمبر	I/O معياري	وصف
ڊيبگ هيڊر (J15)
1	HEADER_D0	ايڇ 21	1.5-وي	اڪيلو ختم ٿيل سگنل صرف ڊيبگ مقصدن لاءِ
5	HEADER_D1	جي 21	1.5-وي	اڪيلو ختم ٿيل سگنل صرف ڊيبگ مقصدن لاءِ
9	HEADER_D2	جي 22	1.5-وي	اڪيلو ختم ٿيل سگنل صرف ڊيبگ مقصدن لاءِ
13	HEADER_D3	E26	1.5-وي	اڪيلو ختم ٿيل سگنل صرف ڊيبگ مقصدن لاءِ
4	HEADER_D4	E25	1.5-وي	اڪيلو ختم ٿيل سگنل صرف ڊيبگ مقصدن لاءِ
8	HEADER_D5	سي27	1.5-وي	اڪيلو ختم ٿيل سگنل صرف ڊيبگ مقصدن لاءِ
12	HEADER_D6	سي26	1.5-وي	اڪيلو ختم ٿيل سگنل صرف ڊيبگ مقصدن لاءِ

جدول 2-19. ڊيبگ هيڊر پن اسائنمينٽس، اسڪيميٽڪ سگنل جا نالا، ۽ ڪم (حصو 2 جو 2)

بورڊ حوالو	اسڪيمياتي سگنل نالو	سائيڪلون VE FPGA پن نمبر	I/O معياري	وصف
16	HEADER_D7	بي 27	1.5-وي	اڪيلو ختم ٿيل سگنل صرف ڊيبگ مقصدن لاءِ
ڊيبگ هيڊر (J16)
1 ۽ 2	HEADER_P0 ۽ HEADER_N0	H25 ۽ H26	2.5-وي	صرف ڊيبگ جي مقصدن لاءِ پسسو-فرق سگنل
3 ۽ 4	HEADER_P1 ۽ HEADER_N1	P20 ۽ N20	2.5-وي	صرف ڊيبگ جي مقصدن لاءِ پسسو-فرق سگنل
7 ۽ 8	HEADER_P2 ۽ HEADER_N2	جي 22 ۽ جي 23	2.5-وي	صرف ڊيبگ جي مقصدن لاءِ پسسو-فرق سگنل
9 ۽ 10	HEADER_P3 ۽ HEADER_N3	ڊي 28 ۽ ڊي 29	2.5-وي	صرف ڊيبگ جي مقصدن لاءِ پسسو-فرق سگنل
13 ۽ 14	HEADER_P4 ۽ HEADER_N4	E27 ۽ D27	2.5-وي	صرف ڊيبگ جي مقصدن لاءِ پسسو-فرق سگنل
15 ۽ 16	HEADER_P5 ۽ HEADER_N5	H24 ۽ J25	2.5-وي	صرف ڊيبگ جي مقصدن لاءِ پسسو-فرق سگنل

اجزاء ۽ انٽرفيس
هي سيڪشن بيان ڪري ٿو ڊولپمينٽ بورڊ جي ڪميونيڪيشن بندرگاهن ۽ انٽرفيس ڪارڊ جو تعلق سائيڪلون VE FPGA ڊوائيس سان آهي. ڊولپمينٽ بورڊ هيٺ ڏنل مواصلاتي بندرگاهن کي سپورٽ ڪري ٿو:

• RS-232 سيريل UART
• 10/100/1000 Ethernet
• ايڇ ايس ايم سي
• USB UART

10/100/1000 Ethernet
ڊولپمينٽ بورڊ ٻن بيروني مارويل 10E100 PHY ۽ Altera Triple-Speed ​​Ethernet MegaCore MAC فنڪشن کي استعمال ڪندي ٻه 1000/88/1111 بيس-T ايٿرنيٽ کي سپورٽ ڪري ٿو. PHY-to-MAC انٽرفيس استعمال ڪن ٿا RGMII انٽرفيس. MAC فنڪشن لازمي طور تي مهيا ڪيو وڃي FPGA ۾ عام نيٽ ورڪنگ ايپليڪيشنن لاءِ. Marvell 88E1111 PHY 2.5-V ۽ 1.0-V پاور ريل استعمال ڪري ٿو ۽ هڪ 25-MHz ريفرنس ڪلاڪ جي ضرورت آهي هڪ وقف آڪسيليٽر کان. PHY اندروني مقناطيسي سان RJ45 ماڊل کي انٽرفيس ڪري ٿو جيڪو Ethernet ٽريفڪ سان ٽامي لائينن کي هلائڻ لاءِ استعمال ڪري سگھجي ٿو.

شڪل 2-7 ڏيکاري ٿو RGMII انٽرفيس FPGA (MAC) ۽ Marvell 88E1111 PHY جي وچ ۾.

شڪل 2-7. FPGA (MAC) ۽ Marvell 88E1111 PHY جي وچ ۾ RGMII انٽرفيس

جدول 2-20 Ethernet PHY انٽرفيس پن اسائنمنٽس کي لسٽ ڪري ٿو

ٽيبل 2-20. Ethernet PHY پن اسائنمينٽس، سگنل جا نالا ۽ ڪم (حصو 1 جو 3)

بورڊ حوالو	اسڪيمياتي سگنل نالو	سائيڪلون VE FPGA پن نمبر	I/O معياري	وصف
16	HEADER_D7	بي 27	1.5-وي	اڪيلو ختم ٿيل سگنل صرف ڊيبگ مقصدن لاءِ
ڊيبگ هيڊر (J16)
1 ۽ 2	HEADER_P0 ۽ HEADER_N0	H25 ۽ H26	2.5-وي	صرف ڊيبگ جي مقصدن لاءِ پسسو-فرق سگنل
3 ۽ 4	HEADER_P1 ۽ HEADER_N1	P20 ۽ N20	2.5-وي	صرف ڊيبگ جي مقصدن لاءِ پسسو-فرق سگنل
7 ۽ 8	HEADER_P2 ۽ HEADER_N2	جي 22 ۽ جي 23	2.5-وي	صرف ڊيبگ جي مقصدن لاءِ پسسو-فرق سگنل
9 ۽ 10	HEADER_P3 ۽ HEADER_N3	ڊي 28 ۽ ڊي 29	2.5-وي	صرف ڊيبگ جي مقصدن لاءِ پسسو-فرق سگنل
13 ۽ 14	HEADER_P4 ۽ HEADER_N4	E27 ۽ D27	2.5-وي	صرف ڊيبگ جي مقصدن لاءِ پسسو-فرق سگنل
15 ۽ 16	HEADER_P5 ۽ HEADER_N5	H24 ۽ J25	2.5-وي	صرف ڊيبگ جي مقصدن لاءِ پسسو-فرق سگنل

ٽيبل 2-20. Ethernet PHY پن اسائنمينٽس، سگنل جا نالا ۽ ڪم (حصو 2 جو 3)

بورڊ حوالو	اسڪيمي سگنل نالو	سائيڪلون VE FPGA پن نمبر	I/O معياري	وصف
33	ENETA_MDI_P1	—	2.5-V CMOS	ميڊيا انحصار انٽرفيس
34	ENETA_MDI_N1	—	2.5-V CMOS	ميڊيا انحصار انٽرفيس
39	ENETA_MDI_P2	—	2.5-V CMOS	ميڊيا انحصار انٽرفيس
41	ENETA_MDI_N2	—	2.5-V CMOS	ميڊيا انحصار انٽرفيس
42	ENETA_MDI_P3	—	2.5-V CMOS	ميڊيا انحصار انٽرفيس
43	ENETA_MDI_N3	—	2.5-V CMOS	ميڊيا انحصار انٽرفيس
ايٿرنيٽ PHY B (U11)
8	ENETB_GTX_CLK	E28	2.5-V CMOS	125-MHz RGMII منتقلي گھڙي
23	ENETB_INTN	ڪي 22	2.5-V CMOS	انتظاميا بس مداخلت
60	ENETB_LED_DUPLEX	—	2.5-V CMOS	Duplex يا تصادم LED. استعمال نه ٿيو
70	ENETB_LED_DUPLEX	—	2.5-V CMOS	Duplex يا تصادم LED. استعمال نه ٿيو
76	ENETB_LED_LINK10	—	2.5-V CMOS	10-Mb لنڪ LED
74	ENETB_LED_LINK100	—	2.5-V CMOS	100-Mb لنڪ LED
73	ENETB_LED_LINK1000	—	2.5-V CMOS	1000-Mb لنڪ LED
58	ENETB_LED_RX	—	2.5-V CMOS	RX ڊيٽا فعال LED
69	ENETB_LED_RX	—	2.5-V CMOS	RX ڊيٽا فعال LED
68	ENETB_LED_TX	—	2.5-V CMOS	TX ڊيٽا فعال LED
25	ENETB_MDC	A29	2.5-V CMOS	انتظام بس ڊيٽا ڪلاڪ
24	ENETB_MDIO	L23	2.5-V CMOS	انتظامي بس ڊيٽا
28	ENETB_RESETN	M21	2.5-V CMOS	ڊوائيس ري سيٽ
2	ENETB_RX_CLK	R23	2.5-V CMOS	RGMII ڪلاڪ وصول ڪيو
95	ENETB_RX_D0	F25	2.5-V CMOS	RGMII ڊيٽا بس وصول
92	ENETB_RX_D1	F26	2.5-V CMOS	RGMII ڊيٽا بس وصول
93	ENETB_RX_D2	R20	2.5-V CMOS	RGMII ڊيٽا بس وصول
91	ENETB_RX_D3	تي21	2.5-V CMOS	RGMII ڊيٽا بس وصول
94	ENETB_RX_DV	L24	2.5-V CMOS	RGMII حاصل ڊيٽا صحيح
11	ENETB_TX_D0	F29	2.5-V CMOS	RGMII منتقلي ڊيٽا بس
12	ENETB_TX_D1	ڊي 30	2.5-V CMOS	RGMII منتقلي ڊيٽا بس
14	ENETB_TX_D2	سي30	2.5-V CMOS	RGMII منتقلي ڊيٽا بس
16	ENETB_TX_D3	F28	2.5-V CMOS	RGMII منتقلي ڊيٽا بس
9	ENETB_TX_EN	بي 29	2.5-V CMOS	RGMII منتقلي فعال
55	ENETB_XTAL_25MHZ	—	2.5-V CMOS	25-MHz RGMII منتقلي گھڙي
29	ENETB_MDI_P0	—	2.5-V CMOS	ميڊيا انحصار انٽرفيس
31	ENETB_MDI_N0	—	2.5-V CMOS	ميڊيا انحصار انٽرفيس
33	ENETB_MDI_P1	—	2.5-V CMOS	ميڊيا انحصار انٽرفيس
34	ENETB_MDI_N1	—	2.5-V CMOS	ميڊيا انحصار انٽرفيس
39	ENETB_MDI_P2	—	2.5-V CMOS	ميڊيا انحصار انٽرفيس
41	ENETB_MDI_N2	—	2.5-V CMOS	ميڊيا انحصار انٽرفيس

ٽيبل 2-20. Ethernet PHY پن اسائنمينٽس، سگنل جا نالا ۽ ڪم (حصو 3 جو 3)

بورڊ حوالو	اسڪيمي سگنل نالو	سائيڪلون VE FPGA پن نمبر	I/O معياري	وصف
42	ENETB_MDI_P3	—	2.5-V CMOS	ميڊيا انحصار انٽرفيس
43	ENETB_MDI_N3	—	2.5-V CMOS	ميڊيا انحصار انٽرفيس

ايڇ ايس ايم سي

• ڊولپمينٽ بورڊ HSMC انٽرفيس کي سپورٽ ڪري ٿو. HSMC انٽرفيس هڪ مڪمل SPI4.2 انٽرفيس (17 LVDS چينلز)، ٽي ان پٽ ۽ آئوٽ پٽ ڪلاڪ، ۽ گڏوگڏ J.TAG ۽ SMB سگنل. LVDS چينلز CMOS سگنلنگ يا LVDS لاء استعمال ڪري سگھجن ٿيون.
• HSMC هڪ Altera-ترقي يافته اوپن وضاحت آهي، جيڪا توهان کي ڊولپمينٽ بورڊ جي ڪارڪردگي کي وڌائڻ جي اجازت ڏئي ٿي ڌيئر ڪارڊز (HSMCs) جي اضافي ذريعي.
• HSMC وضاحتن بابت وڌيڪ معلومات لاءِ جيئن سگنلنگ معيار، سگنل جي سالميت، مطابقت رکندڙ ڪنيڪٽر، ۽ مشيني معلومات، ڏسو هاءِ اسپيڊ ميزانين ڪارڊ (HSMC) اسپيسيفڪيشن مينوئل.
• HSMC ڪنيڪٽر وٽ ڪل 172 پن آهن، جن ۾ 120 سگنل پن، 39 پاور پن، ۽ 13 گرائونڊ پن شامل آهن. گرائونڊ پن سگنل ۽ پاور پنن جي ٻن قطارن جي وچ ۾ واقع آهن، ٻنهي کي ڍال ۽ هڪ حوالو طور ڪم ڪري رهيا آهن. HSMC ميزبان ڪنيڪٽر 0.5 mm-pitch QSH/QTH خاندان تي ٻڌل آهي تيز رفتار، بورڊ کان بورڊ ڪنيڪٽر Samtec کان. ھن ڪنيڪٽر ۾ ٽي بئنڪ آھن. بئنڪ 1 هر ٽئين پن کي هٽايو آهي جيئن QSH-DP/QTH-DP سيريز ۾ ڪيو ويو آهي. بئنڪ 2 ۽ بئنڪ 3 ۾ سڀ پن آهن جيئن QSH/QTH سيريز ۾ ڪيو ويو آهي. جيئن ته سائڪلون VE FPGA ڊولپمينٽ بورڊ ٽرانسيور بورڊ نه آهي، HSMC جا ٽرانسيور پن سائڪلون VE FPGA ڊوائيس سان ڳنڍيل نه آهن.

شڪل 2-8 سامٽيڪ ڪنيڪٽر جي ٽن بئنڪن جي حوالي سان سگنلن جي بئنڪ ترتيب ڏيکاري ٿي.

شڪل 2-8. HSMC سگنل ۽ بئنڪ ڊاگرام

HSMC انٽرفيس وٽ پروگراميبل bi-directional I/O پن آهن جيڪي 2.5-V LVCMOS طور استعمال ڪري سگھجن ٿا، جيڪو 3.3-V LVTTL-مطابقت وارو آهي. اهي پن پڻ استعمال ڪري سگھجن ٿا مختلف مختلف I/O معيارن سميت، پر ان تائين محدود ناهي، LVDS، mini-LVDS، ۽ RSDS تائين 17 مڪمل-ڊپلڪس چينلز سان.
جيئن ته هاءِ اسپيڊ ميزانائن ڪارڊ (HSMC) اسپيسيفڪيشن مينوئل ۾ نوٽ ڪيو ويو آهي، LVDS ۽ سنگل-اينڊڊ I/O معيار صرف ڪم ڪرڻ جي ضمانت آهن جڏهن ته عام سنگل-اينڊ پن-آئوٽ يا عام فرق واري پن-آئوٽ جي مطابق ملايو وڃي ٿو.

جدول 2-21 لسٽ ڪري ٿو HSMC انٽرفيس پن اسائنمنٽس، سگنل جا نالا، ۽ افعال.

جدول 2-21. HSMC انٽرفيس پن اسائنمينٽس، اسڪيميٽڪ سگنل جا نالا، ۽ ڪم (حصو 1 جو 3)

بورڊ حوالو (J7)	اسڪيمي سگنل نالو	سائيڪلون V E FPGA پن نمبر	I/O معياري	وصف
33	HSMC_SDA	AB22	2.5-V CMOS	انتظام سيريل ڊيٽا
34	HSMC_SCL	AC22	2.5-V CMOS	انتظام سيريل ڪلاڪ
35	JTAG_TCK	AC7	2.5-V CMOS	JTAG ڪلاڪ سگنل
36	HSMC_JTAG_TMS	—	2.5-V CMOS	JTAG موڊ چونڊيو سگنل
37	HSMC_JTAG_TDO	—	2.5-V CMOS	JTAG ڊيٽا جي پيداوار
38	JTAC_FPGA_TDO_RETIMER	—	2.5-V CMOS	JTAG ڊيٽا ان پٽ
39	HSMC_CLK_OUT0	AJ14	2.5-V CMOS	وقف ٿيل CMOS ڪلاڪ
40	HSMC_CLK_IN0	AB16	2.5-V CMOS	وقف ٿيل CMOS ڪلاڪ اندر
41	HSMC_D0	ايڇ 10	2.5-V CMOS	وقف ٿيل CMOS I/O بٽ 0
42	HSMC_D1	AJ10	2.5-V CMOS	وقف ٿيل CMOS I/O بٽ 1
43	HSMC_D2	Y13	2.5-V CMOS	وقف ٿيل CMOS I/O بٽ 2
44	HSMC_D3	AA14	2.5-V CMOS	وقف ٿيل CMOS I/O بٽ 3
47	HSMC_TX_D_P0	AK27	LVDS يا 2.5-V	LVDS TX بٽ 0 يا CMOS بٽ 4
48	HSMC_RX_D_P0	Y16	LVDS يا 2.5-V	LVDS RX bit 0 يا CMOS bit 5
49	HSMC_TX_D_N0	AK28	LVDS يا 2.5-V	LVDS TX بٽ 0n يا CMOS بٽ 6
50	HSMC_RX_D_N0	AA26	LVDS يا 2.5-V	LVDS RX bit 0n يا CMOS bit 7
53	HSMC_TX_D_P1	AJ27	LVDS يا 2.5-V	LVDS TX بٽ 1 يا CMOS بٽ 8
54	HSMC_RX_D_P1	Y17	LVDS يا 2.5-V	LVDS RX bit 1 يا CMOS bit 9
55	HSMC_TX_D_N1	AK26	LVDS يا 2.5-V	LVDS TX بٽ 1n يا CMOS بٽ 10
56	HSMC_RX_D_N1	Y18	LVDS يا 2.5-V	LVDS RX bit 1n يا CMOS bit 11
59	HSMC_TX_D_P2	AG26	LVDS يا 2.5-V	LVDS TX بٽ 2 يا CMOS بٽ 12
60	HSMC_RX_D_P2	AA18	LVDS يا 2.5-V	LVDS RX bit 2 يا CMOS bit 13
61	HSMC_TX_D_N2	ايڇ 26	LVDS يا 2.5-V	LVDS TX بٽ 2n يا CMOS بٽ 14
62	HSMC_RX_D_N2	AA19	LVDS يا 2.5-V	LVDS RX bit 2n يا CMOS bit 15
65	HSMC_TX_D_P3	AJ25	LVDS يا 2.5-V	LVDS TX بٽ 3 يا CMOS بٽ 16
66	HSMC_RX_D_P3	Y20	LVDS يا 2.5-V	LVDS RX bit 3 يا CMOS bit 17
67	HSMC_TX_D_N3	AK25	LVDS يا 2.5-V	LVDS TX بٽ 3n يا CMOS بٽ 18
68	HSMC_RX_D_N3	AA20	LVDS يا 2.5-V	LVDS RX bit 3n يا CMOS bit 19
71	HSMC_TX_D_P4	ايڇ 24	LVDS يا 2.5-V	LVDS TX بٽ 4 يا CMOS بٽ 20

جدول 2-21. HSMC انٽرفيس پن اسائنمينٽس، اسڪيميٽڪ سگنل جا نالا، ۽ ڪم (حصو 2 جو 3)

بورڊ حوالو (J7)	اسڪيمي سگنل نالو	سائيڪلون V E FPGA پن نمبر	I/O معياري	وصف
72	HSMC_RX_D_P4	AA21	LVDS يا 2.5-V	LVDS RX bit 4 يا CMOS bit 21
73	HSMC_TX_D_N4	AJ24	LVDS يا 2.5-V	LVDS TX بٽ 4n يا CMOS بٽ 22
74	HSMC_RX_D_N4	AB21	LVDS يا 2.5-V	LVDS RX bit 4n يا CMOS bit 23
77	HSMC_TX_D_P5	ايڇ 21	LVDS يا 2.5-V	LVDS TX بٽ 5 يا CMOS بٽ 24
78	HSMC_RX_D_P5	AB19	LVDS يا 2.5-V	LVDS RX bit 5 يا CMOS bit 25
79	HSMC_TX_D_N5	AJ22	LVDS يا 2.5-V	LVDS TX بٽ 5n يا CMOS بٽ 26
80	HSMC_RX_D_N5	AC19	LVDS يا 2.5-V	LVDS RX bit 5n يا CMOS bit 27
83	HSMC_TX_D_P6	AJ23	LVDS يا 2.5-V	LVDS TX بٽ 6 يا CMOS بٽ 28
84	HSMC_RX_D_P6	AC21	LVDS يا 2.5-V	LVDS RX bit 6 يا CMOS bit 29
85	HSMC_TX_D_N6	AK23	LVDS يا 2.5-V	LVDS TX بٽ 6n يا CMOS بٽ 30
86	HSMC_RX_D_N6	AD20	LVDS يا 2.5-V	LVDS RX bit 6n يا CMOS bit 31
89	HSMC_TX_D_P7	AK21	LVDS يا 2.5-V	LVDS TX بٽ 7 يا CMOS بٽ 32
90	HSMC_RX_D_P7	AD19	LVDS يا 2.5-V	LVDS RX bit 7 يا CMOS bit 33
91	HSMC_TX_D_N7	AK22	LVDS يا 2.5-V	LVDS TX بٽ 7n يا CMOS بٽ 34
92	HSMC_RX_D_N7	AE20	LVDS يا 2.5-V	LVDS RX bit 7n يا CMOS bit 35
95	HSMC_CLK_OUT_P1	AE22	LVDS يا 2.5-V	LVDS يا CMOS ڪلاڪ 1 يا CMOS بٽ 36
96	HSMC_CLK_IN_P1	AB14	LVDS يا 2.5-V	LVDS يا CMOS ڪلاڪ 1 يا CMOS بٽ 37 ۾
97	HSMC_CLK_OUT_N1	AF23	LVDS يا 2.5-V	LVDS يا CMOS ڪلاڪ 1 يا CMOS بٽ 38
98	HSMC_CLK_IN_N1	AC14	LVDS يا 2.5-V	LVDS يا CMOS ڪلاڪ 1 يا CMOS بٽ 39 ۾
101	HSMC_TX_D_P8	AJ20	LVDS يا 2.5-V	LVDS TX بٽ 8 يا CMOS بٽ 40
102	HSMC_RX_D_P8	AF21	LVDS يا 2.5-V	LVDS RX bit 8 يا CMOS bit 41
103	HSMC_TX_D_N8	AK20	LVDS يا 2.5-V	LVDS TX بٽ 8n يا CMOS بٽ 42
104	HSMC_RX_D_N8	AG22	LVDS يا 2.5-V	LVDS RX bit 8n يا CMOS bit 43
107	HSMC_TX_D_P9	AJ19	LVDS يا 2.5-V	LVDS TX بٽ 9 يا CMOS بٽ 44
108	HSMC_RX_D_P9	AF20	LVDS يا 2.5-V	LVDS RX bit 9 يا CMOS bit 45
109	HSMC_TX_D_N9	AK18	LVDS يا 2.5-V	LVDS TX بٽ 9n يا CMOS بٽ 46
110	HSMC_RX_D_N9	AG21	LVDS يا 2.5-V	LVDS RX bit 9n يا CMOS bit 47
113	HSMC_TX_D_P10	AJ17	LVDS يا 2.5-V	LVDS TX بٽ 10 يا CMOS بٽ 48
114	HSMC_RX_D_P10	AF18	LVDS يا 2.5-V	LVDS RX bit 10 يا CMOS bit 49
115	HSMC_TX_D_N10	AJ18	LVDS يا 2.5-V	LVDS TX بٽ 10n يا CMOS بٽ 50
116	HSMC_RX_D_N10	AF19	LVDS يا 2.5-V	LVDS RX bit 10n يا CMOS bit 51
119	HSMC_TX_D_P11	AK25	LVDS يا 2.5-V	LVDS TX بٽ 11 يا CMOS بٽ 52
120	HSMC_RX_D_P11	AG18	LVDS يا 2.5-V	LVDS RX bit 11 يا CMOS bit 53
121	HSMC_TX_D_N11	AG24	LVDS يا 2.5-V	LVDS TX بٽ 11n يا CMOS بٽ 54
122	HSMC_RX_D_N11	AG19	LVDS يا 2.5-V	LVDS RX bit 11n يا CMOS bit 55
125	HSMC_TX_D_P12	ايڇ 19	LVDS يا 2.5-V	LVDS TX بٽ 12 يا CMOS بٽ 56
126	HSMC_RX_D_P12	AK16	LVDS يا 2.5-V	LVDS RX bit 12 يا CMOS bit 57
127	HSMC_TX_D_N12	ايڇ 20	LVDS يا 2.5-V	LVDS TX بٽ 12n يا CMOS بٽ 58

جدول 2-21. HSMC انٽرفيس پن اسائنمينٽس، اسڪيميٽڪ سگنل جا نالا، ۽ ڪم (حصو 3 جو 3)

بورڊ حوالو (J7)	اسڪيمي سگنل نالو	سائيڪلون V E FPGA پن نمبر	I/O معياري	وصف
128	HSMC_RX_D_N12	AK17	LVDS يا 2.5-V	LVDS RX bit 12n يا CMOS bit 59
131	HSMC_TX_D_P13	AG17	LVDS يا 2.5-V	LVDS TX بٽ 13 يا CMOS بٽ 60
132	HSMC_RX_D_P13	AF16	LVDS يا 2.5-V	LVDS RX bit 13 يا CMOS bit 61
133	HSMC_TX_D_N13	ايڇ 17	LVDS يا 2.5-V	LVDS TX بٽ 13n يا CMOS بٽ 62
134	HSMC_RX_D_N13	AG16	LVDS يا 2.5-V	LVDS RX bit 13n يا CMOS bit 63
137	HSMC_TX_D_P14	AJ15	LVDS يا 2.5-V	LVDS TX بٽ 14 يا CMOS بٽ 64
138	HSMC_RX_D_P14	AE16	LVDS يا 2.5-V	LVDS RX bit 14 يا CMOS bit 65
139	HSMC_TX_D_N14	AK15	LVDS يا 2.5-V	LVDS TX بٽ 14n يا CMOS بٽ 66
140	HSMC_RX_D_N14	AF15	LVDS يا 2.5-V	LVDS RX bit 14n يا CMOS bit 67
143	HSMC_TX_D_P15	ايڇ 14	LVDS يا 2.5-V	LVDS TX بٽ 15 يا CMOS بٽ 68
144	HSMC_RX_D_P15	AD17	LVDS يا 2.5-V	LVDS RX bit 15 يا CMOS bit 69
145	HSMC_TX_D_N15	ايڇ 15	LVDS يا 2.5-V	LVDS TX بٽ 15n يا CMOS بٽ 70
146	HSMC_RX_D_N15	AE17	LVDS يا 2.5-V	LVDS RX bit 15n يا CMOS bit 71
149	HSMC_TX_D_P16	AE15	LVDS يا 2.5-V	LVDS TX بٽ 16 يا CMOS بٽ 72
150	HSMC_RX_D_P16	AD18	LVDS يا 2.5-V	LVDS RX bit 16 يا CMOS bit 73
151	HSMC_TX_D_N16	AF14	LVDS يا 2.5-V	LVDS TX بٽ 16n يا CMOS بٽ 74
152	HSMC_RX_D_N16	AE18	LVDS يا 2.5-V	LVDS RX bit 16n يا CMOS bit 75
155	HSMC_CLK_OUT_P2	AG23	LVDS يا 2.5-V	LVDS يا CMOS ڪلاڪ 2 يا CMOS بٽ 76
156	HSMC_CLK_IN_P2	Y15	LVDS يا 2.5-V	LVDS يا CMOS ڪلاڪ 2 يا CMOS بٽ 77 ۾
157	HSMC_CLK_OUT_N2	ايڇ 22	LVDS يا 2.5-V	LVDS يا CMOS ڪلاڪ 2 يا CMOS بٽ 78
158	HSMC_CLK_IN_N2	AA15	LVDS يا 2.5-V	LVDS يا CMOS ڪلاڪ 2 يا CMOS بٽ 79 ۾
160	HSMC_PRSNTn	AK5	2.5-V CMOS	HSMC بندرگاهن جي موجودگي جو پتو لڳايو

RS-232 سيريل UART
هڪ عورت زاويه DSUB 9-پن ڪنيڪٽر هڪ سپورٽ RS-232 ٽرانسيور سان گڏ هن بورڊ تي معياري RS-232 سيريل UART چينل کي لاڳو ڪرڻ لاءِ مدد فراهم ڪري ٿي. ڪنيڪٽر وٽ ڊيٽا ٽرمينل ڊيوائس وانگر ساڳيا پن آئوٽ آهن ۽ صرف هڪ معياري ڪيبل جي ضرورت آهي (پي سي انٽرفيس لاءِ نول موڊيم گهربل ناهي). LVTTL ۽ RS-232 سطحن جي وچ ۾ ترجمو ڪرڻ لاءِ وقف ٿيل ليول-شفٽنگ بفر استعمال ڪيو ويندو آھي. بورڊ جا حوالا D23 ۽ D24 سيريل UART LEDs آھن جيڪي RX ۽ TX سرگرمي کي ظاھر ڪرڻ لاءِ روشني ڪندا آھن.

جدول 2-24 لسٽ ڪري ٿو RS-232 سيريل UART پن اسائنمنٽس، سگنل جا نالا، ۽ افعال.

سگنل جا نالا ۽ قسم I/O سيٽنگ ۽ هدايت جي لحاظ کان سائڪلون VE FPGA سان لاڳاپيل آهن.

جدول 2-22. RS-232 سيريل UART اسڪيميٽ سگنل جا نالا ۽ ڪم

بورڊ حوالو (U20)	اسڪيمي سگنل نالو	سائيڪلون VE FPGA پن نمبر	I/O معياري	وصف
14	UART_TXD	AB9	3.3-وي	ڊيٽا منتقل ڪريو
15	UART_RTS	ايڇ 6	3.3-وي	موڪلڻ جي درخواست

جدول 2-22. RS-232 سيريل UART اسڪيميٽ سگنل جا نالا ۽ ڪم

بورڊ حوالو (U20)	اسڪيمي سگنل نالو	سائيڪلون VE FPGA پن نمبر	I/O معياري	وصف
16	UART_RXD	AG6	3.3-وي	ڊيٽا حاصل ڪريو
13	UART_CTS	AF8	3.3-وي	موڪلڻ لاء صاف

USB-UART
ڊولپمينٽ بورڊ يو ايس بي ڪنيڪٽر ذريعي UART انٽرفيس کي سپورٽ ڪري ٿو Silicon Labs CP2104 USB-to-UART پل استعمال ڪندي. CP2104 سان ميزبان ڪميونيڪيشن کي آسان ڪرڻ لاءِ، توهان کي USB-to-UART پل ورچوئل COM پورٽ (VCP) ڊرائيور استعمال ڪرڻ گهرجن.

VCP ڊرائيور موجود آهن: www.silabs.com/products/mcu/Pages/USBtoUARTBridgeVCPDrivers.aspx

جدول 2-23 فهرست ڏئي ٿو USB-UART پن تفويض، سگنل جا نالا، ۽ افعال. سگنل جا نالا ۽ قسمون I/O سيٽنگ ۽ هدايت جي لحاظ کان سائيڪلون VE FPGA سان لاڳاپيل آهن

جدول 2-23. USB-UART اسڪيميٽ سگنل جا نالا ۽ افعال

بورڊ حوالو (U20)	اسڪيمي سگنل نالو	سائيڪلون VE FPGA پن نمبر	I/O معياري	وصف
1	USB_UART_RI	AD12	2.5-وي	انگوزي اشارو ڪنٽرول ان پٽ (فعال گهٽ)
24	USB_UART_DCD	AD13	2.5-وي	ڊيٽا ڪيريئر ڳوليو ڪنٽرول ان پٽ (فعال گهٽ)
22	USB_UART_DSR	V12	2.5-وي	ڊيٽا سيٽ تيار ڪنٽرول ان پٽ (فعال گهٽ)
21	USB_UART_RXD	AF10	2.5-وي	هم وقت سازي ڊيٽا ان پٽ (UART وصول)
19	USB_UART_RTS	AE12	2.5-وي	ڪنٽرول ٻاھر موڪلڻ لاءِ تيار (فعال گھٽ)
12	USB_UART_GPIO2	AE13	2.5-وي	استعمال ڪندڙ جي ترتيب واري ان پٽ يا آئوٽ.
23	USB_UART_DTR	AE10	2.5-وي	ڊيٽا ٽرمينل تيار ڪنٽرول ٻاھر (فعال گھٽ)
20	USB_UART_TXD	W12	2.5-وي	هم وقت سازي ڊيٽا ٻاھر (UART منتقل)
18	USB_UART_CTS	AJ1	2.5-وي	ڪنٽرول ان پٽ موڪلڻ لاء صاف ڪريو (فعال گھٽ)
15	USB_UART_SUSPENDn	—	2.5-وي	پن منطق گھٽ آھي جڏھن CP2104 USB معطل حالت ۾ آھي.
17	USB_UART_SUSPEND	—	2.5-وي	پن منطق اعلي آهي جڏهن CP2104 USB معطل حالت ۾ آهي.
9	USB_UART_RSTn	—	2.5-وي	ڊوائيس ري سيٽ

ياداشت
هي سيڪشن بيان ڪري ٿو ڊولپمينٽ بورڊ جي ميموري انٽرفيس سپورٽ ۽ پڻ انهن جي سگنل جا نالا، قسم، ۽ ڪنيڪشن سائڪلون VE FPGA سان لاڳاپيل. ڊولپمينٽ بورڊ ھيٺ ڏنل ميموري انٽرفيس آھن:

• DDR3 SDRAM
• LPDDR2 SDRAM
• EEPROM
• هم وقت سازي SRAM
• هم وقت ساز چمڪ

ميموري انٽرفيس بابت وڌيڪ معلومات لاءِ، هيٺ ڏنل دستاويز ڏسو:

• External Memory Interface Handbook ۾ وقت جو تجزيو سيڪشن.
• DDR، DDR2، ۽ DDR3 SDRAM ڊيزائن سبق سيڪشن خارجي ياداشت جي انٽرفيس هينڊ بڪ ۾.

DDR3 SDRAM

• ڊولپمينٽ بورڊ کي سپورٽ ڪري ٿو ٻه 16Mx16x8 ۽ ٻه 16Mx8x8 DDR3 SDRAM انٽرفيس تمام تيز رفتار واري ترتيب واري ياداشت جي رسائي لاءِ.
• 32-bit ڊيٽا بس ٻن x16 ڊوائيسز تي مشتمل آهي نرم ميموري ڪنٽرولر (SMC) انٽرفيس استعمال ڪندي. SMC سان، هي ميموري انٽرفيس 300 MHz جي ٽارگيٽ فريڪوئنسي تي هلندو آهي وڌ کان وڌ نظرياتي بينڊوڊٿ لاءِ 9.6 Gbps کان وڌيڪ. هن DDR3 ڊيوائس لاءِ وڌ ۾ وڌ فریکوئنسي 800 MHz آهي CAS 11 جي دير سان.
• جدول 2-24 لسٽ ڪري ٿو DDR3 پن اسائنمنٽس، سگنل جا نالا، ۽ افعال. سگنل جا نالا ۽ قسم I/O سيٽنگ ۽ هدايت جي لحاظ کان سائيڪلون VE FPGA سان لاڳاپيل آهن.

جدول 2-24. DDR3 ڊيوائس پن اسائنمينٽس، اسڪيميٽڪ سگنل جا نالا، ۽ ڪم (حصو 1 جو 4)

بورڊ حوالو	اسڪيمي سگنل نالو	سائيڪلون VE FPGA پن نمبر	I/O معياري	وصف
ڊي ڊي آر 3 x16 (U8)
N3	DDR3_A0	A16	1.5-V SSTL ڪلاس I	ائڊريس بس
P7	DDR3_A1	جي 23	1.5-V SSTL ڪلاس I	ائڊريس بس
P3	DDR3_A2	E21	1.5-V SSTL ڪلاس I	ائڊريس بس
N2	DDR3_A3	E22	1.5-V SSTL ڪلاس I	ائڊريس بس
P8	DDR3_A4	A20	1.5-V SSTL ڪلاس I	ائڊريس بس
P2	DDR3_A5	A26	1.5-V SSTL ڪلاس I	ائڊريس بس
R8	DDR3_A6	A15	1.5-V SSTL ڪلاس I	ائڊريس بس
R2	DDR3_A7	بي 26	1.5-V SSTL ڪلاس I	ائڊريس بس
T8	DDR3_A8	ايڇ 17	1.5-V SSTL ڪلاس I	ائڊريس بس
R3	DDR3_A9	ڊي 14	1.5-V SSTL ڪلاس I	ائڊريس بس
L7	DDR3_A10	E23	1.5-V SSTL ڪلاس I	ائڊريس بس

جدول 2-24. DDR3 ڊيوائس پن اسائنمينٽس، اسڪيميٽڪ سگنل جا نالا، ۽ ڪم (حصو 2 جو 4)

بورڊ حوالو	اسڪيمي سگنل نالو	سائيڪلون VE FPGA پن نمبر	I/O معياري	وصف
R7	DDR3_A11	E20	1.5-V SSTL ڪلاس I	ائڊريس بس
N7	DDR3_A12	سي25	1.5-V SSTL ڪلاس I	ائڊريس بس
T3	DDR3_A13	بي 13	1.5-V SSTL ڪلاس I	ائڊريس بس
M2	DDR3_BA0	جي 18	1.5-V SSTL ڪلاس I	بئنڪ ايڊريس بس
N8	DDR3_BA1	F20	1.5-V SSTL ڪلاس I	بئنڪ ايڊريس بس
M3	DDR3_BA2	ڊي 19	1.5-V SSTL ڪلاس I	بئنڪ ايڊريس بس
K3	DDR3_CASN	L20	1.5-V SSTL ڪلاس I	قطار جو پتو چونڊيو
K9	DDR3_CKE	سي11	1.5-V SSTL ڪلاس I	ڪالم ايڊريس چونڊيو
J7	DDR3_CLK_P	جي 20	فرق 1.5-V SSTL ڪلاس I	اختلافي ٻاھرين گھڙي
K7	DDR3_CLK_N	ايڇ 20	فرق 1.5-V SSTL ڪلاس I	اختلافي ٻاھرين گھڙي
L2	DDR3_CSN	جي 17	1.5-V SSTL ڪلاس I	چپ چونڊيو
E7	DDR3_DM0	ڊي 23	1.5-V SSTL ڪلاس I	ماسڪ بائيٽ لين لکو
D3	DDR3_DM1	ڊي 18	1.5-V SSTL ڪلاس I	ماسڪ بائيٽ لين لکو
E3	DDR3_DQ0	A25	1.5-V SSTL ڪلاس I	ڊيٽا بس بائيٽ لين 0
H8	DDR3_DQ1	ڊي 22	1.5-V SSTL ڪلاس I	ڊيٽا بس بائيٽ لين 0
F7	DDR3_DQ2	سي21	1.5-V SSTL ڪلاس I	ڊيٽا بس بائيٽ لين 0
H7	DDR3_DQ3	سي19	1.5-V SSTL ڪلاس I	ڊيٽا بس بائيٽ لين 0
F2	DDR3_DQ4	سي20	1.5-V SSTL ڪلاس I	ڊيٽا بس بائيٽ لين 0
G2	DDR3_DQ5	سي22	1.5-V SSTL ڪلاس I	ڊيٽا بس بائيٽ لين 0
F8	DDR3_DQ6	ڊي 25	1.5-V SSTL ڪلاس I	ڊيٽا بس بائيٽ لين 0
H3	DDR3_DQ7	ڊي 20	1.5-V SSTL ڪلاس I	ڊيٽا بس بائيٽ لين 0
A7	DDR3_DQ8	بي 24	1.5-V SSTL ڪلاس I	ڊيٽا بس بائيٽ لين 1
C3	DDR3_DQ9	A21	1.5-V SSTL ڪلاس I	ڊيٽا بس بائيٽ لين 1
A3	DDR3_DQ10	بي 21	1.5-V SSTL ڪلاس I	ڊيٽا بس بائيٽ لين 1
D7	DDR3_DQ11	F19	1.5-V SSTL ڪلاس I	ڊيٽا بس بائيٽ لين 1
A2	DDR3_DQ12	سي24	1.5-V SSTL ڪلاس I	ڊيٽا بس بائيٽ لين 1
C2	DDR3_DQ13	بي 23	1.5-V SSTL ڪلاس I	ڊيٽا بس بائيٽ لين 1
B8	DDR3_DQ14	E18	1.5-V SSTL ڪلاس I	ڊيٽا بس بائيٽ لين 1
C8	DDR3_DQ15	A23	1.5-V SSTL ڪلاس I	ڊيٽا بس بائيٽ لين 1
F3	DDR3_DQS_P0	ڪي 20	فرق 1.5-V SSTL ڪلاس I	ڊيٽا اسٽروب P بائيٽ لين 0
G3	DDR3_DQS_N0	جي 19	فرق 1.5-V SSTL ڪلاس I	ڊيٽا اسٽروب اين بائيٽ لين 0
C7	DDR3_DQS_P1	L18	فرق 1.5-V SSTL ڪلاس I	ڊيٽا اسٽروب P بائيٽ لين 1
B7	DDR3_DQS_N1	ڪي 18	فرق 1.5-V SSTL ڪلاس I	ڊيٽا اسٽروب اين بائيٽ لين 1
K1	DDR3_ODT	ايڇ 19	1.5-V SSTL ڪلاس I	آن مرڻ ختم ڪرڻ کي فعال ڪريو

جدول 2-24. DDR3 ڊيوائس پن اسائنمينٽس، اسڪيميٽڪ سگنل جا نالا، ۽ ڪم (حصو 3 جو 4)

بورڊ حوالو	اسڪيمي سگنل نالو	سائيڪلون VE FPGA پن نمبر	I/O معياري	وصف
J3	DDR3_RASN	A24	1.5-V SSTL ڪلاس I	قطار جو پتو چونڊيو
T2	DDR3_RESETN	L19	1.5-V SSTL ڪلاس I	ري سيٽ ڪريو
L3	DDR3_WEN	بي 22	1.5-V SSTL ڪلاس I	چالو لکو
L8	DDR3_ZQ01	—	1.5-V SSTL ڪلاس I	ZQ impedance calibration
ڊي ڊي آر 3 x16 (U7)
N3	DDR3_A0	A16	1.5-V SSTL ڪلاس I	ائڊريس بس
P7	DDR3_A1	جي 23	1.5-V SSTL ڪلاس I	ائڊريس بس
P3	DDR3_A2	E21	1.5-V SSTL ڪلاس I	ائڊريس بس
N2	DDR3_A3	E22	1.5-V SSTL ڪلاس I	ائڊريس بس
P8	DDR3_A4	A20	1.5-V SSTL ڪلاس I	ائڊريس بس
P2	DDR3_A5	A26	1.5-V SSTL ڪلاس I	ائڊريس بس
R8	DDR3_A6	A15	1.5-V SSTL ڪلاس I	ائڊريس بس
R2	DDR3_A7	بي 26	1.5-V SSTL ڪلاس I	ائڊريس بس
T8	DDR3_A8	ايڇ 17	1.5-V SSTL ڪلاس I	ائڊريس بس
R3	DDR3_A9	ڊي 14	1.5-V SSTL ڪلاس I	ائڊريس بس
L7	DDR3_A10	E23	1.5-V SSTL ڪلاس I	ائڊريس بس
R7	DDR3_A11	E20	1.5-V SSTL ڪلاس I	ائڊريس بس
N7	DDR3_A12	سي25	1.5-V SSTL ڪلاس I	ائڊريس بس
T3	DDR3_A13	بي 13	1.5-V SSTL ڪلاس I	ائڊريس بس
M2	DDR3_BA0	جي 18	1.5-V SSTL ڪلاس I	بئنڪ ايڊريس بس
N8	DDR3_BA1	F20	1.5-V SSTL ڪلاس I	بئنڪ ايڊريس بس
M3	DDR3_BA2	ڊي 19	1.5-V SSTL ڪلاس I	بئنڪ ايڊريس بس
K3	DDR3_CASN	L20	1.5-V SSTL ڪلاس I	قطار جو پتو چونڊيو
K9	DDR3_CKE	AK18	1.5-V SSTL ڪلاس I	ڪالم ايڊريس چونڊيو
K7	DDR3_CLK_P	جي 20	1.5-V SSTL ڪلاس I	اختلافي ٻاھرين گھڙي
J7	DDR3_CLK_N	ايڇ 20	1.5-V SSTL ڪلاس I	اختلافي ٻاھرين گھڙي
L2	DDR3_CSN	جي 17	1.5-V SSTL ڪلاس I	چپ چونڊيو
E7	DDR3_DM2	A19	1.5-V SSTL ڪلاس I	ماسڪ بائيٽ لين لکو
D3	DDR3_DM3	بي 14	1.5-V SSTL ڪلاس I	ماسڪ بائيٽ لين لکو
F2	DDR3_DQ16	جي 18	1.5-V SSTL ڪلاس I	ڊيٽا بس بائيٽ لين 2
F8	DDR3_DQ17	بي 18	1.5-V SSTL ڪلاس I	ڊيٽا بس بائيٽ لين 2
E3	DDR3_DQ18	A18	1.5-V SSTL ڪلاس I	ڊيٽا بس بائيٽ لين 2
F7	DDR3_DQ19	F18	1.5-V SSTL ڪلاس I	ڊيٽا بس بائيٽ لين 2
H3	DDR3_DQ20	سي14	1.5-V SSTL ڪلاس I	ڊيٽا بس بائيٽ لين 2
G2	DDR3_DQ21	سي17	1.5-V SSTL ڪلاس I	ڊيٽا بس بائيٽ لين 2
H7	DDR3_DQ22	بي 17	1.5-V SSTL ڪلاس I	ڊيٽا بس بائيٽ لين 2
H8	DDR3_DQ23	بي 19	1.5-V SSTL ڪلاس I	ڊيٽا بس بائيٽ لين 2
A2	DDR3_DQ24	سي15	1.5-V SSTL ڪلاس I	ڊيٽا بس بائيٽ لين 3

جدول 2-24. DDR3 ڊيوائس پن اسائنمينٽس، اسڪيميٽڪ سگنل جا نالا، ۽ ڪم (حصو 4 جو 4)

بورڊ حوالو	اسڪيمي سگنل نالو	سائيڪلون VE FPGA پن نمبر	I/O معياري	وصف
C2	DDR3_DQ25	ڊي 17	1.5-V SSTL ڪلاس I	ڊيٽا بس بائيٽ لين 3
D7	DDR3_DQ26	سي12	1.5-V SSTL ڪلاس I	ڊيٽا بس بائيٽ لين 3
A7	DDR3_DQ27	E17	1.5-V SSTL ڪلاس I	ڊيٽا بس بائيٽ لين 3
A3	DDR3_DQ28	سي16	1.5-V SSTL ڪلاس I	ڊيٽا بس بائيٽ لين 3
C3	DDR3_DQ29	A14	1.5-V SSTL ڪلاس I	ڊيٽا بس بائيٽ لين 3
B8	DDR3_DQ30	ڊي 12	1.5-V SSTL ڪلاس I	ڊيٽا بس بائيٽ لين 3
C8	DDR3_DQ31	A13	1.5-V SSTL ڪلاس I	ڊيٽا بس بائيٽ لين 3
F3	DDR3_DQS_P2	ڪي 16	فرق 1.5-V SSTL ڪلاس I	ڊيٽا اسٽروب P بائيٽ لين 2
G3	DDR3_DQS_N2	L16	فرق 1.5-V SSTL ڪلاس I	ڊيٽا اسٽروب اين بائيٽ لين 2
C7	DDR3_DQS_P3	ڪي 17	فرق 1.5-V SSTL ڪلاس I	ڊيٽا اسٽروب P بائيٽ لين 3
B7	DDR3_DQS_N3	جي 17	فرق 1.5-V SSTL ڪلاس I	ڊيٽا اسٽروب اين بائيٽ لين 3
K1	DDR3_ODT	ايڇ 19	1.5-V SSTL ڪلاس I	آن مرڻ ختم ڪرڻ کي فعال ڪريو
J3	DDR3_RASN	A24	1.5-V SSTL ڪلاس I	قطار جو پتو چونڊيو
T2	DDR3_RESETN	L19	1.5-V SSTL ڪلاس I	ري سيٽ ڪريو
L3	DDR3_WEN	بي 22	1.5-V SSTL ڪلاس I	چالو لکو
L8	DDR3_ZQ2	—	1.5-V SSTL ڪلاس I	ZQ impedance calibration

LPDDR2 SDRAM
LPDDR2 هڪ موبائل گھٽ-پاور DDR2 SDRAM ڊيوائس آھي جيڪو 1.2 V تي ھلندو آھي. ھي انٽرفيس FPGA ڊوائيس جي مٿئين ڪنڊ تي افقي I/O بئنڪن سان ڳنڍيندو آھي.
ڊوائيس جي رفتار 300 MHz آهي. صرف x16 ترتيب استعمال ڪيو ويو آهي جيتوڻيڪ بورڊ تي LPDDR2 SDRAM هڪ x32 ڊوائيس آهي.
جدول 2-25 لسٽ ڪري ٿو LPDDR2 SDRAM پن تفويض، سگنل جا نالا، ۽ افعال.
سگنل جا نالا ۽ قسم I/O سيٽنگ ۽ هدايت جي لحاظ کان سائڪلون VE FPGA سان لاڳاپيل آهن.

جدول 2-25. LPDDR2 SDRAM اسڪيماتي سگنل جا نالا ۽ ڪم

بورڊ حوالو (U9)	اسڪيمي سگنل نالو	سائيڪلون VE FPGA پن نمبر	I/O معياري	وصف
AC6	LPDDR2_CA0	Y30	1.2-V HSUL	ائڊريس بس
AB6	LPDDR2_CA1	تي30	1.2-V HSUL	ائڊريس بس
AC7	LPDDR2_CA2	W29	1.2-V HSUL	ائڊريس بس
AB8	LPDDR2_CA3	AB29	1.2-V HSUL	ائڊريس بس
AB9	LPDDR2_CA4	W30	1.2-V HSUL	ائڊريس بس
W1	LPDDR2_CA5	U29	1.2-V HSUL	ائڊريس بس
V2	LPDDR2_CA6	AC30	1.2-V HSUL	ائڊريس بس
U1	LPDDR2_CA7	R30	1.2-V HSUL	ائڊريس بس

جدول 2-25. LPDDR2 SDRAM اسڪيماتي سگنل جا نالا ۽ ڪم

بورڊ حوالو (U9)	اسڪيمي سگنل نالو	سائيڪلون VE FPGA پن نمبر	I/O معياري	وصف
T2	LPDDR2_CA8	تي28	1.2-V HSUL	ائڊريس بس
T1	LPDDR2_CA9	تي25	1.2-V HSUL	ائڊريس بس
Y2	LPDDR2_CK	V21	فرق 1.2-V HSUL	مختلف آئوٽ پٽ ڪلاڪ P
Y1	LPDDR2_CKN	V22	فرق 1.2-V HSUL	مختلف آئوٽ پٽ ڪلاڪ N
AC3	LPDDR2_CKE	تي29	1.2-V HSUL	گھڙي فعال
AB3	LPDDR2_CSN	R26	1.2-V HSUL	چپ چونڊيو
N23	LPDDR2_DM0	AG29	1.2-V HSUL	ڊيٽا ماسڪ
L23	LPDDR2_DM1	AB27	1.2-V HSUL	ڊيٽا ماسڪ
AB20	LPDDR2_DM2	—	1.2-V HSUL	ڊيٽا ماسڪ
بي 20	LPDDR2_DM3	—	1.2-V HSUL	ڊيٽا ماسڪ
AA23	LPDDR2_DQ0	AG28	1.2-V HSUL	ڊيٽا بس بائيٽ لين 0
Y22	LPDDR2_DQ1	ايڇ 30	1.2-V HSUL	ڊيٽا بس بائيٽ لين 0
W22	LPDDR2_DQ2	AA28	1.2-V HSUL	ڊيٽا بس بائيٽ لين 0
W23	LPDDR2_DQ3	ايڇ 29	1.2-V HSUL	ڊيٽا بس بائيٽ لين 0
V23	LPDDR2_DQ4	Y28	1.2-V HSUL	ڊيٽا بس بائيٽ لين 0
U22	LPDDR2_DQ5	AE30	1.2-V HSUL	ڊيٽا بس بائيٽ لين 0
تي22	LPDDR2_DQ6	AJ28	1.2-V HSUL	ڊيٽا بس بائيٽ لين 0
تي23	LPDDR2_DQ7	AD30	1.2-V HSUL	ڊيٽا بس بائيٽ لين 0
ايڇ 22	LPDDR2_DQ8	AC29	1.2-V HSUL	ڊيٽا بس بائيٽ لين 1
ايڇ 23	LPDDR2_DQ9	AF30	1.2-V HSUL	ڊيٽا بس بائيٽ لين 1
جي 23	LPDDR2_DQ10	AA30	1.2-V HSUL	ڊيٽا بس بائيٽ لين 1
F22	LPDDR2_DQ11	AE28	1.2-V HSUL	ڊيٽا بس بائيٽ لين 1
E22	LPDDR2_DQ12	AF29	1.2-V HSUL	ڊيٽا بس بائيٽ لين 1
E23	LPDDR2_DQ13	AD28	1.2-V HSUL	ڊيٽا بس بائيٽ لين 1
ڊي 23	LPDDR2_DQ14	V27	1.2-V HSUL	ڊيٽا بس بائيٽ لين 1
سي22	LPDDR2_DQ15	W28	1.2-V HSUL	ڊيٽا بس بائيٽ لين 1
AB12	LPDDR2_DQ16	—	1.2-V HSUL	ڊيٽا بس بائيٽ لين 2
AC13	LPDDR2_DQ17	—	1.2-V HSUL	ڊيٽا بس بائيٽ لين 2
AB14	LPDDR2_DQ18	—	1.2-V HSUL	ڊيٽا بس بائيٽ لين 2
AC14	LPDDR2_DQ19	—	1.2-V HSUL	ڊيٽا بس بائيٽ لين 2
AB15	LPDDR2_DQ20	—	1.2-V HSUL	ڊيٽا بس بائيٽ لين 2
AC16	LPDDR2_DQ21	—	1.2-V HSUL	ڊيٽا بس بائيٽ لين 2
AB17	LPDDR2_DQ22	—	1.2-V HSUL	ڊيٽا بس بائيٽ لين 2
AC17	LPDDR2_DQ23	—	1.2-V HSUL	ڊيٽا بس بائيٽ لين 2
بي 17	LPDDR2_DQ24	—	1.2-V HSUL	ڊيٽا بس بائيٽ لين 3
A17	LPDDR2_DQ25	—	1.2-V HSUL	ڊيٽا بس بائيٽ لين 3
A16	LPDDR2_DQ26	—	1.2-V HSUL	ڊيٽا بس بائيٽ لين 3
بي 15	LPDDR2_DQ27	—	1.2-V HSUL	ڊيٽا بس بائيٽ لين 3
بي 14	LPDDR2_DQ28	—	1.2-V HSUL	ڊيٽا بس بائيٽ لين 3

جدول 2-25. LPDDR2 SDRAM اسڪيماتي سگنل جا نالا ۽ ڪم

بورڊ حوالو (U9)	اسڪيمي سگنل نالو	سائيڪلون VE FPGA پن نمبر	I/O معياري	وصف
A14	LPDDR2_DQ29	—	1.2-V HSUL	ڊيٽا بس بائيٽ لين 3
A13	LPDDR2_DQ30	—	1.2-V HSUL	ڊيٽا بس بائيٽ لين 3
بي 12	LPDDR2_DQ31	—	1.2-V HSUL	ڊيٽا بس بائيٽ لين 3
R23	LPDDR2_DQS0	V26	فرق 1.2-V HSUL	ڊيٽا اسٽروب P بائيٽ لين 0
پي 22	LPDDR2_DQSN0	U26	فرق 1.2-V HSUL	ڊيٽا اسٽروب اين بائيٽ لين 0
جي 22	LPDDR2_DQS1	U27	فرق 1.2-V HSUL	ڊيٽا اسٽروب P بائيٽ لين 1
ڪي 23	LPDDR2_DQSN1	U28	فرق 1.2-V HSUL	ڊيٽا اسٽروب اين بائيٽ لين 1
AB18	LPDDR2_DQS2	—	فرق 1.2-V HSUL	ڊيٽا اسٽروب P بائيٽ لين 2
AC19	LPDDR2_DQSN2	—	فرق 1.2-V HSUL	ڊيٽا اسٽروب اين بائيٽ لين 2
بي 18	LPDDR2_DQS3	—	فرق 1.2-V HSUL	ڊيٽا اسٽروب P بائيٽ لين 3
A19	LPDDR2_DQSN4	—	فرق 1.2-V HSUL	ڊيٽا اسٽروب اين بائيٽ لين 3
P1	LPDDR2_ZQ	—	1.2-وي	ZQ impedance calibration

EEPROM
ھن بورڊ ۾ ھڪڙو 64-Kb EEPROM ڊوائيس شامل آھي. هن ڊوائيس ۾ هڪ 2-وائر سيريل انٽرفيس بس I2C آهي.
جدول 2-26 لسٽ ڪري ٿو EEPROM پن اسائنمنٽس، سگنل جا نالا، ۽ افعال. سگنل جا نالا ۽ قسم I/O سيٽنگ ۽ هدايت جي لحاظ کان سائڪلون VE FPGA سان لاڳاپيل آهن.

جدول 2-26. EEPROM اسڪيميٽ سگنل جا نالا ۽ ڪم

بورڊ حوالو (U12)	اسڪيمي سگنل نالو	سائيڪلون VE FPGA پن نمبر	I/O معياري	وصف
1	EEPROM_A0	—	3.3-وي	چپ پتي
2	EEPROM_A1	—	3.3-وي	چپ پتي
3	EEPROM_A2	—	3.3-وي	چپ پتي
5	EEPROM_SDA	ايڇ 7	3.3-وي	سيريل پتو يا ڊيٽا
6	EEPROM_SCL	AG7	3.3-وي	سيريل ڪلاڪ
7	EEPROM_WP	—	3.3-وي	لکو حفاظت ان پٽ

هم وقت سازي SRAM
ڊولپمينٽ بورڊ هڪ 18-Mb معياري هم وقت ساز SRAM کي سپورٽ ڪري ٿو هدايتون ۽ ڊيٽا اسٽوريج لاءِ گھٽ ويڪرائي بي ترتيب رسائي جي صلاحيت سان. ڊوائيس هڪ 1024K x 18-بٽ انٽرفيس آهي. هي ڊوائيس حصيداري ٿيل FSM بس جو حصو آهي جيڪا فليش ميموري، SRAM، ۽ MAX V CPLD 5M2210 سسٽم ڪنٽرولر سان ڳنڍي ٿي. ڊوائيس جي رفتار 250 MHz سنگل ڊيٽا جي شرح آهي. هن ڊوائيس لاء ڪابه گهٽ ۾ گهٽ رفتار ناهي. هن انٽرفيس جي نظرياتي بينڊوڊٿ 4 Gbps آهي مسلسل دفن لاءِ. ڪنهن به ايڊريس لاءِ پڙهڻ جي دير ٻه ڪلاڪ آهي جڏهن ته لکڻ جي دير هڪ ڪلاڪ آهي.

جدول 2-27 لسٽ ڪري ٿو SSRAM پن اسائنمنٽس، سگنل جا نالا، ۽ افعال.

جدول 2-27. SSRAM پن اسائنمينٽس، اسڪيميٽڪ سگنل جا نالا، ۽ ڪم (حصو 1 جو 2)

بورڊ حوالو (U11)	اسڪيمي سگنل نالو	سائيڪلون VE FPGA پن نمبر	I/O معياري	وصف
86	SRAM_OEN	E7	2.5-وي	آئوٽ پٽ فعال
87	SRAM_WEN	D6	2.5-وي	چالو لکو
37	FSM_A1	بي 11	2.5-وي	ائڊريس بس
36	FSM_A2	A11	2.5-وي	ائڊريس بس
44	FSM_A3	D9	2.5-وي	ائڊريس بس
42	FSM_A4	سي10	2.5-وي	ائڊريس بس
34	FSM_A5	A10	2.5-وي	ائڊريس بس
47	FSM_A6	A9	2.5-وي	ائڊريس بس
43	FSM_A7	C9	2.5-وي	ائڊريس بس
46	FSM_A8	B8	2.5-وي	ائڊريس بس
45	FSM_A9	B7	2.5-وي	ائڊريس بس
35	FSM_A10	A8	2.5-وي	ائڊريس بس
32	FSM_A11	B6	2.5-وي	ائڊريس بس
33	FSM_A12	A6	2.5-وي	ائڊريس بس
50	FSM_A13	C7	2.5-وي	ائڊريس بس
48	FSM_A14	C6	2.5-وي	ائڊريس بس
100	FSM_A15	F13	2.5-وي	ائڊريس بس
99	FSM_A16	E13	2.5-وي	ائڊريس بس
82	FSM_A17	A5	2.5-وي	ائڊريس بس
80	FSM_A18	A4	2.5-وي	ائڊريس بس
49	FSM_A19	J7	2.5-وي	ائڊريس بس
81	FSM_A20	H7	2.5-وي	ائڊريس بس
39	FSM_A21	J9	2.5-وي	ائڊريس بس
58	FSM_D0	F16	2.5-وي	ڊيٽا بس
59	FSM_D1	E16	2.5-وي	ڊيٽا بس
62	FSM_D2	M9	2.5-وي	ڊيٽا بس
63	FSM_D3	M8	2.5-وي	ڊيٽا بس
68	FSM_D4	F15	2.5-وي	ڊيٽا بس
69	FSM_D5	E15	2.5-وي	ڊيٽا بس

جدول 2-27. SSRAM پن اسائنمينٽس، اسڪيميٽڪ سگنل جا نالا، ۽ ڪم (حصو 2 جو 2)

بورڊ حوالو (U11)	اسڪيمي سگنل نالو	سائيڪلون VE FPGA پن نمبر	I/O معياري	وصف
72	FSM_D6	E12	2.5-وي	ڊيٽا بس
73	FSM_D7	ڊي 13	2.5-وي	ڊيٽا بس
23	FSM_D8	جي 15	2.5-وي	ڊيٽا بس
22	FSM_D9	ايڇ 15	2.5-وي	ڊيٽا بس
19	FSM_D10	E11	2.5-وي	ڊيٽا بس
18	FSM_D11	ڊي 10	2.5-وي	ڊيٽا بس
12	FSM_D12	L10	2.5-وي	ڊيٽا بس
13	FSM_D13	L9	2.5-وي	ڊيٽا بس
8	FSM_D14	جي 14	2.5-وي	ڊيٽا بس
9	FSM_D15	F14	2.5-وي	ڊيٽا بس
85	SRAM_ADSCN	E6	2.5-وي	ايڊريس اسٽيٽس ڪنٽرولر
84	SRAM_ADSPN	جي 10	2.5-وي	ايڊريس اسٽيٽس پروسيسر
83	SRAM_ADVN	G6	2.5-وي	پتو صحيح
93	SRAM_BWAN	A3	2.5-وي	بائيٽ لکڻ چونڊيو
94	SRAM_BWBN	A2	2.5-وي	بائيٽ لکڻ چونڊيو
97	SRAM_CE2	—	2.5-وي	چپ فعال 2
92	SRAM_CE3N	—	2.5-وي	چپ فعال 3
98	SRAM_CEN	D7	2.5-وي	چپ فعال 1
89	SRAM_CLK	ڪي 10	2.5-وي	گھڙي
88	SRAM_GWN	—	2.5-وي	گلوبل لکڻ جي قابل
31	SRAM_MODE	—	2.5-وي	برسٽ تسلسل جي چونڊ
64	SRAM_ZZ	—	2.5-وي	پاور ننڊ موڊ

چمڪ
ڊولپمينٽ بورڊ هڪ 512-Mb CFI-مطابقت رکندڙ هم وقت ساز فليش ڊيوائس کي سپورٽ ڪري ٿو FPGA ترتيب واري ڊيٽا، بورڊ جي معلومات، ٽيسٽ ايپليڪيشن ڊيٽا، ۽ يوزر ڪوڊ اسپيس جي غير مستحڪم اسٽوريج لاءِ. هي ڊوائيس حصيداري ٿيل FSM بس جو حصو آهي جيڪا فليش ميموري، SSRAM، ۽ MAX V CPLD 5M2210 سسٽم ڪنٽرولر سان ڳنڍي ٿي. هي 16-bit ڊيٽا ميموري انٽرفيس 52 MHz تائين برسٽ ريڊ آپريشنز کي برقرار رکي سگھي ٿو 832 Mbps في ڊيوائس جي ذريعي. لکڻ جي ڪارڪردگي هڪ واحد لفظ بفر لاءِ 270 μs آهي جڏهن ته ختم ڪرڻ جو وقت 800 ms آهي 128 K صف بلاڪ لاءِ. جدول 2-28 لسٽ ڪري ٿو فليش پن اسائنمنٽس، سگنل جا نالا، ۽ افعال. سگنل جا نالا ۽ قسم I/O سيٽنگ ۽ هدايت جي لحاظ کان سائڪلون VE FPGA سان لاڳاپيل آهن.

جدول 2-28. فليش پن اسائنمينٽس، اسڪيميٽڪ سگنل جا نالا، ۽ ڪم (حصو 1 جو 3)

بورڊ حوالو (U10)	اسڪيمي سگنل نالو	سائيڪلون VE FPGA پن نمبر	I/O معياري	وصف
F6	FLASH_ADVN	ايڇ 12	2.5-وي	پتو صحيح
B4	FLASH_CEN	ايڇ 14	2.5-وي	چپ چالو

جدول 2-28. فليش پن اسائنمينٽس، اسڪيميٽڪ سگنل جا نالا، ۽ ڪم (حصو 2 جو 3)

بورڊ حوالو (U10)	اسڪيمي سگنل نالو	سائيڪلون VE FPGA پن نمبر	I/O معياري	وصف
E6	FLASH_CLK	N12	2.5-وي	گھڙي
F8	FLASH_OEN	L11	2.5-وي	آئوٽ پٽ فعال
F7	FLASH_RDYBSYN	جي 12	2.5-وي	تيار
D4	FLASH_RESETN	ڪي 11	2.5-وي	ري سيٽ ڪريو
G8	FLASH_WEN	پي 12	2.5-وي	چالو لکو
C6	FLASH_WPN	—	2.5-وي	لکو تحفظ
A1	FSM_A1	بي 11	2.5-وي	ائڊريس بس
B1	FSM_A2	A11	2.5-وي	ائڊريس بس
C1	FSM_A3	D9	2.5-وي	ائڊريس بس
D1	FSM_A4	سي10	2.5-وي	ائڊريس بس
D2	FSM_A5	A10	2.5-وي	ائڊريس بس
A2	FSM_A6	A9	2.5-وي	ائڊريس بس
C2	FSM_A7	C9	2.5-وي	ائڊريس بس
A3	FSM_A8	B8	2.5-وي	ائڊريس بس
B3	FSM_A9	B7	2.5-وي	ائڊريس بس
C3	FSM_A10	A8	2.5-وي	ائڊريس بس
D3	FSM_A11	B6	2.5-وي	ائڊريس بس
C4	FSM_A12	A6	2.5-وي	ائڊريس بس
A5	FSM_A13	C7	2.5-وي	ائڊريس بس
B5	FSM_A14	C6	2.5-وي	ائڊريس بس
C5	FSM_A15	F13	2.5-وي	ائڊريس بس
D7	FSM_A16	E13	2.5-وي	ائڊريس بس
D8	FSM_A17	A5	2.5-وي	ائڊريس بس
A7	FSM_A18	A4	2.5-وي	ائڊريس بس
B7	FSM_A19	J7	2.5-وي	ائڊريس بس
C7	FSM_A20	H7	2.5-وي	ائڊريس بس
C8	FSM_A21	J9	2.5-وي	ائڊريس بس
A8	FSM_A22	H9	2.5-وي	ائڊريس بس
G1	FSM_A23	G9	2.5-وي	ائڊريس بس
H8	FSM_A24	F8	2.5-وي	ائڊريس بس
B6	FSM_A25	E8	2.5-وي	ائڊريس بس
B8	FSM_A26	D8	2.5-وي	ائڊريس بس
F2	FSM_D0	F16	2.5-وي	ڊيٽا بس
E2	FSM_D1	E16	2.5-وي	ڊيٽا بس
G3	FSM_D2	M9	2.5-وي	ڊيٽا بس
E4	FSM_D3	M8	2.5-وي	ڊيٽا بس
E5	FSM_D4	F15	2.5-وي	ڊيٽا بس
G5	FSM_D5	E15	2.5-وي	ڊيٽا بس
G6	FSM_D6	E12	2.5-وي	ڊيٽا بس

جدول 2-28. فليش پن اسائنمينٽس، اسڪيميٽڪ سگنل جا نالا، ۽ ڪم (حصو 3 جو 3)

بورڊ حوالو (U10)	اسڪيمي سگنل نالو	سائيڪلون VE FPGA پن نمبر	I/O معياري	وصف
H7	FSM_D7	ڊي 13	2.5-وي	ڊيٽا بس
E1	FSM_D8	جي 15	2.5-وي	ڊيٽا بس
E3	FSM_D9	ايڇ 15	2.5-وي	ڊيٽا بس
F3	FSM_D10	E11	2.5-وي	ڊيٽا بس
F4	FSM_D11	ڊي 10	2.5-وي	ڊيٽا بس
F5	FSM_D12	L10	2.5-وي	ڊيٽا بس
H5	FSM_D13	L9	2.5-وي	ڊيٽا بس
G7	FSM_D14	جي 14	2.5-وي	ڊيٽا بس
E7	FSM_D15	F14	2.5-وي	ڊيٽا بس

بجلي جي فراهمي
توهان هڪ ليپ ٽاپ طرز ڊي سي پاور ان پٽ مان ڊولپمينٽ بورڊ کي پاور ڪري سگهو ٿا. ان پٽ voltage 14 V کان 20 V جي رينج ۾، 4.3 A جو موجوده، ۽ وڌ ۾ وڌ واٽ هجڻ گھرجيtage جو 65 W. دي DC voltage ان کان پوء بورڊ جي اجزاء پاران استعمال ڪيل مختلف پاور ريل ڏانهن قدم رکي ٿو ۽ HSMC ڪنيڪٽرن ۾ نصب ڪيو ويو آهي. هڪ آن بورڊ ملٽي چينل اينالاگ کان ڊجيٽل ڪنورٽر (ADC) ڪيترن ئي مخصوص بورڊ ريل لاءِ ڪرنٽ کي ماپي ٿو.

پاور ڊسٽريبيوشن سسٽم
شڪل 2-9 ڊولپمينٽ بورڊ تي پاور ورهائڻ واري نظام کي ڏيکاري ٿو. ريگيوليٽر جي غير موثريت ۽ حصيداري ڏيکاريل واهه ۾ ظاهر ٿئي ٿي، جيڪي قدامت پسند مطلق وڌ کان وڌ سطحون آهن.

شڪل 2-9. پاور ورهائڻ وارو نظام

طاقت جي ماپ
اتي اٺ پاور سپلائي ريل آھن جيڪي 24-bit فرق واري ADC ڊوائيسز استعمال ڪندي آن-بورڊ موجوده احساس صلاحيتون آھن. Precision sense resistors ADC ڊوائيسز ۽ ريل کي ورهائي بنيادي سپلائي جهاز مان ADC لاءِ ڪرنٽ کي ماپڻ لاءِ. هڪ SPI بس انهن ADC ڊوائيسز کي MAX V CPLD 5M2210 سسٽم ڪنٽرولر سان ڳنڍي ٿي.

شڪل 2-10 پاور ماپ سرڪٽري لاءِ بلاڪ ڊاگرام ڏيکاري ٿو.

شڪل 2-10. طاقت جي ماپ سرڪٽ

جدول 2-29 ھدف ٿيل ريل لسٽ ڪري ٿو. اسڪيميٽ سگنل جو نالو ڪالمن ريل جو نالو بيان ڪري ٿو ماپي پئي وڃي جڏهن ته ڊوائيس پن ڪالمن ريل سان ڳنڍيل ڊوائيسز کي بيان ڪري ٿو.

جدول 2-29. طاقت جي ماپ ريل

چينل	اسڪيمي سگنل نالو	جلدtage (وي)	ڊوائيس پن	وصف
1	وي سي سي	1.1	وي سي سي	FPGA بنيادي طاقت
2	VCCAUX	2.5	VCC_AUX	معاون
3	VCCA_FPLL	2.5	VCCA_FPLL	PLL اينالاگ پاور
			VCCPD3B4A،
			VCCPD5A، VCCPD5B، VCCPD6A،	I/O پري ڊرائيور بئنڪون 3B، 4A، 5A، 5B، 6A، 7A، ۽ 8A
5	VCCIO_VCCPD_2.5V	2.5	VCCPD7A8A
			VCCIO3B،
			VCCIO6A، VCCIO7A،	VCC I/O بئنڪون 3B، 6A، 7A، ۽ 8A
			VCCIO8A
7	VCCIO_1.2V	1.2	VCCIO5A، VCCIO5B،	VCC I/O بئنڪون 5A ۽ 5B (LPDDR2)
8	VCCIO_1.5V	1.5	VCCIO_4A	VCC I/O بئنڪ 4A (DDR3)

بورڊ اجزاء جو حوالو

هي باب بيان ڪري ٿو سائيڪلون VE FPGA ڊولپمينٽ بورڊ جي اجزاء، پيداوار جي معلومات، ۽ بورڊ جي تعميل بيان.

بورڊ جا اجزاء
جدول لسٽ ۾ اجزاء جي حوالي سان ۽ سڀني حصن جي پيداوار جي معلومات ترقي بورڊ تي.

جدول 3-1. اجزاء جو حوالو ۽ پيداوار جي معلومات

بورڊ حوالو	جزو	ٺاهيندڙ	پيداوار حصو نمبر	ٺاهيندڙ Webسائيٽ
U1	FPGA، سائيڪلون VE F896، 149,500 ليڊ فري	Altera ڪارپوريشن	5CEFA7F31I7N	www.altera.com
U13	MAX V CPLD 5M2210 سسٽم ڪنٽرولر	Altera ڪارپوريشن	5M2210ZF256I5N	www.altera.com
U18	تيز رفتار USB پردي ڪنٽرولر	صنوبر	CY7C68013A	www.cypress.com
D1-D16, D18-D31,	سائي LEDs	Lumex Inc.	SML-LXT0805GW-TR	www.lumex.com
ڊي 17	لال LED	Lumex Inc.	SML-LXT0805IW-TR	www.lumex.com
ڊي 35	بليو LED	Lumex Inc.	SML-LX0805USBC-TR	www.lumex.com
SW1-SW4	چار پوزيشن DIP سوئچ	سي ۽ ڪي اجزاء / آئي ٽي ٽي انڊسٽريز	TDA04H0SB1	www.ittcannon.com
S1-S8	بٽڻ د Pايو	پيناسونڪ	EVQPAC07K	www.panasonic.com
S5	سلائيڊ سوئچ	اي-سوئچ	EG2201A	www.e-switch.com
X1	پروگرام قابل LVDS گھڙي 125M ڊفالٽ	سلکان ليبز	570FAB000973DG	www.silabs.com
X3	100 MHz ڪرسٽل اوسيليٽر، ±50 پي پي ايم، CMOS، 2.5 V	سلکان ليبز	510GBA100M000BAGx	www.silabs.com
X2	50 MHz ڪرسٽل اوسيليٽر، ±50 پي پي ايم، CMOS، 2.5 V	سلکان ليبز	510GBA50M0000BAGx	www.silabs.com
جي 12	عورت زاويه PCB WR-DSUB 9-پن کنیکٹر	ورٿ اليڪٽرانڪس	618009231121	www.we-online.com
U21	USB-to-UART پل	سلکان ليبز	سي پي 2104	www.silabs.com
جي 14	2 × 7 پن LCD ساکٽ پٽي	سامٽيڪ	TSM-107-07-GD	www.samtec.com
	2 × 16 ڪردار LCD، 5 × 8 ڊٽ ميٽرڪس	Lumex Inc.	LCM-S01602DSR/C	www.lumex.com
U14 ، U15	Ethernet PHY BASE-T ڊوائيسز	مارويل سيميڪنڊڪٽر	88E1111-B2- CAA1C000	www.marvell.com
جي J8 ، J9؟	RJ-45 ڪنيڪٽر، 10/100/1000 Mbps	ورٿ اليڪٽرانڪس	7499111001A	www.we-online.com
J7	HSMC، QSH-DP خاندان جي تيز رفتار ساکٽ جو ڪسٽم نسخو.	سامٽيڪ	ASP-122953-01	www.samtec.com
U20	RS-232 ٻٽي ٽرانسيور	لڪير ٽيڪنالاجي	LTC2803-1	www.linear.com

جدول 3-1. اجزاء جو حوالو ۽ پيداوار جي معلومات

بورڊ حوالو	جزو	ٺاهيندڙ	پيداوار حصو نمبر	ٺاهيندڙ Webسائيٽ
U12	64-Kb EEPROM	مائڪروچپ	24AA64	www.microchip.com
جي J15 ، J16؟	2 x 8 ڊيبگ هيڊر	سامٽيڪ	TSM-108-01-L-DV	www.samtec.com
U7 ، U8	16M × 16 × 8، 256-MB DDR3 SDRAM	مائرون	MT41J128M16	www.micron.com
U9	16M × 32 × 8، 512-MB LPDDR2 SDRAM	مائرون	MT42L128M32	www.micron.com
U11	1024K × 18 بٽ 18-Mb هم وقت ساز SRAM	Integrated Silicon Solution, Inc.	IS61VPS102418A- 250TQL	www.issi.com
U10	512-Mb هم وقت ساز فليش	نمونيڪس	PC28F512P30BF	www.numonyx.com
U35	16-چينل فرق 24-bit ADC	لڪير ٽيڪنالاجي	LTC2418CGN#PBF	www.linear.com

چين-RoHS تعميل جو بيان

جدول 3-2 لسٽ ۾ شامل خطرناڪ مواد کٽ سان.

جدول 3-2. خطرناڪ مادي جا نالا ۽ ڪنسنٽريشن نوٽس جي جدول (1)، (2)

حصو نالو	ليڊ (پي بي)	ڪيڊميم (سي ڊي)	هاڪڙو ڪروميم (ڪريڪس 6)	پارو (ايڇ)	پولي برومينيٽ ڪيو بپينلز (پي بي بي)	پولي برومينيٽ ڪيو diphenyl Ethers (پي بي ڊي اي)
سائڪلون VE ڊولپمينٽ بورڊ	X*	0	0	0	0	0
15V پاور سپلائي	0	0	0	0	0	0
ٽائيپ ڪريو AB USB ڪيبل	0	0	0	0	0	0
استعمال ڪندڙ ھدايت	0	0	0	0	0	0

ٽيبل 3-2 جا نوٽس:

1. 0 اشارو ڪري ٿو ته حصن ۾ سڀني هڪجهڙائي واري مواد ۾ خطرناڪ مادي جو تسلسل SJ/T11363-2006 معيار جي لاڳاپيل حد کان هيٺ آهي.
2. X * اشارو ڪري ٿو ته حصن ۾ گهٽ ۾ گهٽ سڀني هڪجهڙائي واري مواد مان هڪ جي خطرناڪ مادي جو ڪنسنٽريشن SJ/T11363-2006 معيار جي لاڳاپيل حد کان مٿي آهي، پر اهو EU RoHS طرفان مستثنیٰ آهي.

CE EMI مطابقت احتياط
هي ڊولپمينٽ ڪٽ ڊليوري ڪئي وئي آهي لاڳاپيل معيارن جي مطابق هدايتون 2004/108/EC پاران. پروگرام قابل منطق ڊوائيسز جي فطرت جي ڪري، اهو ممڪن آهي ته صارف کٽ کي اهڙي طرح تبديل ڪري سگهي ٿو جيئن برقي مقناطيسي مداخلت (EMI) پيدا ڪري جيڪا هن سامان لاء قائم ڪيل حدن کان وڌي ٿي. ڪنهن به EMI جو سبب بڻيل مواد ۾ تبديلين جي نتيجي ۾ صارف جي ذميواري آهي.

اضافي معلومات

ھي باب دستاويز ۽ Altera بابت اضافي معلومات مهيا ڪري ٿو.

بورڊ جي نظرثاني جي تاريخ
هيٺ ڏنل جدول سائڪلون VE FPGA ڊولپمينٽ بورڊ جي سڀني رليز جي ورزن جي فهرست ڏيکاري ٿو.

ڇڏڻ تاريخ	نسخو	وصف
مارچ 2013	پيداوار سلکان	■ نئين بورڊ جي نظرثاني. نئين ڊوائيس جو حصو نمبر-5CEFA7F31I7N. ■ بورڊ سي اي جي تعميل جي جاچ پاس ڪئي.
نومبر 2012	انجنيئرنگ سلکان	شروعاتي ڇڏڻ.

دستاويز جي نظرثاني جي تاريخ
ھيٺ ڏنل جدول ھن دستاويز جي نظرثاني جي تاريخ کي لسٽ ڪري ٿو.

تاريخ	نسخو	تبديليون
آگسٽ 2017	1.4	گھڙي آئوٽ SMA ڪنيڪٽر لاءِ بورڊ جي جڳھ کي درست ڪيو ”ختمview جو سائڪلون VE FPGA ڊولپمينٽ بورڊ جون خاصيتون” صفحي 2-2 تي.
جنوري 2017	1.3	ENETA_RX_DV پن نمبر درست ڪيو جدول 2-20 صفحي 2-25 تي.
سيپٽمبر 2015	1.2	■ تي لنڪ شامل ڪئي وئي Altera ڊيزائن اسٽور in "MAX V CPLD 5M2210 سسٽم ڪنٽرولر" تي صفحو 2-5. ■ درست ٿيل ڊوائيس ليبل ۾ تصوير 2-5 صفحي 2-15 تي.
مارچ 2013	1.1	■ تجويز ڪيل FPGA ڊيوائس پارٽ نمبر پيداواري سلڪون ڇڏڻ لاءِ. ■ بابت هڪ سيڪشن شامل ڪيو ويو "CE EMI مطابقت احتياط" صفحي 3-2 تي.
نومبر 2012	1.0	شروعاتي ڇڏڻ.

ٽائپوگرافڪ ڪنوينشن
هيٺ ڏنل جدول ڏيکاري ٿو ٽائپوگرافڪ ڪنوينشن هن دستاويز کي استعمال ڪري ٿو.

بصري ڪيو	مطلب
شروعاتي سرمائي سان بولڊ قسم اکر	اشارو ڪريو حڪم جا نالا، ڊائلاگ باڪس جا عنوان، ڊائلاگ باڪس جا اختيار، ۽ ٻيا GUI ليبل. مثال طورampلي، محفوظ ڪريو جيئن ڊائلاگ باڪس. GUI عناصر لاءِ، سرمائيداري GUI سان ملي ٿي.
بولڊ قسم	ڊاريڪٽري جا نالا، پروجيڪٽ جا نالا، ڊسڪ ڊرائيو جا نالا، file نالا file نالو ملائڻ، سافٽ ويئر يوٽيلٽي جا نالا، ۽ GUI ليبل. مثال طورampلي، \qdesigns ڊاريڪٽري، D: ڊرائيو، ۽ chiptrip.gdf file.
اطالوي قسم جي شروعاتي ڪيپيٽل اکرن سان	دستاويز جا عنوان ظاهر ڪريو. مثال طورampلي، اسٽريٽڪس IV ڊيزائن ھدايتون.

سائيڪلون VE FPGA ڊولپمينٽ بورڊ

حوالو دستور

آگسٽ 2017 Altera Corporation

دستاويز / وسيلا

ALTERA سائيڪلون VE FPGA ڊولپمينٽ بورڊ [pdf] استعمال ڪندڙ دستياب سائڪلون VE FPGA ڊولپمينٽ بورڊ، سائيڪلون، VE FPGA ڊولپمينٽ بورڊ، FPGA ڊولپمينٽ بورڊ، ڊولپمينٽ بورڊ، بورڊ

حوالو

• استعمال ڪندڙ دستي