ALTERA Cyclone VE FPGA Komisyon Devlopman
Enfòmasyon sou pwodwi
Espesifikasyon
- Modèl FPGA: Cyclone VE FPGA (5CEFA7F31I7N)
- Pake FPGA: 896-pin FineLine BGA (FBGA)
- Kontwolè: Flash rapid pasif paralèl (FPP) konfigirasyon
- Modèl CPLD: MAX II CPLD (EPM240M100I5N)
- Pake CPLD: 100-pin FBGA
- Dèlko revèy pwogramab pou opinyon revèy referans FPGA
- 50-MHz yon sèl-fen osilator pou FPGA ak MAX V CPLD revèy opinyon
- 100-MHz yon sèl-fen osilator pou MAX V CPLD konfigirasyon revèy opinyon an
- Antre SMA (LVDS)
- memwa:
- De 256-Mbyte (MB) DDR3 SDRAM aparèy ak yon otobis done 16-bit
- Yon SSRAM 18-Mbit (Mb).
- Yon flash synchrone 512-Mb
- Yon SDRAM LPDDR512 2-MB ak yon otobis done 32-bit (sèlman otobis done 16-bit yo itilize sou tablo sa a)
- Yon 64-Kb I2C seri elektrik efase PROM (EEPROM)
- Mekanik: 6.5 x 4.5 tablo gwosè
Enstriksyon Itilizasyon Pwodwi
Chapit 1: Finiview
Deskripsyon jeneral
Cyclone VE FPGA Devlopman Komisyon Konsèy la fèt pou bay kapasite konsepsyon avanse ak karakteristik tankou rekonfigirasyon pasyèl. Li ofri pi vit operasyon, pi ba konsomasyon pouvwa, ak pi vit tan nan mache konpare ak fanmi FPGA anvan yo.
Lyen itil
Pou plis enfòmasyon sou sijè sa yo, al gade nan dokiman respektif yo:
- Fanmi aparèy Cyclone V: Cyclone V Manyèl Aparèy
- Espesifikasyon HSMC: High Speed Mezzanine Kat (HSMC) Spesifikasyon
Chapit 2: Konpozan Komisyon Konsèy
Blòk Konpozan Komisyon Konsèy
Komisyon Konsèy devlopman an gen gwo blòk eleman sa yo:
- Yon Cyclone VE FPGA (5CEFA7F31I7N) nan yon FineLine BGA 896-pin (FBGA)
- Kontwolè: Flash rapid pasif paralèl (FPP) konfigirasyon
- MAX II CPLD (EPM240M100I5N) nan yon pake FBGA 100-pin
- Dèlko revèy pwogramab pou opinyon revèy referans FPGA
- 50-MHz yon sèl-fen osilator pou FPGA ak MAX V CPLD revèy opinyon
- 100-MHz yon sèl-fen osilator pou MAX V CPLD konfigirasyon revèy opinyon an
- Antre SMA (LVDS)
- memwa:
- De 256-Mbyte (MB) DDR3 SDRAM aparèy ak yon otobis done 16-bit
- Yon SSRAM 18-Mbit (Mb).
- Yon flash synchrone 512-Mb
- Yon SDRAM LPDDR512 2-MB ak yon otobis done 32-bit (sèlman otobis done 16-bit yo itilize sou tablo sa a)
- Yon 64-Kb I2C seri elektrik efase PROM (EEPROM)
Mekanik
Komisyon Konsèy devlopman an gen yon gwosè 6.5 x 4.5 pous.
Chapit 3: Referans Konpozan Komisyon Konsèy
Seksyon sa a bay enfòmasyon detaye sou chak eleman tablo ak fonksyonalite li yo. Tanpri gade Manyèl Referans Konsèy Devlopman Cyclone VE FPGA pou plis enfòmasyon.
FAQ
K: Ki kote mwen ka jwenn dènye HSMC ki disponib yo?
A: Pou wè yon lis dènye HSMC ki disponib yo oswa pou telechaje yon kopi spesifikasyon HSMC a, ale nan paj Daughtercards Komisyon Devlopman nan Altera. websit.
K: Ki sa ki advan yotages nan Cyclone VE FPGA Devlopman Komisyon Konsèy la?
A: Cyclone VE FPGA Devlopman Komisyon Konsèy la ofri avansman konsepsyon ak inovasyon, tankou rekonfigirasyon pasyèl, ki asire operasyon pi vit, pi ba konsomasyon pouvwa, ak pi vit tan nan mache konpare ak fanmi FPGA anvan yo.
K: Ki kote mwen ka jwenn plis enfòmasyon sou fanmi aparèy Cyclone V la?
A: Pou plis enfòmasyon sou fanmi aparèy Cyclone V, al gade nan Manyèl Aparèy Cyclone V.
K: Ki gwosè tablo devlopman an?
A: Komisyon Konsèy devlopman an gen yon gwosè 6.5 x 4.5 pous.
101 Inovasyon Drive
San Jose, CA 95134
www.altera.com
MNL-01075-1.4
© 2017 Altera Corporation. Tout dwa rezève. Mo ak logo ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS ak STRATIX yo se mak komèsyal Altera Corporation epi yo anrejistre nan Biwo Patant ak Trademark Etazini ak nan lòt peyi yo. Tout lòt mo ak logo yo idantifye kòm mak oswa mak sèvis yo se pwopriyete detantè respektif yo jan sa dekri nan www.altera.com/common/legal.html. Altera garanti pèfòmans pwodwi semi-conducteurs li yo nan espesifikasyon aktyèl yo an akò ak garanti estanda Altera a, men rezève dwa pou fè chanjman nan nenpòt pwodwi ak sèvis nenpòt ki lè san avètisman. Altera pa pwan okenn responsablite oswa responsablite ki soti nan aplikasyon an oswa itilizasyon nenpòt enfòmasyon, pwodwi, oswa sèvis ki dekri isit la eksepte si Altera te dakò ekspreseman alekri. Yo konseye kliyan Altera pou yo jwenn dènye vèsyon espesifikasyon aparèy yo anvan yo konte sou nenpòt enfòmasyon ki pibliye epi anvan yo pase lòd pou pwodwi oswa sèvis yo.
Out 2017 Altera Corporation Cyclone VE FPGA Komisyon Konsèy Devlopman
Manyèl referans
Dokiman sa a dekri karakteristik pyès ki nan konpitè Cyclone® VE FPGA devlopman tablo a, ki gen ladan enfòmasyon detaye sou pin-soti ak referans eleman ki nesesè pou kreye desen FPGA koutim ki koòdone ak tout eleman tablo a.
Plis paseview
Deskripsyon jeneral
Tablo devlòpman Cyclone VE FPGA bay yon platfòm pyès ki nan konpitè pou devlope ak pwototip desen ki ba pouvwa, pèfòmans segondè, ak lojik entansif lè l sèvi avèk Cyclone VE FPGA Altera a. Komisyon Konsèy la bay yon pakèt periferik ak koòdone memwa pou fasilite devlopman desen Cyclone VE FPGA. Gen yon sèl konektè kat mezzanine gwo vitès (HSMC) ki disponib pou ajoute plis fonksyonalite atravè yon varyete HSMC ki disponib nan Altera® ak divès patnè.
- Pou wè yon lis dènye HSMC ki disponib yo oswa pou telechaje yon kopi spesifikasyon HSMC yo, al gade nan paj Daughtercards Konsèy Devlopman nan Altera. websit.
Avansman konsepsyon ak inovasyon, tankou rekonfigirasyon pasyèl, asire ke desen aplike nan Cyclone VE FPGA yo opere pi vit, ak pi ba pouvwa, epi yo gen yon tan pi vit nan mache pase fanmi FPGA anvan yo. - Pou plis enfòmasyon sou sijè sa yo, al gade nan dokiman respektif yo:
- Fanmi aparèy Cyclone V, al gade nan Manyèl Aparèy Cyclone V.
- Espesifikasyon HSMC, al gade nan Spesifikasyon High Speed Mezzanine Card (HSMC).
Blòk Konpozan Komisyon Konsèy
Komisyon Konsèy devlopman an gen gwo blòk eleman sa yo:
- Yon Cyclone VE FPGA (5CEFA7F31I7N) nan yon pake FineLine BGA (FBGA) 896-pin
- 149,500 LE
- 56,480 modil lojik adaptab (ALMs)
- 6,860 Kbit (Kb) M10K ak 836 Kb MLAB memwa
- Sèt faz fraksyon fèmen (PLLs)
- 312 miltiplikatè 18 × 18-bit
- 480 objektif jeneral antre/sòti (GPIO)
- 1.1-V nwayo voltage
- FPGA sikwi konfigirasyon
- Serial aktif (AS) x1 oswa AS x4 konfigirasyon (EPCQ256SI16N)
- MAX® V CPLD (5M2210ZF256I5N) nan yon pake FBGA 256-pin kòm Kontwolè Sistèm.
- Flash rapid pasif paralèl (FPP) konfigirasyon
- MAX II CPLD (EPM240M100I5N) nan yon pake FBGA 100-pin kòm yon pati nan USB-BlasterTM II entegre pou itilize ak pwogramè Quartus® II.
- Revèy sikwi
- Dèlko revèy pwogramab pou opinyon revèy referans FPGA
- 50-MHz yon sèl-fen osilator pou FPGA ak MAX V CPLD revèy opinyon
- 100-MHz yon sèl-fen osilator pou MAX V CPLD konfigirasyon revèy opinyon an
- Antre SMA (LVDS)
- memwa
- De 256-Mbyte (MB) DDR3 SDRAM aparèy ak yon otobis done 16-bit
- Yon SSRAM 18-Mbit (Mb).
- Yon flash synchrone 512-Mb
- Yon SDRAM LPDDR512 2-MB ak yon otobis done 32-bit (sèlman otobis done 16-bit yo itilize sou tablo sa a)
- Yon 64-Kb I2C seri elektrik efase PROM (EEPROM)
- Jeneral itilizatè antre / pwodiksyon
- LED ak ekspozisyon
- Kat itilizatè poul
- Yon chaj konfigirasyon ki ap dirije
- Yon konfigirasyon fè dirije
- Yon sèl erè ki ap dirije
- Twa konfigirasyon chwazi poul
- Kat embedded USB-Blaster II estati LEDs
- Twa LED koòdone HSMC
- Dis Ethernet dirije
- De done UART transmèt ak resevwa LED
- De USB-UART koòdone TX / RX dirije
- Yon sèl pouvwa sou LED
- Yon ekspozisyon LCD karaktè de liy
- Pouse bouton
- Yon bouton pouse CPU reset
- Yon bouton pouse MAX V reset
- Yon pwogram chwazi bouton pouse
- Yon bouton konfigirasyon pwogram pouse
- Kat bouton pouse itilizatè jeneral
- DIP switch
- Kat MAX V CPLD sistèm kontwòl switch switch
- De JTAG chèn kontwòl DIP switch
- Yon sèl fanatik kontwòl DIP switch
- Kat jeneral itilizatè DIP switch
- Ekipman pou pouvwa
14–20-V (laptop) DC opinyon - Mekanik
6.5″ x 4.5″ tablo gwosè
Dyagram blòk Komisyon Konsèy Devlopman
Figi 1-1 montre yon dyagram blòk nan tablo devlopman Cyclone VE FPGA.
Manyen Konsèy la
Lè w ap manyen tablo a, li enpòtan pou w obsève prekosyon pou egzeyat estatik sa a:
prekosyon
San yo pa bon manyen anti-estatik, tablo a ka domaje. Se poutèt sa, sèvi ak prekosyon manyen anti-estatik lè w manyen tablo a.
Konpozan Komisyon Konsèy
Chapit sa a prezante konpozan prensipal yo sou tablo devlopman Cyclone VE FPGA. Figi 2–1 montre kote eleman yo epi Tablo 2–1 bay yon deskripsyon tou kout sou tout karakteristik eleman tablo a.
Yon seri konplè nan chema, yon baz done layout fizik, ak GERBER files pou devlòpman tablo abite nan Cyclone VE FPGA devlòpman kit dokiman anyè.
Pou jwenn enfòmasyon sou alimante tablo a ak enstale lojisyèl demonstrasyon an, al gade nan Gid Itilizatè Twous Devlopman Cyclone VE FPGA la.
Chapit sa a konsiste de seksyon sa yo:
- "Abòdeview”
- “Aparèy ki prezante: Cyclone VE FPGA” nan paj 2–4
- “MAX V CPLD 5M2210 System Controller” nan paj 2–5
- “Konfigirasyon FPGA” nan paj 2–10
- “Sikwi Revèy” nan paj 2–18
- “Jeneral Antre/Sòti Itilizatè” nan paj 2–20
- “Eleman ak entèfas” nan paj 2–24
- “Memwa” nan paj 2–32
- “Electricité” nan paj 2–41
Komisyon Konsèy souview
Seksyon sa a bay yon souview nan tablo devlopman Cyclone VE FPGA, ki gen ladan yon imaj tablo anote ak deskripsyon eleman yo. Figi 2-1 montre yon souview nan karakteristik tablo yo.
Tablo 2–1 dekri eleman yo epi lis referans korespondan tablo yo.
Tablo 2–1. Konpozan Komisyon Konsèy (Pati 1 nan 3)
| Komisyon Konsèy Referans | Kalite | Deskripsyon |
| En Aparèy | ||
| U1 | FPGA | Cyclone VE FPGA, 5CEFA7F31I7N, 896-pin FBGA. |
| U13 | CPLD | MAX V CPLD, 5M2210ZF256I5N, 256-PIN FBGA. |
| Konfigirasyon, Estati, epi Eleman konfigirasyon | ||
| J4 | JTAG tèt chèn | Bay aksè a JTAG chèn ak enfim entegre USB-Blaster II a lè w ap itilize yon kab ekstèn USB-Blaster. |
| SW2 | JTAG chèn kontwòl DIP switch | Retire oswa mete aparèy nan JTAG chèn. |
| J10 | USB tip-B konektè | Koòdone USB pou pwogramasyon FPGA ak debogaj atravè USB-Blaster II J la entegreTAG atravè yon kab USB tip-B. |
Tablo 2–1. Konpozan Komisyon Konsèy (Pati 2 nan 3)
| Komisyon Konsèy Referans | Kalite | Deskripsyon |
|
SW3 |
Anviwònman tablo DIP switch |
Kontwole fonksyon MAX V CPLD 5M2210 System Controller yo tankou pèmèt revèy, kontwòl SMA revèy, ak ki imaj yo chaje nan memwa flash nan pouvwa-up. |
| SW1 | MSEL DIP switch | Kontwole konfigirasyon an sou tablo a. Broch MSEL 0, 1, 2 ak 4 konekte ak switch DIP la pandan y ap MSEL PIN 3 konekte ak tè. |
| S2 | Pouse bouton chwazi pwogram lan | Baskile pwogram seleksyon LED yo, ki chwazi imaj pwogram ki chaje nan memwa flash nan FPGA la. |
| S1 | Bouton pouse konfigirasyon pwogram lan | Chaje imaj ki soti nan memwa flash nan FGPA a ki baze sou anviwònman yo nan pwogram nan chwazi dirije. |
| D19 | Konfigirasyon fè dirije | Limen lè FPGA a configuré. |
| D18 | Chaj ki ap dirije | Limen lè MAX V CPLD 5M2210 System Controller la ap aktivman konfigirasyon FPGA la. |
| D17 | Erè ki ap dirije | Limen lè konfigirasyon FPGA nan memwa flash echwe. |
| D35 | Pouvwa ki ap dirije | Limen lè pouvwa 5.0-V prezan. |
|
D25 ~ D27 |
Pwogram chwazi LEDs |
Limen pou montre sekans ki ap dirije ki detèmine ki imaj memwa flash chaje nan FPGA a lè ou peze bouton pouse pwogram nan. Gade Tablo 2–6 pou paramèt LED yo. |
| D1 ~ D10 | LED Ethernet | Limen pou montre vitès koneksyon an epi tou transmèt oswa resevwa aktivite. |
| D20, D21 | LED pò HSMC | Ou ka configured LED sa yo pou endike transmèt oswa resevwa aktivite. |
| D22 | HSMC pò prezan ki ap dirije | Limen lè yo konekte yon kat pitit fi nan pò HSMC la. |
| D15, D16 | USB-UART dirije | Limen lè transmetè ak reseptè USB-UART yo itilize. |
| D23, D24 | Serial UART dirije | Limen lè transmetè ak reseptè UART yo itilize. |
| Revèy Sikwi | ||
|
X1 |
Osilator pwogramasyon |
Osilator pwogramasyon ak frekans default nan 125 MHz. Frekans lan pwograme lè l sèvi avèk entèfas kontwòl revèy ki kouri sou MAX V CPLD 5M2210 System Controller la. |
| U4 | 50-MHz osilator | 50.000-MHz osilator kristal pou lojik objektif jeneral. |
| X3 | 100-MHz osilator | Osilator kristal 100.000-MHz pou Kontwolè Sistèm MAX V CPLD 5M2210. |
| J2, J3 | Revèy D' SMA connecteurs | Kondwi entrées revèy ki konpatib LVDS nan tanpon multiplexeur revèy la. |
| J4 | Revèy pwodiksyon SMA Connector | Kondwi pwodiksyon revèy CMOS 2.5-V soti nan FPGA la. |
| Jeneral Itilizatè Antre / Sòti | ||
| D28 ~ D31 | Itilizatè LEDs | Kat itilizatè poul. Limen lè kondwi ba. |
| SW3 | Itilizatè DIP switch | Kwadwilatè itilizatè DIP switch. Lè switch la ON, yo chwazi yon 0 lojik. |
| S4 | CPU reset bouton pouse | Reyajiste lojik FPGA la. |
| S3 | MAX V reset bouton pouse | Reyajiste MAX V CPLD 5M2210 System Controller la. |
| S5 ~ S8 | Bouton pouse itilizatè jeneral | Kat bouton pouse itilizatè. Kondwi ba lè peze. |
| memwa Aparèy | ||
| U7, U8 | memwa DDR3 x32 | De 256-MB DDR3 SDRAM ak yon otobis done 16-bit. |
| U9 | LPDDR2 x 16 memwa | 512-MB LPDDR 2 SDRAM ak otobis 32-bit, sèlman otobis 16-bit yo itilize sou tablo sa a. |
Tablo 2–1. Konpozan Komisyon Konsèy (Pati 3 nan 3)
| Komisyon Konsèy Referans | Kalite | Deskripsyon |
| U10 | Flash x16 memwa | Aparèy flash synchrone 512-Mb ak yon otobis done 16-bit pou memwa ki pa temèt. |
| U11 | SSRAM x16 memwa | 18-Mb estanda RAM synchrone ak yon otobis done 12-bit ak parite 4-bit. |
| U12 | EEPROM | 64-Mb I2C seri EEPROM. |
| Kominikasyon Pò | ||
| J1 | pò HSMC | Bay 84 CMOS oswa 17 chanèl LVDS pou chak spesifikasyon HSMC. |
|
J11 |
Gigabit Ethernet pò |
Konektè RJ-45 ki bay yon koneksyon Ethernet 10/100/1000 atravè yon Marvell 88E1111 PHY ak fonksyon Altera Triple Speed Ethernet MegaCore ki baze sou FPGA nan mòd RGMII. |
| J12 | Serial pò UART | DSUB 9-pin connecteur ak transceiver RS-232 pou aplike RS-232 seri chanèl UART. |
| J13 | USB-UART pò | USB konektè ak pon USB-a-UART pou koòdone seri UART. |
| J15, J16 | Debug headers | De 2 × 8 headers pou rezon debug. |
| Videyo ak Ekspozisyon Pò | ||
| J14 | LCD karaktè | Konektè ki koòdone nan yon modil LCD 16 karaktè × 2 liy bay ansanm ak de distans. |
| Pouvwa Pwovizyon pou | ||
| J17 | DC opinyon Jack | Aksepte yon 14-20-V DC ekipman pou pouvwa. |
| SW5 | Pouvwa switch | Chanje sou pouvwa sou oswa koupe tablo a lè pouvwa a apwovizyone soti nan Jack D 'DC a. |
Aparèy En: Cyclone VE FPGA
Tablo devlopman Cyclone VE FPGA prezante yon aparèy Cyclone VE FPGA 5CEFA7F31I7N (U1) nan yon pake FBGA 896-pin.
Pou plis enfòmasyon sou fanmi aparèy Cyclone V, al gade nan Manyèl Aparèy Cyclone V.
Tablo 2–2 dekri karakteristik Cyclone VE FPGA 5CEFA7F31I7N aparèy la.
Tablo 2–2. Karakteristik Cyclone VE FPGA
| ALM yo | Ekivalan LEs | M10K RAM Blòk | Total RAM (Kbits) | 18-bit × 18-bit Multipliers | PLL yo | Pake Kalite |
| 56,480 | 149,500 | 6,860 | 836 | 312 | 7 | 896-pin FBGA |
Resous I/O
Aparèy Cyclone VE FPGA 5CEFA7F31I7N a gen yon total de 480 itilizatè I/Os. Tablo 2–3 bay lis kantite pin I/O Cyclone VE FPGA ak itilizasyon selon fonksyon sou tablo a.
Tablo 2–3. Cyclone VE FPGA I/O Pin konte
| Fonksyon | I/O Estanda | I/O Konte | Espesyal Broch |
| DDR3 | 1.5-V SSTL | 71 | Yon diferans x4 DQS PIN |
| LPDDR2 | 1.2-V HSUL | 37 | Yon diferans x2 DQS PIN |
| Flash, SSRAM, EEPROM, ak MAX V
FSM bis |
2.5-V CMOS, 3.3-V LVCMOS | 69 | — |
| pò HSMC | 2.5-V CMOS + LVDS | 79 | 17 LVDS, I2C |
| Gigabit Ethernet pò | 2.5-V CMOS | 42 | — |
| Embedded USB-Blaster II | 2.5-V CMOS | 20 | — |
| Debug Header | 1.5-V, 2.5-V | 20 | — |
| UART | 3.3-V LVTTL | 4 | — |
| USB-UART | 2.5-V CMOS | 12 | — |
| Pouse bouton | 2.5-V CMOS | 5 | Yon PIN DEV_CLRn |
| DIP switch | 2.5-V CMOS | 4 | — |
| LCD karaktè | 2.5-V CMOS | 11 | — |
| dirije | 2.5-V CMOS | 9 | — |
| Revèy oswa osilateur | 2.5-V CMOS + LVDS | 12 | Yon revèy soti PIN |
| Total I/O Itilize: | 395 | ||
MAX V CPLD 5M2210 System Controller
Komisyon Konsèy la itilize System Controller 5M2210, yon Altera MAX V CPLD, pou rezon sa yo:
- FPGA konfigirasyon soti nan flash
- Mezi pouvwa
- Kontwòl ak estati anrejistre pou aktyalizasyon sistèm aleka
Figi 2–2 montre fonksyonalite MAX V CPLD 5M2210 System Controller la ak koneksyon sikwi ekstèn kòm yon dyagram blòk.\
Figi 2–2. MAX V CPLD 5M2210 System Controller Block Diagram
Tablo 2–4 bay lis siyal I/O ki prezan sou MAX V CPLD 5M2210 System Controller la. Non siyal yo ak fonksyon yo parapò ak aparèy MAX V la.
Ou ka telechaje yon ansyenample konsepsyon ak kote pin ak devwa ranpli dapre tablo sa a ki soti nan magazen Altera Design. Nan Twous Devlopman Cyclone VE FPGA, anba Design Examples, klike sou Cyclone VE FPGA Development Kit Baseline Pinout.
Tablo 2–4. MAX V CPLD 5M2210 Sistèm Controller Aparèy Pin-Out (Pati 1 nan 5)
| Komisyon Konsèy Referans (U13) | schematic Siyal Non | I/O Estanda | Deskripsyon |
| N4 | 5M2210_JTAG_TMS | 3.3-v | MAX VJTAG TMS |
| E9 | CLK50_EN | 2.5-v | 50 MHz osilator pèmèt |
| H12 | CLK_CONFIG | 2.5-v | 100 MHz konfigirasyon revèy opinyon |
| A15 | CLK_ENABLE | 2.5-v | DIP switch pou revèy osilator pèmèt |
| A13 | CLK_SEL | 2.5-v | DIP switch pou chwazi revèy—SMA oswa osilator |
| J12 | CLKIN_50_MAXV | 2.5-v | Antre revèy 50 MHz |
| D9 | CLOCK_SCL | 2.5-v | Osilator pwogramasyon I2C revèy |
| C9 | CLOCK_SDA | 2.5-v | Done osilator pwogramasyon I2C |
| D10 | CPU_RESETN | 2.5-v | FPGA reset bouton pouse |
| P12 | EXTRA_SIG0 | 2.5-v | Embedded USB-Blaster II koòdone. Rezève pou itilizasyon nan lavni |
| T13 | EXTRA_SIG1 | 2.5-v | Embedded USB-Blaster II koòdone. Rezève pou itilizasyon nan lavni |
| T15 | EXTRA_SIG2 | 2.5-v | Embedded USB-Blaster II koòdone. Rezève pou itilizasyon nan lavni |
| A2 | FACTORY_LOAD | 2.5-v | DIP switch pou chaje faktori oswa konsepsyon itilizatè nan pouvwa-up |
Tablo 2–4. MAX V CPLD 5M2210 Sistèm Controller Aparèy Pin-Out (Pati 2 nan 5)
| Komisyon Konsèy Referans (U13) | schematic Siyal Non | I/O Estanda | Deskripsyon |
| R14 | FACTORY_REQUEST | 2.5-v | Embedded USB-Blaster II demann pou voye lòd FAKTORI |
| N12 | FACTORY_STATUS | 2.5-v | Embedded USB-Blaster II FACTORY estati lòd |
| C8 | FAN_FORCE_ON | 2.5-v | DIP switch sou oswa sou fanatik la |
| N7 | FLASH_ADVN | 2.5-v | Adrès memwa flash otobis FSM valab |
| R5 | FLASH_CEN | 2.5-v | FSM otobis flash memwa chip pèmèt |
| R6 | FLASH_CLK | 2.5-v | FSM otobis flash memwa revèy |
| M6 | FLASH_OEN | 2.5-v | FSM otobis flash memwa pwodiksyon pèmèt |
| T5 | FLASH_RDYBSYN | 2.5-v | FSM otobis flash memwa pare |
| P7 | FLASH_RESETN | 2.5-v | Reset memwa flash otobis FSM |
| N6 | FLASH_WEN | 2.5-v | FSM otobis flash memwa ekri pèmèt |
| K1 | FPGA_CONF_FÈ | 3.3-v | FPGA konfigirasyon fè dirije |
| D3 | FPGA_CONFIG_D0 | 3.3-v | Done konfigirasyon FPGA |
| C2 | FPGA_CONFIG_D1 | 3.3-v | Done konfigirasyon FPGA |
| C3 | FPGA_CONFIG_D2 | 3.3-v | Done konfigirasyon FPGA |
| E3 | FPGA_CONFIG_D3 | 3.3-v | Done konfigirasyon FPGA |
| D2 | FPGA_CONFIG_D4 | 3.3-v | Done konfigirasyon FPGA |
| E4 | FPGA_CONFIG_D5 | 3.3-v | Done konfigirasyon FPGA |
| D1 | FPGA_CONFIG_D6 | 3.3-v | Done konfigirasyon FPGA |
| E5 | FPGA_CONFIG_D7 | 3.3-v | Done konfigirasyon FPGA |
| F3 | FPGA_CONFIG_D8 | 3.3-v | Done konfigirasyon FPGA |
| E1 | FPGA_CONFIG_D9 | 3.3-v | Done konfigirasyon FPGA |
| F4 | FPGA_CONFIG_D10 | 3.3-v | Done konfigirasyon FPGA |
| F2 | FPGA_CONFIG_D11 | 3.3-v | Done konfigirasyon FPGA |
| F1 | FPGA_CONFIG_D12 | 3.3-v | Done konfigirasyon FPGA |
| F6 | FPGA_CONFIG_D13 | 3.3-v | Done konfigirasyon FPGA |
| G2 | FPGA_CONFIG_D14 | 3.3-v | Done konfigirasyon FPGA |
| G3 | FPGA_CONFIG_D15 | 3.3-v | Done konfigirasyon FPGA |
| K4 | FPGA_MAX_DCLK | 3.3-v | FPGA revèy konfigirasyon |
| J3 | FPGA_DCLK | 3.3-v | FPGA revèy konfigirasyon |
| N1 | FPGA_NCONFIG | 3.3-v | Konfigirasyon FPGA aktif |
| J4 | FPGA_NSTATUS | 3.3-v | Konfigirasyon FPGA pare |
| H1 | FPGA_PR_FÈ | 3.3-v | Rekonfigurasyon pasyèl FPGA fè |
| P2 | FPGA_PR_ERROR | 3.3-v | Erè reconfiguration pasyèl FPGA |
| E2 | FPGA_PR_READY | 3.3-v | FPGA reconfiguration pasyèl pare |
| F5 | FPGA_PR_REQUEST | 3.3-v | FPGA demann rekonfigirasyon pasyèl |
| L5 | FPGA_MAX_NCS | 3.3-v | FPGA konfigirasyon chip chwazi |
| E14 | FSM_A1 | 2.5-v | Otobis adrès FSM |
| C14 | FSM_A2 | 2.5-v | Otobis adrès FSM |
Tablo 2–4. MAX V CPLD 5M2210 Sistèm Controller Aparèy Pin-Out (Pati 3 nan 5)
| Komisyon Konsèy Referans (U13) | schematic Siyal Non | I/O Estanda | Deskripsyon |
| C15 | FSM_A3 | 2.5-v | Otobis adrès FSM |
| E13 | FSM_A4 | 2.5-v | Otobis adrès FSM |
| E12 | FSM_A5 | 2.5-v | Otobis adrès FSM |
| D15 | FSM_A6 | 2.5-v | Otobis adrès FSM |
| F14 | FSM_A7 | 2.5-v | Otobis adrès FSM |
| D16 | FSM_A8 | 2.5-v | Otobis adrès FSM |
| F13 | FSM_A9 | 2.5-v | Otobis adrès FSM |
| E15 | FSM_A10 | 2.5-v | Otobis adrès FSM |
| E16 | FSM_A11 | 2.5-v | Otobis adrès FSM |
| F15 | FSM_A12 | 2.5-v | Otobis adrès FSM |
| G14 | FSM_A13 | 2.5-v | Otobis adrès FSM |
| F16 | FSM_A14 | 2.5-v | Otobis adrès FSM |
| G13 | FSM_A15 | 2.5-v | Otobis adrès FSM |
| G15 | FSM_A16 | 2.5-v | Otobis adrès FSM |
| G12 | FSM_A17 | 2.5-v | Otobis adrès FSM |
| G16 | FSM_A18 | 2.5-v | Otobis adrès FSM |
| H14 | FSM_A19 | 2.5-v | Otobis adrès FSM |
| H20 | FSM_A20 | 2.5-v | Otobis adrès FSM |
| H13 | FSM_A21 | 2.5-v | Otobis adrès FSM |
| H16 | FSM_A22 | 2.5-v | Otobis adrès FSM |
| J13 | FSM_A23 | 2.5-v | Otobis adrès FSM |
| J16 | FSM_A24 | 2.5-v | Otobis adrès FSM |
| T2 | FSM_A25 | 2.5-v | Otobis adrès FSM |
| P5 | FSM_A26 | 2.5-v | Otobis adrès FSM |
| J14 | FSM_D0 | 2.5-v | Otobis done FSM |
| J15 | FSM_D1 | 2.5-v | Otobis done FSM |
| K16 | FSM_D2 | 2.5-v | Otobis done FSM |
| K13 | FSM_D3 | 2.5-v | Otobis done FSM |
| K15 | FSM_D4 | 2.5-v | Otobis done FSM |
| K14 | FSM_D5 | 2.5-v | Otobis done FSM |
| L16 | FSM_D6 | 2.5-v | Otobis done FSM |
| L11 | FSM_D7 | 2.5-v | Otobis done FSM |
| L15 | FSM_D8 | 2.5-v | Otobis done FSM |
| L12 | FSM_D9 | 2.5-v | Otobis done FSM |
| M16 | FSM_D10 | 2.5-v | Otobis done FSM |
| L13 | FSM_D11 | 2.5-v | Otobis done FSM |
| M15 | FSM_D12 | 2.5-v | Otobis done FSM |
| L14 | FSM_D13 | 2.5-v | Otobis done FSM |
| N16 | FSM_D14 | 2.5-v | Otobis done FSM |
Tablo 2–4. MAX V CPLD 5M2210 Sistèm Controller Aparèy Pin-Out (Pati 4 nan 5)
| Komisyon Konsèy Referans (U13) | schematic Siyal Non | I/O Estanda | Deskripsyon |
| M13 | FSM_D15 | 2.5-v | Otobis done FSM |
| B8 | HSMA_PRSNTN | 2.5-v | HSMC pò prezan |
| L6 | JTAG_5M2210_TDI | 3.3-v | MAX V CPLD JTAG done chèn nan |
| M5 | JTAG_5M2210_TDO | 3.3-v | MAX V CPLD JTAG done chèn soti |
| P3 | JTAG_TCK | 3.3-v | JTAG revèy chèn |
| P11 | M570_CLOCK | 2.5-v | 25-MHz revèy pou entegre USB-Blaster II pou voye lòd FAKTORI |
| M1 | M570_JTAG_EN | 3.3-v | Siyal ki ba pou enfim entegre USB-Blaster II la |
| P10 | MAX5_BEN0 | 2.5-v | FSM bis MAX V byte pèmèt 0 |
| R11 | MAX5_BEN1 | 2.5-v | FSM bis MAX V byte pèmèt 1 |
| T12 | MAX5_BEN2 | 2.5-v | FSM bis MAX V byte pèmèt 2 |
| N11 | MAX5_BEN3 | 2.5-v | FSM bis MAX V byte pèmèt 3 |
| T11 | MAX5_CLK | 2.5-v | FSM bis MAX V revèy |
| R10 | MAX5_CSN | 2.5-v | FSM otobis MAX V chip chwazi |
| M10 | MAX5_OEN | 2.5-v | FSM bis MAX V pwodiksyon pèmèt |
| N10 | MAX5_WEN | 2.5-v | FSM otobis MAX V ekri pèmèt |
| E11 | MAX_CONF_DONEN | 2.5-v | Embedded USB-Blaster II konfigirasyon fè dirije |
| A4 | MAX_ERROR | 2.5-v | FPGA konfigirasyon erè ki ap dirije |
| A6 | MAX_LOAD | 2.5-v | FPGA konfigirasyon aktif dirije |
| M9 | MAX_RESETN | 2.5-v | MAX V reset bouton pouse |
| B7 | OVERTEMP | 2.5-v | Fanatik ki monitè kè bebe tanperati pèmèt |
| D12 | PGM_CONFIG | 2.5-v | Chaje imaj memwa flash ki idantifye pa LED PGM yo |
| B14 | PGM_LED0 | 2.5-v | Flash memwa PGM chwazi endikatè 0 |
| C13 | PGM_LED1 | 2.5-v | Flash memwa PGM chwazi endikatè 1 |
| B16 | PGM_LED2 | 2.5-v | Flash memwa PGM chwazi endikatè 2 |
| B13 | PGM_SEL | 2.5-v | Aktivite sekans ki ap dirije PGM_LED[2:0]. |
| H4 | PSAS_CSn | 3.3-v | AS konfigirasyon chip chwazi |
| G1 | PSAS_DCLK | 3.3-v | AS konfigirasyon revèy |
| G4 | PSAS_CONF_FÈ | 3.3-v | AS konfigirasyon fè |
| H2 | PSAS_CONFIGn | 3.3-v | AS konfigirasyon aktif |
| G5 | PSAS_DATA1 | 3.3-v | AS done konfigirasyon |
| H3 | PSAS_DATA0_ASD0 | 3.3-v | AS done konfigirasyon |
| J1 | PSAS_CEn | 3.3-v | AS konfigirasyon chip pèmèt |
| R12 | SECURITY_MODE | 2.5-v | DIP switch pou entegre USB-Blaster II a voye lòd FACTORY nan pouvwa leve |
| E7 | SENSE_CS0N | 2.5-v | Pouvwa kontwole chip chwazi |
| A5 | SENSE_SCK | 2.5-v | Pouvwa ki monitè kè bebe SPI revèy |
| D7 | SENSE_SDI | 2.5-v | Pouvwa kontwole done SPI nan |
| B6 | SENSE_SDO | 2.5-v | Pouvwa ki monitè kè bebe done SPI soti |
Tablo 2–4. MAX V CPLD 5M2210 Sistèm Controller Aparèy Pin-Out (Pati 5 nan 5)
| Komisyon Konsèy Referans (U13) | schematic Siyal Non | I/O Estanda | Deskripsyon |
| M13 | FSM_D15 | 2.5-v | Otobis done FSM |
| B8 | HSMA_PRSNTN | 2.5-v | HSMC pò prezan |
| L6 | JTAG_5M2210_TDI | 3.3-v | MAX V CPLD JTAG done chèn nan |
| M5 | JTAG_5M2210_TDO | 3.3-v | MAX V CPLD JTAG done chèn soti |
| P3 | JTAG_TCK | 3.3-v | JTAG revèy chèn |
| P11 | M570_CLOCK | 2.5-v | 25-MHz revèy pou entegre USB-Blaster II pou voye lòd FAKTORI |
| M1 | M570_JTAG_EN | 3.3-v | Siyal ki ba pou enfim entegre USB-Blaster II la |
| P10 | MAX5_BEN0 | 2.5-v | FSM bis MAX V byte pèmèt 0 |
| R11 | MAX5_BEN1 | 2.5-v | FSM bis MAX V byte pèmèt 1 |
| T12 | MAX5_BEN2 | 2.5-v | FSM bis MAX V byte pèmèt 2 |
| N11 | MAX5_BEN3 | 2.5-v | FSM bis MAX V byte pèmèt 3 |
| T11 | MAX5_CLK | 2.5-v | FSM bis MAX V revèy |
| R10 | MAX5_CSN | 2.5-v | FSM otobis MAX V chip chwazi |
| M10 | MAX5_OEN | 2.5-v | FSM bis MAX V pwodiksyon pèmèt |
| N10 | MAX5_WEN | 2.5-v | FSM otobis MAX V ekri pèmèt |
| E11 | MAX_CONF_DONEN | 2.5-v | Embedded USB-Blaster II konfigirasyon fè dirije |
| A4 | MAX_ERROR | 2.5-v | FPGA konfigirasyon erè ki ap dirije |
| A6 | MAX_LOAD | 2.5-v | FPGA konfigirasyon aktif dirije |
| M9 | MAX_RESETN | 2.5-v | MAX V reset bouton pouse |
| B7 | OVERTEMP | 2.5-v | Fanatik ki monitè kè bebe tanperati pèmèt |
| D12 | PGM_CONFIG | 2.5-v | Chaje imaj memwa flash ki idantifye pa LED PGM yo |
| B14 | PGM_LED0 | 2.5-v | Flash memwa PGM chwazi endikatè 0 |
| C13 | PGM_LED1 | 2.5-v | Flash memwa PGM chwazi endikatè 1 |
| B16 | PGM_LED2 | 2.5-v | Flash memwa PGM chwazi endikatè 2 |
| B13 | PGM_SEL | 2.5-v | Aktivite sekans ki ap dirije PGM_LED[2:0]. |
| H4 | PSAS_CSn | 3.3-v | AS konfigirasyon chip chwazi |
| G1 | PSAS_DCLK | 3.3-v | AS konfigirasyon revèy |
| G4 | PSAS_CONF_FÈ | 3.3-v | AS konfigirasyon fè |
| H2 | PSAS_CONFIGn | 3.3-v | AS konfigirasyon aktif |
| G5 | PSAS_DATA1 | 3.3-v | AS done konfigirasyon |
| H3 | PSAS_DATA0_ASD0 | 3.3-v | AS done konfigirasyon |
| J1 | PSAS_CEn | 3.3-v | AS konfigirasyon chip pèmèt |
| R12 | SECURITY_MODE | 2.5-v | DIP switch pou entegre USB-Blaster II a voye lòd FACTORY nan pouvwa leve |
| E7 | SENSE_CS0N | 2.5-v | Pouvwa kontwole chip chwazi |
| A5 | SENSE_SCK | 2.5-v | Pouvwa ki monitè kè bebe SPI revèy |
| D7 | SENSE_SDI | 2.5-v | Pouvwa kontwole done SPI nan |
| B6 | SENSE_SDO | 2.5-v | Pouvwa ki monitè kè bebe done SPI soti |
Konfigirasyon FPGA
Seksyon sa a dekri FPGA, memwa flash, ak MAX V CPLD 5M2210 System Controller aparèy pwogramasyon metòd ki sipòte pa tablo devlopman Cyclone VE FPGA.
Tablo devlopman Cyclone VE FPGA sipòte metòd konfigirasyon sa yo:
- Embedded USB-Blaster II se metòd default pou konfigirasyon FPGA lè l sèvi avèk pwogramè Quartus II nan J.TAG mòd ak kab USB apwovizyone a.
- Flash memwa telechaje pou konfigirasyon FPGA a lè l sèvi avèk imaj ki estoke nan memwa flash la sou swa pouvwa-up oswa peze bouton an pouse konfigirasyon pwogram (S1).
- Ekstèn USB-Blaster pou konfigirasyon FPGA lè l sèvi avèk yon ekstèn USB-Blaster ki konekte ak J la.TAG tèt chèn (J4).
- Aparèy EPCQ pou konfigirasyon seri oswa kwadwilatè FPGA ki sipòte konfigirasyon AS x1 oswa AS x4.
FPGA pwogramasyon sou Embedded USB-Blaster II
Metòd konfigirasyon sa a aplike yon konektè USB tip-B (J10), yon aparèy USB 2.0 PHY (U18), ak yon Altera MAX II CPLD EPM570GF100I5N (U16) pou pèmèt konfigirasyon FPGA lè l sèvi avèk yon kab USB. Kab USB sa a konekte dirèkteman ant konektè USB tip-B sou tablo a ak yon pò USB nan yon òdinatè ki kouri lojisyèl Quartus II la.
USB-Blaster II entegre nan MAX II CPLD EPM570GF100I5N nòmalman metrize J la.TAG chèn.
Figi 2–3 montre JTAG chèn.
J laTAG chèn kontwòl DIP switch (SW2) kontwole kavalye yo montre nan Figi 2–3.
Pou konekte yon aparèy oswa koòdone nan chèn lan, switch korespondan yo dwe nan pozisyon OFF. Glise tout switch yo nan pozisyon ON a sèlman gen FPGA a nan chèn lan.
Kontwolè Sistèm MAX V CPLD 5M2210 dwe nan JTAG chèn pou itilize kèk nan entèfas entèfas yo.
Tablo 2–5 bay non siyal chematik USB 2.0 PHY yo ak nimewo Cyclone VE FPGA korespondan yo.
Tablo 2–5. USB 2.0 PHY Non ak Fonksyon siyal Schematic (Pati 1 nan 2)
| Referans Komisyon Konsèy (U18) | schematic Siyal Non | Siklòn VE Nimewo PIN FPGA | I/O Estanda | Deskripsyon |
| C1 | 24M_XTALIN | — | 3.3-v | Crystal osilator opinyon |
| C2 | 24M_XTALOUT | — | 3.3-v | Pwodiksyon osilator kristal |
| E1 | FX2_D_N | — | 3.3-v | Done USB 2.0 PHY |
| E2 | FX2_D_P | — | 3.3-v | Done USB 2.0 PHY |
| H7 | FX2_FLAGA | — | 3.3-v | Esklav estati pwodiksyon FIFO |
Tablo 2–5. USB 2.0 PHY Non ak Fonksyon siyal Schematic (Pati 2 nan 2)
| Referans Komisyon Konsèy (U18) | schematic Siyal Non | Siklòn VE Nimewo PIN FPGA | I/O Estanda | Deskripsyon |
| G7 | FX2_FLAGB | — | 3.3-v | Esklav estati pwodiksyon FIFO |
| H8 | FX2_FLAGC | — | 3.3-v | Esklav estati pwodiksyon FIFO |
| G6 | FX2_PA1 | — | 3.3-v | USB 2.0 PHY pò A koòdone |
| F8 | FX2_PA2 | — | 3.3-v | USB 2.0 PHY pò A koòdone |
| F7 | FX2_PA3 | — | 3.3-v | USB 2.0 PHY pò A koòdone |
| F6 | FX2_PA4 | — | 3.3-v | USB 2.0 PHY pò A koòdone |
| C8 | FX2_PA5 | — | 3.3-v | USB 2.0 PHY pò A koòdone |
| C7 | FX2_PA6 | — | 3.3-v | USB 2.0 PHY pò A koòdone |
| C6 | FX2_PA7 | — | 3.3-v | USB 2.0 PHY pò A koòdone |
| H3 | FX2_PB0 | — | 3.3-v | USB 2.0 PHY pò B koòdone |
| F4 | FX2_PB1 | — | 3.3-v | USB 2.0 PHY pò B koòdone |
| H4 | FX2_PB2 | — | 3.3-v | USB 2.0 PHY pò B koòdone |
| G4 | FX2_PB3 | — | 3.3-v | USB 2.0 PHY pò B koòdone |
| H5 | FX2_PB4 | — | 3.3-v | USB 2.0 PHY pò B koòdone |
| G5 | FX2_PB5 | — | 3.3-v | USB 2.0 PHY pò B koòdone |
| F5 | FX2_PB6 | — | 3.3-v | USB 2.0 PHY pò B koòdone |
| H6 | FX2_PB7 | — | 3.3-v | USB 2.0 PHY pò B koòdone |
| A8 | FX2_PD0 | — | 3.3-v | USB 2.0 PHY pò D koòdone |
| A7 | FX2_PD1 | — | 3.3-v | USB 2.0 PHY pò D koòdone |
| B6 | FX2_PD2 | — | 3.3-v | USB 2.0 PHY pò D koòdone |
| A6 | FX2_PD3 | — | 3.3-v | USB 2.0 PHY pò D koòdone |
| B3 | FX2_PD4 | — | 3.3-v | USB 2.0 PHY pò D koòdone |
| A3 | FX2_PD5 | — | 3.3-v | USB 2.0 PHY pò D koòdone |
| C3 | FX2_PD6 | — | 3.3-v | USB 2.0 PHY pò D koòdone |
| A2 | FX2_PD7 | — | 3.3-v | USB 2.0 PHY pò D koòdone |
| B8 | FX2_RESETN | V21 | 3.3-v | Embedded USB-Blaster difisil reset |
| F3 | FX2_SCL | — | 3.3-v | USB 2.0 PHY seri revèy |
| G3 | FX2_SDA | — | 3.3-v | USB 2.0 PHY done seri |
| A1 | FX2_SLRDN | — | 3.3-v | Li strobo pou esklav FIFO |
| B1 | FX2_SLWRN | — | 3.3-v | Ekri strobo pou esklav FIFO |
| B7 | FX2_WAKEUP | — | 3.3-v | USB 2.0 PHY siyal reveye |
| G2 | USB_CLK | AA23 | 3.3-v | USB 2.0 PHY 48-MHz revèy koòdone |
FPGA pwogramasyon soti nan memwa flash
Pwogramasyon memwa flash posib atravè yon varyete metòd. Metòd default la se sèvi ak konsepsyon faktori a—Board Update Portal. Konsepsyon sa a se yon entegre websèvè, ki sèvi pòtal Mizajou Komisyon Konsèy la web paj. La web paj pèmèt ou chwazi nouvo desen FPGA ki gen ladan pyès ki nan konpitè, lojisyèl, oswa toude nan yon S-Dosye estanda endistri File (.flash) epi ekri konsepsyon nan paj pyès ki nan konpitè itilizatè (paj 1) memwa flash la sou rezo a.
Metòd segondè a se sèvi ak konsepsyon chajè flash paralèl (PFL) pre-bati ki enkli nan twous devlopman an. Komisyon Konsèy devlopman an aplike megafonksyon Altera PFL pou pwogram memwa flash. Megafonksyon PFL la se yon blòk lojik ki pwograme nan yon aparèy lojik pwogramasyon Altera (FPGA oswa CPLD). PFL fonksyone kòm yon sèvis piblik pou ekri nan yon aparèy memwa flash konpatib. Konsepsyon pre-bati sa a gen megafonksyon PFL ki pèmèt ou ekri swa paj 0, paj 1, oswa lòt zòn memwa flash sou koòdone USB lè l sèvi avèk lojisyèl Quartus II la. Yo itilize metòd sa a pou retabli tablo devlopman an nan paramèt default faktori li yo.
Ou ka itilize lòt metòd pou pwogram memwa flash la tou, tankou processeur Nios® II.
Pou plis enfòmasyon sou processeur Nios II a, al gade nan paj processeur Nios II nan Altera a websit.
Sou swa pouvwa-up oswa lè w peze bouton pouse konfigirasyon pwogram nan, PGM_CONFIG (S1), PFL Kontwolè Sistèm MAX V CPLD 5M2210 a konfigirasyon FPGA a soti nan memwa flash la. Megafonksyon PFL li done 16-bit ki soti nan memwa flash la epi konvèti li nan fòma rapid pasif paralèl (FPP). Lè sa a, done 16-bit sa yo ekri nan broch konfigirasyon dedye yo nan FPGA a pandan konfigirasyon.
Peze bouton pouse PGM_CONFIG (S1) chaje FPGA a ak yon paj pyès ki nan konpitè ki baze sou ki PGM_LED[2:0] (D25, D26, D27) limen. Tablo 2–6 bay lis konsepsyon ki chaje lè w peze bouton pouse PGM_CONFIG la.
Tablo 2–6. PGM_LED Anviwònman (1)
| PGM_LED0 (D25) | PGM_LED1 (D26) | PGM_LED2 (D27) | Design |
| ON | OFF | OFF | Faktori pyès ki nan konpitè |
| OFF | ON | OFF | Materyèl itilizatè 1 |
| OFF | OFF | ON | Materyèl itilizatè 2 |
Figi 2-4 montre konfigirasyon PFL la.
Pou plis enfòmasyon sou sijè sa yo, al gade nan dokiman respektif yo:
- Board Update Portal, konsepsyon PFL, ak depo kat memwa flash, al gade nan Gid Itilizatè Twous Devlopman Cyclone VE FPGA.
- PFL megafonction, al gade nan Gid Itilizatè Parallel Flash Loader Megafonction.
FPGA pwogramasyon sou ekstèn USB-Blaster
J laTAG header chèn bay yon lòt metòd pou konfigirasyon FPGA lè l sèvi avèk yon aparèy ekstèn USB-Blaster ak pwogramè Quartus II la ap kouri sou yon PC. Pou anpeche diskisyon ant JTAG mèt, entegre USB-Blaster la otomatikman enfim lè ou konekte yon USB-Blaster ekstèn nan J la.TAG chèn nan JTAG tèt chèn.
FPGA pwogramasyon lè l sèvi avèk EPCQ
Aparèy ECPQ a pri ki ba ak memwa ki pa temèt prezante yon koòdone senp sis-pin ak yon ti fòm faktè. ECPQ a sipòte mòd AS x1 ak x4. Pa default, tablo sa a gen yon konfigirasyon konfigirasyon FPP. Yo nan lòd yo mete konplo a konfigirasyon nan mòd AS, rework rezistans bezwen fè. Konfigirasyon MSEL la lè l sèvi avèk switch DIP MSEL (SW1) pou chanje konplo konfigirasyon an.
Figi 2-5 montre koneksyon ant EPCQ ak Cyclone VE FPGA.
Figi 2–5. Konfigirasyon EPCQ
Eleman Estati
Komisyon Konsèy devlopman an gen ladan LED estati. Seksyon sa a dekri eleman estati yo.
Tablo 2–7 bay referans, non ak deskripsyon fonksyonèl tablo LED yo.
Tablo 2–7. LED Espesyal pou Komisyon Konsèy (Pati 1 nan 2)
| Komisyon Konsèy Referans | schematic Siyal Non | I/O Estanda | Deskripsyon |
| D35 | Pouvwa | 5.0-v | Blue dirije. Limen lè pouvwa 5.0 V aktif. |
| D19 | MAX_CONF_DONEn | 2.5-v | Dirije vèt. Limen lè FPGA a avèk siksè configuré. Kondwi pa MAX V CPLD 5M2210 System Controller la. |
|
D17 |
MAX_ERROR |
2.5-v |
Wouj ki ap dirije. Limen lè MAX V CPLD 5M2210 Sistèm Kontwolè a echwe pou konfigirasyon FPGA la. Kondwi pa MAX V CPLD 5M2210 System Controller la. |
|
D18 |
MAX_LOAD |
2.5-v |
Dirije vèt. Limen lè MAX V CPLD 5M2210 System Controller la ap aktivman konfigirasyon FPGA la. Kondwi pa MAX V CPLD 5M2210 System Controller la. |
| D25
D26 D27 |
PGM_LED[0]
PGM_LED[1] PGM_LED[2] |
2.5-v |
LED vèt. Limen pou endike ki paj pyès ki nan konpitè ki chaje nan memwa flash lè w peze bouton pouse PGM_SEL la. |
Tablo 2–7. LED Espesyal pou Komisyon Konsèy (Pati 2 nan 2)
| Komisyon Konsèy Referans | schematic Siyal Non | I/O Estanda | Deskripsyon |
| D11, D12
D13, D14 |
JTAG_RX, JTAG_TX
SC_RX, SC_TX |
2.5-v | LED vèt. Limen pou endike USB-Blaster II resevwa ak transmèt aktivite yo. |
| D1 | ENETA_LED_TX | 2.5-v | Dirije vèt. Limen pou endike Ethernet PHY transmèt aktivite. Kondwi pa Marvell 88E1111 PHY la. |
| D2 | ENETA_LED_RX | 2.5-v | Dirije vèt. Limen pou endike Ethernet PHY resevwa aktivite. Kondwi pa Marvell 88E1111 PHY la. |
| D5 | ENETA_LED_LINK10 | 2.5-v | Dirije vèt. Limen pou endike Ethernet lye nan vitès koneksyon 10 Mbps. Kondwi pa Marvell 88E1111 PHY la. |
| D4 | ENETA_LED_LINK100 | 2.5-v | Dirije vèt. Limen pou endike Ethernet lye nan vitès koneksyon 100 Mbps. Kondwi pa Marvell 88E1111 PHY la. |
| D3 | ENETA_LED_LINK1000 | 2.5-v | Dirije vèt. Limen pou endike Ethernet lye nan vitès koneksyon 1000 Mbps. Kondwi pa Marvell 88E1111 PHY la. |
| D19 | ENETB_LED_TX | 2.5-v | Dirije vèt. Limen pou endike Ethernet PHY B transmèt aktivite. Kondwi pa Marvell 88E1111 PHY la. |
| D22 | ENETB_LED_RX | 2.5-v | Dirije vèt. Limen pou endike Ethernet PHY B resevwa aktivite. Kondwi pa Marvell 88E1111 PHY la. |
| D24 | ENETB_LED_LINK10 | 2.5-v | Dirije vèt. Limen pou endike Ethernet B lye nan vitès koneksyon 10 Mbps. Kondwi pa Marvell 88E1111 PHY la. |
| D20 | ENETB_LED_LINK100 | 2.5-v | Dirije vèt. Limen pou endike Ethernet B lye nan vitès koneksyon 100 Mbps. Kondwi pa Marvell 88E1111 PHY la. |
| D21 | ENETB_LED_LINK1000 | 2.5-v | Dirije vèt. Limen pou endike Ethernet B lye nan vitès koneksyon 1000 Mbps. Kondwi pa Marvell 88E1111 PHY la. |
| D15, D16 | USB_UART_TX_TOGGLE, USB_UART_RX_TOGGLE | 2.5-v | Dirije vèt. Limen pou endike USB_UART resevwa ak transmèt aktivite yo. |
| D23, D24 | UART_RXD_LED, UART_TXD_LED | 2.5-v | Dirije vèt. Limen pou endike UART resevwa ak transmèt aktivite yo. |
|
D3 |
HSMA_PRSNTn |
3.3-v |
Dirije vèt. Limen lè pò HSMC gen yon tablo oswa yon kab ploge konsa ke PIN 160 vin chita. Kondwi pa kat ajoute nan. |
Eleman konfigirasyon
Komisyon Konsèy devlopman an gen ladan plizyè diferan kalite eleman konfigirasyon. Seksyon sa a dekri eleman konfigirasyon sa yo:
- Anviwònman tablo DIP switch
- JTAG anviwònman DIP switch
- CPU reset bouton pouse
- MAX V reset bouton pouse
- Bouton pouse konfigirasyon pwogram lan
- Pouse bouton chwazi pwogram lan
Pou plis enfòmasyon sou paramèt defo switch DIP yo, al gade nan Gid Itilizatè Twous Devlopman Cyclone VE FPGA.
Anviwònman Komisyon Konsèy DIP switch
Anviwònman tablo a DIP switch (SW4) kontwole divès kalite karakteristik espesifik nan tablo a ak konsepsyon lojik MAX V CPLD 5M2210 System Controller. Tablo 2–8 bay lis kontwòl switch yo ak deskripsyon yo.
Tablo 2–8. Anviwònman Komisyon Konsèy DIP switch Kontwòl
| Chanje | schematic Siyal Non | Deskripsyon |
| 1 |
CLK_SEL |
ON : Chwazi revèy osilator pwogramasyon
OFF : Chwazi revèy antre SMA |
| 2 |
CLK_ENABLE |
ON : Enfim osilator sou tablo a
OFF : Pèmèt osilator sou tablo a |
| 3 |
FACTORY_LOAD |
ON : Chaje konsepsyon itilizatè a soti nan flash nan pouvwa li
OFF: Chaje konsepsyon faktori a soti nan flash nan pouvwa moute |
|
4 |
SECURITY_MODE |
ON : Embedded USB-Blaster II voye lòd FACTORY nan kouran.
OFF : Embedded USB-Blaster II pa voye lòd FACTORY nan kouran. |
JTAG Chèn kontwòl DIP switch
J laTAG chèn kontwòl DIP switch (SW2) swa retire oswa enkli aparèy nan J aktif laTAG chèn. Cyclone VE FPGA toujou nan JTAG chèn. Tablo 2–9 bay lis kontwòl switch yo ak deskripsyon li yo.
Tablo 2–9. JTAG Chèn kontwòl DIP switch
| Chanje | schematic Siyal Non | Deskripsyon |
| 1 |
5M2210_JTAG_EN |
ON : Bypass MAX V CPLD 5M2210 System Controller
OFF : MAX V CPLD 5M2210 System Controller nan chèn |
| 2 |
HSMC_JTAG_EN |
ON : Bypass pò HSMC
OFF: HSMC pò nan chèn |
| 3 |
FAN_FORCE_ON |
ON : Pèmèt fanatik
OFF: Enfim fanatik |
| 4 | REZÈVE | Rezève |
CPU Reyajiste Pouse bouton
Bouton pouse CPU reset CPU_RESETn (S4), se yon opinyon nan PIN Cyclone VE FPGA DEV_CLRn epi li se yon I/O louvri-drenaj ki soti nan MAX V CPLD System Controller la. Bouton pouse sa a se reset default pou lojik FPGA ak CPLD. MAX V CPLD 5M2210 System Controller la tou kondwi bouton pouse sa a pandan pouvwa-sou-reset (POR).
MAX V Reyajiste bouton pouse
Bouton pouse MAX V reset la, MAX_RESETn (S3), se yon opinyon nan MAX V CPLD 5M2210 System Controller la. Bouton pouse sa a se reset default pou lojik CPLD la.
Bouton pouse pwogram konfigirasyon
Bouton pouse konfigirasyon pwogram nan, PGM_CONFIG (S1), se yon opinyon nan MAX V CPLD 5M2210 System Controller la. Antre sa a fòse yon rekonfigirasyon FPGA nan memwa flash la. Kote ki nan memwa flash la baze sou anviwònman PGM_LED[2:0], ki kontwole pa bouton pouse pwogram seleksyon an, PGM_SEL. Anviwònman valab yo enkli PGM_LED0, PGM_LED1, oswa PGM_LED2 sou twa paj yo nan memwa flash rezève pou desen FPGA.
Pwogram Chwazi bouton pouse
Bouton pouse pwogram seleksyon an, PGM_SEL (S2), se yon opinyon nan MAX V CPLD 5M2210 System Controller la. Bouton pouse sa a chanje sekans PGM_LED[2:0] ki chwazi ki kote nan memwa flash la itilize pou konfigirasyon FPGA la. Gade Tablo 2–6 pou definisyon sekans PGM_LED[2:0].
Sikwi revèy
Seksyon sa a dekri entrées ak sorties revèy tablo an.
Osilateur sou tablo
Komisyon Konsèy devlopman an gen ladan osilateur ak yon frekans nan 50-MHz, 100-MHz, ak yon osilator pwogramasyon.
Figi 2–6 montre frekans default tout revèy ekstèn ki ale nan tablo devlopman Cyclone VE FPGA.
Figi 2–6. Cyclone VE FPGA Devlopman Komisyon Konsèy Revèy
Tablo 2–10 bay lis osilateur yo, estanda I/O li yo, ak voltagse obligatwa pou konsèy devlopman an.
Tablo 2–10. Osilateur sou tablo
| Sous | schematic Siyal Non | Frekans | I/O Estanda | Siklòn VE Nimewo PIN FPGA | Aplikasyon |
| U4 | CLKIN_50_FPGA_TOP | 50.000 MHz | Single-fini | L14 | Tèt ak kwen dwat |
| CLKIN_50_FPGA_RIGHT | P22 | ||||
| X3 | CLK_CONFIG | 100.000 MHz | 2.5V CMOS | — | Vit FPGA konfigirasyon |
|
X1 ak U3 (tanpon) |
DIFF_CLKIN_TOP_125_P |
125.000 MHz |
LVDS |
L15 |
Kwen anwo ak anba |
| DIFF_CLKIN_TOP_125_N | K15 | ||||
| DIFF_CLKIN_BOT_125_P | AB17 | ||||
| DIFF_CLKIN_BOT_125_N | AB18 |
Off-Komisyon Konsèy Revèy Antre / Sòti
Komisyon Konsèy devlopman an gen revèy antre ak pwodiksyon ki ka kondwi sou tablo a. Revèy pwodiksyon yo ka pwograme nan diferan nivo ak estanda I / O dapre spesifikasyon aparèy FPGA la.
Tablo 2–11 bay lis opinyon revèy pou tablo devlopman an.
Tablo 2–11. Off-Komisyon Konsèy Revèy Antre
|
Sous |
Siyal Schematic Non |
I/O Estanda |
Siklòn V E FPGA PIN
Nimewo |
Deskripsyon |
| SMA | CLKIN_SMA_P | LVDS | — | Antre nan tanpon fanatik-soti LVDS. |
| CLKIN_SMA_N | LVDS | — | ||
| Samtec HSMC | HSMA_CLK_IN0 | 2.5-v | AB16 | Single-ended input soti nan kab oswa tablo HSMC enstale. |
| Samtec HSMC | HSMA_CLK_IN_P1 | LVDS/2.5-V | AB14 | Antre LVDS ki soti nan kab oswa tablo HSMC enstale. Kapab tou sipòte 2x LVTTL entrées. |
| HSMA_CLK_IN_N1 | LVDS/LVTTL | AC14 | ||
| Samtec HSMC | HSMA_CLK_IN_P2 | LVDS/LVTTL | Y15 | Antre LVDS ki soti nan kab oswa tablo HSMC enstale. Kapab tou sipòte 2x LVTTL entrées. |
| HSMA_CLK_IN_N2 | LVDS/LVTTL | AA15 |
Tablo 2–12 bay lis rezilta revèy pou tablo devlopman an.
Tablo 2–12. Off-Komisyon Konsèy Revèy Sorti
|
Sous |
Siyal Schematic Non |
I/O Estanda |
Siklòn V E FPGA PIN
Nimewo |
Deskripsyon |
| Samtec HSMC | HSMA_CLK_OUT0 | 2.5V CMOS | AJ14 | FPGA CMOS pwodiksyon (oswa GPIO) |
| Samtec HSMC | HSMA_CLK_OUT_P1 | LVDS/2.5V CMOS | AE22 | Pwodiksyon LVDS. Kapab tou sipòte 2x CMOS sorties. |
| HSMA_CLK_OUT_N1 | LVDS/2.5V CMOS | AF23 | ||
| Samtec HSMC | HSMA_CLK_OUT_P2 | LVDS/2.5V CMOS | AG23 | Pwodiksyon LVDS. Kapab tou sipòte 2x CMOS sorties. |
| HSMA_CLK_OUT_N2 | LVDS/2.5V CMOS | AH22 | ||
| SMA | CLKOUT_SMA | 2.5V CMOS | F9 | FPGA CMOS pwodiksyon (oswa GPIO) |
Jeneral Itilizatè Antre / Sòti
Seksyon sa a dekri koòdone I/O itilizatè a FPGA a, ki gen ladan bouton pouse yo, switch DIP, LED, ak LCD karaktè.
Bouton pouse itilizatè defini
Komisyon Konsèy devlopman an gen ladan twa bouton pouse itilizatè-defini. Pou jwenn enfòmasyon sou sistèm nan ak bouton pouse reset san danje, al gade nan "Eleman Enstalasyon" nan paj 2–16. Referans Komisyon Konsèy S5, S6, S7, ak S8 se bouton pouse pou kontwole desen FPGA ki chaje nan aparèy Cyclone VE FPGA. Lè ou peze epi kenbe switch la, peny aparèy la mete nan lojik 0; lè ou lage switch la, peny aparèy la mete nan lojik 1. Pa gen okenn fonksyon espesifik tablo pou bouton pouse itilizatè jeneral sa yo.
Tablo 2–13 bay lis non siyal chematik bouton pouse itilizatè defini ak nimewo PIN Cyclone VE FPGA korespondan yo.
Tablo 2–13. Itilizatè-Defini Pouse Bouton Chema Siyal Non ak Fonksyon
| Komisyon Konsèy Referans | schematic Siyal Non | Cyclone VE FPGA PIN Nimewo | I/O Estanda |
| S5 | USER_PB0 | AB12 | 2.5-v |
| S6 | USER_PB1 | AB13 | 2.5-v |
| S7 | USER_PB2 | AF13 | 2.5-v |
| S8 | USER_PB3 | AG12 | 2.5-v |
Itilizatè-defini DIP switch
Referans Komisyon Konsèy SW3 se yon switch DIP kat-pin. Chanjman sa a se itilizatè-defini epi li bay plis kontwòl opinyon FPGA. Lè switch la nan pozisyon OFF, yo chwazi yon lojik 1. Lè switch la nan pozisyon ON, yo chwazi yon 0 lojik. Pa gen okenn fonksyon espesifik pou switch sa a.
Tablo 2–14 bay lis non siyal schématik switch DIP yo defini itilizatè yo ak nimewo Cyclone VE FPGA korespondan yo.
Tablo 2–14. Itilizatè a defini DIP switch non siyal chema ak fonksyon
| Komisyon Konsèy Referans | schematic Siyal Non | Cyclone VE FPGA PIN Nimewo | I/O Estanda |
| S5 | USER_PB0 | AB12 | 2.5-v |
| S6 | USER_PB1 | AB13 | 2.5-v |
| S7 | USER_PB2 | AF13 | 2.5-v |
| S8 | USER_PB3 | AG12 | 2.5-v |
Itilizatè-Defini LEDs
Komisyon Konsèy devlopman an gen ladan LED jeneral ak HSMC itilizatè-defini. Seksyon sa a dekri tout LED ki defini itilizatè yo. Pou jwenn enfòmasyon sou LED espesifik oswa sou estati, al gade nan "Eleman Estati" nan paj 2–15.
LED jeneral
Referans Komisyon Konsèy D28 jiska D31 se kat dirije itilizatè yo defini. Siyal yo estati ak debogaj yo kondwi nan LED yo soti nan desen yo chaje nan Cyclone VE FPGA la. Kondwi yon lojik 0 sou pò I/O vire dirije a pandan w ap kondwi yon lojik 1 etenn dirije a. Pa gen okenn fonksyon espesifik pou dirije sa yo.
Tablo 2–15 bay non siyal chema jeneral LED yo ak nimewo PIN Cyclone VE FPGA korespondan yo.
Tablo 2–15. Jeneral dirije non siyal schematic ak fonksyon
| Komisyon Konsèy Referans | schematic Non siyal | Siklòn VE FPGA Nimewo PIN | I/O Estanda |
| D28 | USER_LED0 | AK3 | 2.5-v |
| D29 | USER_LED1 | AJ4 | 2.5-v |
| D30 | USER_LED2 | AJ5 | 2.5-v |
| D31 | USER_LED3 | AK6 | 2.5-v |
LED HSMC
Referans Komisyon Konsèy D20 ak D21 se LED pou pò HSMC la. Pa gen okenn fonksyon boardspecific pou LED HSMC yo. Dirije yo gen etikèt TX ak RX, epi yo gen entansyon montre koule done pou ale ak soti nan kat pitit fi ki konekte yo. Dyod yo kondwi pa aparèy Cyclone VE FPGA la.
Tablo 2–16 bay non siyal chematik LED HSMC yo ak nimewo Cyclone VE FPGA korespondan yo.
Tablo 2–16. HSMC ki ap dirije non siyal schematic ak fonksyon
| Komisyon Konsèy Referans | schematic Non siyal | Cyclone VE FPGA PIN Nimewo | I/O Estanda |
| D1 | HSMC_RX_LED | AH12 | 2.5-v |
| D2 | HSMC_TX_LED | AH11 | 2.5-v |
LCD karaktè
Komisyon Konsèy devlopman an gen ladan yon sèl header 14-pin 0.1″ anplasman doub-ranje ki koòdone nan yon LCD karaktè Lumex 2 liy × 16 karaktè. LCD karaktè a gen yon resipyan 14-pin ki monte dirèkteman nan header 14-pin tablo a, kidonk li ka fasil retire pou aksè nan eleman anba ekspozisyon an. Ou kapab tou itilize header la pou debogaj oswa lòt rezon.
Tablo 2–17 rezime plasman pin LCD karaktè yo. Non ak direksyon siyal yo parapò ak aparèy Cyclone VE FPGA la.
Tablo 2–17. Devwa PIN karaktè LCD, non siyal chematik, ak fonksyon
| Komisyon Konsèy Referans (J14) | Non siyal chematik | Siklòn VE FPGA Nimewo PIN | I/O Estanda | Deskripsyon |
| 7 | LCD_DATA0 | AJ7 | 2.5-v | LCD done bis |
| 8 | LCD_DATA1 | AK7 | 2.5-v | LCD done bis |
| 9 | LCD_DATA2 | AJ8 | 2.5-v | LCD done bis |
| 10 | LCD_DATA3 | AK8 | 2.5-v | LCD done bis |
| 11 | LCD_DATA4 | AF9 | 2.5-v | LCD done bis |
| 12 | LCD_DATA5 | AG9 | 2.5-v | LCD done bis |
| 13 | LCD_DATA6 | AH9 | 2.5-v | LCD done bis |
| 14 | LCD_DATA7 | AJ9 | 2.5-v | LCD done bis |
Tablo 2–17. Devwa PIN karaktè LCD, non siyal chematik, ak fonksyon
| Komisyon Konsèy Referans (J14) | Non siyal chematik | Siklòn VE FPGA Nimewo PIN | I/O Estanda | Deskripsyon |
| 4 | LCD_D_Cn | AK11 | 2.5-v | LCD done oswa lòd chwazi |
| 5 | LCD_WEn | AK10 | 2.5-v | LCD ekri pèmèt |
| 6 | LCD_CSn | AJ12 | 2.5-v | LCD chip chwazi |
Tablo 2–18 bay lis definisyon PIN LCD yo, epi li se yon ekstrè nan fèy done Lumex.
Tablo 2–18. LCD PIN Definisyon ak Fonksyon
| PIN Nimewo | Senbòl | Nivo | Fonksyon | |
| 1 | VDD | — |
Ekipman pou pouvwa |
5 V |
| 2 | VSS | — | GND (0 V) | |
| 3 | V0 | — | Pou kondwi LCD | |
|
4 |
RS |
H/L |
Anrejistre chwazi siyal H: Done D'
L: Enstriksyon D ' |
|
| 5 | R/W | H/L | H: Done lekti (modil pou MPU)
L: Done ekri (MPU pou modil) |
|
| 6 | E | H, H rive L | Pèmèt | |
| 7–14 | DB0–DB7 | H/L | Done otobis-lojisyèl chwazi mòd 4-bit oswa 8-bit | |
Pou plis enfòmasyon tankou distribisyon, kat karaktè, direktiv koòdone, ak lòt dokiman ki gen rapò, vizite www.lumex.com.
Debug Header
Komisyon Konsèy devlopman sa a gen ladan de 2 × 8 headers debug pou rezon debug. Wout FPGA I/Os dirèkteman nan tèt la pou tès konsepsyon, debogaj, oswa verifikasyon rapid.
Tablo 2–19 rezime asiyasyon pin header debug yo, non siyal yo, ak fonksyon yo.
Tablo 2–19. Debug devwa Pin Header, non siyal chematik, ak fonksyon (Pati 1 nan 2)
| Komisyon Konsèy Referans | Siyal Schematic Non | Siklòn VE FPGA Nimewo PIN | I/O Estanda | Deskripsyon |
| Debug Tèt (J15) | ||||
| 1 | HEADER_D0 | H21 | 1.5-v | Single-ended signal pou rezon debug sèlman |
| 5 | HEADER_D1 | G21 | 1.5-v | Single-ended signal pou rezon debug sèlman |
| 9 | HEADER_D2 | G22 | 1.5-v | Single-ended signal pou rezon debug sèlman |
| 13 | HEADER_D3 | E26 | 1.5-v | Single-ended signal pou rezon debug sèlman |
| 4 | HEADER_D4 | E25 | 1.5-v | Single-ended signal pou rezon debug sèlman |
| 8 | HEADER_D5 | C27 | 1.5-v | Single-ended signal pou rezon debug sèlman |
| 12 | HEADER_D6 | C26 | 1.5-v | Single-ended signal pou rezon debug sèlman |
Tablo 2–19. Debug devwa Pin Header, non siyal chematik, ak fonksyon (Pati 2 nan 2)
| Komisyon Konsèy Referans | Siyal Schematic Non | Siklòn VE FPGA Nimewo PIN | I/O Estanda | Deskripsyon |
| 16 | HEADER_D7 | B27 | 1.5-v | Single-ended signal pou rezon debug sèlman |
| Debug Tèt (J16) | ||||
| 1 ak 2 | HEADER_P0 ak HEADER_N0 | H25 ak H26 | 2.5-v | Pseudo-diferansyèl siyal pou rezon debug sèlman |
| 3 ak 4 | HEADER_P1 ak
HEADER_N1 |
P20 ak N20 | 2.5-v | Pseudo-diferansyèl siyal pou rezon debug sèlman |
| 7 ak 8 | HEADER_P2 ak HEADER_N2 | J22 ak J23 | 2.5-v | Pseudo-diferansyèl siyal pou rezon debug sèlman |
| 9 ak 10 | HEADER_P3 ak HEADER_N3 | D28 ak D29 | 2.5-v | Pseudo-diferansyèl siyal pou rezon debug sèlman |
| 13 ak 14 | HEADER_P4 ak HEADER_N4 | E27 ak D27 | 2.5-v | Pseudo-diferansyèl siyal pou rezon debug sèlman |
| 15 ak 16 | HEADER_P5 ak HEADER_N5 | H24 ak J25 | 2.5-v | Pseudo-diferansyèl siyal pou rezon debug sèlman |
Konpozan ak entèfas
Seksyon sa a dekri pò kominikasyon tablo devlopman yo ak kat koòdone yo konsènan aparèy Cyclone VE FPGA la. Komisyon Konsèy devlopman an sipòte pò kominikasyon sa yo:
- RS-232 Seri UART
- 10/100/1000 Ethernet
- HSMC
- USB UART
10/100/1000 Ethernet
Komisyon Konsèy devlopman an sipòte de 10/100/1000 baz-T Ethernet lè l sèvi avèk de ekstèn Marvell 88E1111 PHY ak Altera Triple-Speed Ethernet MegaCore MAC fonksyon. Entèfas PHY-a-MAC yo anplwaye koòdone RGMII. Fonksyon MAC dwe bay nan FPGA pou aplikasyon rezo tipik. Marvell 88E1111 PHY a sèvi ak ray kouran 2.5-V ak 1.0-V epi li mande pou yon revèy referans 25-MHz kondwi nan yon osilator devwe. PHY a koòdone nan yon modèl RJ45 ak mayetik entèn ki ka itilize pou kondwi liy kwiv ak trafik Ethernet.
Figi 2–7 montre koòdone RGMII ant FPGA (MAC) ak Marvell 88E1111 PHY.
Figi 2–7. RGMII Entèfas ant FPGA (MAC) ak Marvell 88E1111 PHY
Tablo 2–20 bay lis devwa PIN koòdone Ethernet PHY yo
Tablo 2–20. Devwa PIN PHY Ethernet, non siyal ak fonksyon (Pati 1 nan 3)
| Komisyon Konsèy Referans | Siyal Schematic Non | Siklòn VE FPGA Nimewo PIN | I/O Estanda | Deskripsyon |
| 16 | HEADER_D7 | B27 | 1.5-v | Single-ended signal pou rezon debug sèlman |
| Debug Tèt (J16) | ||||
| 1 ak 2 | HEADER_P0 ak HEADER_N0 | H25 ak H26 | 2.5-v | Pseudo-diferansyèl siyal pou rezon debug sèlman |
| 3 ak 4 | HEADER_P1 ak
HEADER_N1 |
P20 ak N20 | 2.5-v | Pseudo-diferansyèl siyal pou rezon debug sèlman |
| 7 ak 8 | HEADER_P2 ak HEADER_N2 | J22 ak J23 | 2.5-v | Pseudo-diferansyèl siyal pou rezon debug sèlman |
| 9 ak 10 | HEADER_P3 ak HEADER_N3 | D28 ak D29 | 2.5-v | Pseudo-diferansyèl siyal pou rezon debug sèlman |
| 13 ak 14 | HEADER_P4 ak HEADER_N4 | E27 ak D27 | 2.5-v | Pseudo-diferansyèl siyal pou rezon debug sèlman |
| 15 ak 16 | HEADER_P5 ak HEADER_N5 | H24 ak J25 | 2.5-v | Pseudo-diferansyèl siyal pou rezon debug sèlman |
Tablo 2–20. Devwa PIN PHY Ethernet, non siyal ak fonksyon (Pati 2 nan 3)
| Komisyon Konsèy Referans | schematic Siyal Non | Siklòn VE FPGA Nimewo PIN | I/O Estanda | Deskripsyon |
| 33 | ENETA_MDI_P1 | — | 2.5-V CMOS | Entèfas depandan medya |
| 34 | ENETA_MDI_N1 | — | 2.5-V CMOS | Entèfas depandan medya |
| 39 | ENETA_MDI_P2 | — | 2.5-V CMOS | Entèfas depandan medya |
| 41 | ENETA_MDI_N2 | — | 2.5-V CMOS | Entèfas depandan medya |
| 42 | ENETA_MDI_P3 | — | 2.5-V CMOS | Entèfas depandan medya |
| 43 | ENETA_MDI_N3 | — | 2.5-V CMOS | Entèfas depandan medya |
| Ethernet PHY B (U11) | ||||
| 8 | ENETB_GTX_CLK | E28 | 2.5-V CMOS | 125-MHz RGMII transmèt revèy |
| 23 | ENETB_INTN | K22 | 2.5-V CMOS | Jesyon otobis entèwonp |
| 60 | ENETB_LED_DUPLEX | — | 2.5-V CMOS | Duplex oswa kolizyon dirije. Pa itilize |
| 70 | ENETB_LED_DUPLEX | — | 2.5-V CMOS | Duplex oswa kolizyon dirije. Pa itilize |
| 76 | ENETB_LED_LINK10 | — | 2.5-V CMOS | 10-Mb lyen ki ap dirije |
| 74 | ENETB_LED_LINK100 | — | 2.5-V CMOS | 100-Mb lyen ki ap dirije |
| 73 | ENETB_LED_LINK1000 | — | 2.5-V CMOS | 1000-Mb lyen ki ap dirije |
| 58 | ENETB_LED_RX | — | 2.5-V CMOS | RX done aktif ki ap dirije |
| 69 | ENETB_LED_RX | — | 2.5-V CMOS | RX done aktif ki ap dirije |
| 68 | ENETB_LED_TX | — | 2.5-V CMOS | TX done aktif ki ap dirije |
| 25 | ENETB_MDC | A29 | 2.5-V CMOS | Revèy done otobis jesyon |
| 24 | ENETB_MDIO | L23 | 2.5-V CMOS | Done otobis jesyon |
| 28 | ENETB_RESETN | M21 | 2.5-V CMOS | Reset aparèy |
| 2 | ENETB_RX_CLK | R23 | 2.5-V CMOS | RGMII resevwa revèy |
| 95 | ENETB_RX_D0 | F25 | 2.5-V CMOS | RGMII resevwa otobis done |
| 92 | ENETB_RX_D1 | F26 | 2.5-V CMOS | RGMII resevwa otobis done |
| 93 | ENETB_RX_D2 | R20 | 2.5-V CMOS | RGMII resevwa otobis done |
| 91 | ENETB_RX_D3 | T21 | 2.5-V CMOS | RGMII resevwa otobis done |
| 94 | ENETB_RX_DV | L24 | 2.5-V CMOS | RGMII resevwa done ki valab |
| 11 | ENETB_TX_D0 | F29 | 2.5-V CMOS | RGMII transmèt otobis done |
| 12 | ENETB_TX_D1 | D30 | 2.5-V CMOS | RGMII transmèt otobis done |
| 14 | ENETB_TX_D2 | C30 | 2.5-V CMOS | RGMII transmèt otobis done |
| 16 | ENETB_TX_D3 | F28 | 2.5-V CMOS | RGMII transmèt otobis done |
| 9 | ENETB_TX_EN | B29 | 2.5-V CMOS | RGMII transmèt pèmèt |
| 55 | ENETB_XTAL_25MHZ | — | 2.5-V CMOS | 25-MHz RGMII transmèt revèy |
| 29 | ENETB_MDI_P0 | — | 2.5-V CMOS | Entèfas depandan medya |
| 31 | ENETB_MDI_N0 | — | 2.5-V CMOS | Entèfas depandan medya |
| 33 | ENETB_MDI_P1 | — | 2.5-V CMOS | Entèfas depandan medya |
| 34 | ENETB_MDI_N1 | — | 2.5-V CMOS | Entèfas depandan medya |
| 39 | ENETB_MDI_P2 | — | 2.5-V CMOS | Entèfas depandan medya |
| 41 | ENETB_MDI_N2 | — | 2.5-V CMOS | Entèfas depandan medya |
Tablo 2–20. Devwa PIN PHY Ethernet, non siyal ak fonksyon (Pati 3 nan 3)
| Komisyon Konsèy Referans | schematic Siyal Non | Siklòn VE FPGA Nimewo PIN | I/O Estanda | Deskripsyon |
| 42 | ENETB_MDI_P3 | — | 2.5-V CMOS | Entèfas depandan medya |
| 43 | ENETB_MDI_N3 | — | 2.5-V CMOS | Entèfas depandan medya |
HSMC
- Komisyon Konsèy devlopman an sipòte yon koòdone HSMC. Koòdone HSMC a sipòte yon koòdone SPI4.2 konplè (17 chanèl LVDS), twa revèy opinyon ak pwodiksyon, osi byen ke J.TAG ak siyal SMB. Chanèl LVDS yo ka itilize pou siyal CMOS oswa LVDS.
- HSMC a se yon spesifikasyon louvri Altera-devlope, ki pèmèt ou elaji fonksyonalite nan tablo devlopman nan adisyon nan fichcards (HSMCs).
- Pou plis enfòmasyon sou spesifikasyon HSMC tankou estanda siyal, entegrite siyal, konektè konpatib, ak enfòmasyon mekanik, al gade nan manyèl spesifikasyon High Speed Mezzanine Card (HSMC).
- Konektè HSMC a gen yon total de 172 broch, ki gen ladan 120 broch siyal, 39 broch pouvwa, ak 13 broch tè. Broch tè yo sitiye ant de ranje siyal ak broch pouvwa, aji tou de kòm yon plak pwotèj ak yon referans. Konektè lame HSMC la baze sou fanmi QSH/QTH ki gen 0.5 mm anplasman gwo vitès, konektè tablo a tablo ki soti nan Samtec. Gen twa bank nan konektè sa a. Bank 1 gen chak twazyèm PIN retire jan sa fè nan seri QSH-DP/QTH-DP. Bank 2 ak bank 3 gen tout broch peple jan yo fè nan seri QSH/QTH. Depi tablo devlopman Cyclone VE FPGA a se pa yon tablo transceiver, broch transceiver HSMC a pa konekte ak aparèy Cyclone VE FPGA.
Figi 2–8 montre aranjman bank siyal yo anrapò ak twa bank konektè Samtec la.
Figi 2–8. HSMC Signal and Bank Diagram
Koòdone HSMC a gen broch I/O pwogramasyon bi-direksyon ki ka itilize kòm 2.5-V LVCMOS, ki se 3.3-V LVTTL-konpatib. Broch sa yo ka itilize tou kòm diferan estanda I/O ki gen ladan, men pa limite a, LVDS, mini-LVDS, ak RSDS ak jiska 17 chanèl full-duplex.
Jan yo note sa nan manyèl spesifikasyon High Speed Mezzanine Card (HSMC), LVDS ak estanda I/O yon sèl-ended yo sèlman garanti fonksyone lè yo melanje dapre jenerik yon sèl-ended pin-out oswa jenerik diferans diferans.
Tablo 2–21 bay lis devwa pin koòdone HSMC, non siyal, ak fonksyon.
Tablo 2–21. Plasman Pin entèfas HSMC, non siyal chema, ak fonksyon (Pati 1 nan 3)
| Komisyon Konsèy Referans (J7) |
schematic Siyal Non |
Siklòn V E FPGA PIN
Nimewo |
I/O Estanda |
Deskripsyon |
| 33 | HSMC_SDA | AB22 | 2.5-V CMOS | Jesyon done seri |
| 34 | HSMC_SCL | AC22 | 2.5-V CMOS | Jesyon seri revèy |
| 35 | JTAG_TCK | AC7 | 2.5-V CMOS | JTAG siyal revèy |
| 36 | HSMC_JTAG_TMS | — | 2.5-V CMOS | JTAG mòd chwazi siyal |
| 37 | HSMC_JTAG_TDO | — | 2.5-V CMOS | JTAG pwodiksyon done |
| 38 | JTAC_FPGA_TDO_RETIMER | — | 2.5-V CMOS | JTAG done antre |
| 39 | HSMC_CLK_OUT0 | AJ14 | 2.5-V CMOS | Dedye CMOS revèy soti |
| 40 | HSMC_CLK_IN0 | AB16 | 2.5-V CMOS | Dedye revèy CMOS nan |
| 41 | HSMC_D0 | AH10 | 2.5-V CMOS | Dedye CMOS I/O bit 0 |
| 42 | HSMC_D1 | AJ10 | 2.5-V CMOS | Dedye CMOS I/O bit 1 |
| 43 | HSMC_D2 | Y13 | 2.5-V CMOS | Dedye CMOS I/O bit 2 |
| 44 | HSMC_D3 | AA14 | 2.5-V CMOS | Dedye CMOS I/O bit 3 |
| 47 | HSMC_TX_D_P0 | AK27 | LVDS oswa 2.5-V | LVDS TX ti jan 0 oswa CMOS ti jan 4 |
| 48 | HSMC_RX_D_P0 | Y16 | LVDS oswa 2.5-V | LVDS RX ti jan 0 oswa CMOS ti jan 5 |
| 49 | HSMC_TX_D_N0 | AK28 | LVDS oswa 2.5-V | LVDS TX ti jan 0n oswa CMOS ti jan 6 |
| 50 | HSMC_RX_D_N0 | AA26 | LVDS oswa 2.5-V | LVDS RX ti jan 0n oswa CMOS ti jan 7 |
| 53 | HSMC_TX_D_P1 | AJ27 | LVDS oswa 2.5-V | LVDS TX ti jan 1 oswa CMOS ti jan 8 |
| 54 | HSMC_RX_D_P1 | Y17 | LVDS oswa 2.5-V | LVDS RX ti jan 1 oswa CMOS ti jan 9 |
| 55 | HSMC_TX_D_N1 | AK26 | LVDS oswa 2.5-V | LVDS TX ti jan 1n oswa CMOS ti jan 10 |
| 56 | HSMC_RX_D_N1 | Y18 | LVDS oswa 2.5-V | LVDS RX ti jan 1n oswa CMOS ti jan 11 |
| 59 | HSMC_TX_D_P2 | AG26 | LVDS oswa 2.5-V | LVDS TX ti jan 2 oswa CMOS ti jan 12 |
| 60 | HSMC_RX_D_P2 | AA18 | LVDS oswa 2.5-V | LVDS RX ti jan 2 oswa CMOS ti jan 13 |
| 61 | HSMC_TX_D_N2 | AH26 | LVDS oswa 2.5-V | LVDS TX ti jan 2n oswa CMOS ti jan 14 |
| 62 | HSMC_RX_D_N2 | AA19 | LVDS oswa 2.5-V | LVDS RX ti jan 2n oswa CMOS ti jan 15 |
| 65 | HSMC_TX_D_P3 | AJ25 | LVDS oswa 2.5-V | LVDS TX ti jan 3 oswa CMOS ti jan 16 |
| 66 | HSMC_RX_D_P3 | Y20 | LVDS oswa 2.5-V | LVDS RX ti jan 3 oswa CMOS ti jan 17 |
| 67 | HSMC_TX_D_N3 | AK25 | LVDS oswa 2.5-V | LVDS TX ti jan 3n oswa CMOS ti jan 18 |
| 68 | HSMC_RX_D_N3 | AA20 | LVDS oswa 2.5-V | LVDS RX ti jan 3n oswa CMOS ti jan 19 |
| 71 | HSMC_TX_D_P4 | AH24 | LVDS oswa 2.5-V | LVDS TX ti jan 4 oswa CMOS ti jan 20 |
Tablo 2–21. Plasman Pin entèfas HSMC, non siyal chema, ak fonksyon (Pati 2 nan 3)
| Komisyon Konsèy Referans (J7) |
schematic Siyal Non |
Siklòn V E FPGA PIN
Nimewo |
I/O Estanda |
Deskripsyon |
| 72 | HSMC_RX_D_P4 | AA21 | LVDS oswa 2.5-V | LVDS RX ti jan 4 oswa CMOS ti jan 21 |
| 73 | HSMC_TX_D_N4 | AJ24 | LVDS oswa 2.5-V | LVDS TX ti jan 4n oswa CMOS ti jan 22 |
| 74 | HSMC_RX_D_N4 | AB21 | LVDS oswa 2.5-V | LVDS RX ti jan 4n oswa CMOS ti jan 23 |
| 77 | HSMC_TX_D_P5 | AH21 | LVDS oswa 2.5-V | LVDS TX ti jan 5 oswa CMOS ti jan 24 |
| 78 | HSMC_RX_D_P5 | AB19 | LVDS oswa 2.5-V | LVDS RX ti jan 5 oswa CMOS ti jan 25 |
| 79 | HSMC_TX_D_N5 | AJ22 | LVDS oswa 2.5-V | LVDS TX ti jan 5n oswa CMOS ti jan 26 |
| 80 | HSMC_RX_D_N5 | AC19 | LVDS oswa 2.5-V | LVDS RX ti jan 5n oswa CMOS ti jan 27 |
| 83 | HSMC_TX_D_P6 | AJ23 | LVDS oswa 2.5-V | LVDS TX ti jan 6 oswa CMOS ti jan 28 |
| 84 | HSMC_RX_D_P6 | AC21 | LVDS oswa 2.5-V | LVDS RX ti jan 6 oswa CMOS ti jan 29 |
| 85 | HSMC_TX_D_N6 | AK23 | LVDS oswa 2.5-V | LVDS TX ti jan 6n oswa CMOS ti jan 30 |
| 86 | HSMC_RX_D_N6 | AD20 | LVDS oswa 2.5-V | LVDS RX ti jan 6n oswa CMOS ti jan 31 |
| 89 | HSMC_TX_D_P7 | AK21 | LVDS oswa 2.5-V | LVDS TX ti jan 7 oswa CMOS ti jan 32 |
| 90 | HSMC_RX_D_P7 | AD19 | LVDS oswa 2.5-V | LVDS RX ti jan 7 oswa CMOS ti jan 33 |
| 91 | HSMC_TX_D_N7 | AK22 | LVDS oswa 2.5-V | LVDS TX ti jan 7n oswa CMOS ti jan 34 |
| 92 | HSMC_RX_D_N7 | AE20 | LVDS oswa 2.5-V | LVDS RX ti jan 7n oswa CMOS ti jan 35 |
| 95 | HSMC_CLK_OUT_P1 | AE22 | LVDS oswa 2.5-V | LVDS oswa CMOS revèy soti 1 oswa CMOS bit 36 |
| 96 | HSMC_CLK_IN_P1 | AB14 | LVDS oswa 2.5-V | LVDS oswa CMOS revèy nan 1 oswa CMOS bit 37 |
| 97 | HSMC_CLK_OUT_N1 | AF23 | LVDS oswa 2.5-V | LVDS oswa CMOS revèy soti 1 oswa CMOS bit 38 |
| 98 | HSMC_CLK_IN_N1 | AC14 | LVDS oswa 2.5-V | LVDS oswa CMOS revèy nan 1 oswa CMOS bit 39 |
| 101 | HSMC_TX_D_P8 | AJ20 | LVDS oswa 2.5-V | LVDS TX ti jan 8 oswa CMOS ti jan 40 |
| 102 | HSMC_RX_D_P8 | AF21 | LVDS oswa 2.5-V | LVDS RX ti jan 8 oswa CMOS ti jan 41 |
| 103 | HSMC_TX_D_N8 | AK20 | LVDS oswa 2.5-V | LVDS TX ti jan 8n oswa CMOS ti jan 42 |
| 104 | HSMC_RX_D_N8 | AG22 | LVDS oswa 2.5-V | LVDS RX ti jan 8n oswa CMOS ti jan 43 |
| 107 | HSMC_TX_D_P9 | AJ19 | LVDS oswa 2.5-V | LVDS TX ti jan 9 oswa CMOS ti jan 44 |
| 108 | HSMC_RX_D_P9 | AF20 | LVDS oswa 2.5-V | LVDS RX ti jan 9 oswa CMOS ti jan 45 |
| 109 | HSMC_TX_D_N9 | AK18 | LVDS oswa 2.5-V | LVDS TX ti jan 9n oswa CMOS ti jan 46 |
| 110 | HSMC_RX_D_N9 | AG21 | LVDS oswa 2.5-V | LVDS RX ti jan 9n oswa CMOS ti jan 47 |
| 113 | HSMC_TX_D_P10 | AJ17 | LVDS oswa 2.5-V | LVDS TX ti jan 10 oswa CMOS ti jan 48 |
| 114 | HSMC_RX_D_P10 | AF18 | LVDS oswa 2.5-V | LVDS RX ti jan 10 oswa CMOS ti jan 49 |
| 115 | HSMC_TX_D_N10 | AJ18 | LVDS oswa 2.5-V | LVDS TX ti jan 10n oswa CMOS ti jan 50 |
| 116 | HSMC_RX_D_N10 | AF19 | LVDS oswa 2.5-V | LVDS RX ti jan 10n oswa CMOS ti jan 51 |
| 119 | HSMC_TX_D_P11 | AK25 | LVDS oswa 2.5-V | LVDS TX ti jan 11 oswa CMOS ti jan 52 |
| 120 | HSMC_RX_D_P11 | AG18 | LVDS oswa 2.5-V | LVDS RX ti jan 11 oswa CMOS ti jan 53 |
| 121 | HSMC_TX_D_N11 | AG24 | LVDS oswa 2.5-V | LVDS TX ti jan 11n oswa CMOS ti jan 54 |
| 122 | HSMC_RX_D_N11 | AG19 | LVDS oswa 2.5-V | LVDS RX ti jan 11n oswa CMOS ti jan 55 |
| 125 | HSMC_TX_D_P12 | AH19 | LVDS oswa 2.5-V | LVDS TX ti jan 12 oswa CMOS ti jan 56 |
| 126 | HSMC_RX_D_P12 | AK16 | LVDS oswa 2.5-V | LVDS RX ti jan 12 oswa CMOS ti jan 57 |
| 127 | HSMC_TX_D_N12 | AH20 | LVDS oswa 2.5-V | LVDS TX ti jan 12n oswa CMOS ti jan 58 |
Tablo 2–21. Plasman Pin entèfas HSMC, non siyal chema, ak fonksyon (Pati 3 nan 3)
| Komisyon Konsèy Referans (J7) |
schematic Siyal Non |
Siklòn V E FPGA PIN
Nimewo |
I/O Estanda |
Deskripsyon |
| 128 | HSMC_RX_D_N12 | AK17 | LVDS oswa 2.5-V | LVDS RX ti jan 12n oswa CMOS ti jan 59 |
| 131 | HSMC_TX_D_P13 | AG17 | LVDS oswa 2.5-V | LVDS TX ti jan 13 oswa CMOS ti jan 60 |
| 132 | HSMC_RX_D_P13 | AF16 | LVDS oswa 2.5-V | LVDS RX ti jan 13 oswa CMOS ti jan 61 |
| 133 | HSMC_TX_D_N13 | AH17 | LVDS oswa 2.5-V | LVDS TX ti jan 13n oswa CMOS ti jan 62 |
| 134 | HSMC_RX_D_N13 | AG16 | LVDS oswa 2.5-V | LVDS RX ti jan 13n oswa CMOS ti jan 63 |
| 137 | HSMC_TX_D_P14 | AJ15 | LVDS oswa 2.5-V | LVDS TX ti jan 14 oswa CMOS ti jan 64 |
| 138 | HSMC_RX_D_P14 | AE16 | LVDS oswa 2.5-V | LVDS RX ti jan 14 oswa CMOS ti jan 65 |
| 139 | HSMC_TX_D_N14 | AK15 | LVDS oswa 2.5-V | LVDS TX ti jan 14n oswa CMOS ti jan 66 |
| 140 | HSMC_RX_D_N14 | AF15 | LVDS oswa 2.5-V | LVDS RX ti jan 14n oswa CMOS ti jan 67 |
| 143 | HSMC_TX_D_P15 | AH14 | LVDS oswa 2.5-V | LVDS TX ti jan 15 oswa CMOS ti jan 68 |
| 144 | HSMC_RX_D_P15 | AD17 | LVDS oswa 2.5-V | LVDS RX ti jan 15 oswa CMOS ti jan 69 |
| 145 | HSMC_TX_D_N15 | AH15 | LVDS oswa 2.5-V | LVDS TX ti jan 15n oswa CMOS ti jan 70 |
| 146 | HSMC_RX_D_N15 | AE17 | LVDS oswa 2.5-V | LVDS RX ti jan 15n oswa CMOS ti jan 71 |
| 149 | HSMC_TX_D_P16 | AE15 | LVDS oswa 2.5-V | LVDS TX ti jan 16 oswa CMOS ti jan 72 |
| 150 | HSMC_RX_D_P16 | AD18 | LVDS oswa 2.5-V | LVDS RX ti jan 16 oswa CMOS ti jan 73 |
| 151 | HSMC_TX_D_N16 | AF14 | LVDS oswa 2.5-V | LVDS TX ti jan 16n oswa CMOS ti jan 74 |
| 152 | HSMC_RX_D_N16 | AE18 | LVDS oswa 2.5-V | LVDS RX ti jan 16n oswa CMOS ti jan 75 |
| 155 | HSMC_CLK_OUT_P2 | AG23 | LVDS oswa 2.5-V | LVDS oswa CMOS revèy soti 2 oswa CMOS bit 76 |
| 156 | HSMC_CLK_IN_P2 | Y15 | LVDS oswa 2.5-V | LVDS oswa CMOS revèy nan 2 oswa CMOS bit 77 |
| 157 | HSMC_CLK_OUT_N2 | AH22 | LVDS oswa 2.5-V | LVDS oswa CMOS revèy soti 2 oswa CMOS bit 78 |
| 158 | HSMC_CLK_IN_N2 | AA15 | LVDS oswa 2.5-V | LVDS oswa CMOS revèy nan 2 oswa CMOS bit 79 |
| 160 | HSMC_PRSNTn | AK5 | 2.5-V CMOS | HSMC pò prezans detekte |
RS-232 Seri UART
Yon fi DSUB 9-pin Connector ansanm ak yon transceiver sipò RS-232 bay sipò pou mete ann aplikasyon yon estanda RS-232 seri UART chanèl sou tablo sa a. Konektè a gen menm pinouts kòm yon aparèy tèminal done epi li mande sèlman yon kab estanda (pa gen okenn modèm nil obligatwa pou koòdone PC). Yo itilize yon tanpon dedye pou chanje nivo pou tradwi ant nivo LVTTL ak RS-232. Referans Komisyon Konsèy D23 ak D24 se seri LED UART ki eklere pou endike aktivite RX ak TX.
Tablo 2–24 bay lis RS-232 seri pikèt UART, non siyal, ak fonksyon.
Non ak kalite siyal yo parapò ak Cyclone VE FPGA an tèm de anviwònman I/O ak direksyon.
Tablo 2–22. RS-232 Serial UART Non siyal Schematic ak Fonksyon
| Komisyon Konsèy Referans (U20) | schematic Siyal Non | Siklòn VE FPGA Nimewo PIN | I/O Estanda | Deskripsyon |
| 14 | UART_TXD | AB9 | 3.3-v | Transmèt done |
| 15 | UART_RTS | AH6 | 3.3-v | Mande pou voye |
Tablo 2–22. RS-232 Serial UART Non siyal Schematic ak Fonksyon
| Komisyon Konsèy Referans (U20) | schematic Siyal Non | Siklòn VE FPGA Nimewo PIN | I/O Estanda | Deskripsyon |
| 16 | UART_RXD | AG6 | 3.3-v | Resevwa done |
| 13 | UART_CTS | AF8 | 3.3-v | Klè pou voye |
USB-UART
Komisyon Konsèy devlopman an sipòte koòdone UART atravè yon konektè USB lè l sèvi avèk Silicon Labs CP2104 USB-to-UART pon. Pou fasilite kominikasyon lame ak CP2104, ou oblije itilize chofè USB-a-UART pon Virtual COM Port (VCP).
Chofè VCP yo disponib nan: www.silabs.com/products/mcu/Pages/USBtoUARTBridgeVCPDrivers.aspx
Tablo 2–23 bay lis devwa PIN USB-UART yo, non siyal yo, ak fonksyon yo. Non ak kalite siyal yo parapò ak Cyclone VE FPGA an tèm de anviwònman I/O ak direksyon
Tablo 2–23. USB-UART Non siyal Schematic ak Fonksyon
| Komisyon Konsèy Referans (U20) | schematic Siyal Non | Siklòn VE FPGA Nimewo PIN | I/O Estanda | Deskripsyon |
| 1 | USB_UART_RI | AD12 | 2.5-v | Endikatè bag kontwòl opinyon (aktif ba) |
| 24 | USB_UART_DCD | AD13 | 2.5-v | Konpayi asirans done detekte opinyon kontwòl (aktif ba) |
| 22 | USB_UART_DSR | V12 | 2.5-v | Done seri pare kontwòl antre (aktif ba) |
| 21 | USB_UART_RXD | AF10 | 2.5-v | Done asenkron (resevwa UART) |
| 19 | USB_UART_RTS | AE12 | 2.5-v | Pare pou voye pwodiksyon kontwòl (aktif ba) |
| 12 | USB_UART_GPIO2 | AE13 | 2.5-v | Antre oswa pwodiksyon itilizatè-konfigurab. |
| 23 | USB_UART_DTR | AE10 | 2.5-v | Pwodiksyon kontwòl done tèminal pare (aktif ba) |
| 20 | USB_UART_TXD | W12 | 2.5-v | Pwodiksyon done asenkron (UART transmèt) |
| 18 | USB_UART_CTS | AJ1 | 2.5-v | Klè pou voye opinyon kontwòl (aktif ba) |
| 15 | USB_UART_SUSPENDn | — | 2.5-v | PIN se lojik ba lè CP2104 a nan eta a sispann USB. |
| 17 | USB_UART_SUSPEND | — | 2.5-v | PIN se lojik segondè lè CP2104 a nan eta a sispann USB. |
| 9 | USB_UART_RSTn | — | 2.5-v | Reset aparèy |
memwa
Seksyon sa a dekri sipò memwa koòdone devlopman tablo a epi tou non siyal yo, kalite, ak koneksyon an parapò ak Cyclone VE FPGA la. Komisyon Konsèy devlopman an gen entèfas memwa sa yo:
- DDR3 SDRAM
- LPDDR2 SDRAM
- EEPROM
- Synchrone SRAM
- Flash synchrone
Pou plis enfòmasyon sou entèfas memwa yo, al gade nan dokiman sa yo:
- Seksyon analiz distribisyon nan manyèl entèfas memwa ekstèn.
- DDR, DDR2, ak DDR3 SDRAM Seksyon Tutorial Konsepsyon nan Manyèl la Entèfas Memwa Ekstèn.
DDR3 SDRAM
- Komisyon Konsèy devlopman an sipòte de 16Mx16x8 ak de 16Mx8x8 DDR3 SDRAM interfaces pou aksè memwa sekans trè wo vitès.
- Bis done 32-bit la gen de aparèy x16 ki sèvi ak koòdone kontwolè memwa mou (SMC). Avèk SMC, koòdone memwa sa a kouri nan yon frekans sib nan 300 MHz pou yon maksimòm Pleasant teyorik ki gen plis pase 9.6 Gbps. Frekans maksimòm pou aparèy DDR3 sa a se 800 MHz ak yon latansi CAS 11.
- Tablo 2–24 bay lis devwa pin DDR3 yo, non siyal yo, ak fonksyon yo. Non ak kalite siyal yo parapò ak Cyclone VE FPGA an tèm de anviwònman I/O ak direksyon.
Tablo 2–24. Plasman PIN aparèy DDR3, non siyal chematik, ak fonksyon (Pati 1 nan 4)
| Komisyon Konsèy Referans | schematic Siyal Non | Siklòn VE FPGA Nimewo PIN | I/O Estanda | Deskripsyon |
| DDR3 x16 (U8) | ||||
| N3 | DDR3_A0 | A16 | 1.5-V SSTL Klas I | Adrès bis |
| P7 | DDR3_A1 | G23 | 1.5-V SSTL Klas I | Adrès bis |
| P3 | DDR3_A2 | E21 | 1.5-V SSTL Klas I | Adrès bis |
| N2 | DDR3_A3 | E22 | 1.5-V SSTL Klas I | Adrès bis |
| P8 | DDR3_A4 | A20 | 1.5-V SSTL Klas I | Adrès bis |
| P2 | DDR3_A5 | A26 | 1.5-V SSTL Klas I | Adrès bis |
| R8 | DDR3_A6 | A15 | 1.5-V SSTL Klas I | Adrès bis |
| R2 | DDR3_A7 | B26 | 1.5-V SSTL Klas I | Adrès bis |
| T8 | DDR3_A8 | H17 | 1.5-V SSTL Klas I | Adrès bis |
| R3 | DDR3_A9 | D14 | 1.5-V SSTL Klas I | Adrès bis |
| L7 | DDR3_A10 | E23 | 1.5-V SSTL Klas I | Adrès bis |
Tablo 2–24. Plasman PIN aparèy DDR3, non siyal chematik, ak fonksyon (Pati 2 nan 4)
| Komisyon Konsèy Referans | schematic Siyal Non | Siklòn VE FPGA Nimewo PIN | I/O Estanda | Deskripsyon |
| R7 | DDR3_A11 | E20 | 1.5-V SSTL Klas I | Adrès bis |
| N7 | DDR3_A12 | C25 | 1.5-V SSTL Klas I | Adrès bis |
| T3 | DDR3_A13 | B13 | 1.5-V SSTL Klas I | Adrès bis |
| M2 | DDR3_BA0 | J18 | 1.5-V SSTL Klas I | Bank adrès bis |
| N8 | DDR3_BA1 | F20 | 1.5-V SSTL Klas I | Bank adrès bis |
| M3 | DDR3_BA2 | D19 | 1.5-V SSTL Klas I | Bank adrès bis |
| K3 | DDR3_CASN | L20 | 1.5-V SSTL Klas I | Chwazi adrès ranje |
| K9 | DDR3_CKE | C11 | 1.5-V SSTL Klas I | Chwazi adrès kolòn |
| J7 | DDR3_CLK_P | J20 | Diferans 1.5-V SSTL Klas I | Revèy pwodiksyon diferans |
| K7 | DDR3_CLK_N | H20 | Diferans 1.5-V SSTL Klas I | Revèy pwodiksyon diferans |
| L2 | DDR3_CSN | G17 | 1.5-V SSTL Klas I | Chip chwazi |
| E7 | DDR3_DM0 | D23 | 1.5-V SSTL Klas I | Ekri liy byte mask |
| D3 | DDR3_DM1 | D18 | 1.5-V SSTL Klas I | Ekri liy byte mask |
| E3 | DDR3_DQ0 | A25 | 1.5-V SSTL Klas I | Liy byte otobis done 0 |
| H8 | DDR3_DQ1 | D22 | 1.5-V SSTL Klas I | Liy byte otobis done 0 |
| F7 | DDR3_DQ2 | C21 | 1.5-V SSTL Klas I | Liy byte otobis done 0 |
| H7 | DDR3_DQ3 | C19 | 1.5-V SSTL Klas I | Liy byte otobis done 0 |
| F2 | DDR3_DQ4 | C20 | 1.5-V SSTL Klas I | Liy byte otobis done 0 |
| G2 | DDR3_DQ5 | C22 | 1.5-V SSTL Klas I | Liy byte otobis done 0 |
| F8 | DDR3_DQ6 | D25 | 1.5-V SSTL Klas I | Liy byte otobis done 0 |
| H3 | DDR3_DQ7 | D20 | 1.5-V SSTL Klas I | Liy byte otobis done 0 |
| A7 | DDR3_DQ8 | B24 | 1.5-V SSTL Klas I | Liy byte otobis done 1 |
| C3 | DDR3_DQ9 | A21 | 1.5-V SSTL Klas I | Liy byte otobis done 1 |
| A3 | DDR3_DQ10 | B21 | 1.5-V SSTL Klas I | Liy byte otobis done 1 |
| D7 | DDR3_DQ11 | F19 | 1.5-V SSTL Klas I | Liy byte otobis done 1 |
| A2 | DDR3_DQ12 | C24 | 1.5-V SSTL Klas I | Liy byte otobis done 1 |
| C2 | DDR3_DQ13 | B23 | 1.5-V SSTL Klas I | Liy byte otobis done 1 |
| B8 | DDR3_DQ14 | E18 | 1.5-V SSTL Klas I | Liy byte otobis done 1 |
| C8 | DDR3_DQ15 | A23 | 1.5-V SSTL Klas I | Liy byte otobis done 1 |
| F3 | DDR3_DQS_P0 | K20 | Diferans 1.5-V SSTL Klas I | Done strobe P byte liy 0 |
| G3 | DDR3_DQS_N0 | J19 | Diferans 1.5-V SSTL Klas I | Done strobe N byte liy 0 |
| C7 | DDR3_DQS_P1 | L18 | Diferans 1.5-V SSTL Klas I | Done strobe P byte liy 1 |
| B7 | DDR3_DQS_N1 | K18 | Diferans 1.5-V SSTL Klas I | Done strobe N byte liy 1 |
| K1 | DDR3_ODT | H19 | 1.5-V SSTL Klas I | On-die revokasyon pèmèt |
Tablo 2–24. Plasman PIN aparèy DDR3, non siyal chematik, ak fonksyon (Pati 3 nan 4)
| Komisyon Konsèy Referans | schematic Siyal Non | Siklòn VE FPGA Nimewo PIN | I/O Estanda | Deskripsyon |
| J3 | DDR3_RASN | A24 | 1.5-V SSTL Klas I | Chwazi adrès ranje |
| T2 | DDR3_RESETN | L19 | 1.5-V SSTL Klas I | Reyajiste |
| L3 | DDR3_WEN | B22 | 1.5-V SSTL Klas I | Ekri pèmèt |
| L8 | DDR3_ZQ01 | — | 1.5-V SSTL Klas I | ZQ enpedans kalibrasyon |
| DDR3 x16 (U7) | ||||
| N3 | DDR3_A0 | A16 | 1.5-V SSTL Klas I | Adrès bis |
| P7 | DDR3_A1 | G23 | 1.5-V SSTL Klas I | Adrès bis |
| P3 | DDR3_A2 | E21 | 1.5-V SSTL Klas I | Adrès bis |
| N2 | DDR3_A3 | E22 | 1.5-V SSTL Klas I | Adrès bis |
| P8 | DDR3_A4 | A20 | 1.5-V SSTL Klas I | Adrès bis |
| P2 | DDR3_A5 | A26 | 1.5-V SSTL Klas I | Adrès bis |
| R8 | DDR3_A6 | A15 | 1.5-V SSTL Klas I | Adrès bis |
| R2 | DDR3_A7 | B26 | 1.5-V SSTL Klas I | Adrès bis |
| T8 | DDR3_A8 | H17 | 1.5-V SSTL Klas I | Adrès bis |
| R3 | DDR3_A9 | D14 | 1.5-V SSTL Klas I | Adrès bis |
| L7 | DDR3_A10 | E23 | 1.5-V SSTL Klas I | Adrès bis |
| R7 | DDR3_A11 | E20 | 1.5-V SSTL Klas I | Adrès bis |
| N7 | DDR3_A12 | C25 | 1.5-V SSTL Klas I | Adrès bis |
| T3 | DDR3_A13 | B13 | 1.5-V SSTL Klas I | Adrès bis |
| M2 | DDR3_BA0 | J18 | 1.5-V SSTL Klas I | Bank adrès bis |
| N8 | DDR3_BA1 | F20 | 1.5-V SSTL Klas I | Bank adrès bis |
| M3 | DDR3_BA2 | D19 | 1.5-V SSTL Klas I | Bank adrès bis |
| K3 | DDR3_CASN | L20 | 1.5-V SSTL Klas I | Chwazi adrès ranje |
| K9 | DDR3_CKE | AK18 | 1.5-V SSTL Klas I | Chwazi adrès kolòn |
| K7 | DDR3_CLK_P | J20 | 1.5-V SSTL Klas I | Revèy pwodiksyon diferans |
| J7 | DDR3_CLK_N | H20 | 1.5-V SSTL Klas I | Revèy pwodiksyon diferans |
| L2 | DDR3_CSN | G17 | 1.5-V SSTL Klas I | Chip chwazi |
| E7 | DDR3_DM2 | A19 | 1.5-V SSTL Klas I | Ekri liy byte mask |
| D3 | DDR3_DM3 | B14 | 1.5-V SSTL Klas I | Ekri liy byte mask |
| F2 | DDR3_DQ16 | G18 | 1.5-V SSTL Klas I | Liy byte otobis done 2 |
| F8 | DDR3_DQ17 | B18 | 1.5-V SSTL Klas I | Liy byte otobis done 2 |
| E3 | DDR3_DQ18 | A18 | 1.5-V SSTL Klas I | Liy byte otobis done 2 |
| F7 | DDR3_DQ19 | F18 | 1.5-V SSTL Klas I | Liy byte otobis done 2 |
| H3 | DDR3_DQ20 | C14 | 1.5-V SSTL Klas I | Liy byte otobis done 2 |
| G2 | DDR3_DQ21 | C17 | 1.5-V SSTL Klas I | Liy byte otobis done 2 |
| H7 | DDR3_DQ22 | B17 | 1.5-V SSTL Klas I | Liy byte otobis done 2 |
| H8 | DDR3_DQ23 | B19 | 1.5-V SSTL Klas I | Liy byte otobis done 2 |
| A2 | DDR3_DQ24 | C15 | 1.5-V SSTL Klas I | Liy byte otobis done 3 |
Tablo 2–24. Plasman PIN aparèy DDR3, non siyal chematik, ak fonksyon (Pati 4 nan 4)
| Komisyon Konsèy Referans | schematic Siyal Non | Siklòn VE FPGA Nimewo PIN | I/O Estanda | Deskripsyon |
| C2 | DDR3_DQ25 | D17 | 1.5-V SSTL Klas I | Liy byte otobis done 3 |
| D7 | DDR3_DQ26 | C12 | 1.5-V SSTL Klas I | Liy byte otobis done 3 |
| A7 | DDR3_DQ27 | E17 | 1.5-V SSTL Klas I | Liy byte otobis done 3 |
| A3 | DDR3_DQ28 | C16 | 1.5-V SSTL Klas I | Liy byte otobis done 3 |
| C3 | DDR3_DQ29 | A14 | 1.5-V SSTL Klas I | Liy byte otobis done 3 |
| B8 | DDR3_DQ30 | D12 | 1.5-V SSTL Klas I | Liy byte otobis done 3 |
| C8 | DDR3_DQ31 | A13 | 1.5-V SSTL Klas I | Liy byte otobis done 3 |
| F3 | DDR3_DQS_P2 | K16 | Diferans 1.5-V SSTL Klas I | Done strobe P byte liy 2 |
| G3 | DDR3_DQS_N2 | L16 | Diferans 1.5-V SSTL Klas I | Done strobe N byte liy 2 |
| C7 | DDR3_DQS_P3 | K17 | Diferans 1.5-V SSTL Klas I | Done strobe P byte liy 3 |
| B7 | DDR3_DQS_N3 | J17 | Diferans 1.5-V SSTL Klas I | Done strobe N byte liy 3 |
| K1 | DDR3_ODT | H19 | 1.5-V SSTL Klas I | On-die revokasyon pèmèt |
| J3 | DDR3_RASN | A24 | 1.5-V SSTL Klas I | Chwazi adrès ranje |
| T2 | DDR3_RESETN | L19 | 1.5-V SSTL Klas I | Reyajiste |
| L3 | DDR3_WEN | B22 | 1.5-V SSTL Klas I | Ekri pèmèt |
| L8 | DDR3_ZQ2 | — | 1.5-V SSTL Klas I | ZQ enpedans kalibrasyon |
LPDDR2 SDRAM
LPDDR2 a se yon aparèy mobil DDR2 SDRAM ki ba-pouvwa ki opere nan 1.2 V. Koòdone sa a konekte ak orizontal I/O bank yo sou kwen anlè aparèy FPGA la.
Vitès aparèy la se 300 MHz. Yo itilize sèlman konfigirasyon x16 byenke LPDDR2 SDRAM sou tablo a se yon aparèy x32.
Tablo 2–25 bay lis devwa PIN LPDDR2 SDRAM yo, non siyal yo, ak fonksyon yo.
Non ak kalite siyal yo parapò ak Cyclone VE FPGA an tèm de anviwònman I/O ak direksyon.
Tablo 2–25. LPDDR2 SDRAM non siyal chema ak fonksyon
| Komisyon Konsèy Referans (U9) | schematic Siyal Non | Siklòn VE Nimewo PIN FPGA | I/O Estanda | Deskripsyon |
| AC6 | LPDDR2_CA0 | Y30 | 1.2-V HSUL | Adrès bis |
| AB6 | LPDDR2_CA1 | T30 | 1.2-V HSUL | Adrès bis |
| AC7 | LPDDR2_CA2 | W29 | 1.2-V HSUL | Adrès bis |
| AB8 | LPDDR2_CA3 | AB29 | 1.2-V HSUL | Adrès bis |
| AB9 | LPDDR2_CA4 | W30 | 1.2-V HSUL | Adrès bis |
| W1 | LPDDR2_CA5 | U29 | 1.2-V HSUL | Adrès bis |
| V2 | LPDDR2_CA6 | AC30 | 1.2-V HSUL | Adrès bis |
| U1 | LPDDR2_CA7 | R30 | 1.2-V HSUL | Adrès bis |
Tablo 2–25. LPDDR2 SDRAM non siyal chema ak fonksyon
| Komisyon Konsèy Referans (U9) | schematic Siyal Non | Siklòn VE Nimewo PIN FPGA | I/O Estanda | Deskripsyon |
| T2 | LPDDR2_CA8 | T28 | 1.2-V HSUL | Adrès bis |
| T1 | LPDDR2_CA9 | T25 | 1.2-V HSUL | Adrès bis |
| Y2 | LPDDR2_CK | V21 | Diferans 1.2-V HSUL | Revèy pwodiksyon diferans P |
| Y1 | LPDDR2_CKN | V22 | Diferans 1.2-V HSUL | Revèy pwodiksyon diferans N |
| AC3 | LPDDR2_CKE | T29 | 1.2-V HSUL | Revèy pèmèt |
| AB3 | LPDDR2_CSN | R26 | 1.2-V HSUL | Chip chwazi |
| N23 | LPDDR2_DM0 | AG29 | 1.2-V HSUL | Done mask |
| L23 | LPDDR2_DM1 | AB27 | 1.2-V HSUL | Done mask |
| AB20 | LPDDR2_DM2 | — | 1.2-V HSUL | Done mask |
| B20 | LPDDR2_DM3 | — | 1.2-V HSUL | Done mask |
| AA23 | LPDDR2_DQ0 | AG28 | 1.2-V HSUL | Liy byte otobis done 0 |
| Y22 | LPDDR2_DQ1 | AH30 | 1.2-V HSUL | Liy byte otobis done 0 |
| W22 | LPDDR2_DQ2 | AA28 | 1.2-V HSUL | Liy byte otobis done 0 |
| W23 | LPDDR2_DQ3 | AH29 | 1.2-V HSUL | Liy byte otobis done 0 |
| V23 | LPDDR2_DQ4 | Y28 | 1.2-V HSUL | Liy byte otobis done 0 |
| U22 | LPDDR2_DQ5 | AE30 | 1.2-V HSUL | Liy byte otobis done 0 |
| T22 | LPDDR2_DQ6 | AJ28 | 1.2-V HSUL | Liy byte otobis done 0 |
| T23 | LPDDR2_DQ7 | AD30 | 1.2-V HSUL | Liy byte otobis done 0 |
| H22 | LPDDR2_DQ8 | AC29 | 1.2-V HSUL | Liy byte otobis done 1 |
| H23 | LPDDR2_DQ9 | AF30 | 1.2-V HSUL | Liy byte otobis done 1 |
| G23 | LPDDR2_DQ10 | AA30 | 1.2-V HSUL | Liy byte otobis done 1 |
| F22 | LPDDR2_DQ11 | AE28 | 1.2-V HSUL | Liy byte otobis done 1 |
| E22 | LPDDR2_DQ12 | AF29 | 1.2-V HSUL | Liy byte otobis done 1 |
| E23 | LPDDR2_DQ13 | AD28 | 1.2-V HSUL | Liy byte otobis done 1 |
| D23 | LPDDR2_DQ14 | V27 | 1.2-V HSUL | Liy byte otobis done 1 |
| C22 | LPDDR2_DQ15 | W28 | 1.2-V HSUL | Liy byte otobis done 1 |
| AB12 | LPDDR2_DQ16 | — | 1.2-V HSUL | Liy byte otobis done 2 |
| AC13 | LPDDR2_DQ17 | — | 1.2-V HSUL | Liy byte otobis done 2 |
| AB14 | LPDDR2_DQ18 | — | 1.2-V HSUL | Liy byte otobis done 2 |
| AC14 | LPDDR2_DQ19 | — | 1.2-V HSUL | Liy byte otobis done 2 |
| AB15 | LPDDR2_DQ20 | — | 1.2-V HSUL | Liy byte otobis done 2 |
| AC16 | LPDDR2_DQ21 | — | 1.2-V HSUL | Liy byte otobis done 2 |
| AB17 | LPDDR2_DQ22 | — | 1.2-V HSUL | Liy byte otobis done 2 |
| AC17 | LPDDR2_DQ23 | — | 1.2-V HSUL | Liy byte otobis done 2 |
| B17 | LPDDR2_DQ24 | — | 1.2-V HSUL | Liy byte otobis done 3 |
| A17 | LPDDR2_DQ25 | — | 1.2-V HSUL | Liy byte otobis done 3 |
| A16 | LPDDR2_DQ26 | — | 1.2-V HSUL | Liy byte otobis done 3 |
| B15 | LPDDR2_DQ27 | — | 1.2-V HSUL | Liy byte otobis done 3 |
| B14 | LPDDR2_DQ28 | — | 1.2-V HSUL | Liy byte otobis done 3 |
Tablo 2–25. LPDDR2 SDRAM non siyal chema ak fonksyon
| Komisyon Konsèy Referans (U9) | schematic Siyal Non | Siklòn VE Nimewo PIN FPGA | I/O Estanda | Deskripsyon |
| A14 | LPDDR2_DQ29 | — | 1.2-V HSUL | Liy byte otobis done 3 |
| A13 | LPDDR2_DQ30 | — | 1.2-V HSUL | Liy byte otobis done 3 |
| B12 | LPDDR2_DQ31 | — | 1.2-V HSUL | Liy byte otobis done 3 |
| R23 | LPDDR2_DQS0 | V26 | Diferans 1.2-V HSUL | Done strobe P byte liy 0 |
| P22 | LPDDR2_DQSN0 | U26 | Diferans 1.2-V HSUL | Done strobe N byte liy 0 |
| J22 | LPDDR2_DQS1 | U27 | Diferans 1.2-V HSUL | Done strobe P byte liy 1 |
| K23 | LPDDR2_DQSN1 | U28 | Diferans 1.2-V HSUL | Done strobe N byte liy 1 |
| AB18 | LPDDR2_DQS2 | — | Diferans 1.2-V HSUL | Done strobe P byte liy 2 |
| AC19 | LPDDR2_DQSN2 | — | Diferans 1.2-V HSUL | Done strobe N byte liy 2 |
| B18 | LPDDR2_DQS3 | — | Diferans 1.2-V HSUL | Done strobe P byte liy 3 |
| A19 | LPDDR2_DQSN4 | — | Diferans 1.2-V HSUL | Done strobe N byte liy 3 |
| P1 | LPDDR2_ZQ | — | 1.2-v | ZQ enpedans kalibrasyon |
EEPROM
Tablo sa a gen ladan yon aparèy EEPROM 64-Kb. Aparèy sa a gen yon 2-fil seri otobis koòdone I2C.
Tablo 2–26 bay lis asiyasyon pin EEPROM, non siyal, ak fonksyon. Non ak kalite siyal yo parapò ak Cyclone VE FPGA an tèm de anviwònman I/O ak direksyon.
Tablo 2–26. EEPROM non siyal chema ak fonksyon
| Komisyon Konsèy Referans (U12) | schematic Siyal Non | Siklòn VE FPGA Nimewo PIN | I/O Estanda | Deskripsyon |
| 1 | EEPROM_A0 | — | 3.3-v | Chip adrès |
| 2 | EEPROM_A1 | — | 3.3-v | Chip adrès |
| 3 | EEPROM_A2 | — | 3.3-v | Chip adrès |
| 5 | EEPROM_SDA | AH7 | 3.3-v | Adrès seri oswa done |
| 6 | EEPROM_SCL | AG7 | 3.3-v | Serial revèy |
| 7 | EEPROM_WP | — | 3.3-v | Ekri pwoteje opinyon |
Synchrone SRAM
Komisyon Konsèy devlopman an sipòte yon SRAM synchrone estanda 18-Mb pou enstriksyon ak depo done ak kapasite aksè o aza latansi ki ba. Aparèy la gen yon koòdone 1024K x 18-bit. Aparèy sa a fè pati otobis FSM pataje ki konekte ak memwa flash, SRAM, ak MAX V CPLD 5M2210 System Controller. Vitès aparèy la se 250 MHz done sèl-pousantaj. Pa gen okenn vitès minimòm pou aparèy sa a. Pleasant teyorik koòdone sa a se 4 Gbps pou eklat kontinyèl. Latansi nan lekti pou nenpòt adrès se de revèy pandan y ap latans ekri a se yon sèl revèy.
Tablo 2–27 bay lis devwa pin SSRAM, non siyal, ak fonksyon.
Tablo 2–27. Plasman PIN SSRAM, non siyal chematik, ak fonksyon (Pati 1 nan 2)
| Komisyon Konsèy Referans (U11) | schematic Siyal Non | Siklòn VE FPGA Nimewo PIN | I/O Estanda | Deskripsyon |
| 86 | SRAM_OEN | E7 | 2.5-v | Sòti pèmèt |
| 87 | SRAM_WEN | D6 | 2.5-v | Ekri pèmèt |
| 37 | FSM_A1 | B11 | 2.5-v | Adrès bis |
| 36 | FSM_A2 | A11 | 2.5-v | Adrès bis |
| 44 | FSM_A3 | D9 | 2.5-v | Adrès bis |
| 42 | FSM_A4 | C10 | 2.5-v | Adrès bis |
| 34 | FSM_A5 | A10 | 2.5-v | Adrès bis |
| 47 | FSM_A6 | A9 | 2.5-v | Adrès bis |
| 43 | FSM_A7 | C9 | 2.5-v | Adrès bis |
| 46 | FSM_A8 | B8 | 2.5-v | Adrès bis |
| 45 | FSM_A9 | B7 | 2.5-v | Adrès bis |
| 35 | FSM_A10 | A8 | 2.5-v | Adrès bis |
| 32 | FSM_A11 | B6 | 2.5-v | Adrès bis |
| 33 | FSM_A12 | A6 | 2.5-v | Adrès bis |
| 50 | FSM_A13 | C7 | 2.5-v | Adrès bis |
| 48 | FSM_A14 | C6 | 2.5-v | Adrès bis |
| 100 | FSM_A15 | F13 | 2.5-v | Adrès bis |
| 99 | FSM_A16 | E13 | 2.5-v | Adrès bis |
| 82 | FSM_A17 | A5 | 2.5-v | Adrès bis |
| 80 | FSM_A18 | A4 | 2.5-v | Adrès bis |
| 49 | FSM_A19 | J7 | 2.5-v | Adrès bis |
| 81 | FSM_A20 | H7 | 2.5-v | Adrès bis |
| 39 | FSM_A21 | J9 | 2.5-v | Adrès bis |
| 58 | FSM_D0 | F16 | 2.5-v | Otobis done |
| 59 | FSM_D1 | E16 | 2.5-v | Otobis done |
| 62 | FSM_D2 | M9 | 2.5-v | Otobis done |
| 63 | FSM_D3 | M8 | 2.5-v | Otobis done |
| 68 | FSM_D4 | F15 | 2.5-v | Otobis done |
| 69 | FSM_D5 | E15 | 2.5-v | Otobis done |
Tablo 2–27. Plasman PIN SSRAM, non siyal chematik, ak fonksyon (Pati 2 nan 2)
| Komisyon Konsèy Referans (U11) | schematic Siyal Non | Siklòn VE FPGA Nimewo PIN | I/O Estanda | Deskripsyon |
| 72 | FSM_D6 | E12 | 2.5-v | Otobis done |
| 73 | FSM_D7 | D13 | 2.5-v | Otobis done |
| 23 | FSM_D8 | J15 | 2.5-v | Otobis done |
| 22 | FSM_D9 | H15 | 2.5-v | Otobis done |
| 19 | FSM_D10 | E11 | 2.5-v | Otobis done |
| 18 | FSM_D11 | D10 | 2.5-v | Otobis done |
| 12 | FSM_D12 | L10 | 2.5-v | Otobis done |
| 13 | FSM_D13 | L9 | 2.5-v | Otobis done |
| 8 | FSM_D14 | G14 | 2.5-v | Otobis done |
| 9 | FSM_D15 | F14 | 2.5-v | Otobis done |
| 85 | SRAM_ADSCN | E6 | 2.5-v | Kontwolè estati adrès |
| 84 | SRAM_ADSPN | J10 | 2.5-v | Adrès estati processeur |
| 83 | SRAM_ADVN | G6 | 2.5-v | Adrès valab |
| 93 | SRAM_BWAN | A3 | 2.5-v | Byte ekri chwazi |
| 94 | SRAM_BWBN | A2 | 2.5-v | Byte ekri chwazi |
| 97 | SRAM_CE2 | — | 2.5-v | Chip pèmèt 2 |
| 92 | SRAM_CE3N | — | 2.5-v | Chip pèmèt 3 |
| 98 | SRAM_CEN | D7 | 2.5-v | Chip pèmèt 1 |
| 89 | SRAM_CLK | K10 | 2.5-v | Revèy |
| 88 | SRAM_GWN | — | 2.5-v | Global ekri pèmèt |
| 31 | SRAM_MODE | — | 2.5-v | Seleksyon sekans pete |
| 64 | SRAM_ZZ | — | 2.5-v | Mòd dòmi pouvwa |
Flash
Komisyon Konsèy devlopman an sipòte yon aparèy flash synchrone 512-Mb CFI-konpatib pou depo ki pa temèt nan done konfigirasyon FPGA, enfòmasyon tablo, done aplikasyon tès, ak espas kòd itilizatè. Aparèy sa a se yon pati nan otobis FSM pataje ki konekte ak memwa flash, SSRAM, ak MAX V CPLD 5M2210 System Controller. Koòdone memwa done 16-bit sa a ka kenbe operasyon lekti pete jiska 52 MHz pou yon debi 832 Mbps pou chak aparèy. Pèfòmans ekri a se 270 μs pou yon sèl mo tanpon pandan y ap efase tan an se 800 ms pou yon blòk etalaj 128 K. Tablo 2–28 bay lis devwa pin flash yo, non siyal yo, ak fonksyon yo. Non ak kalite siyal yo parapò ak Cyclone VE FPGA an tèm de anviwònman I/O ak direksyon.
Tablo 2–28. Plasman Flash Pin, non siyal chematik, ak fonksyon (Pati 1 nan 3)
| Komisyon Konsèy Referans (U10) | schematic Siyal Non | Siklòn VE FPGA Nimewo PIN | I/O Estanda | Deskripsyon |
| F6 | FLASH_ADVN | H12 | 2.5-v | Adrès valab |
| B4 | FLASH_CEN | H14 | 2.5-v | Chip pèmèt |
Tablo 2–28. Plasman Flash Pin, non siyal chematik, ak fonksyon (Pati 2 nan 3)
| Komisyon Konsèy Referans (U10) | schematic Siyal Non | Siklòn VE FPGA Nimewo PIN | I/O Estanda | Deskripsyon |
| E6 | FLASH_CLK | N12 | 2.5-v | Revèy |
| F8 | FLASH_OEN | L11 | 2.5-v | Sòti pèmèt |
| F7 | FLASH_RDYBSYN | J12 | 2.5-v | Pare |
| D4 | FLASH_RESETN | K11 | 2.5-v | Reyajiste |
| G8 | FLASH_WEN | P12 | 2.5-v | Ekri pèmèt |
| C6 | FLASH_WPN | — | 2.5-v | Ekri pwoteje |
| A1 | FSM_A1 | B11 | 2.5-v | Adrès bis |
| B1 | FSM_A2 | A11 | 2.5-v | Adrès bis |
| C1 | FSM_A3 | D9 | 2.5-v | Adrès bis |
| D1 | FSM_A4 | C10 | 2.5-v | Adrès bis |
| D2 | FSM_A5 | A10 | 2.5-v | Adrès bis |
| A2 | FSM_A6 | A9 | 2.5-v | Adrès bis |
| C2 | FSM_A7 | C9 | 2.5-v | Adrès bis |
| A3 | FSM_A8 | B8 | 2.5-v | Adrès bis |
| B3 | FSM_A9 | B7 | 2.5-v | Adrès bis |
| C3 | FSM_A10 | A8 | 2.5-v | Adrès bis |
| D3 | FSM_A11 | B6 | 2.5-v | Adrès bis |
| C4 | FSM_A12 | A6 | 2.5-v | Adrès bis |
| A5 | FSM_A13 | C7 | 2.5-v | Adrès bis |
| B5 | FSM_A14 | C6 | 2.5-v | Adrès bis |
| C5 | FSM_A15 | F13 | 2.5-v | Adrès bis |
| D7 | FSM_A16 | E13 | 2.5-v | Adrès bis |
| D8 | FSM_A17 | A5 | 2.5-v | Adrès bis |
| A7 | FSM_A18 | A4 | 2.5-v | Adrès bis |
| B7 | FSM_A19 | J7 | 2.5-v | Adrès bis |
| C7 | FSM_A20 | H7 | 2.5-v | Adrès bis |
| C8 | FSM_A21 | J9 | 2.5-v | Adrès bis |
| A8 | FSM_A22 | H9 | 2.5-v | Adrès bis |
| G1 | FSM_A23 | G9 | 2.5-v | Adrès bis |
| H8 | FSM_A24 | F8 | 2.5-v | Adrès bis |
| B6 | FSM_A25 | E8 | 2.5-v | Adrès bis |
| B8 | FSM_A26 | D8 | 2.5-v | Adrès bis |
| F2 | FSM_D0 | F16 | 2.5-v | Otobis done |
| E2 | FSM_D1 | E16 | 2.5-v | Otobis done |
| G3 | FSM_D2 | M9 | 2.5-v | Otobis done |
| E4 | FSM_D3 | M8 | 2.5-v | Otobis done |
| E5 | FSM_D4 | F15 | 2.5-v | Otobis done |
| G5 | FSM_D5 | E15 | 2.5-v | Otobis done |
| G6 | FSM_D6 | E12 | 2.5-v | Otobis done |
Tablo 2–28. Plasman Flash Pin, non siyal chematik, ak fonksyon (Pati 3 nan 3)
| Komisyon Konsèy Referans (U10) | schematic Siyal Non | Siklòn VE FPGA Nimewo PIN | I/O Estanda | Deskripsyon |
| H7 | FSM_D7 | D13 | 2.5-v | Otobis done |
| E1 | FSM_D8 | J15 | 2.5-v | Otobis done |
| E3 | FSM_D9 | H15 | 2.5-v | Otobis done |
| F3 | FSM_D10 | E11 | 2.5-v | Otobis done |
| F4 | FSM_D11 | D10 | 2.5-v | Otobis done |
| F5 | FSM_D12 | L10 | 2.5-v | Otobis done |
| H5 | FSM_D13 | L9 | 2.5-v | Otobis done |
| G7 | FSM_D14 | G14 | 2.5-v | Otobis done |
| E7 | FSM_D15 | F14 | 2.5-v | Otobis done |
Pwovizyon pou pouvwa
Ou ka pouvwa moute tablo devlopman an soti nan yon D 'pouvwa DC-style laptop. D' a voltage dwe nan seri 14 V a 20 V, aktyèl 4.3 A, ak yon wat maksimòm.tage nan 65 W. The DC voltagLè sa a, e desann nan divès kalite ray pouvwa itilize pa eleman yo tablo ak enstale nan konektè HSMC yo. Yon konvètisè analòg-a-dijital (ADC) milti-chanèl sou tablo mezire aktyèl la pou plizyè ray tablo espesifik.
Sistèm distribisyon pouvwa
Figi 2–9 montre sistèm distribisyon pouvwa a sou tablo devlopman an. Inefikasite regilatè ak pataje yo reflete nan kouran yo montre, ki se nivo maksimòm konsèvatif absoli.
Figi 2–9. Sistèm distribisyon pouvwa
Mezi pouvwa
Gen uit ray ekipman pou pouvwa ki gen kapasite sans aktyèl sou tablo lè l sèvi avèk aparèy ADC diferans 24-bit. Rezistans sans presizyon divize aparèy ADC ak ray yo soti nan avyon prensipal ekipman pou ADC a mezire aktyèl. Yon otobis SPI konekte aparèy ADC sa yo ak MAX V CPLD 5M2210 System Controller la.
Figi 2–10 montre dyagram an blòk pou sikwi mezi pouvwa a.
Figi 2–10. Pouvwa Mezi Awondisman
Tablo 2–29 bay lis ray vize yo. Kolòn non siyal chematik la presize non ray yo te mezire pandan kolòn PIN aparèy la presize aparèy ki tache ak tren an.
Tablo 2–29. Pouvwa Mezi Rails
| Chèn | schematic Siyal Non | Voltage (V) | Aparèy PIN | Deskripsyon |
| 1 | VCC | 1.1 | VCC | FPGA nwayo pouvwa |
| 2 | VCCAUX | 2.5 | VCC_AUX | Oksilyè |
| 3 | VCCA_FPLL | 2.5 | VCCA_FPLL | PLL analog pouvwa |
| VCCPD3B4A, | ||||
| VCCPD5A,
VCCPD5B, VCCPD6A, |
I/O pre-chofè bank 3B, 4A, 5A, 5B, 6A, 7A, ak 8A | |||
| 5 | VCCIO_VCCPD_2.5V | 2.5 | VCCPD7A8A | |
| VCCIO3B, | ||||
| VCCIO6A, VCCIO7A, | VCC I/O bank 3B, 6A, 7A, ak 8A | |||
| VCCIO8A | ||||
| 7 | VCCIO_1.2V | 1.2 | VCCIO5A, VCCIO5B, | VCC I/O bank 5A ak 5B (LPDDR2) |
| 8 | VCCIO_1.5V | 1.5 | VCCIO_4A | VCC I/O bank 4A (DDR3) |
Referans Konpozan Komisyon Konsèy
Chapit sa a dekri konpozan tablo devlopman Cyclone VE FPGA yo, enfòmasyon sou fabrikasyon yo, ak deklarasyon konfòmite yo.
Konpozan Komisyon Konsèy
Tablo bay lis referans eleman ak enfòmasyon fabrikasyon tout eleman yo sou tablo devlopman an.
Tablo 3–1. Referans Konpozan ak Enfòmasyon sou Faktori
| Komisyon Konsèy Referans | Eleman | Manifakti | Faktori Nimewo Pati | Manifakti Websit |
| U1 | FPGA, Cyclone VE F896, 149,500
LEs, san plon |
Altera Corporation | 5CEFA7F31I7N | www.altera.com |
| U13 | Sistèm MAX V CPLD 5M2210
Kontwolè |
Altera Corporation | 5M2210ZF256I5N | www.altera.com |
| U18 | High-Speed USB periferik kontwolè | Cypress | CY7C68013A | www.cypress.com |
| D1-D16, D18-D31, | LED vèt | Lumex Inc. | SML-LXT0805GW-TR | www.lumex.com |
| D17 | Wouj ki ap dirije | Lumex Inc. | SML-LXT0805IW-TR | www.lumex.com |
| D35 | Blue dirije | Lumex Inc. | SML-LX0805USBC-TR | www.lumex.com |
| SW1–SW4 | Kat pozisyon DIP switch | C&K Components/ITT Industries | TDA04H0SB1 | www.ittcannon.com |
| S1-S8 | Pouse bouton | Panasonic | EVQPAC07K | www.panasonic.com |
| S5 | Glise switch | E-switch | EG2201A | www.e-switch.com |
| X1 | Pwogramasyon LVDS revèy 125M default | Silisyòm Labs | 570FAB000973DG | www.silabs.com |
| X3 | 100 MHz osilator kristal, ± 50 ppm,
CMOS, 2.5 V |
Silisyòm Labs | 510GBA100M000BAGx | www.silabs.com |
| X2 | 50 MHz osilator kristal, ± 50 ppm,
CMOS, 2.5 V |
Silisyòm Labs | 510GBA50M0000BAGx | www.silabs.com |
| J12 | Fi ang PCB WR-DSUB 9-pin connecteur | Wurth Elektronik | 618009231121 | www.we-online.com |
| U21 | USB-a-UART pon | Silisyòm Labs | CP2104 | www.silabs.com |
| J14 | 2 × 7 PIN LCD priz teren | Samtec | TSM-107-07-GD | www.samtec.com |
| 2 × 16 karaktè LCD, 5 × 8 pwen matris | Lumex Inc. | LCM-S01602DSR/C | www.lumex.com | |
| U14, U15 | Aparèy Ethernet PHY BASE-T | Marvell Semiconductor | 88E1111-B2- CAA1C000 | www.marvell.com |
| J8, J9 | RJ-45 konektè, 10/100/1000 Mbps | Wurth Elektronik | 7499111001A | www.we-online.com |
| J7 | HSMC, vèsyon koutim nan priz gwo vitès fanmi QSH-DP. | Samtec | ASP-122953-01 | www.samtec.com |
| U20 | RS-232 doub transceiver | Teknoloji lineyè | LTC2803-1 | www.linear.com |
Tablo 3–1. Referans Konpozan ak Enfòmasyon sou Faktori
| Komisyon Konsèy Referans | Eleman | Manifakti | Faktori Nimewo Pati | Manifakti Websit |
| U12 | 64-Kb EEPROM | Microchip | 24AA64 | www.microchip.com |
| J15, J16 | 2 x 8 debug headers | Samtec | TSM-108-01-L-DV | www.samtec.com |
| U7, U8 | 16M × 16 × 8, 256-MB DDR3 SDRAM | Micron | MT41J128M16 | www.micron.com |
| U9 | 16M × 32 × 8, 512-MB LPDDR2 SDRAM | Micron | MT42L128M32 | www.micron.com |
| U11 | 1024K × 18 bit 18-Mb synchrone SRAM | Integrated Silicon Solution, Inc. | IS61VPS102418A- 250TQL | www.issi.com |
| U10 | 512-Mb synchrone flash | Numonyx | PC28F512P30BF | www.numonyx.com |
| U35 | 16-chanèl diferans 24-bit ADC | Teknoloji lineyè | LTC2418CGN#PBF | www.linear.com |
Deklarasyon Konfòmite Lachin-RoHS
Tablo 3–2 bay lis sibstans danjere ki enkli ak twous la.
Tablo 3–2. Tablo non sibstans danjere yo ak nòt konsantrasyon (1), (2)
|
Pati Non |
Plon (Pb) | Kadmyòm (CD) | Egzavalan Kwòm (Cr6 +) | Mèki (Hg) | Polybromine bifenil (PBB) | Polybromine Etè difenil (PBDE) |
| Cyclone VE devlopman tablo | X* | 0 | 0 | 0 | 0 | 0 |
| 15 V ekipman pou pouvwa | 0 | 0 | 0 | 0 | 0 | 0 |
| Kalite AB USB kab | 0 | 0 | 0 | 0 | 0 | 0 |
| Gid itilizatè | 0 | 0 | 0 | 0 | 0 | 0 |
Nòt pou Tablo 3–2:
- 0 endike ke konsantrasyon nan sibstans danjere nan tout materyèl omojèn nan pati yo se pi ba pase papòt ki enpòtan nan estanda SJ/T11363-2006 la.
- X * endike ke konsantrasyon nan sibstans danjere nan omwen youn nan tout materyèl omojèn nan pati yo pi wo pase papòt la ki enpòtan nan SJ / T11363-2006 estanda a, men li se egzante pa Inyon Ewopeyen RoHS.
CE EMI Konfòmite Atansyon
Twous devlopman sa a te delivre an konfòmite ak estanda ki enpòtan yo mande pa Direktiv 2004/108/EC. Akòz nati aparèy lojik pwogramasyon, li posib pou itilizatè a modifye twous la yon fason pou jenere entèferans elektwomayetik (EMI) ki depase limit ki etabli pou ekipman sa a. Nenpòt EMI ki te koze kòm rezilta nan modifikasyon nan materyèl la delivre se responsablite itilizatè a.
Enfòmasyon adisyonèl
Chapit sa a bay plis enfòmasyon sou dokiman an ak Altera.
Istwa revizyon Komisyon Konsèy la
Tablo ki anba la a bay yon lis vèsyon tout vèsyon Cyclone VE FPGA Development Board.
| Lage Dat | Version | Deskripsyon |
| Mas 2013 | Pwodiksyon Silisyòm | ■ Nouvo revizyon konsèy la. Nouvo nimewo pati aparèy—5CEFA7F31I7N.
■ Komisyon Konsèy te pase tès konfòmite CE. |
| Novanm 2012 | Silisyòm Jeni | Premye lage. |
Istwa revizyon dokiman
Tablo ki anba la a bay lis istwa revizyon dokiman sa a.
| Dat | Version | Chanjman |
| Out 2017 | 1.4 | Koreksyon tablo korije pou Clock Output SMA Connector nan "Fèview nan la Karakteristik Cyclone VE FPGA Development Board” nan paj 2–2. |
| Janvye 2017 | 1.3 | Nimewo PIN ENETA_RX_DV korije nan Tablo 2–20 nan paj 2–25. |
|
Septanm 2015 |
1.2 |
■ Te ajoute lyen pou Altera Design Store in "MAX V CPLD 5M2210 System Controller" sou paj 2–5.
■ Korije etikèt aparèy nan Figi 2–5 nan paj 2–15. |
| Mas 2013 | 1.1 | ■ Revize nimewo pati aparèy FPGA pou pwodiksyon Silisyòm.
■ Te ajoute yon seksyon sou “Atansyon pou konfòmite CE EMI” nan paj 3–2. |
| Novanm 2012 | 1.0 | Premye lage. |
Konvansyon tipografik
Tablo ki anba la a montre konvansyon tipografi dokiman sa a itilize.
| Vizyèl Replik | Siyifikasyon |
| Kalite fonse ak kapital inisyal Lèt | Endike non kòmand, tit bwat dyalòg, opsyon bwat dyalòg, ak lòt etikèt entèfas. Pou egzanpample, Sove kòm bwat dyalòg. Pou eleman GUI, lèt majiskil matche ak GUI la. |
|
fonse kalite |
Endike non anyè, non pwojè, non kondwi disk, file non, file ekstansyon non, non sèvis piblik lojisyèl, ak etikèt GUI. Pou egzanpample, \qdesigns anyè, D: kondwi, epi chiptrip.gdf file. |
| Kalite italik ak premye lèt majiskil | Endike tit dokiman yo. Pou egzanpample, Stratix IV Design Gid yo. |
Cyclone V E FPGA Komisyon Konsèy Devlopman
Manyèl referans
Out 2017 Altera Corporation
Dokiman / Resous
 |
ALTERA Cyclone VE FPGA Komisyon Devlopman [pdfManyèl Itilizatè Cyclone VE Komisyon Konsèy Devlopman FPGA, Siklòn, Komisyon Konsèy Devlopman VE FPGA, Komisyon Konsèy Devlopman FPGA, Komisyon Konsèy Devlopman, Komisyon Konsèy Devlopman |
