ALTERA Cyclone VE FPGA Bodi ya Maendeleo

Taarifa ya Bidhaa

Vipimo

• Mfano wa FPGA: Kimbunga VE FPGA (5CEFA7F31I7N)
• Kifurushi cha FPGA: 896-pin FineLine BGA (FBGA)
• Kidhibiti: Usanidi wa usanidi wa ulinganifu wa kasi (FPP).
• Mfano wa CPLD: MAX II CPLD (EPM240M100I5N)
• Kifurushi cha CPLD: FBGA ya pini 100
• Jenereta ya saa inayoweza kupangwa kwa ingizo la saa ya marejeleo ya FPGA
• 50-MHz oscillator yenye mwisho mmoja kwa pembejeo ya saa ya FPGA na MAX V CPLD
• 100-MHz oscillator yenye mwisho mmoja kwa ingizo la usanidi wa MAX V CPLD
• Ingizo la SMA (LVDS)
• Kumbukumbu:
  • Vifaa viwili vya 256-Mbyte (MB) DDR3 SDRAM vyenye basi ya data ya biti 16
  • Moja 18-Mbit (Mb) SSRAM
  • Mweko mmoja wa 512-Mb unaosawazisha
  • SDRAM moja ya 512-MB LPDDR2 yenye basi ya data ya biti 32 (basi ya data ya biti 16 pekee ndiyo inatumika kwenye ubao huu)
  • Mfululizo mmoja wa 64-Kb I2C unaoweza kufutika kwa umeme (EEPROM)
• Kimekanika: Ubao wa ukubwa wa 6.5 x 4.5

Maagizo ya Matumizi ya Bidhaa

Sura ya 1: Zaidiview

Maelezo ya Jumla

Bodi ya Maendeleo ya Cyclone VE FPGA imeundwa ili kutoa uwezo wa hali ya juu wa kubuni na vipengele kama vile usanidi upya kiasi. Inatoa utendakazi wa haraka, matumizi ya chini ya nishati, na wakati wa haraka wa soko ikilinganishwa na familia za awali za FPGA.

Viungo Muhimu

Kwa habari zaidi juu ya mada zifuatazo, rejelea hati husika:

• Familia ya kifaa cha Cyclone V: Mwongozo wa Kifaa wa Cyclone V
• Vipimo vya HSMC: Uainishaji wa Kadi ya Mezzanine ya Kasi ya Juu (HSMC).

Sura ya 2: Vipengele vya Bodi

Vitalu vya Kipengele cha Bodi

Bodi ya maendeleo ina vizuizi vifuatavyo vya sehemu kuu:

• Moja Cyclone VE FPGA (5CEFA7F31I7N) katika FineLine ya pini 896 BGA (FBGA)
• Kidhibiti: Usanidi wa usanidi wa ulinganifu wa kasi (FPP).
• MAX II CPLD (EPM240M100I5N) katika kifurushi cha FBGA cha pini 100
• Jenereta ya saa inayoweza kupangwa kwa ingizo la saa ya marejeleo ya FPGA
• 50-MHz oscillator yenye mwisho mmoja kwa pembejeo ya saa ya FPGA na MAX V CPLD
• 100-MHz oscillator yenye mwisho mmoja kwa ingizo la usanidi wa MAX V CPLD
• Ingizo la SMA (LVDS)
• Kumbukumbu:
  • Vifaa viwili vya 256-Mbyte (MB) DDR3 SDRAM vyenye basi ya data ya biti 16
  • Moja 18-Mbit (Mb) SSRAM
  • Mweko mmoja wa 512-Mb unaosawazisha
  • SDRAM moja ya 512-MB LPDDR2 yenye basi ya data ya biti 32 (basi ya data ya biti 16 pekee ndiyo inatumika kwenye ubao huu)
  • Mfululizo mmoja wa 64-Kb I2C unaoweza kufutika kwa umeme (EEPROM)

Mitambo

Bodi ya maendeleo ina ukubwa wa inchi 6.5 x 4.5.

Sura ya 3: Rejea ya Vipengele vya Bodi

Sehemu hii inatoa maelezo ya kina kuhusu kila sehemu ya bodi na utendakazi wake. Tafadhali rejelea Mwongozo wa Marejeleo wa Bodi ya Maendeleo ya Cyclone VE FPGA kwa habari zaidi.

Maswali Yanayoulizwa Mara kwa Mara

Swali: Ninaweza kupata wapi HSMC za hivi punde zaidi zinazopatikana?

J: Kuona orodha ya HSMC za hivi punde zaidi zinazopatikana au kupakua nakala ya vipimo vya HSMC, rejelea ukurasa wa Kadi za Binti wa Bodi ya Maendeleo wa Altera. webtovuti.

Swali: Je! Ni advan ganitagwa Bodi ya Maendeleo ya Cyclone V E FPGA?

J: Bodi ya Maendeleo ya Cyclone VE FPGA inatoa maendeleo ya muundo na ubunifu, kama vile usanidi upya kiasi, ambao unahakikisha utendakazi wa haraka, matumizi ya chini ya nishati, na wakati wa haraka wa soko ikilinganishwa na familia za awali za FPGA.

Swali: Ninaweza kupata wapi maelezo zaidi kuhusu familia ya kifaa cha Cyclone V?

J: Kwa maelezo zaidi kuhusu familia ya kifaa cha Cyclone V, rejelea Kitabu cha Mwongozo cha Kifaa cha Cyclone V.

Swali: Ukubwa wa bodi ya maendeleo ni ngapi?

A: Bodi ya maendeleo ina ukubwa wa inchi 6.5 x 4.5.

101 Hifadhi ya Ubunifu
San Jose, CA 95134
www.altera.com
MNL-01075-1.4

© 2017 Altera Corporation. Haki zote zimehifadhiwa. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS na STRATIX maneno na nembo ni chapa za biashara za Altera Corporation na zimesajiliwa katika Ofisi ya Hataza ya Marekani na Alama za Biashara na katika nchi nyinginezo. Maneno na nembo nyingine zote zinazotambuliwa kama alama za biashara au alama za huduma ni mali ya wamiliki husika kama ilivyofafanuliwa katika www.altera.com/common/legal.html. Altera inathibitisha utendakazi wa bidhaa zake za semiconductor kwa vipimo vya sasa kwa mujibu wa udhamini wa kawaida wa Altera, lakini inahifadhi haki ya kufanya mabadiliko kwa bidhaa na huduma zozote wakati wowote bila taarifa. Altera haichukui jukumu au dhima yoyote inayotokana na maombi au matumizi ya taarifa, bidhaa au huduma yoyote iliyofafanuliwa hapa isipokuwa kama ilivyokubaliwa kwa maandishi na Altera. Wateja wa Altera wanashauriwa kupata toleo jipya zaidi la vipimo vya kifaa kabla ya kutegemea taarifa yoyote iliyochapishwa na kabla ya kuagiza bidhaa au huduma.
Agosti 2017 Altera Corporation Cyclone VE FPGA Bodi ya Maendeleo
Mwongozo wa Marejeleo

Hati hii inaeleza vipengele vya maunzi vya bodi ya ukuzaji ya Cyclone® V E FPGA, ikijumuisha maelezo ya kina ya kipini na marejeleo ya sehemu yanayohitajika ili kuunda miundo maalum ya FPGA inayoingiliana na vipengele vyote vya ubao.

Zaidiview

Maelezo ya Jumla

Bodi ya ukuzaji ya Cyclone VE FPGA hutoa jukwaa la maunzi kwa ajili ya kuendeleza na kuiga miundo yenye nguvu ya chini, utendakazi wa hali ya juu, na yenye mantiki kwa kutumia Altera's Cyclone VE FPGA. Bodi hutoa anuwai ya vifaa vya pembeni na violesura vya kumbukumbu ili kuwezesha uundaji wa miundo ya Cyclone VE FPGA. Kiunganishi kimoja cha kadi ya mezzanine ya kasi ya juu (HSMC) kinapatikana ili kuongeza utendakazi zaidi kupitia aina mbalimbali za HSMC zinazopatikana kutoka kwa Altera® na washirika mbalimbali.

• Ili kuona orodha ya HSMC za hivi punde zaidi zinazopatikana au kupakua nakala ya vipimo vya HSMC, rejelea ukurasa wa Kadi za Binti wa Bodi ya Maendeleo wa Altera. webtovuti.
  Uboreshaji wa muundo na ubunifu, kama vile urekebishaji upya kiasi, huhakikisha kwamba miundo iliyotekelezwa katika FPGA za Kimbunga V E hufanya kazi haraka, kwa nguvu ndogo, na kuwa na muda wa haraka wa soko kuliko familia za awali za FPGA.
• Kwa habari zaidi juu ya mada zifuatazo, rejelea hati husika:
  • Familia ya kifaa cha Cyclone V, rejelea Kitabu cha Mwongozo cha Kifaa cha Cyclone V.
  • Uainishaji wa HSMC, rejelea Uainishaji wa Kadi ya Mezzanine ya Kasi ya Juu (HSMC).

Vitalu vya Kipengele cha Bodi

Bodi ya maendeleo ina vizuizi vifuatavyo vya sehemu kuu:

• Moja Cyclone VE FPGA (5CEFA7F31I7N) katika kifurushi cha FineLine BGA (FBGA) cha pini 896
  • 149,500 LEs
  • Moduli za mantiki 56,480 (ALMs)
  • 6,860 Kbit (Kb) kumbukumbu ya M10K na 836 KB MLAB
  • Loops saba za sehemu zilizofungwa (PLLs)
  • 312 18×18-bit vizidishio
  • 480 madhumuni ya jumla ya pembejeo/pato (GPIO)
  • Nguvu ya 1.1-V ya msingitage
• Mzunguko wa usanidi wa FPGA
  • Usanidi Amilifu (AS) x1 au AS x4 (EPCQ256SI16N)
  • MAX® V CPLD (5M2210ZF256I5N) katika kifurushi cha FBGA cha pini 256 kama Kidhibiti cha Mfumo
  • Usanidi wa usanidi wa ulinganifu wa kasi (FPP).
  • MAX II CPLD (EPM240M100I5N) katika kifurushi cha FBGA cha pini 100 kama sehemu ya USB-Blaster TM II iliyopachikwa kwa matumizi na Kipanga Programu cha Quartus® II.
• Mzunguko wa saa
  • Jenereta ya saa inayoweza kupangwa kwa ingizo la saa ya marejeleo ya FPGA
  • 50-MHz oscillator yenye mwisho mmoja kwa pembejeo ya saa ya FPGA na MAX V CPLD
  • 100-MHz oscillator yenye mwisho mmoja kwa ingizo la usanidi wa MAX V CPLD
  • Ingizo la SMA (LVDS)
• Kumbukumbu
  • Vifaa viwili vya 256-Mbyte (MB) DDR3 SDRAM vyenye basi ya data ya biti 16
  • Moja 18-Mbit (Mb) SSRAM
  • Mweko mmoja wa 512-Mb unaosawazisha
  • SDRAM moja ya 512-MB LPDDR2 yenye basi ya data ya biti 32 (basi ya data ya biti 16 pekee ndiyo inatumika kwenye ubao huu)
  • Mfululizo mmoja wa 64-Kb I2C unaoweza kufutika kwa umeme (EEPROM)
• Ingizo / pato la jumla la mtumiaji
  • LEDs na maonyesho
  • LED za mtumiaji nne
  • Mzigo mmoja wa usanidi wa LED
  • Usanidi mmoja umefanywa LED
  • Hitilafu moja ya LED
  • Configuration tatu chagua LEDs
  • Taa nne za hali ya USB-Blaster II zilizopachikwa
  • Tatu HSMC interface LEDs
  • LED kumi za Ethernet
  • Data mbili za UART husambaza na kupokea LEDs
  • Kiolesura mbili za USB-UART TX / RX LEDs
  • Nguvu moja kwenye LED
  • Onyesho moja la LCD la herufi mbili
• Bonyeza vifungo
  • Kitufe kimoja cha kuweka upya CPU
  • Kitufe kimoja cha kushinikiza cha MAX V
  • Programu moja chagua kitufe cha kushinikiza
  • Kitufe kimoja cha kushinikiza cha usanidi wa programu
  • Vifungo vinne vya kushinikiza vya jumla vya mtumiaji
• Swichi za DIP
  • Swichi nne za kudhibiti Kidhibiti cha Mfumo cha MAX V CPLD
  • Mbili JTAG swichi za DIP za kudhibiti mnyororo
  • Swichi ya DIP ya kudhibiti shabiki mmoja
  • Swichi nne za jumla za mtumiaji wa DIP
• Ugavi wa nguvu
  14–20-V (laptop) ingizo la DC
• Mitambo
  Ubao wa ukubwa wa 6.5″ x 4.5″

Mchoro wa Kizuizi cha Bodi ya Maendeleo

Kielelezo 1–1 kinaonyesha mchoro wa kizio cha bodi ya maendeleo ya Cyclone VE FPGA.

Kushughulikia Bodi

Wakati wa kushughulikia bodi, ni muhimu kuzingatia tahadhari zifuatazo za kutokwa kwa tuli:

tahadhari
Bila utunzaji sahihi wa kupambana na static, bodi inaweza kuharibiwa. Kwa hiyo, tumia tahadhari za kupambana na static wakati wa kugusa bodi.

Vipengele vya Bodi

Sura hii inatanguliza vipengele muhimu kwenye bodi ya maendeleo ya Cyclone VE FPGA. Kielelezo 2–1 kinaonyesha maeneo ya sehemu na Jedwali 2–1 linatoa maelezo mafupi ya vipengele vyote vya ubao.

Seti kamili ya michoro, hifadhidata ya mpangilio halisi, na GERBER files kwa bodi ya uendelezaji hukaa katika saraka ya hati za kifurushi cha Cyclone V E FPGA.

Kwa habari kuhusu kuwezesha ubao na kusakinisha programu ya maonyesho, rejelea Mwongozo wa Mtumiaji wa Kifaa cha Kuendeleza cha Cyclone VE FPGA.

Sura hii ina sehemu zifuatazo:

• "Bodi Zaidiview”
• “Kifaa Kilichoangaziwa: Cyclone VE FPGA” kwenye ukurasa wa 2–4
• “MAX V CPLD 5M2210 System Controller” kwenye ukurasa wa 2–5
• “Usanidi wa FPGA” kwenye ukurasa wa 2–10
• “Mzunguko wa Saa” kwenye ukurasa wa 2–18
•  "Ingizo la Mtumiaji/Pato la Jumla" kwenye ukurasa wa 2-20
• "Vipengele na Viunganishi" kwenye ukurasa wa 2-24
• “Kumbukumbu” kwenye ukurasa wa 2–32
• “Ugavi wa Nguvu” kwenye ukurasa wa 2–41

Bodi Zaidiview

Sehemu hii inatoa nyongezaview ya bodi ya maendeleo ya Cyclone VE FPGA, ikijumuisha taswira ya ubao yenye maelezo na maelezo ya vipengele. Kielelezo 2-1 kinaonyesha mwishoview ya vipengele vya bodi.

Jedwali la 2–1 linaelezea vipengele na kuorodhesha marejeleo yao ya ubao yanayolingana.

Jedwali 2-1. Vipengele vya Bodi (Sehemu ya 1 kati ya 3)

Bodi Rejea	Aina	Maelezo
Iliyoangaziwa Vifaa
U1	FPGA	Kimbunga VE FPGA, 5CEFA7F31I7N, FBGA ya pini 896.
U13	CPLD	MAX V CPLD, 5M2210ZF256I5N, 256-pini FBGA.
Usanidi, Hali, na Weka Vipengee
J4	JTAG kichwa cha mnyororo	Inatoa ufikiaji wa JTAG hufunga mnyororo na kuzima USB-Blaster II iliyopachikwa unapotumia kebo ya nje ya USB-Blaster.
SW2	JTAG kubadili mnyororo DIP	Ondoa au ujumuishe vifaa katika JTAG mnyororo.
J10	Kontakt aina ya USB-B	Kiolesura cha USB cha upangaji na utatuzi wa FPGA kupitia USB-Blaster II J iliyopachikwaTAG kupitia kebo ya USB ya aina-B.

Jedwali 2-1. Vipengele vya Bodi (Sehemu ya 2 kati ya 3)

Bodi Rejea	Aina	Maelezo
SW3	Badilisha mipangilio ya bodi ya DIP	Hudhibiti vitendaji vya Kidhibiti cha Mfumo cha MAX V CPLD 5M2210 kama vile kuwezesha saa, kidhibiti cha kuingiza saa ya SMA, na picha gani ya kupakia kutoka kwa kumbukumbu ya mweko wakati wa kuwasha.
SW1	swichi ya MSEL DIP	Hudhibiti mpango wa usanidi kwenye ubao. Pini za MSEL 0, 1, 2 na 4 huunganishwa kwenye swichi ya DIP huku pini ya 3 ya MSEL ikiunganishwa chini.
S2	Chagua kitufe cha kushinikiza	Hugeuza programu kuchagua LEDs, ambayo huchagua picha ya programu ambayo hupakia kutoka kwa kumbukumbu ya flash hadi FPGA.
S1	Kitufe cha kushinikiza cha usanidi wa programu	Pakia picha kutoka kwa kumbukumbu ya flash hadi FGPA kulingana na mipangilio ya programu chagua LEDs.
D19	Usanidi umefanywa LED	Huangazia FPGA inaposanidiwa.
D18	Pakia LED	Huangazia wakati Kidhibiti cha Mfumo cha MAX V CPLD 5M2210 kinasanidi FPGA kikamilifu.
D17	Hitilafu ya LED	Huangaza wakati usanidi wa FPGA kutoka kwa kumbukumbu ya flash inaposhindwa.
D35	Nguvu LED	Huangaza wakati nishati ya 5.0-V iko.
D25 ~ D27	Mpango wa kuchagua LEDs	Huangazia kuonyesha mlolongo wa LED ambao huamua ni picha gani ya kumbukumbu ya flash inapakia kwenye FPGA unapobonyeza programu chagua kitufe cha kubofya. Rejelea Jedwali 2–6 kwa mipangilio ya LED.
D1 ~ D10	LED za Ethernet	Huangaza ili kuonyesha kasi ya muunganisho pamoja na kusambaza au kupokea shughuli.
D20, D21	LED za bandari za HSMC	Unaweza kusanidi LED hizi ili kuonyesha shughuli ya kusambaza au kupokea.
D22	HSMC bandari sasa LED	Huangaza wakati kadi ya binti imechomekwa kwenye bandari ya HSMC.
D15, D16	LED za USB-UART	Huangazia kisambazaji na kipokeaji cha USB-UART kinapotumika.
D23, D24	LED za UART za mfululizo	Huangaza wakati kisambaza data na kipokezi cha UART kinatumika.
Saa Mzunguko
X1	Oscillator inayoweza kupangwa	Oscillator inayoweza kupangwa yenye masafa chaguo-msingi ya 125 MHz. Masafa yanaweza kupangwa kwa kutumia GUI ya kudhibiti saa inayoendesha kwenye Kidhibiti cha Mfumo cha MAX V CPLD 5M2210.
U4	50-MHz oscillator	50.000-MHz kioo oscillator kwa mantiki ya madhumuni ya jumla.
X3	100-MHz oscillator	Kiosilata cha fuwele cha 100.000-MHz kwa Kidhibiti cha Mfumo cha MAX V CPLD 5M2210.
J2, 3	Ingizo la saa viunganishi vya SMA	Endesha viingizi vya saa vinavyooana na LVDS kwenye bafa ya kizidishi cha saa.
J4	Kiunganishi cha SMA cha pato la saa	Ondosha pato la saa ya CMOS ya 2.5-V kutoka kwa FPGA.
Mkuu Mtumiaji Ingizo/Pato
D28 ~ D31	LED za mtumiaji	LED za mtumiaji nne. Huangaza wakati inaendeshwa chini.
SW3	Swichi ya DIP ya mtumiaji	Swichi za DIP za mtumiaji wa Quad. Wakati swichi IMEWASHWA, mantiki 0 inachaguliwa.
S4	Kitufe cha kuweka upya CPU	Weka upya mantiki ya FPGA.
S3	Kitufe cha MAX V cha kuweka upya	Weka upya Kidhibiti cha Mfumo cha MAX V CPLD 5M2210.
S5 ~ S8	Vifungo vya kushinikiza vya mtumiaji wa jumla	Vifungo vinne vya kushinikiza vya mtumiaji. Inaendeshwa chini inapobonyezwa.
Kumbukumbu Vifaa
U7, U8	Kumbukumbu ya DDR3 x32	SDRAM mbili za 256-MB DDR3 na basi ya data ya biti 16.
U9	LPDDR2 x 16 kumbukumbu	512-MB LPDDR 2 SDRAM yenye basi ya biti 32, basi ya biti 16 pekee ndiyo inatumika kwenye ubao huu.

Jedwali 2-1. Vipengele vya Bodi (Sehemu ya 3 kati ya 3)

Bodi Rejea	Aina	Maelezo
U10	Kumbukumbu ya Flash x16	Vifaa vya flash vya 512-Mb vilivyo na basi ya data ya biti 16 kwa kumbukumbu isiyo tete.
U11	Kumbukumbu ya SSRAM x16	RAM ya kawaida ya 18-Mb iliyo na basi ya data ya biti 12 na usawa wa 4-bit.
U12	EEPROM	64-Mb I2C mfululizo wa EEPROM.
Mawasiliano Bandari
J1	bandari ya HSMC	Hutoa 84 CMOS au chaneli 17 za LVDS kwa kila vipimo vya HSMC.
J11	Gigabit Ethernet bandari	Kiunganishi cha RJ-45 ambacho hutoa muunganisho wa Ethaneti 10/100/1000 kupitia Marvell 88E1111 PHY na kitendakazi cha Altera Triple Speed ​​Ethernet MegaCore chenye msingi wa FPGA katika modi ya RGMII.
J12	Bandari ya UART ya serial	Kiunganishi cha pini 9 cha DSUB chenye transceiver ya RS-232 ili kutekeleza chaneli ya UART ya RS-232.
J13	Mlango wa USB-UART	Kiunganishi cha USB chenye daraja la USB-hadi-UART kwa kiolesura cha mfululizo cha UART.
J15, 16	Tatua vichwa	Vichwa viwili vya 2x8 kwa madhumuni ya utatuzi.
Video na Onyesho Bandari
J14	LCD ya tabia	Kiunganishi kinachoingiliana na moduli iliyotolewa ya LCD yenye herufi 16 × 2 pamoja na misimamo miwili.
Nguvu Ugavi
J17	Jack ya pembejeo ya DC	Inakubali usambazaji wa umeme wa 14–20-V DC.
SW5	Kubadili nguvu	Washa au uzime ubao kuwasha au kuzima umeme wakati umeme unatolewa kutoka kwa jeki ya kuingiza data ya DC.

Kifaa Kilichoangaziwa: Cyclone V E FPGA

Bodi ya ukuzaji ya Cyclone V E FPGA ina kifaa cha Cyclone V E FPGA 5CEFA7F31I7N (U1) katika kifurushi cha FBGA cha pini 896.

Kwa maelezo zaidi kuhusu familia ya kifaa cha Cyclone V, rejelea Kitabu cha Mwongozo cha Kifaa cha Cyclone V.
Jedwali la 2–2 linafafanua vipengele vya kifaa cha Cyclone VE FPGA 5CEFA7F31I7N.

Jedwali 2-2. Sifa za Kimbunga VE FPGA

ALMs	Sawa LES	M10K RAM Vitalu	Jumla ya RAM (Kbits)	18-bit × 18-bit Vizidishi	PLL	Kifurushi Aina
56,480	149,500	6,860	836	312	7	FBGA ya pini 896

Rasilimali za I/O
Kifaa cha Cyclone VE FPGA 5CEFA7F31I7N kina jumla ya watumiaji 480 wa I/Os. Jedwali la 2–3 linaorodhesha idadi ya pini za Kimbunga VE FPGA I/O na matumizi kwa utendakazi kwenye ubao.

Jedwali 2-3. Hesabu ya Pini ya Kimbunga VE FPGA I/O

Kazi	I/O Kawaida	I/O Hesabu	Maalum Pini
DDR3	1.5-V SSTL	71	Pini moja ya tofauti ya x4 DQS
LPDDR2	1.2-V HSUL	37	Pini moja ya tofauti ya x2 DQS
Flash, SSRAM, EEPROM, na MAX V basi la FSM	2.5-V CMOS, 3.3-V LVCMOS	69	—
bandari ya HSMC	2.5-V CMOS + LVDS	79	17 LVDS, I2C
Gigabit Ethernet bandari	2.5-V CMOS	42	—
USB-Blaster II iliyopachikwa	2.5-V CMOS	20	—
Tatua Kichwa	1.5-V, 2.5-V	20	—
UART	3.3-V LVTTL	4	—
USB-UART	2.5-V CMOS	12	—
Bonyeza vifungo	2.5-V CMOS	5	Pini moja ya DEV_CLRn
Swichi za DIP	2.5-V CMOS	4	—
LCD ya tabia	2.5-V CMOS	11	—
LEDs	2.5-V CMOS	9	—
Saa au Oscillators	2.5-V CMOS + LVDS	12	Pini ya saa moja nje
Jumla I/O Imetumika:		395

Kidhibiti cha Mfumo cha MAX V CPLD 5M2210
Bodi hutumia Kidhibiti cha Mfumo cha 5M2210, Altera MAX V CPLD, kwa madhumuni yafuatayo:

• usanidi wa FPGA kutoka kwa flash
• Kipimo cha nguvu
• Rejesta za udhibiti na hali kwa sasisho la mfumo wa mbali

Kielelezo 2–2 kinaonyesha utendakazi wa Mfumo wa Kidhibiti cha MAX V CPLD 5M2210 na miunganisho ya saketi za nje kama mchoro wa kizuizi.\

Kielelezo 2-2. Mchoro wa Kidhibiti cha Mfumo wa MAX V CPLD 5M2210

Jedwali la 2–4 ​​linaorodhesha ishara za I/O zilizopo kwenye Kidhibiti cha Mfumo cha MAX V CPLD 5M2210. Majina ya ishara na vitendakazi vinahusiana na kifaa cha MAX V.

Unaweza kupakua example design na maeneo ya pini na kazi zilizokamilishwa kulingana na jedwali lifuatalo kutoka kwa Altera Design Store. Katika Kifaa cha Maendeleo cha Kimbunga V E FPGA, chini ya Ubunifu Exampchini, bofya Cyclone V E FPGA Development Kit Baseline Pinout.

Jedwali 2–4. Kidhibiti cha Kifaa cha MAX V CPLD 5M2210 (Sehemu ya 1 kati ya 5)

Bodi Marejeleo (U13)	Kimpango Mawimbi Jina	I/O Kawaida	Maelezo
N4	5M2210_JTAG_TMS	3.3-v	MAX VJTAG TMS
E9	CLK50_EN	2.5-v	50 MHz oscillator kuwasha
H12	CLK_CONFIG	2.5-v	Ingizo la saa ya usanidi wa MHz 100
A15	CLK_WEZESHA	2.5-v	Kubadilisha DIP kwa kisisitio cha saa kuwasha
A13	CLK_SEL	2.5-v	Swichi ya DIP ya kuchagua saa—SMA au oscillator
J12	CLKIN_50_MAXV	2.5-v	Ingizo la saa 50 MHz
D9	CLOCK_SCL	2.5-v	Saa ya oscillator ya I2C inayoweza kupangwa
C9	CLOCK_SDA	2.5-v	Data ya oscillator I2C inayoweza kupangwa
D10	CPU_RESETN	2.5-v	FPGA weka upya kitufe cha kubofya
P12	EXTRA_SIG0	2.5-v	Kiolesura cha USB-Blaster II kilichopachikwa. Imehifadhiwa kwa matumizi ya baadaye
T13	EXTRA_SIG1	2.5-v	Kiolesura cha USB-Blaster II kilichopachikwa. Imehifadhiwa kwa matumizi ya baadaye
T15	EXTRA_SIG2	2.5-v	Kiolesura cha USB-Blaster II kilichopachikwa. Imehifadhiwa kwa matumizi ya baadaye
A2	FACTORY_LOAD	2.5-v	Badilisha DIP ili upakie muundo wa kiwanda au mtumiaji wakati wa kuzima

Jedwali 2–4. Kidhibiti cha Kifaa cha MAX V CPLD 5M2210 (Sehemu ya 2 kati ya 5)

Bodi Marejeleo (U13)	Kimpango Mawimbi Jina	I/O Kawaida	Maelezo
R14	FACTORY_REQUEST	2.5-v	Ombi lililopachikwa la USB-Blaster II la kutuma amri ya KIWANDA
N12	KIWANDA_STATUS	2.5-v	Hali ya amri ya USB-Blaster II FACTORY iliyopachikwa
C8	NGUVU_YA_SHABIKI	2.5-v	DIP kubadili kuwasha au kuzima feni
N7	FLASH_ADVN	2.5-v	Anwani ya kumbukumbu ya basi ya FSM halali
R5	FLASH_CEN	2.5-v	Chip ya kumbukumbu ya basi ya FSM wezesha
R6	FLASH_CLK	2.5-v	Saa ya kumbukumbu ya basi ya FSM
M6	FLASH_OEN	2.5-v	Toleo la kumbukumbu ya basi la FSM wezesha
T5	FLASH_RDYBSYN	2.5-v	Kumbukumbu ya basi ya FSM iko tayari
P7	FLASH_RESETN	2.5-v	Kuweka upya kumbukumbu ya basi ya FSM
N6	FLASH_WEN	2.5-v	Washa uandishi wa kumbukumbu ya basi ya FSM
K1	FPGA_CONF_IMEMALIZA	3.3-v	Usanidi wa FPGA umefanywa LED
D3	FPGA_CONFIG_D0	3.3-v	Data ya usanidi wa FPGA
C2	FPGA_CONFIG_D1	3.3-v	Data ya usanidi wa FPGA
C3	FPGA_CONFIG_D2	3.3-v	Data ya usanidi wa FPGA
E3	FPGA_CONFIG_D3	3.3-v	Data ya usanidi wa FPGA
D2	FPGA_CONFIG_D4	3.3-v	Data ya usanidi wa FPGA
E4	FPGA_CONFIG_D5	3.3-v	Data ya usanidi wa FPGA
D1	FPGA_CONFIG_D6	3.3-v	Data ya usanidi wa FPGA
E5	FPGA_CONFIG_D7	3.3-v	Data ya usanidi wa FPGA
F3	FPGA_CONFIG_D8	3.3-v	Data ya usanidi wa FPGA
E1	FPGA_CONFIG_D9	3.3-v	Data ya usanidi wa FPGA
F4	FPGA_CONFIG_D10	3.3-v	Data ya usanidi wa FPGA
F2	FPGA_CONFIG_D11	3.3-v	Data ya usanidi wa FPGA
F1	FPGA_CONFIG_D12	3.3-v	Data ya usanidi wa FPGA
F6	FPGA_CONFIG_D13	3.3-v	Data ya usanidi wa FPGA
G2	FPGA_CONFIG_D14	3.3-v	Data ya usanidi wa FPGA
G3	FPGA_CONFIG_D15	3.3-v	Data ya usanidi wa FPGA
K4	FPGA_MAX_DCLK	3.3-v	Saa ya usanidi wa FPGA
J3	FPGA_DCLK	3.3-v	Saa ya usanidi wa FPGA
N1	FPGA_NCONFIG	3.3-v	Usanidi wa FPGA unatumika
J4	FPGA_NSTATUS	3.3-v	Usanidi wa FPGA tayari
H1	FPGA_PR_DONE	3.3-v	Urekebishaji upya wa sehemu ya FPGA umekamilika
P2	FPGA_PR_ERROR	3.3-v	Hitilafu kidogo ya usanidi upya wa FPGA
E2	FPGA_PR_READY	3.3-v	Usanidi upya wa sehemu ya FPGA tayari
F5	FPGA_PR_REQUEST	3.3-v	Ombi la usanidi upya wa FPGA
L5	FPGA_MAX_NCS	3.3-v	Chagua chipu ya usanidi wa FPGA
E14	FSM_A1	2.5-v	FSM anwani basi
C14	FSM_A2	2.5-v	FSM anwani basi

Jedwali 2–4. Kidhibiti cha Kifaa cha MAX V CPLD 5M2210 (Sehemu ya 3 kati ya 5)

Bodi Marejeleo (U13)	Kimpango Mawimbi Jina	I/O Kawaida	Maelezo
C15	FSM_A3	2.5-v	FSM anwani basi
E13	FSM_A4	2.5-v	FSM anwani basi
E12	FSM_A5	2.5-v	FSM anwani basi
D15	FSM_A6	2.5-v	FSM anwani basi
F14	FSM_A7	2.5-v	FSM anwani basi
D16	FSM_A8	2.5-v	FSM anwani basi
F13	FSM_A9	2.5-v	FSM anwani basi
E15	FSM_A10	2.5-v	FSM anwani basi
E16	FSM_A11	2.5-v	FSM anwani basi
F15	FSM_A12	2.5-v	FSM anwani basi
G14	FSM_A13	2.5-v	FSM anwani basi
F16	FSM_A14	2.5-v	FSM anwani basi
G13	FSM_A15	2.5-v	FSM anwani basi
G15	FSM_A16	2.5-v	FSM anwani basi
G12	FSM_A17	2.5-v	FSM anwani basi
G16	FSM_A18	2.5-v	FSM anwani basi
H14	FSM_A19	2.5-v	FSM anwani basi
H20	FSM_A20	2.5-v	FSM anwani basi
H13	FSM_A21	2.5-v	FSM anwani basi
H16	FSM_A22	2.5-v	FSM anwani basi
J13	FSM_A23	2.5-v	FSM anwani basi
J16	FSM_A24	2.5-v	FSM anwani basi
T2	FSM_A25	2.5-v	FSM anwani basi
P5	FSM_A26	2.5-v	FSM anwani basi
J14	FSM_D0	2.5-v	basi ya data ya FSM
J15	FSM_D1	2.5-v	basi ya data ya FSM
K16	FSM_D2	2.5-v	basi ya data ya FSM
K13	FSM_D3	2.5-v	basi ya data ya FSM
K15	FSM_D4	2.5-v	basi ya data ya FSM
K14	FSM_D5	2.5-v	basi ya data ya FSM
L16	FSM_D6	2.5-v	basi ya data ya FSM
L11	FSM_D7	2.5-v	basi ya data ya FSM
L15	FSM_D8	2.5-v	basi ya data ya FSM
L12	FSM_D9	2.5-v	basi ya data ya FSM
M16	FSM_D10	2.5-v	basi ya data ya FSM
L13	FSM_D11	2.5-v	basi ya data ya FSM
M15	FSM_D12	2.5-v	basi ya data ya FSM
L14	FSM_D13	2.5-v	basi ya data ya FSM
N16	FSM_D14	2.5-v	basi ya data ya FSM

Jedwali 2–4. Kidhibiti cha Kifaa cha MAX V CPLD 5M2210 (Sehemu ya 4 kati ya 5)

Bodi Marejeleo (U13)	Kimpango Mawimbi Jina	I/O Kawaida	Maelezo
M13	FSM_D15	2.5-v	basi ya data ya FSM
B8	HSMA_PRSNTN	2.5-v	Bandari ya HSMC iliyopo
L6	JTAG_5M2210_TDI	3.3-v	MAX V CPLD JTAG data ya mnyororo ndani
M5	JTAG_5M2210_TDO	3.3-v	MAX V CPLD JTAG data mnyororo nje
P3	JTAG_TCK	3.3-v	JTAG saa ya mnyororo
P11	M570_CLOCK	2.5-v	Saa ya MHz 25 kwa USB-Blaster II iliyopachikwa kwa kutuma amri ya FACTORY
M1	M570_JTAG_EN	3.3-v	Ishara ya chini ya kuzima USB-Blaster II iliyopachikwa
P10	MAX5_BEN0	2.5-v	Basi la FSM MAX V byte wezesha 0
R11	MAX5_BEN1	2.5-v	Basi la FSM MAX V byte wezesha 1
T12	MAX5_BEN2	2.5-v	Basi la FSM MAX V byte wezesha 2
N11	MAX5_BEN3	2.5-v	Basi la FSM MAX V byte wezesha 3
T11	MAX5_CLK	2.5-v	FSM basi MAX V saa
R10	MAX5_CSN	2.5-v	Chagua chipu ya basi la FSM MAX V
M10	MAX5_OEN	2.5-v	Washa towe la basi la FSM MAX V
N10	MAX5_WEN	2.5-v	Washa uandishi wa basi la FSM MAX V
E11	MAX_CONF_DONEN	2.5-v	Usanidi wa USB-Blaster II uliopachikwa umefanywa kwa LED
A4	MAX_ERROR	2.5-v	Hitilafu ya usanidi wa FPGA LED
A6	MAX_LOAD	2.5-v	Usanidi wa FPGA amilifu wa LED
M9	MAX_RESETN	2.5-v	Kitufe cha MAX V cha kuweka upya
B7	OVERTEMP	2.5-v	Washa feni ya kufuatilia halijoto
D12	PGM_CONFIG	2.5-v	Pakia picha ya kumbukumbu ya flash iliyotambuliwa na LED za PGM
B14	PGM_LED0	2.5-v	Kiwango cha kumbukumbu cha PGM chagua kiashirio 0
C13	PGM_LED1	2.5-v	Kiwango cha kumbukumbu cha PGM chagua kiashirio 1
B16	PGM_LED2	2.5-v	Kiwango cha kumbukumbu cha PGM chagua kiashirio 2
B13	PGM_SEL	2.5-v	Hugeuza PGM_LED[2:0] mfuatano wa LED
H4	PSAS_CSn	3.3-v	Chip ya usanidi ya AS chagua
G1	PSAS_DCLK	3.3-v	Saa ya usanidi wa AS
G4	PSAS_CONF_IMEMWA	3.3-v	Usanidi wa AS umekamilika
H2	PSAS_CONFIGn	3.3-v	Usanidi wa AS unatumika
G5	PSAS_DATA1	3.3-v	Data ya usanidi wa AS
H3	PSAS_DATA0_ASD0	3.3-v	Data ya usanidi wa AS
J1	PSAS_CEn	3.3-v	Chip ya usanidi wa AS wezesha
R12	SECURITY_MODE	2.5-v	Swichi ya DIP ya USB-Blaster II iliyopachikwa ili kutuma amri ya FACTORY kwa kuwasha
E7	SENSE_CS0N	2.5-v	Chagua chipu ya kufuatilia nguvu
A5	SENSE_SCK	2.5-v	Saa ya ufuatiliaji wa nguvu ya SPI
D7	SENSE_SDI	2.5-v	Data ya SPI ya ufuatiliaji wa nguvu ndani
B6	SENSE_SDO	2.5-v	Data ya SPI ya kufuatilia nguvu imetoka

Jedwali 2–4. Kidhibiti cha Kifaa cha MAX V CPLD 5M2210 (Sehemu ya 5 kati ya 5)

Bodi Marejeleo (U13)	Kimpango Mawimbi Jina	I/O Kawaida	Maelezo
M13	FSM_D15	2.5-v	basi ya data ya FSM
B8	HSMA_PRSNTN	2.5-v	Bandari ya HSMC iliyopo
L6	JTAG_5M2210_TDI	3.3-v	MAX V CPLD JTAG data ya mnyororo ndani
M5	JTAG_5M2210_TDO	3.3-v	MAX V CPLD JTAG data mnyororo nje
P3	JTAG_TCK	3.3-v	JTAG saa ya mnyororo
P11	M570_CLOCK	2.5-v	Saa ya MHz 25 kwa USB-Blaster II iliyopachikwa kwa kutuma amri ya FACTORY
M1	M570_JTAG_EN	3.3-v	Ishara ya chini ya kuzima USB-Blaster II iliyopachikwa
P10	MAX5_BEN0	2.5-v	Basi la FSM MAX V byte wezesha 0
R11	MAX5_BEN1	2.5-v	Basi la FSM MAX V byte wezesha 1
T12	MAX5_BEN2	2.5-v	Basi la FSM MAX V byte wezesha 2
N11	MAX5_BEN3	2.5-v	Basi la FSM MAX V byte wezesha 3
T11	MAX5_CLK	2.5-v	FSM basi MAX V saa
R10	MAX5_CSN	2.5-v	Chagua chipu ya basi la FSM MAX V
M10	MAX5_OEN	2.5-v	Washa towe la basi la FSM MAX V
N10	MAX5_WEN	2.5-v	Washa uandishi wa basi la FSM MAX V
E11	MAX_CONF_DONEN	2.5-v	Usanidi wa USB-Blaster II uliopachikwa umefanywa kwa LED
A4	MAX_ERROR	2.5-v	Hitilafu ya usanidi wa FPGA LED
A6	MAX_LOAD	2.5-v	Usanidi wa FPGA amilifu wa LED
M9	MAX_RESETN	2.5-v	Kitufe cha MAX V cha kuweka upya
B7	OVERTEMP	2.5-v	Washa feni ya kufuatilia halijoto
D12	PGM_CONFIG	2.5-v	Pakia picha ya kumbukumbu ya flash iliyotambuliwa na LED za PGM
B14	PGM_LED0	2.5-v	Kiwango cha kumbukumbu cha PGM chagua kiashirio 0
C13	PGM_LED1	2.5-v	Kiwango cha kumbukumbu cha PGM chagua kiashirio 1
B16	PGM_LED2	2.5-v	Kiwango cha kumbukumbu cha PGM chagua kiashirio 2
B13	PGM_SEL	2.5-v	Hugeuza PGM_LED[2:0] mfuatano wa LED
H4	PSAS_CSn	3.3-v	Chip ya usanidi ya AS chagua
G1	PSAS_DCLK	3.3-v	Saa ya usanidi wa AS
G4	PSAS_CONF_IMEMWA	3.3-v	Usanidi wa AS umekamilika
H2	PSAS_CONFIGn	3.3-v	Usanidi wa AS unatumika
G5	PSAS_DATA1	3.3-v	Data ya usanidi wa AS
H3	PSAS_DATA0_ASD0	3.3-v	Data ya usanidi wa AS
J1	PSAS_CEn	3.3-v	Chip ya usanidi wa AS wezesha
R12	SECURITY_MODE	2.5-v	Swichi ya DIP ya USB-Blaster II iliyopachikwa ili kutuma amri ya FACTORY kwa kuwasha
E7	SENSE_CS0N	2.5-v	Chagua chipu ya kufuatilia nguvu
A5	SENSE_SCK	2.5-v	Saa ya ufuatiliaji wa nguvu ya SPI
D7	SENSE_SDI	2.5-v	Data ya SPI ya ufuatiliaji wa nguvu ndani
B6	SENSE_SDO	2.5-v	Data ya SPI ya kufuatilia nguvu imetoka

Usanidi wa FPGA

Sehemu hii inaelezea mbinu za utayarishaji za kifaa cha FPGA, flash memory, na MAX V CPLD 5M2210 System Controller zinazoungwa mkono na bodi ya ukuzaji ya Cyclone V E FPGA.

Bodi ya ukuzaji ya Cyclone V E FPGA inasaidia mbinu zifuatazo za usanidi:

• USB-Blaster II iliyopachikwa ndiyo njia chaguo-msingi ya kusanidi FPGA kwa kutumia Kipanga Programu cha Quartus II katika J.TAG mode na kebo ya USB iliyotolewa.
•  Upakuaji wa kumbukumbu ya mweko kwa ajili ya kusanidi FPGA kwa kutumia picha zilizohifadhiwa kutoka kwenye kumbukumbu ya flash kwenye ama kuzima au kubofya kitufe cha kubofya cha usanidi wa programu (S1).
• USB-Blaster ya Nje ya kusanidi FPGA kwa kutumia USB-Blaster ya nje inayounganishwa na J.TAG kichwa cha mnyororo (J4).
• Kifaa cha EPCQ cha usanidi wa serial au quad-serial FPGA unaoauni miundo ya usanidi ya AS x1 au AS x4.

Kupanga FPGA juu ya USB-Blaster II Iliyopachikwa
Mbinu hii ya usanidi hutekeleza kiunganishi cha USB aina-B (J10), kifaa cha USB 2.0 PHY (U18), na Altera MAX II CPLD EPM570GF100I5N (U16) ili kuruhusu usanidi wa FPGA kwa kutumia kebo ya USB. Kebo hii ya USB huunganisha moja kwa moja kati ya kiunganishi cha USB aina-B kwenye ubao na mlango wa USB wa Kompyuta inayoendesha programu ya Quartus II.
USB-Blaster II iliyopachikwa katika MAX II CPLD EPM570GF100I5N kwa kawaida huongoza J.TAG mnyororo.

Kielelezo 2-3 kinaonyesha JTAG mnyororo.

JTAG swichi ya DIP ya kudhibiti mnyororo (SW2) hudhibiti virukaji vilivyoonyeshwa kwenye Mchoro 2–3.
Ili kuunganisha kifaa au kiolesura kwenye mnyororo, swichi yao inayolingana lazima iwe katika nafasi ya OFF. Telezesha swichi zote kwenye nafasi ya ON ili kuwa na FPGA pekee kwenye mnyororo.

Kidhibiti cha Mfumo cha MAX V CPLD 5M2210 lazima kiwe kwenye JTAG mnyororo kutumia baadhi ya miingiliano ya GUI.

Jedwali la 2–5 linaorodhesha majina ya mawimbi ya USB 2.0 PHY na nambari zao za siri za Cyclone VE FPGA.

Jedwali 2-5. USB 2.0 PHY Majina na Kazi za Mawimbi ya Kiratibu (Sehemu ya 1 kati ya 2)

Rejea ya Bodi 18 Messer aufbewahren	Kimpango Mawimbi Jina	Kimbunga VE Nambari ya siri ya FPGA	I/O Kawaida	Maelezo
C1	24M_XTALIN	—	3.3-v	Pembejeo ya oscillator ya kioo
C2	24M_XTALOUT	—	3.3-v	Pato la oscillator ya kioo
E1	FX2_D_N	—	3.3-v	Data ya USB 2.0 PHY
E2	FX2_D_P	—	3.3-v	Data ya USB 2.0 PHY
H7	FX2_FLAGA	—	3.3-v	Hali ya pato la FIFO ya watumwa

Jedwali 2-5. USB 2.0 PHY Majina na Kazi za Mawimbi ya Kiratibu (Sehemu ya 2 kati ya 2)

Rejea ya Bodi 18 Messer aufbewahren	Kimpango Mawimbi Jina	Kimbunga VE Nambari ya siri ya FPGA	I/O Kawaida	Maelezo
G7	FX2_FLGB	—	3.3-v	Hali ya pato la FIFO ya watumwa
H8	FX2_FLAGC	—	3.3-v	Hali ya pato la FIFO ya watumwa
G6	FX2_PA1	—	3.3-v	USB 2.0 PHY kiolesura cha bandari A
F8	FX2_PA2	—	3.3-v	USB 2.0 PHY kiolesura cha bandari A
F7	FX2_PA3	—	3.3-v	USB 2.0 PHY kiolesura cha bandari A
F6	FX2_PA4	—	3.3-v	USB 2.0 PHY kiolesura cha bandari A
C8	FX2_PA5	—	3.3-v	USB 2.0 PHY kiolesura cha bandari A
C7	FX2_PA6	—	3.3-v	USB 2.0 PHY kiolesura cha bandari A
C6	FX2_PA7	—	3.3-v	USB 2.0 PHY kiolesura cha bandari A
H3	FX2_PB0	—	3.3-v	USB 2.0 PHY kiolesura cha bandari B
F4	FX2_PB1	—	3.3-v	USB 2.0 PHY kiolesura cha bandari B
H4	FX2_PB2	—	3.3-v	USB 2.0 PHY kiolesura cha bandari B
G4	FX2_PB3	—	3.3-v	USB 2.0 PHY kiolesura cha bandari B
H5	FX2_PB4	—	3.3-v	USB 2.0 PHY kiolesura cha bandari B
G5	FX2_PB5	—	3.3-v	USB 2.0 PHY kiolesura cha bandari B
F5	FX2_PB6	—	3.3-v	USB 2.0 PHY kiolesura cha bandari B
H6	FX2_PB7	—	3.3-v	USB 2.0 PHY kiolesura cha bandari B
A8	FX2_PD0	—	3.3-v	USB 2.0 PHY kiolesura cha bandari D
A7	FX2_PD1	—	3.3-v	USB 2.0 PHY kiolesura cha bandari D
B6	FX2_PD2	—	3.3-v	USB 2.0 PHY kiolesura cha bandari D
A6	FX2_PD3	—	3.3-v	USB 2.0 PHY kiolesura cha bandari D
B3	FX2_PD4	—	3.3-v	USB 2.0 PHY kiolesura cha bandari D
A3	FX2_PD5	—	3.3-v	USB 2.0 PHY kiolesura cha bandari D
C3	FX2_PD6	—	3.3-v	USB 2.0 PHY kiolesura cha bandari D
A2	FX2_PD7	—	3.3-v	USB 2.0 PHY kiolesura cha bandari D
B8	FX2_RESETN	V21	3.3-v	Uwekaji upya kwa bidii wa USB-Blaster
F3	FX2_SCL	—	3.3-v	Saa ya serial ya USB 2.0 PHY
G3	FX2_SDA	—	3.3-v	Data ya mfululizo ya USB 2.0 PHY
A1	FX2_SLRDN	—	3.3-v	Soma strobe kwa watumwa FIFO
B1	FX2_SLWRN	—	3.3-v	Andika strobe kwa mtumwa FIFO
B7	FX2_WAKEUP	—	3.3-v	Ishara ya kuamka ya USB 2.0 PHY
G2	USB_CLK	AA23	3.3-v	Saa ya kiolesura cha USB 2.0 PHY 48-MHz

Kupanga FPGA kutoka kwa Kumbukumbu ya Flash

Programu ya kumbukumbu ya flash inawezekana kupitia njia mbalimbali. Njia chaguo-msingi ni kutumia muundo wa kiwanda—Mlango wa Usasishaji wa Ubao. Muundo huu umepachikwa webseva, ambayo hutumikia Tovuti ya Usasishaji wa Bodi web ukurasa. The web ukurasa hukuruhusu kuchagua miundo mipya ya FPGA ikijumuisha maunzi, programu, au zote mbili katika S-Rekodi ya kiwango cha sekta. File (.flash) na uandike muundo kwa ukurasa wa maunzi ya mtumiaji (ukurasa wa 1) wa kumbukumbu ya flash kwenye mtandao.

Njia ya pili ni kutumia muundo wa kipakiaji mbichi wa kujengwa awali (PFL) uliojumuishwa kwenye kifurushi cha ukuzaji. Bodi ya uendelezaji hutekeleza megafunction ya Altera PFL kwa upangaji kumbukumbu wa flash. Megafunction ya PFL ni kizuizi cha mantiki ambacho kimeratibiwa katika kifaa cha mantiki kinachoweza kupangwa cha Altera (FPGA au CPLD). PFL hufanya kazi kama matumizi ya kuandikia kifaa cha kumbukumbu ya flash inayoendana. Muundo huu ulioundwa awali una megafunction ya PFL inayokuruhusu kuandika ama ukurasa wa 0, ukurasa wa 1, au maeneo mengine ya kumbukumbu ya flash juu ya kiolesura cha USB kwa kutumia programu ya Quartus II. Njia hii inatumika kurejesha ubao wa ukuzaji kwa mipangilio yake chaguomsingi ya kiwanda.

Njia zingine za kupanga kumbukumbu ya flash zinaweza kutumika pia, pamoja na kichakataji cha Nios® II.

Kwa maelezo zaidi juu ya kichakataji cha Nios II, rejelea ukurasa wa Kichakataji cha Nios II wa Altera webtovuti.
Kwa kuzima au kwa kubonyeza kitufe cha kubofya cha usanidi wa programu, PGM_CONFIG (S1), PFL ya Kidhibiti cha Mfumo cha MAX V CPLD 5M2210 husanidi FPGA kutoka kwa kumbukumbu ya flash. Megafunction ya PFL inasoma data ya biti-16 kutoka kwenye kumbukumbu ya flash na kuibadilisha kuwa umbizo la kisawazishaji la haraka (FPP). Data hii ya biti-16 huandikwa kwa pini za usanidi zilizojitolea katika FPGA wakati wa usanidi.
Kubonyeza kitufe cha kubofya cha PGM_CONFIG (S1) hupakia FPGA kwa ukurasa wa maunzi kulingana na ambayo PGM_LED[2:0] (D25, D26, D27) inamulika. Jedwali la 2–6 linaorodhesha muundo unaopakia unapobonyeza kitufe cha kubofya cha PGM_CONFIG.

Jedwali 2–6. Mipangilio ya PGM_LED (1)

PGM_LED0 (D25)	PGM_LED1 (D26)	PGM_LED2 (D27)	Kubuni
ON	IMEZIMWA	IMEZIMWA	Vifaa vya kiwanda
IMEZIMWA	ON	IMEZIMWA	Vifaa vya mtumiaji 1
IMEZIMWA	IMEZIMWA	ON	Vifaa vya mtumiaji 2

Kielelezo 2-4 kinaonyesha usanidi wa PFL.

Kwa habari zaidi juu ya mada zifuatazo, rejelea hati husika:

• Tovuti ya Usasishaji wa Ubao, muundo wa PFL, na hifadhi ya ramani ya kumbukumbu inayomweka, rejelea Mwongozo wa Mtumiaji wa Kifaa cha Kuendeleza cha Cyclone VE FPGA.
• PFL megafunction, rejea Mwongozo wa Mtumiaji wa Sambamba wa Kipakiaji Megafunction.

Kupanga FPGA juu ya USB-Blaster ya Nje
JTAG kichwa cha mnyororo hutoa njia nyingine ya kusanidi FPGA kwa kutumia kifaa cha nje cha USB-Blaster na Kipanga Programu cha Quartus II kinachoendesha kwenye Kompyuta. Ili kuzuia mzozo kati ya JTAG mkuu, USB-Blaster iliyopachikwa huzimwa kiotomatiki unapounganisha USB-Blaster ya nje kwenye J.TAG mnyororo kupitia JTAG kichwa cha mnyororo.

Kupanga FPGA kwa kutumia EPCQ
Kifaa cha bei ya chini cha ECPQ chenye kumbukumbu isiyo na tete kina kiolesura rahisi cha pini sita na kipengele kidogo cha umbo. ECPQ inasaidia aina za AS x1 na x4. Kwa chaguo-msingi, ubao huu una mpangilio wa mpango wa usanidi wa FPP. Ili kuweka mpango wa usanidi kwa hali ya AS, urekebishaji wa kinzani unahitaji kufanywa. Sanidi mpangilio wa MSEL kwa kutumia swichi ya MSEL DIP (SW1) ili kubadilisha mpango wa usanidi.

Kielelezo 2–5 kinaonyesha uhusiano kati ya EPCQ na Kimbunga VE FPGA.

Kielelezo 2-5. Usanidi wa EPCQ

Vipengele vya Hali
Bodi ya maendeleo inajumuisha LED za hali. Sehemu hii inaelezea vipengele vya hali.

Jedwali la 2–7 linaorodhesha marejeleo ya bodi ya LED, majina, na maelezo ya utendaji.

Jedwali 2–7. LED za Bodi Maalum (Sehemu ya 1 kati ya 2)

Bodi Rejea	Kimpango Mawimbi Jina	I/O Kawaida	Maelezo
D35	Nguvu	5.0-v	Bluu LED. Huangaza wakati nishati ya 5.0 V inatumika.
D19	MAX_CONF_DONEn	2.5-v	LED ya kijani. Huangazia FPGA inaposanidiwa kwa ufanisi. Inaendeshwa na Kidhibiti cha Mfumo cha MAX V CPLD 5M2210.
D17	MAX_ERROR	2.5-v	LED nyekundu. Huangazia wakati Kidhibiti cha Mfumo cha MAX V CPLD 5M2210 kinashindwa kusanidi FPGA. Inaendeshwa na Kidhibiti cha Mfumo cha MAX V CPLD 5M2210.
D18	MAX_LOAD	2.5-v	LED ya kijani. Huangazia wakati Kidhibiti cha Mfumo cha MAX V CPLD 5M2210 kinasanidi FPGA kikamilifu. Inaendeshwa na Kidhibiti cha Mfumo cha MAX V CPLD 5M2210.
D25 D26 D27	PGM_LED[0] PGM_LED[1] PGM_LED[2]	2.5-v	LED za kijani. Huangaza ili kuonyesha ni ukurasa gani wa maunzi unaopakia kutoka kwenye kumbukumbu ya mweko unapobonyeza kitufe cha kubofya cha PGM_SEL.

Jedwali 2–7. LED za Bodi Maalum (Sehemu ya 2 kati ya 2)

Bodi Rejea	Kimpango Mawimbi Jina	I/O Kawaida	Maelezo
D11, D12 D13, D14	JTAG_RX, JTAG_TX SC_RX, SC_TX	2.5-v	LED za kijani. Huangazia kuonyesha shughuli za USB-Blaster II za kupokea na kusambaza.
D1	EETA_LED_TX	2.5-v	LED ya kijani. Huangazia kuashiria shughuli ya usambazaji ya Ethernet PHY. Inaendeshwa na Marvell 88E1111 PHY.
D2	EETA_LED_RX	2.5-v	LED ya kijani. Huangaza ili kuonyesha shughuli ya kupokea Ethernet PHY. Inaendeshwa na Marvell 88E1111 PHY.
D5	EETA_LED_LINK10	2.5-v	LED ya kijani. Huangaza kuashiria Ethaneti iliyounganishwa kwa kasi ya muunganisho ya Mbps 10. Inaendeshwa na Marvell 88E1111 PHY.
D4	EETA_LED_LINK100	2.5-v	LED ya kijani. Huangaza kuashiria Ethaneti iliyounganishwa kwa kasi ya muunganisho ya Mbps 100. Inaendeshwa na Marvell 88E1111 PHY.
D3	EETA_LED_LINK1000	2.5-v	LED ya kijani. Huangaza kuashiria Ethaneti iliyounganishwa kwa kasi ya muunganisho ya Mbps 1000. Inaendeshwa na Marvell 88E1111 PHY.
D19	ENETB_LED_TX	2.5-v	LED ya kijani. Huangazia kuashiria shughuli ya usambazaji ya Ethaneti PHY B. Inaendeshwa na Marvell 88E1111 PHY.
D22	ENETB_LED_RX	2.5-v	LED ya kijani. Huangaza ili kuonyesha shughuli ya kupokea Ethernet PHY B. Inaendeshwa na Marvell 88E1111 PHY.
D24	ENETB_LED_LINK10	2.5-v	LED ya kijani. Huangazia kuashiria Ethaneti B iliyounganishwa kwa kasi ya muunganisho ya Mbps 10. Inaendeshwa na Marvell 88E1111 PHY.
D20	ENETB_LED_LINK100	2.5-v	LED ya kijani. Huangazia kuashiria Ethaneti B iliyounganishwa kwa kasi ya muunganisho ya Mbps 100. Inaendeshwa na Marvell 88E1111 PHY.
D21	ENETB_LED_LINK1000	2.5-v	LED ya kijani. Huangazia kuashiria Ethaneti B iliyounganishwa kwa kasi ya muunganisho ya Mbps 1000. Inaendeshwa na Marvell 88E1111 PHY.
D15, D16	USB_UART_TX_TOGGLE, USB_UART_RX_TOGGLE	2.5-v	LED ya kijani. Huangazia kuonyesha shughuli za USB_UART za kupokea na kusambaza.
D23, D24	UART_RXD_LED, UART_TXD_LED	2.5-v	LED ya kijani. Inaangazia kuonyesha shughuli za kupokea na kusambaza UART.
D3	HSMA_PRSNTn	3.3-v	LED ya kijani. Huangaza wakati mlango wa HSMC una ubao au kebo iliyochomekwa hivi kwamba pin 160 inakuwa chini. Inaendeshwa na kadi ya nyongeza.

Weka Vipengee
Bodi ya ukuzaji inajumuisha aina kadhaa tofauti za vipengee vya usanidi. Sehemu hii inaelezea vipengele vifuatavyo vya usanidi:

• Badilisha mipangilio ya bodi ya DIP
• JTAG mipangilio ya kubadili DIP
• Kitufe cha kuweka upya CPU
• Kitufe cha MAX V cha kuweka upya
• Kitufe cha kushinikiza cha usanidi wa programu
• Chagua kitufe cha kushinikiza

Kwa maelezo zaidi kuhusu mipangilio chaguo-msingi ya swichi za DIP, rejelea Mwongozo wa Mtumiaji wa Kifaa cha Kuendeleza cha Cyclone VE FPGA.

Badilisha Mipangilio ya Ubao DIP
Swichi ya mipangilio ya bodi ya DIP (SW4) hudhibiti vipengele mbalimbali maalum kwa ubao na muundo wa mantiki wa Kidhibiti cha Mfumo cha MAX V CPLD 5M2210. Jedwali la 2–8 linaorodhesha vidhibiti na maelezo ya swichi.

Jedwali 2–8. Mipangilio ya Bodi Vidhibiti vya Kubadilisha DIP

Badili	Kimpango Mawimbi Jina	Maelezo
1	CLK_SEL	IMEWASHA: Chagua saa ya oscillator inayoweza kupangwa IMEZIMWA : Chagua saa ya kuingiza data ya SMA
2	CLK_WEZESHA	IMEWASHWA: Zima oscillator kwenye ubao IMEZIMWA: Washa oscillator kwenye ubao
3	FACTORY_LOAD	IMEWASHWA: Pakia muundo wa mtumiaji kutoka kwa mweko wakati wa kuwasha IMEZIMWA : Pakia muundo wa kiwanda kutoka kwa flash wakati wa kuwasha
4	SECURITY_MODE	IMEWASHWA: USB-Blaster II iliyopachikwa hutuma amri ya FACTORY kwa kuwasha. IMEZIMWA : USB-Blaster II iliyopachikwa haitumi amri ya KIWANDA kwa kuwasha.

JTAG Chain Control DIP Switch
JTAG chain control DIP swichi (SW2) huondoa au inajumuisha vifaa katika J amilifuTAG mnyororo. Kimbunga V E FPGA kiko kila wakati kwenye JTAG mnyororo. Jedwali la 2–9 linaorodhesha vidhibiti vya kubadili na maelezo yake.

Jedwali 2–9. JTAG Chain Control DIP Switch

Badili	Kimpango Mawimbi Jina	Maelezo
1	5M2210_JTAG_EN	IMEWASHWA: Kidhibiti cha Mfumo cha MAX V CPLD 5M2210 IMEZIMWA: MAX V CPLD 5M2210 Kidhibiti cha Mfumo ndani ya mnyororo
2	HSMC_JTAG_EN	WASHA: Bypass bandari ya HSMC IMEZIMWA: bandari ya HSMC ndani ya mnyororo
3	NGUVU_YA_SHABIKI	WASHA: Washa feni ZIMWA : Zima feni
4	IMEHIFADHIWA	Imehifadhiwa

CPU Rudisha Kitufe cha Kushinikiza
Kitufe cha kushinikiza cha kuweka upya CPU, CPU_RESETn (S4), ni ingizo la pini ya Cyclone V E FPGA DEV_CLRn na ni I/O ya mkondo wazi kutoka kwa Kidhibiti cha Mfumo cha MAX V CPLD. Kitufe hiki cha kubofya ndicho uwekaji upya chaguomsingi wa mantiki ya FPGA na CPLD. Kidhibiti cha Mfumo cha MAX V CPLD 5M2210 pia huendesha kitufe hiki cha kushinikiza wakati wa kuwasha upya (POR).

MAX V Weka Upya Kitufe cha Kushinikiza
Kitufe cha kushinikiza cha kuweka upya MAX V, MAX_RESETn (S3), ni pembejeo kwa Kidhibiti cha Mfumo cha MAX V CPLD 5M2210. Kitufe hiki cha kubofya ndio uwekaji upya chaguomsingi wa mantiki ya CPLD.

Kitufe cha Kushinikiza cha Usanidi wa Programu
Kitufe cha kushinikiza cha usanidi wa programu, PGM_CONFIG (S1), ni pembejeo kwa Kidhibiti cha Mfumo cha MAX V CPLD 5M2210. Ingizo hili hulazimisha usanidi upya wa FPGA kutoka kwa kumbukumbu ya flash. Mahali katika kumbukumbu ya mweko ni kulingana na mipangilio yaPGM_LED[2:0], ambayo inadhibitiwa na kitufe cha kubofya cha kuchagua, PGM_SEL. Mipangilio halali ni pamoja na PGM_LED0, PGM_LED1, au PGM_LED2 kwenye kurasa tatu za kumbukumbu ya flash iliyohifadhiwa kwa miundo ya FPGA.

Chagua Kitufe cha Kushinikiza
Kitufe cha kushinikiza cha kuchagua, PGM_SEL (S2), ni pembejeo kwa Kidhibiti cha Mfumo cha MAX V CPLD 5M2210. Kitufe hiki cha kubofya hugeuza mfuatano wa PGM_LED[2:0] ambao huchagua ni eneo gani katika kumbukumbu ya mmweko linatumika kusanidi FPGA. Rejelea Jedwali 2–6 kwa ufafanuzi wa mfuatano wa PGM_LED[2:0].

Mzunguko wa Saa
Sehemu hii inaelezea pembejeo na matokeo ya saa ya ubao.

Oscillators za Bodi
Bodi ya maendeleo inajumuisha oscillators yenye mzunguko wa 50-MHz, 100-MHz, na oscillator inayoweza kupangwa.

Kielelezo 2–6 kinaonyesha masafa chaguo-msingi ya saa zote za nje zinazoenda kwa bodi ya ukuzaji ya Cyclone VE FPGA.

Kielelezo 2-6. Saa za Bodi ya Maendeleo ya Cyclone VE FPGA

Jedwali la 2–10 linaorodhesha oscillators, kiwango chake cha I/O, na juzuutaginahitajika kwa bodi ya maendeleo.

Jedwali 2-10. Oscillators za Bodi

Chanzo	Kimpango Mawimbi Jina	Mzunguko	I/O Kawaida	Kimbunga VE Nambari ya siri ya FPGA	Maombi
U4	CLKIN_50_FPGA_TOP	50.000 MHz	Moja-mwisho	L14	Makali ya juu na kulia
	CLKIN_50_FPGA_RIGHT			P22
X3	CLK_CONFIG	100.000 MHz	2.5V CMOS	—	Usanidi wa haraka wa FPGA
X1 na U3 (bafa)	DIFF_CLKIN_TOP_125_P	125.000 MHz	LVDS	L15	Makali ya juu na ya chini
	DIFF_CLKIN_TOP_125_N			K15
	DIFF_CLKIN_BOT_125_P			AB17
	DIFF_CLKIN_BOT_125_N			AB18

Ingizo/Inatoa Saa ya Nje ya Ubao
Bodi ya ukuzaji ina saa za pembejeo na za kutoa ambazo zinaweza kuendeshwa kwenye ubao. Saa za kutoa zinaweza kupangwa kwa viwango tofauti na viwango vya I/O kulingana na vipimo vya kifaa cha FPGA.

Jedwali 2–11 linaorodhesha pembejeo za saa kwa bodi ya ukuzaji.

Jedwali 2–11. Ingizo za Saa Nje ya Ubao

Chanzo	Ishara ya Kipangilio Jina	I/O Kawaida	Kimbunga V E Pini ya FPGA Nambari	Maelezo
SMA	CLKIN_SMA_P	LVDS	—	Ingizo kwenye bafa ya feni ya LVDS.
	CLKIN_SMA_N	LVDS	—
Samtec HSMC	HSMA_CLK_IN0	2.5-v	AB16	Ingizo la mwisho mmoja kutoka kwa kebo ya HSMC iliyosakinishwa au ubao.
Samtec HSMC	HSMA_CLK_IN_P1	LVDS/2.5-V	AB14	Ingizo la LVDS kutoka kwa kebo ya HSMC iliyosanikishwa au ubao. Inaweza pia kutumia pembejeo 2x za LVTTL.
	HSMA_CLK_IN_N1	LVDS/LVTTL	AC14
Samtec HSMC	HSMA_CLK_IN_P2	LVDS/LVTTL	Y15	Ingizo la LVDS kutoka kwa kebo ya HSMC iliyosanikishwa au ubao. Inaweza pia kutumia pembejeo 2x za LVTTL.
	HSMA_CLK_IN_N2	LVDS/LVTTL	AA15

Jedwali la 2–12 linaorodhesha matokeo ya saa kwa bodi ya ukuzaji.

Jedwali 2–12. Matokeo ya Saa ya Nje ya Ubao

Chanzo	Ishara ya Kipangilio Jina	I/O Kawaida	Kimbunga V E Pini ya FPGA Nambari	Maelezo
Samtec HSMC	HSMA_CLK_OUT0	2.5V CMOS	AJ14	Pato la FPGA CMOS (au GPIO)
Samtec HSMC	HSMA_CLK_OUT_P1	LVDS/2.5V CMOS	AE22	Pato la LVDS. Inaweza pia kutumia matokeo 2x ya CMOS.
	HSMA_CLK_OUT_N1	LVDS/2.5V CMOS	AF23
Samtec HSMC	HSMA_CLK_OUT_P2	LVDS/2.5V CMOS	AG23	Pato la LVDS. Inaweza pia kutumia matokeo 2x ya CMOS.
	HSMA_CLK_OUT_N2	LVDS/2.5V CMOS	AH22
SMA	CLKOUT_SMA	2.5V CMOS	F9	Pato la FPGA CMOS (au GPIO)

Ingizo/Pato la Mtumiaji Mkuu
Sehemu hii inafafanua kiolesura cha I/O cha FPGA, ikijumuisha vitufe vya kubofya, swichi za DIP, LED na LCD ya herufi.

Vifungo vya Kusukuma Vilivyofafanuliwa na Mtumiaji
Bodi ya ukuzaji inajumuisha vitufe vitatu vya kushinikiza vilivyofafanuliwa na mtumiaji. Kwa maelezo kuhusu mfumo na vitufe vya kubofya vilivyowekwa upya kwa usalama, rejelea "Vipengee vya Kuweka" kwenye ukurasa wa 2-16. Marejeleo ya bodi S5, S6, S7, na S8 ni vitufe vya kubofya vya kudhibiti miundo ya FPGA inayopakiwa kwenye kifaa cha Cyclone VE FPGA. Unapobonyeza na kushikilia swichi, pini ya kifaa imewekwa kwa mantiki 0; unapotoa swichi, pini ya kifaa imewekwa kwenye mantiki 1. Hakuna vitendaji mahususi vya ubao kwa vitufe hivi vya kubofya vya mtumiaji wa jumla.

Jedwali la 2–13 linaorodhesha majina ya ishara ya kibonye ya kitufe cha kubofya kilichobainishwa na mtumiaji na nambari zao za siri za Kimbunga VE FPGA.

Jedwali 2–13. Majina na Kazi za Mawimbi ya Kitufe cha Kushinikiza kilichofafanuliwa na Mtumiaji

Bodi Rejea	Kimpango Mawimbi Jina	Pini ya Kimbunga VE FPGA Nambari	I/O Kawaida
S5	USER_PB0	AB12	2.5-v
S6	USER_PB1	AB13	2.5-v
S7	USER_PB2	AF13	2.5-v
S8	USER_PB3	AG12	2.5-v

Swichi ya DIP Iliyofafanuliwa na Mtumiaji
Rejeleo la bodi SW3 ni swichi ya DIP ya pini nne. Swichi hii imefafanuliwa na mtumiaji na hutoa udhibiti wa ziada wa ingizo wa FPGA. Wakati swichi iko katika nafasi ya IMEZIMWA, mantiki 1 inachaguliwa. Wakati swichi iko katika nafasi ya ON, mantiki 0 imechaguliwa. Hakuna utendakazi mahususi wa ubao wa swichi hii.

Jedwali la 2–14 linaorodhesha majina ya mawimbi ya kubadili DIP yaliyofafanuliwa na mtumiaji na nambari zao za siri za Cyclone VE FPGA.

Jedwali 2–14. Majina na Kazi za Mawimbi ya DIP Iliyofafanuliwa na Mtumiaji

Bodi Rejea	Kimpango Mawimbi Jina	Pini ya Kimbunga VE FPGA Nambari	I/O Kawaida
S5	USER_PB0	AB12	2.5-v
S6	USER_PB1	AB13	2.5-v
S7	USER_PB2	AF13	2.5-v
S8	USER_PB3	AG12	2.5-v

LED zilizoainishwa na Mtumiaji
Bodi ya maendeleo inajumuisha LED za jumla na za HSMC zilizofafanuliwa na mtumiaji. Sehemu hii inaelezea LED zote zilizofafanuliwa na mtumiaji. Kwa maelezo kuhusu LED za bodi mahususi au hali, rejelea "Vipengele vya Hali" kwenye ukurasa wa 2-15.

LED za jumla
Marejeleo ya bodi D28 hadi D31 ni LED nne zilizofafanuliwa na mtumiaji. Ishara za hali na utatuzi huendeshwa hadi kwa LEDs kutoka kwa miundo iliyopakiwa kwenye Kimbunga V E FPGA. Kuendesha mantiki 0 kwenye mlango wa I/O huwasha LED wakati unaendesha mantiki 1 huzima LED. Hakuna utendakazi mahususi wa bodi kwa LED hizi.

Jedwali la 2–15 linaorodhesha majina ya jumla ya mawimbi ya mpangilio wa LED na nambari zao za siri za Cyclone VE FPGA.

Jedwali 2-15. Majina na Kazi za Mawimbi ya Taratibu za Jumla za LED

Bodi Rejea	Kimpango Jina la Ishara	Kimbunga V E FPGA Nambari ya siri	I/O Kawaida
D28	USER_LED0	AK3	2.5-v
D29	USER_LED1	AJ4	2.5-v
D30	USER_LED2	AJ5	2.5-v
D31	USER_LED3	AK6	2.5-v

LEDs za HSMC
Marejeleo ya bodi D20 na D21 ni taa za LED za bandari ya HSMC. Hakuna utendakazi mahususi wa bodi za LED za HSMC. LEDs zimeandikwa TX na RX, na zinakusudiwa kuonyesha mtiririko wa data kwenda na kutoka kwa kadi za binti zilizounganishwa. LED zinaendeshwa na kifaa cha Cyclone V E FPGA.

Jedwali la 2–16 linaorodhesha majina ya ishara za HSMC LED na nambari zao za siri za Kimbunga VE FPGA.

Jedwali 2–16. HSMC LED Schematic Signal Majina na Kazi

Bodi Rejea	Kimpango Jina la Ishara	Pini ya Kimbunga VE FPGA Nambari	I/O Kawaida
D1	HSMC_RX_LED	AH12	2.5-v
D2	HSMC_TX_LED	AH11	2.5-v

LCD ya tabia
Ubao wa ukuzaji unajumuisha kichwa kimoja cha pini 14 cha 0.1″ chenye lami cha safu mbili ambacho huingiliana na LCD ya herufi 2 × 16 ya herufi ya Lumex. LCD ya herufi ina kipokezi cha pini 14 ambacho hubandikwa moja kwa moja kwenye kichwa cha pini 14 cha ubao, kwa hivyo kinaweza kuondolewa kwa urahisi ili kufikia vijenzi vilivyo chini ya onyesho. Unaweza pia kutumia kichwa kwa utatuzi au madhumuni mengine.

Jedwali la 2–17 linatoa muhtasari wa kazi za pini za LCD za herufi. Majina ya mawimbi na maelekezo yanahusiana na kifaa cha Cyclone VE FPGA.

Jedwali 2–17. Kazi za Pini ya LCD ya Tabia, Majina ya Mawimbi ya Kiratibu, na Kazi

Bodi Marejeleo (J14)	Jina la Ishara ya Kipangilio	Kimbunga V E FPGA Nambari ya siri	I/O Kawaida	Maelezo
7	LCD_DATA0	AJ7	2.5-v	LCD data basi
8	LCD_DATA1	AK7	2.5-v	LCD data basi
9	LCD_DATA2	AJ8	2.5-v	LCD data basi
10	LCD_DATA3	AK8	2.5-v	LCD data basi
11	LCD_DATA4	AF9	2.5-v	LCD data basi
12	LCD_DATA5	AG9	2.5-v	LCD data basi
13	LCD_DATA6	AH9	2.5-v	LCD data basi
14	LCD_DATA7	AJ9	2.5-v	LCD data basi

Jedwali 2–17. Kazi za Pini ya LCD ya Tabia, Majina ya Mawimbi ya Kiratibu, na Kazi

Bodi Marejeleo (J14)	Jina la Ishara ya Kipangilio	Kimbunga V E FPGA Nambari ya siri	I/O Kawaida	Maelezo
4	LCD_D_Cn	AK11	2.5-v	Data ya LCD au chagua amri
5	LCD_WEn	AK10	2.5-v	Wezesha uandishi wa LCD
6	LCD_CSn	AJ12	2.5-v	LCD Chip kuchagua

Jedwali la 2–18 linaorodhesha ufafanuzi wa pini ya LCD, na ni dondoo kutoka laha ya data ya Lumex.

Jedwali 2–18. LCD Pin Ufafanuzi na Kazi

Bandika Nambari	Alama	Kiwango	Kazi
1	VDD	—	Ugavi wa nguvu	5 V
2	VSS	—		GND (0 V)
3	V0	—		Kwa gari la LCD
4	RS	H/L	Sajili chagua mawimbi H: Ingizo la data L: Ingizo la maagizo
5	R/W	H/L	H: Data iliyosomwa (moduli hadi MPU) L: Kuandika data (MPU kwa moduli)
6	E	H, H hadi L	Wezesha
7–14	DB0–DB7	H/L	Basi ya data-programu inayoweza kuchaguliwa 4-bit au 8-bit mode

Kwa maelezo zaidi kama vile muda, ramani za wahusika, miongozo ya kiolesura, na nyaraka zingine zinazohusiana, tembelea www.lumex.com.

Tatua Kichwa
Bodi hii ya ukuzaji inajumuisha vichwa viwili vya utatuzi vya 2x8 kwa madhumuni ya utatuzi. Njia ya FPGA I/Os moja kwa moja hadi kwenye kichwa kwa ajili ya majaribio ya muundo, utatuzi, au uthibitishaji wa haraka.

Jedwali la 2–19 linatoa muhtasari wa migao ya pini ya kichwa cha utatuzi, majina ya mawimbi na vitendakazi.

Jedwali 2–19. Tatua Utekelezaji wa Bani ya Kichwa, Majina ya Mawimbi ya Kiratibu, na Kazi (Sehemu ya 1 kati ya 2)

Bodi Rejea	Ishara ya Kipangilio Jina	Kimbunga V E FPGA Nambari ya siri	I/O Kawaida	Maelezo
Tatua Kichwa (J15)
1	HEADER_D0	H21	1.5-v	Mawimbi yenye mwisho mmoja kwa madhumuni ya utatuzi pekee
5	HEADER_D1	G21	1.5-v	Mawimbi yenye mwisho mmoja kwa madhumuni ya utatuzi pekee
9	HEADER_D2	G22	1.5-v	Mawimbi yenye mwisho mmoja kwa madhumuni ya utatuzi pekee
13	HEADER_D3	E26	1.5-v	Mawimbi yenye mwisho mmoja kwa madhumuni ya utatuzi pekee
4	HEADER_D4	E25	1.5-v	Mawimbi yenye mwisho mmoja kwa madhumuni ya utatuzi pekee
8	HEADER_D5	C27	1.5-v	Mawimbi yenye mwisho mmoja kwa madhumuni ya utatuzi pekee
12	HEADER_D6	C26	1.5-v	Mawimbi yenye mwisho mmoja kwa madhumuni ya utatuzi pekee

Jedwali 2–19. Tatua Utekelezaji wa Bani ya Kichwa, Majina ya Mawimbi ya Kiratibu, na Kazi (Sehemu ya 2 kati ya 2)

Bodi Rejea	Ishara ya Kipangilio Jina	Kimbunga V E FPGA Nambari ya siri	I/O Kawaida	Maelezo
16	HEADER_D7	B27	1.5-v	Mawimbi yenye mwisho mmoja kwa madhumuni ya utatuzi pekee
Tatua Kichwa (J16)
1 na 2	HEADER_P0 na HEADER_N0	H25 na H26	2.5-v	Ishara za uwongo za utofauti kwa madhumuni ya utatuzi pekee
3 na 4	HEADER_P1 na HEADER_N1	P20 na N20	2.5-v	Ishara za uwongo za utofauti kwa madhumuni ya utatuzi pekee
7 na 8	HEADER_P2 na HEADER_N2	J22 na J23	2.5-v	Ishara za uwongo za utofauti kwa madhumuni ya utatuzi pekee
9 na 10	HEADER_P3 na HEADER_N3	D28 na D29	2.5-v	Ishara za uwongo za utofauti kwa madhumuni ya utatuzi pekee
13 na 14	HEADER_P4 na HEADER_N4	E27 na D27	2.5-v	Ishara za uwongo za utofauti kwa madhumuni ya utatuzi pekee
15 na 16	HEADER_P5 na HEADER_N5	H24 na J25	2.5-v	Ishara za uwongo za utofauti kwa madhumuni ya utatuzi pekee

Vipengele na Violesura
Sehemu hii inaelezea bandari za mawasiliano za bodi ya ukuzaji na kadi za kiolesura zinazohusiana na kifaa cha Cyclone VE FPGA. Bodi ya maendeleo inasaidia bandari za mawasiliano zifuatazo:

• RS-232 Serial UART
• 10/100/1000 Ethaneti
• HSMC
• USB UART

10/100/1000 Ethaneti
Bodi ya ukuzaji inaauni Ethaneti mbili za msingi za 10/100/1000 kwa kutumia vitendaji viwili vya nje vya Marvell 88E1111 PHY na vitendaji vya Altera Triple-Speed ​​Ethernet MegaCore MAC. Miingiliano ya PHY-to-MAC hutumia kiolesura cha RGMII. Chaguo za kukokotoa za MAC lazima zitolewe katika FPGA kwa programu za kawaida za mtandao. Marvell 88E1111 PHY hutumia reli za umeme za 2.5-V na 1.0-V na inahitaji saa ya marejeleo ya 25-MHz inayoendeshwa kutoka kwa oscillator maalum. PHY inaingiliana na muundo wa RJ45 wenye sumaku za ndani zinazoweza kutumika kuendesha mistari ya shaba kwa kutumia trafiki ya Ethaneti.

Kielelezo 2–7 kinaonyesha kiolesura cha RGMII kati ya FPGA (MAC) na Marvell 88E1111 PHY.

Kielelezo 2-7. Kiolesura cha RGMII kati ya FPGA (MAC) na Marvell 88E1111 PHY

Jedwali la 2–20 linaorodhesha mgawo wa pin ya kiolesura cha Ethernet PHY

Jedwali 2-20. Ethernet PHY Pin Mgawo, Majina ya Mawimbi na Kazi (Sehemu ya 1 kati ya 3)

Bodi Rejea	Ishara ya Kipangilio Jina	Kimbunga V E FPGA Nambari ya siri	I/O Kawaida	Maelezo
16	HEADER_D7	B27	1.5-v	Mawimbi yenye mwisho mmoja kwa madhumuni ya utatuzi pekee
Tatua Kichwa (J16)
1 na 2	HEADER_P0 na HEADER_N0	H25 na H26	2.5-v	Ishara za uwongo za utofauti kwa madhumuni ya utatuzi pekee
3 na 4	HEADER_P1 na HEADER_N1	P20 na N20	2.5-v	Ishara za uwongo za utofauti kwa madhumuni ya utatuzi pekee
7 na 8	HEADER_P2 na HEADER_N2	J22 na J23	2.5-v	Ishara za uwongo za utofauti kwa madhumuni ya utatuzi pekee
9 na 10	HEADER_P3 na HEADER_N3	D28 na D29	2.5-v	Ishara za uwongo za utofauti kwa madhumuni ya utatuzi pekee
13 na 14	HEADER_P4 na HEADER_N4	E27 na D27	2.5-v	Ishara za uwongo za utofauti kwa madhumuni ya utatuzi pekee
15 na 16	HEADER_P5 na HEADER_N5	H24 na J25	2.5-v	Ishara za uwongo za utofauti kwa madhumuni ya utatuzi pekee

Jedwali 2-20. Ethernet PHY Pin Mgawo, Majina ya Mawimbi na Kazi (Sehemu ya 2 kati ya 3)

Bodi Rejea	Kimpango Mawimbi Jina	Kimbunga V E FPGA Nambari ya siri	I/O Kawaida	Maelezo
33	EETA_MDI_P1	—	2.5-V CMOS	Kiolesura kinachotegemea media
34	EETA_MDI_N1	—	2.5-V CMOS	Kiolesura kinachotegemea media
39	EETA_MDI_P2	—	2.5-V CMOS	Kiolesura kinachotegemea media
41	EETA_MDI_N2	—	2.5-V CMOS	Kiolesura kinachotegemea media
42	EETA_MDI_P3	—	2.5-V CMOS	Kiolesura kinachotegemea media
43	EETA_MDI_N3	—	2.5-V CMOS	Kiolesura kinachotegemea media
Ethaneti PHY B 11 Messer aufbewahren
8	ENETB_GTX_CLK	E28	2.5-V CMOS	125-MHz RGMII kusambaza saa
23	ENETB_INTN	K22	2.5-V CMOS	Kukatiza kwa basi la usimamizi
60	ENETB_LED_DUPLEX	—	2.5-V CMOS	Duplex au LED ya mgongano. Haitumiki
70	ENETB_LED_DUPLEX	—	2.5-V CMOS	Duplex au LED ya mgongano. Haitumiki
76	ENETB_LED_LINK10	—	2.5-V CMOS	LED ya kiungo cha 10-Mb
74	ENETB_LED_LINK100	—	2.5-V CMOS	LED ya kiungo cha 100-Mb
73	ENETB_LED_LINK1000	—	2.5-V CMOS	LED ya kiungo cha 1000-Mb
58	ENETB_LED_RX	—	2.5-V CMOS	RX data amilifu LED
69	ENETB_LED_RX	—	2.5-V CMOS	RX data amilifu LED
68	ENETB_LED_TX	—	2.5-V CMOS	TX data amilifu LED
25	ENETB_MDC	A29	2.5-V CMOS	Saa ya data ya basi
24	ENETB_MDIO	L23	2.5-V CMOS	Usimamizi wa data ya basi
28	ENETB_RESETN	M21	2.5-V CMOS	Weka upya kifaa
2	ENETB_RX_CLK	R23	2.5-V CMOS	RGMII kupokea saa
95	ENETB_RX_D0	F25	2.5-V CMOS	RGMII kupokea basi data
92	ENETB_RX_D1	F26	2.5-V CMOS	RGMII kupokea basi data
93	ENETB_RX_D2	R20	2.5-V CMOS	RGMII kupokea basi data
91	ENETB_RX_D3	T21	2.5-V CMOS	RGMII kupokea basi data
94	ENETB_RX_DV	L24	2.5-V CMOS	RGMII kupokea data halali
11	ENETB_TX_D0	F29	2.5-V CMOS	RGMII kusambaza data basi
12	ENETB_TX_D1	D30	2.5-V CMOS	RGMII kusambaza data basi
14	ENETB_TX_D2	C30	2.5-V CMOS	RGMII kusambaza data basi
16	ENETB_TX_D3	F28	2.5-V CMOS	RGMII kusambaza data basi
9	ENETB_TX_EN	B29	2.5-V CMOS	Usambazaji wa RGMII wezesha
55	ENETB_XTAL_25MHZ	—	2.5-V CMOS	25-MHz RGMII kusambaza saa
29	ENETB_MDI_P0	—	2.5-V CMOS	Kiolesura kinachotegemea media
31	ENETB_MDI_N0	—	2.5-V CMOS	Kiolesura kinachotegemea media
33	ENETB_MDI_P1	—	2.5-V CMOS	Kiolesura kinachotegemea media
34	ENETB_MDI_N1	—	2.5-V CMOS	Kiolesura kinachotegemea media
39	ENETB_MDI_P2	—	2.5-V CMOS	Kiolesura kinachotegemea media
41	ENETB_MDI_N2	—	2.5-V CMOS	Kiolesura kinachotegemea media

Jedwali 2-20. Ethernet PHY Pin Mgawo, Majina ya Mawimbi na Kazi (Sehemu ya 3 kati ya 3)

Bodi Rejea	Kimpango Mawimbi Jina	Kimbunga V E FPGA Nambari ya siri	I/O Kawaida	Maelezo
42	ENETB_MDI_P3	—	2.5-V CMOS	Kiolesura kinachotegemea media
43	ENETB_MDI_N3	—	2.5-V CMOS	Kiolesura kinachotegemea media

HSMC

• Bodi ya maendeleo inasaidia kiolesura cha HSMC. Kiolesura cha HSMC kinaauni kiolesura kamili cha SPI4.2 (chaneli 17 za LVDS), saa tatu za kuingiza na kutoa, pamoja na J.TAG na ishara za SMB. Chaneli za LVDS zinaweza kutumika kwa kuashiria CMOS au LVDS.
• HSMC ni maelezo ya wazi yaliyotengenezwa na Altera, ambayo inakuwezesha kupanua utendaji wa bodi ya maendeleo kwa kuongeza kadi za binti (HSMCs).
• Kwa maelezo zaidi kuhusu vipimo vya HSMC kama vile viwango vya kuashiria, uadilifu wa mawimbi, viunganishi vinavyooana na maelezo ya kiufundi, rejelea Mwongozo wa Vipimo vya Kadi ya Mezzanine ya Kasi ya Juu (HSMC).
• Kiunganishi cha HSMC kina jumla ya pini 172, zikiwemo pini 120 za mawimbi, pini 39 za nguvu, na pini 13 za ardhini. Pini za ardhini ziko kati ya safu mbili za pini za mawimbi na nguvu, zikifanya kazi kama ngao na rejeleo. Kiunganishi cha seva pangishi cha HSMC kinatokana na familia ya 0.5 mm-pitch QSH/QTH ya viunganishi vya kasi ya juu, ubao hadi ubao kutoka Samtec. Kuna benki tatu kwenye kiunganishi hiki. Benki ya 1 imeondoa kila pini ya tatu kama ilivyofanywa katika mfululizo wa QSH-DP/QTH-DP. Benki ya 2 na benki ya 3 zina pini zote zilizojaa kama ilivyofanywa katika mfululizo wa QSH/QTH. Kwa kuwa bodi ya ukuzaji ya Cyclone V E FPGA si ubao wa kupitisha umeme, pini za kupitisha data za HSMC hazijaunganishwa kwenye kifaa cha Cyclone V E FPGA.

Kielelezo 2–8 kinaonyesha mpangilio wa benki wa mawimbi kwa heshima na benki tatu za kiunganishi cha Samtec.

Kielelezo 2-8. Ishara ya HSMC na Mchoro wa Benki

Kiolesura cha HSMC kina pini za I/O za mwelekeo mbili zinazoweza kutumika kama 2.5-V LVCMOS, ambayo inaoana na 3.3-V LVTTL. Pini hizi pia zinaweza kutumika kama viwango tofauti vya I/O ikijumuisha, lakini sio tu, LVDS, mini-LVDS, na RSDS yenye hadi chaneli 17 zenye duplex kamili.
Kama ilivyobainishwa katika mwongozo wa Viainisho vya Kadi ya Mezzanine ya Kasi ya Juu (HSMC), LVDS na viwango vya mwisho vya I/O vinahakikishwa tu kufanya kazi vinapochanganywa kulingana na pin-out ya kawaida yenye ncha moja au pin-out ya kawaida.

Jedwali la 2–21 linaorodhesha mgawo wa pin ya kiolesura cha HSMC, majina ya mawimbi na vitendakazi.

Jedwali 2–21. Kazi za Pini ya Kiolesura cha HSMC, Majina ya Mawimbi ya Kiratibu, na Kazi (Sehemu ya 1 kati ya 3)

Bodi Marejeleo (J7)	Kimpango Mawimbi Jina	Kimbunga V E Pini ya FPGA Nambari	I/O Kawaida	Maelezo
33	HSMC_SDA	AB22	2.5-V CMOS	Data ya serial ya usimamizi
34	HSMC_SCL	AC22	2.5-V CMOS	Saa ya serial ya usimamizi
35	JTAG_TCK	AC7	2.5-V CMOS	JTAG ishara ya saa
36	HSMC_JTAG_TMS	—	2.5-V CMOS	JTAG mode chagua ishara
37	HSMC_JTAG_TDO	—	2.5-V CMOS	JTAG pato la data
38	JTAC_FPGA_TDO_RETIMER	—	2.5-V CMOS	JTAG ingizo la data
39	HSMC_CLK_OUT0	AJ14	2.5-V CMOS	Wakfu CMOS saa nje
40	HSMC_CLK_IN0	AB16	2.5-V CMOS	Saa maalum ya CMOS ndani
41	HSMC_D0	AH10	2.5-V CMOS	CMOS I/O iliyojitolea kidogo 0
42	HSMC_D1	AJ10	2.5-V CMOS	CMOS I/O iliyojitolea kidogo 1
43	HSMC_D2	Y13	2.5-V CMOS	CMOS I/O iliyojitolea kidogo 2
44	HSMC_D3	AA14	2.5-V CMOS	CMOS I/O iliyojitolea kidogo 3
47	HSMC_TX_D_P0	AK27	LVDS au 2.5-V	LVDS TX kidogo 0 au CMOS kidogo 4
48	HSMC_RX_D_P0	Y16	LVDS au 2.5-V	LVDS RX kidogo 0 au CMOS kidogo 5
49	HSMC_TX_D_N0	AK28	LVDS au 2.5-V	LVDS TX bit 0n au CMOS bit 6
50	HSMC_RX_D_N0	AA26	LVDS au 2.5-V	LVDS RX bit 0n au CMOS bit 7
53	HSMC_TX_D_P1	AJ27	LVDS au 2.5-V	LVDS TX kidogo 1 au CMOS kidogo 8
54	HSMC_RX_D_P1	Y17	LVDS au 2.5-V	LVDS RX kidogo 1 au CMOS kidogo 9
55	HSMC_TX_D_N1	AK26	LVDS au 2.5-V	LVDS TX bit 1n au CMOS bit 10
56	HSMC_RX_D_N1	Y18	LVDS au 2.5-V	LVDS RX bit 1n au CMOS bit 11
59	HSMC_TX_D_P2	AG26	LVDS au 2.5-V	LVDS TX kidogo 2 au CMOS kidogo 12
60	HSMC_RX_D_P2	AA18	LVDS au 2.5-V	LVDS RX kidogo 2 au CMOS kidogo 13
61	HSMC_TX_D_N2	AH26	LVDS au 2.5-V	LVDS TX bit 2n au CMOS bit 14
62	HSMC_RX_D_N2	AA19	LVDS au 2.5-V	LVDS RX bit 2n au CMOS bit 15
65	HSMC_TX_D_P3	AJ25	LVDS au 2.5-V	LVDS TX kidogo 3 au CMOS kidogo 16
66	HSMC_RX_D_P3	Y20	LVDS au 2.5-V	LVDS RX kidogo 3 au CMOS kidogo 17
67	HSMC_TX_D_N3	AK25	LVDS au 2.5-V	LVDS TX bit 3n au CMOS bit 18
68	HSMC_RX_D_N3	AA20	LVDS au 2.5-V	LVDS RX bit 3n au CMOS bit 19
71	HSMC_TX_D_P4	AH24	LVDS au 2.5-V	LVDS TX kidogo 4 au CMOS kidogo 20

Jedwali 2–21. Kazi za Pini ya Kiolesura cha HSMC, Majina ya Mawimbi ya Kiratibu, na Kazi (Sehemu ya 2 kati ya 3)

Bodi Marejeleo (J7)	Kimpango Mawimbi Jina	Kimbunga V E Pini ya FPGA Nambari	I/O Kawaida	Maelezo
72	HSMC_RX_D_P4	AA21	LVDS au 2.5-V	LVDS RX kidogo 4 au CMOS kidogo 21
73	HSMC_TX_D_N4	AJ24	LVDS au 2.5-V	LVDS TX bit 4n au CMOS bit 22
74	HSMC_RX_D_N4	AB21	LVDS au 2.5-V	LVDS RX bit 4n au CMOS bit 23
77	HSMC_TX_D_P5	AH21	LVDS au 2.5-V	LVDS TX kidogo 5 au CMOS kidogo 24
78	HSMC_RX_D_P5	AB19	LVDS au 2.5-V	LVDS RX kidogo 5 au CMOS kidogo 25
79	HSMC_TX_D_N5	AJ22	LVDS au 2.5-V	LVDS TX bit 5n au CMOS bit 26
80	HSMC_RX_D_N5	AC19	LVDS au 2.5-V	LVDS RX bit 5n au CMOS bit 27
83	HSMC_TX_D_P6	AJ23	LVDS au 2.5-V	LVDS TX kidogo 6 au CMOS kidogo 28
84	HSMC_RX_D_P6	AC21	LVDS au 2.5-V	LVDS RX kidogo 6 au CMOS kidogo 29
85	HSMC_TX_D_N6	AK23	LVDS au 2.5-V	LVDS TX bit 6n au CMOS bit 30
86	HSMC_RX_D_N6	AD20	LVDS au 2.5-V	LVDS RX bit 6n au CMOS bit 31
89	HSMC_TX_D_P7	AK21	LVDS au 2.5-V	LVDS TX kidogo 7 au CMOS kidogo 32
90	HSMC_RX_D_P7	AD19	LVDS au 2.5-V	LVDS RX kidogo 7 au CMOS kidogo 33
91	HSMC_TX_D_N7	AK22	LVDS au 2.5-V	LVDS TX bit 7n au CMOS bit 34
92	HSMC_RX_D_N7	AE20	LVDS au 2.5-V	LVDS RX bit 7n au CMOS bit 35
95	HSMC_CLK_OUT_P1	AE22	LVDS au 2.5-V	Saa ya LVDS au CMOS nje 1 au CMOS bit 36
96	HSMC_CLK_IN_P1	AB14	LVDS au 2.5-V	Saa ya LVDS au CMOS katika 1 au CMOS bit 37
97	HSMC_CLK_OUT_N1	AF23	LVDS au 2.5-V	Saa ya LVDS au CMOS nje 1 au CMOS bit 38
98	HSMC_CLK_IN_N1	AC14	LVDS au 2.5-V	Saa ya LVDS au CMOS katika 1 au CMOS bit 39
101	HSMC_TX_D_P8	AJ20	LVDS au 2.5-V	LVDS TX kidogo 8 au CMOS kidogo 40
102	HSMC_RX_D_P8	AF21	LVDS au 2.5-V	LVDS RX kidogo 8 au CMOS kidogo 41
103	HSMC_TX_D_N8	AK20	LVDS au 2.5-V	LVDS TX bit 8n au CMOS bit 42
104	HSMC_RX_D_N8	AG22	LVDS au 2.5-V	LVDS RX bit 8n au CMOS bit 43
107	HSMC_TX_D_P9	AJ19	LVDS au 2.5-V	LVDS TX kidogo 9 au CMOS kidogo 44
108	HSMC_RX_D_P9	AF20	LVDS au 2.5-V	LVDS RX kidogo 9 au CMOS kidogo 45
109	HSMC_TX_D_N9	AK18	LVDS au 2.5-V	LVDS TX bit 9n au CMOS bit 46
110	HSMC_RX_D_N9	AG21	LVDS au 2.5-V	LVDS RX bit 9n au CMOS bit 47
113	HSMC_TX_D_P10	AJ17	LVDS au 2.5-V	LVDS TX kidogo 10 au CMOS kidogo 48
114	HSMC_RX_D_P10	AF18	LVDS au 2.5-V	LVDS RX kidogo 10 au CMOS kidogo 49
115	HSMC_TX_D_N10	AJ18	LVDS au 2.5-V	LVDS TX bit 10n au CMOS bit 50
116	HSMC_RX_D_N10	AF19	LVDS au 2.5-V	LVDS RX bit 10n au CMOS bit 51
119	HSMC_TX_D_P11	AK25	LVDS au 2.5-V	LVDS TX kidogo 11 au CMOS kidogo 52
120	HSMC_RX_D_P11	AG18	LVDS au 2.5-V	LVDS RX kidogo 11 au CMOS kidogo 53
121	HSMC_TX_D_N11	AG24	LVDS au 2.5-V	LVDS TX bit 11n au CMOS bit 54
122	HSMC_RX_D_N11	AG19	LVDS au 2.5-V	LVDS RX bit 11n au CMOS bit 55
125	HSMC_TX_D_P12	AH19	LVDS au 2.5-V	LVDS TX kidogo 12 au CMOS kidogo 56
126	HSMC_RX_D_P12	AK16	LVDS au 2.5-V	LVDS RX kidogo 12 au CMOS kidogo 57
127	HSMC_TX_D_N12	AH20	LVDS au 2.5-V	LVDS TX bit 12n au CMOS bit 58

Jedwali 2–21. Kazi za Pini ya Kiolesura cha HSMC, Majina ya Mawimbi ya Kiratibu, na Kazi (Sehemu ya 3 kati ya 3)

Bodi Marejeleo (J7)	Kimpango Mawimbi Jina	Kimbunga V E Pini ya FPGA Nambari	I/O Kawaida	Maelezo
128	HSMC_RX_D_N12	AK17	LVDS au 2.5-V	LVDS RX bit 12n au CMOS bit 59
131	HSMC_TX_D_P13	AG17	LVDS au 2.5-V	LVDS TX kidogo 13 au CMOS kidogo 60
132	HSMC_RX_D_P13	AF16	LVDS au 2.5-V	LVDS RX kidogo 13 au CMOS kidogo 61
133	HSMC_TX_D_N13	AH17	LVDS au 2.5-V	LVDS TX bit 13n au CMOS bit 62
134	HSMC_RX_D_N13	AG16	LVDS au 2.5-V	LVDS RX bit 13n au CMOS bit 63
137	HSMC_TX_D_P14	AJ15	LVDS au 2.5-V	LVDS TX kidogo 14 au CMOS kidogo 64
138	HSMC_RX_D_P14	AE16	LVDS au 2.5-V	LVDS RX kidogo 14 au CMOS kidogo 65
139	HSMC_TX_D_N14	AK15	LVDS au 2.5-V	LVDS TX bit 14n au CMOS bit 66
140	HSMC_RX_D_N14	AF15	LVDS au 2.5-V	LVDS RX bit 14n au CMOS bit 67
143	HSMC_TX_D_P15	AH14	LVDS au 2.5-V	LVDS TX kidogo 15 au CMOS kidogo 68
144	HSMC_RX_D_P15	AD17	LVDS au 2.5-V	LVDS RX kidogo 15 au CMOS kidogo 69
145	HSMC_TX_D_N15	AH15	LVDS au 2.5-V	LVDS TX bit 15n au CMOS bit 70
146	HSMC_RX_D_N15	AE17	LVDS au 2.5-V	LVDS RX bit 15n au CMOS bit 71
149	HSMC_TX_D_P16	AE15	LVDS au 2.5-V	LVDS TX kidogo 16 au CMOS kidogo 72
150	HSMC_RX_D_P16	AD18	LVDS au 2.5-V	LVDS RX kidogo 16 au CMOS kidogo 73
151	HSMC_TX_D_N16	AF14	LVDS au 2.5-V	LVDS TX bit 16n au CMOS bit 74
152	HSMC_RX_D_N16	AE18	LVDS au 2.5-V	LVDS RX bit 16n au CMOS bit 75
155	HSMC_CLK_OUT_P2	AG23	LVDS au 2.5-V	Saa ya LVDS au CMOS nje 2 au CMOS bit 76
156	HSMC_CLK_IN_P2	Y15	LVDS au 2.5-V	Saa ya LVDS au CMOS katika 2 au CMOS bit 77
157	HSMC_CLK_OUT_N2	AH22	LVDS au 2.5-V	Saa ya LVDS au CMOS nje 2 au CMOS bit 78
158	HSMC_CLK_IN_N2	AA15	LVDS au 2.5-V	Saa ya LVDS au CMOS katika 2 au CMOS bit 79
160	HSMC_PRSNTn	AK5	2.5-V CMOS	Tambua uwepo wa bandari ya HSMC

RS-232 Serial UART
Kiunganishi cha kike chenye pembe ya DSUB 9-pini pamoja na kipitisha umeme kinachoauni RS-232 hutoa usaidizi wa kutekeleza chaneli ya kawaida ya UART ya RS-232 kwenye ubao huu. Kiunganishi kina pinouts sawa na kifaa cha terminal cha data na kinahitaji kebo ya kawaida pekee (hakuna modemu isiyofaa inayohitajika kwa kiolesura cha Kompyuta). Bafa maalum ya kubadilisha kiwango inatumika kutafsiri kati ya viwango vya LVTTL na RS-232. Marejeleo ya ubao D23 na D24 ni taa za UART za mfululizo ambazo huangaza kuashiria shughuli za RX na TX.

Jedwali la 2–24 linaorodhesha mgawo wa siri wa RS-232 wa mfululizo wa UART, majina ya ishara, na vitendakazi.

Majina ya mawimbi na aina yanahusiana na Kimbunga VE FPGA kulingana na mpangilio wa I/O na mwelekeo.

Jedwali 2–22. RS-232 Serial UART Schematic Signal Majina na Kazi

Bodi Marejeleo (U20)	Kimpango Mawimbi Jina	Kimbunga V E FPGA Nambari ya siri	I/O Kawaida	Maelezo
14	UART_TXD	AB9	3.3-v	Peleka data
15	UART_RTS	AH6	3.3-v	Ombi la kutuma

Jedwali 2–22. RS-232 Serial UART Schematic Signal Majina na Kazi

Bodi Marejeleo (U20)	Kimpango Mawimbi Jina	Kimbunga V E FPGA Nambari ya siri	I/O Kawaida	Maelezo
16	UART_RXD	AG6	3.3-v	Pokea data
13	UART_CTS	AF8	3.3-v	Wazi kutuma

USB-UART
Ubao wa usanidi hutumia kiolesura cha UART kupitia kiunganishi cha USB kwa kutumia daraja la Silicon Labs CP2104 USB-to-UART. Ili kuwezesha mawasiliano ya seva pangishi na CP2104, unatakiwa kutumia viendeshi vya USB-to-UART vya daraja la Virtual COM Port (VCP).

Viendeshi vya VCP vinapatikana kwa: www.silabs.com/products/mcu/Pages/USBtoUARTBridgeVCPDrivers.aspx

Jedwali la 2–23 linaorodhesha mgawo wa pini ya USB-UART, majina ya mawimbi na vitendakazi. Majina ya mawimbi na aina yanahusiana na Kimbunga VE FPGA kulingana na mpangilio wa I/O na mwelekeo

Jedwali 2–23. Majina na Kazi za Mawimbi ya USB-UART

Bodi Marejeleo (U20)	Kimpango Mawimbi Jina	Kimbunga V E FPGA Nambari ya siri	I/O Kawaida	Maelezo
1	USB_UART_RI	AD12	2.5-v	Ingizo la kidhibiti cha kiashiria cha pete (inafanya kazi chini)
24	USB_UART_DCD	AD13	2.5-v	Mtoa huduma wa data anagundua uingizaji wa udhibiti (inafanya kazi chini)
22	USB_UART_DSR	V12	2.5-v	Uwekaji data wa kidhibiti uko tayari (inafanya kazi chini)
21	USB_UART_RXD	AF10	2.5-v	Uingizaji data wa Asynchronous (UART kupokea)
19	USB_UART_RTS	AE12	2.5-v	Tayari kutuma pato la kudhibiti (inafanya kazi chini)
12	USB_UART_GPIO2	AE13	2.5-v	Ingizo au pato linaloweza kusanidiwa na mtumiaji.
23	USB_UART_DTR	AE10	2.5-v	Toleo la udhibiti tayari wa kituo cha data (chini hai)
20	USB_UART_TXD	W12	2.5-v	Pato la data lisilolingana (UART transmit)
18	USB_UART_CTS	AJ1	2.5-v	Futa ili kutuma ingizo la udhibiti (inafanya kazi chini)
15	USB_UART_SUSPEENDn	—	2.5-v	Pini ina mantiki ya chini wakati CP2104 iko katika hali ya kusimamisha USB.
17	USB_UART_SIMAMA	—	2.5-v	Pini iko juu kimantiki wakati CP2104 iko katika hali ya kusimamisha USB.
9	USB_UART_RSTn	—	2.5-v	Weka upya kifaa

Kumbukumbu
Sehemu hii inaelezea usaidizi wa kiolesura cha kumbukumbu ya bodi ya usanidi na pia majina ya mawimbi, aina na muunganisho unaohusiana na Kimbunga V E FPGA. Bodi ya ukuzaji ina miingiliano ifuatayo ya kumbukumbu:

• DDR3 SDRAM
• LPDDR2 SDRAM
• EEPROM
• SRAM Sawazisha
• Mweko wa kusawazisha

Kwa habari zaidi kuhusu miingiliano ya kumbukumbu, rejelea hati zifuatazo:

• Sehemu ya Uchanganuzi wa Muda katika Mwongozo wa Kiolesura cha Kumbukumbu ya Nje.
• DDR, DDR2, na DDR3 SDRAM sehemu ya Mafunzo ya Usanifu katika Kitabu cha Mwongozo cha Kiolesura cha Kumbukumbu ya Nje.

DDR3 SDRAM

• Bodi ya ukuzaji inasaidia violesura viwili vya 16Mx16x8 na 16Mx8x8 DDR3 SDRAM kwa ufikiaji wa kumbukumbu ya mfuatano wa kasi ya juu sana.
• Basi la data la biti 32 linajumuisha vifaa viwili vya x16 vinavyotumia kiolesura cha kidhibiti cha kumbukumbu laini (SMC). Ukiwa na SMC, kiolesura hiki cha kumbukumbu huendesha masafa lengwa ya 300 MHz kwa kipimo data cha juu zaidi cha kinadharia cha zaidi ya Gbps 9.6. Masafa ya juu ya kifaa hiki cha DDR3 ni 800 MHz na muda wa kusubiri wa CAS wa 11.
• Jedwali la 2–24 linaorodhesha mgawo wa pini ya DDR3, majina ya mawimbi na vitendakazi. Majina ya mawimbi na aina yanahusiana na Kimbunga VE FPGA kulingana na mpangilio wa I/O na mwelekeo.

Jedwali 2–24. Kazi za Bani ya Kifaa cha DDR3, Majina ya Mawimbi ya Kiratibu na Kazi (Sehemu ya 1 kati ya 4)

Bodi Rejea	Kimpango Mawimbi Jina	Kimbunga V E FPGA Nambari ya siri	I/O Kawaida	Maelezo
DDR3 x16 8 Messer aufbewahren
N3	DDR3_A0	A16	1.5-V SSTL Daraja la I	Anwani basi
P7	DDR3_A1	G23	1.5-V SSTL Daraja la I	Anwani basi
P3	DDR3_A2	E21	1.5-V SSTL Daraja la I	Anwani basi
N2	DDR3_A3	E22	1.5-V SSTL Daraja la I	Anwani basi
P8	DDR3_A4	A20	1.5-V SSTL Daraja la I	Anwani basi
P2	DDR3_A5	A26	1.5-V SSTL Daraja la I	Anwani basi
R8	DDR3_A6	A15	1.5-V SSTL Daraja la I	Anwani basi
R2	DDR3_A7	B26	1.5-V SSTL Daraja la I	Anwani basi
T8	DDR3_A8	H17	1.5-V SSTL Daraja la I	Anwani basi
R3	DDR3_A9	D14	1.5-V SSTL Daraja la I	Anwani basi
L7	DDR3_A10	E23	1.5-V SSTL Daraja la I	Anwani basi

Jedwali 2–24. Kazi za Bani ya Kifaa cha DDR3, Majina ya Mawimbi ya Kiratibu na Kazi (Sehemu ya 2 kati ya 4)

Bodi Rejea	Kimpango Mawimbi Jina	Kimbunga V E FPGA Nambari ya siri	I/O Kawaida	Maelezo
R7	DDR3_A11	E20	1.5-V SSTL Daraja la I	Anwani basi
N7	DDR3_A12	C25	1.5-V SSTL Daraja la I	Anwani basi
T3	DDR3_A13	B13	1.5-V SSTL Daraja la I	Anwani basi
M2	DDR3_BA0	J18	1.5-V SSTL Daraja la I	basi la anwani ya benki
N8	DDR3_BA1	F20	1.5-V SSTL Daraja la I	basi la anwani ya benki
M3	DDR3_BA2	D19	1.5-V SSTL Daraja la I	basi la anwani ya benki
K3	DDR3_CASN	L20	1.5-V SSTL Daraja la I	Chagua anwani ya safu mlalo
K9	DDR3_CKE	C11	1.5-V SSTL Daraja la I	Chagua anwani ya safu wima
J7	DDR3_CLK_P	J20	Tofauti ya 1.5-V SSTL Hatari ya I	Saa ya pato tofauti
K7	DDR3_CLK_N	H20	Tofauti ya 1.5-V SSTL Hatari ya I	Saa ya pato tofauti
L2	DDR3_CSN	G17	1.5-V SSTL Daraja la I	Chip kuchagua
E7	DDR3_DM0	D23	1.5-V SSTL Daraja la I	Andika mask byte lane
D3	DDR3_DM1	D18	1.5-V SSTL Daraja la I	Andika mask byte lane
E3	DDR3_DQ0	A25	1.5-V SSTL Daraja la I	Njia ya basi ya data 0
H8	DDR3_DQ1	D22	1.5-V SSTL Daraja la I	Njia ya basi ya data 0
F7	DDR3_DQ2	C21	1.5-V SSTL Daraja la I	Njia ya basi ya data 0
H7	DDR3_DQ3	C19	1.5-V SSTL Daraja la I	Njia ya basi ya data 0
F2	DDR3_DQ4	C20	1.5-V SSTL Daraja la I	Njia ya basi ya data 0
G2	DDR3_DQ5	C22	1.5-V SSTL Daraja la I	Njia ya basi ya data 0
F8	DDR3_DQ6	D25	1.5-V SSTL Daraja la I	Njia ya basi ya data 0
H3	DDR3_DQ7	D20	1.5-V SSTL Daraja la I	Njia ya basi ya data 0
A7	DDR3_DQ8	B24	1.5-V SSTL Daraja la I	Njia ya basi ya data 1
C3	DDR3_DQ9	A21	1.5-V SSTL Daraja la I	Njia ya basi ya data 1
A3	DDR3_DQ10	B21	1.5-V SSTL Daraja la I	Njia ya basi ya data 1
D7	DDR3_DQ11	F19	1.5-V SSTL Daraja la I	Njia ya basi ya data 1
A2	DDR3_DQ12	C24	1.5-V SSTL Daraja la I	Njia ya basi ya data 1
C2	DDR3_DQ13	B23	1.5-V SSTL Daraja la I	Njia ya basi ya data 1
B8	DDR3_DQ14	E18	1.5-V SSTL Daraja la I	Njia ya basi ya data 1
C8	DDR3_DQ15	A23	1.5-V SSTL Daraja la I	Njia ya basi ya data 1
F3	DDR3_DQS_P0	K20	Tofauti ya 1.5-V SSTL Hatari ya I	Data strobe P byte lane 0
G3	DDR3_DQS_N0	J19	Tofauti ya 1.5-V SSTL Hatari ya I	Data strobe N byte lane 0
C7	DDR3_DQS_P1	L18	Tofauti ya 1.5-V SSTL Hatari ya I	Data strobe P byte lane 1
B7	DDR3_DQS_N1	K18	Tofauti ya 1.5-V SSTL Hatari ya I	Data strobe N byte lane 1
K1	DDR3_ODT	H19	1.5-V SSTL Daraja la I	Washa usitishaji unapokufa

Jedwali 2–24. Kazi za Bani ya Kifaa cha DDR3, Majina ya Mawimbi ya Kiratibu na Kazi (Sehemu ya 3 kati ya 4)

Bodi Rejea	Kimpango Mawimbi Jina	Kimbunga V E FPGA Nambari ya siri	I/O Kawaida	Maelezo
J3	DDR3_RASN	A24	1.5-V SSTL Daraja la I	Chagua anwani ya safu mlalo
T2	DDR3_RESETN	L19	1.5-V SSTL Daraja la I	Weka upya
L3	DDR3_WEN	B22	1.5-V SSTL Daraja la I	Andika wezesha
L8	DDR3_ZQ01	—	1.5-V SSTL Daraja la I	Urekebishaji wa impedance ya ZQ
DDR3 x16 7 Messer aufbewahren
N3	DDR3_A0	A16	1.5-V SSTL Daraja la I	Anwani basi
P7	DDR3_A1	G23	1.5-V SSTL Daraja la I	Anwani basi
P3	DDR3_A2	E21	1.5-V SSTL Daraja la I	Anwani basi
N2	DDR3_A3	E22	1.5-V SSTL Daraja la I	Anwani basi
P8	DDR3_A4	A20	1.5-V SSTL Daraja la I	Anwani basi
P2	DDR3_A5	A26	1.5-V SSTL Daraja la I	Anwani basi
R8	DDR3_A6	A15	1.5-V SSTL Daraja la I	Anwani basi
R2	DDR3_A7	B26	1.5-V SSTL Daraja la I	Anwani basi
T8	DDR3_A8	H17	1.5-V SSTL Daraja la I	Anwani basi
R3	DDR3_A9	D14	1.5-V SSTL Daraja la I	Anwani basi
L7	DDR3_A10	E23	1.5-V SSTL Daraja la I	Anwani basi
R7	DDR3_A11	E20	1.5-V SSTL Daraja la I	Anwani basi
N7	DDR3_A12	C25	1.5-V SSTL Daraja la I	Anwani basi
T3	DDR3_A13	B13	1.5-V SSTL Daraja la I	Anwani basi
M2	DDR3_BA0	J18	1.5-V SSTL Daraja la I	basi la anwani ya benki
N8	DDR3_BA1	F20	1.5-V SSTL Daraja la I	basi la anwani ya benki
M3	DDR3_BA2	D19	1.5-V SSTL Daraja la I	basi la anwani ya benki
K3	DDR3_CASN	L20	1.5-V SSTL Daraja la I	Chagua anwani ya safu mlalo
K9	DDR3_CKE	AK18	1.5-V SSTL Daraja la I	Chagua anwani ya safu wima
K7	DDR3_CLK_P	J20	1.5-V SSTL Daraja la I	Saa ya pato tofauti
J7	DDR3_CLK_N	H20	1.5-V SSTL Daraja la I	Saa ya pato tofauti
L2	DDR3_CSN	G17	1.5-V SSTL Daraja la I	Chip kuchagua
E7	DDR3_DM2	A19	1.5-V SSTL Daraja la I	Andika mask byte lane
D3	DDR3_DM3	B14	1.5-V SSTL Daraja la I	Andika mask byte lane
F2	DDR3_DQ16	G18	1.5-V SSTL Daraja la I	Njia ya basi ya data 2
F8	DDR3_DQ17	B18	1.5-V SSTL Daraja la I	Njia ya basi ya data 2
E3	DDR3_DQ18	A18	1.5-V SSTL Daraja la I	Njia ya basi ya data 2
F7	DDR3_DQ19	F18	1.5-V SSTL Daraja la I	Njia ya basi ya data 2
H3	DDR3_DQ20	C14	1.5-V SSTL Daraja la I	Njia ya basi ya data 2
G2	DDR3_DQ21	C17	1.5-V SSTL Daraja la I	Njia ya basi ya data 2
H7	DDR3_DQ22	B17	1.5-V SSTL Daraja la I	Njia ya basi ya data 2
H8	DDR3_DQ23	B19	1.5-V SSTL Daraja la I	Njia ya basi ya data 2
A2	DDR3_DQ24	C15	1.5-V SSTL Daraja la I	Njia ya basi ya data 3

Jedwali 2–24. Kazi za Bani ya Kifaa cha DDR3, Majina ya Mawimbi ya Kiratibu na Kazi (Sehemu ya 4 kati ya 4)

Bodi Rejea	Kimpango Mawimbi Jina	Kimbunga V E FPGA Nambari ya siri	I/O Kawaida	Maelezo
C2	DDR3_DQ25	D17	1.5-V SSTL Daraja la I	Njia ya basi ya data 3
D7	DDR3_DQ26	C12	1.5-V SSTL Daraja la I	Njia ya basi ya data 3
A7	DDR3_DQ27	E17	1.5-V SSTL Daraja la I	Njia ya basi ya data 3
A3	DDR3_DQ28	C16	1.5-V SSTL Daraja la I	Njia ya basi ya data 3
C3	DDR3_DQ29	A14	1.5-V SSTL Daraja la I	Njia ya basi ya data 3
B8	DDR3_DQ30	D12	1.5-V SSTL Daraja la I	Njia ya basi ya data 3
C8	DDR3_DQ31	A13	1.5-V SSTL Daraja la I	Njia ya basi ya data 3
F3	DDR3_DQS_P2	K16	Tofauti ya 1.5-V SSTL Hatari ya I	Data strobe P byte lane 2
G3	DDR3_DQS_N2	L16	Tofauti ya 1.5-V SSTL Hatari ya I	Data strobe N byte lane 2
C7	DDR3_DQS_P3	K17	Tofauti ya 1.5-V SSTL Hatari ya I	Data strobe P byte lane 3
B7	DDR3_DQS_N3	J17	Tofauti ya 1.5-V SSTL Hatari ya I	Data strobe N byte lane 3
K1	DDR3_ODT	H19	1.5-V SSTL Daraja la I	Washa usitishaji unapokufa
J3	DDR3_RASN	A24	1.5-V SSTL Daraja la I	Chagua anwani ya safu mlalo
T2	DDR3_RESETN	L19	1.5-V SSTL Daraja la I	Weka upya
L3	DDR3_WEN	B22	1.5-V SSTL Daraja la I	Andika wezesha
L8	DDR3_ZQ2	—	1.5-V SSTL Daraja la I	Urekebishaji wa impedance ya ZQ

LPDDR2 SDRAM
LPDDR2 ni kifaa cha rununu cha DDR2 SDRAM chenye nguvu ya chini ambacho hufanya kazi kwa 1.2 V. Kiolesura hiki huunganishwa na benki za I/O za mlalo kwenye ukingo wa juu wa kifaa cha FPGA.
Kasi ya kifaa ni 300 MHz. Usanidi wa x16 pekee unatumika ingawa LPDDR2 SDRAM kwenye ubao ni kifaa cha x32.
Jedwali la 2–25 linaorodhesha kazi za pini za LPDDR2 SDRAM, majina ya mawimbi na vitendakazi.
Majina ya mawimbi na aina yanahusiana na Kimbunga VE FPGA kulingana na mpangilio wa I/O na mwelekeo.

Jedwali 2-25. Majina na Kazi za Mawimbi ya LPDDR2 SDRAM

Bodi Marejeleo (U9)	Kimpango Mawimbi Jina	Kimbunga VE Nambari ya siri ya FPGA	I/O Kawaida	Maelezo
AC6	LPDDR2_CA0	Y30	1.2-V HSUL	Anwani basi
AB6	LPDDR2_CA1	T30	1.2-V HSUL	Anwani basi
AC7	LPDDR2_CA2	W29	1.2-V HSUL	Anwani basi
AB8	LPDDR2_CA3	AB29	1.2-V HSUL	Anwani basi
AB9	LPDDR2_CA4	W30	1.2-V HSUL	Anwani basi
W1	LPDDR2_CA5	U29	1.2-V HSUL	Anwani basi
V2	LPDDR2_CA6	AC30	1.2-V HSUL	Anwani basi
U1	LPDDR2_CA7	R30	1.2-V HSUL	Anwani basi

Jedwali 2-25. Majina na Kazi za Mawimbi ya LPDDR2 SDRAM

Bodi Marejeleo (U9)	Kimpango Mawimbi Jina	Kimbunga VE Nambari ya siri ya FPGA	I/O Kawaida	Maelezo
T2	LPDDR2_CA8	T28	1.2-V HSUL	Anwani basi
T1	LPDDR2_CA9	T25	1.2-V HSUL	Anwani basi
Y2	LPDDR2_CK	V21	Tofauti 1.2-V HSUL	Saa ya pato tofauti P
Y1	LPDDR2_CKN	V22	Tofauti 1.2-V HSUL	Saa ya pato tofauti N
AC3	LPDDR2_CKE	T29	1.2-V HSUL	Washa saa
AB3	LPDDR2_CSN	R26	1.2-V HSUL	Chip kuchagua
N23	LPDDR2_DM0	AG29	1.2-V HSUL	Mask ya data
L23	LPDDR2_DM1	AB27	1.2-V HSUL	Mask ya data
AB20	LPDDR2_DM2	—	1.2-V HSUL	Mask ya data
B20	LPDDR2_DM3	—	1.2-V HSUL	Mask ya data
AA23	LPDDR2_DQ0	AG28	1.2-V HSUL	Njia ya basi ya data 0
Y22	LPDDR2_DQ1	AH30	1.2-V HSUL	Njia ya basi ya data 0
W22	LPDDR2_DQ2	AA28	1.2-V HSUL	Njia ya basi ya data 0
W23	LPDDR2_DQ3	AH29	1.2-V HSUL	Njia ya basi ya data 0
V23	LPDDR2_DQ4	Y28	1.2-V HSUL	Njia ya basi ya data 0
U22	LPDDR2_DQ5	AE30	1.2-V HSUL	Njia ya basi ya data 0
T22	LPDDR2_DQ6	AJ28	1.2-V HSUL	Njia ya basi ya data 0
T23	LPDDR2_DQ7	AD30	1.2-V HSUL	Njia ya basi ya data 0
H22	LPDDR2_DQ8	AC29	1.2-V HSUL	Njia ya basi ya data 1
H23	LPDDR2_DQ9	AF30	1.2-V HSUL	Njia ya basi ya data 1
G23	LPDDR2_DQ10	AA30	1.2-V HSUL	Njia ya basi ya data 1
F22	LPDDR2_DQ11	AE28	1.2-V HSUL	Njia ya basi ya data 1
E22	LPDDR2_DQ12	AF29	1.2-V HSUL	Njia ya basi ya data 1
E23	LPDDR2_DQ13	AD28	1.2-V HSUL	Njia ya basi ya data 1
D23	LPDDR2_DQ14	V27	1.2-V HSUL	Njia ya basi ya data 1
C22	LPDDR2_DQ15	W28	1.2-V HSUL	Njia ya basi ya data 1
AB12	LPDDR2_DQ16	—	1.2-V HSUL	Njia ya basi ya data 2
AC13	LPDDR2_DQ17	—	1.2-V HSUL	Njia ya basi ya data 2
AB14	LPDDR2_DQ18	—	1.2-V HSUL	Njia ya basi ya data 2
AC14	LPDDR2_DQ19	—	1.2-V HSUL	Njia ya basi ya data 2
AB15	LPDDR2_DQ20	—	1.2-V HSUL	Njia ya basi ya data 2
AC16	LPDDR2_DQ21	—	1.2-V HSUL	Njia ya basi ya data 2
AB17	LPDDR2_DQ22	—	1.2-V HSUL	Njia ya basi ya data 2
AC17	LPDDR2_DQ23	—	1.2-V HSUL	Njia ya basi ya data 2
B17	LPDDR2_DQ24	—	1.2-V HSUL	Njia ya basi ya data 3
A17	LPDDR2_DQ25	—	1.2-V HSUL	Njia ya basi ya data 3
A16	LPDDR2_DQ26	—	1.2-V HSUL	Njia ya basi ya data 3
B15	LPDDR2_DQ27	—	1.2-V HSUL	Njia ya basi ya data 3
B14	LPDDR2_DQ28	—	1.2-V HSUL	Njia ya basi ya data 3

Jedwali 2-25. Majina na Kazi za Mawimbi ya LPDDR2 SDRAM

Bodi Marejeleo (U9)	Kimpango Mawimbi Jina	Kimbunga VE Nambari ya siri ya FPGA	I/O Kawaida	Maelezo
A14	LPDDR2_DQ29	—	1.2-V HSUL	Njia ya basi ya data 3
A13	LPDDR2_DQ30	—	1.2-V HSUL	Njia ya basi ya data 3
B12	LPDDR2_DQ31	—	1.2-V HSUL	Njia ya basi ya data 3
R23	LPDDR2_DQS0	V26	Tofauti 1.2-V HSUL	Data strobe P byte lane 0
P22	LPDDR2_DQSN0	U26	Tofauti 1.2-V HSUL	Data strobe N byte lane 0
J22	LPDDR2_DQS1	U27	Tofauti 1.2-V HSUL	Data strobe P byte lane 1
K23	LPDDR2_DQSN1	U28	Tofauti 1.2-V HSUL	Data strobe N byte lane 1
AB18	LPDDR2_DQS2	—	Tofauti 1.2-V HSUL	Data strobe P byte lane 2
AC19	LPDDR2_DQSN2	—	Tofauti 1.2-V HSUL	Data strobe N byte lane 2
B18	LPDDR2_DQS3	—	Tofauti 1.2-V HSUL	Data strobe P byte lane 3
A19	LPDDR2_DQSN4	—	Tofauti 1.2-V HSUL	Data strobe N byte lane 3
P1	LPDDR2_ZQ	—	1.2-v	Urekebishaji wa impedance ya ZQ

EEPROM
Ubao huu unajumuisha kifaa cha EEPROM cha 64-Kb. Kifaa hiki kina basi ya serial ya kiolesura cha waya 2 I2C.
Jedwali la 2–26 linaorodhesha mgawo wa pini ya EEPROM, majina ya mawimbi na vitendakazi. Majina ya mawimbi na aina yanahusiana na Kimbunga VE FPGA kulingana na mpangilio wa I/O na mwelekeo.

Jedwali 2–26. Majina na Kazi za Mawimbi ya EEPROM

Bodi Marejeleo (U12)	Kimpango Mawimbi Jina	Kimbunga V E FPGA Nambari ya siri	I/O Kawaida	Maelezo
1	EEPROM_A0	—	3.3-v	Anwani ya Chip
2	EEPROM_A1	—	3.3-v	Anwani ya Chip
3	EEPROM_A2	—	3.3-v	Anwani ya Chip
5	EEPROM_SDA	AH7	3.3-v	Anwani ya serial au data
6	EEPROM_SCL	AG7	3.3-v	Saa ya serial
7	EEPROM_WP	—	3.3-v	Andika ingizo la ulinzi

SRAM Sawazisha
Bodi ya ukuzaji inaauni SRAM ya kawaida ya 18-Mb iliyosawazishwa kwa maagizo na uhifadhi wa data yenye uwezo wa chini wa latency wa ufikiaji nasibu. Kifaa kina kiolesura cha 1024K x 18-bits. Kifaa hiki ni sehemu ya basi ya FSM iliyoshirikiwa ambayo huunganishwa kwenye kumbukumbu ya flash, SRAM, na Kidhibiti cha Mfumo cha MAX V CPLD 5M2210. Kasi ya kifaa ni 250 MHz ya kiwango cha data moja. Hakuna kasi ya chini zaidi kwa kifaa hiki. Bandwidth ya kinadharia ya kiolesura hiki ni Gbps 4 kwa milipuko inayoendelea. Muda wa kusoma kwa anwani yoyote ni saa mbili wakati muda wa kuandika ni saa moja.

Jedwali la 2–27 linaorodhesha mgawo wa pini ya SSRAM, majina ya mawimbi na vitendakazi.

Jedwali 2–27. Kazi za Pin za SSRAM, Majina ya Mawimbi ya Kiratibu, na Kazi (Sehemu ya 1 kati ya 2)

Bodi Marejeleo (U11)	Kimpango Mawimbi Jina	Kimbunga V E FPGA Nambari ya siri	I/O Kawaida	Maelezo
86	SRAM_OEN	E7	2.5-v	Wezesha pato
87	SRAM_WEN	D6	2.5-v	Andika wezesha
37	FSM_A1	B11	2.5-v	Anwani basi
36	FSM_A2	A11	2.5-v	Anwani basi
44	FSM_A3	D9	2.5-v	Anwani basi
42	FSM_A4	C10	2.5-v	Anwani basi
34	FSM_A5	A10	2.5-v	Anwani basi
47	FSM_A6	A9	2.5-v	Anwani basi
43	FSM_A7	C9	2.5-v	Anwani basi
46	FSM_A8	B8	2.5-v	Anwani basi
45	FSM_A9	B7	2.5-v	Anwani basi
35	FSM_A10	A8	2.5-v	Anwani basi
32	FSM_A11	B6	2.5-v	Anwani basi
33	FSM_A12	A6	2.5-v	Anwani basi
50	FSM_A13	C7	2.5-v	Anwani basi
48	FSM_A14	C6	2.5-v	Anwani basi
100	FSM_A15	F13	2.5-v	Anwani basi
99	FSM_A16	E13	2.5-v	Anwani basi
82	FSM_A17	A5	2.5-v	Anwani basi
80	FSM_A18	A4	2.5-v	Anwani basi
49	FSM_A19	J7	2.5-v	Anwani basi
81	FSM_A20	H7	2.5-v	Anwani basi
39	FSM_A21	J9	2.5-v	Anwani basi
58	FSM_D0	F16	2.5-v	Data basi
59	FSM_D1	E16	2.5-v	Data basi
62	FSM_D2	M9	2.5-v	Data basi
63	FSM_D3	M8	2.5-v	Data basi
68	FSM_D4	F15	2.5-v	Data basi
69	FSM_D5	E15	2.5-v	Data basi

Jedwali 2–27. Kazi za Pin za SSRAM, Majina ya Mawimbi ya Kiratibu, na Kazi (Sehemu ya 2 kati ya 2)

Bodi Marejeleo (U11)	Kimpango Mawimbi Jina	Kimbunga V E FPGA Nambari ya siri	I/O Kawaida	Maelezo
72	FSM_D6	E12	2.5-v	Data basi
73	FSM_D7	D13	2.5-v	Data basi
23	FSM_D8	J15	2.5-v	Data basi
22	FSM_D9	H15	2.5-v	Data basi
19	FSM_D10	E11	2.5-v	Data basi
18	FSM_D11	D10	2.5-v	Data basi
12	FSM_D12	L10	2.5-v	Data basi
13	FSM_D13	L9	2.5-v	Data basi
8	FSM_D14	G14	2.5-v	Data basi
9	FSM_D15	F14	2.5-v	Data basi
85	SRAM_ADSCN	E6	2.5-v	Kidhibiti hali ya anwani
84	SRAM_ADSPN	J10	2.5-v	Kichakataji hali ya anwani
83	SRAM_ADVN	G6	2.5-v	Anwani halali
93	SRAM_BWAN	A3	2.5-v	Byte kuandika kuchagua
94	SRAM_BWBN	A2	2.5-v	Byte kuandika kuchagua
97	SRAM_CE2	—	2.5-v	Washa Chip 2
92	SRAM_CE3N	—	2.5-v	Washa Chip 3
98	SRAM_CEN	D7	2.5-v	Washa Chip 1
89	SRAM_CLK	K10	2.5-v	Saa
88	SRAM_GWN	—	2.5-v	Washa uandishi wa kimataifa
31	SRAM_MODE	—	2.5-v	Uchaguzi wa mlolongo wa kupasuka
64	SRAM_ZZ	—	2.5-v	Hali ya usingizi wa nguvu

Mwako
Bodi ya uendelezaji inaauni kifaa chenye flashi kinachooana na 512-Mb CFI kwa hifadhi isiyo tete ya data ya usanidi wa FPGA, maelezo ya ubao, data ya maombi ya majaribio na nafasi ya msimbo wa mtumiaji. Kifaa hiki ni sehemu ya basi la FSM lililoshirikiwa ambalo huunganishwa kwenye kumbukumbu ya flash, SSRAM, na Kidhibiti cha Mfumo cha MAX V CPLD 5M2210. Kiolesura hiki cha kumbukumbu ya data ya biti 16 kinaweza kuendeleza shughuli za usomaji mwingi hadi 52 MHz kwa upitishaji wa 832 Mbps kwa kila kifaa. Utendaji wa kuandika ni 270 μs kwa bafa ya neno moja huku muda wa kufuta ni 800 ms kwa safu ya 128 K. Jedwali la 2–28 linaorodhesha kazi za kipini cha kumweka, majina ya mawimbi na vitendaji. Majina ya mawimbi na aina yanahusiana na Kimbunga VE FPGA kulingana na mpangilio wa I/O na mwelekeo.

Jedwali 2–28. Kazi za Pini ya Flash, Majina ya Mawimbi ya Kiratibu, na Kazi (Sehemu ya 1 kati ya 3)

Bodi Marejeleo (U10)	Kimpango Mawimbi Jina	Kimbunga V E FPGA Nambari ya siri	I/O Kawaida	Maelezo
F6	FLASH_ADVN	H12	2.5-v	Anwani halali
B4	FLASH_CEN	H14	2.5-v	Washa Chip

Jedwali 2–28. Kazi za Pini ya Flash, Majina ya Mawimbi ya Kiratibu, na Kazi (Sehemu ya 2 kati ya 3)

Bodi Marejeleo (U10)	Kimpango Mawimbi Jina	Kimbunga V E FPGA Nambari ya siri	I/O Kawaida	Maelezo
E6	FLASH_CLK	N12	2.5-v	Saa
F8	FLASH_OEN	L11	2.5-v	Wezesha pato
F7	FLASH_RDYBSYN	J12	2.5-v	Tayari
D4	FLASH_RESETN	K11	2.5-v	Weka upya
G8	FLASH_WEN	P12	2.5-v	Andika wezesha
C6	FLASH_WPN	—	2.5-v	Andika kulinda
A1	FSM_A1	B11	2.5-v	Anwani basi
B1	FSM_A2	A11	2.5-v	Anwani basi
C1	FSM_A3	D9	2.5-v	Anwani basi
D1	FSM_A4	C10	2.5-v	Anwani basi
D2	FSM_A5	A10	2.5-v	Anwani basi
A2	FSM_A6	A9	2.5-v	Anwani basi
C2	FSM_A7	C9	2.5-v	Anwani basi
A3	FSM_A8	B8	2.5-v	Anwani basi
B3	FSM_A9	B7	2.5-v	Anwani basi
C3	FSM_A10	A8	2.5-v	Anwani basi
D3	FSM_A11	B6	2.5-v	Anwani basi
C4	FSM_A12	A6	2.5-v	Anwani basi
A5	FSM_A13	C7	2.5-v	Anwani basi
B5	FSM_A14	C6	2.5-v	Anwani basi
C5	FSM_A15	F13	2.5-v	Anwani basi
D7	FSM_A16	E13	2.5-v	Anwani basi
D8	FSM_A17	A5	2.5-v	Anwani basi
A7	FSM_A18	A4	2.5-v	Anwani basi
B7	FSM_A19	J7	2.5-v	Anwani basi
C7	FSM_A20	H7	2.5-v	Anwani basi
C8	FSM_A21	J9	2.5-v	Anwani basi
A8	FSM_A22	H9	2.5-v	Anwani basi
G1	FSM_A23	G9	2.5-v	Anwani basi
H8	FSM_A24	F8	2.5-v	Anwani basi
B6	FSM_A25	E8	2.5-v	Anwani basi
B8	FSM_A26	D8	2.5-v	Anwani basi
F2	FSM_D0	F16	2.5-v	Data basi
E2	FSM_D1	E16	2.5-v	Data basi
G3	FSM_D2	M9	2.5-v	Data basi
E4	FSM_D3	M8	2.5-v	Data basi
E5	FSM_D4	F15	2.5-v	Data basi
G5	FSM_D5	E15	2.5-v	Data basi
G6	FSM_D6	E12	2.5-v	Data basi

Jedwali 2–28. Kazi za Pini ya Flash, Majina ya Mawimbi ya Kiratibu, na Kazi (Sehemu ya 3 kati ya 3)

Bodi Marejeleo (U10)	Kimpango Mawimbi Jina	Kimbunga V E FPGA Nambari ya siri	I/O Kawaida	Maelezo
H7	FSM_D7	D13	2.5-v	Data basi
E1	FSM_D8	J15	2.5-v	Data basi
E3	FSM_D9	H15	2.5-v	Data basi
F3	FSM_D10	E11	2.5-v	Data basi
F4	FSM_D11	D10	2.5-v	Data basi
F5	FSM_D12	L10	2.5-v	Data basi
H5	FSM_D13	L9	2.5-v	Data basi
G7	FSM_D14	G14	2.5-v	Data basi
E7	FSM_D15	F14	2.5-v	Data basi

Ugavi wa Nguvu
Unaweza kuwasha bodi ya usanidi kutoka kwa mfumo wa kuingiza umeme wa DC wa mtindo wa kompyuta ya mkononi. Ingizo la juzuutage lazima iwe kati ya 14 V hadi 20 V, ya sasa ya 4.3 A, na kiwango cha juu cha wattage ya 65 W. The DC juzuu yatage kisha huteremshwa kwa reli mbalimbali za nguvu zinazotumiwa na vijenzi vya bodi na kusakinishwa kwenye viunganishi vya HSMC. Kigeuzi cha analogi hadi dijiti kilicho kwenye ubao (ADC) hupima mkondo wa reli kadhaa mahususi za ubao.

Mfumo wa Usambazaji wa Nguvu
Kielelezo 2-9 kinaonyesha mfumo wa usambazaji wa nguvu kwenye bodi ya maendeleo. Upungufu wa kidhibiti na kushiriki huonyeshwa katika mikondo iliyoonyeshwa, ambayo ni viwango vya juu kabisa vya kihafidhina.

Kielelezo 2-9. Mfumo wa Usambazaji wa Nguvu

Kipimo cha Nguvu
Kuna reli nane za usambazaji wa nishati ambazo zina uwezo wa kuhisi wa sasa wa bodi kwa kutumia vifaa vya tofauti vya 24-bit vya ADC. Vipinga hisia za usahihi hugawanya vifaa vya ADC na reli kutoka kwa ndege ya msingi ya usambazaji kwa ADC kupima sasa. Basi la SPI huunganisha vifaa hivi vya ADC kwenye Kidhibiti cha Mfumo cha MAX V CPLD 5M2210.

Kielelezo 2-10 kinaonyesha mchoro wa kuzuia kwa saketi ya kipimo cha nguvu.

Kielelezo 2-10. Mzunguko wa Kipimo cha Nguvu

Jedwali la 2-29 linaorodhesha reli zinazolengwa. Safu wima ya jina la ishara hubainisha jina la reli inayopimwa huku safu wima ya pini ya kifaa ikibainisha vifaa vilivyoambatishwa kwenye reli.

Jedwali 2–29. Reli za Kipimo cha Nguvu

Kituo	Kimpango Mawimbi Jina	Voltage (V)	Kifaa Bandika	Maelezo
1	VCC	1.1	VCC	Nguvu ya msingi ya FPGA
2	VCAUX	2.5	VCC_AUX	Msaidizi
3	VCCA_FPLL	2.5	VCCA_FPLL	Nguvu ya analog ya PLL
			VCCPD3B4A,
			VCCPD5A, VCCPD5B, VCCPD6A,	Benki za madereva ya awali ya I/O 3B, 4A, 5A, 5B, 6A, 7A, na 8A
5	VCCIO_VCPPD_2.5V	2.5	VCCPD7A8A
			VCCIO3B,
			VCCIO6A, VCCIO7A,	VCC I/O benki 3B, 6A, 7A, na 8A
			VCCIO8A
7	VCCIO_1.2V	1.2	VCCIO5A, VCCIO5B,	VCC I/O benki 5A na 5B (LPDDR2)
8	VCCIO_1.5V	1.5	VCCIO_4A	VCC I/O benki 4A (DDR3)

Marejeleo ya Vipengele vya Bodi

Sura hii inaelezea vipengele vya bodi ya maendeleo ya Cyclone VE FPGA, maelezo ya utengenezaji, na taarifa za kufuata za bodi.

Vipengele vya Bodi
Jedwali linaorodhesha marejeleo ya sehemu na habari ya utengenezaji wa vifaa vyote kwenye bodi ya ukuzaji.

Jedwali 3-1. Marejeleo ya Sehemu na Habari ya Utengenezaji

Bodi Rejea	Sehemu	Mtengenezaji	Utengenezaji Nambari ya Sehemu	Mtengenezaji Webtovuti
U1	FPGA, Kimbunga VE F896, 149,500 LEs, bila risasi	Shirika la Altera	5CEFA7F31I7N	www.altera.com
U13	Mfumo wa MAX V CPLD 5M2210 Kidhibiti	Shirika la Altera	5M2210ZF256I5N	www.altera.com
U18	Kidhibiti cha pembeni cha USB cha Kasi ya Juu	Cypress	CY7C68013A	www.cypress.com
D1-D16, D18-D31,	LED za kijani	Kampuni ya Lumex Inc.	SML-LXT0805GW-TR	www.lumex.com
D17	LED nyekundu	Kampuni ya Lumex Inc.	SML-LXT0805IW-TR	www.lumex.com
D35	Bluu LED	Kampuni ya Lumex Inc.	SML-LX0805USBC-TR	www.lumex.com
SW1–SW4	Swichi za DIP za nafasi nne	Vipengele vya C&K/ Viwanda vya ITT	TDA04H0SB1	www.ittcannon.com
S1-S8	Bonyeza vifungo	Panasonic	EVQPAC07K	www.panasonic.com
S5	Slaidi ya kubadili	E-switch	EG2201A	www.e-switch.com
X1	Saa ya LVDS inayoweza kupangwa 125M chaguomsingi	Maabara ya Silicon	570FAB000973DG	www.silabs.com
X3	100 MHz kioo oscillator, ± 50 ppm, CMOS, 2.5 V	Maabara ya Silicon	510GBA100M000BAGx	www.silabs.com
X2	50 MHz kioo oscillator, ± 50 ppm, CMOS, 2.5 V	Maabara ya Silicon	510GBA50M0000BAGx	www.silabs.com
J12	Kiunganishi chenye pembe 9 cha PCB WR-DSUB chenye pembe XNUMX	Wurth Elektronik	618009231121	www.we-online.com
U21	daraja la USB hadi UART	Maabara ya Silicon	CP2104	www.silabs.com
J14	Ukanda wa soketi wa LCD wa pini 2 × 7	Samtec	TSM-107-07-GD	www.samtec.com
	LCD ya herufi 2×16, tumbo la nukta 5x8	Kampuni ya Lumex Inc.	LCM-S01602DSR/C	www.lumex.com
U14, U15	Vifaa vya Ethernet PHY BASE-T	Marvell Semiconductor	88E1111-B2- CAA1C000	www.marvell.com
J8, 9	Viunganishi vya RJ-45, 10/100/1000 Mbps	Wurth Elektronik	7499111001A	www.we-online.com
J7	HSMC, toleo maalum la soketi ya kasi ya juu ya familia ya QSH-DP.	Samtec	ASP-122953-01	www.samtec.com
U20	RS-232 transceiver mbili	Teknolojia ya Linear	LTC2803-1	www.linear.com

Jedwali 3-1. Marejeleo ya Sehemu na Habari ya Utengenezaji

Bodi Rejea	Sehemu	Mtengenezaji	Utengenezaji Nambari ya Sehemu	Mtengenezaji Webtovuti
U12	64-Kb EEPROM	Microchip	24AA64	www.microchip.com
J15, 16	2 x 8 vichwa vya utatuzi	Samtec	TSM-108-01-L-DV	www.samtec.com
U7, U8	16M × 16 × 8, 256-MB DDR3 SDRAM	Mikroni	MT41J128M16	www.micron.com
U9	16M × 32 × 8, 512-MB LPDDR2 SDRAM	Mikroni	MT42L128M32	www.micron.com
U11	1024K × 18 biti 18-Mb SRAM iliyosawazishwa	Integrated Silicon Solution, Inc.	IS61VPS102418A- 250TQL	www.issi.com
U10	Mweko wa 512-Mb unaosawazishwa	Numonyx	PC28F512P30BF	www.numonyx.com
U35	Tofauti ya njia 16 ya 24-bit ADC	Teknolojia ya Linear	LTC2418CGN#PBF	www.linear.com

Taarifa ya Utiifu wa China-RoHS

Jedwali la 3-2 linaorodhesha vitu hatari vilivyojumuishwa kwenye kifurushi.

Jedwali 3-2. Jedwali la Jina la Dawa za Hatari na Vidokezo vya Kuzingatia (1), (2)

Sehemu Jina	Kuongoza (Pb)	Cadmium (Cd)	Hexavalent Chromium (Cr6 +)	Zebaki (Hg)	Iliyojumuishwa biphenyls (PBB)	Iliyojumuishwa Etha za diphenyl (PBDE)
Bodi ya maendeleo ya Cyclone VE	X*	0	0	0	0	0
Ugavi wa umeme wa 15 V	0	0	0	0	0	0
Andika kebo ya USB ya AB	0	0	0	0	0	0
Mwongozo wa mtumiaji	0	0	0	0	0	0

Vidokezo vya Jedwali 3–2:

1. 0 inaonyesha kuwa mkusanyiko wa dutu ya hatari katika vifaa vyote vya homogeneous katika sehemu ni chini ya kizingiti husika cha kiwango cha SJ/T11363-2006.
2. X* inaonyesha kuwa msongamano wa dutu hatari ya angalau mojawapo ya nyenzo zote zenye uwiano sawa katika sehemu ni juu ya kizingiti kinachofaa cha kiwango cha SJ/T11363-2006, lakini hauruhusiwi na EU RoHS.

Tahadhari ya Ulinganifu wa CE EMI
Seti hii ya usanidi inawasilishwa kwa kuzingatia viwango vinavyohusika vilivyoidhinishwa na Maelekezo ya 2004/108/EC. Kwa sababu ya asili ya vifaa vya mantiki vinavyoweza kuratibiwa, inawezekana kwa mtumiaji kurekebisha kit kwa njia ya kuzalisha mwingiliano wa sumakuumeme (EMI) unaovuka mipaka iliyowekwa kwa kifaa hiki. EMI yoyote inayosababishwa kama matokeo ya marekebisho ya nyenzo iliyotolewa ni jukumu la mtumiaji.

Maelezo ya Ziada

Sura hii inatoa maelezo ya ziada kuhusu hati na Altera.

Historia ya Marekebisho ya Bodi
Jedwali lifuatalo linaorodhesha matoleo ya matoleo yote ya Bodi ya Maendeleo ya Cyclone VE FPGA.

Kutolewa Tarehe	Toleo	Maelezo
Machi 2013	Silicon ya uzalishaji	■ Marekebisho mapya ya bodi. Nambari mpya ya sehemu ya kifaa—5CEFA7F31I7N. ■ Bodi ilipitisha majaribio ya kufuata sheria ya CE.
Novemba 2012	Silicon ya uhandisi	Kutolewa kwa awali.

Historia ya Marekebisho ya Hati
Jedwali lifuatalo linaorodhesha historia ya masahihisho ya hati hii.

Tarehe	Toleo	Mabadiliko
Agosti 2017	1.4	Eneo la ubao lililosahihishwa la Kiunganishi cha SMA cha Pato la Saa ndani “Mwishoview ya Sifa za Bodi ya Maendeleo ya Kimbunga VE FPGA” kwenye ukurasa wa 2–2.
Januari 2017	1.3	Nambari ya siri ya EETA_RX_DV imerekebishwa Jedwali la 2–20 kwenye ukurasa wa 2–25.
Septemba 2015	1.2	■ Aliongeza kiungo kwa Duka la Kubuni la Altera in Kidhibiti cha Mfumo cha "MAX V CPLD 5M2210" kimewashwa ukurasa wa 2-5. ■ Lebo ya kifaa iliyosahihishwa ndani Kielelezo 2–5 kwenye ukurasa wa 2–15.
Machi 2013	1.1	■ Ilifanya marekebisho ya nambari ya sehemu ya kifaa cha FPGA kwa ajili ya kutolewa kwa silicon ya uzalishaji. ■ Aliongeza sehemu kuhusu "Tahadhari ya Ulinganifu wa CE EMI" kwenye ukurasa wa 3–2.
Novemba 2012	1.0	Kutolewa kwa awali.

Mikataba ya uchapaji
Jedwali lifuatalo linaonyesha kanuni za uchapaji hati hii inatumia.

Visual Cue	Maana
Aina ya Bold yenye Mtaji wa Awali Barua	Onyesha majina ya amri, vichwa vya kisanduku cha mazungumzo, chaguo za kisanduku cha mazungumzo na lebo zingine za GUI. Kwa mfanoample, Hifadhi Kama sanduku la mazungumzo. Kwa vipengele vya GUI, herufi kubwa inalingana na GUI.
ujasiri aina	Inaonyesha majina ya saraka, majina ya mradi, majina ya kiendeshi cha diski, file majina, file viendelezi vya jina, majina ya matumizi ya programu, na lebo za GUI. Kwa mfanoample, \q miundo saraka, D: kuendesha, na chiptrip.gdf file.
Aina ya Italiki yenye Herufi kubwa za Awali	Onyesha majina ya hati. Kwa mfanoample, Stratix IV Kubuni Miongozo.

Bodi ya Maendeleo ya Kimbunga VE FPGA

Mwongozo wa Marejeleo

Agosti 2017 Altera Corporation

Nyaraka / Rasilimali

ALTERA Cyclone VE FPGA Bodi ya Maendeleo [pdf] Mwongozo wa Mtumiaji Bodi ya Maendeleo ya Cyclone VE FPGA, Kimbunga, Bodi ya Maendeleo ya VE FPGA, Bodi ya Maendeleo ya FPGA, Bodi ya Maendeleo, Bodi

Marejeleo

• Mwongozo wa Mtumiaji