MICROCHIP Costas Loop Management Manuale Utente

Introduzione

Nella trasmissione wireless, il trasmettitore (Tx) e il ricevitore (Rx) sono separati da una distanza e isolati elettricamente. Anche se sia Tx che Rx sono sintonizzati sulla stessa frequenza, esiste uno spostamento di frequenza tra le frequenze portanti a causa della differenza in ppm tra gli oscillatori utilizzati in Tx e Rx. L'offset di frequenza viene compensato utilizzando metodi di sincronizzazione assistita da dati o non assistita da dati (cieca).

Un Costas Loop è un metodo basato su PLL non assistito da dati per la compensazione dell'offset della frequenza portante. L'applicazione principale dei loop Costas è nei ricevitori wireless. Utilizzandolo, l'offset di frequenza tra Tx e Rx viene compensato senza l'ausilio di toni pilota o simboli. Per le modulazioni BPSK e QPSK è implementato il Costas Loop con una modifica nel blocco di calcolo degli errori. L'utilizzo di un Costas Loop per la sincronizzazione di fase o di frequenza potrebbe causare ambiguità di fase, che deve essere corretta attraverso tecniche come la codifica differenziale.

Riepilogo

La tabella seguente fornisce un riepilogo delle caratteristiche del Costas Loop.

Tabella 1. Caratteristiche del Costas Loop

Versione principale	Questo documento si applica a Costas Loop v1.0.
Famiglie di dispositivi supportate	SoC Polar Fire® Fuoco polare
Supportato Attrezzo Fluire	Richiede Libero® SoC v12.0 o versioni successive.
Licenza	Costas Loop IP clear RTL ha una licenza bloccata e RTL crittografato è disponibile gratuitamente con qualsiasi licenza Libero. RTL crittografato: Per il core viene fornito il codice RTL crittografato completo, che consente di istanziarlo con Smart Design. Simulazione, sintesi e layout possono essere eseguiti con il software Libero. Cancella RTL: Viene fornito il codice sorgente RTL completo per il core e i banchi di test.

Caratteristiche

Costas Loop ha le seguenti caratteristiche principali:

• Supporta le modulazioni BPSK e QPSK
• Parametri del loop sintonizzabili per un'ampia gamma di frequenze

Implementazione di IP Core in Libero® Design Suite
L'IP core deve essere installato nel Catalogo IP del software Libero SoC. Questo viene installato automaticamente tramite l'IP
Funzione di aggiornamento del catalogo nel software Libero SoC oppure il core IP viene scaricato manualmente dal catalogo. Una volta
il core IP viene installato nel catalogo IP del software Libero SoC, il core viene configurato, generato e istanziato all'interno dello strumento Smart Design per l'inclusione nella lista dei progetti Libero.

Utilizzo e prestazioni del dispositivo

Le tabelle seguenti elencano l'utilizzo del dispositivo utilizzato per Costas Loop.

Tabella 2. Utilizzo del Costas Loop per QPSK

Dettagli del dispositivo		Risorse		Prestazioni (MHz)	RAM		Blocchi matematici	Chip Globali
Famiglia	Dispositivo	LUT	DFF		LSRAM	µSRAM
SoC PolarFire®	MPFS250T	1256	197	200	0	0	6	0
Fuoco Polare	MPF300T	1256	197	200	0	0	6	0

Tabella 3. Utilizzo del Costas Loop per BPSK

Dettagli del dispositivo		Risorse		Prestazioni (MHz)	RAM		Blocchi matematici	Chip Globali
Famiglia	Dispositivo	LUT	DFF		LSRAM	µSRAM
SoC PolarFire®	MPFS250T	1202	160	200	0	0	7	0
Fuoco polare	MPF300T	1202	160	200	0	0	7	0

Importante: 

1. I dati in questa tabella vengono acquisiti utilizzando le tipiche impostazioni di sintesi e layout. La sorgente del clock di riferimento CDR è stata impostata su Dedicato con gli altri valori del configuratore invariati.
2. Il clock è vincolato a 200 MHz durante l'esecuzione dell'analisi dei tempi per ottenere i numeri delle prestazioni.

Descrizione funzionale

In questa sezione vengono descritti i dettagli di implementazione del Costas Loop.

La figura seguente mostra lo schema a blocchi a livello di sistema del Costas Loop.

Figura 1-1. Diagramma a blocchi a livello di sistema di Costas Loop

La latenza tra l'input e l'output del top Costas è di 11 cicli di clock. La latenza THETA_OUT è di 10 clock
cicli. Kp (costante di proporzionalità), Ki (costante integrale), fattore Theta e fattore LIMIT devono essere fissati in base al rumore ambientale e all'offset di frequenza introdotto. Il Costas Loop impiega del tempo per bloccarsi, come nel funzionamento PLL. Alcuni pacchetti potrebbero andare persi durante il tempo di blocco iniziale del Costas Loop.

Architettura

La realizzazione del Costas Loop prevede i seguenti quattro blocchi:

• Filtro di loop (controller PI in questa implementazione)
• Generatore Theta
• Calcolo dell'errore
• Rotazione vettoriale

Figura 1-2. Diagramma a blocchi del ciclo di Costas

L'errore per uno schema di modulazione specifico viene calcolato in base ai valori I e Q ruotati utilizzando il modulo di rotazione vettoriale. Il controller PI calcola la frequenza in base all'errore, al guadagno proporzionale Kp e al guadagno integrale Ki. L'offset di frequenza massimo è impostato come valore limite per l'uscita di frequenza del controller PI. Il modulo Theta Generator genera l'angolo mediante integrazione. L'input del fattore theta determina la pendenza dell'integrazione e dipende.

sulla samporologio lungo. L'angolo generato dal generatore Theta viene utilizzato per ruotare i valori di input I e Q. La funzione di errore è specifica per un tipo di modulazione. Poiché il controller PI è implementato in formato a virgola fissa, la messa in scala viene eseguita sulle uscite proporzionali e integrali del controller PI.

Allo stesso modo, il ridimensionamento viene implementato per l'integrazione theta.

Parametri principali IP e segnali di interfaccia

In questa sezione vengono trattati i parametri del configuratore GUI Costas Loop e i segnali I/O.

Impostazioni di configurazione

Nella tabella seguente è riportata la descrizione dei parametri di configurazione utilizzati nell'implementazione hardware di Costas Loop. Questi sono parametri generici che variano in base ai requisiti dell'applicazione.
Tabella 2-1. Parametro di configurazione

Nome del segnale	Descrizione
Tipo di modulazione	BPSK o QPSK

Segnali di ingressi e uscite
La tabella seguente elenca le porte di ingresso e uscita di Costas Loop.
Tabella 2-2. Segnali di ingresso e uscita

Nome del segnale	Direzione	Tipo di segnale	Larghezza	Descrizione
CLK_I	Ingresso	—	1	Segnale dell'orologio
ARST_N_IN	Ingresso	—	1	Segnale di reset asincrono basso attivo
I_DATI_IN	Ingresso	Firmato	16	In fase / Ingresso dati reali
Q_DATI_IN	Ingresso	Firmato	16	Quadratura/Inserimento dati immaginari
KP_IN	Ingresso	Firmato	18	Costante di proporzionalità del controller PI
KI_IN	Ingresso	Firmato	18	Costante integrale del controller PI
LIMIT_IN	Ingresso	Firmato	18	Limite per il controller PI
THETA_FACTOR_IN	Ingresso	Firmato	18	Fattore theta per l'integrazione theta.
I_DATI_OUT	Produzione	Firmato	16	In fase / Uscita dati reali
Q_DATI_OUT	Produzione	Firmato	16	Output dati quadratura/immaginario
THETA_OUT	Produzione	Firmato	10	Indice Theta calcolato (0-1023) per la verifica
PI_OUT	Produzione	Firmato	18	Uscita PI

Diagrammi di temporizzazione

Questa sezione discute il diagramma temporale del Costas Loop.
La figura seguente mostra il diagramma temporale di Costas Loop.
Figura 3-1. Diagramma temporale del ciclo di Costas

Banco di prova

Per verificare e testare Costas Loop viene utilizzato un banco di prova unificato chiamato banco di prova utente. Viene fornito un banco di prova per verificare la funzionalità del Costas Loop IP.

Righe di simulazione

Per simulare il core utilizzando il banco di prova, eseguire i seguenti passaggi:

1. Aprire l'applicazione Libero SoC, fare clic sulla scheda Catalogo, espandere Solutions-Wireless, fare doppio clic su COSTAS LOOP, quindi fare clic su OK. La documentazione associata all'IP è elencata in Documentazioni.
   Importante: Se non vedi la scheda Catalogo, vai a View > menu Windows e fai clic su Catalogo per renderlo visibile.
   Figura 4-1. Costas Loop IP Core nel catalogo Libero SoC
   
   
2. Configura l'IP secondo le tue esigenze.
   Figura 4-2. GUI del configuratore
   
   Promuovi tutti i segnali al livello più alto e genera il design
3. Nella scheda Gerarchia degli stimoli, fare clic su Costruisci gerarchia.
   Figura 4-3. Costruisci la gerarchia
   
   
4. Nella scheda Gerarchia degli stimoli, fare clic con il pulsante destro del mouse sul testbench (Costas loop bevy), scegliere Simulate Present Design, quindi fare clic su Open Interactively.
   Figura 4-4. Simulazione del design di pre-sintesi
   
   ModelSim si apre con il banco di prova file, come mostrato nella figura seguente.
   Figura 4-5. Finestra di simulazione ModelSim
   

Importante: Se la simulazione viene interrotta a causa del limite di runtime specificato nel file .do file, utilizzare il comando run -all per completare la simulazione

Cronologia delle revisioni

La cronologia delle revisioni descrive le modifiche implementate nel documento. Le modifiche sono elencate per revisione, a partire dalla pubblicazione più recente.
Tabella 5-1. Cronologia delle revisioni

Revisione	Data	Descrizione
A	03/2023	Versione iniziale

Supporto FPGA per microchip

Il gruppo di prodotti FPGA Microchip supporta i propri prodotti con vari servizi di supporto, tra cui il servizio clienti,
Centro di supporto tecnico clienti, a websito e uffici vendite in tutto il mondo. Si consiglia ai clienti di visitare
Raccogli le risorse online di Microchip prima di contattare l'assistenza poiché è molto probabile che le loro domande siano già state inviate
risposto.

Contattare il Centro di assistenza tecnica tramite il websito a www.microchip.com/support. Menzionare il dispositivo FPGA
Numero di parte, seleziona la categoria di custodia appropriata e carica il design files durante la creazione di un caso di supporto tecnico.

Contatta il servizio clienti per supporto non tecnico sul prodotto, come prezzi del prodotto, aggiornamenti del prodotto, aggiornamento
informazioni, stato dell'ordine e autorizzazione.

• Dal Nord America, chiamare 800.262.1060
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Assistenza clienti

Gli utenti dei prodotti Microchip possono ricevere assistenza attraverso diversi canali:

• Distributore o rappresentante
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• Supporto tecnico

I clienti devono contattare il loro distributore, rappresentante o ESE per ricevere supporto. Sono disponibili anche uffici vendite locali per aiutare i clienti. Un elenco di uffici vendite e sedi è incluso in questo documento.

Il supporto tecnico è disponibile tramite websito a: www.microchip.com/support

Funzionalità di protezione del codice dei dispositivi a microchip

Si noti quanto segue in merito alla funzionalità di protezione del codice sui prodotti Microchip:

• I prodotti Microchip soddisfano le specifiche contenute nella rispettiva scheda tecnica Microchip.
• Microchip ritiene che la sua famiglia di prodotti sia sicura se utilizzata nel modo previsto, nel rispetto delle specifiche operative e in condizioni normali.
• Microchip apprezza e protegge in modo aggressivo i suoi diritti di proprietà intellettuale. I tentativi di violare le funzionalità di protezione del codice del prodotto Microchip sono severamente vietati e possono violare il Digital Millennium Copyright Act.
• Né Microchip né altri produttori di semiconduttori possono garantire la sicurezza del suo codice. La protezione del codice non significa che garantiamo che il prodotto è "indistruttibile". La protezione del codice è in continua evoluzione. Microchip si impegna a migliorare continuamente le funzionalità di protezione del codice dei nostri prodotti

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Documenti / Risorse

MICROCHIP Costas Loop Management [pdf] Guida utente Costas Loop Management, Gestione Loop, Gestione

Riferimenti

• Manuale d'uso