ઇન્ટેલ AN 903 એક્સિલરેટીંગ ટાઇમિંગ ક્લોઝર
AN 903: Intel® Quartus® પ્રાઇમ પ્રો એડિશનમાં સમયને વેગ આપવો
આધુનિક એફપીજીએ ડિઝાઇનની ઘનતા અને જટિલતા, જે એમ્બેડેડ સિસ્ટમ્સ, આઇપી અને હાઇ-સ્પીડ ઇન્ટરફેસને જોડે છે, સમય બંધ કરવા માટે વધતા પડકારો રજૂ કરે છે. મોડેથી આર્કિટેક્ચરલ ફેરફારો અને ચકાસણી પડકારો સમય માંગી લે તેવી ડિઝાઇન પુનરાવર્તનો તરફ દોરી શકે છે. આ દસ્તાવેજ Intel® Quartus® Prime Pro Edition સોફ્ટવેરમાં ચકાસાયેલ અને પુનરાવર્તિત પદ્ધતિનો ઉપયોગ કરીને સમય બંધ થવાને વેગ આપવા માટેના ત્રણ પગલાંનો સારાંશ આપે છે. આ પદ્ધતિમાં પ્રારંભિક RTL વિશ્લેષણ અને ઑપ્ટિમાઇઝેશન, તેમજ સંકલન સમય ઘટાડવા અને સમય બંધ કરવા માટે જરૂરી ડિઝાઇન જટિલતા અને પુનરાવર્તનોને ઘટાડવા માટે સ્વચાલિત તકનીકોનો સમાવેશ થાય છે.
સમય બંધ થવાના પ્રવેગક પગલાં
સમય બંધ થવાના પ્રવેગક પગલાં
| સમય બંધ કરવાનું પગલું | સમય બંધ કરવાની પ્રવૃત્તિ | વિગતવાર માહિતી |
| પગલું 1: RTLનું વિશ્લેષણ અને ઑપ્ટિમાઇઝ કરો | • યોગ્ય ડિઝાઇન સહાયક ઉલ્લંઘન પૃષ્ઠ 4 પર
• લોજિક સ્તરો ઘટાડો પૃષ્ઠ 7 પર • ઉચ્ચ ફેન-આઉટ નેટ ઘટાડો પૃષ્ઠ 9 પર |
• ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રો આવૃત્તિ વપરાશકર્તા માર્ગદર્શિકા: ડિઝાઇન ઑપ્ટિમાઇઝેશન
• ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રો આવૃત્તિ વપરાશકર્તા માર્ગદર્શિકા: ડિઝાઇન ભલામણો |
| પગલું 2: કમ્પાઇલર ઓપ્ટિમાઇઝેશન લાગુ કરો | • કમ્પાઇલર ઓપ્ટિમાઇઝેશન મોડ્સ લાગુ કરો અને વ્યૂહરચનાઓ પૃષ્ઠ 13 પર
• ઉચ્ચ ઉપયોગ માટે ભીડ ઘટાડો પૃષ્ઠ 16 પર |
• ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રો આવૃત્તિ વપરાશકર્તા માર્ગદર્શિકા: ડિઝાઇન સંકલન
• ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રો આવૃત્તિ વપરાશકર્તા માર્ગદર્શિકા: ડિઝાઇન ઑપ્ટિમાઇઝેશન |
| પગલું 3: સંતોષકારક પરિણામો સાચવો | • લૉક ડાઉન ઘડિયાળો, રેમ અને ડીએસપી પૃષ્ઠ 20 પર
• ડિઝાઇન પાર્ટીશન પરિણામો સાચવો પૃષ્ઠ 21 પર |
• ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રો આવૃત્તિ વપરાશકર્તા માર્ગદર્શિકા: બ્લોક- આધારિત ડિઝાઇન |
પગલું 1: ડિઝાઇન RTLનું વિશ્લેષણ અને ઑપ્ટિમાઇઝ કરો
તમારી ડિઝાઇનના સ્રોત કોડને ઑપ્ટિમાઇઝ કરવું એ તમારા પરિણામોની ગુણવત્તા સુધારવા માટે સામાન્ય રીતે પ્રથમ અને સૌથી અસરકારક તકનીક છે. ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ ડિઝાઇન આસિસ્ટન્ટ તમને મૂળભૂત ડિઝાઇન નિયમોના ઉલ્લંઘનોને ઝડપથી સુધારવામાં મદદ કરે છે અને ડિઝાઇન ઑપ્ટિમાઇઝેશન અને ટાઇમિંગ ક્લોઝરને સરળ બનાવતા RTL ફેરફારોની ભલામણ કરે છે.
સમય બંધ કરવાની સમસ્યાઓ
- વધુ પડતા તર્ક સ્તરો ફિટર પ્રોસેસિંગ ઓર્ડર, અવધિ અને પરિણામોની ગુણવત્તાને પ્રભાવિત કરે છે.
- ઉચ્ચ ચાહક-આઉટ નેટ્સ સંસાધનોની ભીડનું કારણ બને છે અને ડેટા પાથ પર વધારાનો તણાવ ઉમેરે છે, પાથની નિર્ણાયકતામાં અનાવશ્યક વધારો કરે છે અને સમય બંધ થવાને જટિલ બનાવે છે. આ તાણ એ આકર્ષણ બળ છે જે પાથને ખેંચે છે (અને તે બધા પાથ જે તે ઉચ્ચ ચાહક-આઉટ સિગ્નલને શેર કરે છે) ઉચ્ચ ચાહક-આઉટ સ્ત્રોત તરફ.
ટાઇમિંગ ક્લોઝર સોલ્યુશન્સ
- પૃષ્ઠ 4 પર યોગ્ય ડિઝાઇન સહાયક ઉલ્લંઘનો - તમારી ડિઝાઇન સાથે સંબંધિત મૂળભૂત ડિઝાઇન નિયમોના ઉલ્લંઘનોને ઝડપથી ઓળખવા અને સુધારવા માટે.
- પેજ 7 પર લોજિક લેવલ ઘટાડવું—ડિઝાઇનના તમામ ઘટકો સમાન ફિટર ઑપ્ટિમાઇઝેશન મેળવી શકે તેની ખાતરી કરવા અને કમ્પાઇલ ટાઇમ ઘટાડવા.
- સંસાધનની ભીડ ઘટાડવા અને સમય બંધ થવાને સરળ બનાવવા માટે પૃષ્ઠ 9 પર ઉચ્ચ ફેન-આઉટ નેટ્સ ઘટાડો.
સંબંધિત માહિતી
- "ડિઝાઇન આસિસ્ટન્ટ સાથે ડિઝાઇન નિયમ તપાસી રહ્યું છે," ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રો એડિશન વપરાશકર્તા માર્ગદર્શિકા: ડિઝાઇન ભલામણો
- "સોર્સ કોડ ઑપ્ટિમાઇઝ કરો," ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રો એડિશન વપરાશકર્તા માર્ગદર્શિકા: ડિઝાઇન ઑપ્ટિમાઇઝેશન
- "ફેન-આઉટ કંટ્રોલ માટે ડુપ્લિકેટ રજિસ્ટર," ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રો એડિશન વપરાશકર્તા માર્ગદર્શિકા: ડિઝાઇન ઑપ્ટિમાઇઝેશન
યોગ્ય ડિઝાઇન સહાયક ઉલ્લંઘન
જાણીતા સમય બંધ થવાના મુદ્દાઓને દૂર કરવા માટે પ્રારંભિક ડિઝાઇન વિશ્લેષણ કરવાથી ઉત્પાદકતામાં નોંધપાત્ર વધારો થાય છે. ડિફૉલ્ટ સેટિંગ્સ સાથે પ્રારંભિક સંકલન ચલાવ્યા પછી, તમે ફરીથી કરી શકો છોview ડિઝાઇન સહાયક પ્રારંભિક વિશ્લેષણ માટે અહેવાલ આપે છે. જ્યારે સક્ષમ હોય, ત્યારે ડિઝાઇન સહાયક ઇન્ટેલ એફપીજીએ દ્વારા ભલામણ કરાયેલ ડિઝાઇન માર્ગદર્શિકાના માનક સેટ સામે કોઈપણ ઉલ્લંઘનની આપમેળે જાણ કરે છે. તમે કમ્પાઇલેશન ફ્લો મોડમાં ડિઝાઇન સહાયકને ચલાવી શકો છો, જે તમને પરવાનગી આપે છે view સંકલન માટે સંબંધિત ઉલ્લંઘનો stagતમે ચલાવો છો. વૈકલ્પિક રીતે, ડિઝાઇન સહાયક ટાઇમિંગ એનાલાઇઝર અને ચિપ પ્લાનરમાં વિશ્લેષણ મોડમાં ઉપલબ્ધ છે.
- સંકલન ફ્લો મોડ-એક અથવા વધુ સે. દરમિયાન આપમેળે ચાલે છેtagસંકલન. આ મોડમાં, ડિઝાઇન સહાયક સંકલન દરમિયાન ઇન-ફ્લો (ક્ષણિક) ડેટાનો ઉપયોગ કરે છે.
- વિશ્લેષણ મોડ- ચોક્કસ સંકલન પર ડિઝાઇન ઉલ્લંઘનોનું વિશ્લેષણ કરવા માટે ટાઇમિંગ એનાલાઇઝર અને ચિપ પ્લાનરમાંથી ડિઝાઇન સહાયક ચલાવોtage, સંકલન પ્રવાહમાં આગળ વધતા પહેલા. વિશ્લેષણ મોડમાં, ડિઝાઇન સહાયક સ્થિર સંકલન સ્નેપશોટ ડેટાનો ઉપયોગ કરે છે.
ડિઝાઇન સહાયક નીચેના ગંભીરતા સ્તરોમાંથી એક સાથે દરેક નિયમના ઉલ્લંઘનને નિયુક્ત કરે છે. તમે ડિઝાઇન સહાયકને તમારી ડિઝાઇનમાં કયા નિયમો તપાસવા માંગો છો તે તમે સ્પષ્ટ કરી શકો છો અને ગંભીરતાના સ્તરોને કસ્ટમાઇઝ કરી શકો છો, આમ તમારી ડિઝાઇન માટે મહત્વપૂર્ણ ન હોય તેવા નિયમની તપાસને દૂર કરી શકો છો.
ડિઝાઇન સહાયક નિયમ ગંભીરતા સ્તરો
| શ્રેણીઓ | વર્ણન | ગંભીરતા સ્તર રંગ |
| ક્રિટિકલ | હેન્ડ-ઓફ માટે સરનામું મુદ્દો. | લાલ |
| ઉચ્ચ | સંભવિત રૂપે કાર્યાત્મક નિષ્ફળતાનું કારણ બને છે. ગુમ થયેલ અથવા ખોટો ડિઝાઇન ડેટા સૂચવી શકે છે. | નારંગી |
| મધ્યમ | f માટે પરિણામોની ગુણવત્તાને સંભવિતપણે અસર કરે છેMAX અથવા સંસાધનનો ઉપયોગ. | બ્રાઉન |
| નીચું | નિયમ RTL કોડિંગ દિશાનિર્દેશો માટે શ્રેષ્ઠ પ્રયાસોને પ્રતિબિંબિત કરે છે. | વાદળી |
ડિઝાઇન સહાયક સુયોજિત કરી રહ્યા છીએ
તમે તમારી વ્યક્તિગત ડિઝાઇન લાક્ષણિકતાઓ અને રિપોર્ટિંગ આવશ્યકતાઓ માટે ડિઝાઇન સહાયકને સંપૂર્ણપણે કસ્ટમાઇઝ કરી શકો છો. અસાઇનમેન્ટ્સ ➤ સેટિંગ્સ ➤ ડિઝાઇન આસિસ્ટન્ટ નિયમ સેટિંગ્સ પર ક્લિક કરો કે જે વિવિધ નિયમો અને પરિમાણોને નિયંત્રિત કરે છે તે વિકલ્પોનો ઉલ્લેખ કરે છે.tagડિઝાઇન નિયમની ચકાસણી માટે ડિઝાઇન સંકલન.
ડિઝાઇન સહાયક નિયમ સેટિંગ્સ
ડિઝાઇન સહાયક ચલાવી રહ્યા છે
જ્યારે સક્ષમ હોય, ત્યારે ડિઝાઇન સહાયક સંકલન દરમિયાન આપમેળે ચાલે છે અને કમ્પાઇલેશન રિપોર્ટમાં સક્ષમ ડિઝાઇન નિયમોના ઉલ્લંઘનની જાણ કરે છે. વૈકલ્પિક રીતે, તમે વિશિષ્ટ સંકલન સ્નેપશોટ પર વિશ્લેષણ મોડમાં ડિઝાઇન સહાયક ચલાવી શકો છો, ફક્ત તે જ પર વિશ્લેષણ કેન્દ્રિત કરવા માટેtagઇ. સંકલન દરમિયાન સ્વચાલિત ડિઝાઇન સહાયક તપાસને સક્ષમ કરવા માટે:
- ડિઝાઇન સહાયક નિયમ સેટિંગ્સમાં સંકલન દરમિયાન ડિઝાઇન સહાયક અમલને સક્ષમ કરો ચાલુ કરો. સ્નેપશોટ પર લાગુ થતા કોઈપણ ડિઝાઇન નિયમો સામે ચોક્કસ સ્નેપશોટને માન્ય કરવા માટે વિશ્લેષણ મોડમાં ડિઝાઇન સહાયક ચલાવવા માટે:
- ટાઇમિંગ એનાલાઇઝર અથવા ચિપ પ્લાનર ટાસ્ક પેનલમાં DRC રિપોર્ટ કરો પર ક્લિક કરો.
Viewડિઝાઇન સહાયક પરિણામો ing અને સુધારવું
ડિઝાઇન આસિસ્ટન્ટ વિવિધ s માં ડિઝાઇન નિયમોના ઉલ્લંઘનોને સક્ષમ કરે છેtagસંકલન અહેવાલના es.
સંશ્લેષણ, યોજના, સ્થાન અને અહેવાલોને અંતિમ સ્વરૂપમાં ડિઝાઇન સહાયક પરિણામો
થી view દરેક નિયમ માટે પરિણામો, નિયમોની સૂચિમાંના નિયમ પર ક્લિક કરો. નિયમનું વર્ણન અને સુધારણા માટે ડિઝાઇન ભલામણો દેખાય છે.
ડિઝાઇન મદદનીશ નિયમ ઉલ્લંઘન ભલામણ
ડિઝાઇન નિયમના ઉલ્લંઘનને સુધારવા માટે તમારા RTL માં ફેરફાર કરો.
લોજિક સ્તરો ઘટાડો
અતિશય તર્ક સ્તરો ફિટરના પરિણામોની ગુણવત્તાને અસર કરી શકે છે કારણ કે ડિઝાઇન જટિલ પાથ ફિટરની પ્રક્રિયાના ક્રમ અને અવધિને પ્રભાવિત કરે છે. ફિટર ટાઇમિંગ સ્લેકના આધારે ડિઝાઇનને સ્થાન આપે છે અને રૂટ કરે છે. ફિટર પહેલા ઓછામાં ઓછા સ્લેક સાથે લાંબા પાથ મૂકે છે. ફિટર સામાન્ય રીતે નીચલા-તર્ક સ્તરના પાથ કરતાં ઉચ્ચ તર્ક-સ્તર પાથને પ્રાથમિકતા આપે છે. લાક્ષણિક રીતે, ફિટર એસ પછીtage પૂર્ણ છે, બાકી રહેલા નિર્ણાયક માર્ગો ઉચ્ચતમ તર્ક સ્તરના પાથ નથી. ફિટર ઉચ્ચ સ્તરના તર્ક માટે પસંદગીનું પ્લેસમેન્ટ, રૂટીંગ અને રીટાઇમિંગ આપે છે. તર્કનું સ્તર ઘટાડવું એ સુનિશ્ચિત કરવામાં મદદ કરે છે કે ડિઝાઇનના તમામ ઘટકો સમાન ફિટર અગ્રતા પ્રાપ્ત કરે છે. રિપોર્ટ્સ ચલાવો ➤ કસ્ટમ રિપોર્ટ્સ ➤ પાથમાં તર્કના સ્તરો દર્શાવતા અહેવાલો જનરેટ કરવા માટે સમય વિશ્લેષકમાં સમયની જાણ કરો. જો પાથ સમયસર નિષ્ફળ જાય અને તર્ક સ્તરોની સંખ્યા વધારે હોય, તો પ્રદર્શન સુધારવા માટે ડિઝાઇનના તે ભાગમાં પાઇપલાઇનિંગ ઉમેરવાનું વિચારો.
પાથ રિપોર્ટમાં લોજિક ડેપ્થ
રિપોર્ટિંગ લોજિક લેવલ ડેપ્થ
કમ્પાઈલરની યોજના પછી એસtage, તમે ટાઇમિંગ એનાલાઇઝર Tcl કન્સોલમાં report_logic_depth ચલાવી શકો છો view ઘડિયાળના ડોમેનમાં લોજિક સ્તરોની સંખ્યા. report_logic_depth એ જટિલ માર્ગો વચ્ચે તર્કની ઊંડાઈનું વિતરણ બતાવે છે, જેનાથી તમે એવા વિસ્તારોને ઓળખી શકો છો જ્યાં તમે તમારા RTL માં તર્કનું સ્તર ઘટાડી શકો છો.
રિપોર્ટ_લોજિક_ડેપ્થ -પેનલ_નામ - [ગેટ_ક્લોક્સમાંથી ] \ -થી [ગેટ_ક્લોક્સ ]
રિપોર્ટ_લોજિક_ડેપ્થ આઉટપુટ
RTL ઑપ્ટિમાઇઝ કરવા માટે ડેટા મેળવવા માટે, કમ્પાઇલરની યોજના પછી રિપોર્ટ_લોજિક_ડેપ્થ ચલાવોtage, બાકીના ફિટરને ચલાવતા પહેલાtages અન્યથા, પોસ્ટ-ફિટર રિપોર્ટ્સમાં ભૌતિક ઓપ્ટિમાઇઝેશન (રિટાઇમિંગ અને રિસિન્થેસિસ) ના પરિણામોનો પણ સમાવેશ થાય છે.
પાડોશી પાથની જાણ કરવી
ફિટર (ફાઇનલાઇઝ) ચલાવ્યા પછીtage, તમે જટિલ પાથનું મૂળ કારણ નક્કી કરવામાં મદદ કરવા માટે report_neighbor_paths ચલાવી શકો છો (ઉદા.ample, ઉચ્ચ તર્ક સ્તર, રિટાઇમિંગ મર્યાદા, સબ-ઑપ્ટિમલ પ્લેસમેન્ટ, I/O કૉલમ ક્રોસિંગ, હોલ્ડ-ફિક્સ, અથવા અન્ય): રિપોર્ટ_પડોશી_પાથ - to_clock -એનપાથ -પેનલ_નામ
report_neighbor_paths ડિઝાઇનમાં સૌથી વધુ સમય-નિર્ણાયક પાથનો અહેવાલ આપે છે, જેમાં સંકળાયેલ સ્લેક, વધારાના પાથ સારાંશ માહિતી અને પાથ બાઉન્ડિંગ બોક્સનો સમાવેશ થાય છે.
રિપોર્ટ_પડોશી_પાથ આઉટપુટ
report_neighbor_paths એ દરેક જટિલ પાથ પહેલા અને પાથ પછીનો સૌથી સમય-નિર્ણાયક પાથ બતાવે છે. જો પાથ પર નેગેટિવ સ્લેક હોય તો પાથનું રિટાઇમિંગ અથવા લોજિક બેલેન્સિંગ ટાઇમિંગ ક્લોઝરને સરળ બનાવી શકે છે, પરંતુ પાથ પહેલાં અથવા પાથ પછી સકારાત્મક મંદી હોય છે.
રિટાઇમિંગને સક્ષમ કરવા માટે, ખાતરી કરો કે નીચેના વિકલ્પો ચાલુ છે:
- રજિસ્ટર માટે — અસાઇનમેન્ટ્સ સક્ષમ કરો ➤ સેટિંગ્સ ➤ કમ્પાઈલર સેટિંગ્સ ➤ રજિસ્ટર ઑપ્ટિમાઇઝેશન ➤ રજિસ્ટર રિટાઇમિંગને મંજૂરી આપો
- RAM એન્ડપોઇન્ટ્સ માટે - એસાઇનમેન્ટ્સ સક્ષમ કરો ➤ સેટિંગ્સ ➤ કમ્પાઈલર સેટિંગ્સ ➤ ફિટર સેટિંગ્સ (એડવાન્સ્ડ) ➤ રેમ રીટાઇમિંગને મંજૂરી આપો
- ડીએસપી એન્ડપોઈન્ટ્સ માટે - એસાઈનમેન્ટ્સ સક્ષમ કરો ➤ સેટિંગ્સ ➤ કમ્પાઈલર સેટિંગ્સ ➤ ફિટર સેટિંગ્સ (એડવાન્સ્ડ) ➤ ડીએસપી રીટાઇમિંગને મંજૂરી આપો
નોંધ
જો વધુ તર્ક સંતુલન જરૂરી હોય, તો તમારે તર્કને નિર્ણાયક પાથમાંથી પાથ પહેલા અથવા પછીના પાથ પર ખસેડવા માટે તમારા RTLને મેન્યુઅલી સંશોધિત કરવું આવશ્યક છે.
જો રજિસ્ટરનું આઉટપુટ તેના ઇનપુટ સાથે જોડાયેલ હોય, તો એક અથવા બંને પાડોશી પાથ વર્તમાન પાથ સાથે સમાન હોઈ શકે છે. જ્યારે સૌથી ખરાબ સ્લેક સાથે પાડોશી પાથ શોધી રહ્યા હોય, ત્યારે તમામ ઓપરેટિંગ શરતોને ધ્યાનમાં લેવામાં આવે છે, માત્ર મુખ્ય પાથની જ ઓપરેટિંગ શરતો જ નહીં.
ટેક્નોલોજી મેપમાં લોજિક લેવલની કલ્પના કરવી Viewer
ટેકનોલોજી નકશો Viewer યોજનાકીય, ટેક્નોલોજી-મેપ્ડ, ડિઝાઇન નેટલિસ્ટની રજૂઆતો પણ પ્રદાન કરે છે, અને તર્ક સ્તરોની સંખ્યા ઘટાડવાથી ડિઝાઇનમાં કયા ક્ષેત્રોને ફાયદો થઈ શકે છે તે જોવામાં તમને મદદ કરી શકે છે. તમે ચિપ પ્લાનરમાં વિગતવાર પાથના ભૌતિક લેઆઉટની પણ તપાસ કરી શકો છો. એકમાં સમયનો માર્ગ શોધવા માટે viewers, ટાઈમિંગ રિપોર્ટમાં પાથ પર જમણું-ક્લિક કરો, લોકેટ પાથ પર નિર્દેશ કરો અને ટેક્નોલોજી મેપમાં લોકેટ પસંદ કરો Viewer
ઉચ્ચ ફેન-આઉટ નેટ ઘટાડો
ઉચ્ચ ચાહક-આઉટ નેટ સંસાધન ભીડનું કારણ બની શકે છે, જેનાથી સમય બંધ થવાનું જટિલ બને છે. સામાન્ય રીતે, કમ્પાઈલર ઘડિયાળોથી સંબંધિત ઉચ્ચ ચાહક-આઉટ નેટનું આપમેળે સંચાલન કરે છે. કમ્પાઈલર વૈશ્વિક ઘડિયાળ નેટવર્ક પર આપમેળે માન્યતા પ્રાપ્ત ઉચ્ચ ચાહક-આઉટ નેટને પ્રોત્સાહન આપે છે. કમ્પાઈલર પ્લેસ અને રૂટ દરમિયાન ઉચ્ચ ઓપ્ટિમાઇઝેશન પ્રયાસ કરે છેtages, જે ફાયદાકારક રજિસ્ટર ડુપ્લિકેશનમાં પરિણમે છે. નીચેના ખૂણાના કેસોમાં, તમે તમારી ડિઝાઇન RTL માં નીચેના મેન્યુઅલ ફેરફારો કરીને ભીડને ઘટાડી શકો છો:
ઉચ્ચ ફેન-આઉટ નેટ કોર્નર કેસો
| ડિઝાઇન લાક્ષણિકતા | મેન્યુઅલ RTL ઓપ્ટિમાઇઝેશન |
| ઉચ્ચ ચાહક-આઉટ નેટ જે ઘણા પદાનુક્રમ અથવા ભૌતિક રીતે દૂરના સ્થળો સુધી પહોંચે છે | પદાનુક્રમમાં ઉચ્ચ ફેન-આઉટ નેટવર્કને મેન્યુઅલી ડુપ્લિકેટ કરવા માટે પાઇપલાઇનમાં છેલ્લા રજિસ્ટર પર ડુપ્લિકેટ_હાઇરાર્કી_ડેપ્થ અસાઇનમેન્ટનો ઉલ્લેખ કરો. પ્લેસમેન્ટ દરમિયાન ડુપ્લિકેટ રજીસ્ટર માટે ડુપ્લિકેટ_રજીસ્ટર સોંપણીનો ઉલ્લેખ કરો. |
| કોમ્બિનેશનલ લોજિકથી DSP અથવા M20K મેમરી બ્લોક માટે કંટ્રોલ સિગ્નલ સાથે ડિઝાઇન | કંટ્રોલ સિગ્નલને રજિસ્ટરમાંથી DSP અથવા M20K મેમરી પર ચલાવો. |
હાયરાર્કીઝમાં ડુપ્લિકેશનની નોંધણી કરો
રજિસ્ટર ડુપ્લિકેશન અને ફેન-આઉટ બનાવવા માટે માર્ગદર્શન આપવા માટે તમે પાઇપલાઇનમાં છેલ્લા રજિસ્ટર પર ડુપ્લિકેટ_હાયરાર્કી_ડેપ્થ અસાઇનમેન્ટનો ઉલ્લેખ કરી શકો છો. નીચેના આંકડા નીચેના ડુપ્લિકેટ_હાયરાર્કી_ડેપ્થ અસાઇનમેન્ટની અસર દર્શાવે છે:
set_instance_assignment -નામ ડુપ્લિકેટ_હાયરાર્કી_ડેપ્થ -થી \
ક્યાં:
- register_name—એક સાંકળમાં છેલ્લું રજિસ્ટર જે બહુવિધ વંશવેલોને પસંદ કરે છે.
- લેવલ_નંબર — ડુપ્લિકેટ કરવા માટે સાંકળમાં રજીસ્ટરની સંખ્યા.
આકૃતિ 9. રજીસ્ટર ડુપ્લિકેશન પહેલા
સમગ્ર પદાનુક્રમમાં રજિસ્ટર ડુપ્લિકેશનને અમલમાં મૂકવા માટે ડુપ્લિકેટ_હાયરાર્કી_ડેપ્થ અસાઇનમેન્ટ સેટ કરો અને સાંકળમાં છેલ્લા રજિસ્ટર પછી રજિસ્ટરનું એક વૃક્ષ બનાવો. તમે નીચેના એક્સમાં M દ્વારા રજૂ કરાયેલા રજિસ્ટર નામ અને ડુપ્લિકેટ્સની સંખ્યાનો ઉલ્લેખ કરોample લાલ તીરો ડુપ્લિકેટ રજીસ્ટરના સંભવિત સ્થાનો દર્શાવે છે.
- સેટ_ઇન્સ્ટન્સ_એસાઇનમેન્ટ –નામ DUPLICATE_HIERARCHY_DEPTH – માટે regZ M
નોંધણી ડુપ્લિકેશન = 1
રજિસ્ટર ડુપ્લિકેશન (M=1) ના નીચેના સિંગલ લેવલનો ઉલ્લેખ કરવાથી ડિઝાઇન વંશવેલાના એક સ્તર નીચે એક રજિસ્ટર (regZ) નું ડુપ્લિકેટ થાય છે:
- સેટ_ઇન્સ્ટન્સ_એસાઇનમેન્ટ -નામ DUPLICATE_HIERARCHY_DEPTH - માટે regZ 1
નોંધણી ડુપ્લિકેશન = 3
રજિસ્ટર ડુપ્લિકેશન (M=3) ના ત્રણ સ્તરો સ્પષ્ટ કરવાથી અનુક્રમે ત્રણ, બે અને એક સ્તર નીચે ત્રણ રજિસ્ટર (regZ, regY, regX) નું ડુપ્લિકેટ થાય છે:
- સેટ_ઇન્સ્ટન્સ_એસાઇનમેન્ટ -નામ DUPLICATE_HIERARCHY_DEPTH - માટે regZ 3
રજિસ્ટરને ડુપ્લિકેટ કરીને અને પદાનુક્રમમાં નીચે ધકેલવાથી, ડિઝાઇન તમામ ગંતવ્યોમાં સમાન સંખ્યામાં ચક્ર જાળવી રાખે છે, જ્યારે આ પાથ પર કામગીરીને મોટા પ્રમાણમાં વેગ આપે છે.
પ્લેસમેન્ટ દરમિયાન ડુપ્લિકેશન રજીસ્ટર કરો
પૃષ્ઠ 12 પરની આકૃતિ 11 ચિપના વ્યાપકપણે ફેલાયેલા વિસ્તારમાં ઉચ્ચ ચાહક-આઉટ સાથેનું રજિસ્ટર બતાવે છે. આ રજિસ્ટરને 50 વખત ડુપ્લિકેટ કરીને, તમે રજિસ્ટર અને ગંતવ્ય વચ્ચેનું અંતર ઘટાડી શકો છો જે આખરે ઝડપી ઘડિયાળ પ્રદર્શનમાં પરિણમે છે. ડુપ્લિકેટ_રજિસ્ટરને સોંપવાથી કમ્પાઈલરને ફેન-આઉટના સબસેટને ફીડ કરતા નવા રજિસ્ટરના પ્લેસમેન્ટને માર્ગદર્શન આપવા માટે ભૌતિક નિકટતાનો લાભ લેવાની મંજૂરી મળે છે.
આકૃતિ 12. પ્લેસમેન્ટ દરમિયાન ડુપ્લિકેશન રજીસ્ટર કરો
નોંધ: સમગ્ર ચિપ પર સિગ્નલ પ્રસારિત કરવા માટે, મલ્ટિઝનો ઉપયોગ કરોtage પાઇપલાઇન. પાઇપલાઇનમાંના દરેક રજીસ્ટરમાં ડુપ્લિકેટ_રજીસ્ટર અસાઇનમેન્ટ લાગુ કરો. આ તકનીક એક વૃક્ષનું માળખું બનાવે છે જે સમગ્ર ચિપમાં સિગ્નલનું પ્રસારણ કરે છે.
Viewing ડુપ્લિકેશન પરિણામો
ડિઝાઇન સંશ્લેષણને અનુસરીને, view કમ્પાઇલેશન રિપોર્ટના સિન્થેસિસ ફોલ્ડરમાં હાયરાર્કિકલ ટ્રી ડુપ્લિકેશન સારાંશ રિપોર્ટમાં ડુપ્લિકેશન પરિણામો. અહેવાલ નીચે મુજબ પ્રદાન કરે છે:
- ડુપ્લિકેટ_હાયરાર્કી_ડેપ્થ અસાઇનમેન્ટ ધરાવતા રજિસ્ટર પરની માહિતી.
- સાંકળની લંબાઈ માટેનું કારણ કે જેનો તમે અસાઇનમેન્ટ સાથે વધુ સુધારા માટે પ્રારંભિક બિંદુ તરીકે ઉપયોગ કરી શકો છો.
- સાંકળમાં વ્યક્તિગત રજિસ્ટર વિશેની માહિતી કે જેનો ઉપયોગ તમે અમલમાં મૂકેલ ડુપ્લિકેટના બંધારણને વધુ સારી રીતે સમજવા માટે કરી શકો છો.
ફિટર રિપોર્ટમાં ડુપ્લિકેટ_રજિસ્ટર સેટિંગ ધરાવતા રજિસ્ટર પરનો વિભાગ પણ શામેલ છે.
કમ્પાઇલર ઓપ્ટિમાઇઝેશન તકનીકો લાગુ કરો
ખૂબ ઊંચી ટકાવારીનો ઉપયોગ કરતી ડિઝાઇનtagએફપીજીએ ઉપકરણ સંસાધનોનો e સંસાધન ભીડનું કારણ બની શકે છે, પરિણામે એફએમએક્સ ઓછું થાય છે અને વધુ જટિલ સમય બંધ થાય છે. કમ્પાઇલરની ઓપ્ટિમાઇઝેશન મોડ સેટિંગ્સ તમને સંશ્લેષણ દરમિયાન કમ્પાઇલર પ્રયત્નોના ફોકસને સ્પષ્ટ કરવાની મંજૂરી આપે છે. માજી માટેampતેથી, તમે સંસાધન ભીડને સંબોધિત કરતી વખતે વિસ્તાર અથવા રૂટીબિલિટી માટે સંશ્લેષણને ઑપ્ટિમાઇઝ કરો છો. તમે Intel Quartus Prime Design Space Explorer II માં આ સમાન ઑપ્ટિમાઇઝેશન મોડ સેટિંગ્સના સંયોજનો સાથે પ્રયોગ કરી શકો છો. આ સેટિંગ્સ અને અન્ય મેન્યુઅલ તકનીકો તમને અત્યંત ઉપયોગમાં લેવાતી ડિઝાઇનમાં ભીડ ઘટાડવામાં મદદ કરી શકે છે.
સમય બંધ કરવાની સમસ્યા
- ખૂબ જ ઉચ્ચ ઉપકરણ સંસાધન ઉપયોગ સાથેની ડિઝાઇન સમય બંધ થવાને જટિલ બનાવે છે.
ટાઇમિંગ ક્લોઝર સોલ્યુશન્સ
- પૃષ્ઠ 13 પર કમ્પાઇલર ઓપ્ટિમાઇઝેશન મોડ્સ અને વ્યૂહરચનાઓ લાગુ કરો - ડિઝાઇન સિન્થેસિસ માટે પ્રાથમિક ઑપ્ટિમાઇઝેશન મોડ ધ્યેયનો ઉલ્લેખ કરો.
- પૃષ્ઠ 16 પર વિસ્તાર અને રૂટીબિલિટી વિકલ્પો સાથે પ્રયોગ કરો—ભીડ ઘટાડવા અને વિસ્તાર અને રૂટીબિલિટી લક્ષ્યોને પૂર્ણ કરવા માટે સેટિંગ્સના વધારાના સંગ્રહો લાગુ કરો.
- પાના 16 પર અંકગણિત-સઘન ડિઝાઇન્સ માટે ફ્રેક્ટલ સિન્થેસિસનો વિચાર કરો—ઉચ્ચ-થ્રુપુટ, અંકગણિત-સઘન ડિઝાઇન માટે, ફ્રેક્ટલ સિન્થેસિસ ગુણક નિયમિતીકરણ, રિટાઇમિંગ અને સતત અંકગણિત પેકિંગ દ્વારા ઉપકરણના સંસાધનના વપરાશને ઘટાડે છે.
સંબંધિત માહિતી
- "ટાઇમિંગ ક્લોઝર અને ઓપ્ટિમાઇઝેશન" પ્રકરણ, ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રો એડિશન વપરાશકર્તા માર્ગદર્શિકા: ડિઝાઇન ઑપ્ટિમાઇઝેશન
- ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રો એડિશન વપરાશકર્તા માર્ગદર્શિકા: ડિઝાઇન સંકલન
કમ્પાઇલર ઓપ્ટિમાઇઝેશન મોડ્સ અને વ્યૂહરચનાઓ લાગુ કરો
કમ્પાઇલર ઓપ્ટિમાઇઝેશન મોડ્સ અને ડિઝાઇન સ્પેસ એક્સપ્લોરર II (DSE II) સંકલન વ્યૂહરચનાઓ લાગુ કરવા માટે નીચેની માહિતીનો ઉપયોગ કરો.
કમ્પાઇલર ઓપ્ટિમાઇઝેશન મોડ સેટિંગ્સ સાથે પ્રયોગ કરો
કમ્પાઇલર ઓપ્ટિમાઇઝેશન મોડ સેટિંગ્સ સાથે પ્રયોગ કરવા માટે આ પગલાં અનુસરો:
- ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રોજેક્ટ બનાવો અથવા ખોલો.
- કમ્પાઇલરની ઉચ્ચ-સ્તરની ઓપ્ટિમાઇઝેશન વ્યૂહરચના સ્પષ્ટ કરવા માટે, અસાઇનમેન્ટ્સ ➤ સેટિંગ્સ ➤ કમ્પાઇલર સેટિંગ્સ પર ક્લિક કરો. નીચેનામાંથી કોઈપણ મોડ સેટિંગ્સ સાથે પ્રયોગ કરો, જેમ કે કોષ્ટક 4 પૃષ્ઠ 14 પર વર્ણવે છે.
- આ સેટિંગ્સ સાથે ડિઝાઇનને કમ્પાઇલ કરવા માટે, કમ્પાઇલેશન ડેશબોર્ડ પર કમ્પાઇલેશન શરૂ કરો પર ક્લિક કરો.
- View સંકલન અહેવાલમાં સંકલન પરિણામો.
- ટૂલ્સ ➤ ટાઈમિંગ એનાલાઈઝર પર ક્લિક કરો view પ્રદર્શન પર ઓપ્ટિમાઇઝેશન સેટિંગ્સના પરિણામો.
કમ્પાઇલર ઓપ્ટિમાઇઝેશન મોડ સેટિંગ્સ
ઑપ્ટિમાઇઝેશન મોડ્સ (કમ્પાઇલર સેટિંગ્સ પૃષ્ઠ)
| ઓપ્ટિમાઇઝેશન મોડ | વર્ણન |
| સંતુલિત (સામાન્ય પ્રવાહ) | કમ્પાઈલર સંતુલિત અમલીકરણ માટે સંશ્લેષણને ઑપ્ટિમાઇઝ કરે છે જે સમયની મર્યાદાઓને માન આપે છે. |
| ઉચ્ચ પ્રદર્શન પ્રયાસ | કમ્પાઈલર પ્લેસમેન્ટ અને રૂટીંગ દરમિયાન સમયના ઓપ્ટિમાઈઝેશનના પ્રયત્નોમાં વધારો કરે છે, અને સમય-સંબંધિત ભૌતિક સંશ્લેષણ ઓપ્ટિમાઈઝેશન (રજીસ્ટર ઓપ્ટિમાઈઝેશન સેટિંગ્સ દીઠ) સક્ષમ કરે છે. દરેક વધારાનું ઓપ્ટિમાઇઝેશન સંકલન સમય વધારી શકે છે. |
| મહત્તમ પ્લેસમેન્ટ પ્રયત્નો સાથે ઉચ્ચ પ્રદર્શન | તરીકે સમાન કમ્પાઇલર ઓપ્ટિમાઇઝેશનને સક્ષમ કરે છે ઉચ્ચ પ્રદર્શન પ્રયાસ, વધારાના પ્લેસમેન્ટ ઓપ્ટિમાઇઝેશન પ્રયત્નો સાથે. |
| શ્રેષ્ઠ પ્રદર્શન | તરીકે સમાન કમ્પાઇલર ઓપ્ટિમાઇઝેશનને સક્ષમ કરે છે ઉચ્ચ પ્રદર્શન પ્રયાસ, અને વિશ્લેષણ અને સંશ્લેષણ દરમિયાન વધુ ઑપ્ટિમાઇઝેશન ઉમેરે છે જેથી તર્કના ક્ષેત્રમાં સંભવિત વધારા સાથે ડિઝાઇન પ્રદર્શનને મહત્તમ કરી શકાય. જો ડિઝાઇનનો ઉપયોગ પહેલાથી જ ખૂબ જ વધારે છે, તો આ વિકલ્પ ફિટિંગમાં મુશ્કેલી તરફ દોરી શકે છે, જે એકંદર ઑપ્ટિમાઇઝેશન ગુણવત્તાને નકારાત્મક રીતે અસર કરી શકે છે. |
| મહત્તમ પ્લેસમેન્ટ પ્રયત્નો સાથે શ્રેષ્ઠ પ્રદર્શન | તરીકે સમાન કમ્પાઇલર ઓપ્ટિમાઇઝેશનને સક્ષમ કરે છે શ્રેષ્ઠ પ્રદર્શન, વધારાના પ્લેસમેન્ટ ઓપ્ટિમાઇઝેશન પ્રયત્નો સાથે. |
| આક્રમક વિસ્તાર | કમ્પાઇલર ડિઝાઇન કામગીરીના સંભવિત ખર્ચે ડિઝાઇનને અમલમાં મૂકવા માટે જરૂરી ઉપકરણ વિસ્તારને ઘટાડવા માટે આક્રમક પ્રયાસ કરે છે. |
| ઉચ્ચ પ્લેસમેન્ટ રૂટીબિલિટી પ્રયાસ | કમ્પાઇલર ડિઝાઇન વિસ્તાર, પ્રદર્શન અને સંકલન સમયના સંભવિત ખર્ચે ડિઝાઇનને રૂટ કરવા માટે ઉચ્ચ પ્રયાસ કરે છે. કમ્પાઈલર રૂટીંગના ઉપયોગને ઘટાડવા માટે વધારાનો સમય વિતાવે છે, જે રૂટીબિલીટીમાં સુધારો કરી શકે છે અને ગતિશીલ શક્તિને પણ બચાવે છે. |
| ઉચ્ચ પેકિંગ રૂટીબિલિટી પ્રયાસ | કમ્પાઇલર ડિઝાઇન વિસ્તાર, પ્રદર્શન અને સંકલન સમયના સંભવિત ખર્ચે ડિઝાઇનને રૂટ કરવા માટે ઉચ્ચ પ્રયાસ કરે છે. કમ્પાઈલર વધારાનો સમય પેકિંગ રજીસ્ટરમાં વિતાવે છે, જે રૂટીબિલિટીને સુધારી શકે છે અને ગતિશીલ શક્તિને પણ બચાવે છે. |
| રૂટીબિલિટી માટે નેટલિસ્ટને ઑપ્ટિમાઇઝ કરો | કમ્પાઇલર કામગીરીના સંભવિત ખર્ચે રૂટીબિલિટી વધારવા માટે નેટલિસ્ટ ફેરફારોનો અમલ કરે છે. |
| ચાલુ રાખ્યું… | |
| ઓપ્ટિમાઇઝેશન મોડ | વર્ણન |
| ઉચ્ચ શક્તિ પ્રયત્નો | કમ્પાઈલર ઓછી શક્તિ માટે સંશ્લેષણને શ્રેષ્ઠ બનાવવા માટે ઉચ્ચ પ્રયાસ કરે છે. ઉચ્ચ શક્તિ પ્રયત્નો સંશ્લેષણનો સમય વધે છે. |
| આક્રમક શક્તિ | ઓછી શક્તિ માટે સંશ્લેષણને ઑપ્ટિમાઇઝ કરવા માટે આક્રમક પ્રયાસો કરે છે. કમ્પાઈલર ઉચ્ચતમ નિર્દિષ્ટ અથવા અંદાજિત ટૉગલ રેટ સાથે સિગ્નલોના રૂટીંગ વપરાશને વધુ ઘટાડે છે, વધારાની ગતિશીલ શક્તિ બચાવે છે પરંતુ સંભવિત રૂપે પ્રભાવને અસર કરે છે. |
| આક્રમક કમ્પાઇલ સમય | ઓછા પ્રયત્નો અને ઓછા પ્રદર્શન ઑપ્ટિમાઇઝેશન સાથે ડિઝાઇનને અમલમાં મૂકવા માટે જરૂરી કમ્પાઇલ સમય ઘટાડે છે. આ વિકલ્પ કેટલાક વિગતવાર રિપોર્ટિંગ કાર્યોને પણ અક્ષમ કરે છે.
નોંધ: ચાલુ કરી રહ્યા છીએ આક્રમક કમ્પાઇલ સમય ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ સેટિંગ્સને સક્ષમ કરે છે File (.qsf) સેટિંગ્સ જે અન્ય .qsf સેટિંગ્સ દ્વારા ઓવરરાઇડ કરી શકાતી નથી. |
ડિઝાઇન સ્પેસ એક્સપ્લોરર II સંકલન વ્યૂહરચના
DSE II તમને સંસાધન, પ્રદર્શન અથવા પાવર ઑપ્ટિમાઇઝેશન લક્ષ્યો માટે શ્રેષ્ઠ પ્રોજેક્ટ સેટિંગ્સ શોધવાની મંજૂરી આપે છે. DSE II તમને ચોક્કસ ધ્યેય હાંસલ કરવા માટે સેટિંગ્સ અને અવરોધોના વિવિધ પ્રીસેટ સંયોજનોનો ઉપયોગ કરીને પુનરાવર્તિત રીતે ડિઝાઇનને કમ્પાઇલ કરવાની મંજૂરી આપે છે. DSE II પછી તમારા લક્ષ્યોને પૂર્ણ કરવા માટે શ્રેષ્ઠ સેટિંગ્સ સંયોજનની જાણ કરે છે. DSE II પણ એડવાન લઈ શકે છેtagબહુવિધ કમ્પ્યુટર્સ પર બીજ કમ્પાઇલ કરવા માટે સમાંતર ક્ષમતાઓનું e. DSE II સંકલન વ્યૂહરચના સેટિંગ્સ પૃષ્ઠ 4 પર કોષ્ટક 14 માં ઑપ્ટિમાઇઝેશન મોડ સેટિંગ્સનો પડઘો પાડે છે.
ડિઝાઇન સ્પેસ એક્સપ્લોરર II
DSE II માટે સંકલન વ્યૂહરચના સ્પષ્ટ કરવા માટે આ પગલાં અનુસરો:
- DSE II લોન્ચ કરવા (અને Intel Quartus Prime સોફ્ટવેર બંધ કરો), Tools ➤ Launch Design Space Explorer II ને ક્લિક કરો. Intel Quartus Prime સોફ્ટવેર બંધ થયા પછી DSE II ખુલે છે.
- DSE II ટૂલબાર પર, એક્સપ્લોરેશન આઇકોન પર ક્લિક કરો.
- એક્સપ્લોરેશન પોઈન્ટ્સ વિસ્તૃત કરો.
- ડિઝાઇન સંશોધન પસંદ કરો. તે વ્યૂહરચનાઓ લક્ષ્યાંકિત ડિઝાઇન સંશોધનો ચલાવવા માટે કોઈપણ સંકલન વ્યૂહરચનાઓને સક્ષમ કરો.
ઉચ્ચ ઉપયોગ માટે ભીડ ઘટાડો
ડિઝાઇન કે જે 80% થી વધુ ઉપકરણ સંસાધનોનો ઉપયોગ કરે છે તે સામાન્ય રીતે સમય બંધ કરવામાં સૌથી વધુ મુશ્કેલી રજૂ કરે છે. ભીડને વધુ ઘટાડવા અને સમય બંધ થવાને સરળ બનાવવા માટે તમે નીચેની મેન્યુઅલ અને સ્વચાલિત તકનીકોનો ઉપયોગ કરી શકો છો.
- પૃષ્ઠ 16 પર વિસ્તાર અને રૂટીબિલિટી વિકલ્પો સાથે પ્રયોગ કરો
- પૃષ્ઠ 16 પર અંકગણિત-સઘન ડિઝાઇન્સ માટે ફ્રેક્ટલ સિન્થેસિસનો વિચાર કરો
વિસ્તાર અને રૂટીબિલિટી વિકલ્પો સાથે પ્રયોગ
જ્યારે ઉપકરણનો ઉપયોગ રૂટીંગ ભીડનું કારણ બને છે, ત્યારે તમે તમારી ડિઝાઇન માટે સંસાધનનો ઉપયોગ અને ભીડ ઘટાડવા માટે વિસ્તાર અને રાઉટીબિલિટી ઓપ્ટિમાઇઝેશન સેટિંગ્સ સાથે પ્રયોગ કરી શકો છો. આ સેટિંગ્સને ઍક્સેસ કરવા માટે અસાઇનમેન્ટ્સ ➤ સેટિંગ્સ ➤ કમ્પાઇલર સેટિંગ્સ ➤ ઑપ્ટિમાઇઝેશન મોડ પર ક્લિક કરો:
વિસ્તાર અને રૂટીબિલિટી વિકલ્પો
અંકગણિત-સઘન ડિઝાઇન માટે ફ્રેક્ટલ સિન્થેસિસનો વિચાર કરો
ઉચ્ચ-થ્રુપુટ, અંકગણિત-સઘન ડિઝાઇન માટે, તમે ઉપકરણ સંસાધનોનો ઉપયોગ સુધારવા માટે સ્વચાલિત ખંડિત સંશ્લેષણ ઑપ્ટિમાઇઝેશનને સક્ષમ કરી શકો છો. ફ્રેક્ટલ સિન્થેસિસ ઑપ્ટિમાઇઝેશનમાં ગુણાકાર નિયમિતકરણ અને રિટાઇમિંગ તેમજ સતત અંકગણિત પેકિંગનો સમાવેશ થાય છે. ઑપ્ટિમાઇઝેશન્સ મોટી સંખ્યામાં ઓછી-ચોકસાઇવાળી અંકગણિત કામગીરી (જેમ કે ઉમેરાઓ અને ગુણાકાર) સાથે ડિઝાઇનને લક્ષ્ય બનાવે છે. તમે વૈશ્વિક સ્તરે અથવા માત્ર ચોક્કસ ગુણક માટે ફ્રેક્ટલ સિન્થેસિસને સક્ષમ કરી શકો છો. આદર્શ પરિસ્થિતિઓમાં, ફ્રેક્ટલ સિન્થેસિસ ઑપ્ટિમાઇઝેશન 20-45% વિસ્તાર ઘટાડો હાંસલ કરી શકે છે.
ગુણક રેગ્યુલરાઇઝેશન અને રિટાઇમિંગ
મલ્ટીપ્લાયર રેગ્યુલરાઈઝેશન અને રીટાઇમીંગ અત્યંત ઓપ્ટિમાઇઝ સોફ્ટ ગુણાકાર અમલીકરણનું અનુમાન કરે છે. કમ્પાઇલર બે કે તેથી વધુ પાઇપલાઇન માટે બેકવર્ડ રિટાઇમિંગ લાગુ કરી શકે છેtagજો જરૂરી હોય તો. જ્યારે તમે ફ્રેક્ટલ સિન્થેસિસને સક્ષમ કરો છો, ત્યારે કમ્પાઈલર ગુણક નિયમિતીકરણ અને સાઈન કરેલ અને અનસાઈન્ડ મલ્ટિપ્લાયર્સ પર રિટાઇમિંગ લાગુ કરે છે.
આકૃતિ 16. ગુણક રીટાઇમિંગ
નોંધ
- ગુણક નિયમિતીકરણ માત્ર તર્ક સંસાધનોનો ઉપયોગ કરે છે અને DSP બ્લોક્સનો ઉપયોગ કરતું નથી.
- મલ્ટીપ્લાયર રેગ્યુલરાઈઝેશન અને રીટાઇમિંગ બંને હસ્તાક્ષરિત અને સહી વગરના મલ્ટિપ્લાયર્સ માટે મોડ્યુલમાં લાગુ થાય છે જ્યાં FRACTAL_SYNTHESIS QSF અસાઇનમેન્ટ સેટ હોય.
સતત અંકગણિત પેકિંગ
સતત અંકગણિત પેકિંગ એરિથમેટિક ગેટ્સને લોજિક બ્લોક્સમાં ફરીથી સંશ્લેષણ કરે છે જે ઇન્ટેલ FPGA LAB માં ફિટ થવા માટે શ્રેષ્ઠ રીતે માપવામાં આવે છે. આ ઓપ્ટિમાઇઝેશન અંકગણિત બ્લોક્સ માટે LAB સંસાધનોના 100% સુધી ઉપયોગની મંજૂરી આપે છે. જ્યારે તમે ફ્રેક્ટલ સિન્થેસિસને સક્ષમ કરો છો, ત્યારે કમ્પાઈલર આ ઑપ્ટિમાઇઝેશનને તમામ કૅરી ચેઇન્સ અને ટુ-ઇનપુટ લૉજિક ગેટ પર લાગુ કરે છે. આ ઑપ્ટિમાઇઝેશન એડર ટ્રી, મલ્ટિપ્લાયર્સ અને અન્ય કોઈપણ અંકગણિત-સંબંધિત તર્કને પેક કરી શકે છે.
સતત અંકગણિત પેકિંગ
નોંધ
નોંધ કરો કે સતત અંકગણિત પેકિંગ ગુણાકાર નિયમિતીકરણથી સ્વતંત્ર રીતે કાર્ય કરે છે. તેથી, જો તમે એવા ગુણકનો ઉપયોગ કરી રહ્યા છો જે નિયમિત ન હોય (જેમ કે તમારું પોતાનું ગુણક લખવું) તો સતત અંકગણિત પેકિંગ હજી પણ કાર્ય કરી શકે છે. ફ્રેક્ટલ સિન્થેસિસ ઓપ્ટિમાઇઝેશન ડીપ-લર્નિંગ એક્સિલરેટર્સ અથવા અન્ય ઉચ્ચ-થ્રુપુટ, અંકગણિત-સઘન કાર્યો સાથેની ડિઝાઇન માટે સૌથી યોગ્ય છે જે તમામ DSP સંસાધનોને ઓળંગે છે. ફ્રેક્ટલ સિન્થેસિસ પ્રોજેક્ટ-વ્યાપી સક્ષમ કરવાથી મોડ્યુલો પર બિનજરૂરી બ્લોટ થઈ શકે છે જે ફ્રેક્ટલ ઑપ્ટિમાઇઝેશન માટે યોગ્ય નથી.
ફ્રેક્ટલ સિન્થેસિસને સક્ષમ અથવા અક્ષમ કરવું
Intel Stratix® 10 અને Intel Agilex™ ઉપકરણો માટે, નાના મલ્ટિપ્લાયર્સ (વેરિલોગ HDL અથવા VHDL માં કોઈપણ A*B સ્ટેટમેન્ટ જ્યાં ઓપરેન્ડ્સની બિટ-પહોળાઈ 7 અથવા ઓછી હોય) માટે ફ્રેક્ટલ સિન્થેસિસ ઑપ્ટિમાઇઝેશન આપમેળે ચાલે છે. તમે નીચેની કોઈપણ પદ્ધતિઓનો ઉપયોગ કરીને આ ઉપકરણો માટે નાના મલ્ટિપ્લાયર્સ માટે સ્વચાલિત ફ્રેક્ટલ સિન્થેસિસને પણ અક્ષમ કરી શકો છો:
- RTL માં, DSP મલ્ટસ્ટાઇલ સેટ કરો, જેમ કે "મલ્ટસ્ટાઇલ વેરિલોગ HDL સિન્થેસિસ એટ્રિબ્યુટ" વર્ણવે છે. માજી માટેample: (* multstyle = “dsp” *) મોડ્યુલ foo(…); મોડ્યુલ foo(..) /* synthesis multstyle = “dsp” */;
- .qsf માં file, નીચે પ્રમાણે સોંપણી તરીકે ઉમેરો: set_instance_assignment -name DSP_BLOCK_BALANCING_IMPLEMENTATION \DSP_BLOCKS -to r
આ ઉપરાંત, Intel Stratix 10, Intel Agilex, Intel Arria® 10, અને Intel Cyclone® 10 GX ઉપકરણો માટે, તમે ફ્રેક્ટલ સિન્થેસિસ GUI વિકલ્પ સાથે અથવા અનુરૂપ FRACTAL_SYNTHESIS .qsfassignment સાથે વૈશ્વિક સ્તરે અથવા ચોક્કસ મલ્ટિપ્લાયર્સ માટે ફ્રેક્ટલ સિન્થેસિસને સક્ષમ કરી શકો છો.
- RTL માં, નીચે પ્રમાણે altera_attribute નો ઉપયોગ કરો: (* altera_attribute = “-name FRACTAL_SYNTHESIS ON” *)
- .qsf માં file, નીચે પ્રમાણે સોંપણી તરીકે ઉમેરો: set_global_assignment -name FRACTAL_SYNTHESIS ON -entity
વપરાશકર્તા ઇન્ટરફેસમાં, આ પગલાં અનુસરો:
- Assignments ➤ Assignment Editor પર ક્લિક કરો.
- અસાઇનમેન્ટ નામ માટે ફ્રેક્ટલ સિન્થેસિસ પસંદ કરો, મૂલ્ય માટે ચાલુ કરો, એન્ટિટી માટે અંકગણિત-સઘન એન્ટિટીનું નામ અને પ્રતિ સ્તંભમાં દાખલાનું નામ. એન્ટિટીના તમામ ઉદાહરણો સોંપવા માટે તમે વાઇલ્ડકાર્ડ (*) દાખલ કરી શકો છો.
આકૃતિ 18. અસાઇનમેન્ટ એડિટરમાં ફ્રેક્ટલ સિન્થેસિસ અસાઇનમેન્ટ
સંબંધિત માહિતી
- મલ્ટસ્ટાઇલ વેરિલોગ એચડીએલ સિન્થેસિસ એટ્રિબ્યુટ
- Intel Quartus Prime Help માં.
સંતોષકારક પરિણામો સાચવો
તમે ઘડિયાળો, રેમ અને DSP ને લગતા મોટા બ્લોક્સના પ્લેસમેન્ટને લોક ડાઉન કરવા માટે સંતોષકારક સંકલન પરિણામોની બેક-એનોટ કરીને સમય બંધ કરવાનું સરળ બનાવી શકો છો. તેવી જ રીતે, ડિઝાઈન બ્લોકનો પુનઃઉપયોગ ટેકનિક તમને ચોક્કસ FPGA પરિઘ અથવા કોર લોજિક ડિઝાઈન બ્લોક્સ (તર્ક કે જે વંશવેલો ડિઝાઇનનો દાખલો ધરાવે છે) માટે સંતોષકારક સંકલન પરિણામોને જાળવવા માટે સક્ષમ બનાવે છે અને પછી તે બ્લોક્સનો અનુગામી સંકલનમાં પુનઃઉપયોગ કરે છે. ડિઝાઇન બ્લોકના પુનઃઉપયોગમાં, તમે ડિઝાઇન પાર્ટીશન તરીકે વંશવેલો દાખલો સોંપો, અને પછી સફળ સંકલન પછી પાર્ટીશનને સાચવો અને નિકાસ કરો. સંતોષકારક પરિણામોને સાચવવા અને પુનઃઉપયોગ કરવાથી તમે કમ્પાઈલરના પ્રયત્નો અને સમયને ફક્ત ડિઝાઇનના એવા ભાગો પર કેન્દ્રિત કરી શકો છો કે જેમાં સમય બંધ થયો નથી.
સમય બંધ કરવાની સમસ્યા
- જ્યાં સુધી લૉક ડાઉન ન થાય ત્યાં સુધી, કમ્પાઇલર વિવિધ પરિબળોના આધારે કમ્પાઇલેશનથી કમ્પાઇલેશન સુધી ડિઝાઇન બ્લોક્સ, ઘડિયાળો, RAMs અને DSP ને અલગ રીતે અમલમાં મૂકી શકે છે.
ટાઇમિંગ ક્લોઝર સોલ્યુશન્સ
- પૃષ્ઠ 20 પર ઘડિયાળો, રેમ અને ડીએસપીને લૉક ડાઉન કરો — ઘડિયાળો, રેમ અને ડીએસપી સંબંધિત મોટા બ્લોક્સના પ્લેસમેન્ટને લોક ડાઉન કરવા માટે સંતોષકારક સંકલન પરિણામોની પાછળ-એનોટેટ કરો.
- પૃષ્ઠ 21 પર ડિઝાઇન પાર્ટીશન પરિણામો સાચવો— બ્લોક માટે પાર્ટીશનો સાચવો કે જે સમયને પૂર્ણ કરે છે, અને અન્ય ડિઝાઇન બ્લોક્સ પર ઑપ્ટિમાઇઝેશન ફોકસ કરે છે.
સંબંધિત માહિતી
- બેક-એનોટેટ અસાઇનમેન્ટ ડાયલોગ બોક્સ મદદ
- AN-899: ઝડપી જાળવણી સાથે કમ્પાઈલ સમય ઘટાડવો
- ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રો એડિશન વપરાશકર્તા માર્ગદર્શિકા: બ્લોક-આધારિત ડિઝાઇન
લૉક ડાઉન ઘડિયાળો, રેમ અને ડીએસપી
તમે ઘડિયાળો, રેમ અને DSP ને લગતા મોટા બ્લોક્સના પ્લેસમેન્ટને લોક ડાઉન કરવા માટે સંતોષકારક સંકલન પરિણામોની બેક-એનોટેટ કરીને સમય બંધ કરવાનું સરળ બનાવી શકો છો. મોટા બ્લોક પ્લેસમેન્ટને લોક ડાઉન કરવાથી ઓછા અવાજ સાથે ઉચ્ચ fMAX ઉત્પન્ન થઈ શકે છે. RAMs અને DSPs જેવા મોટા બ્લોક્સને લોક ડાઉન કરવું અસરકારક હોઈ શકે છે કારણ કે આ બ્લોક્સમાં નિયમિત LABs કરતાં ભારે કનેક્ટિવિટી હોય છે, જે પ્લેસમેન્ટ દરમિયાન હિલચાલને જટિલ બનાવે છે. જ્યારે બીજ યોગ્ય RAM અને DSP પ્લેસમેન્ટથી સારા પરિણામો આપે છે, ત્યારે તમે બેક-એનોટેશન વડે તે પ્લેસમેન્ટને કેપ્ચર કરી શકો છો. ત્યારપછીના કમ્પાઈલ્સ સારા બીજમાંથી ઉચ્ચ ગુણવત્તાની RAM અને DSP પ્લેસમેન્ટનો લાભ મેળવી શકે છે. આ ટેકનીક બહુ ઓછી RAM અથવા DSP સાથેની ડિઝાઇનને નોંધપાત્ર રીતે લાભ આપતી નથી. અસાઇનમેન્ટ્સ પર ક્લિક કરો ➤ આગામી કમ્પાઇલેશનમાં ઉપયોગ કરવા માટે છેલ્લા કમ્પાઇલેશનમાંથી ઉપકરણ સંસાધન અસાઇનમેન્ટની નકલ .qsf પર કરવા માટે બેક-એનોટેટ અસાઇનમેન્ટ્સ. બેક-એનોટેશન પ્રકાર સૂચિમાં બેક-એનોટેશન પ્રકાર પસંદ કરો.
બેક-એનોટેટ અસાઇનમેન્ટ ડાયલોગ બોક્સ
વૈકલ્પિક રીતે, તમે નીચેના quartus_cdb એક્ઝેક્યુટેબલ સાથે બેક-એનોટેશન ચલાવી શકો છો. quartus_cdb -બેક_એનોટેટ [-ડીએસપી] [-રેમ] [-ક્લોક]
નોંધ
- એક્ઝિક્યુટેબલ વધારાના [–dsp], [–ram], અને [–clock] ચલોને સપોર્ટ કરે છે જેને બેક-એનોટેટ અસાઇનમેન્ટ સંવાદ બોક્સ હજુ સુધી સપોર્ટ કરતું નથી.
ડિઝાઇન પાર્ટીશન પરિણામો સાચવો
નોંધ
- ડિઝાઈનને પાર્ટીશન કર્યા પછી, તમે બ્લોક્સ માટે પાર્ટીશનો સાચવી શકો છો જે સમયને પૂર્ણ કરે છે, અને અન્ય ડિઝાઈન બ્લોક્સ પર ઓપ્ટિમાઈઝેશન ફોકસ કરે છે. વધુમાં, ફાસ્ટ પ્રિઝર્વ વિકલ્પ સંકલન દરમિયાન સાચવેલ પાર્ટીશનના તર્કને માત્ર ઈન્ટરફેસ લોજીક માટે સરળ બનાવે છે, જેનાથી પાર્ટીશન માટે સંકલન સમય ઘટાડે છે. ફાસ્ટ પ્રિઝર્વ માત્ર રુટ પાર્ટીશનના પુનઃઉપયોગ અને આંશિક પુનઃરૂપરેખાંકન ડિઝાઇનને સપોર્ટ કરે છે. સમય બંધ કરવા માટે પડકારરૂપ એવા સબ-મોડ્યુલો સાથેની ડિઝાઇન માટે, તમે મોડ્યુલના પાર્ટીશનનું સ્ટેન્ડ-અલોન ઓપ્ટિમાઇઝેશન અને કમ્પાઇલેશન કરી શકો છો, અને પછી અનુગામી કમ્પાઇલેશનમાં અમલીકરણને સાચવવા માટે ટાઇમિંગ-ક્લોઝ્ડ મોડ્યુલની નિકાસ કરી શકો છો.
ડિઝાઇન પાર્ટીશન પરિણામો સાચવી રહ્યા છીએ
બ્લોક-આધારિત ડિઝાઇન માટે ડિઝાઇન પાર્ટીશનની જરૂર છે. ડિઝાઇન પાર્ટીશન તમને તમારી ડિઝાઇનમાં વ્યક્તિગત લોજિક બ્લોક્સને સાચવવા માટે પરવાનગી આપે છે, પરંતુ પાર્ટીશન ક્રોસિંગ અને ફ્લોરપ્લાન ઇફેક્ટ્સને કારણે સંભવિત પ્રદર્શન નુકશાન પણ રજૂ કરી શકે છે. બ્લોક-આધારિત ડિઝાઇન તકનીકોનો ઉપયોગ કરતી વખતે તમારે આ પરિબળોને સંતુલિત કરવાની જરૂર છે. નીચેના ઉચ્ચ સ્તરીય પગલાં રુટ પાર્ટીશન પુનઃઉપયોગ ડિઝાઇન માટે પાર્ટીશન જાળવણી પ્રવાહનું વર્ણન કરે છે:
- પ્રોસેસિંગ પર ક્લિક કરો ➤ પ્રારંભ કરો ➤ વિશ્લેષણ અને વિસ્તરણ શરૂ કરો.
- પ્રોજેક્ટ નેવિગેટરમાં, ટાઇમિંગ બંધ ડિઝાઇન ઉદાહરણ પર જમણું-ક્લિક કરો, ડિઝાઇન પાર્ટીશન તરફ નિર્દેશ કરો, અને પાર્ટીશન પ્રકાર પસંદ કરો, જેમ કે ડિઝાઇન પાર્ટીશન સેટિંગ્સ પૃષ્ઠ 23 પર વર્ણવે છે.
ડિઝાઇન પાર્ટીશનો બનાવો
- પાર્ટીશન માટે લોજિક લોક ફ્લોર પ્લાનિંગ અવરોધોને વ્યાખ્યાયિત કરો. ડિઝાઇન પાર્ટીશનો વિન્ડોમાં, પાર્ટીશન પર જમણું-ક્લિક કરો અને પછી લોજિક લોક પ્રદેશ પર ક્લિક કરો ➤ નવો લોજિક લોક પ્રદેશ બનાવો. ખાતરી કરો કે પ્રદેશ પાર્ટીશનમાં તમામ તર્કને જોડવા માટે પૂરતો મોટો છે.
- સંકલન પછી પાર્ટીશન પરિણામોની નિકાસ કરવા માટે, ડિઝાઇન પાર્ટીશનો વિન્ડોમાં, .qdb ને પોસ્ટ ફાઇનલ એક્સપોર્ટ તરીકે સ્પષ્ટ કરો. File.
અંતિમ નિકાસ પછી File
- ડિઝાઇનને કમ્પાઇલ કરવા અને પાર્ટીશનની નિકાસ કરવા માટે, કમ્પાઇલેશન ડેશબોર્ડ પર કમ્પાઇલ ડિઝાઇન પર ક્લિક કરો.
- ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ સોફ્ટવેરમાં ટોપ-લેવલ પ્રોજેક્ટ ખોલો.
- Assignments ➤ Settings ➤ Compiler Settings ➤ Incremental Compile પર ક્લિક કરો. ફાસ્ટ પ્રિઝર્વ વિકલ્પ ચાલુ કરો.
ઝડપી સાચવવાનો વિકલ્પ
- OK પર ક્લિક કરો.
- ડિઝાઇન પાર્ટીશનો વિન્ડોમાં, નિકાસ કરેલ .qdb ને પાર્ટીશન ડેટાબેઝ તરીકે સ્પષ્ટ કરો File પ્રશ્નમાં ભાગલા માટે. આ .qdb હવે પ્રોજેક્ટમાં આ પાર્ટીશન માટે સ્ત્રોત છે. જ્યારે તમે ફાસ્ટ પ્રિઝર્વ વિકલ્પને સક્ષમ કરો છો, ત્યારે કમ્પાઈલર આયાતી પાર્ટીશનના તર્કને માત્ર ઈન્ટરફેસ લોજિક સુધી ઘટાડે છે, જેનાથી પાર્ટીશન માટે જરૂરી સંકલન સમય ઘટાડે છે.
ડિઝાઇન પાર્ટીશન સેટિંગ્સ
ડિઝાઇન પાર્ટીશન સેટિંગ્સ
| વિકલ્પ | વર્ણન |
| પાર્ટીશન નામ | પાર્ટીશનનું નામ સ્પષ્ટ કરે છે. દરેક પાર્ટીશન નામ અનન્ય હોવું જોઈએ અને તેમાં માત્ર આલ્ફાન્યૂમેરિક અક્ષરો હોવા જોઈએ. ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ સોફ્ટવેર દરેક પ્રોજેક્ટ રિવિઝન માટે આપમેળે ઉચ્ચ-સ્તર (|) “રુટ_પાર્ટીશન” બનાવે છે. |
| હાયરાર્કી પાથ | તમે પાર્ટીશનને સોંપેલ એન્ટિટી ઇન્સ્ટન્સનો વંશવેલો પાથ સ્પષ્ટ કરે છે. તમે માં આ મૂલ્યનો ઉલ્લેખ કરો નવું પાર્ટીશન બનાવો સંવાદ બોક્સ. રુટ પાર્ટીશન વંશવેલો પાથ છે |. |
| પ્રકાર | કમ્પાઇલર પાર્ટીશનની પ્રક્રિયા અને અમલીકરણ કેવી રીતે કરે છે તે નિયંત્રિત કરે છે તે નીચેના પાર્ટીશન પ્રકારોમાંથી એકનો ઉલ્લેખ કરવા માટે ડબલ-ક્લિક કરો: |
| ચાલુ રાખ્યું… | |
| વિકલ્પ | વર્ણન |
| • ડિફૉલ્ટ- પ્રમાણભૂત પાર્ટીશનને ઓળખે છે. કમ્પાઇલર સંકળાયેલ ડિઝાઇન સ્ત્રોતનો ઉપયોગ કરીને પાર્ટીશનની પ્રક્રિયા કરે છે files.
• પુનઃરૂપરેખાંકિત-આંશિક પુનઃરૂપરેખાંકન પ્રવાહમાં પુનઃરૂપરેખાંકિત પાર્ટીશનને ઓળખે છે. સ્પષ્ટ કરો પુનઃરૂપરેખાંકિત સંશ્લેષણ પરિણામોને સાચવવા માટે ટાઇપ કરો, જ્યારે PR પ્રવાહમાં પાર્ટીશનને રિફિટ કરવાની મંજૂરી આપે છે. • આરક્ષિત કોરબ્લોક-આધારિત ડિઝાઇન ફ્લોમાં પાર્ટીશનને ઓળખે છે જે ઉપકરણ પરિઘનો પુનઃઉપયોગ કરતા ગ્રાહક દ્વારા મુખ્ય વિકાસ માટે આરક્ષિત છે. |
|
| સંરક્ષણ સ્તર | પાર્ટીશન માટે નીચેના સંરક્ષણ સ્તરોમાંથી એકનો ઉલ્લેખ કરે છે:
• સેટ નથી-કોઈ જાળવણી સ્તર સ્પષ્ટ કરતું નથી. પાર્ટીશન સ્ત્રોતમાંથી કમ્પાઈલ કરે છે files. • સંશ્લેષિત— પાર્ટીશન સંશ્લેષિત સ્નેપશોટની મદદથી કમ્પાઈલ કરે છે. • અંતિમપાર્ટીશન અંતિમ સ્નેપશોટની મદદથી કમ્પાઈલ કરે છે. સાથે સંરક્ષણ સ્તર of સંશ્લેષિત or અંતિમ, સ્ત્રોત કોડમાં ફેરફારો સંશ્લેષણમાં દેખાતા નથી. |
| ખાલી | ખાલી પાર્ટીશનનો ઉલ્લેખ કરે છે જે કમ્પાઈલર અવગણે છે. આ સેટિંગ સાથે અસંગત છે આરક્ષિત કોર અને પાર્ટીશન ડેટાબેઝ File સમાન પાર્ટીશન માટે સેટિંગ્સ. આ સંરક્ષણ સ્તર હોવું જ જોઈએ સેટ નથી. ખાલી પાર્ટીશનમાં કોઈ ચાઈલ્ડ પાર્ટીશન હોઈ શકતું નથી. |
| પાર્ટીશન ડેટાબેઝ File | પાર્ટીશન ડેટાબેઝ સ્પષ્ટ કરે છે File (.qdb) કે જે કમ્પાઈલર પાર્ટીશનના સંકલન દરમિયાન વાપરે છે. તમે s માટે .qdb નિકાસ કરોtagસંકલનનો e કે જેનો તમે ફરીથી ઉપયોગ કરવા માંગો છો (સંશ્લેષિત અથવા અંતિમ). તે પરિણામોનો બીજા સંદર્ભમાં પુનઃઉપયોગ કરવા માટે .qdb ને પાર્ટીશનને સોંપો. |
| એન્ટિટી ફરીથી બંધનકર્તા | • PR ફ્લો—એક એન્ટિટીનો ઉલ્લેખ કરે છે જે દરેક અમલીકરણ પુનરાવર્તનમાં ડિફોલ્ટ વ્યક્તિત્વને બદલે છે.
• રુટ પાર્ટીશનનો પુનઃઉપયોગ ફ્લો — એ એન્ટિટીનો ઉલ્લેખ કરે છે જે ગ્રાહક પ્રોજેક્ટમાં આરક્ષિત કોર લોજિકને બદલે છે. |
| રંગ | ચિપ પ્લાનર અને ડિઝાઇન પાર્ટીશન પ્લાનર ડિસ્પ્લેમાં પાર્ટીશનના કલર-કોડિંગનો ઉલ્લેખ કરે છે. |
| પોસ્ટ સિન્થેસિસ નિકાસ File | તમે નિર્દિષ્ટ કરો છો તે .qdb પર પાર્ટીશન માટે સંશ્લેષણ પછીના સંકલન પરિણામોને આપમેળે નિકાસ કરે છે, દરેક વખતે જ્યારે વિશ્લેષણ અને સંશ્લેષણ ચાલે છે. તમે કોઈપણ ડિઝાઈન પાર્ટીશનને આપમેળે નિકાસ કરી શકો છો કે જેની પાસે રુટ_પાર્ટીશન સહિત સાચવેલ પેરેન્ટ પાર્ટીશન નથી. |
| અંતિમ નિકાસ પછી File | પાર્ટીશન માટેના અંતિમ સંકલન પરિણામોને આપમેળે તમે સ્પષ્ટ કરેલ .qdb પર નિકાસ કરે છે, દરેક વખતે અંતિમ એસ.tagફિટર રનની e. તમે કોઈપણ ડિઝાઈન પાર્ટીશનને આપમેળે નિકાસ કરી શકો છો કે જેની પાસે રુટ_પાર્ટીશન સહિત સાચવેલ પેરેન્ટ પાર્ટીશન નથી. |
AN 903 દસ્તાવેજ પુનરાવર્તન ઇતિહાસ
આ દસ્તાવેજમાં નીચેનો પુનરાવર્તન ઇતિહાસ છે:
| દસ્તાવેજ સંસ્કરણ | ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ વર્ઝન | ફેરફારો |
| 2021.02.25 | 19.3 | "પુલ" ને "ટેન્શન" ઇન સાથે બદલ્યું ડિઝાઇન આરટીએલનું વિશ્લેષણ અને ઑપ્ટિમાઇઝ કરો વિષય |
| 2020.03.23 | 19.3 | કોડ s માં વાક્યરચના ભૂલ સુધારેલamp"લોક ડાઉન ઘડિયાળો, રેમ અને ડીએસપી" વિષયમાં. |
| 2019.12.03 | 19.3 | • પ્રથમ જાહેર પ્રકાશન. |
દસ્તાવેજો / સંસાધનો
 |
ઇન્ટેલ AN 903 એક્સિલરેટીંગ ટાઇમિંગ ક્લોઝર [પીડીએફ] વપરાશકર્તા માર્ગદર્શિકા AN 903 એક્સિલરેટિંગ ટાઇમિંગ ક્લોઝર, AN 903, એક્સિલરેટિંગ ટાઇમિંગ ક્લોઝર, ટાઇમિંગ ક્લોઝર |
