intel AN 903 ການປິດເວລາເລັ່ງ

AN 903: ການເລັ່ງເວລາປິດໃນ Intel® Quartus® Prime Pro Edition

ຄວາມຫນາແຫນ້ນແລະຄວາມສັບສົນຂອງການອອກແບບ FPGA ທີ່ທັນສະໄຫມ, ທີ່ປະສົມປະສານກັບລະບົບຝັງ, IP, ແລະການໂຕ້ຕອບຄວາມໄວສູງ, ສະເຫນີສິ່ງທ້າທາຍທີ່ເພີ່ມຂຶ້ນສໍາລັບການປິດເວລາ. ການປ່ຽນແປງທາງສະຖາປັດຕະຍະກຳຊ້າ ແລະສິ່ງທ້າທາຍໃນການກວດສອບສາມາດນຳໄປສູ່ການໃຊ້ເວລາໃນການອອກແບບຊໍ້າຄືນ. ເອກະສານນີ້ສະຫຼຸບສາມຂັ້ນຕອນເພື່ອເລັ່ງການປິດເວລາໂດຍໃຊ້ວິທີການກວດສອບ ແລະເຮັດຊໍ້າຄືນໄດ້ໃນຊອບແວ Intel® Quartus® Prime Pro Edition. ວິທີການນີ້ປະກອບມີການວິເຄາະແລະການເພີ່ມປະສິດທິພາບ RTL ເບື້ອງຕົ້ນ, ເຊັ່ນດຽວກັນກັບເຕັກນິກອັດຕະໂນມັດເພື່ອຫຼຸດຜ່ອນເວລາການລວບລວມແລະຫຼຸດຜ່ອນຄວາມສັບສົນໃນການອອກແບບແລະການເຮັດຊ້ໍາຊ້ອນທີ່ຕ້ອງການສໍາລັບການປິດເວລາ.

ຂັ້ນຕອນການເລັ່ງເວລາປິດ

ຂັ້ນຕອນການເລັ່ງເວລາປິດ

ຂັ້ນຕອນການປິດເວລາ	ກິດຈະກໍາການປິດເວລາ	ຂໍ້ມູນລະອຽດ
ຂັ້ນຕອນທີ 1: ວິເຄາະແລະເພີ່ມປະສິດທິພາບ RTL	•    ແກ້ໄຂການລະເມີດຜູ້ຊ່ວຍການອອກແບບ ໃນໜ້າ 4 •    ຫຼຸດລະດັບ Logic ໃນໜ້າ 7 •    ຫຼຸດຜ່ອນ Fan-Out Nets ສູງ ໃນໜ້າ 9	•    Intel Quartus Prime Pro ສະບັບຄູ່ມືຜູ້ໃຊ້: ການອອກແບບ ການເພີ່ມປະສິດທິພາບ •    Intel Quartus Prime Pro ສະບັບຄູ່ມືຜູ້ໃຊ້: ການອອກແບບ ຄໍາແນະນໍາ
ຂັ້ນຕອນທີ 2: ນຳໃຊ້ Compiler Optimization	•    ນຳໃຊ້ໂໝດການປັບແຕ່ງການສັງລວມ ແລະຍຸດທະສາດ ໃນໜ້າ 13 •    ຫຼຸດຜ່ອນຄວາມແອອັດສໍາລັບການນໍາໃຊ້ສູງ ໃນໜ້າ 16	•    Intel Quartus Prime Pro ສະບັບຄູ່ມືຜູ້ໃຊ້: ການອອກແບບ ການລວບລວມ •    Intel Quartus Prime Pro ສະບັບຄູ່ມືຜູ້ໃຊ້: ການອອກແບບ ການເພີ່ມປະສິດທິພາບ
ຂັ້ນຕອນທີ 3: ຮັກສາຜົນໄດ້ຮັບທີ່ຫນ້າພໍໃຈ	•    ລັອກໂມງ, RAM, ແລະ DSPs ໃນໜ້າ 20 •    ຮັກສາຜົນໄດ້ຮັບການອອກແບບ Partition ໃນໜ້າ 21	•    Intel Quartus Prime Pro ສະບັບຄູ່ມືຜູ້ໃຊ້: Block- ການອອກແບບພື້ນຖານ •    AN-899: ການຫຼຸດຜ່ອນການລວບລວມ ເວລາທີ່ມີການເກັບຮັກສາໄວ

ຂັ້ນຕອນທີ 1: ວິເຄາະແລະເພີ່ມປະສິດທິພາບການອອກແບບ RTL

ການເພີ່ມປະສິດທິພາບລະຫັດແຫຼ່ງຂອງການອອກແບບຂອງທ່ານແມ່ນເປັນເຕັກນິກທໍາອິດແລະປະສິດທິພາບທີ່ສຸດສໍາລັບການປັບປຸງຄຸນນະພາບຂອງຜົນໄດ້ຮັບຂອງທ່ານ. ຜູ້ຊ່ວຍການອອກແບບ Intel Quartus Prime ຊ່ວຍໃຫ້ທ່ານສາມາດແກ້ໄຂການລະເມີດກົດລະບຽບການອອກແບບພື້ນຖານໄດ້ໄວ, ແລະແນະນໍາການປ່ຽນແປງ RTL ທີ່ງ່າຍດາຍການເພີ່ມປະສິດທິພາບການອອກແບບແລະການປິດເວລາ.

ບັນຫາການປິດເວລາ

• ລະດັບເຫດຜົນຫຼາຍເກີນໄປມີອິດທິພົນຕໍ່ຄໍາສັ່ງປະມວນຜົນ Fitter, ໄລຍະເວລາ, ແລະຄຸນນະພາບຂອງຜົນໄດ້ຮັບ.
• ຕາໜ່າງພັດລົມສູງເຮັດໃຫ້ເກີດຄວາມແອອັດຂອງຊັບພະຍາກອນ ແລະເພີ່ມຄວາມເຄັ່ງຕຶງໃນເສັ້ນທາງຂໍ້ມູນ, ເພີ່ມຄວາມສຳຄັນຂອງເສັ້ນທາງໂດຍບໍ່ຈຳເປັນ, ແລະການປິດເວລາສັບສົນ. ຄວາມກົດດັນນີ້ແມ່ນແຮງດຶງດູດທີ່ດຶງເສັ້ນທາງ (ແລະເສັ້ນທາງທັງຫມົດທີ່ແບ່ງປັນສັນຍານພັດລົມສູງ) ໄປສູ່ແຫຼ່ງພັດລົມສູງ.

ການແກ້ໄຂການປິດເວລາ

• ແກ້ໄຂການລະເມີດຂອງຜູ້ຊ່ວຍການອອກແບບໃນຫນ້າ 4—ເພື່ອກໍານົດຢ່າງໄວວາແລະແກ້ໄຂການລະເມີດກົດລະບຽບການອອກແບບພື້ນຖານທີ່ກ່ຽວຂ້ອງກັບການອອກແບບຂອງທ່ານ.
• ຫຼຸດລະດັບ Logic ໃນໜ້າ 7—ເພື່ອຮັບປະກັນວ່າອົງປະກອບທັງໝົດຂອງການອອກແບບສາມາດໄດ້ຮັບການປັບແຕ່ງ Fitter ຄືກັນ ແລະເພື່ອຫຼຸດຜ່ອນເວລາການລວບລວມ.
• ຫຼຸດຜ່ອນການມີ Fan-Out Nets ສູງໃນໜ້າ 9—ເພື່ອຫຼຸດຜ່ອນຄວາມແອອັດຂອງຊັບພະຍາກອນ ແລະ ເຮັດໃຫ້ການປິດເວລາງ່າຍຂຶ້ນ.

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ

• "ການກວດສອບກົດລະບຽບການອອກແບບດ້ວຍຜູ້ຊ່ວຍການອອກແບບ," ຄູ່ມືຜູ້ໃຊ້ Intel Quartus Prime Pro Edition: ຄໍາແນະນໍາການອອກແບບ
• "Optimize Source Code," ຄູ່ມືຜູ້ໃຊ້ Intel Quartus Prime Pro Edition: ການເພີ່ມປະສິດທິພາບການອອກແບບ
• "ການລົງທະບຽນຊໍ້າກັນສໍາລັບການຄວບຄຸມການອອກພັດລົມ," ຄູ່ມືຜູ້ໃຊ້ Intel Quartus Prime Pro Edition: ການເພີ່ມປະສິດທິພາບການອອກແບບ

ແກ້ໄຂການລະເມີດຜູ້ຊ່ວຍການອອກແບບ

ປະຕິບັດການວິເຄາະການອອກແບບເບື້ອງຕົ້ນເພື່ອລົບລ້າງບັນຫາການປິດໄລຍະເວລາທີ່ຮູ້ຈັກເພີ່ມຜົນຜະລິດຢ່າງຫຼວງຫຼາຍ. ຫຼັງຈາກແລ່ນການລວບລວມຂໍ້ມູນເບື້ອງຕົ້ນກັບການຕັ້ງຄ່າເລີ່ມຕົ້ນ, ທ່ານສາມາດ review ຜູ້ຊ່ວຍການອອກແບບລາຍງານສໍາລັບການວິເຄາະເບື້ອງຕົ້ນ. ເມື່ອເປີດໃຊ້ງານ, ຜູ້ຊ່ວຍອອກແບບຈະລາຍງານການລະເມີດໃດໆຕໍ່ກັບຊຸດມາດຕະຖານຂອງຄໍາແນະນໍາການອອກແບບທີ່ແນະນໍາໂດຍ Intel FPGA. ທ່ານ​ສາ​ມາດ​ດໍາ​ເນີນ​ການ​ຜູ້​ຊ່ວຍ​ການ​ອອກ​ແບບ​ໃນ​ຮູບ​ແບບ Compilation Flow​, ໃຫ້​ທ່ານ​ view ການລະເມີດທີ່ກ່ຽວຂ້ອງສໍາລັບການລວບລວມ stagແມ່ນເຈົ້າແລ່ນ. ອີກທາງເລືອກ, ຜູ້ຊ່ວຍການອອກແບບແມ່ນມີຢູ່ໃນຮູບແບບການວິເຄາະໃນ Timing Analyzer ແລະ Chip Planner.

• ໂໝດການລວບລວມຂໍ້ມູນ— ແລ່ນ​ອັດ​ຕະ​ໂນ​ມັດ​ໃນ​ລະ​ຫວ່າງ​ການ​ຫນຶ່ງ​ຫຼື​ຫຼາຍ​ວິ​ທີ​tages ຂອງການລວບລວມ. ໃນໂຫມດນີ້, ຜູ້ຊ່ວຍອອກແບບໃຊ້ຂໍ້ມູນ in-flow (transient) ໃນລະຫວ່າງການລວບລວມ.
• ຮູບແບບການວິເຄາະ- ແລ່ນຜູ້ຊ່ວຍອອກແບບຈາກ Timing Analyzer ແລະ Chip Planner ເພື່ອວິເຄາະການລະເມີດການອອກແບບຢູ່ໃນການລວບລວມຂໍ້ມູນສະເພາະ.tage, ກ່ອນທີ່ຈະກ້າວໄປຂ້າງຫນ້າໃນກະແສການລວບລວມ. ໃນໂຫມດການວິເຄາະ, ຜູ້ຊ່ວຍອອກແບບໃຊ້ຂໍ້ມູນການລວບລວມຂໍ້ມູນແບບຄົງທີ່.

ຜູ້ຊ່ວຍອອກແບບກໍານົດການລະເມີດກົດລະບຽບແຕ່ລະຄົນດ້ວຍລະດັບຄວາມຮຸນແຮງຕໍ່ໄປນີ້. ທ່ານສາມາດກໍານົດກົດລະບຽບໃດທີ່ທ່ານຕ້ອງການໃຫ້ຜູ້ຊ່ວຍອອກແບບກວດສອບການອອກແບບຂອງທ່ານແລະປັບແຕ່ງລະດັບຄວາມຮຸນແຮງ, ດັ່ງນັ້ນການກໍາຈັດການກວດສອບກົດລະບຽບທີ່ບໍ່ສໍາຄັນສໍາລັບການອອກແບບຂອງທ່ານ.

ລະດັບຄວາມຮຸນແຮງຂອງຜູ້ຊ່ວຍການອອກແບບ

ໝວດໝູ່	ລາຍລະອຽດ	ສີລະດັບຄວາມຮຸນແຮງ
ສຳຄັນ	ແກ້ໄຂບັນຫາສໍາລັບການມືອອກ.	ສີແດງ
ສູງ	ອາດຈະເຮັດໃຫ້ເກີດຄວາມລົ້ມເຫຼວໃນການເຮັດວຽກ. ອາດຈະຊີ້ບອກຂໍ້ມູນການອອກແບບທີ່ຂາດຫາຍໄປ ຫຼືບໍ່ຖືກຕ້ອງ.	ສີສົ້ມ
ຂະຫນາດກາງ	ອາດຈະສົ່ງຜົນກະທົບຕໍ່ຄຸນນະພາບຂອງຜົນໄດ້ຮັບສໍາລັບ fMAX ຫຼື​ການ​ນໍາ​ໃຊ້​ຊັບ​ພະ​ຍາ​ກອນ​.	ສີນ້ຳຕານ
ຕໍ່າ	ກົດລະບຽບສະທ້ອນເຖິງການປະຕິບັດທີ່ດີທີ່ສຸດສໍາລັບຄໍາແນະນໍາການຂຽນລະຫັດ RTL.	ສີຟ້າ

ຕັ້ງຄ່າຜູ້ຊ່ວຍການອອກແບບ
ທ່ານສາມາດປັບແຕ່ງຜູ້ຊ່ວຍການອອກແບບໄດ້ຢ່າງສົມບູນສໍາລັບຄຸນລັກສະນະການອອກແບບສ່ວນບຸກຄົນຂອງທ່ານແລະຄວາມຕ້ອງການລາຍງານ. ຄລິກທີ່ Assignments ➤ Settings ➤ Design Assistant Rule Settings ເພື່ອລະບຸທາງເລືອກທີ່ຄວບຄຸມວ່າກົດລະບຽບ ແລະພາລາມິເຕີໃດໃຊ້ໄດ້ກັບ s ຕ່າງໆ.tages ຂອງການລວບລວມການອອກແບບສໍາລັບການກວດສອບກົດລະບຽບການອອກແບບ.

ການອອກແບບການຕັ້ງຄ່າກົດລະບຽບຜູ້ຊ່ວຍ

ແລ່ນຜູ້ຊ່ວຍອອກແບບ
ເມື່ອເປີດໃຊ້ງານ, ຜູ້ຊ່ວຍອອກແບບຈະເຮັດວຽກໂດຍອັດຕະໂນມັດໃນລະຫວ່າງການລວບລວມຂໍ້ມູນ ແລະລາຍງານການເປີດໃຊ້ການລະເມີດກົດລະບຽບການອອກແບບໃນບົດລາຍງານການລວບລວມ. ອີກທາງເລືອກ, ທ່ານສາມາດເອີ້ນໃຊ້ຜູ້ຊ່ວຍການອອກແບບໃນໂຫມດການວິເຄາະໃນພາບລວມຂອງການລວບລວມສະເພາະເພື່ອສຸມໃສ່ການວິເຄາະພຽງແຕ່ນັ້ນ.tage. ເພື່ອເປີດໃຊ້ການກວດສອບຜູ້ຊ່ວຍອອກແບບອັດຕະໂນມັດໃນລະຫວ່າງການລວບລວມ:

• ເປີດໃຊ້ການເປີດໃຊ້ຜູ້ຊ່ວຍການອອກແບບໃນລະຫວ່າງການລວບລວມຂໍ້ມູນໃນການຕັ້ງຄ່າກົດລະບຽບຜູ້ຊ່ວຍການອອກແບບ. ເພື່ອເປີດໃຊ້ຜູ້ຊ່ວຍການອອກແບບໃນໂຫມດການວິເຄາະເພື່ອກວດສອບພາບຖ່າຍສະເພາະຕໍ່ກັບກົດລະບຽບການອອກແບບທີ່ນຳໃຊ້ກັບພາບຖ່າຍ:
• ຄລິກລາຍງານ DRC ໃນແຜງໜ້າວຽກການວິເຄາະເວລາ ຫຼື Chip Planner.

Viewing ແລະແກ້ໄຂຜົນໄດ້ຮັບຂອງຜູ້ຊ່ວຍການອອກແບບ
ຜູ້​ຊ່ວຍ​ການ​ອອກ​ແບບ​ລາຍ​ງານ​ການ​ເປີດ​ໃຊ້​ງານ​ການ​ລະ​ເມີດ​ລະ​ບຽບ​ການ​ອອກ​ແບບ​ໃນ​ຕ່າງໆ​tages ຂອງບົດລາຍງານການລວບລວມ.

ການອອກແບບຜົນໄດ້ຮັບຂອງຜູ້ຊ່ວຍໃນການສັງເຄາະ, ແຜນການ, ສະຖານທີ່, ແລະບົດລາຍງານສຸດທ້າຍ

ເຖິງ view ຜົນໄດ້ຮັບສໍາລັບແຕ່ລະກົດລະບຽບ, ໃຫ້ຄລິກໃສ່ກົດລະບຽບໃນບັນຊີລາຍຊື່ກົດລະບຽບ. ລາຍລະອຽດຂອງກົດລະບຽບແລະຄໍາແນະນໍາການອອກແບບສໍາລັບການແກ້ໄຂປາກົດ.

ການແນະນຳການລະເມີດກົດລະບຽບຂອງຜູ້ຊ່ວຍການອອກແບບ

ແກ້ໄຂ RTL ຂອງທ່ານເພື່ອແກ້ໄຂການລະເມີດກົດລະບຽບການອອກແບບ.

ຫຼຸດລະດັບ Logic

ລະດັບເຫດຜົນຫຼາຍເກີນໄປສາມາດສົ່ງຜົນກະທົບຕໍ່ຄຸນນະພາບຂອງຜົນໄດ້ຮັບຂອງ Fitter ເພາະວ່າເສັ້ນທາງທີ່ສໍາຄັນຂອງການອອກແບບມີອິດທິພົນຕໍ່ຄໍາສັ່ງແລະໄລຍະເວລາການປຸງແຕ່ງ Fitter. Fitter ວາງ ແລະ ກຳນົດເສັ້ນທາງການອອກແບບໂດຍອີງໃສ່ການເລື່ອນເວລາ. Fitter ວາງເສັ້ນທາງທີ່ຍາວກວ່າດ້ວຍການເລື່ອນໜ້ອຍທີ່ສຸດກ່ອນ. Fitter ໂດຍທົ່ວໄປແລ້ວຈະຈັດລໍາດັບຄວາມສໍາຄັນຂອງເສັ້ນທາງລະດັບ logic ສູງກວ່າເສັ້ນທາງທີ່ມີເຫດຜົນຕ່ໍາກວ່າ. ໂດຍປົກກະຕິ, ຫຼັງຈາກ Fitter stage ແມ່ນສໍາເລັດ, ເສັ້ນທາງທີ່ສໍາຄັນທີ່ຍັງເຫຼືອບໍ່ແມ່ນເສັ້ນທາງທີ່ມີເຫດຜົນສູງສຸດ. Fitter ໃຫ້ການຈັດວາງທີ່ຕ້ອງການ, ການຈັດເສັ້ນທາງ, ແລະ retimeing ກັບເຫດຜົນລະດັບທີ່ສູງຂຶ້ນ. ການຫຼຸດຜ່ອນລະດັບເຫດຜົນຈະຊ່ວຍຮັບປະກັນວ່າອົງປະກອບທັງຫມົດຂອງການອອກແບບໄດ້ຮັບຄວາມສໍາຄັນ Fitter ດຽວກັນ. ແລ່ນລາຍງານ ➤ ລາຍງານແບບກຳນົດເອງ ➤ ລາຍງານເວລາໃນຕົວວິເຄາະການກຳນົດເວລາ ເພື່ອສ້າງລາຍງານສະແດງລະດັບຂອງເຫດຜົນໃນເສັ້ນທາງ. ຖ້າເສັ້ນທາງບໍ່ສາມາດກໍານົດເວລາແລະຈໍານວນຂອງລະດັບເຫດຜົນແມ່ນສູງ, ພິຈາລະນາເພີ່ມທໍ່ໃນສ່ວນຂອງການອອກແບບນັ້ນເພື່ອປັບປຸງການປະຕິບັດ.

ຄວາມເລິກຂອງເຫດຜົນໃນລາຍງານເສັ້ນທາງ

ລາຍງານຄວາມເລິກລະດັບ Logic
ຫຼັງຈາກ Compiler's Plan stage, ທ່ານສາມາດດໍາເນີນການ report_logic_depth ໃນ console Timing Analyzer Tcl to view ຈໍານວນຂອງລະດັບເຫດຜົນພາຍໃນໂດເມນໂມງ. report_logic_depth ສະແດງໃຫ້ເຫັນການແຈກຢາຍຄວາມເລິກຂອງເຫດຜົນໃນບັນດາເສັ້ນທາງທີ່ສໍາຄັນ, ຊ່ວຍໃຫ້ທ່ານສາມາດກໍານົດພື້ນທີ່ທີ່ທ່ານສາມາດຫຼຸດຜ່ອນລະດັບເຫດຜົນໃນ RTL ຂອງທ່ານ.

report_logic_depth -panel_name - ຈາກ [get_clocks ] \ -to [get_clocks ]

report_logic_depth Output

ເພື່ອໃຫ້ໄດ້ຮັບຂໍ້ມູນສໍາລັບການເພີ່ມປະສິດທິພາບ RTL, ດໍາເນີນການ report_logic_depth ຫຼັງຈາກ Compiler's Plan stage, ກ່ອນທີ່ຈະແລ່ນ Fitter s ທີ່ຍັງເຫຼືອtages. ຖ້າບໍ່ດັ່ງນັ້ນ, ບົດລາຍງານ post-Fitter ຍັງປະກອບມີຜົນໄດ້ຮັບຈາກການເພີ່ມປະສິດທິພາບທາງດ້ານຮ່າງກາຍ (retiming ແລະ resynthesis).

ລາຍງານເສັ້ນທາງໃກ້ຄຽງ
ຫຼັງຈາກແລ່ນ Fitter (Finalize) stage, ທ່ານສາມາດດໍາເນີນການ report_neighbor_paths ເພື່ອຊ່ວຍກໍານົດສາເຫດຂອງເສັ້ນທາງທີ່ສໍາຄັນ (ສໍາລັບ example, ລະດັບ logic ສູງ, ຈໍາກັດ retimeing, sub-optimal placement, I/O column crossing, hold-fix, or others): report_neighbor_paths -to_clock -npaths -panel_name

report_neighbor_paths ລາຍງານເສັ້ນທາງທີ່ກໍານົດເວລາທີ່ສໍາຄັນທີ່ສຸດໃນການອອກແບບ, ລວມທັງການເລື່ອນທີ່ກ່ຽວຂ້ອງ, ຂໍ້ມູນສະຫຼຸບເສັ້ນທາງເພີ່ມເຕີມ, ແລະກ່ອງຂອບເຂດເສັ້ນທາງ.

report_neighbor_paths ຜົນອອກມາ

report_neighbor_paths ສະ​ແດງ​ໃຫ້​ເຫັນ​ເສັ້ນ​ທາງ​ທີ່​ກໍາ​ນົດ​ເວ​ລາ​ທີ່​ສໍາ​ຄັນ​ທີ່​ສຸດ​ກ່ອນ​ແລະ​ເສັ້ນ​ທາງ​ຫຼັງ​ຈາກ​ແຕ່​ລະ​ເສັ້ນ​ທາງ​ທີ່​ສໍາ​ຄັນ​. Retiming ຫຼືການດຸ່ນດ່ຽງຕາມເຫດຜົນຂອງເສັ້ນທາງສາມາດເຮັດໃຫ້ການປິດເວລາງ່າຍຂຶ້ນຖ້າມີການເລື່ອນທາງລົບຢູ່ໃນເສັ້ນທາງ, ແຕ່ການເລື່ອນທາງບວກໃນເສັ້ນທາງກ່ອນຫຼືເສັ້ນທາງຫລັງ.

ເພື່ອເປີດໃຊ້ການປິດເວລາ, ໃຫ້ແນ່ໃຈວ່າຕົວເລືອກຕໍ່ໄປນີ້ເປີດຢູ່:

• ສຳລັບການລົງທະບຽນ—ເປີດໃຊ້ວຽກ ➤ ການຕັ້ງຄ່າ ➤ ການຕັ້ງຄ່າຄອມພີວເຕີ ➤ ລົງທະບຽນການເພີ່ມປະສິດທິພາບ ➤ ອະນຸຍາດໃຫ້ລົງທະບຽນເຂົ້າພັກ.
• ສໍາລັບ RAM Endpoints—ເປີດການມອບຫມາຍ ➤ ການຕັ້ງຄ່າ ➤ ການຕັ້ງຄ່າຄອມພີວເຕີ ➤ ການຕັ້ງຄ່າ Fitter (ຂັ້ນສູງ) ➤ ອະນຸຍາດໃຫ້ໃຊ້ RAM Retiming
• ສຳລັບ DSP Endpoints—ເປີດການມອບໝາຍ ➤ ການຕັ້ງຄ່າ ➤ ການຕັ້ງຄ່າຕົວສັງລວມ ➤ ການຕັ້ງຄ່າ Fitter (ຂັ້ນສູງ) ➤ ອະນຸຍາດໃຫ້ DSP Retiming

ໝາຍເຫດ

ຖ້າການດຸ່ນດ່ຽງເຫດຜົນເພີ່ມເຕີມແມ່ນຕ້ອງການ, ທ່ານຕ້ອງດັດແປງ RTL ຂອງທ່ານດ້ວຍຕົນເອງເພື່ອຍ້າຍເຫດຜົນຈາກເສັ້ນທາງທີ່ສໍາຄັນໄປສູ່ເສັ້ນທາງກ່ອນຫຼືເສັ້ນທາງຫລັງ.
ຖ້າຜົນຜະລິດຂອງທະບຽນເຊື່ອມຕໍ່ກັບວັດສະດຸປ້ອນຂອງມັນ, ຫນຶ່ງຫຼືທັງສອງເສັ້ນທາງໃກ້ຄຽງອາດຈະຄ້າຍຄືກັນກັບເສັ້ນທາງປະຈຸບັນ. ໃນເວລາທີ່ຊອກຫາເສັ້ນທາງໃກ້ຄຽງກັບ slack ທີ່ຮ້າຍແຮງທີ່ສຸດ, ເງື່ອນໄຂການດໍາເນີນງານທັງຫມົດຖືກພິຈາລະນາ, ບໍ່ພຽງແຕ່ເງື່ອນໄຂການດໍາເນີນງານຂອງເສັ້ນທາງຕົ້ນຕໍເທົ່ານັ້ນ.

ການເບິ່ງເຫັນລະດັບ Logic ໃນແຜນທີ່ເຕັກໂນໂລຢີ Viewer
ແຜນທີ່ເຕັກໂນໂລຢີ Viewer ຍັງສະຫນອງ schematic, ແຜນທີ່ເຕັກໂນໂລຢີ, ການເປັນຕົວແທນຂອງ netlist ການອອກແບບ, ແລະສາມາດຊ່ວຍໃຫ້ທ່ານເຫັນວ່າພື້ນທີ່ໃດໃນການອອກແບບສາມາດໄດ້ຮັບຜົນປະໂຫຍດຈາກການຫຼຸດຜ່ອນຈໍານວນລະດັບເຫດຜົນ. ນອກນັ້ນທ່ານຍັງສາມາດສືບສວນຮູບແບບທາງກາຍະພາບຂອງເສັ້ນທາງໃນລາຍລະອຽດໃນ Chip Planner. ເພື່ອຊອກຫາເສັ້ນທາງກໍານົດເວລາຢູ່ໃນຫນຶ່ງຂອງ viewers, ຄລິກຂວາໃສ່ເສັ້ນທາງໃນບົດລາຍງານການກໍານົດເວລາ, ຊີ້ໄປຫາ Locate Path, ແລະເລືອກ Locate in Technology Map Viewເອີ.

ຫຼຸດຜ່ອນ Fan-Out Nets ສູງ

ຕາໜ່າງພັດລົມສູງສາມາດເຮັດໃຫ້ເກີດຄວາມແອອັດຂອງຊັບພະຍາກອນ, ດັ່ງນັ້ນຈຶ່ງເຮັດໃຫ້ການປິດເວລາສັບສົນ. ໂດຍທົ່ວໄປແລ້ວ, Compiler ອັດຕະໂນມັດຈັດການ net ພັດລົມສູງທີ່ກ່ຽວຂ້ອງກັບໂມງ. Compiler ອັດຕະໂນມັດສົ່ງເສີມຕາຫນ່າງ fan-out ສູງທີ່ໄດ້ຮັບການຍອມຮັບໄປສູ່ເຄືອຂ່າຍໂມງທົ່ວໂລກ. Compiler ເຮັດໃຫ້ຄວາມພະຍາຍາມເພີ່ມປະສິດທິພາບທີ່ສູງຂຶ້ນໃນລະຫວ່າງສະຖານທີ່ແລະເສັ້ນທາງ stages, ເຊິ່ງເຮັດໃຫ້ການຊໍ້າຊ້ອນການລົງທະບຽນທີ່ເປັນປະໂຫຍດ. ໃນກໍລະນີແຈຕໍ່ໄປນີ້, ທ່ານສາມາດຫຼຸດຜ່ອນຄວາມແອອັດໄດ້ໂດຍການເຮັດການປ່ຽນແປງຄູ່ມືຕໍ່ໄປນີ້ກັບ RTL ການອອກແບບຂອງທ່ານ:

ກໍລະນີມຸມສຸດທິພັດລົມອອກສູງ

ລັກສະນະການອອກແບບ	ການເພີ່ມປະສິດທິພາບ RTL ຄູ່ມື
ຕາໜ່າງພັດລົມສູງທີ່ເຂົ້າເຖິງຫຼາຍລຳດັບ ຫຼືຈຸດໝາຍປາຍທາງທີ່ໄກ	ລະບຸການມອບໝາຍ duplicate_hierarchy_depth ຢູ່ໃນການລົງທະບຽນຫຼ້າສຸດໃນທໍ່ເພື່ອເຮັດຊ້ໍາເຄືອຂ່າຍພັດລົມສູງດ້ວຍຕົນເອງໃນທົ່ວລໍາດັບຊັ້ນ. ລະບຸການມອບໝາຍ duplicate_register ໃຫ້ກັບການລົງທະບຽນຊໍ້າກັນໃນລະຫວ່າງການວາງຕຳແໜ່ງ.
ການອອກແບບທີ່ມີສັນຍານຄວບຄຸມກັບ DSP ຫຼື M20K ຕັນຫນ່ວຍຄວາມຈໍາຈາກເຫດຜົນປະສົມປະສານ	ຂັບສັນຍານການຄວບຄຸມໄປຍັງຫນ່ວຍຄວາມຈໍາ DSP ຫຼື M20K ຈາກທະບຽນ.

ລົງ​ທະ​ບຽນ​ການ​ຊ​້​ໍາ​ກັນ​ໃນ​ໄລ​ຍະ​ຊັ້ນ​ສູງ​
ທ່ານສາມາດກໍານົດການມອບຫມາຍ duplicate_hierarchy_depth ຢູ່ໃນທະບຽນສຸດທ້າຍໃນທໍ່ເພື່ອນໍາພາການສ້າງການຊໍ້າຊ້ອນຂອງທະບຽນແລະການອອກພັດລົມ. ຕົວເລກຕໍ່ໄປນີ້ສະແດງໃຫ້ເຫັນເຖິງຜົນກະທົບຂອງການມອບໝາຍ duplicate_hierarchy_depth ຕໍ່ໄປນີ້:

set_instance_assignment -name duplicate_hierarchy_depth -to \

ບ່ອນທີ່:

• register_name—ການລົງທະບຽນສຸດທ້າຍໃນລະບົບຕ່ອງໂສ້ທີ່ fans ອອກໄປຫາຫຼາຍລໍາດັບ.
• level_number—ຈໍານວນການລົງທະບຽນໃນລະບົບຕ່ອງໂສ້ທີ່ຈະຊໍ້າກັນ.

ຮູບ 9. ກ່ອນທີ່ຈະລົງທະບຽນການຊໍ້າຊ້ອນ
ກໍານົດການມອບຫມາຍ duplicate_hierarchy_depth ເພື່ອປະຕິບັດການຊໍ້າຊ້ອນການລົງທະບຽນໃນທົ່ວລໍາດັບຊັ້ນ, ແລະສ້າງຕົ້ນໄມ້ຂອງທະບຽນປະຕິບັດຕາມການລົງທະບຽນສຸດທ້າຍໃນລະບົບຕ່ອງໂສ້. ທ່ານລະບຸຊື່ລົງທະບຽນແລະຈໍານວນການຊໍ້າກັນທີ່ເປັນຕົວແທນໂດຍ M ໃນຕົວຢ່າງຕໍ່ໄປນີ້ampເລ. ລູກສອນສີແດງສະແດງໃຫ້ເຫັນສະຖານທີ່ທີ່ມີທ່າແຮງຂອງການລົງທະບຽນທີ່ຊ້ໍາກັນ.

• set_instance_assignment –name DUPLICATE_HIERARCHY_DEPTH – to regZ M

ລົງທະບຽນຊ້ຳ = 1
ການລະບຸລະດັບດຽວຕໍ່ໄປນີ້ຂອງການຊໍ້າກັນຂອງທະບຽນ (M=1) ຊໍ້າກັນຫນຶ່ງທະບຽນ (regZ) ລົງຫນຶ່ງລະດັບຂອງລໍາດັບຊັ້ນການອອກແບບ:

• set_instance_assignment –name DUPLICATE_HIERARCHY_DEPTH – to regZ 1

ລົງທະບຽນຊ້ຳ = 3
ການລະບຸສາມລະດັບຂອງການຊໍ້າຊ້ອນການລົງທະບຽນ (M=3) ຊໍ້າກັນສາມທະບຽນ (regZ, regY, regX) ລົງສາມ, ສອງ, ແລະຫນຶ່ງລະດັບຂອງລໍາດັບຊັ້ນ, ຕາມລໍາດັບ:

• set_instance_assignment –name DUPLICATE_HIERARCHY_DEPTH – to regZ 3

ໂດຍການເຮັດຊ້ໍາກັນແລະການຊຸກຍູ້ການລົງທະບຽນລົງໃນລໍາດັບຊັ້ນ, ການອອກແບບຍັງຄົງຮັກສາຈໍານວນຮອບວຽນດຽວກັນກັບທຸກຈຸດຫມາຍປາຍທາງ, ໃນຂະນະທີ່ເລັ່ງການປະຕິບັດຢ່າງຫຼວງຫຼາຍໃນເສັ້ນທາງເຫຼົ່ານີ້.

ລົງທະບຽນການຊໍ້າຊ້ອນໃນລະຫວ່າງການຈັດວາງ
ຮູບທີ 12 ໃນໜ້າທີ 11 ສະແດງໃຫ້ເຫັນການລົງທະບຽນທີ່ມີພັດລົມສູງອອກໄປຫາພື້ນທີ່ທີ່ແຜ່ຂະຫຍາຍຢ່າງກວ້າງຂວາງຂອງຊິບ. ໂດຍການເຮັດຊ້ໍາທະບຽນນີ້ 50 ເທື່ອ, ທ່ານສາມາດຫຼຸດຜ່ອນໄລຍະຫ່າງລະຫວ່າງທະບຽນແລະຈຸດຫມາຍປາຍທາງທີ່ສົ່ງຜົນໃຫ້ການປະຕິບັດໂມງໄວຂຶ້ນ. ການມອບໝາຍ duplicate_register ອະນຸຍາດໃຫ້ Compiler ໝູນໃຊ້ຄວາມໃກ້ຊິດທາງກາຍະພາບເພື່ອແນະນຳການຈັດວາງການລົງທະບຽນໃໝ່ທີ່ໃຫ້ສ່ວນຍ່ອຍຂອງ fan-outs.

ຮູບ 12. ລົງທະບຽນການຊໍ້າຊ້ອນໃນລະຫວ່າງການຈັດວາງ

ໝາຍເຫດ: ເພື່ອກະຈາຍສັນຍານຜ່ານຊິບ, ໃຫ້ໃຊ້ຫຼາຍອັນtage ທໍ່. ນຳໃຊ້ການມອບໝາຍ duplicate_register ກັບແຕ່ລະທະບຽນໃນທໍ່. ເຕັກນິກນີ້ສ້າງໂຄງສ້າງຕົ້ນໄມ້ທີ່ຖ່າຍທອດສັນຍານໃນທົ່ວຊິບ.

Viewຜົນໄດ້ຮັບການຊໍ້າຊ້ອນ
ຫຼັງ​ຈາກ​ການ​ສັງ​ເຄາະ​ການ​ອອກ​ແບບ​, view ຜົນໄດ້ຮັບການຊໍ້າຊ້ອນໃນບົດລາຍງານການສັງລວມການຊໍ້າຊ້ອນຂອງຕົ້ນໄມ້ Hierarchical ໃນໂຟນເດີສັງເຄາະຂອງບົດລາຍງານການລວບລວມ. ບົດລາຍງານສະຫນອງດັ່ງຕໍ່ໄປນີ້:

• ຂໍ້ມູນກ່ຽວກັບທະບຽນທີ່ມີການມອບໝາຍ duplicate_hierarchy_depth.
• ເຫດຜົນສໍາລັບຄວາມຍາວຂອງລະບົບຕ່ອງໂສ້ທີ່ທ່ານສາມາດນໍາໃຊ້ເປັນຈຸດເລີ່ມຕົ້ນສໍາລັບການປັບປຸງຕື່ມອີກດ້ວຍການມອບຫມາຍ.
• ຂໍ້ມູນກ່ຽວກັບການລົງທະບຽນບຸກຄົນໃນລະບົບຕ່ອງໂສ້ທີ່ທ່ານສາມາດນໍາໃຊ້ເພື່ອເຂົ້າໃຈໂຄງສ້າງຂອງຊ້ໍາກັນທີ່ຖືກປະຕິບັດ.

ບົດລາຍງານ Fitter ຍັງປະກອບມີພາກສ່ວນກ່ຽວກັບການລົງທະບຽນທີ່ມີການຕັ້ງຄ່າ duplicate_register.

ນຳໃຊ້ເຕັກນິກການເພີ່ມປະສິດທິພາບການສັງລວມ

ການອອກແບບທີ່ນໍາໃຊ້ percen ສູງຫຼາຍtage ຂອງຊັບພະຍາກອນອຸປະກອນ FPGA ສາມາດເຮັດໃຫ້ເກີດຄວາມແອອັດຂອງຊັບພະຍາກອນ, ສົ່ງຜົນໃຫ້ fMAX ຕ່ໍາແລະການປິດໄລຍະເວລາທີ່ສັບສົນຫຼາຍ. ການຕັ້ງຄ່າໂຫມດການເພີ່ມປະສິດທິພາບຂອງ Compiler ອະນຸຍາດໃຫ້ທ່ານລະບຸຈຸດສຸມຂອງຄວາມພະຍາຍາມຂອງ Compiler ໃນລະຫວ່າງການສັງເຄາະ. ຕົວຢ່າງampດັ່ງນັ້ນ, ທ່ານເພີ່ມປະສິດທິພາບການສັງເຄາະສໍາລັບພື້ນທີ່, ຫຼື Routability ໃນເວລາທີ່ແກ້ໄຂຄວາມແອອັດຂອງຊັບພະຍາກອນ. ທ່ານສາມາດທົດລອງດ້ວຍການປະສົມຂອງການຕັ້ງຄ່າໂຫມດການເພີ່ມປະສິດທິພາບດຽວກັນເຫຼົ່ານີ້ຢູ່ໃນ Intel Quartus Prime Design Space Explorer II. ການຕັ້ງຄ່າເຫຼົ່ານີ້ແລະເຕັກນິກຄູ່ມືອື່ນໆສາມາດຊ່ວຍໃຫ້ທ່ານຫຼຸດຜ່ອນຄວາມແອອັດໃນການອອກແບບທີ່ມີການນໍາໃຊ້ສູງ.

ບັນຫາການປິດເວລາ

• ການອອກແບບທີ່ມີການນໍາໃຊ້ຊັບພະຍາກອນອຸປະກອນສູງຫຼາຍເຮັດໃຫ້ການປິດເວລາສັບສົນ.

ການແກ້ໄຂການປິດເວລາ

• ນຳໃຊ້ໂຫມດ ແລະຍຸດທະສາດການປັບແຕ່ງຄອມພີວເຕີໃນໜ້າ 13—ລະບຸເປົ້າໝາຍຂອງໂໝດການເພີ່ມປະສິດທິພາບຫຼັກສຳລັບການສັງເຄາະການອອກແບບ.
• ທົດລອງກັບຕົວເລືອກພື້ນທີ່ ແລະເສັ້ນທາງໃນໜ້າທີ 16—ນຳໃຊ້ການເກັບກຳຂໍ້ມູນການຕັ້ງຄ່າເພີ່ມເຕີມເພື່ອຫຼຸດຜ່ອນຄວາມແອອັດ ແລະຕອບສະໜອງພື້ນທີ່ ແລະເປົ້າໝາຍການສົ່ງຕໍ່.
• ພິຈາລະນາການສັງເຄາະ Fractal ສໍາລັບການອອກແບບທີ່ເຂັ້ມຂຸ້ນເລກຄະນິດໃນໜ້າ 16—ສຳລັບການອອກແບບທີ່ເຂັ້ມຂຸ້ນສູງ, ຕົວເລກເລກຄະນິດ, ການສັງເຄາະ fractal ຫຼຸດຜ່ອນການໃຊ້ຊັບພະຍາກອນຂອງອຸປະກອນຜ່ານຕົວຄູນແບບປົກກະຕິ, ການເກັບຄືນ, ແລະການບັນຈຸເລກເລກຢ່າງຕໍ່ເນື່ອງຢ່າງຕໍ່ເນື່ອງ.

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ

• "ການປິດເວລາແລະການເພີ່ມປະສິດທິພາບ" ບົດທີ, ຄູ່ມືຜູ້ໃຊ້ Intel Quartus Prime Pro Edition: ການເພີ່ມປະສິດທິພາບການອອກແບບ
• ຄູ່ມືຜູ້ໃຊ້ Intel Quartus Prime Pro Edition: ການລວບລວມການອອກແບບ

ນຳໃຊ້ໂຫມດ ແລະຍຸດທະສາດການເພີ່ມປະສິດທິພາບຂອງ Compiler

ໃຊ້ຂໍ້ມູນຕໍ່ໄປນີ້ເພື່ອນຳໃຊ້ໂຫມດການປັບແຕ່ງການລວບລວມຂໍ້ມູນ ແລະຍຸດທະສາດການລວບລວມ Design Space Explorer II (DSE II).

ທົດລອງກັບການຕັ້ງຄ່າໂໝດການເພີ່ມປະສິດທິພາບການລວບລວມ
ປະຕິບັດຕາມຂັ້ນຕອນເຫຼົ່ານີ້ເພື່ອທົດລອງກັບການຕັ້ງຄ່າຮູບແບບການເພີ່ມປະສິດທິພາບຂອງ Compiler:

1. ສ້າງ ຫຼືເປີດໂຄງການ Intel Quartus Prime.
2. ເພື່ອລະບຸຍຸດທະສາດການເພີ່ມປະສິດທິພາບລະດັບສູງຂອງຜູ້ສັງລວມ, ໃຫ້ຄລິກທີ່ການມອບໝາຍ ➤ ການຕັ້ງຄ່າ ➤ ການຕັ້ງຄ່າຄອມພີວເຕີ. ທົດລອງກັບການຕັ້ງຄ່າຮູບແບບຕໍ່ໄປນີ້, ດັ່ງທີ່ຕາຕະລາງ 4 ໃນໜ້າທີ 14 ອະທິບາຍ.
3. ເພື່ອລວບລວມການອອກແບບດ້ວຍການຕັ້ງຄ່າເຫຼົ່ານີ້, ໃຫ້ຄລິກໃສ່ Start Compilation ໃນກະດານລວບລວມຂໍ້ມູນ.
4. View ຜົນໄດ້ຮັບການລວບລວມຢູ່ໃນບົດລາຍງານການລວບລວມ.
5. ກົດ Tools ➤ Timing Analyzer to view ຜົນໄດ້ຮັບຂອງການຕັ້ງຄ່າການເພີ່ມປະສິດທິພາບໃນການປະຕິບັດ.

ການຕັ້ງຄ່າໂຫມດການເພີ່ມປະສິດທິພາບການລວບລວມ

ໂໝດການເພີ່ມປະສິດທິພາບ (ໜ້າການຕັ້ງຄ່າຄອມພີວເຕີ)

ໂໝດການເພີ່ມປະສິດທິພາບ	ລາຍລະອຽດ
ດຸ່ນດ່ຽງ (ກະແສປົກກະຕິ)	Compiler ເພີ່ມປະສິດທິພາບການສັງເຄາະສໍາລັບການປະຕິບັດທີ່ສົມດູນທີ່ເຄົາລົບຂໍ້ຈໍາກັດຂອງເວລາ.
ຄວາມພະຍາຍາມປະສິດທິພາບສູງ	Compiler ເພີ່ມຄວາມພະຍາຍາມທີ່ຈະເພີ່ມປະສິດທິພາບການກໍານົດເວລາໃນລະຫວ່າງການຈັດວາງແລະກໍານົດເສັ້ນທາງ, ແລະເປີດໃຊ້ການເພີ່ມປະສິດທິພາບການສັງເຄາະທາງດ້ານຮ່າງກາຍທີ່ກ່ຽວຂ້ອງກັບເວລາ (ຕໍ່ການຕັ້ງຄ່າການເພີ່ມປະສິດທິພາບການລົງທະບຽນ). ແຕ່ລະການເພີ່ມປະສິດທິພາບເພີ່ມເຕີມສາມາດເພີ່ມເວລາການລວບລວມ.
ປະສິດທິພາບສູງດ້ວຍຄວາມພະຍາຍາມທີ່ຈະຈັດວາງສູງສຸດ	ເປີດໃຊ້ການເພີ່ມປະສິດທິພາບຂອງ Compiler ດຽວກັນກັບ ຄວາມພະຍາຍາມປະສິດທິພາບສູງ, ດ້ວຍຄວາມພະຍາຍາມເພີ່ມປະສິດທິພາບການຈັດວາງເພີ່ມເຕີມ.
ປະສິດທິພາບສູງສຸດ	ເປີດໃຊ້ການເພີ່ມປະສິດທິພາບຂອງ Compiler ດຽວກັນກັບ ຄວາມພະຍາຍາມປະສິດທິພາບສູງ, ແລະເພີ່ມການເພີ່ມປະສິດທິພາບເພີ່ມເຕີມໃນລະຫວ່າງການວິເຄາະ & ສັງເຄາະເພື່ອເພີ່ມປະສິດທິພາບການອອກແບບທີ່ມີທ່າແຮງເພີ່ມຂຶ້ນໃນພື້ນທີ່ຕາມເຫດຜົນ. ຖ້າການນໍາໃຊ້ການອອກແບບແມ່ນສູງຫຼາຍ, ທາງເລືອກນີ້ອາດຈະເຮັດໃຫ້ເກີດຄວາມຫຍຸ້ງຍາກໃນການປັບຕົວ, ເຊິ່ງສາມາດສົ່ງຜົນກະທົບຕໍ່ຄຸນນະພາບການເພີ່ມປະສິດທິພາບໂດຍລວມ.
ປະສິດທິພາບສູງສຸດກັບຄວາມພະຍາຍາມຈັດວາງສູງສຸດ	ເປີດໃຊ້ການເພີ່ມປະສິດທິພາບຂອງ Compiler ດຽວກັນກັບ ປະສິດທິພາບສູງສຸດ, ດ້ວຍຄວາມພະຍາຍາມເພີ່ມປະສິດທິພາບການຈັດວາງເພີ່ມເຕີມ.
ເຂດຮຸກຮານ	Compiler ພະຍາຍາມຮຸກຮານເພື່ອຫຼຸດຜ່ອນພື້ນທີ່ອຸປະກອນທີ່ຕ້ອງການເພື່ອປະຕິບັດການອອກແບບໃນຄ່າໃຊ້ຈ່າຍທີ່ເປັນໄປໄດ້ຂອງການປະຕິບັດການອອກແບບ.
ຄວາມ​ພະ​ຍາ​ຍາມ Routability ການ​ຈັດ​ວາງ​ສູງ​	Compiler ພະຍາຍາມສູງໃນເສັ້ນທາງການອອກແບບໂດຍຄ່າໃຊ້ຈ່າຍທີ່ເປັນໄປໄດ້ຂອງພື້ນທີ່ການອອກແບບ, ການປະຕິບັດ, ແລະເວລາການລວບລວມ. Compiler ໃຊ້ເວລາເພີ່ມເຕີມໃນການຫຼຸດຜ່ອນການໃຊ້ເສັ້ນທາງ, ເຊິ່ງສາມາດປັບປຸງການສົ່ງຕໍ່ແລະປະຫຍັດພະລັງງານແບບເຄື່ອນໄຫວ.
ຄວາມພະຍາຍາມໃນການບັນຈຸສູງ Routability	Compiler ພະຍາຍາມສູງໃນເສັ້ນທາງການອອກແບບໂດຍຄ່າໃຊ້ຈ່າຍທີ່ເປັນໄປໄດ້ຂອງພື້ນທີ່ການອອກແບບ, ການປະຕິບັດ, ແລະເວລາການລວບລວມ. Compiler ໃຊ້ເວລາເພີ່ມເຕີມໃນການລົງທະບຽນການຫຸ້ມຫໍ່, ເຊິ່ງສາມາດປັບປຸງເສັ້ນທາງແລະຍັງປະຫຍັດພະລັງງານແບບເຄື່ອນໄຫວ.
ປັບແຕ່ງ Netlist ສໍາລັບ Routability	Compiler ປະຕິບັດການດັດແກ້ netlist ເພື່ອເພີ່ມການສົ່ງຕໍ່ໃນຄ່າໃຊ້ຈ່າຍທີ່ເປັນໄປໄດ້ຂອງການປະຕິບັດ.
ສືບຕໍ່…

ໂໝດການເພີ່ມປະສິດທິພາບ	ລາຍລະອຽດ
ຄວາມພະຍາຍາມພະລັງງານສູງ	Compiler ພະຍາຍາມສູງເພື່ອເພີ່ມປະສິດທິພາບການສັງເຄາະສໍາລັບພະລັງງານຕ່ໍາ. ຄວາມພະຍາຍາມພະລັງງານສູງ ເພີ່ມເວລາການສັງເຄາະ.
ພະລັງຮຸກຮານ	ເຮັດໃຫ້ຄວາມພະຍາຍາມຮຸກຮານເພື່ອເພີ່ມປະສິດທິພາບການສັງເຄາະສໍາລັບພະລັງງານຕ່ໍາ. Compiler ເພີ່ມເຕີມຫຼຸດຜ່ອນການໃຊ້ເສັ້ນທາງຂອງສັນຍານທີ່ມີອັດຕາການປິດຫຼືຄາດຄະເນທີ່ສູງທີ່ສຸດ, ປະຫຍັດພະລັງງານແບບເຄື່ອນໄຫວເພີ່ມເຕີມແຕ່ອາດຈະສົ່ງຜົນກະທົບຕໍ່ການປະຕິບັດ.
ຮຸກຮານເວລາລວບລວມ	ຫຼຸດຜ່ອນເວລາການລວບລວມທີ່ຕ້ອງການເພື່ອປະຕິບັດການອອກແບບດ້ວຍຄວາມພະຍາຍາມຫຼຸດລົງແລະການເພີ່ມປະສິດທິພາບຫນ້ອຍລົງ. ຕົວເລືອກນີ້ຍັງປິດການທໍາງານການລາຍງານລາຍລະອຽດບາງຢ່າງ. ໝາຍເຫດ: ກຳລັງເປີດ ຮຸກຮານເວລາລວບລວມ ເປີດໃຊ້ການຕັ້ງຄ່າ Intel Quartus Prime File ການຕັ້ງຄ່າ (.qsf) ທີ່ບໍ່ສາມາດຖືກລົບລ້າງໂດຍການຕັ້ງຄ່າ .qsf ອື່ນໆ.

ອອກແບບຍຸດທະສາດການລວບລວມ Space Explorer II
DSE II ອະນຸຍາດໃຫ້ທ່ານຊອກຫາການຕັ້ງຄ່າໂຄງການທີ່ດີທີ່ສຸດສໍາລັບຊັບພະຍາກອນ, ການປະຕິບັດ, ຫຼືເປົ້າຫມາຍການເພີ່ມປະສິດທິພາບພະລັງງານ. DSE II ຊ່ວຍໃຫ້ທ່ານສາມາດລວບລວມການອອກແບບແບບຊ້ຳໆໄດ້ໂດຍໃຊ້ການລວມການຕັ້ງຄ່າ ແລະຂໍ້ຈຳກັດຕ່າງໆເພື່ອບັນລຸເປົ້າໝາຍສະເພາະ. DSE II ຫຼັງຈາກນັ້ນລາຍງານການປະສົມປະສານການຕັ້ງຄ່າທີ່ດີທີ່ສຸດເພື່ອຕອບສະຫນອງເປົ້າຫມາຍຂອງທ່ານ. DSE II ຍັງສາມາດເອົາ advantage ຂອງຄວາມສາມາດຂະຫນານເພື່ອລວບລວມເມັດໃນຄອມພິວເຕີຫຼາຍ. ການຕັ້ງຄ່າຍຸດທະສາດການລວບລວມ DSE II ສະທ້ອນເຖິງການຕັ້ງຄ່າໂໝດການເພີ່ມປະສິດທິພາບໃນຕາຕະລາງ 4 ໃນໜ້າ 14

ອອກແບບ Space Explorer II

ປະຕິບັດຕາມຂັ້ນຕອນເຫຼົ່ານີ້ເພື່ອກໍານົດຍຸດທະສາດການລວບລວມສໍາລັບ DSE II:

1. ເພື່ອເປີດໃຊ້ DSE II (ແລະປິດຊອບແວ Intel Quartus Prime), ຄລິກ ເຄື່ອງມື ➤ ເປີດຕົວ Design Space Explorer II. DSE II ເປີດຫຼັງຈາກຊອບແວ Intel Quartus Prime ປິດ.
2. ໃນແຖບເຄື່ອງມື DSE II, ຄລິກໄອຄອນການສຳຫຼວດ.
3. ຂະຫຍາຍຈຸດສຳຫຼວດ.
4. ເລືອກການສຳຫຼວດອອກແບບ. ເປີດໃຊ້ຍຸດທະສາດການລວບລວມຂໍ້ມູນໃດນຶ່ງເພື່ອດໍາເນີນການສຳຫຼວດການອອກແບບເພື່ອແນໃສ່ຍຸດທະສາດເຫຼົ່ານັ້ນ.

ຫຼຸດຜ່ອນຄວາມແອອັດສໍາລັບການນໍາໃຊ້ສູງ

ການອອກແບບທີ່ນໍາໃຊ້ຫຼາຍກວ່າ 80% ຂອງຊັບພະຍາກອນອຸປະກອນໂດຍທົ່ວໄປຈະນໍາສະເຫນີຄວາມຫຍຸ້ງຍາກທີ່ສຸດໃນການປິດເວລາ. ທ່ານສາມາດນໍາໃຊ້ເຕັກນິກຄູ່ມືແລະອັດຕະໂນມັດຕໍ່ໄປນີ້ເພື່ອຫຼຸດຜ່ອນຄວາມແອອັດຕື່ມອີກແລະເຮັດໃຫ້ການປິດເວລາງ່າຍຂຶ້ນ.

• ທົດລອງກັບທາງເລືອກພື້ນທີ່ ແລະ Routability ໃນໜ້າ 16
• ພິ​ຈາ​ລະ​ນາ​ການ​ສັງ​ເຄາະ Fractal ສໍາ​ລັບ​ການ​ອອກ​ແບບ​ເລກ​ຄະ​ນິດ​ທີ່​ສຸມ​ໃສ່​ໃນ​ຫນ້າ 16​

ທົດລອງກັບທາງເລືອກພື້ນທີ່ ແລະເສັ້ນທາງ

ເມື່ອການນຳໃຊ້ອຸປະກອນເຮັດໃຫ້ເກີດຄວາມແອອັດຂອງເສັ້ນທາງ, ທ່ານສາມາດທົດລອງກັບການຕັ້ງຄ່າການເພີ່ມປະສິດທິພາບພື້ນທີ່ ແລະ Routability ເພື່ອຫຼຸດຜ່ອນການໃຊ້ຊັບພະຍາກອນ ແລະ ຄວາມແອອັດສໍາລັບການອອກແບບຂອງທ່ານ. ຄລິກທີ່ Assignments ➤ Settings ➤ Compiler Settings ➤ Optimization Mode ເພື່ອເຂົ້າເຖິງການຕັ້ງຄ່າເຫຼົ່ານີ້:

ທາງເລືອກພື້ນທີ່ ແລະເສັ້ນທາງ

ພິ​ຈາ​ລະ​ນາ​ການ​ສັງ​ເຄາະ Fractal ສໍາ​ລັບ​ການ​ອອກ​ແບບ​ເລກ​ຄະ​ນິດ​ສາດ​ທີ່​ເຂັ້ມ​ແຂງ​

ສໍາລັບການອອກແບບທີ່ມີຄວາມລະອຽດສູງ, ຕົວເລກຕົວເລກ, ທ່ານສາມາດເພີ່ມປະສິດທິພາບການສັງເຄາະ fractal ອັດຕະໂນມັດເພື່ອປັບປຸງການນໍາໃຊ້ຊັບພະຍາກອນອຸປະກອນ. ການເພີ່ມປະສິດທິພາບການສັງເຄາະຂອງ Fractal ລວມມີການຄູນແບບປົກກະຕິ ແລະ retiming, ເຊັ່ນດຽວກັນກັບການຫຸ້ມຫໍ່ເລກເລກຢ່າງຕໍ່ເນື່ອງ. ການເພີ່ມປະສິດທິພາບເປົ້າຫມາຍການອອກແບບທີ່ມີຈໍານວນຂະຫນາດໃຫຍ່ຂອງການປະຕິບັດເລກຄະນິດທີ່ມີຄວາມແມ່ນຍໍາຕ່ໍາ (ເຊັ່ນ: ການເພີ່ມແລະການຄູນ). ທ່ານສາມາດເປີດໃຊ້ການສັງເຄາະ fractal ທົ່ວໂລກຫຼືສໍາລັບຕົວຄູນສະເພາະເທົ່ານັ້ນ. ພາຍໃຕ້ເງື່ອນໄຂທີ່ເຫມາະສົມ, ການເພີ່ມປະສິດທິພາບການສັງເຄາະ fractal ສາມາດບັນລຸການຫຼຸດຜ່ອນພື້ນທີ່ 20-45%.

ການປັບຕົວຄູນ ແລະ ກຳນົດເວລາຄືນໃໝ່
ການປັບຕົວຄູນແບບປົກກະຕິ ແລະ ໄລຍະພັກຜ່ອນປະຕິບັດການສົມມຸດຕິຖານຂອງການປະຕິບັດຕົວຄູນອ່ອນທີ່ຖືກປັບປຸງໃຫ້ດີທີ່ສຸດ. Compiler ອາດຈະນໍາໃຊ້ backward retimeing ກັບສອງທໍ່ຫຼືຫຼາຍກວ່າ stages ຖ້າຕ້ອງການ. ເມື່ອທ່ານເປີດໃຊ້ການສັງເຄາະ fractal, Compiler ນຳໃຊ້ຕົວຄູນແບບປົກກະຕິ ແລະ retimeing ກັບຕົວຄູນທີ່ມີລາຍເຊັນ ແລະບໍ່ໄດ້ເຊັນ.

ຮູບທີ 16. ການຄູນ Retimeing

ໝາຍເຫດ

• Multiplier regularization ໃຊ້ພຽງແຕ່ຊັບພະຍາກອນຕາມເຫດຜົນແລະບໍ່ໃຊ້ DSP blocks.
• ການກຳນົດຕົວຄູນແບບປົກກະຕິ ແລະການກຳນົດເວລາຄືນແມ່ນນຳໃຊ້ກັບຕົວຄູນທີ່ມີລາຍເຊັນ ແລະບໍ່ໄດ້ເຊັນໃນໂມດູນທີ່ກຳນົດການ FRACTAL_SYNTHESIS QSF.

ການບັນຈຸເລກຄະນິດສາດຢ່າງຕໍ່ເນື່ອງ
ການຫຸ້ມຫໍ່ເລກຄະນິດແບບຕໍ່ເນື່ອງໄດ້ສັງເຄາະປະຕູເລກເລກເຂົ້າເປັນຕັນທາງເລກທີ່ເໝາະສົມໃຫ້ພໍດີກັບ Intel FPGA LABs. ການເພີ່ມປະສິດທິພາບນີ້ອະນຸຍາດໃຫ້ນໍາໃຊ້ເຖິງ 100% ຂອງຊັບພະຍາກອນ LAB ສໍາລັບຕັນເລກຄະນິດສາດ. ໃນເວລາທີ່ທ່ານເປີດໃຊ້ການສັງເຄາະ fractal, Compiler ນໍາໃຊ້ການເພີ່ມປະສິດທິພາບນີ້ກັບຕ່ອງໂສ້ປະຕິບັດທັງຫມົດແລະປະຕູ logic ສອງ input. ການເພີ່ມປະສິດທິພາບນີ້ສາມາດບັນຈຸຕົ້ນໄມ້ adder, ຕົວຄູນ, ແລະເຫດຜົນທີ່ກ່ຽວຂ້ອງກັບເລກຄະນິດສາດອື່ນໆ.

ການບັນຈຸເລກຄະນິດສາດຢ່າງຕໍ່ເນື່ອງ

ໝາຍເຫດ

ໃຫ້ສັງເກດວ່າການຫຸ້ມຫໍ່ເລກຄະນິດຢ່າງຕໍ່ເນື່ອງເຮັດວຽກເປັນເອກະລາດຂອງຕົວຄູນປົກກະຕິ. ດັ່ງນັ້ນ, ຖ້າທ່ານກໍາລັງໃຊ້ຕົວຄູນທີ່ບໍ່ເປັນປົກກະຕິ (ເຊັ່ນ: ການຂຽນຕົວຄູນຂອງທ່ານເອງ) ຫຼັງຈາກນັ້ນການຫຸ້ມຫໍ່ເລກຄະນິດສາດຢ່າງຕໍ່ເນື່ອງຍັງສາມາດດໍາເນີນການໄດ້. ການເພີ່ມປະສິດທິພາບການສັງເຄາະ Fractal ແມ່ນເຫມາະສົມທີ່ສຸດສໍາລັບການອອກແບບທີ່ມີຕົວເລັ່ງການຮຽນຮູ້ເລິກຫຼືຟັງຊັນທີ່ເນັ້ນໃສ່ທາງເລກຄະນິດສູງ, ຫຼາຍກວ່າຊັບພະຍາກອນ DSP ທັງຫມົດ. ການເປີດໃຊ້ງານສັງເຄາະ fractal ໃນທົ່ວໂຄງການສາມາດເຮັດໃຫ້ bloat ທີ່ບໍ່ຈໍາເປັນໃນໂມດູນທີ່ບໍ່ເຫມາະສົມສໍາລັບການເພີ່ມປະສິດທິພາບ fractal.

ການເປີດໃຊ້ງານຫຼືປິດການສັງເຄາະ Fractal

ສໍາລັບອຸປະກອນ Intel Stratix® 10 ແລະ Intel Agilex™, ການເພີ່ມປະສິດທິພາບການສັງເຄາະ fractal ເຮັດວຽກອັດຕະໂນມັດສໍາລັບຕົວຄູນຂະຫນາດນ້ອຍ (ຄໍາຖະແຫຼງ A*B ໃດໆໃນ Verilog HDL ຫຼື VHDL ທີ່ມີ bit-width ຂອງ operands ແມ່ນ 7 ຫຼືຫນ້ອຍ). ນອກນັ້ນທ່ານຍັງສາມາດປິດການສັງເຄາະ fractal ອັດຕະໂນມັດສໍາລັບຕົວຄູນຂະຫນາດນ້ອຍສໍາລັບອຸປະກອນເຫຼົ່ານີ້ໂດຍໃຊ້ວິທີການດັ່ງຕໍ່ໄປນີ້:

• ໃນ RTL, ຕັ້ງ DSP multistyle, ດັ່ງທີ່ "Multstyle Verilog HDL Synthesis Attribute" ອະທິບາຍ. ຕົວຢ່າງample: (* multistyle = “dsp” *) module foo(…); module foo(..) /* synthesis multstyle = “dsp” */;
• ໃນ .qsf file, ເພີ່ມເປັນການມອບໝາຍດັ່ງນີ້: set_instance_assignment -name DSP_BLOCK_BLANCING_IMPLEMENTATION \DSP_BLOCKS -to r

ນອກຈາກນັ້ນ, ສໍາລັບອຸປະກອນ Intel Stratix 10, Intel Agilex, Intel Arria® 10, ແລະ Intel Cyclone® 10 GX, ທ່ານສາມາດເປີດໃຊ້ການສັງເຄາະ fractal ທົ່ວໂລກຫຼືສໍາລັບຕົວຄູນສະເພາະດ້ວຍຕົວເລືອກ Fractal Synthesis GUI ຫຼືການມອບຫມາຍ FRACTAL_SYNTHESIS .qsf ທີ່ສອດຄ້ອງກັນ:

• ໃນ RTL, ໃຊ້ altera_attribute ດັ່ງຕໍ່ໄປນີ້: (* altera_attribute = “-name FRACTAL_SYNTHESIS ON” *)
• ໃນ .qsf file, ເພີ່ມເປັນການມອບໝາຍດັ່ງຕໍ່ໄປນີ້: set_global_assignment -name FRACTAL_SYNTHESIS ON -entity

ໃນການໂຕ້ຕອບຜູ້ໃຊ້, ປະຕິບັດຕາມຂັ້ນຕອນເຫຼົ່ານີ້:

1. ກົດ Assignments ➤ Assignment Editor.
2. ເລືອກ Fractal Synthesis ສໍາລັບຊື່ການມອບຫມາຍ, On ສໍາລັບມູນຄ່າ, ຊື່ entity-intensive ເລກຄະນິດສາດສໍາລັບ Entity, ແລະຊື່ instance ໃນຖັນ To. ທ່ານ​ສາ​ມາດ​ໃສ່​ຕົວ​ແທນ (*) ສໍາ​ລັບ​ການ​ກໍາ​ນົດ​ຕົວ​ຢ່າງ​ທັງ​ຫມົດ​ຂອງ​ຫົວ​ຫນ່ວຍ​ໄດ້​.

ຮູບທີ 18. ການມອບໝາຍ Fractal Synthesis ໃນ Assignment Editor

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ

• Multistyle Verilog HDL ຄຸນສົມບັດການສັງເຄາະ
  • ໃນ Intel Quartus Prime Help.

ຮັກສາຜົນໄດ້ຮັບທີ່ຫນ້າພໍໃຈ

ທ່ານສາມາດເຮັດໃຫ້ການປິດເວລາງ່າຍຂຶ້ນໂດຍການສະຫຼຸບຜົນການລວບລວມຂໍ້ມູນທີ່ຫນ້າພໍໃຈເພື່ອປິດການຈັດວາງຂອງຕັນຂະຫນາດໃຫຍ່ທີ່ກ່ຽວຂ້ອງກັບໂມງ, RAM, ແລະ DSPs. ເຊັ່ນດຽວກັນ, ເຕັກນິກການອອກແບບ reuse block ຊ່ວຍໃຫ້ທ່ານສາມາດຮັກສາຜົນໄດ້ຮັບການລວບລວມທີ່ພໍໃຈສໍາລັບ FPGA periphery ສະເພາະຫຼືຕັນການອອກແບບ logic ຫຼັກ (ເຫດຜົນທີ່ປະກອບດ້ວຍຕົວຢ່າງການອອກແບບ hierarchical), ແລະຫຼັງຈາກນັ້ນນໍາມາໃຊ້ໃຫມ່ຕັນເຫຼົ່ານັ້ນໃນການລວບລວມຕໍ່ມາ. ໃນການອອກແບບ block reuse, ທ່ານກໍານົດຕົວຢ່າງລໍາດັບຊັ້ນເປັນການແບ່ງປັນການອອກແບບ, ແລະຫຼັງຈາກນັ້ນຮັກສາແລະສົ່ງອອກພາທິຊັນຫຼັງຈາກການລວບລວມສົບຜົນສໍາເລັດ. ການຮັກສາແລະນໍາໃຊ້ຄືນຜົນໄດ້ຮັບທີ່ຫນ້າພໍໃຈຊ່ວຍໃຫ້ທ່ານສາມາດສຸມໃສ່ຄວາມພະຍາຍາມແລະເວລາຂອງ Compiler ໃນບາງສ່ວນຂອງການອອກແບບທີ່ບໍ່ມີເວລາປິດ.

ບັນຫາການປິດເວລາ

• ເວັ້ນເສຍແຕ່ຖືກລັອກລົງ, Compiler ອາດຈະປະຕິບັດຕັນອອກແບບ, ໂມງ, RAM, ແລະ DSPs ແຕກຕ່າງຈາກການລວບລວມກັບການລວບລວມໂດຍອີງຕາມປັດໃຈຕ່າງໆ.

ການແກ້ໄຂການປິດເວລາ

• ລັອກໂມງ, RAMs, ແລະ DSP ໃນໜ້າ 20—ບັນທຶກຜົນການລວບລວມຂໍ້ມູນທີ່ໜ້າພໍໃຈເພື່ອລັອກການຈັດວາງທ່ອນໄມ້ຂະໜາດໃຫຍ່ທີ່ກ່ຽວຂ້ອງກັບໂມງ, RAM ແລະ DSPs.
• ຮັກສາຜົນການແບ່ງສ່ວນການອອກແບບໃນໜ້າທີ 21—ຮັກສາການແບ່ງສ່ວນສຳລັບບລັອກທີ່ກົງກັບເວລາ, ແລະສຸມໃສ່ການເພີ່ມປະສິດທິພາບໃນບລັອກການອອກແບບອື່ນໆ.

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ

• Back-Annotate Assignments Dialog Box Help
• AN-899: ການຫຼຸດຜ່ອນເວລາການລວບລວມດ້ວຍການເກັບຮັກສາໄວ
• ຄູ່ມືຜູ້ໃຊ້ Intel Quartus Prime Pro Edition: Block-Based Design

ລັອກໂມງ, RAM, ແລະ DSPs

ທ່ານ​ສາ​ມາດ​ເຮັດ​ໃຫ້​ການ​ປິດ​ເວ​ລາ​ງ່າຍ​ໂດຍ​ການ​ຕອບ​ຄໍາ​ບັນ​ຍາຍ​ຜົນ​ໄດ້​ຮັບ​ການ​ສັງ​ລວມ​ທີ່​ຫນ້າ​ພໍ​ໃຈ​ເພື່ອ​ປິດ​ການ​ວາງ​ຂອງ​ຕັນ​ຂະ​ຫນາດ​ໃຫຍ່​ທີ່​ກ່ຽວ​ຂ້ອງ​ກັບ​ໂມງ​, RAM ແລະ DSPs​. ການປິດການຈັດວາງທ່ອນໄມ້ຂະໜາດໃຫຍ່ສາມາດຜະລິດ fMAX ສູງຂຶ້ນໂດຍມີສຽງລົບກວນໜ້ອຍລົງ. ການລັອກຕັນຂະຫນາດໃຫຍ່ເຊັ່ນ RAMs ແລະ DSPs ສາມາດມີປະສິດຕິຜົນເພາະວ່າຕັນເຫຼົ່ານີ້ມີການເຊື່ອມຕໍ່ທີ່ຫນັກແຫນ້ນກວ່າ LABs ປົກກະຕິ, ເຮັດໃຫ້ການເຄື່ອນໄຫວສັບສົນໃນລະຫວ່າງການວາງຕໍາແຫນ່ງ. ເມື່ອເມັດພັນໃຫ້ຜົນໄດ້ຮັບທີ່ດີຈາກການຈັດວາງ RAM ແລະ DSP ທີ່ເຫມາະສົມ, ທ່ານສາມາດຈັບຕໍາແຫນ່ງນັ້ນດ້ວຍ back-annotation. ການລວບລວມຂໍ້ມູນຕໍ່ມາສາມາດໄດ້ຮັບຜົນປະໂຫຍດຈາກ RAM ທີ່ມີຄຸນນະພາບສູງແລະການຈັດວາງ DSP ຈາກເມັດທີ່ດີ. ເຕັກນິກນີ້ບໍ່ໄດ້ຮັບຜົນປະໂຫຍດຢ່າງຫຼວງຫຼາຍຕໍ່ການອອກແບບທີ່ມີ RAM ຫຼື DSPs ຫນ້ອຍຫຼາຍ. ຄລິກ Assignments ➤ Back-Annotate Assignments ເພື່ອຄັດລອກການມອບໝາຍຊັບພະຍາກອນອຸປະກອນຈາກການລວບລວມຂໍ້ມູນຫຼ້າສຸດໄປຫາ .qsf ເພື່ອໃຊ້ໃນການລວບລວມຂໍ້ມູນຕໍ່ໄປ. ເລືອກປະເພດ Back-annotation ໃນລາຍການປະເພດ Back-annotation.

Back-Annotate Assignments Dialog Box

ອີກທາງເລືອກ, ທ່ານສາມາດເອີ້ນໃຊ້ back-annotation ກັບ quartus_cdb ຕໍ່ໄປນີ້ທີ່ສາມາດປະຕິບັດໄດ້. quartus_cdb –back_annotate [–dsp] [–ram] [–clock]

ໝາຍເຫດ

• ການປະຕິບັດໄດ້ສະຫນັບສະຫນູນຕົວແປ [–dsp], [–ram], ແລະ [–clock] ເພີ່ມເຕີມທີ່ກ່ອງໂຕ້ຕອບ Back-Annotate Assignments ຍັງບໍ່ຮອງຮັບເທື່ອ.

ຮັກສາຜົນໄດ້ຮັບການອອກແບບ Partition

ໝາຍເຫດ

• ຫຼັງ​ຈາກ​ການ​ແບ່ງ​ປັນ​ການ​ອອກ​ແບບ​, ທ່ານ​ສາ​ມາດ​ຮັກ​ສາ​ການ​ແບ່ງ​ປັນ​ສໍາ​ລັບ​ການ​ຕັນ​ທີ່​ຕອບ​ສະ​ຫນອງ​ກໍາ​ນົດ​ເວ​ລາ​, ແລະ​ສຸມ​ໃສ່​ການ​ປັບ​ປະ​ສິດ​ທິ​ໃນ​ການ​ອອກ​ແບບ​ອື່ນໆ​. ນອກຈາກນັ້ນ, ທາງເລືອກ Fast Preserve ເຮັດໃຫ້ຄວາມງ່າຍດາຍຂອງພາຕິຊັນທີ່ເກັບຮັກສາໄວ້ເປັນພຽງແຕ່ເຫດຜົນການໂຕ້ຕອບໃນລະຫວ່າງການລວບລວມ, ດັ່ງນັ້ນການຫຼຸດຜ່ອນເວລາການລວບລວມສໍາລັບພາທິຊັນ. Fast Preserve ພຽງ​ແຕ່​ສະ​ຫນັບ​ສະ​ຫນູນ​ການ​ນໍາ​ໃຊ້​ໃຫມ່​ການ​ແບ່ງ​ປັນ​ຮາກ​ແລະ​ການ​ອອກ​ແບບ reconfiguration ບາງ​ສ່ວນ​. ສໍາລັບການອອກແບບທີ່ມີໂມດູນຍ່ອຍທີ່ທ້າທາຍສໍາລັບການປິດເວລາ, ທ່ານສາມາດປະຕິບັດການເພີ່ມປະສິດທິພາບແບບຢືນຢູ່ຄົນດຽວແລະການລວບລວມການແບ່ງສ່ວນຂອງໂມດູນ, ແລະຫຼັງຈາກນັ້ນສົ່ງອອກໂມດູນປິດເວລາເພື່ອຮັກສາການປະຕິບັດໃນການລວບລວມຕໍ່ມາ.

ຮັກສາຜົນໄດ້ຮັບການອອກແບບ Partition

ການອອກແບບທີ່ອີງໃສ່ຕັນຮຽກຮ້ອງໃຫ້ມີການແບ່ງປັນການອອກແບບ. ການແບ່ງສ່ວນການອອກແບບຊ່ວຍໃຫ້ທ່ານສາມາດຮັກສາຕັນຕາມເຫດຜົນສ່ວນບຸກຄົນໃນການອອກແບບຂອງທ່ານ, ແຕ່ຍັງສາມາດແນະນໍາການສູນເສຍປະສິດທິພາບເນື່ອງຈາກການແບ່ງສ່ວນຂ້າມແລະຜົນກະທົບຂອງ floorplan. ທ່ານຈໍາເປັນຕ້ອງດຸ່ນດ່ຽງປັດໃຈເຫຼົ່ານີ້ໃນເວລາທີ່ນໍາໃຊ້ເຕັກນິກການອອກແບບ block-based. ຂັ້ນ​ຕອນ​ລະ​ດັບ​ສູງ​ຕໍ່​ໄປ​ນີ້​ອະ​ທິ​ບາຍ​ການ​ໄຫຼ​ຂອງ​ການ​ປົກ​ປັກ​ຮັກ​ສາ​ພາ​ທິ​ຊັນ​ສໍາ​ລັບ​ການ​ອອກ​ແບບ​ການ​ນໍາ​ໃຊ້​ໃຫມ່​ການ​ແບ່ງ​ປັນ​ຮາກ​:

1. ຄລິກທີ່ການປະມວນຜົນ ➤ ເລີ່ມຕົ້ນ ➤ ເລີ່ມການວິເຄາະ & ລາຍລະອຽດ.
2. ໃນຕົວນຳທາງໂຄງການ, ຄລິກຂວາໃສ່ຕົວຢ່າງການອອກແບບທີ່ປິດເວລາ, ຊີ້ໄປທີ່ Design Partition, ແລະເລືອກປະເພດພາທິຊັນ, ດັ່ງທີ່ Design Partition Settings ໃນໜ້າ 23 ​​ອະທິບາຍ.

ສ້າງ Partitions ອອກແບບ

1. ກໍາ​ນົດ​ຂໍ້​ຈໍາ​ກັດ​ການ​ວາງ​ແຜນ​ພື້ນ​ເຮືອນ Logic Lock ສໍາ​ລັບ​ການ​ແບ່ງ​ປັນ​. ໃນປ່ອງຢ້ຽມການອອກແບບ Partitions, ຄລິກຂວາໃສ່ພາທິຊັນ ແລະຈາກນັ້ນຄລິກ Logic Lock Region ➤ Create New Logic Lock Region. ໃຫ້ແນ່ໃຈວ່າພາກພື້ນມີຂະຫນາດໃຫຍ່ພໍທີ່ຈະກວມເອົາເຫດຜົນທັງຫມົດໃນພາທິຊັນ.
2. ເພື່ອສົ່ງອອກຜົນການແບ່ງພາຕິຊັນຫຼັງຈາກການລວບລວມ, ໃນການອອກແບບ Partitions Window, ໃຫ້ລະບຸພາທິຊັນ .qdb ເປັນການສົ່ງອອກ Post Final Export File.

Post Final Export File

1. ເພື່ອລວບລວມການອອກແບບແລະສົ່ງອອກພາທິຊັນ, ໃຫ້ຄລິກໃສ່ ລວບລວມການອອກແບບ ຢູ່ໃນກະດານລວບລວມຂໍ້ມູນ.
2. ເປີດໂຄງການລະດັບສູງສຸດໃນຊອບແວ Intel Quartus Prime.
3. ຄລິກທີ່ Assignments ➤ Settings ➤ Compiler Settings ➤ Incremental Compile. ເປີດຕົວເລືອກ Fast Preserve.

ທາງເລືອກການເກັບຮັກສາໄວ

1. ກົດ OK.
2. ໃນປ່ອງຢ້ຽມ Partitions ການອອກແບບ, ລະບຸ .qdb ທີ່ສົ່ງອອກເປັນຖານຂໍ້ມູນພາທິຊັນ File ສໍາ​ລັບ​ການ​ແບ່ງ​ປັນ​ໃນ​ຄໍາ​ຖາມ​. ນີ້ແມ່ນ .qdb ໃນປັດຈຸບັນເປັນແຫຼ່ງສໍາລັບການແບ່ງສ່ວນນີ້ໃນໂຄງການ. ເມື່ອທ່ານເປີດໃຊ້ທາງເລືອກ Fast Preserve, Compiler ຫຼຸດຜ່ອນເຫດຜົນຂອງພາທິຊັນທີ່ນໍາເຂົ້າມາໃຫ້ມີພຽງແຕ່ເຫດຜົນໃນການໂຕ້ຕອບ, ດັ່ງນັ້ນການຫຼຸດຜ່ອນເວລາການລວບລວມທີ່ພາທິຊັນຕ້ອງການ.

ການອອກແບບການຕັ້ງຄ່າ Partition

ການອອກແບບການຕັ້ງຄ່າ Partition

ທາງເລືອກ	ລາຍລະອຽດ
ຊື່ພາທິຊັນ	ລະບຸຊື່ພາທິຊັນ. ຊື່ພາທິຊັນແຕ່ລະຈະຕ້ອງບໍ່ຊໍ້າກັນ ແລະປະກອບດ້ວຍຕົວອັກສອນທີ່ເປັນຕົວເລກ. ຊອບແວ Intel Quartus Prime ອັດຕະໂນມັດສ້າງລະດັບສູງສຸດ (|) “root_partition” ສໍາລັບການປັບປຸງແຕ່ລະໂຄງການ.
ເສັ້ນທາງລຳດັບ	ລະບຸເສັ້ນທາງລຳດັບຂອງເອນທິທີ instance ທີ່ທ່ານກຳນົດໃຫ້ພາທິຊັນ. ທ່ານລະບຸຄ່ານີ້ຢູ່ໃນ ສ້າງ Partition ໃຫມ່ ກ່ອງໂຕ້ຕອບ. ເສັ້ນທາງລໍາດັບຊັ້ນຂອງການແບ່ງປັນຮາກແມ່ນ |.
ປະເພດ	Double-click ເພື່ອລະບຸຫນຶ່ງໃນປະເພດພາທິຊັນຕໍ່ໄປນີ້ທີ່ຄວບຄຸມວິທີການ Compiler ຂະບວນການແລະປະຕິບັດພາທິຊັນ:
ສືບຕໍ່…

ທາງເລືອກ	ລາຍລະອຽດ
	•    ຄ່າເລີ່ມຕົ້ນ- ກໍາ​ນົດ​ການ​ແບ່ງ​ປັນ​ມາດ​ຕະ​ຖານ​. Compiler ປະມວນຜົນການແບ່ງສ່ວນໂດຍໃຊ້ແຫຼ່ງອອກແບບທີ່ກ່ຽວຂ້ອງ files. •    Reconfigurable- ກໍານົດພາທິຊັນທີ່ສາມາດປັບຕັ້ງຄ່າໄດ້ໃນຂັ້ນຕອນການປັບຕັ້ງຄ່າບາງສ່ວນ. ລະບຸ Reconfigurable ປະ​ເພດ​ເພື່ອ​ຮັກ​ສາ​ຜົນ​ໄດ້​ຮັບ​ການ​ສັງ​ເຄາະ​, ໃນ​ຂະ​ນະ​ທີ່​ອະ​ນຸ​ຍາດ​ໃຫ້ refit ຂອງ​ພາ​ທິ​ຊັນ​ໃນ​ການ​ໄຫຼ PR ໄດ້​. •    ຫຼັກສະຫງວນ- ກໍານົດການແບ່ງພາຕິຊັນໃນຂັ້ນຕອນການອອກແບບທີ່ອີງໃສ່ຕັນທີ່ສະຫງວນໄວ້ສໍາລັບການພັດທະນາຫຼັກໂດຍຜູ້ບໍລິໂພກທີ່ໃຊ້ອຸປະກອນຂ້າງຄຽງຄືນໃຫມ່.
ລະດັບການເກັບຮັກສາ	ລະ​ບຸ​ລະ​ດັບ​ການ​ຮັກ​ສາ​ຫນຶ່ງ​ຕໍ່​ໄປ​ນີ້​ສໍາ​ລັບ​ການ​ແບ່ງ​ປັນ​: •    ບໍ່ໄດ້ຕັ້ງ— ກໍາ​ນົດ​ບໍ່​ມີ​ລະ​ດັບ​ການ​ປົກ​ປັກ​ຮັກ​ສາ​. ການແບ່ງສ່ວນລວບລວມມາຈາກແຫຼ່ງ files. •    ສັງເຄາະ- ການ​ແບ່ງ​ປັນ​ການ​ສັງ​ລວມ​ໂດຍ​ການ​ນໍາ​ໃຊ້ snapshot ສັງ​ເຄາະ​. •    ສຸດທ້າຍ- ການ​ແບ່ງ​ປັນ​ຈະ​ສັງ​ລວມ​ໂດຍ​ນໍາ​ໃຊ້​ຮູບ​ພາບ​ສຸດ​ທ້າຍ​. ກັບ ລະດັບການເກັບຮັກສາ of ສັງເຄາະ or ສຸດທ້າຍ, ການປ່ຽນແປງລະຫັດແຫຼ່ງບໍ່ປາກົດຢູ່ໃນການສັງເຄາະ.
ຫວ່າງເປົ່າ	ລະບຸພາທິຊັນຫວ່າງເປົ່າທີ່ Compiler ຂ້າມໄປ. ການຕັ້ງຄ່ານີ້ບໍ່ເຂົ້າກັນໄດ້ກັບ ຫຼັກສະຫງວນ ແລະ ຖານຂໍ້ມູນການແບ່ງສ່ວນ File ການ​ຕັ້ງ​ຄ່າ​ສໍາ​ລັບ​ການ​ແບ່ງ​ປັນ​ດຽວ​ກັນ​. ໄດ້ ລະດັບການເກັບຮັກສາ ຕ້ອງເປັນ ບໍ່ໄດ້ຕັ້ງ. ການແບ່ງພາຕິຊັນຫວ່າງເປົ່າບໍ່ສາມາດມີພາທິຊັນລູກໃດໆ.
ຖານຂໍ້ມູນການແບ່ງສ່ວນ File	ລະບຸຖານຂໍ້ມູນພາທິຊັນ File (.qdb) ທີ່ Compiler ໃຊ້ໃນລະຫວ່າງການລວບລວມພາທິຊັນ. ທ່ານສົ່ງອອກ .qdb ສໍາລັບ stage ຂອງການລວບລວມທີ່ທ່ານຕ້ອງການທີ່ຈະນໍາໃຊ້ຄືນໃຫມ່ (ສັງເຄາະຫຼືສຸດທ້າຍ). ກຳນົດ .qdb ໃຫ້ກັບພາທິຊັນເພື່ອນຳໃຊ້ຜົນໄດ້ຮັບເຫຼົ່ານັ້ນຄືນໃໝ່ໃນສະພາບການອື່ນ.
ການຜູກມັດອົງການຄືນໃໝ່	• PR Flow—ລະບຸນິຕິບຸກຄົນທີ່ປ່ຽນແທນບຸກຄົນເລີ່ມຕົ້ນໃນແຕ່ລະການແກ້ໄຂການປະຕິບັດ. • Root Partition Reuse Flow —ລະບຸຫົວໜ່ວຍທີ່ປ່ຽນແທນເຫດຜົນຫຼັກທີ່ສະຫງວນໄວ້ໃນໂຄງການຜູ້ບໍລິໂພກ.
ສີ	ລະບຸການໃສ່ລະຫັດສີຂອງພາຕິຊັນໃນການສະແດງ Chip Planner ແລະການອອກແບບ Partition Planner.
Post Synthesis ສົ່ງອອກ File	ສົ່ງຜົນການສັງລວມຫຼັງການສັງເຄາະໂດຍອັດຕະໂນມັດສຳລັບພາທິຊັນໄປຫາ .qdb ທີ່ທ່ານລະບຸ, ແຕ່ລະຄັ້ງທີ່ດຳເນີນການວິເຄາະ ແລະສັງເຄາະ. ທ່ານສາມາດສົ່ງອອກພາທິຊັນການອອກແບບທີ່ບໍ່ມີການແບ່ງປັນພໍ່ແມ່ທີ່ເກັບຮັກສາໄວ້ໂດຍອັດຕະໂນມັດ, ລວມທັງ root_partition.
Post Final Export File	ສົ່ງຜົນການລວບລວມຫຼັງສຸດທ້າຍໂດຍອັດຕະໂນມັດສຳລັບພາທິຊັນໄປຫາ .qdb ທີ່ທ່ານລະບຸ, ແຕ່ລະຄັ້ງສຸດທ້າຍ stage ຂອງ Fitter ແລ່ນ. ທ່ານສາມາດສົ່ງອອກພາທິຊັນການອອກແບບທີ່ບໍ່ມີການແບ່ງປັນພໍ່ແມ່ທີ່ເກັບຮັກສາໄວ້ໂດຍອັດຕະໂນມັດ, ລວມທັງ root_partition.

AN 903 ປະຫວັດການແກ້ໄຂເອກະສານ

ເອກະສານນີ້ມີປະຫວັດການດັດແກ້ຕໍ່ໄປນີ້:

ສະບັບເອກະສານ	ລຸ້ນ Intel Quartus Prime	ການປ່ຽນແປງ
2021.02.25	19.3	ແທນທີ່ "ດຶງ" ດ້ວຍ "ຄວາມກົດດັນ" ໃນ ວິເຄາະແລະເພີ່ມປະສິດທິພາບການອອກແບບ RTL ຫົວຂໍ້.
2020.03.23	19.3	ແກ້ໄຂຂໍ້ຜິດພາດ syntax ໃນລະຫັດ sample ໃນຫົວຂໍ້ “ໂມງລັອກ, RAM, ແລະ DSPs”.
2019.12.03	19.3	• ການປ່ອຍສາທາລະນະຄັ້ງທໍາອິດ.

ເອກະສານ / ຊັບພະຍາກອນ

intel AN 903 ການປິດເວລາເລັ່ງ [pdf] ຄູ່ມືຜູ້ໃຊ້ AN 903 ການປິດເວລາເລັ່ງ, AN 903, ການປິດເວລາເລັ່ງ, ການປິດເວລາ

ເອກະສານອ້າງອີງ

• ຄູ່ມືຜູ້ໃຊ້