intel AN 903 Đóng thời gian tăng tốc
AN 903: Tăng tốc đóng thời gian trong phiên bản Intel® Quartus® Prime Pro
Mật độ và độ phức tạp của các thiết kế FPGA hiện đại, kết hợp các hệ thống nhúng, IP và giao diện tốc độ cao, đặt ra những thách thức ngày càng tăng đối với việc đóng thời gian. Những thay đổi kiến trúc muộn và những thách thức xác minh có thể dẫn đến việc lặp lại thiết kế tốn thời gian. Tài liệu này tóm tắt ba bước để tăng tốc việc đóng thời gian bằng phương pháp đã được xác minh và có thể lặp lại trong phần mềm Intel® Quartus® Prime Pro Edition. Phương pháp này bao gồm phân tích và tối ưu hóa RTL ban đầu, cũng như các kỹ thuật tự động để giảm thiểu thời gian biên dịch và giảm độ phức tạp của thiết kế cũng như số lần lặp cần thiết để đóng thời gian.
Các bước tăng tốc đóng cửa thời gian
Các bước tăng tốc đóng cửa thời gian
| Bước đóng thời gian | Hoạt động đóng thời gian | Thông tin chi tiết |
| Bước 1: Phân tích và tối ưu hóa RTL | • Sửa lỗi trợ lý thiết kế vi phạm trên trang 4
• Giảm mức logic trên trang 7 • Giảm lưới có quạt ra cao trên trang 9 |
• Intel Quartus Prime Pro Hướng dẫn sử dụng phiên bản: Thiết kế Tối ưu hóa
• Intel Quartus Prime Pro Hướng dẫn sử dụng phiên bản: Thiết kế Khuyến nghị |
| Bước 2: Áp dụng Tối ưu hóa trình biên dịch | • Áp dụng các chế độ tối ưu hóa trình biên dịch và Chiến lược trên trang 13
• Giảm tắc nghẽn để sử dụng cao trên trang 16 |
• Intel Quartus Prime Pro Hướng dẫn sử dụng phiên bản: Thiết kế Biên soạn
• Intel Quartus Prime Pro Hướng dẫn sử dụng phiên bản: Thiết kế Tối ưu hóa |
| Bước 3: Bảo toàn kết quả đạt yêu cầu | • Khóa đồng hồ, RAM và DSP trên trang 20
• Bảo toàn kết quả phân vùng thiết kế trên trang 21 |
• Intel Quartus Prime Pro Hướng dẫn sử dụng phiên bản: Block- Thiết kế dựa trên |
Bước 1: Phân tích và tối ưu hóa RTL thiết kế
Tối ưu hóa mã nguồn thiết kế của bạn thường là kỹ thuật đầu tiên và hiệu quả nhất để cải thiện chất lượng kết quả của bạn. Trợ lý thiết kế Intel Quartus Prime giúp bạn nhanh chóng khắc phục các vi phạm quy tắc thiết kế cơ bản và đề xuất các thay đổi RTL giúp đơn giản hóa việc tối ưu hóa thiết kế và kết thúc thời gian.
Vấn đề đóng cửa thời gian
- Mức logic quá mức ảnh hưởng đến thứ tự xử lý Fitter, thời gian và chất lượng của kết quả.
- Mạng phân xuất cao gây tắc nghẽn tài nguyên và tăng thêm căng thẳng trên các đường dẫn dữ liệu, làm tăng mức độ quan trọng của đường dẫn một cách không cần thiết và làm phức tạp thêm việc đóng thời gian. Lực căng này là lực hút kéo đường dẫn (và tất cả các đường dẫn chia sẻ tín hiệu phân suất ra cao đó) về phía nguồn có phân suất ra cao.
Giải pháp đóng cửa thời gian
- Sửa các vi phạm của Trợ lý thiết kế ở trang 4—để nhanh chóng xác định và sửa các vi phạm quy tắc thiết kế cơ bản liên quan đến thiết kế của bạn.
- Giảm mức logic ở trang 7—để đảm bảo rằng tất cả các thành phần của thiết kế có thể nhận được cùng mức tối ưu hóa Fitter và giảm thời gian biên dịch.
- Giảm lưới có quạt ra cao ở trang 9—để giảm tắc nghẽn tài nguyên và đơn giản hóa thời gian đóng cửa.
Thông tin liên quan
- “Kiểm tra quy tắc thiết kế với Trợ lý thiết kế,” Hướng dẫn sử dụng phiên bản Intel Quartus Prime Pro: Đề xuất thiết kế
- “Tối ưu hóa mã nguồn,” Hướng dẫn sử dụng phiên bản Intel Quartus Prime Pro: Tối ưu hóa thiết kế
- “Các thanh ghi trùng lặp để kiểm soát quạt ra,” Hướng dẫn sử dụng phiên bản Intel Quartus Prime Pro: Tối ưu hóa thiết kế
Sửa lỗi trợ lý thiết kế vi phạm
Thực hiện phân tích thiết kế ban đầu để loại bỏ các vấn đề về thời gian kết thúc đã biết giúp tăng năng suất một cách đáng kể. Sau khi chạy trình biên dịch ban đầu với cài đặt mặc định, bạn có thểview Trợ lý thiết kế báo cáo cho phân tích ban đầu. Khi được bật, Trợ lý thiết kế sẽ tự động báo cáo mọi hành vi vi phạm đối với bộ nguyên tắc thiết kế tiêu chuẩn do Intel FPGA đề xuất. Bạn có thể chạy Trợ lý thiết kế trong chế độ Dòng biên dịch, cho phép bạn view các vi phạm liên quan đến việc biên soạntagbạn chạy à. Ngoài ra, Trợ lý thiết kế có sẵn ở chế độ phân tích trong Trình phân tích thời gian và Công cụ lập kế hoạch chip.
- Chế độ luồng biên dịch—chạy tự động trong một hoặc nhiều giâytages của việc biên soạn. Ở chế độ này, Trợ lý thiết kế sử dụng dữ liệu trong luồng (tạm thời) trong quá trình biên dịch.
- Chế độ phân tích—chạy Trợ lý thiết kế từ Trình phân tích thời gian và Công cụ lập kế hoạch chip để phân tích các vi phạm thiết kế ở một quá trình tổng hợp cụ thểtage, trước khi tiếp tục quá trình biên dịch. Trong chế độ phân tích, Trợ lý thiết kế sử dụng dữ liệu chụp nhanh biên dịch tĩnh.
Trợ lý thiết kế chỉ định từng vi phạm quy tắc với một trong các mức độ nghiêm trọng sau. Bạn có thể chỉ định những quy tắc nào bạn muốn Trợ lý thiết kế kiểm tra trong thiết kế của mình và tùy chỉnh mức độ nghiêm trọng, từ đó loại bỏ việc kiểm tra quy tắc không quan trọng đối với thiết kế của bạn.
Mức độ nghiêm trọng của quy tắc hỗ trợ thiết kế
| Thể loại | Sự miêu tả | Màu mức độ nghiêm trọng |
| Phê bình | Giải quyết vấn đề về việc chuyển giao. | Màu đỏ |
| Cao | Có khả năng gây ra sự cố chức năng. Có thể chỉ ra dữ liệu thiết kế bị thiếu hoặc không chính xác. | Quả cam |
| Trung bình | Có khả năng ảnh hưởng đến chất lượng kết quả của fTỐI ĐA hoặc sử dụng tài nguyên. | Màu nâu |
| Thấp | Quy tắc phản ánh các phương pháp hay nhất về nguyên tắc mã hóa RTL. | Màu xanh da trời |
Thiết lập trợ lý thiết kế
Bạn hoàn toàn có thể tùy chỉnh Trợ lý thiết kế cho các đặc điểm thiết kế và yêu cầu báo cáo của riêng mình. Nhấp vào Bài tập ➤ Cài đặt ➤ Cài đặt quy tắc hỗ trợ thiết kế để chỉ định các tùy chọn kiểm soát quy tắc và tham số nào áp dụng cho các s khác nhautagbiên soạn thiết kế để kiểm tra quy tắc thiết kế.
Cài đặt quy tắc hỗ trợ thiết kế
Trợ lý thiết kế chạy
Khi được bật, Trợ lý thiết kế sẽ tự động chạy trong quá trình biên dịch và báo cáo các vi phạm quy tắc thiết kế đã bật trong Báo cáo biên dịch. Ngoài ra, bạn có thể chạy Trợ lý thiết kế trong Chế độ phân tích trên ảnh chụp nhanh biên dịch cụ thể để chỉ tập trung phân tích vào đó.tagđ. Để bật tính năng kiểm tra Trợ lý thiết kế tự động trong quá trình biên dịch:
- Bật Bật thực thi Hỗ trợ thiết kế trong quá trình biên dịch trong Cài đặt quy tắc hỗ trợ thiết kế. Để chạy Trợ lý thiết kế trong chế độ phân tích nhằm xác thực một ảnh chụp nhanh cụ thể theo bất kỳ quy tắc thiết kế nào áp dụng cho ảnh chụp nhanh:
- Nhấp vào Báo cáo DRC trong bảng điều khiển Công cụ phân tích thời gian hoặc Công cụ lập kế hoạch chip.
Viewing và sửa chữa kết quả hỗ trợ thiết kế
Các báo cáo của Trợ lý Thiết kế đã cho phép vi phạm quy tắc thiết kế trong nhiều lĩnh vực khác nhau.tages của Báo cáo tổng hợp.
Kết quả trợ lý thiết kế trong tổng hợp, lập kế hoạch, đặt và hoàn thiện báo cáo
ĐẾN view kết quả cho từng quy tắc, hãy nhấp vào quy tắc đó trong danh sách Quy tắc. Một mô tả về quy tắc và đề xuất thiết kế để điều chỉnh sẽ xuất hiện.
Khuyến nghị vi phạm quy tắc trợ lý thiết kế
Sửa đổi RTL của bạn để sửa các vi phạm quy tắc thiết kế.
Giảm mức logic
Mức logic quá mức có thể ảnh hưởng đến chất lượng kết quả của Fitter vì đường dẫn quan trọng của thiết kế ảnh hưởng đến thứ tự và thời gian xử lý của Fitter. Fitter đặt và định tuyến thiết kế dựa trên độ trễ về thời gian. Fitter đặt các đường đi dài hơn với ít độ chùng nhất trước tiên. Fitter thường ưu tiên các đường dẫn có mức logic cao hơn so với các đường dẫn có mức logic thấp hơn. Thông thường, sau Fitter stage đã hoàn tất, các đường dẫn quan trọng còn lại không phải là các đường dẫn có mức logic cao nhất. Fitter cung cấp vị trí, định tuyến và định thời gian ưu tiên cho logic cấp cao hơn. Việc giảm mức logic giúp đảm bảo rằng tất cả các thành phần của thiết kế đều nhận được mức độ ưu tiên Fitter như nhau. Chạy Báo cáo ➤ Báo cáo Tùy chỉnh ➤ Thời gian Báo cáo trong Trình phân tích Thời gian để tạo báo cáo hiển thị các mức logic trong đường dẫn. Nếu đường dẫn không đúng thời gian và số lượng mức logic cao, hãy xem xét thêm đường ống vào phần thiết kế đó để cải thiện hiệu suất.
Độ sâu logic trong báo cáo đường dẫn
Độ sâu mức logic báo cáo
Sau Kế hoạch của Trình biên dịchtage, bạn có thể chạy report_logic_deep trong bảng điều khiển Tcl của Bộ phân tích thời gian để view số mức logic trong một miền đồng hồ. report_logic_deep hiển thị sự phân bố độ sâu logic giữa các đường dẫn quan trọng, cho phép bạn xác định các khu vực mà bạn có thể giảm mức logic trong RTL của mình.
báo cáo_logic_deep -panel_name -từ [get_clocks ] \ -đến [get_clocks ]
report_logic_deep Đầu ra
Để lấy dữ liệu nhằm tối ưu hóa RTL, hãy chạy report_logic_deth sau Kế hoạch của Trình biên dịchtage, trước khi chạy Fitter s còn lạitagừ. Mặt khác, các báo cáo sau Fitter cũng bao gồm các kết quả từ tối ưu hóa vật lý (đặt lại thời gian và tổng hợp lại).
Báo cáo đường dẫn lân cận
Sau khi chạy Fitter (Finalize) stage, bạn có thể chạy report_neighbor_paths để giúp xác định nguyên nhân cốt lõi của đường dẫn quan trọng (ví dụ:amptập tin, mức logic cao, giới hạn thời gian lại, vị trí phụ tối ưu, chéo cột I/O, giữ cố định hoặc các thứ khác): report_neighbor_paths -to_clock -npath -panel_name
report_neighbor_paths báo cáo các đường dẫn quan trọng nhất về thời gian trong thiết kế, bao gồm cả độ trễ liên quan, thông tin tóm tắt đường dẫn bổ sung và các hộp giới hạn đường dẫn.
report_neighbor_paths Đầu ra
report_neighbor_paths hiển thị Đường dẫn quan trọng nhất về thời gian Trước và Đường dẫn sau mỗi Đường dẫn quan trọng. Việc định lại thời gian hoặc cân bằng logic của đường dẫn có thể đơn giản hóa việc đóng thời gian nếu có độ trễ âm trên Đường dẫn, nhưng độ trễ dương trên Đường dẫn trước hoặc Đường dẫn sau.
Để bật tính năng đặt lại thời gian, hãy đảm bảo các tùy chọn sau được bật:
- Đối với Đăng ký—bật Bài tập ➤ Cài đặt ➤ Cài đặt trình biên dịch ➤ Tối ưu hóa đăng ký ➤ Cho phép đăng ký lại thời gian
- Đối với Điểm cuối RAM—bật Bài tập ➤ Cài đặt ➤ Cài đặt trình biên dịch ➤ Cài đặt bộ điều chỉnh (Nâng cao) ➤ Cho phép định giờ lại RAM
- Đối với Điểm cuối DSP—bật Bài tập ➤ Cài đặt ➤ Cài đặt trình biên dịch ➤ Cài đặt bộ điều hợp (Nâng cao) ➤ Cho phép định giờ lại DSP
GHI CHÚ
Nếu cần cân bằng logic hơn nữa, bạn phải sửa đổi RTL theo cách thủ công để di chuyển logic từ Đường dẫn quan trọng sang Đường dẫn trước hoặc Đường dẫn sau.
Nếu đầu ra của thanh ghi được kết nối với đầu vào của nó, một hoặc cả hai đường dẫn lân cận có thể giống với đường dẫn hiện tại. Khi tìm kiếm các đường dẫn lân cận có độ chùng tồi tệ nhất, tất cả các điều kiện vận hành đều được xem xét, không chỉ các điều kiện vận hành của chính đường dẫn chính.
Trực quan hóa các cấp độ logic trong Bản đồ công nghệ Viewer
Bản đồ công nghệ Viewer cũng cung cấp các biểu diễn sơ đồ, ánh xạ công nghệ, của danh sách mạng thiết kế và có thể giúp bạn xem khu vực nào trong thiết kế có thể hưởng lợi từ việc giảm số lượng mức logic. Bạn cũng có thể điều tra chi tiết bố cục vật lý của đường dẫn trong Công cụ lập kế hoạch chip. Để định vị một đường dẫn thời gian ở một trong các viewers, nhấp chuột phải vào một đường dẫn trong báo cáo thời gian, trỏ tới Định vị đường dẫn và chọn Định vị trong Bản đồ công nghệ Viewờ.
Giảm lưới có quạt ra cao
Mạng phân tán cao có thể gây tắc nghẽn tài nguyên, do đó làm phức tạp thêm việc đóng cửa thời gian. Nói chung, Trình biên dịch tự động quản lý các mạng có phân suất cao liên quan đến đồng hồ. Trình biên dịch tự động quảng bá các mạng có phân suất phân xuất cao được công nhận lên mạng đồng hồ toàn cầu. Trình biên dịch thực hiện nỗ lực tối ưu hóa cao hơn trong các phần Địa điểm và Tuyến đườngtages, dẫn đến sự trùng lặp đăng ký có lợi. Trong các trường hợp ở góc sau, bạn có thể giảm tắc nghẽn bổ sung bằng cách thực hiện các thay đổi thủ công sau đối với RTL thiết kế của mình:
Vỏ góc lưới có quạt ra cao
| Đặc điểm thiết kế | Tối ưu hóa RTL thủ công |
| Mạng phân tán cao có thể tiếp cận nhiều hệ thống phân cấp hoặc các điểm đến ở xa | Chỉ định nhiệm vụ Duplicate_hierarchy_Deep trên thanh ghi cuối cùng trong quy trình để sao chép thủ công các mạng phân xuất cao trên các hệ thống phân cấp. Chỉ định việc gán trùng lặp_register cho các thanh ghi trùng lặp trong quá trình sắp xếp. |
| Thiết kế với tín hiệu điều khiển tới khối bộ nhớ DSP hoặc M20K từ logic tổ hợp | Đưa tín hiệu điều khiển tới bộ nhớ DSP hoặc M20K từ một thanh ghi. |
Đăng ký trùng lặp trên các hệ thống phân cấp
Bạn có thể chỉ định nhiệm vụ Duplicate_hierarchy_Deep trên thanh ghi cuối cùng trong quy trình để hướng dẫn tạo bản sao thanh ghi và phân xuất riêng. Các hình ảnh sau đây minh họa tác động của phép gán Duplicate_hierarchy_Deep sau:
set_instance_signment -name trùng lặp_hierarchy_deep -to \
Ở đâu:
- register_name—đăng ký cuối cùng trong chuỗi có nhiều hệ thống phân cấp.
- Level_number—số lượng thanh ghi trong chuỗi cần nhân đôi.
Hình 9. Trước khi sao chép đăng ký
Đặt nhiệm vụ Duplicate_hierarchy_deep để triển khai sao chép thanh ghi trên các hệ thống phân cấp và tạo một cây thanh ghi theo sau thanh ghi cuối cùng trong chuỗi. Bạn chỉ định tên đăng ký và số lượng bản sao được đại diện bởi M trong ví dụ sauample. Mũi tên màu đỏ hiển thị vị trí tiềm năng của các thanh ghi trùng lặp.
- set_instance_signment –tên DUPLICATE_HIERARCHY_DEPTH –đến regZ M
Đăng ký trùng lặp = 1
Việc chỉ định mức sao chép thanh ghi đơn (M=1) sau đây sẽ sao chép một thanh ghi (regZ) xuống một cấp của hệ thống phân cấp thiết kế:
- set_instance_signment –tên DUPLICATE_HIERARCHY_DEPTH –đến regZ 1
Đăng ký trùng lặp = 3
Chỉ định ba cấp độ sao chép thanh ghi (M=3) sao chép ba thanh ghi (regZ, regY, regX) lần lượt xuống ba, hai và một cấp của hệ thống phân cấp:
- set_instance_signment –tên DUPLICATE_HIERARCHY_DEPTH –đến regZ 3
Bằng cách sao chép và đẩy các thanh ghi xuống các hệ thống phân cấp, thiết kế sẽ giữ nguyên số chu kỳ đến tất cả các đích, đồng thời tăng tốc đáng kể hiệu suất trên các đường dẫn này.
Đăng ký trùng lặp trong quá trình bố trí
Hình 12 trên trang 11 hiển thị một thanh ghi có quạt ra cao đến một vùng trải rộng của chip. Bằng cách sao chép thanh ghi này 50 lần, bạn có thể giảm khoảng cách giữa thanh ghi và đích đến mà cuối cùng mang lại hiệu suất đồng hồ nhanh hơn. Việc chỉ định trùng lặp_register cho phép Trình biên dịch tận dụng khoảng cách vật lý để hướng dẫn vị trí của các thanh ghi mới cung cấp cho một tập hợp con các phân xuất ra.
Hình 12. Đăng ký trùng lặp trong quá trình sắp xếp
Ghi chú: Để phát tín hiệu trên chip, hãy sử dụng nhiềutagđường ống điện tử. Áp dụng phép gán trùng lặp_register cho từng thanh ghi trong đường ống. Kỹ thuật này tạo ra cấu trúc cây phát tín hiệu qua chip.
ViewKết quả trùng lặp
Sau khi tổng hợp thiết kế, view kết quả trùng lặp trong báo cáo Tóm tắt sao chép cây phân cấp trong thư mục Tổng hợp của Báo cáo tổng hợp. Báo cáo cung cấp những thông tin sau:
- Thông tin về các sổ đăng ký có nhiệm vụ Duplicate_hierarchy_Deep.
- Lý do về độ dài chuỗi mà bạn có thể sử dụng làm điểm khởi đầu để cải thiện thêm bài tập.
- Thông tin về các sổ đăng ký riêng lẻ trong chuỗi mà bạn có thể sử dụng để hiểu rõ hơn về cấu trúc của các bản sao được triển khai.
Báo cáo Fitter cũng bao gồm một phần về các sổ đăng ký có cài đặt trùng lặp_register.
Áp dụng kỹ thuật tối ưu hóa trình biên dịch
Các thiết kế sử dụng tỷ lệ phần trăm rất caotage của tài nguyên thiết bị FPGA có thể gây tắc nghẽn tài nguyên, dẫn đến fMAX thấp hơn và thời gian đóng phức tạp hơn. Cài đặt Chế độ tối ưu hóa của Trình biên dịch cho phép bạn chỉ định trọng tâm nỗ lực của Trình biên dịch trong quá trình tổng hợp. Dành cho người yêu cũample, bạn tối ưu hóa tổng hợp cho Khu vực hoặc Khả năng định tuyến khi giải quyết tình trạng tắc nghẽn tài nguyên. Bạn có thể thử nghiệm các kết hợp của cùng cài đặt Chế độ tối ưu hóa này trong Intel Quartus Prime Design Space Explorer II. Những cài đặt này và các kỹ thuật thủ công khác có thể giúp bạn giảm bớt tắc nghẽn trong các thiết kế được sử dụng nhiều.
Vấn đề đóng cửa thời gian
- Các thiết kế có mức sử dụng tài nguyên thiết bị rất cao sẽ làm phức tạp thêm việc đóng thời gian.
Giải pháp đóng cửa thời gian
- Áp dụng các Chiến lược và Chế độ Tối ưu hóa Trình biên dịch trên trang 13—chỉ định mục tiêu chế độ tối ưu hóa chính để tổng hợp thiết kế.
- Thử nghiệm với các Tùy chọn Khu vực và Khả năng định tuyến trên trang 16—áp dụng các bộ sưu tập cài đặt bổ sung để giảm tắc nghẽn và đáp ứng các mục tiêu về khu vực và khả năng định tuyến.
- Hãy xem xét Tổng hợp Fractal cho các thiết kế chuyên sâu về số học ở trang 16—Đối với các thiết kế chuyên sâu về số học, thông lượng cao, tổng hợp fractal làm giảm mức sử dụng tài nguyên thiết bị thông qua việc chuẩn hóa hệ số nhân, tính lại thời gian và đóng gói số học liên tục.
Thông tin liên quan
- Chương “Đóng thời gian và tối ưu hóa”, Hướng dẫn sử dụng phiên bản Intel Quartus Prime Pro: Tối ưu hóa thiết kế
- Hướng dẫn sử dụng Intel Quartus Prime Pro Edition: Biên soạn thiết kế
Áp dụng các chế độ và chiến lược tối ưu hóa trình biên dịch
Sử dụng thông tin sau để áp dụng các chế độ tối ưu hóa Trình biên dịch và chiến lược biên dịch Design Space Explorer II (DSE II).
Thử nghiệm với cài đặt chế độ tối ưu hóa trình biên dịch
Hãy làm theo các bước sau để thử nghiệm cài đặt chế độ tối ưu hóa Trình biên dịch:
- Tạo hoặc mở dự án Intel Quartus Prime.
- Để chỉ định chiến lược tối ưu hóa cấp cao của Trình biên dịch, hãy nhấp vào Bài tập ➤ Cài đặt ➤ Cài đặt trình biên dịch. Thử nghiệm với bất kỳ cài đặt chế độ nào sau đây, như Bảng 4 trên trang 14 mô tả.
- Để biên dịch thiết kế với các cài đặt này, hãy nhấp vào Bắt đầu biên dịch trên Bảng điều khiển biên dịch.
- View kết quả tổng hợp trong Báo cáo tổng hợp.
- Nhấp vào Công cụ ➤ Trình phân tích thời gian để view kết quả của cài đặt tối ưu hóa về hiệu suất.
Cài đặt chế độ tối ưu hóa trình biên dịch
Chế độ tối ưu hóa (Trang cài đặt trình biên dịch)
| Chế độ tối ưu hóa | Sự miêu tả |
| Cân bằng (dòng chảy bình thường) | Trình biên dịch tối ưu hóa quá trình tổng hợp để triển khai cân bằng, tôn trọng các ràng buộc về thời gian. |
| Nỗ lực đạt hiệu suất cao | Trình biên dịch tăng nỗ lực tối ưu hóa thời gian trong quá trình sắp xếp và định tuyến, đồng thời cho phép tối ưu hóa Tổng hợp vật lý liên quan đến thời gian (mỗi cài đặt tối ưu hóa đăng ký). Mỗi tối ưu hóa bổ sung có thể tăng thời gian biên dịch. |
| Hiệu suất cao với nỗ lực sắp xếp tối đa | Cho phép tối ưu hóa Trình biên dịch tương tự như Nỗ lực đạt hiệu suất cao, với nỗ lực tối ưu hóa vị trí bổ sung. |
| Hiệu suất vượt trội | Cho phép tối ưu hóa Trình biên dịch tương tự như Nỗ lực đạt hiệu suất caovà thêm nhiều tối ưu hóa hơn trong quá trình Phân tích & Tổng hợp để tối đa hóa hiệu suất thiết kế với khả năng tăng diện tích logic. Nếu mức sử dụng thiết kế đã rất cao thì tùy chọn này có thể dẫn đến khó khăn trong việc lắp đặt, điều này cũng có thể ảnh hưởng tiêu cực đến chất lượng tối ưu hóa tổng thể. |
| Hiệu suất vượt trội với nỗ lực sắp xếp tối đa | Cho phép tối ưu hóa Trình biên dịch tương tự như Hiệu suất vượt trội, với nỗ lực tối ưu hóa vị trí bổ sung. |
| Khu vực hung hãn | Trình biên dịch thực hiện nỗ lực tích cực để giảm diện tích thiết bị cần thiết để thực hiện thiết kế với chi phí tiềm ẩn về hiệu suất thiết kế. |
| Nỗ lực định tuyến vị trí cao | Trình biên dịch nỗ lực hết sức để định tuyến thiết kế với chi phí tiềm ẩn về diện tích thiết kế, hiệu suất và thời gian biên dịch. Trình biên dịch dành thêm thời gian để giảm việc sử dụng định tuyến, điều này có thể cải thiện khả năng định tuyến và cũng tiết kiệm năng lượng động. |
| Nỗ lực định tuyến đóng gói cao | Trình biên dịch nỗ lực hết sức để định tuyến thiết kế với chi phí tiềm ẩn về diện tích thiết kế, hiệu suất và thời gian biên dịch. Trình biên dịch dành thêm thời gian để đóng gói các thanh ghi, điều này có thể cải thiện khả năng định tuyến và cũng tiết kiệm năng lượng động. |
| Tối ưu hóa Netlist cho khả năng định tuyến | Trình biên dịch thực hiện sửa đổi danh sách mạng để tăng khả năng định tuyến với chi phí hiệu suất có thể xảy ra. |
| tiếp tục… | |
| Chế độ tối ưu hóa | Sự miêu tả |
| Nỗ lực cao độ | Trình biên dịch nỗ lực hết sức để tối ưu hóa quá trình tổng hợp với mức năng lượng thấp. Nỗ lực cao độ tăng thời gian chạy tổng hợp. |
| Sức mạnh hung hãn | Thực hiện nỗ lực tích cực để tối ưu hóa tổng hợp cho năng lượng thấp. Trình biên dịch tiếp tục giảm thiểu việc sử dụng định tuyến các tín hiệu có tốc độ chuyển đổi được chỉ định hoặc ước tính cao nhất, tiết kiệm năng lượng động bổ sung nhưng có khả năng ảnh hưởng đến hiệu suất. |
| Thời gian biên dịch tích cực | Giảm thời gian biên dịch cần thiết để thực hiện thiết kế với nỗ lực giảm và tối ưu hóa hiệu suất ít hơn. Tùy chọn này cũng vô hiệu hóa một số chức năng báo cáo chi tiết.
Ghi chú: Đang bật Thời gian biên dịch tích cực bật Cài đặt Intel Quartus Prime File (.qsf) cài đặt không thể bị ghi đè bởi các cài đặt .qsf khác. |
Thiết kế chiến lược biên soạn Space Explorer II
DSE II cho phép bạn tìm các cài đặt dự án tối ưu cho các mục tiêu tối ưu hóa tài nguyên, hiệu suất hoặc năng lượng. DSE II cho phép bạn biên dịch lặp lại một thiết kế bằng cách sử dụng các kết hợp cài đặt và ràng buộc đặt trước khác nhau để đạt được mục tiêu cụ thể. DSE II sau đó sẽ báo cáo sự kết hợp cài đặt tốt nhất để đáp ứng mục tiêu của bạn. DSE II cũng có thể dùng advantage về khả năng song song hóa để biên dịch hạt giống trên nhiều máy tính. Cài đặt Chiến lược biên dịch DSE II lặp lại cài đặt Chế độ tối ưu hóa trong Bảng 4 trên trang 14
Thiết kế nhà thám hiểm không gian II
Thực hiện theo các bước sau để chỉ định Chiến lược biên dịch cho DSE II:
- Để khởi chạy DSE II (và đóng phần mềm Intel Quartus Prime), hãy nhấp vào Công cụ ➤ Khởi chạy Design Space Explorer II. DSE II mở sau khi phần mềm Intel Quartus Prime đóng.
- Trên thanh công cụ DSE II, nhấp vào biểu tượng Khám phá.
- Mở rộng các điểm khám phá.
- Chọn Khám phá thiết kế. Cho phép bất kỳ chiến lược Biên soạn nào để chạy bản khám phá thiết kế nhắm mục tiêu vào các chiến lược đó.
Giảm tắc nghẽn để sử dụng cao
Các thiết kế sử dụng hơn 80% tài nguyên thiết bị thường gặp khó khăn nhất trong việc đóng thời gian. Bạn có thể áp dụng các kỹ thuật thủ công và tự động sau đây để giảm thiểu tắc nghẽn hơn nữa và đơn giản hóa thời gian đóng cửa.
- Thử nghiệm với các tùy chọn khu vực và khả năng định tuyến trên trang 16
- Xem xét tổng hợp Fractal cho các thiết kế chuyên sâu về số học ở trang 16
Thử nghiệm với các tùy chọn khu vực và khả năng định tuyến
Khi việc sử dụng thiết bị gây ra tắc nghẽn định tuyến, bạn có thể thử nghiệm cài đặt tối ưu hóa Khu vực và Khả năng định tuyến để giảm mức sử dụng tài nguyên và tắc nghẽn cho thiết kế của mình. Nhấp vào Bài tập ➤ Cài đặt ➤ Cài đặt trình biên dịch ➤ Chế độ tối ưu hóa để truy cập các cài đặt này:
Tùy chọn khu vực và khả năng định tuyến
Xem xét tổng hợp Fractal cho các thiết kế chuyên sâu về số học
Đối với các thiết kế có thông lượng cao, chuyên sâu về số học, bạn có thể kích hoạt tính năng tối ưu hóa tổng hợp fractal tự động để cải thiện việc sử dụng tài nguyên thiết bị. Tối ưu hóa tổng hợp fractal bao gồm chính quy hóa số nhân và định thời gian lại, cũng như đóng gói số học liên tục. Mục tiêu tối ưu hóa là thiết kế với số lượng lớn các phép tính số học có độ chính xác thấp (chẳng hạn như phép cộng và phép nhân). Bạn có thể kích hoạt tổng hợp fractal trên toàn cầu hoặc chỉ cho các số nhân cụ thể. Trong điều kiện lý tưởng, tối ưu hóa tổng hợp fractal có thể giảm được 20-45% diện tích.
Hệ số chính quy và tính lại thời gian
Việc chuẩn hóa và tính lại thời gian của hệ số nhân thực hiện suy luận về việc triển khai hệ số nhân mềm được tối ưu hóa cao. Trình biên dịch có thể áp dụng việc tính lại thời gian lùi cho hai hoặc nhiều đường ốngtages nếu được yêu cầu. Khi bạn bật tổng hợp fractal, Trình biên dịch sẽ áp dụng chính quy hóa số nhân và tính lại thời gian cho các số nhân có dấu và không dấu.
Hình 16. Đặt lại thời gian cho hệ số nhân
GHI CHÚ
- Chính quy hóa số nhân chỉ sử dụng tài nguyên logic và không sử dụng khối DSP.
- Việc chuẩn hóa và tính lại thời gian của hệ số nhân được áp dụng cho cả hệ số nhân có dấu và không dấu trong các mô-đun nơi đặt phép gán QSF FRACTAL_SYNTHESIS.
Đóng gói số học liên tục
Việc đóng gói số học liên tục sẽ tổng hợp lại các cổng số học thành các khối logic có kích thước tối ưu để phù hợp với các phòng thí nghiệm Intel FPGA. Sự tối ưu hóa này cho phép sử dụng tới 100% tài nguyên LAB cho các khối số học. Khi bạn kích hoạt tổng hợp fractal, Trình biên dịch sẽ áp dụng tối ưu hóa này cho tất cả các chuỗi mang và cổng logic hai đầu vào. Sự tối ưu hóa này có thể đóng gói các cây cộng, số nhân và bất kỳ logic liên quan đến số học nào khác.
Đóng gói số học liên tục
GHI CHÚ
Lưu ý rằng việc đóng gói số học liên tục hoạt động độc lập với việc chính quy hóa số nhân. Vì vậy, nếu bạn đang sử dụng một số nhân không được chuẩn hóa (chẳng hạn như viết số nhân của riêng bạn) thì việc đóng gói số học liên tục vẫn có thể hoạt động. Tối ưu hóa tổng hợp fractal phù hợp nhất cho các thiết kế có bộ tăng tốc học sâu hoặc các chức năng chuyên sâu về số học, thông lượng cao khác vượt quá tất cả tài nguyên DSP. Việc kích hoạt tổng hợp fractal trên toàn dự án có thể gây ra sự phình to không cần thiết trên các mô-đun không phù hợp để tối ưu hóa fractal.
Kích hoạt hoặc vô hiệu hóa tổng hợp Fractal
Đối với các thiết bị Intel Stratix® 10 và Intel Agilex™, tính năng tối ưu hóa tổng hợp fractal sẽ tự động chạy đối với các số nhân nhỏ (bất kỳ câu lệnh A*B nào trong Verilog HDL hoặc VHDL trong đó độ rộng bit của toán hạng là 7 trở xuống). Bạn cũng có thể tắt tính năng tổng hợp fractal tự động cho các hệ số nhân nhỏ cho các thiết bị này bằng một trong các phương pháp sau:
- Trong RTL, hãy đặt đa kiểu DSP, như “Thuộc tính tổng hợp Multistyle Verilog HDL” mô tả. Dành cho người yêu cũample: (* multstyle = “dsp” *) mô-đun foo(…); module foo(..) /* tổng hợp multstyle = “dsp” */;
- Trong .qsf file, hãy thêm dưới dạng bài tập như sau: set_instance_signment -name DSP_BLOCK_BALANCING_IMPLEMENTATION \DSP_BLOCKS -to r
Ngoài ra, đối với các thiết bị Intel Stratix 10, Intel Agilex, Intel Arria® 10 và Intel Cyclone® 10 GX, bạn có thể kích hoạt tổng hợp fractal trên toàn cầu hoặc cho các hệ số nhân cụ thể bằng tùy chọn GUI Tổng hợp Fractal hoặc phép gán FRACTAL_SYNTHESIS .qsf tương ứng:
- Trong RTL, sử dụng altera_attribute như sau: (* altera_attribute = “-name FRACTAL_SYNTHESIS ON” *)
- Trong .qsf file, hãy thêm dưới dạng bài tập như sau: set_global_signment -name FRACTAL_SYNTHESIS ON -entity
Trong giao diện người dùng, hãy làm theo các bước sau:
- Nhấp vào Bài tập ➤ Trình chỉnh sửa bài tập.
- Chọn Tổng hợp Fractal cho Tên bài tập, Bật cho Giá trị, tên thực thể chuyên sâu về số học cho Thực thể và tên phiên bản trong cột Đến. Bạn có thể nhập ký tự đại diện (*) cho To để gán tất cả các phiên bản của thực thể.
Hình 18. Phân công tổng hợp Fractal trong Trình chỉnh sửa bài tập
Thông tin liên quan
- Thuộc tính tổng hợp Multistyle Verilog HDL
- Trong Trợ giúp Intel Quartus Prime.
Bảo toàn kết quả đạt yêu cầu
Bạn có thể đơn giản hóa việc đóng thời gian bằng cách chú thích ngược các kết quả biên dịch thỏa đáng để khóa vị trí của các khối lớn liên quan đến đồng hồ, RAM và DSP. Tương tự, kỹ thuật tái sử dụng khối thiết kế cho phép bạn duy trì các kết quả biên dịch thỏa đáng cho các khối thiết kế logic lõi hoặc ngoại vi FPGA cụ thể (logic bao gồm một phiên bản thiết kế phân cấp), sau đó sử dụng lại các khối đó trong các biên dịch tiếp theo. Trong tái sử dụng khối thiết kế, bạn chỉ định phiên bản phân cấp làm phân vùng thiết kế, sau đó bảo tồn và xuất phân vùng sau khi biên dịch thành công. Việc bảo toàn và tái sử dụng các kết quả đạt yêu cầu cho phép bạn tập trung nỗ lực và thời gian của Trình biên dịch vào chỉ những phần của thiết kế chưa có thời gian đóng.
Vấn đề đóng cửa thời gian
- Trừ khi bị khóa, Trình biên dịch có thể triển khai các khối thiết kế, đồng hồ, RAM và DSP khác nhau giữa các trình biên dịch tùy thuộc vào nhiều yếu tố khác nhau.
Giải pháp đóng cửa thời gian
- Khóa Đồng hồ, RAM và DSP ở trang 20—chú thích ngược các kết quả biên dịch thỏa đáng để khóa vị trí của các khối lớn liên quan đến đồng hồ, RAM và DSP.
- Bảo toàn kết quả phân vùng thiết kế ở trang 21—bảo toàn phân vùng cho các khối đáp ứng thời gian và tập trung tối ưu hóa vào các khối thiết kế khác.
Thông tin liên quan
- Trợ giúp Hộp thoại Bài tập Chú thích Quay lại
- AN-899: Giảm thời gian biên dịch với khả năng bảo quản nhanh
- Hướng dẫn sử dụng Intel Quartus Prime Pro Edition: Thiết kế dựa trên khối
Khóa đồng hồ, RAM và DSP
Bạn có thể đơn giản hóa việc đóng thời gian bằng cách chú thích ngược các kết quả biên dịch thỏa đáng để khóa vị trí của các khối lớn liên quan đến Đồng hồ, RAM và DSP. Việc khóa vị trí khối lớn có thể tạo ra fMAX cao hơn với ít nhiễu hơn. Việc khóa các khối lớn như RAM và DSP có thể có hiệu quả vì các khối này có khả năng kết nối nặng hơn các LAB thông thường, khiến việc di chuyển trở nên phức tạp trong quá trình đặt. Khi hạt giống tạo ra kết quả tốt từ vị trí RAM và DSP phù hợp, bạn có thể nắm bắt vị trí đó bằng chú thích ngược. Các lần biên dịch tiếp theo có thể được hưởng lợi từ vị trí RAM và DSP chất lượng cao từ hạt giống tốt. Kỹ thuật này không mang lại lợi ích đáng kể cho các thiết kế có rất ít RAM hoặc DSP. Nhấp vào Bài tập ➤ Bài tập chú thích ngược để sao chép các bài tập tài nguyên thiết bị từ lần biên dịch cuối cùng sang .qsf để sử dụng trong lần biên dịch tiếp theo. Chọn loại chú thích quay lại trong danh sách Loại chú thích quay lại.
Hộp thoại Bài tập Chú thích Quay lại
Ngoài ra, bạn có thể chạy chú thích ngược bằng tệp thực thi quartus_cdb sau. quartus_cdb –back_annotate [–dsp] [–ram] [–clock]
GHI CHÚ
- Tệp thực thi hỗ trợ các biến [–dsp], [–ram] và [–clock] bổ sung mà hộp thoại Bài tập chú thích mặt sau chưa hỗ trợ.
Bảo toàn kết quả phân vùng thiết kế
GHI CHÚ
- Sau khi phân vùng thiết kế, bạn có thể giữ nguyên các phân vùng cho các khối đáp ứng thời gian và tập trung tối ưu hóa vào các khối thiết kế khác. Ngoài ra, tùy chọn Bảo tồn nhanh giúp đơn giản hóa logic của phân vùng được bảo tồn thành logic giao diện duy nhất trong quá trình biên dịch, do đó giảm thời gian biên dịch cho phân vùng. Fast Preserve chỉ hỗ trợ tái sử dụng phân vùng gốc và thiết kế cấu hình lại một phần. Đối với các thiết kế có mô-đun phụ gặp khó khăn trong việc đóng thời gian, bạn có thể thực hiện tối ưu hóa và biên dịch độc lập phân vùng của mô-đun, sau đó xuất mô-đun đóng thời gian để duy trì việc triển khai trong các lần biên dịch tiếp theo.
Bảo toàn kết quả phân vùng thiết kế
Thiết kế dựa trên khối yêu cầu phân vùng thiết kế. Phân vùng thiết kế cho phép bạn bảo toàn các khối logic riêng lẻ trong thiết kế của mình, nhưng cũng có thể gây ra khả năng mất hiệu suất do các hiệu ứng cắt ngang phân vùng và sơ đồ tầng. Bạn cần cân bằng các yếu tố này khi sử dụng kỹ thuật thiết kế dựa trên khối. Các bước cấp cao sau đây mô tả luồng bảo toàn phân vùng cho các thiết kế tái sử dụng phân vùng gốc:
- Nhấp vào Đang xử lý ➤ Bắt đầu ➤ Bắt đầu Phân tích & Xây dựng.
- Trong Project Navigator, bấm chuột phải vào phiên bản thiết kế đóng thời gian, trỏ tới Phân vùng thiết kế và chọn Loại phân vùng, như Cài đặt phân vùng thiết kế trên trang 23 mô tả.
Tạo phân vùng thiết kế
- Xác định các ràng buộc sơ đồ tầng Logic Lock cho phân vùng. Trong Cửa sổ phân vùng thiết kế, nhấp chuột phải vào phân vùng rồi nhấp vào Vùng khóa logic ➤ Tạo vùng khóa logic mới. Đảm bảo rằng vùng đủ lớn để chứa tất cả logic trong phân vùng.
- Để xuất kết quả phân vùng sau khi biên dịch, trong Cửa sổ phân vùng thiết kế, chỉ định phân vùng .qdb làm Xuất cuối cùng File.
Bài xuất cuối cùng File
- Để biên dịch thiết kế và xuất phân vùng, hãy nhấp vào Thiết kế biên dịch trên Bảng điều khiển biên dịch.
- Mở dự án cấp cao nhất trong phần mềm Intel Quartus Prime.
- Nhấp vào Bài tập ➤ Cài đặt ➤ Cài đặt trình biên dịch ➤ Biên dịch tăng dần. Bật tùy chọn Bảo quản nhanh.
Tùy chọn bảo quản nhanh
- Nhấp vào OK.
- Trong Cửa sổ phân vùng thiết kế, chỉ định .qdb đã xuất làm Cơ sở dữ liệu phân vùng File cho phân vùng được đề cập. .qdb này hiện là nguồn cho phân vùng này trong dự án. Khi bạn bật tùy chọn Bảo toàn nhanh, Trình biên dịch sẽ giảm logic của phân vùng đã nhập xuống chỉ còn logic giao diện, do đó giảm thời gian biên dịch mà phân vùng yêu cầu.
Thiết kế cài đặt phân vùng
Thiết kế cài đặt phân vùng
| Lựa chọn | Sự miêu tả |
| Tên phân vùng | Chỉ định tên phân vùng. Mỗi tên phân vùng phải là duy nhất và chỉ bao gồm các ký tự chữ và số. Phần mềm Intel Quartus Prime tự động tạo một “root_partition” cấp cao nhất (|) cho mỗi bản sửa đổi dự án. |
| Đường dẫn phân cấp | Chỉ định đường dẫn phân cấp của phiên bản thực thể mà bạn gán cho phân vùng. Bạn chỉ định giá trị này trong Tạo phân vùng mới hộp thoại. Đường dẫn phân cấp phân vùng gốc là |. |
| Kiểu | Bấm đúp để chỉ định một trong các loại phân vùng sau kiểm soát cách Trình biên dịch xử lý và triển khai phân vùng: |
| tiếp tục… | |
| Lựa chọn | Sự miêu tả |
| • Mặc định—Xác định một phân vùng tiêu chuẩn. Trình biên dịch xử lý phân vùng bằng nguồn thiết kế liên quan files.
• có thể cấu hình lại—Xác định một phân vùng có thể cấu hình lại trong luồng cấu hình lại một phần. Chỉ định la có thể cấu hình lại type để bảo toàn kết quả tổng hợp, đồng thời cho phép điều chỉnh lại phân vùng trong luồng PR. • Lõi dành riêng—Xác định một phân vùng trong quy trình thiết kế dựa trên khối được Người tiêu dùng dành riêng cho việc phát triển cốt lõi để sử dụng lại thiết bị ngoại vi. |
|
| Mức độ bảo quản | Chỉ định một trong các mức bảo quản sau cho phân vùng:
• Chưa thiết lập- không xác định mức độ bảo quản. Phân vùng biên dịch từ nguồn files. • tổng hợp—phân vùng biên dịch bằng cách sử dụng ảnh chụp nhanh tổng hợp. • cuối cùng—phân vùng biên dịch bằng ảnh chụp nhanh cuối cùng. Với Mức độ bảo quản of tổng hợp or cuối cùng, các thay đổi đối với mã nguồn không xuất hiện trong quá trình tổng hợp. |
| Trống | Chỉ định một phân vùng trống mà Trình biên dịch bỏ qua. Cài đặt này không tương thích với Lõi dành riêng Và Cơ sở dữ liệu phân vùng File cài đặt cho cùng một phân vùng. Các Mức độ bảo quản phải là Chưa thiết lập. Một phân vùng trống không thể có bất kỳ phân vùng con nào. |
| Cơ sở dữ liệu phân vùng File | Chỉ định cơ sở dữ liệu phân vùng File (.qdb) mà Trình biên dịch sử dụng trong quá trình biên dịch phân vùng. Bạn xuất .qdb cho stage của phần biên dịch mà bạn muốn sử dụng lại (tổng hợp hoặc cuối cùng). Chỉ định .qdb cho một phân vùng để sử dụng lại các kết quả đó trong ngữ cảnh khác. |
| Liên kết lại thực thể | • Luồng PR—chỉ định thực thể thay thế cá nhân mặc định trong mỗi lần sửa đổi triển khai.
• Luồng tái sử dụng phân vùng gốc —chỉ định thực thể thay thế logic cốt lõi dành riêng trong dự án tiêu dùng. |
| Màu sắc | Chỉ định mã màu của phân vùng trong màn hình Chip Planner và Design Partition Planner. |
| Xuất tổng hợp bài File | Tự động xuất kết quả biên dịch sau tổng hợp cho phân vùng sang .qdb mà bạn chỉ định, mỗi lần Phân tích & Tổng hợp chạy. Bạn có thể tự động xuất bất kỳ phân vùng thiết kế nào không có phân vùng gốc được bảo tồn, bao gồm cả root_partition. |
| Bài xuất cuối cùng File | Tự động xuất kết quả biên dịch sau cuối cùng cho phân vùng sang .qdb mà bạn chỉ định, mỗi lần s cuối cùngtage của Fitter chạy. Bạn có thể tự động xuất bất kỳ phân vùng thiết kế nào không có phân vùng cha được bảo tồn, bao gồm cả root_partition. |
Lịch sử sửa đổi tài liệu AN 903
Tài liệu này có lịch sử sửa đổi sau:
| Phiên bản tài liệu | Phiên bản Intel Quartus Prime | Thay đổi |
| 2021.02.25 | 19.3 | Thay thế “kéo” bằng “căng” trong Phân tích và tối ưu hóa thiết kế RTL đề tài. |
| 2020.03.23 | 19.3 | Đã sửa lỗi cú pháp trong mã samptập tin trong chủ đề “Khóa đồng hồ, RAM và DSP”. |
| 2019.12.03 | 19.3 | • Phát hành ra công chúng lần đầu tiên. |
Tài liệu / Tài nguyên
 |
intel AN 903 Đóng thời gian tăng tốc [tập tin pdf] Hướng dẫn sử dụng AN 903 Đóng thời gian tăng tốc, AN 903, Đóng thời gian tăng tốc, Đóng thời gian tăng tốc |
