intel AN 903 Accelerating Timing Closure

AN 903- Intel® Quartus® Prime Pro Edition တွင် အရှိန်မြှင့်ထားသော အချိန်ပိတ်ခြင်း။

ထည့်သွင်းထားသော စနစ်များ၊ IP နှင့် မြန်နှုန်းမြင့် အင်တာဖေ့စ်များကို ပေါင်းစပ်ထားသည့် ခေတ်မီ FPGA ဒီဇိုင်းများ၏ သိပ်သည်းမှုနှင့် ရှုပ်ထွေးမှုသည် အချိန်ကိုက်ပိတ်မှုအတွက် စိန်ခေါ်မှုများ တိုးလာစေသည်။ နောက်ကျသော ဗိသုကာဆိုင်ရာ ပြောင်းလဲမှုများနှင့် အတည်ပြုခြင်းဆိုင်ရာ စိန်ခေါ်မှုများသည် အချိန်ကုန်၍ ဒီဇိုင်းထပ်လုပ်ခြင်းများကို ဖြစ်ပေါ်စေနိုင်သည်။ ဤစာတမ်းသည် Intel® Quartus® Prime Pro Edition ဆော့ဖ်ဝဲလ်တွင် အတည်ပြုပြီး ထပ်တလဲလဲလုပ်နိုင်သော နည်းစနစ်ကို အသုံးပြု၍ အချိန်ပိတ်ခြင်းကို အရှိန်မြှင့်ရန် အဆင့်သုံးဆင့်ကို အကျဉ်းချုပ်ဖော်ပြပါသည်။ ဤနည်းစနစ်တွင် ကနဦး RTL ခွဲခြမ်းစိတ်ဖြာခြင်းနှင့် ပိုမိုကောင်းမွန်အောင်ပြုလုပ်ခြင်းအပြင် စုစည်းမှုအချိန်ကို လျှော့ချရန်နှင့် ဒီဇိုင်းရှုပ်ထွေးမှုနှင့် အချိန်ကိုက်ပိတ်မှုအတွက် လိုအပ်သော ထပ်လောင်းခြင်းများကို လျှော့ချရန် အလိုအလျောက်နည်းလမ်းများ ပါဝင်သည်။

Timing Closure Acceleration အဆင့်များ

Timing Closure Acceleration အဆင့်များ

Timing Closure အဆင့်	Timing Closure လုပ်ဆောင်ချက်	အသေးစိတ်အချက်အလက်
အဆင့် 1- RTL ကို ခွဲခြမ်းစိတ်ဖြာပြီး ပိုမိုကောင်းမွန်အောင် ပြုလုပ်ပါ။	•    ဒီဇိုင်း Assistant ချိုးဖောက်မှုများကို ပြုပြင်ပါ။ စာမျက်နှာ 4 တွင် •    လော့ဂျစ်အဆင့်များကို လျှော့ချပါ။ စာမျက်နှာ 7 တွင် •    High Fan-Out Nets ကို လျှော့ချပါ။ စာမျက်နှာ 9 တွင်	•    Intel Quartus Prime Pro ထုတ်ဝေအသုံးပြုသူလမ်းညွှန်- ဒီဇိုင်း ပိုကောင်းအောင် လုပ်ပါ။ •    Intel Quartus Prime Pro ထုတ်ဝေအသုံးပြုသူလမ်းညွှန်- ဒီဇိုင်း အကြံပြုချက်များ
အဆင့် 2- Compiler Optimization ကို အသုံးပြုပါ။	•    Compiler Optimization Modes ကိုသုံးပါ။ နှင့် ဗျူဟာများ စာမျက်နှာ 13 တွင် •    မြင့်မားသောအသုံးပြုမှုအတွက် ပိတ်ဆို့မှုများကို လျှော့ချပါ။ စာမျက်နှာ 16 တွင်	•    Intel Quartus Prime Pro ထုတ်ဝေအသုံးပြုသူလမ်းညွှန်- ဒီဇိုင်း ကျွေ •    Intel Quartus Prime Pro ထုတ်ဝေအသုံးပြုသူလမ်းညွှန်- ဒီဇိုင်း ပိုကောင်းအောင် လုပ်ပါ။
အဆင့် 3- ကျေနပ်ဖွယ်ရလဒ်များကို ထိန်းသိမ်းပါ။	•    Lock Down နာရီများ၊ RAM နှင့် DSP များ စာမျက်နှာ 20 တွင် •    ဒီဇိုင်းပိုင်းခွဲရလဒ်များကို ထိန်းသိမ်းပါ။ စာမျက်နှာ 21 တွင်	•    Intel Quartus Prime Pro ထုတ်ဝေအသုံးပြုသူလမ်းညွှန်- Block- ဒီဇိုင်းအခြေခံ •    AN-899- စုစည်းမှုကို လျှော့ချခြင်း။ အချိန်ကို အမြန်ထိန်းသိမ်းပါ။

အဆင့် 1- ဒီဇိုင်း RTL ကို ပိုင်းခြားစိတ်ဖြာပြီး ပိုမိုကောင်းမွန်အောင်ပြုလုပ်ပါ။

သင့်ဒီဇိုင်း၏ အရင်းအမြစ်ကုဒ်ကို အကောင်းဆုံးဖြစ်အောင် ပြုလုပ်ခြင်းသည် ပုံမှန်အားဖြင့် သင့်ရလဒ်များ၏ အရည်အသွေးကို မြှင့်တင်ရန်အတွက် ပထမဆုံးနှင့် အထိရောက်ဆုံး နည်းပညာဖြစ်သည်။ Intel Quartus Prime Design Assistant သည် အခြေခံ ဒီဇိုင်းစည်းမျဉ်းချိုးဖောက်မှုများကို လျင်မြန်စွာ ပြင်ဆင်ရန် ကူညီပေးပြီး ဒီဇိုင်းကို ပိုမိုကောင်းမွန်အောင်ပြုလုပ်ခြင်းနှင့် အချိန်ပိတ်ခြင်းကို ရိုးရှင်းစေမည့် RTL အပြောင်းအလဲများကို အကြံပြုပါသည်။

အချိန်ပိတ်ခြင်း ပြဿနာများ

• လွန်ကဲသော ယုတ္တိဗေဒအဆင့်များသည် Fitter ၏ လုပ်ဆောင်မှုအမိန့်၊ ကြာချိန်နှင့် ရလဒ်များ၏ အရည်အသွေးတို့ကို လွှမ်းမိုးပါသည်။
• မြင့်မားသောပန်ကာများ ပိုက်ကွန်များသည် အရင်းအမြစ်များ ပိတ်ဆို့ခြင်းကို ဖြစ်စေပြီး ဒေတာလမ်းကြောင်းများပေါ်တွင် ထပ်လောင်းတင်းမာမှုများ တိုးလာကာ လမ်းကြောင်း၏ အရေးပါမှုကို မလိုအပ်ဘဲ တိုးလာစေပြီး အချိန်ပိတ်မှုကို ရှုပ်ထွေးစေသည်။ ဤတင်းမာမှုသည် မြင့်မားသော ပန်ကာအထွက်အရင်းအမြစ်ဆီသို့ (ဤမြင့်မားသောပန်ကာအထွက်အချက်ပြသည့်လမ်းကြောင်းများအားလုံး) လမ်းကြောင်းကို ဆွဲငင်သည့် တွန်းအားဖြစ်သည်။

Timing Closure ဖြေရှင်းချက်

• စာမျက်နှာ 4 ရှိ ဒီဇိုင်းလက်ထောက်ချိုးဖောက်မှုများကို ပြုပြင်ပါ—သင်၏ဒီဇိုင်းနှင့်သက်ဆိုင်သည့် အခြေခံဒီဇိုင်းစည်းမျဉ်းချိုးဖောက်မှုများကို အမြန်ဖော်ထုတ်ပြီး ပြင်ရန်။
• စာမျက်နှာ 7 ရှိ လော့ဂျစ်အဆင့်များကို လျှော့ချပါ—ဒီဇိုင်း၏အစိတ်အပိုင်းအားလုံးသည် တူညီသော Fitter ပိုမိုကောင်းမွန်အောင်လုပ်ဆောင်မှုများကို လက်ခံရရှိနိုင်ပြီး စုစည်းချိန်များကို လျှော့ချရန်သေချာစေရန်။
• စာမျက်နှာ ၉ ပါ ပရိတ်သတ်အထွက်များသော အသားတင်များကို လျှော့ချပါ—အရင်းအမြစ်များ ပိတ်ဆို့မှုကို လျှော့ချရန်နှင့် အချိန်ပိတ်မှုကို ရိုးရှင်းစေရန်။

ဆက်စပ်အချက်အလက်

• “ဒီဇိုင်းလက်ထောက်ဖြင့် ဒီဇိုင်းစည်းမျဉ်းစစ်ဆေးခြင်း” Intel Quartus Prime Pro Edition အသုံးပြုသူလမ်းညွှန်- ဒီဇိုင်းအကြံပြုချက်များ
• “Optimize Source Code၊” Intel Quartus Prime Pro Edition အသုံးပြုသူလမ်းညွှန်- ဒီဇိုင်းကို ပိုမိုကောင်းမွန်အောင်ပြုလုပ်ခြင်း။
• “Fan-Out Control အတွက် မှတ်ပုံတင်ခြင်း ပွားခြင်းများ၊” Intel Quartus Prime Pro Edition အသုံးပြုသူ လမ်းညွှန်- ဒီဇိုင်း ပိုမိုကောင်းမွန်အောင် ပြုလုပ်ခြင်း

ဒီဇိုင်း Assistant ချိုးဖောက်မှုများကို ပြုပြင်ပါ။

ကုန်ထုတ်စွမ်းအားကို သိသာထင်ရှားစွာ တိုးမြင့်လာစေရန် လူသိများသော အချိန်ပိတ်ပြဿနာများကို ဖယ်ရှားရန် ကနဦးဒီဇိုင်းပိုင်းခြားစိတ်ဖြာမှုကို လုပ်ဆောင်ခြင်း။ မူရင်းဆက်တင်များဖြင့် ကနဦးစုစည်းမှုကို လုပ်ဆောင်ပြီးနောက်၊ သင်သည် ပြန်လည်လုပ်ဆောင်နိုင်သည်။view Design Assistant သည် ကနဦးပိုင်းခြားစိတ်ဖြာချက်အတွက် အစီရင်ခံပါသည်။ ဖွင့်ထားသောအခါ၊ Design Assistant သည် Intel FPGA-အကြံပြုထားသော ဒီဇိုင်းလမ်းညွှန်ချက်စံသတ်မှတ်မှုတစ်ခုနှင့် ဆန့်ကျင်သည့် မည်သည့်ချိုးဖောက်မှုများကိုမဆို အလိုအလျောက်အစီရင်ခံပါသည်။ Compilation Flow မုဒ်တွင် ဒီဇိုင်းလက်ထောက်ကို သင်အသုံးပြုနိုင်ပြီး သင့်ကိုခွင့်ပြုပေးနိုင်သည်။ view စုစည်းမှုအတွက် သက်ဆိုင်ရာချိုးဖောက်မှုများ၊tagမင်းပြေးလား။ တနည်းအားဖြင့် Design Assistant ကို Timing Analyzer နှင့် Chip Planner တွင် ခွဲခြမ်းစိတ်ဖြာမှုမုဒ်တွင် ရနိုင်ပါသည်။

• Compilation Flow မုဒ်- တစ်ခု သို့မဟုတ် တစ်ခုထက်ပိုသော s အတွင်း အလိုအလျောက် လုပ်ဆောင်သည်။tagစုစည်းမှု။ ဤမုဒ်တွင်၊ Design Assistant သည် စုစည်းမှုအတွင်း ဒေတာစီးဆင်းမှု (တန္တရ) ကို အသုံးပြုသည်။
• စိစစ်မုဒ်— သီးခြားစုစည်းမှုတစ်ခုတွင် ဒီဇိုင်းချိုးဖောက်မှုများကို ခွဲခြမ်းစိတ်ဖြာရန် Timing Analyzer နှင့် Chip Planner မှ Design Assistant ကို runtage၊ compilation flow တွင် ရှေ့သို့မရွေ့မီ။ ခွဲခြမ်းစိတ်ဖြာမှုမုဒ်တွင်၊ Design Assistant သည် static compilation snapshot data ကို အသုံးပြုသည်။

Design Assistant သည် စည်းမျဉ်းချိုးဖောက်မှုတစ်ခုစီကို အောက်ပါပြင်းထန်မှုအဆင့်များထဲမှ တစ်ခုစီဖြင့် သတ်မှတ်သည်။ သင့်ဒီဇိုင်းကို စစ်ဆေးရန် Design Assistant အား မည်သည့်စည်းမျဉ်းများကို သတ်မှတ်နိုင်ပြီး ပြင်းထန်မှုအဆင့်များကို စိတ်ကြိုက်ပြင်ဆင်နိုင်ကာ သင့်ဒီဇိုင်းအတွက် အရေးမကြီးသော စည်းမျဉ်းစစ်ဆေးမှုများကို ဖယ်ရှားနိုင်သည်။

ဒီဇိုင်းလက်ထောက်စည်းမျဉ်း ပြင်းထန်မှုအဆင့်များ

အမျိုးအစားများ	ဖော်ပြချက်	ပြင်းထန်မှုအဆင့် အရောင်
ဝေဖန်ပိုင်းခြားပါ။	လက်ရှောင်ခြင်းအတွက် လိပ်စာ။	အနီရောင်
မြင့်သည်။	လုပ်ငန်းဆောင်တာ ချို့ယွင်းမှုကို ဖြစ်စေနိုင်သည် ။ ဒီဇိုင်းဒေတာ ပျောက်ဆုံးခြင်း သို့မဟုတ် မှားယွင်းနေခြင်းကို ထောက်ပြနိုင်သည်။	လိမ္မော်သီး
လတ်	f အတွက် ရလဒ်များ၏ အရည်အသွေးကို သက်ရောက်မှုရှိနိုင်သည်။MAX သို့မဟုတ် အရင်းအမြစ် အသုံးချမှု။	အညို
နိမ့်သည်။	စည်းမျဉ်းသည် RTL ကုဒ်ရေးနည်းလမ်းညွှန်များအတွက် အကောင်းဆုံးအလေ့အကျင့်များကို ထင်ဟပ်စေသည်။	အပြာ

ဒီဇိုင်းလက်ထောက်ကို စနစ်ထည့်သွင်းခြင်း။
သင့်တစ်ဦးချင်းစီ၏ ဒီဇိုင်းလက္ခဏာများနှင့် အစီရင်ခံခြင်းဆိုင်ရာ လိုအပ်ချက်များအတွက် ဒီဇိုင်းလက်ထောက်ကို အပြည့်အဝ စိတ်ကြိုက်ပြင်ဆင်နိုင်သည်။ Assignments ➤ ဆက်တင်များကို နှိပ်ပါ ➤ Design Assistant Rule Settings သည် အမျိုးမျိုးသော စည်းမျဉ်းများနှင့် ဘောင်များကို သက်ဆိုင်သည့် ထိန်းချုပ်မှုဆိုင်ရာ ရွေးချယ်မှုများကို သတ်မှတ်ရန်tagဒီဇိုင်းစည်းမျဉ်းစစ်ဆေးခြင်းအတွက် ဒီဇိုင်းစုစည်းမှု။

ဒီဇိုင်း Assistant Rule ဆက်တင်များ

ဒီဇိုင်းလက်ထောက်ကို လုပ်ဆောင်နေသည်။
ဖွင့်ထားသောအခါ၊ စုစည်းမှုအစီရင်ခံစာတွင် ဒီဇိုင်းစည်းမျဉ်းချိုးဖောက်မှုများကို ဖွင့်ထားချိန်တွင် ဒီဇိုင်း Assistant သည် အလိုအလျောက်လုပ်ဆောင်ပြီး အစီရင်ခံတင်ပြပါသည်။ တစ်နည်းအားဖြင့် သင်သည် ဒီဇိုင်းလက်ထောက်ကို ခွဲခြမ်းစိတ်ဖြာရန် တိကျသောစုစည်းမှုလျှပ်တစ်ပြက်တွင် ဒီဇိုင်းလက်ထောက်ကို အသုံးပြုနိုင်သည်။tagင စုစည်းမှုအတွင်း အလိုအလျောက် ဒီဇိုင်းလက်ထောက် စစ်ဆေးခြင်းကို ဖွင့်ရန်-

• ဒီဇိုင်း Assistant Rule ဆက်တင်များတွင် စုစည်းမှုပြုလုပ်နေစဉ် ဒီဇိုင်း Assistant လုပ်ဆောင်မှုကို ဖွင့်ပါ။ လျှပ်တစ်ပြက်ရိုက်ချက်နှင့်သက်ဆိုင်သည့် ဒီဇိုင်းစည်းမျဉ်းများနှင့် ကိုက်ညီသော သီးခြားလျှပ်တစ်ပြက်ရိုက်ချက်တစ်ခုကို အတည်ပြုရန် ဒီဇိုင်းလက်ထောက်ကို ခွဲခြမ်းစိတ်ဖြာမှုမုဒ်တွင် ဖွင့်ရန်-
• Timing Analyzer သို့မဟုတ် Chip Planner Tasks panel ရှိ DRC ကို တိုင်ကြားပါ။

Viewဒီဇိုင်းလက်ထောက်ရလဒ်များကို ပြုပြင်ခြင်းနှင့် ပြုပြင်ခြင်း။
Design Assistant သည် အမျိုးမျိုးသော ဒီဇိုင်းစည်းမျဉ်းချိုးဖောက်မှုများကို ဖွင့်ထားသည်ကို အစီရင်ခံသည်။tagစုစည်းမှုအစီရင်ခံစာ၏ es။

Synthesis, Plan, Place, and Finalize Reports တွင် Assistant ရလဒ်များကို ဒီဇိုင်းဆွဲပါ။

ရန် view စည်းမျဉ်းတစ်ခုစီအတွက် ရလဒ်များကို စည်းကမ်းများစာရင်းရှိ စည်းမျဉ်းကို နှိပ်ပါ။ ပြုပြင်ခြင်းအတွက် စည်းမျဉ်းနှင့် ဒီဇိုင်းအကြံပြုချက်များ၏ ဖော်ပြချက် ပေါ်လာပါသည်။

ဒီဇိုင်းလက်ထောက်စည်းမျဥ်း ချိုးဖောက်မှု ထောက်ခံစာ

ဒီဇိုင်းစည်းမျဉ်းချိုးဖောက်မှုများကို ပြင်ဆင်ရန် သင်၏ RTL ကို ပြင်ဆင်ပါ။

လော့ဂျစ်အဆင့်များကို လျှော့ချပါ။

လွန်ကဲသော ယုတ္တိဗေဒအဆင့်များသည် Fitter ၏ လုပ်ဆောင်မှုအစီအစဥ်နှင့် ကြာချိန်တို့ကို လွှမ်းမိုးနိုင်သောကြောင့် Fitter ၏ ရလဒ်များ၏ အရည်အသွေးအပေါ် သက်ရောက်မှုရှိနိုင်သည်။ Fitter သည် အချိန်အားလျော့မှုအပေါ် အခြေခံ၍ ဒီဇိုင်းကို နေရာချထားပြီး လမ်းကြောင်းပေးသည်။ Fitter သည် ရှည်လျားသောလမ်းများကို ပေါ့လျော့မှုအနည်းဆုံးဖြင့် ဦးစွာထားပေးသည်။ Fitter သည် ယေဘုယျအားဖြင့် လောဂျစ်အဆင့် လမ်းကြောင်းများထက် ပိုမြင့်သော logic အဆင့်လမ်းကြောင်းများကို ဦးစားပေးသည်။ ပုံမှန်အားဖြင့် Fitter s ကိုပြီးနောက်tage ပြီးပါပြီ၊ ကျန်ရှိသော အရေးကြီးသောလမ်းကြောင်းများသည် အမြင့်ဆုံး logic အဆင့်လမ်းကြောင်းများမဟုတ်ပါ။ Fitter သည် နှစ်သက်ရာနေရာချထားမှု၊ လမ်းကြောင်းသတ်မှတ်ခြင်းနှင့် မြင့်မားသောအဆင့် ယုတ္တိဗေဒသို့ ပြန်ခြင်းတို့ကို ပေးသည်။ ယုတ္တိဗေဒအဆင့်ကို လျှော့ချခြင်းဖြင့် ဒီဇိုင်း၏အစိတ်အပိုင်းအားလုံးသည် တူညီသော Fitter ဦးစားပေးမှုကို ရရှိကြောင်း သေချာစေပါသည်။ အစီရင်ခံစာများကို လုပ်ဆောင်ပါ ➤ စိတ်ကြိုက် အစီရင်ခံစာများ ➤ လမ်းကြောင်းရှိ ယုတ္တိအဆင့်များကို ပြသသည့် အစီရင်ခံစာများ ထုတ်ပေးရန်အတွက် Timing Analyzer တွင် အချိန်ကို တိုင်ကြားပါ။ လမ်းကြောင်းသည် အချိန်ကိုက်မှု ပျက်ကွက်ပြီး ယုတ္တိဗေဒအဆင့် အရေအတွက် များနေပါက၊ စွမ်းဆောင်ရည် ပိုမိုကောင်းမွန်စေရန် ဒီဇိုင်း၏ အစိတ်အပိုင်းတွင် ပိုက်လိုင်းထည့်ခြင်းကို ထည့်သွင်းစဉ်းစားပါ။

လမ်းကြောင်းအစီရင်ခံစာ၌ လော့ဂျစ်အတိမ်အနက်

Logic Level Depth အစီရင်ခံခြင်း။
ပြီးရင် Compiler's Plan stage၊ သင်သည် Timing Analyzer Tcl console တွင် report_logic_depth ကို run နိုင်သည်။ view နာရီဒိုမိန်းအတွင်း ယုတ္တိဗေဒအဆင့် အရေအတွက်။ report_logic_depth သည် အရေးကြီးသောလမ်းကြောင်းများကြားတွင် လော့ဂျစ်အတိမ်အနက်ကို ဖြန့်ကျက်ပြသပြီး သင်၏ RTL ရှိ လော့ဂျစ်အဆင့်များကို လျှော့ချနိုင်သည့် နေရာများကို ခွဲခြားသတ်မှတ်နိုင်စေမည်ဖြစ်သည်။

report_logic_depth -panel_name - မှ [get_clocks ] \ -to [get_clocks ]

report_logic_depth ထုတ်ပေးသည်။

RTL ကို အကောင်းဆုံးဖြစ်အောင် ဒေတာရယူရန်၊ Compiler's Plan ပြီးနောက် report_logic_depth ကို ဖွင့်ပါ။tage, ကျန်ရှိနေသေးသော Fitter s ကိုမပြေးမီtages မဟုတ်ပါက၊ Fitter နောက်ပိုင်းအစီရင်ခံစာများတွင် ရုပ်ပိုင်းဆိုင်ရာ ပိုမိုကောင်းမွန်အောင်ပြုလုပ်ခြင်း (ပြန်လည်ချိန်ညှိခြင်းနှင့် ပြန်လည်ပေါင်းစပ်ခြင်း) တို့မှ ရလဒ်များလည်း ပါဝင်သည်။

အိမ်နီးချင်းလမ်းကြောင်းများကို သတင်းပို့ခြင်း။
Fitter (Finalize) s ကို run ပြီးနောက်tage၊ သင်သည် အရေးကြီးသောလမ်းကြောင်း၏ မူလဇစ်မြစ်ကို ဆုံးဖြတ်ရာတွင် ကူညီရန် report_neighbor_paths ကို run နိုင်သည် (ဥပမာ၊ample၊ မြင့်မားသော ယုတ္တိဗေဒအဆင့်၊ အချိန်ကန့်သတ်ချက်၊ အကောင်းဆုံးနေရာခွဲခွဲ၊ I/O ကော်လံဖြတ်ကျော်ခြင်း၊ ထိန်းထားရန် သို့မဟုတ် အခြားအရာများ)- report_neighbor_paths -to_clock -npaths -panel_name

report_neighbor_paths သည် ဆက်စပ်နေသော slack၊ ထပ်လောင်းလမ်းကြောင်းအကျဉ်းချုပ်အချက်အလက်နှင့် လမ်းကြောင်းဘောင်ဘောင်များအပါအဝင် ဒီဇိုင်းတွင် အချိန်ကိုက်အရေးအကြီးဆုံးလမ်းကြောင်းများကို အစီရင်ခံပါသည်။

report_neighbor_paths ထုတ်ပေးမှု

report_neighbor_paths သည် အရေးကြီးသောလမ်းကြောင်းတစ်ခုစီ၏ ရှေ့နှင့်နောက်တွင် အချိန်ကိုက်အရေးအကြီးဆုံးလမ်းကြောင်းကိုပြသသည်။ လမ်းကြောင်းကို အချိန်ဆွဲခြင်း သို့မဟုတ် လော့ဂျစ်ချိန်ခွင်လျှာ ချိန်ညှိခြင်းသည် လမ်းကြောင်းပေါ်တွင် အနုတ်လက္ခဏာ လျော့သွားပါက အချိန်ကိုက်ပိတ်ခြင်းကို ရိုးရှင်းစေသော်လည်း လမ်းကြောင်းမတိုင်မီ သို့မဟုတ် လမ်းကြောင်းနောက်တွင် အပြုသဘောဆောင်သော လျော့သွားနိုင်သည်။

အနားယူခြင်းကို ဖွင့်ရန်၊ အောက်ပါရွေးချယ်စရာများကို ဖွင့်ထားကြောင်း သေချာစေပါ-

• မှတ်ပုံတင်သူများအတွက်—Assignments ကိုဖွင့်ပါ ➤ ဆက်တင်များ ➤ Compiler ဆက်တင်များ ➤ Register Optimization ➤ Retime Register ကို ခွင့်ပြုပါ
• RAM အဆုံးမှတ်များအတွက် — Assignments ➤ ဆက်တင်များကိုဖွင့်ပါ ➤ Compiler ဆက်တင်များ ➤ Fitter ဆက်တင်များ (အဆင့်မြင့်) ➤ RAM Retimeing ခွင့်ပြုပါ
• DSP Endpoints အတွက်—Assignments ➤ ဆက်တင်များကိုဖွင့်ပါ ➤ Compiler ဆက်တင်များ ➤ Fitter Settings (အဆင့်မြင့်) ➤ DSP Retimeing ကို ခွင့်ပြုပါ

မှတ်ချက်

နောက်ထပ် လော့ဂျစ်ဟန်ချက်ညီမှုကို လိုအပ်ပါက၊ သင်သည် အရေးကြီးသောလမ်းကြောင်းမှ ယုတ္တိဗေဒဆိုင်ရာ လမ်းကြောင်းမတိုင်မီ သို့မဟုတ် လမ်းကြောင်းနောက်သို့ ရွှေ့ရန် သင့် RTL ကို ကိုယ်တိုင်မွမ်းမံရပါမည်။
မှတ်ပုံတင်တစ်ခု၏ အထွက်အား ၎င်း၏ထည့်သွင်းမှုနှင့် ချိတ်ဆက်ထားပါက၊ အိမ်နီးချင်းလမ်းကြောင်းတစ်ခု သို့မဟုတ် နှစ်ခုစလုံးသည် လက်ရှိလမ်းကြောင်းနှင့် တူညီနိုင်ပါသည်။ အဆိုးဆုံးသော ပေါ့လျော့မှုရှိသော အိမ်နီးချင်းလမ်းကြောင်းများကို ရှာဖွေသောအခါ၊ လည်ပတ်မှုအခြေအနေအားလုံးကို ပင်မလမ်းကြောင်းကိုယ်တိုင်၏ လည်ပတ်မှုအခြေအနေများသာမကဘဲ လည်ပတ်မှုအခြေအနေများကိုပါ ထည့်သွင်းစဉ်းစားသည်။

နည်းပညာမြေပုံတွင် လော့ဂျစ်အဆင့်များကို မြင်ယောင်ခြင်း။ Viewer
နည်းပညာမြေပုံ Viewer သည် ဇယားကွက်၊ နည်းပညာဖြင့် ပုံဖော်ထားသော၊ ဒီဇိုင်း netlist ၏ ကိုယ်စားပြုမှုများကိုလည်း ပံ့ပိုးပေးကာ၊ ဒီဇိုင်းတစ်ခုရှိ မည်သည့်နေရာများသည် ယုတ္တိဗေဒဆိုင်ရာ အဆင့်များကို လျှော့ချခြင်းမှ အကျိုးရှိနိုင်သည်ကို သိနိုင်ရန် ကူညီပေးနိုင်ပါသည်။ Chip Planner တွင် လမ်းကြောင်းတစ်ခု၏ ရုပ်ပိုင်းဆိုင်ရာ အပြင်အဆင်ကိုလည်း သင်လေ့လာနိုင်သည်။ အချိန်ကိုက်လမ်းကြောင်းကို ရှာဖွေရန် viewအချိန်ကိုက်အစီရင်ခံစာပါ လမ်းကြောင်းတစ်ခုကို ညာကလစ်နှိပ်ပါ၊ လမ်းကြောင်းရှာဖွေရန် ညွှန်ပြပြီး နည်းပညာမြေပုံတွင် တည်နေရာကို ရွေးချယ်ပါ Viewer

High Fan-Out Nets ကို လျှော့ချပါ။

မြင့်မားသောပန်ကာပိုက်များသည် အရင်းအမြစ်ပိတ်ခြင်းကို ဖြစ်စေနိုင်ပြီး အချိန်ပိတ်ခြင်းကို ရှုပ်ထွေးစေသည်။ ယေဘုယျအားဖြင့်၊ Compiler သည် နာရီများနှင့်ဆက်စပ်သော မြင့်မားသော fan-out nets ကို အလိုအလျောက် စီမံခန့်ခွဲပါသည်။ Compiler သည် ကမ္ဘာလုံးဆိုင်ရာ နာရီကွန်ရက်သို့ အသိအမှတ်ပြုထားသော မြင့်မားသောပန်ကာများကို အလိုအလျောက် မြှင့်တင်ပေးပါသည်။ Compiler သည် Place နှင့် Route များအတွင်း ပိုမိုကောင်းမွန်အောင်လုပ်ဆောင်ပေးပါသည်။tages သည် အကျိုးရှိသော မှတ်ပုံတင်ခြင်းပွားခြင်းကို ဖြစ်ပေါ်စေသည်။ အောက်ဖော်ပြပါ ထောင့်ကိစ္စများတွင်၊ သင်၏ ဒီဇိုင်း RTL ကို အောက်ပါလက်စွဲအတိုင်း ပြောင်းလဲမှုများ ပြုလုပ်ခြင်းဖြင့် ပိတ်ဆို့မှုများကို လျှော့ချနိုင်သည်-

High Fan-Out Net Corner Cases

ဒီဇိုင်းလက္ခဏာ	ကိုယ်တိုင် RTL ပိုမိုကောင်းမွန်အောင်ပြုလုပ်ခြင်း။
အထက်တန်းများ သို့မဟုတ် ရုပ်ပိုင်းအရဝေးသောနေရာများသို့ ရောက်ရှိနိုင်သော မြင့်မားသောပန်ကာများ	အထက်တန်းအဆင့်များတစ်လျှောက် မြင့်မားသော fan-out ကွန်ရက်များကို ကိုယ်တိုင်ပွားရန်အတွက် ပိုက်လိုင်းတစ်ခုရှိ နောက်ဆုံးစာရင်းသွင်းမှုတွင် duplicate_hierarchy_depth တာဝန်ကို သတ်မှတ်ပါ။ နေရာချထားစဉ်အတွင်း မှတ်ပုံတင်များပွားရန် duplicate_register တာဝန်ကို သတ်မှတ်ပါ။
ပေါင်းစပ်ယုတ္တိဗေဒမှ DSP သို့မဟုတ် M20K မမ်မိုရီပိတ်ဆို့ခြင်းအတွက် ထိန်းချုပ်မှုအချက်ပြမှုများဖြင့် ဒီဇိုင်းပြုလုပ်သည်။	ထိန်းချုပ်အချက်ပြမှုကို မှတ်ပုံတင်တစ်ခုမှ DSP သို့မဟုတ် M20K မမ်မိုရီသို့ မောင်းနှင်ပါ။

အထက်တန်းအဆင့်များဖြတ်၍ ပုံတူပွားခြင်းကို မှတ်ပုံတင်ပါ။
မှတ်ပုံတင်ပွားခြင်းနှင့် ပန်ကာများဖန်တီးခြင်းကို လမ်းညွှန်ရန် ပိုက်လိုင်းတစ်ခုရှိ နောက်ဆုံးစာရင်းတစ်ခုတွင် duplicate_hierarchy_depth assignment ကို သတ်မှတ်နိုင်သည်။ အောက်ပါပုံများသည် အောက်ပါ duplicate_hierarchy_depth assignment ၏ အကျိုးသက်ရောက်မှုကို သရုပ်ဖော်သည်-

set_instance_assignment -name duplicate_hierarchy_depth -to \

ဘယ်မှာလဲ-

• register_name— မျိုးစုံသော အထက်တန်းများကို ပရိတ်သတ်များ ထုတ်ပေးသည့် ကွင်းဆက်တစ်ခုတွင် နောက်ဆုံး မှတ်ပုံတင်သည်။
• အဆင့်_နံပါတ်—ပွားရန် ကွင်းဆက်ရှိ မှတ်ပုံတင်အရေအတွက်။

ပုံ 9. Register မလုပ်မီ Duplication
အထက်တန်းအဆင့်များတစ်လျှောက် မှတ်ပုံတင်ခြင်းပွားခြင်းကို အကောင်အထည်ဖော်ရန် duplicate_hierarchy_depth တာဝန်ကို သတ်မှတ်ပြီး ကွင်းဆက်ရှိ နောက်ဆုံး မှတ်ပုံတင်ပြီးနောက်တွင် မှတ်ပုံတင်သည့်သစ်ပင်တစ်ခုကို ဖန်တီးပါ။ သင်သည် အောက်ပါ ex တွင် M မှကိုယ်စားပြုသော ထပ်တူအရေအတွက်နှင့် မှတ်ပုံတင်အမည်ကို သတ်မှတ်ပေးသည်။ampလဲ့ အနီရောင်မြှားများသည် ပွားနေသည့် မှတ်ပုံတင်မှုများ၏ ဖြစ်နိုင်ချေရှိသော တည်နေရာများကို ပြသသည်။

• set_instance_assignment –name DUPLICATE_HIERARCHY_DEPTH – regZ M သို့

Register Duplication = ၁
အောက်ဖော်ပြပါ တစ်ခုတည်းသော မှတ်ပုံတင်ခြင်းအဆင့် (M=1) ကို သတ်မှတ်ခြင်းသည် မှတ်ပုံတင်တစ်ခု (regZ) ကို ဒီဇိုင်းအဆင့်တစ်ဆင့်အောက်သို့ ပွားစေသည်-

• set_instance_assignment –name DUPLICATE_HIERARCHY_DEPTH – regZ 1 သို့

Register Duplication = ၁
မှတ်ပုံတင်ပွားခြင်း အဆင့်သုံးဆင့်ကို သတ်မှတ်ခြင်း (M=3) သည် မှတ်ပုံတင်သုံးခု (regZ၊ regY၊ regX) မှ အဆင့်သုံး၊ နှစ်၊ နှင့် အဆင့်တစ်ဆင့် အသီးသီး ဆင်းသွားသည်-

• set_instance_assignment –name DUPLICATE_HIERARCHY_DEPTH – regZ 3 သို့

မှတ်ပုံတင်များကို အထက်တန်းများထဲသို့ ပွားပြီး တွန်းချခြင်းဖြင့်၊ ဒီဇိုင်းသည် ဤလမ်းကြောင်းများပေါ်တွင် စွမ်းဆောင်ရည်ကို အရှိန်မြှင့်ပေးနေစဉ်တွင်၊ ဒီဇိုင်းသည် တူညီသော စက်ဝန်းအရေအတွက်ကို ထိန်းသိမ်းထားသည်။

နေရာချထားစဉ်အတွင်း မိတ္တူပွားခြင်းကို မှတ်ပုံတင်ပါ။
စာမျက်နှာ 12 တွင် ပုံ 11 သည် ချစ်ပ်၏ကျယ်ပြန့်သောနေရာသို့ မြင့်မားသော fan-out ပါသော မှတ်ပုံတင်ခြင်းကို ပြသထားသည်။ ဤစာရင်းကို အကြိမ် 50 ပွားခြင်းဖြင့်၊ နောက်ဆုံးတွင် နာရီစွမ်းဆောင်ရည်ကို ပိုမြန်စေသည့် မှတ်ပုံတင်နှင့် လိုရာခရီးများအကြား အကွာအဝေးကို လျှော့ချနိုင်သည်။ duplicate_register သတ်မှတ်ခြင်းသည် Compiler သည် fan-outs အစုအဝေးကို ကျွေးမွေးသော မှတ်ပုံတင်အသစ်များ၏ နေရာချထားမှုကို လမ်းညွှန်ရန် ရုပ်ပိုင်းဆိုင်ရာ နီးစပ်မှုကို အသုံးချနိုင်စေပါသည်။

ပုံ 12။ နေရာချထားစဉ်အတွင်း ပွားခြင်းကို မှတ်ပုံတင်ပါ။

မှတ်ချက် - ချစ်ပ်ကိုဖြတ်၍ အချက်ပြတစ်ခုထုတ်လွှင့်ရန်၊ အများအပြားကို အသုံးပြုပါ။tage ပိုက်လိုင်း။ ပိုက်လိုင်းရှိ မှတ်ပုံတင်တစ်ခုစီတွင် duplicate_register တာဝန်ကို အသုံးချပါ။ ဤနည်းပညာသည် ချစ်ပ်တစ်ခွင်၌ အချက်ပြမှုကို ထုတ်လွှင့်သည့် သစ်ပင်ဖွဲ့စည်းပုံကို ဖန်တီးပေးသည်။

Viewပွားခြင်းရလဒ်များ
ဒီဇိုင်းပေါင်းစပ်ပြီးနောက်၊ view ပေါင်းစပ်မှုအစီရင်ခံစာ၏ ပေါင်းစပ်အစီရင်ခံစာ၏ ပေါင်းစပ်မှုဖိုဒါရှိ အထက်တန်းပုံတူပွားမှုအကျဉ်းချုပ်အစီရင်ခံစာတွင် ပွားခြင်းရလဒ်များ။ အစီရင်ခံစာတွင် အောက်ပါအတိုင်း ဖော်ပြထားသည်-

• duplicate_hierarchy_depth assignment ပါရှိသော မှတ်ပုံတင်များတွင် အချက်အလက်။
• တာဝန်နှင့် နောက်ထပ်တိုးတက်မှုများအတွက် အစမှတ်အဖြစ် သင်အသုံးပြုနိုင်သည့် ကွင်းဆက်အရှည်အတွက် အကြောင်းပြချက်။
• အကောင်အထည်ဖော်ထားသော ထပ်တူများများ၏ ဖွဲ့စည်းပုံကို ပိုမိုကောင်းမွန်စွာ နားလည်ရန် သင်အသုံးပြုနိုင်သည့် ကွင်းဆက်ရှိ တစ်ဦးချင်း မှတ်ပုံတင်ခြင်းဆိုင်ရာ အချက်အလက်။

Fitter အစီရင်ခံစာတွင် duplicate_register ဆက်တင်ပါရှိသော မှတ်ပုံတင်များဆိုင်ရာ ကဏ္ဍတစ်ခုလည်း ပါဝင်သည်။

Compiler Optimization Techniques ကို အသုံးပြုပါ။

အလွန်မြင့်မားသောရာခိုင်နှုန်းကိုအသုံးပြုသောဒီဇိုင်းများtage ၏ FPGA စက်၏အရင်းအမြစ်များသည် အရင်းအမြစ်ပိတ်ခြင်းကို ဖြစ်စေနိုင်ပြီး fMAX နည်းပါးပြီး ပိုမိုရှုပ်ထွေးသောအချိန်ပိတ်ခြင်းကို ဖြစ်စေသည်။ Compiler ၏ Optimization Mode ဆက်တင်များသည် ပေါင်းစပ်မှုအတွင်း Compiler အားထုတ်မှုများ၏ အာရုံစိုက်မှုကို သတ်မှတ်ခွင့်ပြုသည်။ ဟောင်းအတွက်ampထို့ကြောင့်၊ သင်သည် အရင်းအမြစ်များ ပိတ်ဆို့မှုကို ဖြေရှင်းရာတွင် ဧရိယာအတွက် ပေါင်းစပ်မှုကို အကောင်းဆုံးဖြစ်အောင် လုပ်ဆောင်ခြင်း သို့မဟုတ် Routability ကို ဆောင်ရွက်ခြင်း။ Intel Quartus Prime Design Space Explorer II တွင် ဤတူညီသော Optimization Mode ဆက်တင်များကို ပေါင်းစပ်ခြင်းဖြင့် စမ်းသပ်နိုင်သည်။ ဤဆက်တင်များနှင့် အခြားလက်စွဲနည်းပညာများသည် အလွန်အကျွံအသုံးပြုထားသော ဒီဇိုင်းများတွင် ပိတ်ဆို့မှုများကို လျှော့ချရန် သင့်အား ကူညီပေးနိုင်ပါသည်။

အချိန်ပိတ် ပြဿနာ

• အလွန်မြင့်မားသော စက်ပစ္စည်းအရင်းအမြစ်အသုံးချမှုဖြင့် ဒီဇိုင်းများသည် အချိန်ပိတ်ခြင်းကို ရှုပ်ထွေးစေသည်။

Timing Closure ဖြေရှင်းချက်

• စာမျက်နှာ 13 တွင် Compiler Optimization Modes နှင့် Strategies ကို အသုံးပြုပါ—ဒီဇိုင်းပေါင်းစပ်မှုအတွက် အဓိက ပိုမိုကောင်းမွန်အောင်ပြုလုပ်ခြင်းမုဒ်ကို သတ်မှတ်ပါ။
• စာမျက်နှာ 16 ရှိ ဧရိယာနှင့် လမ်းထွက်နိုင်မှု ရွေးစရာများကို စမ်းသပ်ပါ—ပိတ်ဆို့မှုများကို လျှော့ချရန်နှင့် ဧရိယာနှင့် လည်ပတ်နိုင်မှု ပန်းတိုင်များ ပြည့်မီရန် ဆက်တင်များ စုစည်းမှုများကို ထပ်လောင်းအသုံးပြုပါ။
• စာမျက်နှာ 16 တွင် ဂဏန်းသင်္ချာ-အလေးပေးထားသော ဒီဇိုင်းများအတွက် Fractal Synthesis ကို သုံးသပ်ကြည့်ပါ—မြင့်မားသော၊ ဂဏန်းသင်္ချာ-အလေးပေးသော ဒီဇိုင်းများအတွက်၊ fractal ပေါင်းစပ်မှုသည် မြှောက်ကိန်းပုံမှန်ပြုလုပ်ခြင်း၊ သက်တမ်းတိုးခြင်းနှင့် စဉ်ဆက်မပြတ် ဂဏန်းသင်္ချာထုပ်ပိုးခြင်းများမှတစ်ဆင့် စက်ပစ္စည်းအရင်းအမြစ်အသုံးပြုမှုကို လျှော့ချပေးသည်။

ဆက်စပ်အချက်အလက်

• “အချိန်ကိုက်ပိတ်ခြင်းနှင့် ပိုမိုကောင်းမွန်အောင်ပြုလုပ်ခြင်း” အခန်း၊ Intel Quartus Prime Pro Edition အသုံးပြုသူလမ်းညွှန်- ဒီဇိုင်းကို ပိုမိုကောင်းမွန်အောင်ပြုလုပ်ခြင်း
• Intel Quartus Prime Pro Edition အသုံးပြုသူလမ်းညွှန်- ဒီဇိုင်းစုစည်းမှု

Compiler Optimization Modes နှင့် Strategies ကို အသုံးပြုပါ။

Compiler optimization modes နှင့် Design Space Explorer II (DSE II) compilation strategies များကို အသုံးပြုရန် အောက်ပါအချက်အလက်များကို အသုံးပြုပါ။

Compiler Optimization Mode Settings ဖြင့် စမ်းသပ်ပါ။
Compiler optimization မုဒ်ဆက်တင်များဖြင့် စမ်းသပ်ရန် ဤအဆင့်များကို လိုက်နာပါ-

1. Intel Quartus Prime ပရောဂျက်ကို ဖန်တီးပါ သို့မဟုတ် ဖွင့်ပါ။
2. Compiler ၏ အဆင့်မြင့် ပိုမိုကောင်းမွန်အောင်ပြုလုပ်ခြင်းဗျူဟာကို သတ်မှတ်ရန်၊ Assignments ➤ ဆက်တင်များ ➤ Compiler ဆက်တင်များကို နှိပ်ပါ။ စာမျက်နှာ 4 တွင်ဖော်ပြထားသည့်ဇယား 14 တွင်ဖော်ပြထားသည့်အတိုင်းအောက်ပါမုဒ်ဆက်တင်များထဲမှတစ်ခုခုကိုစမ်းသပ်ပါ။
3. ဒီဇိုင်းကို ဤဆက်တင်များဖြင့် စုစည်းရန်၊ Compilation Dashboard ရှိ Start Compilation ကိုနှိပ်ပါ။
4. View စုစည်းမှု ရလဒ်များ စုစည်းမှု အစီရင်ခံစာ။
5. Tools ➤ Timing Analyzer ကိုနှိပ်ပါ။ view စွမ်းဆောင်ရည်အပေါ် ပိုမိုကောင်းမွန်အောင်ပြုလုပ်ခြင်း ဆက်တင်များ၏ ရလဒ်များ။

Compiler Optimization မုဒ် ဆက်တင်များ

ပိုမိုကောင်းမွန်အောင် ပြုလုပ်ခြင်းမုဒ်များ (စုစည်းမှု ဆက်တင်များ စာမျက်နှာ)

ပိုမိုကောင်းမွန်အောင် မုဒ်	ဖော်ပြချက်
ဟန်ချက်ညီခြင်း (ပုံမှန်စီးဆင်းမှု)	အချိန်ကိုက်ကန့်သတ်ချက်များကို လေးစားသော မျှတသော အကောင်အထည်ဖော်မှုအတွက် စုစည်းမှုအား အကောင်းဆုံးဖြစ်အောင် ပြုလုပ်ပေးသည်။
မြင့်မားသောစွမ်းဆောင်ရည် အားထုတ်မှု	Compiler သည် နေရာချထားခြင်းနှင့် လမ်းကြောင်းသတ်မှတ်ခြင်းအတွင်း အချိန်ကိုက် ပိုမိုကောင်းမွန်အောင် အားထုတ်မှုကို တိုးမြှင့်ပေးပြီး အချိန်ကိုက်ခြင်းဆိုင်ရာ ရုပ်ပိုင်းဆိုင်ရာပေါင်းစပ်မှုကို ပိုမိုကောင်းမွန်အောင်ပြုလုပ်ခြင်း (မှတ်ပုံတင်ခြင်း ပိုမိုကောင်းမွန်အောင်ပြုလုပ်ခြင်းဆက်တင်များအလိုက်) ကို ဖွင့်ပေးသည်။ ထပ်လောင်း optimization တစ်ခုစီသည် စုစည်းမှုအချိန်ကို တိုးမြှင့်နိုင်သည်။
အမြင့်ဆုံးနေရာချထားမှုအားထုတ်မှုဖြင့် စွမ်းဆောင်ရည်မြင့်မားသည်။	တူညီသော Compiler optimizations ကိုဖွင့်ပါ။ မြင့်မားသောစွမ်းဆောင်ရည် အားထုတ်မှုနေရာချထားမှု ပိုကောင်းအောင် ကြိုးစားအားထုတ်မှုတို့ဖြင့်၊
သာလွန်စွမ်းဆောင်ရည်	တူညီသော Compiler optimizations ကိုဖွင့်ပါ။ မြင့်မားသောစွမ်းဆောင်ရည် အားထုတ်မှု၊ နှင့် ယုတ္တိဗေဒနယ်ပယ်သို့ အလားအလာတိုးမြင့်လာခြင်းဖြင့် ဒီဇိုင်းစွမ်းဆောင်ရည်ကို အမြင့်ဆုံးမြှင့်တင်ရန် ခွဲခြမ်းစိတ်ဖြာမှုနှင့် ပေါင်းစပ်မှုအတွင်း ပိုမိုကောင်းမွန်အောင်လုပ်ဆောင်မှုများကို ပေါင်းထည့်သည်။ ဒီဇိုင်းအသုံးပြုမှု အလွန်မြင့်မားနေပါက၊ ဤရွေးချယ်မှုသည် အံဝင်ခွင်ကျဖြစ်ရန် အခက်အခဲဖြစ်စေနိုင်ပြီး၊ အလုံးစုံ ပိုမိုကောင်းမွန်အောင်ပြုလုပ်ခြင်းအရည်အသွေးကိုလည်း ထိခိုက်စေနိုင်သည်။
အမြင့်ဆုံးနေရာချထားမှုအားထုတ်မှုဖြင့် သာလွန်ကောင်းမွန်သောစွမ်းဆောင်ရည်	တူညီသော Compiler optimizations ကိုဖွင့်ပါ။ သာလွန်စွမ်းဆောင်ရည်နေရာချထားမှု ပိုကောင်းအောင် ကြိုးစားအားထုတ်မှုတို့ဖြင့်၊
ပြင်းထန်သောနယ်မြေ	Compiler သည် ဒီဇိုင်းစွမ်းဆောင်ရည်ကို ကုန်ကျစရိတ်ဖြင့် ဒီဇိုင်းအကောင်အထည်ဖော်ရန် လိုအပ်သော စက်ပစ္စည်းဧရိယာကို လျှော့ချရန် ပြင်းထန်သော အားထုတ်မှုပြုလုပ်သည်။
High Placement Routability Effort	Compiler သည် ဒီဇိုင်းဧရိယာ၊ စွမ်းဆောင်ရည်နှင့် စုစည်းမှုအချိန်တို့၏ အလားအလာရှိသောကုန်ကျစရိတ်ဖြင့် ဒီဇိုင်းလမ်းကြောင်းကို လမ်းကြောင်းမှန်ပေါ်ရောက်စေရန် မြင့်မားသောအားထုတ်မှုပြုလုပ်သည်။ Compiler သည် လမ်းကြောင်းအသုံးပြုမှုကို လျှော့ချပေးသည့်နောက်ထပ် အချိန်ဖြုန်းသည်၊ ၎င်းသည် လည်ပတ်နိုင်မှုကို ပိုမိုကောင်းမွန်စေပြီး dynamic power ကိုလည်း သက်သာစေသည်။
မြင့်မားသော Packing Routability အားထုတ်မှု	Compiler သည် ဒီဇိုင်းဧရိယာ၊ စွမ်းဆောင်ရည်နှင့် စုစည်းမှုအချိန်တို့၏ အလားအလာရှိသောကုန်ကျစရိတ်ဖြင့် ဒီဇိုင်းလမ်းကြောင်းကို လမ်းကြောင်းမှန်ပေါ်ရောက်စေရန် မြင့်မားသောအားထုတ်မှုပြုလုပ်သည်။ Compiler သည် packing registers များကို အချိန်ပိုပေးပြီး၊ လည်ပတ်နိုင်မှုကို ပိုမိုကောင်းမွန်စေပြီး dynamic power ကိုလည်း သက်သာစေသည်။
Routability အတွက် Netlist ကို အကောင်းဆုံးလုပ်ပါ။	Compiler သည် စွမ်းဆောင်ရည်ကို တတ်နိုင်သမျှ အသုံးစရိတ်ဖြင့် လည်ပတ်နိုင်မှုကို တိုးမြှင့်ရန်အတွက် netlist ပြုပြင်မွမ်းမံမှုများကို လုပ်ဆောင်သည်။
ဆက်ရန်…

ပိုမိုကောင်းမွန်အောင် မုဒ်	ဖော်ပြချက်
စွမ်းအားမြင့် အားထုတ်မှု	Compiler သည် ပါဝါနိမ့်သည့်အတွက် ပေါင်းစပ်မှုကို အကောင်းဆုံးဖြစ်အောင် အားထုတ်သည်။ စွမ်းအားမြင့် အားထုတ်မှု Synthesis လည်ပတ်ချိန်ကို တိုးစေသည်။
ပြင်းထန်သော ပါဝါ	ပါဝါနိမ့်မှုအတွက် ပေါင်းစပ်မှုကို အကောင်းဆုံးဖြစ်အောင် ပြင်းပြင်းထန်ထန် အားထုတ်သည်။ Compiler သည် အမြင့်ဆုံး သတ်မှတ်ထားသော သို့မဟုတ် ခန့်မှန်းခြေ အဖွင့်နှုန်းများဖြင့် အချက်ပြများ၏ လမ်းကြောင်းအသုံးပြုမှုကို လျှော့ချပေးကာ အပို dynamic power ကို ချွေတာသော်လည်း စွမ်းဆောင်ရည်ကို ထိခိုက်စေနိုင်သည်။
Aggressive Compile Time	အားစိုက်ထုတ်မှု လျှော့နည်းပြီး စွမ်းဆောင်ရည် ပိုကောင်းအောင် လျှော့နည်းဖြင့် ဒီဇိုင်းကို အကောင်အထည်ဖော်ရန် လိုအပ်သော compile time ကို လျှော့ချသည်။ ဤရွေးချယ်မှုသည် အချို့သောအသေးစိတ်အစီရင်ခံခြင်းလုပ်ငန်းဆောင်တာများကိုလည်း ပိတ်ထားသည်။ မှတ်ချက် - ဖွင့်နေသည်။ Aggressive Compile Time Intel Quartus Prime ဆက်တင်များကို ဖွင့်ပေးသည်။ File အခြား .qsf ဆက်တင်များက လွှမ်းမိုး၍မရသော (.qsf) ဆက်တင်များ။

Space Explorer II Compilation Strategies ဒီဇိုင်း
DSE II သည် သင့်အား အရင်းအမြစ်၊ စွမ်းဆောင်ရည် သို့မဟုတ် ပါဝါပိုကောင်းအောင်ပြုလုပ်ခြင်းပန်းတိုင်များအတွက် အကောင်းဆုံးပရောဂျက်ဆက်တင်များကို ရှာဖွေနိုင်စေပါသည်။ DSE II သည် သင့်အား တိကျသောပန်းတိုင်တစ်ခုအောင်မြင်ရန် မတူညီသောကြိုတင်သတ်မှတ်မှုပေါင်းစပ်မှုများနှင့် ကန့်သတ်ချက်များကိုအသုံးပြုကာ ဒီဇိုင်းတစ်ခုအား အဖန်ဖန်စုစည်းနိုင်စေပါသည်။ ထို့နောက် DSE II သည် သင့်ရည်မှန်းချက်များပြည့်မီရန် အကောင်းဆုံးဆက်တင်များပေါင်းစပ်မှုကို အစီရင်ခံသည်။ DSE II သည်လည်း advan ကိုယူနိုင်သည်။tage သည် ကွန်ပြူတာများစွာတွင် မျိုးစေ့များကို စုစည်းနိုင်သော အပြိုင်စွမ်းရည်များ။ DSE II Compilation Strategy ဆက်တင်များသည် စာမျက်နှာ 4 ရှိ ဇယား 14 ရှိ ပိုမိုကောင်းမွန်အောင်ပြုလုပ်ခြင်းမုဒ် ဆက်တင်များကို သံယောင်လိုက်ခြင်း

ဒီဇိုင်း Space Explorer II

DSE II အတွက် Compilation Strategy ကို သတ်မှတ်ရန် ဤအဆင့်များကို လိုက်နာပါ။

1. DSE II (နှင့် Intel Quartus Prime ဆော့ဖ်ဝဲကိုပိတ်ရန်) Tools ➤ Launch Design Space Explorer II ကိုနှိပ်ပါ။ Intel Quartus Prime ဆော့ဖ်ဝဲ ပိတ်ပြီးနောက် DSE II ပွင့်သည်။
2. DSE II ကိရိယာဘားပေါ်တွင်၊ စူးစမ်းလေ့လာရေးအိုင်ကွန်ကို နှိပ်ပါ။
3. စူးစမ်းလေ့လာရေးအမှတ်များကို ချဲ့ထွင်ပါ။
4. ဒီဇိုင်းရှာဖွေရေး ကိုရွေးချယ်ပါ။ ထိုဗျူဟာများကို ပစ်မှတ်ထား၍ ဒီဇိုင်းရှာဖွေမှုများ လုပ်ဆောင်ရန် စုစည်းမှုဗျူဟာများကို ဖွင့်ပါ။

မြင့်မားသောအသုံးပြုမှုအတွက် ပိတ်ဆို့မှုများကို လျှော့ချပါ။

စက်ပစ္စည်းအရင်းအမြစ်များ၏ 80% ကျော်ကို အသုံးပြုသည့် ဒီဇိုင်းများသည် ပုံမှန်အားဖြင့် အချိန်ကိုက်ပိတ်ခြင်းအတွက် အခက်ခဲဆုံးဖြစ်သည်။ ယာဉ်ကြောပိတ်ဆို့မှုကို ပိုမိုလျှော့ချရန်နှင့် အချိန်ပိတ်ချိန်ကို ရိုးရှင်းစေရန်အတွက် အောက်ပါလက်စွဲစာအုပ်နှင့် အလိုအလျောက်နည်းလမ်းများကို သင်အသုံးပြုနိုင်ပါသည်။

• စာမျက်နှာ 16 တွင် ဧရိယာနှင့် Routability ရွေးစရာများကို စမ်းသပ်ပါ။
• စာမျက်နှာ 16 တွင် ဂဏန်းသင်္ချာ-အလေးပေးထားသော ဒီဇိုင်းများအတွက် Fractal Synthesis ကို သုံးသပ်ကြည့်ပါ။

ဧရိယာနှင့် Routability ရွေးစရာများကို စမ်းသပ်ပါ။

စက်ပစ္စည်းအသုံးပြုမှုသည် လမ်းကြောင်းပိတ်ဆို့ခြင်းကို ဖြစ်စေသောအခါ၊ သင့်ဒီဇိုင်းအတွက် အရင်းအမြစ်အသုံးပြုမှုနှင့် ပိတ်ဆို့မှုများကို လျှော့ချရန် Area နှင့် Routability optimization ဆက်တင်များကို သင်စမ်းသပ်နိုင်သည်။ Assignments ➤ ဆက်တင်များ ➤ Compiler ဆက်တင်များ ➤ Optimization Mode ကို နှိပ်ပါ ဤဆက်တင်များကို ဝင်ရောက်ကြည့်ရှုရန်-

ဧရိယာနှင့် Routability ရွေးစရာများ

Arithmetic-Intensive Designs အတွက် Fractal Synthesis ကို စဉ်းစားပါ။

မြင့်မားသော၊ ဂဏန်းသင်္ချာ-အလေးပေးသော ဒီဇိုင်းများအတွက်၊ စက်ပစ္စည်းအရင်းအမြစ်များကို အသုံးပြုမှု တိုးတက်ကောင်းမွန်လာစေရန် အလိုအလျောက် အပိုင်းအစများပေါင်းစပ်မှုကို ပိုမိုကောင်းမွန်အောင် လုပ်ဆောင်နိုင်မည်ဖြစ်သည်။ Fractal synthesis optimizations တွင် မြှောက်ကိန်းပုံမှန်ပြုလုပ်ခြင်းနှင့် retimeing အပြင် စဉ်ဆက်မပြတ် ဂဏန်းသင်္ချာထုပ်ပိုးခြင်း ပါဝင်သည်။ ပိုမိုကောင်းမွန်အောင်ပြုလုပ်ခြင်းများသည် တိကျမှုနည်းသောဂဏန်းသင်္ချာလုပ်ငန်းဆောင်တာများ (ထပ်တိုးခြင်းနှင့် မြှောက်ခြင်းကဲ့သို့) အများအပြားဖြင့် ဒီဇိုင်းများကို ပစ်မှတ်ထားသည်။ သင်သည် Fractal Synthesis ကို တစ်ကမ္ဘာလုံးတွင် သို့မဟုတ် သီးခြားမြှောက်ကိန်းများအတွက်သာ ဖွင့်နိုင်သည်။ စံပြအခြေအနေများအောက်တွင်၊ fractal synthesis optimization သည် ဧရိယာ 20-45% လျှော့ချခြင်းကို ရရှိနိုင်သည်။

Multiplier ကြီးကြီးကျယ်ကျယ် နှင့် Retimeing
အမြောက်အများ ပုံမှန်ပြုလုပ်ခြင်းနှင့် ပြန်လည်ချိန်ညှိခြင်းသည် အလွန်ကောင်းမွန်သော ပျော့ပျောင်းသော မြှောက်ကိန်း အကောင်အထည်ဖော်မှုများ၏ အနုအရင့်ကို လုပ်ဆောင်သည်။ Compiler သည် ပိုက်လိုင်းနှစ်ခု သို့မဟုတ် ထို့ထက်ပိုသော ပိုက်လိုင်းများအတွက် နောက်ပြန်ဆုတ်ခြင်းကို သက်ရောက်နိုင်သည်။tagလိုအပ်ပါက es။ Fractal Synthesis ကို သင်ဖွင့်သောအခါ၊ Compiler သည် အမြှောက်ကိန်းများကို ပုံမှန်ပြုလုပ်ခြင်းနှင့် လက်မှတ်မထိုးထားသော ကိန်းဂဏန်းများကို ဆိုင်းငံ့ထားခြင်းကို အသုံးချသည်။

ပုံ 16။ မြှောက်စားခြင်း Retiming

မှတ်ချက်

• Multiplier ပုံမှန်ပြုလုပ်ခြင်းသည် ယုတ္တိဗေဒအရင်းအမြစ်များကိုသာ အသုံးပြုပြီး DSP ဘလောက်များကို အသုံးမပြုပါ။
• FRACTAL_SYNTHESIS QSF တာဝန်ကို သတ်မှတ်သည့် မော်ဂျူးများတွင် အကြိမ်ရေ ပုံမှန်ပြုလုပ်ခြင်းနှင့် ပြန်လည်ချိန်ညှိခြင်းတို့ကို လက်မှတ်မထိုးထားသော နှင့် လက်မှတ်မထိုးထားသော မြှောက်ကိန်းနှစ်ခုစလုံးတွင် သက်ရောက်သည်။

စဉ်ဆက်မပြတ် ဂဏန်းသင်္ချာ ထုပ်ပိုးခြင်း။
စဉ်ဆက်မပြတ် ဂဏန်းသင်္ချာထုပ်ပိုးမှုသည် Intel FPGA LABs များအတွင်း အံဝင်ခွင်ကျဖြစ်စေရန်အတွက် ဂဏန်းသင်္ချာတံခါးများကို လော့ဂျစ်ဘလောက်များအဖြစ် ပြန်လည်ပေါင်းစပ်ပေးပါသည်။ ဤပိုမိုကောင်းမွန်အောင်ပြုလုပ်ခြင်းသည် ဂဏန်းသင်္ချာလုပ်ကွက်များအတွက် LAB အရင်းအမြစ်များကို 100% အထိ အသုံးပြုခွင့်ပေးသည်။ Fractal Synthesis ကို သင်ဖွင့်သောအခါ၊ Compiler သည် ဤ optimization ကို သယ်ဆောင်ထားသော ကွင်းဆက်များ နှင့် two-input logic gates အားလုံးကို အသုံးပြုပါသည်။ ဤပိုမိုကောင်းမွန်အောင်ပြုလုပ်ခြင်းသည် ပေါင်းထည့်သောသစ်ပင်များ၊ မြှောက်ကိန်းများနှင့် အခြားဂဏန်းသင်္ချာဆိုင်ရာ ယုတ္တိဗေဒတစ်ခုခုကို ထုပ်ပိုးနိုင်သည်။

စဉ်ဆက်မပြတ် ဂဏန်းသင်္ချာ ထုပ်ပိုးခြင်း။

မှတ်ချက်

စဉ်ဆက်မပြတ် ဂဏန်းသင်္ချာထုပ်ပိုးမှုသည် မြှောက်ကိန်းပုံမှန်ပြုလုပ်ခြင်းမှ သီးခြားလုပ်ဆောင်သည်ကို သတိပြုပါ။ ထို့ကြောင့်၊ အကယ်၍ သင်သည် ပုံမှန်မသတ်မှတ်ထားသော မြှောက်ကိန်းကို အသုံးပြုနေပါက (သင်၏ကိုယ်ပိုင် အမြှောက်ကိန်းများကို ရေးသားခြင်းကဲ့သို့) ဆိုလျှင် စဉ်ဆက်မပြတ် ဂဏန်းသင်္ချာထုပ်ပိုးမှု ဆက်လက်လုပ်ဆောင်နိုင်သေးသည်။ Fractal Synthesis Optimization သည် DSP အရင်းအမြစ်အားလုံးထက် ကျော်လွန်သော အခြားအဆင့်မြင့်သော၊ ဂဏန်းသင်္ချာဆိုင်ရာ လုပ်ဆောင်ချက်များဖြင့် နက်ရှိုင်းသော သင်ယူမှု အရှိန်မြှင့်စက်များဖြင့် ဒီဇိုင်းများအတွက် အသင့်တော်ဆုံးဖြစ်သည်။ Fractal Synthesis ပရောဂျက်တစ်ခုလုံးကို ဖွင့်ထားခြင်းဖြင့် fractal optimizations အတွက် မသင့်လျော်သော module များပေါ်တွင် မလိုအပ်သော ဖောင်းကားမှုကို ဖြစ်စေသည်။

Fractal Synthesis ကို ဖွင့်ခြင်း သို့မဟုတ် ပိတ်ခြင်း

Intel Stratix® 10 နှင့် Intel Agilex™ စက်ပစ္စည်းများအတွက်၊ fractal synthesis optimization သည် သေးငယ်သော အမြှောက်များအတွက် အလိုအလျောက် လုပ်ဆောင်သည် (အော်ပရေတာများ၏ ဘစ်အကျယ် 7 သို့မဟုတ် ဤထက်နည်းသော Verilog HDL သို့မဟုတ် VHDL တွင် မည်သည့် A*B ဖော်ပြချက်မဆို)။ အောက်ပါနည်းလမ်းများထဲမှ တစ်ခုခုကို အသုံးပြု၍ ဤစက်ပစ္စည်းများအတွက် အသေးစားမြှောက်ကိန်းများအတွက် အလိုအလျောက် fractal ပေါင်းစပ်မှုကိုလည်း ပိတ်နိုင်သည်။

• RTL တွင် “Multstyle Verilog HDL Synthesis Attribute” တွင် ဖော်ပြထားသည့်အတိုင်း DSP မျိုးစုံကို သတ်မှတ်ပါ။ ဟောင်းအတွက်ample: (* multistyle = “dsp” *) module foo(…); module foo(..) /* ပေါင်းစပ်မှု multstyle = “dsp” */;
• .qsf fileအောက်ပါအတိုင်း assignment အဖြစ် ထည့်ပါ- set_instance_assignment -name DSP_BLOCK_BLANCING_IMPLEMENTATION \DSP_BLOCKS -to r

ထို့အပြင်၊ Intel Stratix 10၊ Intel Agilex၊ Intel Arria® 10 နှင့် Intel Cyclone® 10 GX စက်ပစ္စည်းများအတွက်၊ သင်သည် Fractal Synthesis GUI ရွေးချယ်မှု သို့မဟုတ် သက်ဆိုင်ရာ FRACTAL_SYNTHESIS .qsf assignment ဖြင့် တစ်ကမ္ဘာလုံးအတိုင်းအတာဖြင့် လုပ်ဆောင်နိုင်သည်-

• RTL တွင် အောက်ပါအတိုင်း altera_attribute ကိုသုံးပါ- (* altera_attribute = “-name FRACTAL_SYNTHESIS ON” *)
• .qsf fileအောက်ပါအတိုင်း assignment အဖြစ် ထည့်ပါ- set_global_assignment -name FRACTAL_SYNTHESIS ON -entity

အသုံးပြုသူ အင်တာဖေ့စ်တွင်၊ ဤအဆင့်များကို လိုက်နာပါ-

1. Assignments ➤ Assignment Editor ကိုနှိပ်ပါ။
2. Assignment Name အတွက် Fractal Synthesis၊ Value အတွက် On၊ Entity အတွက် ဂဏန်းသင်္ချာ အထူးပြုသော entity အမည် နှင့် To ကော်လံရှိ instance အမည်ကို ရွေးချယ်ပါ။ အဖွဲ့အစည်း၏ သာဓကများအားလုံးကို သတ်မှတ်ရန် အတွက် သင်္ကေတ (*) ကို သင် ထည့်သွင်းနိုင်သည်။

ပုံ 18။ Assignment Editor ရှိ Fractal Synthesis Assignment

ဆက်စပ်အချက်အလက်

• Multistyle Verilog HDL Synthesis ရည်ညွှန်းချက်
  • Intel Quartus Prime Help တွင်။

ကျေနပ်ဖွယ်ရလဒ်များကို ထိန်းသိမ်းပါ။

နာရီများ၊ RAM နှင့် DSP များနှင့်သက်ဆိုင်သော ကြီးမားသောပိတ်ဆို့နေရာချထားမှုကို လော့ခ်ချရန်အတွက် ကျေနပ်လောက်သောစုစည်းမှုရလဒ်များကို နောက်ကြောင်းပြန်အမှတ်အသားပြုခြင်းဖြင့် အချိန်ပိတ်ခြင်းကို ရိုးရှင်းစေနိုင်သည်။ အလားတူ၊ ဒီဇိုင်းဘလောက်ကို ပြန်လည်အသုံးပြုသည့်နည်းစနစ်သည် တိကျသော FPGA အစွန်အဖျား သို့မဟုတ် ပင်မယုတ္တိဗေဒဒီဇိုင်းဘလောက်များ (အထက်အောက်ဒီဇိုင်းဥပမာတစ်ခုပါ၀င်သည်) အတွက် ကျေနပ်ဖွယ်စုစည်းမှုရလဒ်များကို ထိန်းသိမ်းထားနိုင်စေပြီး ယင်းဘလောက်များကို နောက်ဆက်တွဲစုစည်းမှုများတွင် ပြန်သုံးနိုင်သည်။ ဒီဇိုင်းဘလောက်ပြန်သုံးခြင်းတွင်၊ သင်သည် အထက်အောက် စံနမူနာကို ဒီဇိုင်းအပိုင်းတစ်ခုအဖြစ် သတ်မှတ်ပေးပြီး အောင်မြင်စွာစုစည်းပြီးနောက် အပိုင်းကို ထိန်းသိမ်းပြီး ထုတ်ယူပါ။ ကျေနပ်လောက်သောရလဒ်များကို ထိန်းသိမ်းကာ ပြန်လည်အသုံးပြုခြင်းဖြင့် သင်သည် အပိတ်အချိန်မဟုတ်သော ဒီဇိုင်း၏အစိတ်အပိုင်းများပေါ်တွင်သာ Compiler ၏ ကြိုးစားအားထုတ်မှုနှင့် အချိန်ကို အာရုံစိုက်နိုင်စေပါသည်။

အချိန်ပိတ် ပြဿနာ

• သော့ခတ်မထားပါက၊ Compiler သည် ဒီဇိုင်းဘလောက်များ၊ နာရီများ၊ RAM များနှင့် DSP များကို စုစည်းမှုမှ အမျိုးမျိုးသောအချက်များပေါ် မူတည်၍ စုစည်းမှုအထိ ကွဲပြားစွာအကောင်အထည်ဖော်နိုင်သည်။

Timing Closure ဖြေရှင်းချက်

• စာမျက်နှာ 20 ရှိ Lock Down နာရီများ၊ RAM နှင့် DSP များ—နာရီများ၊ RAM များနှင့် DSP များနှင့်သက်ဆိုင်သည့် ကြီးမားသောလုပ်ကွက်များ၏ နေရာချထားမှုကို လော့ခ်ချရန်အတွက် ကျေနပ်ဖွယ်စုစည်းမှုရလဒ်များကို ပြန်လည်မှတ်ယူပါ။
• စာမျက်နှာ 21 ရှိ ဒီဇိုင်းပိုင်းခြားခြင်းရလဒ်များကို သိမ်းဆည်းထားပါ—အချိန်နှင့်ကိုက်ညီသော ဘလောက်များအတွက် အကန့်များကို ထိန်းသိမ်းထားပြီး အခြားဒီဇိုင်းဘလောက်များကို အကောင်းဆုံးဖြစ်အောင် အာရုံစိုက်ပါ။

ဆက်စပ်အချက်အလက်

• Back-Annotate Assignments Dialog Box အကူအညီ
• AN-899- အမြန်ထိန်းသိမ်းခြင်းဖြင့် စုစည်းအချိန်ကို လျှော့ချခြင်း။
• Intel Quartus Prime Pro Edition အသုံးပြုသူလမ်းညွှန်- Block-Based Design

Lock Down နာရီများ၊ RAM နှင့် DSP များ

နာရီများ၊ RAM နှင့် DSP များနှင့်ဆက်စပ်သော ကြီးမားသောလုပ်ကွက်များနေရာချထားမှုကို လော့ခ်ချရန်အတွက် ကျေနပ်လောက်သောစုစည်းမှုရလဒ်များကို နောက်ကြောင်းပြန်အမှတ်အသားပြုခြင်းဖြင့် အချိန်ပိတ်ခြင်းကို ရိုးရှင်းစေနိုင်သည်။ ကြီးမားသော ပိတ်ဆို့နေရာချထားမှုကို လော့ခ်ချခြင်းသည် ဆူညံသံနည်းသော fMAX ကို ပိုမိုထုတ်လုပ်နိုင်သည်။ RAM နှင့် DSP များကဲ့သို့ ကြီးမားသော ဘလောက်များကို လော့ခ်ချခြင်းသည် ပုံမှန် LAB များထက် ပိုမိုလေးလံသော ဆက်သွယ်မှုရှိပြီး နေရာချထားစဉ်အတွင်း လှုပ်ရှားမှုကို ရှုပ်ထွေးစေသောကြောင့် ထိရောက်မှုရှိသည်။ မျိုးစေ့သည် သင့်လျော်သော RAM နှင့် DSP နေရာချထားမှုမှ ရလဒ်ကောင်းများ ထုတ်ပေးသောအခါ၊ ထိုနေရာအား နောက်ကျော-မှတ်ချက်ဖြင့် ဖမ်းယူနိုင်သည်။ နောက်ဆက်တွဲ compile များသည် ကောင်းမွန်သောမျိုးစေ့မှ အရည်အသွေးမြင့် RAM နှင့် DSP နေရာချထားခြင်းမှ အကျိုးများရရှိနိုင်ပါသည်။ ဤနည်းပညာသည် အလွန်နည်းသော RAM သို့မဟုတ် DSP များပါရှိသော ဒီဇိုင်းများကို သိသိသာသာ အကျိုးမပြုပါ။ Assignments ➤ Back-Annotate Assignments ကို နှိပ်ပါ စက်ပစ္စည်း ရင်းမြစ်တာဝန်များကို နောက်ဆုံးစုစည်းမှုမှ .qsf သို့ ကူးယူရန် နောက်တစ်ကြိမ်စုစည်းမှုတွင် အသုံးပြုရန်။ Back-မှတ်ချက်အမျိုးအစားစာရင်းရှိ နောက်ကြောင်းပြန်မှတ်ချက်အမျိုးအစားကို ရွေးပါ။

Back-Annotate Assignments Dialog Box

တနည်းအားဖြင့် သင်သည် အောက်ပါ quartus_cdb လုပ်ဆောင်ချက်ဖြင့် back-annotation ကို run နိုင်သည်။ quartus_cdb –back_annotate [–dsp] [–ram] [–clock]

မှတ်ချက်

• လုပ်ဆောင်ချက်သည် Back-Annotate Assignments ဒိုင်ယာလော့ခ်ဘောက်စ်ကို မပံ့ပိုးရသေးသည့် နောက်ထပ် [–dsp]၊ [–ram] နှင့် [–clock] ကိန်းရှင်များကို ပံ့ပိုးပေးသည်။

ဒီဇိုင်းပိုင်းခွဲရလဒ်များကို ထိန်းသိမ်းပါ။

မှတ်ချက်

• ဒီဇိုင်းကို ပိုင်းခြားသတ်မှတ်ပြီးနောက်၊ အချိန်ကိုက်ကိုက်ညီသော ဘလောက်များအတွက် အပိုင်းလိုက်များကို သင်ထိန်းသိမ်းနိုင်ပြီး အခြားဒီဇိုင်းဘလောက်များတွင် အကောင်းဆုံးဖြစ်အောင် အာရုံစိုက်နိုင်သည်။ ထို့အပြင်၊ Fast Preserve option သည် ထိန်းသိမ်းထားသော partition ၏ logic ကို compilation လုပ်နေစဉ်အတွင်း interface logic ကိုသာ ရိုးရှင်းစေပြီး partition အတွက် compilation time ကို လျှော့ချပေးသည်။ Fast Preserve သည် root partition ပြန်လည်အသုံးပြုခြင်းနှင့် တစ်စိတ်တစ်ပိုင်းပြန်လည်ပြင်ဆင်ခြင်းဒီဇိုင်းများကိုသာ ပံ့ပိုးပေးပါသည်။ အချိန်ကိုက်ပိတ်ခြင်းအတွက် စိန်ခေါ်မှုရှိသော မော်ဂျူးခွဲများပါရှိသော ဒီဇိုင်းများအတွက်၊ သင်သည် သီးသန့် optimization နှင့် module ၏ partition ကို စုစည်းခြင်းကို လုပ်ဆောင်နိုင်ပြီး နောက်ဆက်တွဲစုစည်းမှုများတွင် အကောင်အထည်ဖော်မှုကို ထိန်းသိမ်းထားရန် အချိန်ကိုက်ပိတ်ထားသော module ကို ထုတ်ယူနိုင်သည်။

ဒီဇိုင်းပိုင်းခွဲရလဒ်များကို ထိန်းသိမ်းခြင်း။

Block-based ဒီဇိုင်းသည် ဒီဇိုင်းပိုင်းခြားခြင်းကို လိုအပ်သည်။ ဒီဇိုင်းပိုင်းခြားသတ်မှတ်ခြင်းသည် သင့်အား သင့်ဒီဇိုင်းတွင် လော့ဂျစ်ဘလောက်တစ်ခုစီကို ထိန်းသိမ်းထားနိုင်သော်လည်း အခန်းကန့်ဖြတ်ကျော်ခြင်းနှင့် floorplan သက်ရောက်မှုများကြောင့် ဖြစ်နိုင်ချေရှိသော စွမ်းဆောင်ရည်ဆုံးရှုံးမှုများကိုလည်း မိတ်ဆက်ပေးနိုင်ပါသည်။ Block-based ဒီဇိုင်းနည်းပညာများကို အသုံးပြုသောအခါ ဤအချက်များကို ဟန်ချက်ညီရန် လိုအပ်သည်။ အောက်ပါအဆင့်မြင့်အဆင့်များသည် root partition ပြန်လည်အသုံးပြုခြင်းဒီဇိုင်းများအတွက် partition preservation flow ကိုဖော်ပြသည်-

1. စီမံဆောင်ရွက်ခြင်း ➤ စတင်ရန် ➤ ခွဲခြမ်းစိတ်ဖြာခြင်းနှင့် သရုပ်ဖော်ခြင်း စတင်ခြင်း ကို နှိပ်ပါ။
2. Project Navigator တွင်၊ စာမျက်နှာ 23 တွင် ဖော်ပြထားသည့် ဒီဇိုင်းအပိုင်းဆက်တင်များအတိုင်း အပိုင်းတစ်ခုကို ညာဖက်ကလစ်နှိပ်ပါ၊ ဒီဇိုင်းအပိုင်းကို ညွှန်ပြပြီး အခန်းကန့်အမျိုးအစားကို ရွေးချယ်ပါ။

ဒီဇိုင်းအပိုင်းများကိုဖန်တီးပါ။

1. Partition အတွက် Logic Lock floorplanning ကန့်သတ်ချက်များကို သတ်မှတ်ပါ။ Design Partitions Window တွင်၊ partition ကို right-click နှိပ်ပြီး Logic Lock Region ➤ Create New Logic Lock Region ကိုနှိပ်ပါ။ အခန်းကန့်ရှိ လော့ဂျစ်အားလုံးကို ထည့်သွင်းရန် ဒေသသည် ကြီးမားကြောင်း သေချာပါစေ။
2. စုစည်းပြီးနောက် partition ရလဒ်များကို ထုတ်ယူရန်၊ Design Partitions Window တွင်၊ Partition .qdb ကို Post Final Export အဖြစ် သတ်မှတ်ပါ File.

Post Final Export File

1. ဒီဇိုင်းကို စုစည်းပြီး အခန်းကန့်ကို ထုတ်ယူရန်၊ Compilation Dashboard ရှိ Compile Design ကို နှိပ်ပါ။
2. Intel Quartus Prime ဆော့ဖ်ဝဲလ်တွင် ထိပ်တန်းပရောဂျက်ကို ဖွင့်ပါ။
3. Assignments ➤ ဆက်တင်များ ➤ Compiler ဆက်တင်များ ➤ Incremental Compile ကို နှိပ်ပါ။ Fast Preserve ရွေးချယ်မှုကို ဖွင့်ပါ။

အမြန်ထိန်းသိမ်းရွေးချယ်မှု

1. OK ကိုနှိပ်ပါ။
2. Design Partitions Window တွင်၊ ထုတ်ယူထားသော .qdb ကို Partition Database အဖြစ် သတ်မှတ်ပါ။ File မေးခွန်းရှိ partition အတွက်။ ဤ .qdb သည် ယခု ပရောဂျက်ရှိ ဤအခန်းကန့်အတွက် အရင်းအမြစ်ဖြစ်သည်။ Fast Preserve option ကို သင်ဖွင့်သောအခါ၊ Compiler သည် တင်သွင်းထားသော partition ၏ logic ကို interface logic သာဖြစ်ပြီး partition လိုအပ်သော compilation time ကို လျှော့ချပေးသည်။

Design Partition ဆက်တင်များ

Design Partition ဆက်တင်များ

ရွေးချယ်မှု	ဖော်ပြချက်
Partition Name	အခန်းကန့်အမည်ကို သတ်မှတ်ပေးသည်။ အခန်းကန့်အမည်တစ်ခုစီသည် သီးသန့်ဖြစ်ပြီး အက္ခရာဂဏန်းစာလုံးများသာ ပါဝင်ရပါမည်။ Intel Quartus Prime ဆော့ဖ်ဝဲသည် ပရောဂျက်ပြန်လည်ပြင်ဆင်မှုတစ်ခုစီအတွက် ထိပ်တန်းအဆင့် (|) “root_partition” ကို အလိုအလျောက် ဖန်တီးပေးပါသည်။
အထက်အောက်လမ်းကြောင်း	အခန်းကန့်သို့ သင်သတ်မှတ်ပေးသော အကြောင်းအရာ၏ အထက်အောက် လမ်းကြောင်းကို သတ်မှတ်သည်။ ဤတန်ဖိုးကို သင်သတ်မှတ်ပါ။ Partition အသစ်ဖန်တီးပါ။ ဒိုင်ယာလော့ဂ်ဘောက်စ် root partition အထက်အောက် လမ်းကြောင်းသည် |
ရိုက်ပါ။	Compiler က မည်သို့လုပ်ဆောင်ပြီး partition ကိုအကောင်အထည်ဖော်သည်ကိုထိန်းချုပ်သည့်အောက်ပါအပိုင်းအမျိုးအစားများထဲမှတစ်ခုကိုသတ်မှတ်ရန်နှစ်ချက်နှိပ်ပါ။
ဆက်ရန်…

ရွေးချယ်မှု	ဖော်ပြချက်
	•    ပုံသေ- standard partition ကိုဖော်ထုတ်ပါ။ Compiler သည် ဆက်စပ်ဒီဇိုင်းအရင်းအမြစ်ကို အသုံးပြု၍ partition ကို လုပ်ဆောင်သည်။ files. •    ပြန်လည်ပြင်ဆင်နိုင်သည်။- တစ်စိတ်တစ်ပိုင်း ပြန်လည်ဖွဲ့စည်းမှုအစီအစဥ်တွင် ပြန်လည်ပြင်ဆင်နိုင်သော အပိုင်းတစ်ခုကို ခွဲခြားသတ်မှတ်ပါ။ သတ်မှတ်ပေးပါ။ ပြန်လည်ပြင်ဆင်နိုင်သည်။ PR စီးဆင်းမှုတွင် အခန်းကန့်၏ ပြန်လည်ပြင်ဆင်မှုကို ခွင့်ပြုနေစဉ် ပေါင်းစပ်ရလဒ်များကို ထိန်းသိမ်းရန် အမျိုးအစား။ •    သီးသန့် Core- စက်ပစ္စည်းအစွန်အဖျားကို ပြန်လည်အသုံးပြုသည့် စားသုံးသူက ပင်မဖွံ့ဖြိုးတိုးတက်မှုအတွက် သီးသန့်ထားရှိသော ဘလောက်အခြေခံဒီဇိုင်းစီးဆင်းမှုတွင် အပိုင်းတစ်ခုကို ခွဲခြားသတ်မှတ်သည်။
ထိန်းသိမ်းမှုအဆင့်	အခန်းကန့်အတွက် အောက်ပါထိန်းသိမ်းမှုအဆင့်များထဲမှ တစ်ခုကို သတ်မှတ်သည်- •    မသတ်မှတ်ပါ။- ထိန်းသိမ်းမှုအဆင့်ကို မသတ်မှတ်ပါ။ partition သည် source မှ compile လုပ်သည်။ files. •    ပေါင်းစပ်ထားသည်။- partition သည် synthesized snapshot ကို အသုံးပြု၍ compile လုပ်သည်။ •    နောက်ဆုံး- partition သည် နောက်ဆုံး snapshot ကို အသုံးပြု၍ compile လုပ်သည်။ အတူ ထိန်းသိမ်းမှုအဆင့် of ပေါင်းစပ်ထားသည်။ or နောက်ဆုံး၊ အရင်းအမြစ်ကုဒ်သို့ ပြောင်းလဲမှုများသည် ပေါင်းစပ်မှုတွင် မပေါ်ပါ။
ဗလာ	Compiler မှ ကျော်သွားသော အလွတ်အပိုင်းတစ်ခုကို သတ်မှတ်သည်။ ဤဆက်တင်သည် ၎င်းနှင့် ကိုက်ညီမှုမရှိပါ။ သီးသန့် Core နှင့် Partition Database File တူညီသော partition အတွက် ဆက်တင်များ။ ဟိ ထိန်းသိမ်းမှုအဆင့် ဖြစ်ရမည် မသတ်မှတ်ပါ။. အချည်းနှီးသော အပိုင်းတစ်ခုတွင် ကလေးအပိုင်းခွဲများ မပါရှိနိုင်ပါ။
Partition Database File	Partition Database ကို သတ်မှတ်သည်။ File Partition ၏စုစည်းမှုအတွင်း Compiler အသုံးပြုသော (.qdb)။ သင်သည် s အတွက် .qdb ကို တင်ပို့သည်။tagသင်ပြန်လည်အသုံးပြုလိုသော စုစည်းမှု e (ပေါင်းစပ်ထားသော သို့မဟုတ် အပြီးသတ်)။ .qdb ကို အခြားအကြောင်းအရာတွင် ထိုရလဒ်များကို ပြန်သုံးရန် အပိုင်းတစ်ခုသို့ သတ်မှတ်ပါ။
Entity Re-binding	• PR Flow—အကောင်အထည်ဖော်မှုပြန်လည်ပြင်ဆင်မှုတစ်ခုစီတွင် မူရင်းပုဂ္ဂိုလ်ကို အစားထိုးသည့်အဖွဲ့အစည်းကို သတ်မှတ်ပေးသည်။ • Root Partition Reuse Flow —စားသုံးသူပရောဂျက်ရှိ သိမ်းဆည်းထားသော core logic ကို အစားထိုးသည့် entity ကို သတ်မှတ်သည်။
အရောင်	Chip Planner နှင့် Design Partition Planner ပြသမှုများရှိ အခန်းကန့်၏ အရောင်-ကုဒ်ကို သတ်မှတ်ပေးသည်။
Post Synthesis ကို ထုတ်ယူပါ။ File	ခွဲခြမ်းစိတ်ဖြာခြင်း နှင့် ပေါင်းစပ်ခြင်း ရလဒ်များကို သင်သတ်မှတ်ပေးသည့် .qdb သို့ ခွဲခြမ်းစိတ်ဖြာမှု နှင့် ပေါင်းစပ်မှု ရလဒ်များကို ခွဲခြမ်းစိတ်ဖြာခြင်း နှင့် ပေါင်းစပ်လုပ်ဆောင်သည့် အချိန်တိုင်းကို အလိုအလျောက် တင်ပို့သည်။ root_partition အပါအဝင် ထိန်းသိမ်းထားသော parent partition မပါဝင်သည့် မည်သည့်ဒီဇိုင်းအပိုင်းကိုမဆို အလိုအလျောက် ထုတ်ယူနိုင်ပါသည်။
Post Final Export File	သင်သတ်မှတ်ထားသော .qdb အပိုင်းအတွက် နောက်ဆုံးစုစည်းမှုရလဒ်များကို အလိုအလျောက် ထုတ်ပေးသည်၊ နောက်ဆုံး s ကို အကြိမ်တိုင်း၊tagFitter ၏ e သည် အလုပ်လုပ်သည်။ root_partition အပါအဝင် ထိန်းသိမ်းထားသော parent partition မပါဝင်သည့် မည်သည့်ဒီဇိုင်းအပိုင်းကိုမဆို အလိုအလျောက် ထုတ်ယူနိုင်ပါသည်။

AN 903 စာရွက်စာတမ်း ပြန်လည်ပြင်ဆင်မှုမှတ်တမ်း

ဤစာတမ်းတွင် အောက်ပါပြန်လည်ပြင်ဆင်မှုမှတ်တမ်းပါရှိသည်။

စာရွက်စာတမ်းဗားရှင်း	Intel Quartus Prime ဗားရှင်း	အပြောင်းအလဲများ
2021.02.25	19.3	"ဆွဲ" ကို "တင်းအား" ဖြင့် အစားထိုးသည်။ ဒီဇိုင်း RTL ကို ပိုင်းခြားစိတ်ဖြာပြီး ပိုမိုကောင်းမွန်အောင်ပြုလုပ်ပါ။ အကြောင်းအရာ
2020.03.23	19.3	ကုဒ် s တွင် ပြုပြင်ထားသော အထားအသိုအမှားamp"Lock Down Clocks, RAMs, and DSPs" ခေါင်းစဉ်တွင် le.
2019.12.03	19.3	• ပထမဆုံးအများပြည်သူထုတ်ဝေခြင်း။

စာရွက်စာတမ်းများ / အရင်းအမြစ်များ

intel AN 903 Accelerating Timing Closure [pdf] အသုံးပြုသူလမ်းညွှန် AN 903 အရှိန်မြှင့်ချိန်ပိတ်ခြင်း၊ AN 903၊ အရှိန်မြှင့်ချိန်ပိတ်ခြင်း၊ အချိန်ပိတ်ခြင်း

ကိုးကား

• အသုံးပြုသူလက်စွဲ