intel AN 903 د وخت بندولو ګړندی کول
AN 903: په Intel® Quartus® Prime Pro Edition کې د وخت بندولو ګړندی کول
د عصري FPGA ډیزاینونو کثافت او پیچلتیا، چې د ایمبیډ شوي سیسټمونو، IP، او لوړ سرعت انٹرفیس سره یوځای کوي، د وخت بندولو لپاره مخ په زیاتیدونکي ننګونې وړاندې کوي. ناوخته معماري بدلونونه او د تایید ننګونې کولی شي د ډیزاین تکرارونو وخت مصرف کړي. دا سند د Intel® Quartus® Prime Pro Edition سافټویر کې د تایید شوي او تکرار وړ میتودولوژي په کارولو سره د وخت بندولو ګړندي کولو لپاره درې مرحلې لنډیز کوي. پدې میتودولوژي کې د RTL لومړني تحلیلونه او اصلاح کول شامل دي ، په بیله بیا اتومات تخنیکونه ترڅو د تالیف وخت کم کړي او د ډیزاین پیچلتیا کمه کړي او د وخت بندولو لپاره اړین تکرارونه کم کړي.
د وخت بندولو سرعت ګامونه
د وخت بندولو سرعت ګامونه
| د وخت بندولو مرحله | د وخت بندولو فعالیت | تفصيلي معلومات |
| 1 ګام: RTL تحلیل او اصلاح کړئ | • د سم ډیزاین معاون سرغړونې په 4 پاڼه کې
• د منطق کچه راټیټه کړئ په 7 پاڼه کې • د لوړ فین آوټ جال کم کړئ په 9 پاڼه کې |
• Intel Quartus Prime Pro د نسخې کارونکي لارښود: ډیزاین اصلاح کول
• Intel Quartus Prime Pro د نسخې کارونکي لارښود: ډیزاین سپارښتنې |
| 2 ګام: د کمپیلر اصلاح کول پلي کړئ | • د کمپیلر اصلاح کولو طریقې پلي کړئ او ستراتیژۍ په 13 پاڼه کې
• د لوړې ګټې اخیستنې لپاره د ګڼې ګوڼې کمول په 16 پاڼه کې |
• Intel Quartus Prime Pro د نسخې کارونکي لارښود: ډیزاین تالیف
• Intel Quartus Prime Pro د نسخې کارونکي لارښود: ډیزاین اصلاح کول |
| دریم ګام: د قناعت وړ پایلې ساتل | • ساعتونه، RAMs، او DSPs بند کړئ په 20 پاڼه کې
• د ډیزاین ویش پایلې خوندي کړئ په 21 پاڼه کې |
• Intel Quartus Prime Pro د نسخې کارونکي لارښود: بلاک- پر بنسټ ډیزاین |
1 ګام: د ډیزاین RTL تحلیل او اصلاح کړئ
ستاسو د ډیزاین سرچینې کوډ اصلاح کول عموما ستاسو د پایلو کیفیت ښه کولو لپاره لومړی او خورا مؤثر تخنیک دی. د Intel Quartus Prime Design Assistent تاسو سره مرسته کوي په چټکۍ سره د ډیزاین اساسي اصول سرغړونې سم کړي، او د RTL بدلونونو وړاندیز کوي چې د ډیزاین اصلاح او د وخت بندول ساده کوي.
د وخت بندولو ستونزې
- د منطق زیاتې کچې د فټر پروسس کولو ترتیب، موده، او د پایلو کیفیت اغیزه کوي.
- د لوړ فین آوټ جالونه د سرچینو د ګډوډۍ لامل کیږي او د ډیټا په لارو کې اضافي فشار اضافه کوي ، په بې ضرورته توګه د لارې انتقاد زیاتوي ، او د وخت بندول پیچلي کوي. دا تشنج د جذب ځواک دی چې لاره (او ټولې لارې چې دا لوړ فین آوټ سیګنال شریکوي) د لوړ فین آوټ سرچینې په لور راوباسي.
د وخت بندولو حلونه
- په 4 پاڼه کې د ډیزاین معاون سرغړونې سم کړئ - د دې لپاره چې ستاسو ډیزاین پورې اړوند د ډیزاین اساسي اصول سرغړونې ژر تر ژره وپیژني او سم کړي.
- په 7 پاڼه کې د منطق کچه راټیټه کړئ — ترڅو ډاډ ترلاسه شي چې د ډیزاین ټول عناصر کولی شي ورته فټر اصلاح ترلاسه کړي او د تالیف وخت کم کړي.
- په 9 پاڼه کې د لوړ فین آوټ جالونه کم کړئ — د سرچینو ګنډلو کمولو او د وخت بندولو ساده کولو لپاره.
اړوند معلومات
- "د ډیزاین اسسټنټ سره د ډیزاین اصول چیک کول ،" د انټیل کوارټس پریم پرو نسخه کارونکي لارښود: د ډیزاین وړاندیزونه
- "د سرچینې کوډ غوره کړئ،" د انټیل کوارټس پریم پرو نسخه کارونکي لارښود: د ډیزاین اصلاح کول
- "د فین آوټ کنټرول لپاره نقل راجسترونه،" د Intel Quartus Prime Pro Edition د کارونکي لارښود: د ډیزاین اصلاح کول
د سم ډیزاین معاون سرغړونې
د پیژندل شوي وخت بندولو مسلو له مینځه وړو لپاره د لومړني ډیزاین تحلیل ترسره کول د پام وړ تولید زیاتوي. د ډیفالټ تنظیماتو سره د لومړني تالیف چلولو وروسته ، تاسو بیا کولی شئview د ډیزاین معاون د لومړني تحلیل لپاره راپور ورکوي. کله چې فعال شي، د ډیزاین معاون په اتوماتيک ډول د Intel FPGA وړاندیز شوي ډیزاین لارښودونو معیاري سیټ په وړاندې د کومې سرغړونې راپور ورکوي. تاسو کولی شئ د تالیف جریان حالت کې د ډیزاین معاون چل کړئ ، تاسو ته اجازه درکوي view د تالیف لپاره اړونده سرغړونې stagتاسو منډه کوئ. په بدیل سره ، د ډیزاین معاون د وخت تحلیل کونکي او چپ پلانر کې د تحلیل حالت کې شتون لري.
- د تالیف جریان حالت- په اوتومات ډول د یو یا ډیرو سیونو په جریان کې چلیږيtagد تالیف es. په دې حالت کې، ډیزاین معاون د تالیف په جریان کې د جریان (انتقاله) ډاټا کاروي.
- د تحلیل حالت- د وخت تحلیل کونکي او چپ پلانر څخه د ډیزاین معاون چلول ترڅو په ځانګړي تالیف کې د ډیزاین سرغړونې تحلیل کړيtage، مخکې له دې چې د تالیف په جریان کې مخکې لاړ شي. د تحلیل حالت کې، ډیزاین معاون د جامد تالیف سنیپ شاټ ډاټا کاروي.
ډیزاین اسسټنټ د هرې قاعدې سرغړونې د لاندې شدت کچې څخه یوه سره ټاکي. تاسو کولی شئ مشخص کړئ چې کوم مقررات چې تاسو غواړئ د ډیزاین معاون ستاسو په ډیزاین کې چیک کړئ، او د شدت کچه یې تنظیم کړئ، په دې توګه د قواعدو چکونو له منځه وړل چې ستاسو ډیزاین لپاره مهم ندي.
د ډیزاین معاون اصول د شدت کچه
| کټګورۍ | تفصیل | د شدت کچه رنګ |
| انتقادي | د لاس بند لپاره د پته مسله. | سور |
| لوړ | په احتمالي توګه د فعالیت ناکامۍ لامل کیږي. ښایي ورک یا غلط ډیزاین ډیټا په ګوته کړي. | نارنجي |
| منځنی | په احتمالي توګه د f لپاره د پایلو کیفیت اغیزه کويMAX یا د سرچینو کارول. | نصواري |
| ټیټ | قاعده د RTL کوډ کولو لارښوونو لپاره غوره کړنې منعکس کوي. | آبي |
د ډیزاین معاون تنظیم کول
تاسو کولی شئ د خپل انفرادي ډیزاین ځانګړتیاو او راپور ورکولو اړتیاو لپاره د ډیزاین معاون په بشپړ ډول تنظیم کړئ. د اسائنمنٹس ➤ ترتیبات ➤ د ډیزاین معاون مقرراتو ترتیبات کلیک وکړئ ترڅو هغه اختیارونه مشخص کړي چې کنټرول کوي کوم قواعد او پیرامیټونه په مختلف ډولونو کې پلي کیږيtagد ډیزاین قواعدو چک کولو لپاره د ډیزاین تالیف.
د ډیزاین معاون اصول ترتیبات
د چلولو ډیزاین معاون
کله چې فعال شي، د ډیزاین معاون په اتوماتيک ډول د تالیف په جریان کې پرمخ ځي او د تالیف راپور کې د ډیزاین قواعدو سرغړونو راپور ورکوي. په بدیل سره ، تاسو کولی شئ د ډیزاین اسسټنټ په تحلیل حالت کې په ځانګړي تالیف سنیپ شاټ کې پرمخ وړئ ترڅو یوازې په هغه تحلیل تمرکز وکړي.tage. د تالیف پرمهال د اتوماتیک ډیزاین معاون چیک کولو فعالولو لپاره:
- د ډیزاین اسسټنټ قاعدې ترتیباتو کې د تالیف پرمهال د ډیزاین معاون اجرا کول فعال کړئ. د ډیزاین اسسټنټ چلولو لپاره د تحلیل حالت کې د ځانګړي سنیپ شاټ تصدیق کولو لپاره د ډیزاین مقرراتو پروړاندې چې په سنیپ شاټ کې پلي کیږي:
- د وخت تحلیل کونکي یا چپ پلانر کاري پینل کې راپور DRC کلیک وکړئ.
Viewد ډیزاین معاون پایلې ing او سمول
د ډیزاین معاون راپور ورکوي چې په مختلفو برخو کې د ډیزاین قواعدو سرغړونه فعاله کړېtagد تالیف راپور es.
په ترکیب، پلان، ځای، او وروستي کولو راپورونو کې د ډیزاین معاون پایلې
ته view د هرې قاعدې پایلې، د قواعدو لیست کې په قاعده کلیک وکړئ. د سمون لپاره د قواعدو او ډیزاین سپارښتنو توضیحات څرګندیږي.
د ډیزاین معاون د قواعدو سرغړونې وړاندیز
د ډیزاین قواعدو سرغړونو سمولو لپاره خپل RTL بدل کړئ.
د منطق کچه راټیټه کړئ
د منطق ډیرې کچې کولی شي د فټر د پایلو کیفیت اغیزه وکړي ځکه چې ډیزاین مهم لاره د فټر پروسس کولو ترتیب او موده اغیزه کوي. فټر د وخت د سستۍ پراساس ډیزاین ځای او لارې کوي. فټر لومړی د لږ سست سره اوږدې لارې ځای په ځای کوي. فټر عموما د ټیټ منطق کچې لارو په پرتله د لوړې منطق کچې لارې ته لومړیتوب ورکوي. عموما، د فیټر وروستهtage بشپړ شوی، پاتې مهمې لارې د لوړې منطقې کچې لارې نه دي. فټر د لوړې کچې منطق ته غوره ځای پرځای کول ، روټینګ ، او ریټایم ورکوي. د منطق کچې کمول د دې ډاډ ترلاسه کولو کې مرسته کوي چې د ډیزاین ټول عناصر ورته فټر لومړیتوب ترلاسه کوي. راپورونه چل کړئ ➤ ګمرکي راپورونه ➤ د وخت تحلیل کونکي کې د راپور وخت چمتو کړئ ترڅو راپورونه رامینځته کړي چې په لاره کې د منطق کچه ښیې. که چیرې لاره د وخت په تیریدو سره ناکامه شي او د منطق کچه لوړه وي، د فعالیت ښه کولو لپاره د ډیزاین په دې برخه کې د پایپ لاین اضافه کول په پام کې ونیسئ.
د لارې په راپور کې د منطق ژوروالی
د راپور ورکولو منطق کچه ژوره
د کمپیلر پلان څخه وروستهtage، تاسو کولی شئ د وخت تحلیل کونکي Tcl کنسول کې راپور_لوژیک_ډیپت چل کړئ view د یو ساعت ډومین دننه د منطق کچو شمیر. report_logic_depth د مهمو لارو په منځ کې د منطق ژوروالی ویش ښیې، تاسو ته اجازه درکوي هغه سیمې وپیژني چیرې چې تاسو کولی شئ په خپل RTL کې د منطق کچه کمه کړئ.
راپور_منطق_ډېپت -پینل_نوم -له [د_کلونو څخه ] \ - ته [ get_clocks ]
راپور_منطق_ژورتیا محصول
د RTL اصلاح کولو لپاره د معلوماتو ترلاسه کولو لپاره، د کمپیلر پلان څخه وروسته راپور_لوژیک_ډیپت چل کړئtage، د پاتې فیټر چلولو دمخهtages. که نه نو، د پوسټ فټر راپورونو کې د فزیکي اصلاح کولو پایلې هم شاملې دي (ریټیمینګ او بیا ترکیب).
د ګاونډیو لارو راپور ورکول
د فټر چلولو وروسته (فاینل) stage، تاسو کولی شئ د راپور_اونډی_پاټ چلولو لپاره د مهمې لارې اصلي لامل په ګوته کولو کې مرسته وکړئ (د مثال لپارهample، د لوړ منطق کچه، د وخت محدودیت، فرعي غوره ځای پرځای کول، د I/O کالم کراس کول، هولډ فکس، یا نور): راپور_ګاونډی_پاټ -to_clock -npaths -پینل_نوم
report_neighbour_paths په ډیزاین کې خورا مهمې لارې راپوروي، پشمول تړلي سست، د اضافي لارې لنډیز معلومات، او د لارې تړل شوي بکسونه.
راپور_ګاونډی_پاټ محصول
report_neighbor_paths د هرې مهمې لارې دمخه او وروسته لاره خورا مهم وخت ښیي. د لارې ریټیم کول یا منطقي توازن کولی شي د وخت بندول اسانه کړي که چیرې په لاره کې منفي سست شتون ولري ، مګر په لاره کې مخکې یا وروسته وروسته مثبت سست.
د ریټایم کولو فعالولو لپاره، ډاډ ترلاسه کړئ چې لاندې اختیارونه فعال دي:
- د راجسترونو لپاره — د دندې فعالول ➤ ترتیبات ➤ د کمپیلر ترتیبات ➤ د راجستر اصلاح کول ➤ د راجستر کولو بیاکتنې ته اجازه ورکړئ
- د RAM پای ټکي لپاره — د اسائنمنٹس فعال کړئ ➤ ترتیبات ➤ کمپیلر تنظیمات ➤ د فټر تنظیمات (پرمختللي) ➤ د رام بیا کولو ته اجازه ورکړئ
- د DSP پای ټکي لپاره — د اسائنمنٹس فعال کړئ ➤ ترتیبات ➤ کمپیلر تنظیمات ➤ فټر تنظیمات (پرمختللي) ➤ د DSP ریټیمینګ ته اجازه ورکړئ
نوټ
که نور منطق توازن ته اړتیا وي، تاسو باید په لاسي ډول خپل RTL تعدیل کړئ ترڅو منطق له مهمې لارې څخه مخکې یا وروسته لارې ته واړوئ.
که د راجستر محصول د دې ان پټ سره وصل وي، یو یا دواړه ګاونډي لارې ممکن د اوسني لارې سره ورته وي. کله چې د خورا خراب سست سره د ګاونډیو لارو په لټه کې یاست ، ټول عملیاتي شرایط په پام کې نیول کیږي ، نه یوازې د اصلي لارې عملیاتي شرایط.
د ټیکنالوژۍ په نقشه کې د منطق کچې لیدل Viewer
د ټیکنالوژۍ نقشه Viewer د سکیمیک، ټیکنالوژۍ نقشه شوي، د ډیزاین نیټ لیست نمایندګي هم چمتو کوي، او تاسو سره مرسته کولی شي وګورئ چې په ډیزاین کې کومې سیمې کولی شي د منطق کچې شمیر کمولو څخه ګټه پورته کړي. تاسو کولی شئ په چپ پلانر کې په تفصیل سره د لارې فزیکي ترتیب هم وپلټئ. په یوه کې د وخت لاره موندلو لپاره viewers، د وخت په راپور کې په یوه لاره ښي کلیک وکړئ، د لارې موندلو ته اشاره وکړئ، او د ټکنالوجۍ نقشه کې موقعیت غوره کړئ Viewer.
د لوړ فین آوټ جال کم کړئ
د لوړ فین آوټ جال کولی شي د سرچینو ګنډل رامینځته کړي ، په دې توګه د وخت بندول پیچلي کوي. په عموم کې، کمپیلر په اوتومات ډول د ساعتونو پورې اړوند لوړ فین آوټ جالونه اداره کوي. کمپیلر په اتوماتيک ډول د نړیوال ساعت شبکې ته پیژندل شوي لوړ فین آوټ جالونه هڅوي. کمپیلر د ځای او لارې په جریان کې د اصلاح کولو لوړه هڅه کويtages، کوم چې د ګټور راجستر نقل کولو پایله لري. په لاندې کونج قضیو کې، تاسو کولی شئ په خپل ډیزاین RTL کې د لاندې لارښود بدلونونو په کولو سره د ګنګسیت کم کړئ:
د لوړ فین آوټ خالص کونج قضیې
| د ډیزاین ځانګړتیا | لاسي RTL اصلاح کول |
| د لوړ فین آوټ جال چې ډیری درجه بندي یا فزیکي پلوه لرې ځایونو ته رسي | په پایپ لاین کې په وروستي راجستر کې د duplicate_hierarchy_depth دنده مشخص کړئ ترڅو په هریو کې د لوړ فین آوټ شبکې په لاسي ډول نقل کړي. د ځای پرځای کولو پرمهال د نقل راجسترونو لپاره د نقل_رجسټر دنده مشخص کړئ. |
| د ګډ منطق څخه DSP یا M20K حافظې بلاکونو ته د کنټرول سیګنالونو سره ډیزاین | د راجستر څخه DSP یا M20K حافظې ته د کنټرول سیګنال چل کړئ. |
په ټولیزه توګه د نقل ثبتول
تاسو کولی شئ په پایپ لاین کې په وروستي راجستر کې duplicate_hierarchy_depth دنده مشخص کړئ ترڅو د راجسټر نقل او فین آوټ رامینځته کولو لارښود کړي. لاندې ارقام د لاندې نقل_hierarchy_depth دندې اغیزې څرګندوي:
set_instance_assignment -name duplicate_hierarchy_depth -to \
چیرته:
- register_name— په یوه سلسله کې وروستی راجستر چې د څو درجه بندیو سره مینه لري.
- کچه_ شمیره - د نقل کولو لپاره په سلسله کې د راجسترونو شمیر.
شکل 9. مخکې له دې چې د نقل ثبت کړئ
په ټولیزه توګه د راجستر نقل پلي کولو لپاره duplicate_hierarchy_depth دنده تنظیم کړئ، او په سلسله کې د وروستي راجستر څخه وروسته د راجسترونو یوه ونه جوړه کړئ. تاسو د راجستر نوم او د نقل شمیره مشخص کړئ چې د M لخوا په لاندې مثال کې ښودل شويample. سور تیر د نقل شوي راجسترونو احتمالي ځایونه ښیې.
- set_instance_assignment -نوم DUPLICATE_HIERARCHY_DEPTH -د regZ M ته
د نقل ثبتول = 1
د راجسټر نقل کولو لاندې واحد کچې مشخص کول (M=1) د ډیزاین درجې یوې کچې لاندې یو راجستر (regZ) نقل کوي:
- set_instance_assignment –نوم DUPLICATE_HIERARCHY_DEPTH –تر regZ 1
د نقل ثبتول = 3
د راجستر نقل د دریو کچو مشخص کول (M=3) درې راجسترونه (regZ، regY، regX) په ترتیب سره د درې، دوه، او یوې درجې څخه ښکته کوي:
- set_instance_assignment –نوم DUPLICATE_HIERARCHY_DEPTH –تر regZ 3
په ترتیب سره د راجسترونو په نقل کولو او فشارولو سره، ډیزاین ټولو منزلونو ته ورته شمیر سایکلونه ساتي، پداسې حال کې چې په دې لارو کې فعالیت خورا ګړندی کوي.
د ځای پرځای کولو پرمهال نقل ثبت کړئ
په 12 مخ کې 11 شکل د چپ پراخه پراخه ساحې ته د لوړ فین آوټ سره راجستر ښیي. د دې راجستر 50 ځله نقل کولو سره، تاسو کولی شئ د راجستر او منزلونو ترمنځ فاصله کمه کړئ چې بالاخره د ګړندي ساعت فعالیت پایله ده. د duplicate_register ګمارل کمپیلر ته اجازه ورکوي چې د فزیکي نږدې والي څخه ګټه پورته کړي ترڅو د نوي راجسترونو ځای په ځای کولو کې لارښود وکړي چې د فین آوټ یوه سبسیټ تغذیه کوي.
شکل 12. د ځای پر ځای کولو په وخت کې نقل ثبت کړئ
یادونه: د چپ په اوږدو کې د سیګنال خپرولو لپاره ، ملټي وکاروئtage نل لیکه. په پایپ لاین کې هر راجستر ته د نقل_رجستر دنده پلي کړئ. دا تخنیک د ونې جوړښت رامینځته کوي چې سیګنال د چپ په اوږدو کې خپروي.
Viewد نقل کولو پایلې
د ډیزاین ترکیب تعقیب، view د نقل پایلې د حیراریکیکل ونې نقل کولو لنډیز راپور کې د تالیف راپور ترکیب فولډر کې. راپور لاندې وړاندې کوي:
- د راجسترونو په اړه معلومات چې د نقل_hierarchy_depth دنده لري.
- د زنځیر اوږدوالی لپاره دلیل چې تاسو کولی شئ د دندې سره د نورو پرمختګونو لپاره د پیل ټکي په توګه وکاروئ.
- په سلسله کې د انفرادي راجسترونو په اړه معلومات چې تاسو کولی شئ د پلي شوي نقلونو جوړښت ښه پوهیدو لپاره وکاروئ.
د فټر راپور کې د راجسترونو یوه برخه هم شامله ده چې د نقل_رجستر ترتیب لري.
د کمپیلر اصلاح کولو تخنیکونه پلي کړئ
ډیزاینونه چې خورا لوړ فیصده کارويtagد FPGA وسیلې سرچینې کولی شي د سرچینو ګنډلو لامل شي ، په پایله کې د ټیټ fMAX او ډیر پیچلي وخت بندیدو لامل کیږي. د کمپیلر د اصلاح کولو حالت ترتیبات تاسو ته اجازه درکوي د ترکیب په جریان کې د کمپیلر هڅو تمرکز مشخص کړئ. د مثال لپارهampل، تاسو د ساحې لپاره ترکیب غوره کوئ، یا د روټ وړتیا کله چې د منابعو ګنګس په نښه کوئ. تاسو کولی شئ د Intel Quartus Prime Design Space Explorer II کې د ورته اصلاح کولو حالت ترتیباتو ترکیبونو سره تجربه وکړئ. دا تنظیمات او نور لارښود تخنیکونه کولی شي تاسو سره په خورا کارول شوي ډیزاینونو کې د ګنډلو کمولو کې مرسته وکړي.
د وخت بندولو ستونزه
- ډیزاینونه د خورا لوړې وسیلې سرچینې کارولو سره د وخت بندول پیچلي کوي.
د وخت بندولو حلونه
- په 13 مخ کې د کمپیلر د اصلاح کولو طریقې او ستراتیژیانې پلي کړئ — د ډیزاین ترکیب لپاره د اصلاح کولو لومړني هدف مشخص کړئ.
- په 16 پاڼه کې د ساحې او د روټ کولو اختیارونو سره تجربه وکړئ — د ترتیباتو اضافي ټولګه پلي کړئ ترڅو د ګنډلو کمولو او د ساحې او د تګ کولو اهدافو پوره کولو لپاره.
- په 16 پاڼه کې د ریاضی-ډېر ډیزاینونو لپاره د فرکټل ترکیب په پام کې ونیسئ—د لوړې کچې لپاره، د ریاضیي-ډېر ډیزاینونو لپاره، فرکټل ترکیب د ضرب منظم کولو، ریټیم کولو، او دوامداره ریاضي بسته کولو له لارې د وسیلې سرچینې کارول کموي.
اړوند معلومات
- "د وخت بندول او اصلاح کول" څپرکی، د Intel Quartus Prime Pro Edition د کارونکي لارښود: د ډیزاین اصلاح کول
- د Intel Quartus Prime Pro Edition د کارونکي لارښود: د ډیزاین تالیف
د کمپیلر اصلاح کولو طریقې او ستراتیژیانې پلي کړئ
د کمپیلر اصلاح کولو طریقو او ډیزاین سپیس اکسپلورر II (DSE II) تالیف کولو ستراتیژیو پلي کولو لپاره لاندې معلومات وکاروئ.
د کمپیلر اصلاح کولو حالت تنظیماتو سره تجربه وکړئ
د کمپیلر اصلاح کولو حالت تنظیماتو سره تجربه کولو لپاره دا مرحلې تعقیب کړئ:
- د Intel Quartus Prime پروژه جوړه یا پرانیزئ.
- د تالیف کونکي د لوړې کچې اصلاح کولو ستراتیژۍ مشخص کولو لپاره ، په دنده کلیک وکړئ ➤ ترتیبات ➤ کمپیلر ترتیبات. د لاندې موډل ترتیباتو څخه هر یو تجربه کړئ، لکه څنګه چې په 4 پاڼه کې 14 جدول تشریح کوي.
- د دې ترتیباتو سره ډیزاین تالیف کولو لپاره ، د تالیف ډشبورډ کې د تالیف پیل کلیک وکړئ.
- View د تالیف پایلې د تالیف راپور کې.
- په وسیلو کلیک وکړئ ➤ د وخت تحلیل کونکي ته view د فعالیت په اړه د اصلاح کولو ترتیباتو پایلې.
د تالیف کونکي اصلاح کولو حالت تنظیمات
د اصلاح کولو طریقې (کمپیلر ترتیبات پاڼه)
| د اصلاح کولو حالت | تفصیل |
| متوازن (نورمال جریان) | کمپیلر د متوازن تطبیق لپاره ترکیب غوره کوي چې د وخت محدودیتونو ته درناوی کوي. |
| د لوړ فعالیت هڅې | تالیف کونکی د ځای په ځای کولو او روټینګ پرمهال د وخت اصلاح کولو هڅې ډیروي ، او د وخت پورې اړوند فزیکي ترکیب اصلاح کولو وړتیا ورکوي (د هر راجستر اصلاح کولو ترتیباتو کې). هر اضافي اصلاح کولی شي د تالیف وخت زیات کړي. |
| د اعظمي ځای پرځای کولو هڅو سره لوړ فعالیت | د ورته کمپیلر اصلاح کول فعالوي لکه څنګه چې د لوړ فعالیت هڅېد اضافي ځای پرځای کولو د اصلاح کولو هڅو سره. |
| غوره فعالیت | د ورته کمپیلر اصلاح کول فعالوي لکه څنګه چې د لوړ فعالیت هڅې، او د تحلیل او ترکیب په جریان کې نور اصلاحونه اضافه کوي ترڅو د منطق ساحې ته د احتمالي زیاتوالي سره د ډیزاین فعالیت اعظمي کړي. که چیرې د ډیزاین کارول لا دمخه خورا لوړ وي، نو دا اختیار ممکن د فټینګ په برخه کې د ستونزو لامل شي، کوم چې کولی شي د عمومي اصلاح کیفیت منفي اغیزه وکړي. |
| د اعظمي ځای پرځای کولو هڅو سره غوره فعالیت | د ورته کمپیلر اصلاح کول فعالوي لکه څنګه چې غوره فعالیتد اضافي ځای پرځای کولو د اصلاح کولو هڅو سره. |
| تیریدونکي سیمه | کمپیلر د ډیزاین فعالیت احتمالي لګښت کې ډیزاین پلي کولو لپاره اړین د وسیلې ساحې کمولو لپاره جدي هڅې کوي. |
| د لوړ ځای پرځای کولو د روټ وړتیا هڅې | کمپیلر د ډیزاین ساحې، فعالیت، او د تالیف وخت احتمالي لګښت کې ډیزاین ته د الرې اچولو لپاره ډیرې هڅې کوي. کمپیلر د روټینګ کارولو کمولو لپاره اضافي وخت مصرفوي، کوم چې کولی شي د روټ وړتیا ښه کړي او متحرک ځواک هم خوندي کړي. |
| د لوړ بسته بندۍ روټیبلیت هڅه | کمپیلر د ډیزاین ساحې، فعالیت، او د تالیف وخت احتمالي لګښت کې ډیزاین ته د الرې اچولو لپاره ډیرې هڅې کوي. کمپیلر اضافي وخت د بسته کولو راجسترونه مصرفوي، کوم چې کولی شي د روټ وړتیا ښه کړي او متحرک ځواک هم خوندي کړي. |
| د روټ وړتیا لپاره د نیټ لیست غوره کړئ | کمپیلر د فعالیت احتمالي لګښت کې د روټ وړتیا لوړولو لپاره د نیټ لیست تعدیلات پلي کوي. |
| ادامه… | |
| د اصلاح کولو حالت | تفصیل |
| د لوړ ځواک هڅې | کمپیلر د ټیټ بریښنا لپاره ترکیب غوره کولو لپاره لوړې هڅې کوي. د لوړ ځواک هڅې د ترکیب چلولو وخت زیاتوي. |
| یرغلګر ځواک | د ټیټ ځواک لپاره ترکیب اصلاح کولو لپاره جارحانه هڅې کوي. کمپیلر نور د لوړ ټاکل شوي یا اټکل شوي توګل نرخونو سره د سیګنالونو روټینګ کارول کموي ، اضافي متحرک ځواک خوندي کوي مګر په احتمالي توګه فعالیت اغیزه کوي. |
| د اجباري تالیف وخت | د کمې هڅې او لږ فعالیت اصلاح کولو سره د ډیزاین پلي کولو لپاره اړین تالیف وخت کموي. دا اختیار د راپور ورکولو ځینې مفصلې دندې هم غیر فعالوي.
یادونه: پر مخ وړل د اجباري تالیف وخت د Intel Quartus Prime ترتیبات فعالوي File (.qsf) ترتیبات چې د نورو .qsf ترتیباتو لخوا نشي رد کیدی. |
ډیزاین Space Explorer II د تالیف ستراتیژی
DSE II تاسو ته اجازه درکوي د منابعو، فعالیت، یا د بریښنا اصلاح کولو اهدافو لپاره د پروژې غوره ترتیبات ومومئ. DSE II تاسو ته اجازه درکوي په تکراري ډول ډیزاین تالیف کړئ د مختلف تنظیماتو او محدودیتونو ترکیبونو په کارولو سره د ځانګړي هدف ترلاسه کولو لپاره. DSE II بیا ستاسو د اهدافو پوره کولو لپاره د غوره ترتیباتو ترکیب راپور ورکوي. DSE II کولی شي مشوره هم واخليtagپه څو کمپیوټرونو کې د تخمونو د راټولولو لپاره د موازي کولو وړتیا. د DSE II د تالیف کولو ستراتیژۍ ترتیبات په 4 پاڼه کې په جدول 14 کې د اصلاح کولو حالت ترتیباتو ته اشاره کوي
ډیزاین Space Explorer II
د DSE II لپاره د تالیف کولو ستراتیژي مشخص کولو لپاره دا ګامونه تعقیب کړئ:
- د DSE II په لاره اچولو لپاره (او د Intel Quartus Prime سافټویر بند کړئ)، کلیک وکړئ Tools ➤ Launch Design Space Explorer II. DSE II د Intel Quartus Prime سافټویر بندیدو وروسته خلاصیږي.
- د DSE II وسیلې بار کې ، د سپړنې عکس کلیک وکړئ.
- د اکتشاف نقطې پراخه کړئ.
- د ډیزاین سپړنه غوره کړئ. د دې ستراتیژیو په نښه کولو لپاره د ډیزاین سپړنې چلولو لپاره د تالیف هرې ستراتیژۍ فعال کړئ.
د لوړې ګټې اخیستنې لپاره د ګڼې ګوڼې کمول
ډیزاینونه چې د 80٪ څخه ډیر د وسیلې سرچینې کاروي په عموم ډول د وخت بندولو کې خورا ستونزمن وړاندې کوي. تاسو کولی شئ لاندې لاسي او اتوماتیک تخنیکونه پلي کړئ ترڅو د ګنډلو نور کمولو او د وخت بندولو ساده کولو لپاره.
- په 16 پاڼه کې د ساحې او د روټ کولو اختیارونو سره تجربه وکړئ
- په 16 پاڼه کې د ریاضي - ژور ډیزاینونو لپاره فرکټل ترکیب په پام کې ونیسئ
د ساحې او روټ وړتیا اختیارونو سره تجربه وکړئ
کله چې د وسیلې کارول د لارې ګنګس لامل کیږي ، تاسو کولی شئ د ساحې او روټ وړتیا اصلاح کولو ترتیباتو سره تجربه وکړئ ترڅو ستاسو ډیزاین لپاره د سرچینو کارول او ګنډل کم کړئ. د دې ترتیباتو ته د لاسرسي لپاره په دنده کلیک وکړئ ➤ ترتیبات ➤ کمپیلر ترتیبات ➤ د اصلاح کولو حالت:
ساحه او د روټ وړتیا اختیارونه
د ریاضی - ژور ډیزاینونو لپاره د فرکټال ترکیب په پام کې ونیسئ
د لوړې کچې، ریاضي-مطالعې ډیزاینونو لپاره، تاسو کولی شئ د وسایلو سرچینو کارولو ته وده ورکولو لپاره د اتوماتیک فرکټل ترکیب اصلاح کول فعال کړئ. د فرکټل ترکیب اصلاح کې ضرب کونکي منظم کول او ریټایم کول شامل دي ، په بیله بیا دوامداره ریاضي بسته کول. اصلاح کول ډیزاینونه په نښه کوي د لوی شمیر ټیټ دقیق حسابي عملیاتو سره (لکه اضافه او ضرب). تاسو کولی شئ په نړیواله کچه یا یوازې د ځانګړو ضرب کونکو لپاره د فرکټل ترکیب فعال کړئ. د مثالي شرایطو لاندې، د فرکټل ترکیب اصلاح کولی شي د 20-45٪ ساحې کمښت ترلاسه کړي.
ضرب الاجل تنظیمول او بیا وخت ورکول
ضربي منظم کول او ریټایم کول د خورا مطلوب نرم ضرب پلي کونکي پلي کولو پایله ترسره کوي. تالیف کوونکی ممکن د دوه یا ډیرو پایپ لاینونو لپاره شاته بیا وخت پلي کړيtagکه اړتیا وي. کله چې تاسو د فرکټل ترکیب فعال کړئ، کمپیلر په لاسلیک شوي او غیر لاسلیک شوي ضربانو کې ضرب تنظیمونکي او بیا وخت پلي کوي.
شکل 16. ضرب الاجل
نوټ
- ضربي منظم کول یوازې منطقي سرچینې کاروي او د DSP بلاکونه نه کاروي.
- د ضرب عضب منظم کول او ریټیمنګ دواړه لاسلیک شوي او نه لاسلیک شوي ضرب کونکو ته په ماډلونو کې پلي کیږي چیرې چې د FRACTAL_SYNTHESIS QSF دنده ټاکل شوې.
پرله پسې حسابي بسته بندي
پرله پسې ریاضي بسته کول د ریاضي دروازې د منطق بلاکونو کې بیا ترکیب کوي چې په مناسب ډول د Intel FPGA LABs کې فټ شي. دا اصلاح کول د ریاضیاتو بلاکونو لپاره د LAB سرچینو څخه تر 100٪ پورې کارولو ته اجازه ورکوي. کله چې تاسو د فرکټل ترکیب فعال کړئ ، کمپیلر دا اصلاح په ټولو کیری چینز او دوه ان پټ منطق دروازو کې پلي کوي. دا اصلاح کولی شي د اضافې ونې، ضرب کونکي، او نور د ریاضي پورې اړوند منطق بسته کړي.
پرله پسې حسابي بسته بندي
نوټ
په یاد ولرئ چې دوامداره ریاضي بسته کول د ضرب منظم کولو څخه په خپلواکه توګه کار کوي. نو، که تاسو داسې ضرب کاروئ چې منظم نه وي (لکه ستاسو خپل ضرب لیکل) نو بیا هم دوامداره ریاضي بسته کولی شي کار وکړي. د فرکټل ترکیب اصلاح د ډیزاین لپاره خورا مناسب دی چې د ژورې زده کړې سرعت کونکي یا نور لوړ پواسطه ، ریاضي - ژور افعال چې د DSP ټولو سرچینو څخه ډیر وي. په پراخه کچه د فرکټل ترکیب فعالول کولی شي په ماډلونو کې غیر ضروري فلج رامینځته کړي چې د فرکټل اصلاح کولو لپاره مناسب ندي.
د فرکټل ترکیب فعالول یا غیر فعال کول
د Intel Stratix® 10 او Intel Agilex™ وسیلو لپاره، د فرکټل ترکیب اصلاح کول په اوتومات ډول د کوچني ضرب کونکو لپاره پرمخ ځي (په ویریلوګ HDL یا VHDL کې د A*B هر ډول بیان چیرې چې د عملیاتونو بټ چوکۍ 7 یا لږ وي). تاسو کولی شئ د دې وسیلو لپاره د وړو ضرب کونکو لپاره اتوماتیک فرکټل ترکیب هم غیر فعال کړئ د لاندې میتودونو څخه یو په کارولو سره:
- په RTL کې، د DSP ملټي سټایل تنظیم کړئ، لکه څنګه چې "Multstyle Verilog HDL Synthesis Attribute" تشریح کوي. د مثال لپارهample: (* multstyle = "dsp" *) ماډل foo(…); ماډل foo(..) /* synthesis multstyle = "dsp" */;
- په .qsf کې file، د دندې په توګه په لاندې ډول اضافه کړئ: set_instance_assignment -name DSP_BLOCK_BALANCING_IMPLEMENTATION \DSP_BLOCKS -to r
برسېره پر دې، د Intel Stratix 10، Intel Agilex، Intel Arria® 10، او Intel Cyclone® 10 GX وسیلو لپاره، تاسو کولی شئ په نړیواله کچه یا د ځانګړو ضرب کونکو لپاره د Fractal Synthesis GUI اختیار یا اړوند FRACTAL_SYNTHESIS .qfsassignment سره فعال کړئ.
- په RTL کې، altera_attribute په لاندې ډول وکاروئ: (* altera_attribute = "-name FRACTAL_SYNTHESIS ON" *)
- په .qsf کې file، په لاندې ډول د دندې په توګه اضافه کړئ: set_global_assignment -name FRACTAL_SYNTHESIS ON -entity
د کاروونکي انٹرفیس کې، دا ګامونه تعقیب کړئ:
- په دنده کلیک وکړئ ➤ د تفویض مدیر.
- د تفویض نوم لپاره د فرکټل ترکیب غوره کړئ، د ارزښت لپاره، د ادارې لپاره د ریاضی-مطالعې ادارې نوم، او په کالم کې د مثال نوم. تاسو کولی شئ وائلډ کارډ داخل کړئ (*) د دې لپاره چې د ادارې ټول مثالونه وټاکئ.
شکل 18. په اسائنمنٹ ایډیټر کې د فرکټل ترکیب دنده
اړوند معلومات
- ملټي سټایل ویریلوګ HDL ترکیب خاصیت
- د Intel Quartus Prime مرسته کې.
د قناعت وړ پایلې ساتل
تاسو کولی شئ د قناعت وړ تالیف پایلو بیرته تشریح کولو سره د وخت بندول ساده کړئ ترڅو د ساعتونو ، RAMs او DSPs پورې اړوند لوی بلاکونو ځای پرځای کول بند کړئ. په ورته ډول، د ډیزاین بلاک بیا کارونې تخنیک تاسو ته وړتیا درکوي د ځانګړي FPGA پیریفیري یا اصلي منطق ډیزاین بلاکونو لپاره د قناعت وړ تالیف پایلې خوندي کړئ (منطق چې د درجه بندي ډیزاین مثال لري) ، او بیا په راتلونکو تالیفاتو کې دا بلاکونه بیا وکاروئ. د ډیزاین بلاک بیا کارولو کې، تاسو د ډیزاین برخې په توګه د درجه بندي مثال ورکړئ، او بیا د بریالي تالیف څخه وروسته د برخې ساتنه او صادر کړئ. د قناعت وړ پایلو ساتل او بیا کارول تاسو ته اجازه درکوي چې د کمپیلر هڅې او وخت یوازې د ډیزاین په برخو تمرکز وکړئ چې د وخت بندول ندي.
د وخت بندولو ستونزه
- غیر لدې چې تړل شوی وي، کمپیلر ممکن د ډیزاین بلاکونه، ساعتونه، RAMs، او DSPs په مختلفو فکتورونو پورې اړوند د تالیف څخه تر تالیف پورې په مختلف ډول پلي کړي.
د وخت بندولو حلونه
- په 20 مخ کې ساعتونه، RAMs، او DSPs بند کړئ — د قناعت وړ تالیف پایلې بیرته تشریح کړئ ترڅو د ساعتونو، RAMs، او DSPs پورې اړوند لوی بلاکونو ځای پرځای کول بند کړي.
- په 21 مخ کې د ډیزاین برخې پایلې خوندي کړئ — د بلاکونو لپاره هغه برخې خوندي کړئ چې وخت پوره کوي، او په نورو ډیزاین بلاکونو کې اصلاح تمرکز کوي.
اړوند معلومات
- Back-Annotate Assignments د ډیالوګ بکس مرسته
- AN-899: د ګړندي ساتنې سره د تالیف وخت کمول
- د Intel Quartus Prime Pro Edition د کارونکي لارښود: د بلاک پر بنسټ ډیزاین
ساعتونه، RAMs، او DSPs بند کړئ
تاسو کولی شئ د قناعت وړ تالیف پایلو بیرته تشریح کولو سره د وخت بندول ساده کړئ ترڅو د ساعتونو ، RAMs ، او DSPs پورې اړوند لوی بلاکونو ځای پرځای کول بند کړئ. د لوی بلاک ځای پرځای کول بندول کولی شي د لږ شور سره لوړ fMAX تولید کړي. د لوی بلاکونو بندول لکه RAMs او DSPs کولی شي اغیزمن وي ځکه چې دا بلاکونه د منظم LABs په پرتله خورا لوی ارتباط لري ، د ځای په ځای کولو پرمهال حرکت پیچلي کوي. کله چې یو تخم د مناسب RAM او DSP ځای په ځای کولو څخه ښه پایلې تولیدوي، تاسو کولی شئ هغه ځای په ځای کولو سره د شاتنۍ تشریح سره ونیسئ. ورپسې تالیفات کولی شي د ښه تخم څخه د لوړ کیفیت RAM او DSP ځای پرځای کولو څخه ګټه پورته کړي. دا تخنیک د خورا لږ RAMs یا DSPs سره ډیزاینونو کې د پام وړ ګټه نه کوي. Assignments باندې کلیک وکړئ ➤ Back-Annotate Assignments د وسیلې سرچینې دندې د وروستي تالیف څخه .qsf ته کاپي کولو لپاره په راتلونکي تالیف کې د کارولو لپاره. د شاتنۍ تشریح ډول لیست کې د شاتنۍ تشریح ډول غوره کړئ.
شاته-تشریحات د ډیالوګ بکس
په بدیل سره، تاسو کولی شئ د لاندې quartus_cdb اجرا وړ سره بیرته تشریح چل کړئ. quartus_cdb --back_annotate [-dsp] [-رام] [-کلاک]
نوټ
- د اجرا وړ د اضافي [-dsp]، [-ram]، او [-clock] متغیرونو ملاتړ کوي چې د Back-annotate Assignments ډیالوګ بکس لا تر اوسه ملاتړ نه کوي.
د ډیزاین ویش پایلې خوندي کړئ
نوټ
- د ډیزاین د ویشلو وروسته، تاسو کولی شئ د بلاکونو لپاره هغه برخې خوندي کړئ چې د وخت سره سمون لري، او د نورو ډیزاین بلاکونو اصلاح کولو تمرکز کوي. برسېره پردې، د ګړندۍ خوندي کولو اختیار د تالیف پرمهال یوازې د انٹرفیس منطق ته د خوندي شوي برخې منطق ساده کوي ، په دې توګه د برخې لپاره د تالیف وخت کموي. فاسټ پریزر یوازې د روټ برخې بیا کارولو او د جزوي بیا تنظیم کولو ډیزاینونو ملاتړ کوي. د فرعي ماډلونو سره د ډیزاینونو لپاره چې د وخت بندولو لپاره ننګونې وي، تاسو کولی شئ د واحد اصلاح او د ماډل برخې تالیف ترسره کړئ، او بیا د وخت تړل شوي ماډل صادر کړئ ترڅو په راتلونکو تالیفونو کې پلي کول خوندي کړئ.
د ډیزاین ویش پایلې ساتل
د بلاک پر بنسټ ډیزاین د ډیزاین ویشلو ته اړتیا لري. د ډیزاین ویش کول تاسو ته اجازه درکوي چې ستاسو په ډیزاین کې د انفرادي منطق بلاکونه وساتئ، مګر کولی شي د پارشن کراس کولو او فرش پلان اغیزو له امله د احتمالي فعالیت ضایع هم معرفي کړي. تاسو اړتیا لرئ دا فکتورونه توازن کړئ کله چې د بلاک پر بنسټ ډیزاین تخنیکونه کاروئ. لاندې د لوړې کچې مرحلې د ریښې برخې بیا کارولو ډیزاینونو لپاره د برخې ساتنې جریان تشریح کوي:
- په پروسس کولو کلیک وکړئ ➤ پیل ➤ تحلیل او توضیحات پیل کړئ.
- د پروژې نیویګیټر کې، د وخت بند شوي ډیزاین مثال کې ښیې کلیک وکړئ، د ډیزاین برخې ته اشاره وکړئ، او د ویش ډول غوره کړئ، لکه څنګه چې په 23 پاڼه کې د ډیزاین برخې ترتیبات تشریح کوي.
د ډیزاین برخې جوړول
- د ویش لپاره د منطق لاک فرش پلان کولو محدودیتونه تعریف کړئ. د ډیزاین پارټیشن کړکۍ کې، په برخه کې ښي کلیک وکړئ او بیا د منطق لاک سیمه کلیک وکړئ ➤ نوی منطق لاک سیمه رامینځته کړئ. ډاډ ترلاسه کړئ چې سیمه دومره لویه ده چې په ویش کې ټول منطق وتړل شي.
- د تالیف څخه وروسته د برخې پایلې صادرولو لپاره، د ډیزاین برخې کړکۍ کې، د .qdb برخه د وروستي صادراتو په توګه مشخص کړئ. File.
د وروستي صادراتو وروسته File
- د ډیزاین تالیف کولو او د برخې صادرولو لپاره، د تالیف ډشبورډ کې د کمپائل ډیزاین کلیک وکړئ.
- د Intel Quartus Prime سافټویر کې د لوړې کچې پروژه خلاص کړئ.
- په دنده کلیک وکړئ ➤ ترتیبات ➤ کمپیلر ترتیبات ➤ زیاتیدونکي تالیف. د ګړندي محافظت اختیار فعال کړئ.
د ګړندي ساتنې اختیار
- په OK کلیک وکړئ.
- د ډیزاین برخې کړکۍ کې، صادر شوي .qdb د برخې ډیټابیس په توګه مشخص کړئ File د پوښتنې لاندې ویش لپاره. دا .qdb اوس په پروژه کې د دې برخې لپاره سرچینه ده. کله چې تاسو د فاسټ پریزریو اختیار فعال کړئ، کمپیلر د وارد شوي برخې منطق یوازې د انٹرفیس منطق ته کموي، په دې توګه د تالیف وخت کموي چې برخې ته اړتیا لري.
د ډیزاین برخې تنظیمات
د ډیزاین برخې تنظیمات
| اختیار | تفصیل |
| د ویش نوم | د ویش نوم مشخص کوي. د هرې برخې نوم باید ځانګړی وي او یوازې د الفانومیریک حروف څخه جوړ وي. د Intel Quartus Prime سافټویر په اوتومات ډول د هرې پروژې بیاکتنې لپاره د لوړې کچې (|) "root_partition" رامینځته کوي. |
| د مرحلې لاره | د هستۍ د درجې لاره مشخصوي چې تاسو یې ویش ته ځانګړي کړئ. تاسو دا ارزښت په کې مشخص کړئ نوې برخه جوړه کړئ د خبرو اترو بکس. د ریښی د ویش د درجه بندي لاره ده |. |
| ډول | د لاندې برخو ډولونو څخه د مشخص کولو لپاره دوه ځله کلیک وکړئ کوم چې دا کنټرولوي چې څنګه کمپیلر تقسیم پروسس کوي او پلي کوي: |
| ادامه… | |
| اختیار | تفصیل |
| • ډیفالټ- یو معیاري ویش پیژني. کمپیلر د اړوند ډیزاین سرچینې په کارولو سره ویش پروسس کوي files.
• د بیا تنظیم وړ- د جزوی بیا تنظیم کولو جریان کې د بیا تنظیم کولو وړ ویش پیژني. مشخص کړئ د بیا تنظیم وړ د ترکیب پایلو ساتلو لپاره ټایپ کړئ، پداسې حال کې چې د PR جریان کې د برخې ترمیم ته اجازه ورکوي. • ساتل شوی کور- د بلاک پر بنسټ ډیزاین جریان کې یوه برخه وپیژني چې د اصلي پراختیا لپاره د مصرف کونکي لخوا د وسیلې پریرۍ له سره کارول کیږي. |
|
| د ساتنې کچه | د برخې لپاره د لاندې ساتنې کچې څخه یوه مشخص کوي:
• نه ټاکل شوی- د ساتنې کچه نه مشخصوي. ویش د سرچینې څخه تالیف کیږي files. • ترکیب شوی— پارشن د ترکیب شوي سنیپ شاټ په کارولو سره تالیف کوي. • وروستی- ویش د وروستي سنیپ شاټ په کارولو سره تالیف کوي. سره د ساتنې کچه of ترکیب شوی or وروستید سرچینې کوډ کې بدلونونه په ترکیب کې نه ښکاري. |
| خالي | یو خالي برخه مشخصوي چې کمپیلر یې پریږدي. دا ترتیب د دې سره مطابقت نلري ساتل شوی کور او د ویش ډیټابیس File د ورته ویش لپاره ترتیبات. د د ساتنې کچه باید وي نه ټاکل شوی. یو خالي ویش نشي کولی د ماشومانو ویشونه ولري. |
| د ویش ډیټابیس File | د ویش ډیټابیس مشخص کوي File (.qdb) چې تالیف کونکی د برخې د تالیف کولو پرمهال کاروي. تاسو د s لپاره .qdb صادر کړئtagد هغه تالیف چې تاسو غواړئ بیا وکاروئ (متحرک یا وروستی). .qdb یوې برخې ته وټاکئ ترڅو دا پایلې په بل شرایطو کې بیا وکاروي. |
| د ادارې بیا پابند کول | • د PR جریان — هغه اداره مشخصوي چې د هر پلي کولو بیاکتنې کې ډیفالټ شخصیت بدلوي.
• د روټ برخې د بیا کارولو جریان — هغه اداره مشخصوي چې د مصرف کونکي پروژې کې خوندي اصلي منطق ځای په ځای کوي. |
| رنګ | د چپ پلانر او ډیزاین پارشن پلانر نندارې کې د برخې رنګ کوډ کول مشخص کوي. |
| د وروسته ترکیب صادرات File | په اتوماتيک ډول د .qdb د برخې لپاره د وروسته ترکیب تالیف پایلې صادروي چې تاسو یې مشخص کوئ، هر ځل چې تحلیل او ترکیب پرمخ ځي. تاسو کولی شئ په اوتومات ډول هر ډول ډیزاین پارټیشن صادر کړئ چې ساتل شوی والدین برخه نلري ، پشمول د root_partition. |
| د وروستي صادراتو وروسته File | په اتوماتيک ډول د برخې لپاره د وروستي تالیف پایلې په اتوماتيک ډول .qdb ته صادروي چې تاسو یې مشخص کوئ، هر ځل چې وروستی stagد فټر چلونو e. تاسو کولی شئ په اوتومات ډول هر ډول ډیزاین پارټیشن صادر کړئ چې ساتل شوی والدین برخه نلري ، پشمول د root_partition. |
AN 903 د اسنادو بیاکتنې تاریخ
دا سند لاندې د بیاکتنې تاریخ لري:
| د سند نسخه | د Intel Quartus Prime نسخه | بدلونونه |
| 2021.02.25 | 19.3 | د "کشش" سره د "پیل" ځای په ځای شوی د ډیزاین RTL تحلیل او اصلاح کول موضوع |
| 2020.03.23 | 19.3 | په کوډ کې د نحوي تېروتنه سمه شوېampد "لاک ډاون ساعتونه، RAMs، او DSPs" موضوع کې. |
| 2019.12.03 | 19.3 | • لومړی عامه خپرونه. |
اسناد / سرچینې
 |
intel AN 903 د وخت بندولو ګړندی کول [pdf] د کارونکي لارښود AN 903 ګړندی کول د وخت بندول ، AN 903 ګړندی کول د وخت بندول ، د وخت بندول |
