intel AN 903 تيز رفتار وقت بند ڪرڻ

AN 903: Intel® Quartus® Prime Pro Edition ۾ وقت جي بندش کي تيز ڪرڻ

جديد FPGA ڊزائينز جي کثافت ۽ پيچيدگي، جيڪي ايمبيڊڊ سسٽم، IP، ۽ تيز رفتار انٽرفيس کي گڏ ڪن ٿا، وقت جي بندش لاءِ وڌندڙ چئلينجز پيش ڪن ٿا. دير سان آرڪيٽيڪچرل تبديليون ۽ تصديق جي چئلينجن کي وقت جي استعمال جي ڊيزائن جي ورهاڱي جي ڪري سگھي ٿو. هي دستاويز ٽن مرحلن کي اختصار ڪري ٿو وقت جي بندش کي تيز ڪرڻ لاءِ هڪ تصديق ٿيل ۽ ورجائي قابل طريقو استعمال ڪندي Intel® Quartus® Prime Pro Edition سافٽ ويئر. ھن طريقي ۾ ابتدائي RTL تجزيو ۽ اصلاح شامل آھي، گڏوگڏ پاڻمرادو ٽيڪنڪون شامل آھن تاليف جي وقت کي گھٽائڻ ۽ ڊيزائن جي پيچيدگي کي گھٽائڻ ۽ وقت جي بندش لاءِ گھربل تکرار.

وقت بند ڪرڻ جي تڪڙي قدم

وقت بند ڪرڻ جي تڪڙي قدم

وقت بند ڪرڻ جو مرحلو	وقت بند ڪرڻ جي سرگرمي	تفصيلي ڄاڻ
قدم 1: RTL جو تجزيو ۽ اصلاح ڪريو	•    صحيح ڊيزائن اسسٽنٽ جي خلاف ورزي صفحي 4 تي •    منطق جي سطح کي گھٽايو صفحي 7 تي •    هاء فين آئوٽ نيٽ کي گھٽايو صفحي 9 تي	•    Intel Quartus Prime Pro ايڊيشن يوزر گائيڊ: ڊيزائن اصلاح •    Intel Quartus Prime Pro ايڊيشن يوزر گائيڊ: ڊيزائن سفارشون
مرحلا 2: ڪمپلر جي اصلاح کي لاڳو ڪريو	•    ڪمپلر آپٽمائيزيشن موڊس لاڳو ڪريو ۽ حڪمت عمليون صفحي 13 تي •    اعلي استعمال لاءِ ڪنجيشن کي گھٽايو صفحي 16 تي	•    Intel Quartus Prime Pro ايڊيشن يوزر گائيڊ: ڊيزائن تاليف •    Intel Quartus Prime Pro ايڊيشن يوزر گائيڊ: ڊيزائن اصلاح
قدم 3: اطمينان بخش نتيجا محفوظ ڪريو	•    لاڪ ڊائون ڪلاڪ، رام، ۽ ڊي ايس پيز صفحي 20 تي •    ڊيزائن ورهاڱي جا نتيجا محفوظ ڪريو صفحي 21 تي	•    Intel Quartus Prime Pro ايڊيشن يوزر گائيڊ: بلاڪ- بنياد تي ڊيزائن •    AN-899: ڪمپائل کي گهٽائڻ فاسٽ بچاء سان گڏ وقت

مرحلا 1: تجزيو ۽ بهتر ڪريو ڊيزائن RTL

توهان جي ڊيزائن جي سورس ڪوڊ کي بهتر ڪرڻ عام طور تي توهان جي نتيجن جي معيار کي بهتر ڪرڻ لاءِ پهريون ۽ سڀ کان وڌيڪ اثرائتو ٽيڪنڪ آهي. Intel Quartus Prime Design اسسٽنٽ توهان کي بنيادي ڊيزائن جي ضابطن جي ڀڃڪڙي کي جلدي درست ڪرڻ ۾ مدد ڪري ٿو، ۽ RTL تبديلين جي سفارش ڪري ٿو جيڪي ڊيزائن جي اصلاح ۽ وقت جي بندش کي آسان ڪن ٿيون.

وقت بند ڪرڻ جا مسئلا

• اضافي منطقي سطحن تي اثر انداز ٿئي ٿو فٽر پروسيسنگ آرڊر، مدت، ۽ نتيجن جي معيار.
• هاءِ فين آئوٽ نيٽ وسيلن جي گنجائش جو سبب بڻجن ٿا ۽ ڊيٽا جي رستن تي اضافي ٽينشن شامل ڪن ٿا، بي ضرورت رستي جي تنقيد کي وڌائي ٿو، ۽ وقت جي بندش کي پيچيده ڪري ٿو. هي ٽينشن ڪشش واري قوت آهي جيڪا رستي کي ڇڪيندي آهي (۽ سڀ رستا جيڪي حصيداري ڪن ٿا اهو اعلي فين آئوٽ سگنل) هاءِ فين آئوٽ ماخذ ڏانهن.

وقت بند ڪرڻ جو حل

• صفحي 4 تي صحيح ڊيزائن اسسٽنٽ جي خلاف ورزيون - جلدي سڃاڻڻ ۽ درست ڪرڻ لاءِ بنيادي ڊيزائن قاعدن جي خلاف ورزيون جيڪي توهان جي ڊيزائن سان لاڳاپيل آهن.
• صفحي 7 تي منطقي سطحن کي گھٽايو- ان ڳالهه کي يقيني بڻائڻ لاءِ ته ڊزائن جا سڀئي عنصر ساڳيا فٽر اصلاحون حاصل ڪري سگھن ٿا ۽ مرتب وقت کي گھٽائڻ لاءِ.
• صفحو 9 تي هاءِ فين آئوٽ نيٽ کي گھٽايو — وسيلن جي کوٽ کي گهٽائڻ ۽ وقت جي بندش کي آسان ڪرڻ لاءِ.

لاڳاپيل معلومات

• "ڊزائن جي ضابطي جي جانچ ڪندي ڊيزائن اسسٽنٽ،" Intel Quartus Prime Pro Edition يوزر گائيڊ: ڊيزائن سفارشون
• "ماخذ ڪوڊ کي بهتر ڪريو،" Intel Quartus Prime Pro Edition يوزر گائيڊ: ڊيزائن جي اصلاح
• ”فين آئوٽ ڪنٽرول لاءِ نقل رجسٽر،“ Intel Quartus Prime Pro Edition User Guide: Design Optimization

صحيح ڊيزائن اسسٽنٽ جي خلاف ورزي

معلوم وقت جي بندش جي مسئلن کي ختم ڪرڻ لاءِ ابتدائي ڊيزائن جي تجزيي کي انجام ڏيڻ خاص طور تي پيداوار وڌائي ٿو. ڊفالٽ سيٽنگن سان شروعاتي تاليف کي هلائڻ کان پوء، توھان ٻيهر ڪري سگھو ٿاview ڊيزائن اسسٽنٽ شروعاتي تجزيو لاء رپورٽون. جڏهن فعال ٿيو، ڊيزائن اسسٽنٽ خودڪار طور تي ڪنهن به خلاف ورزي جي رپورٽ ڪري ٿو معياري سيٽ جي خلاف Intel FPGA-سفارش ڪيل ڊيزائن جي رهنمائي ڪرڻ وارو. توهان ڪمپليشن فلو موڊ ۾ ڊزائين اسسٽنٽ هلائي سگهو ٿا، توهان کي اجازت ڏئي ٿي view تاليف لاء لاڳاپيل ڀڃڪڙيون stagتوهان ڊوڙندا آهيو. متبادل طور تي، ڊيزائن اسسٽنٽ موجود آهي تجزيو موڊ ۾ ٽائمنگ اينالائيزر ۽ چپ پلانر ۾.

• ڪمپليشن فلو موڊ- هڪ يا وڌيڪ ايس جي دوران خودڪار طريقي سان هلندو آهيtages compilation. ھن موڊ ۾، ڊيزائن اسسٽنٽ استعمال ڪندو آھي ان فلو (عارضي) ڊيٽا کي گڏ ڪرڻ دوران.
• تجزيو موڊٽائمنگ اينالائيزر ۽ چپ پلانر مان ڊزائين اسسٽنٽ کي هلائڻ لاءِ مخصوص ڪمپليشن تي ڊيزائن جي ڀڃڪڙين جو تجزيو ڪرڻ لاءِtage، تاليف جي وهڪري ۾ اڳتي وڌڻ کان اڳ. تجزيو موڊ ۾، ڊيزائن اسسٽنٽ استعمال ڪري ٿو جامد تاليف سنيپ شاٽ ڊيٽا.

ڊيزائن اسسٽنٽ هر قاعدي جي خلاف ورزي کي هيٺين شدت جي سطحن مان هڪ سان نامزد ڪري ٿو. توھان وضاحت ڪري سگھوٿا ته ڪھڙا قاعدا توھان چاھيو ٿا ڊيزائن اسسٽنٽ کي توھان جي ڊيزائن ۾ چيڪ ڪرڻ، ۽ شدت جي سطح کي ترتيب ڏيو، اھڙيءَ طرح ضابطن جي چڪاس کي ختم ڪريو جيڪي توھان جي ڊيزائن لاءِ اھم ناھن.

ڊيزائن اسسٽنٽ قاعدي جي شدت جي سطح

ڪيٽيگريون	وصف	شدت جي سطح جو رنگ
نازڪ	ايڊريس جو مسئلو هٿ ڪرڻ لاءِ.	ڳاڙهو
هاءِ	ممڪن طور تي فنڪشنل ناڪامي سبب. ظاهر ٿي سگھي ٿو غائب يا غلط ڊيزائن ڊيٽا.	نارنگي
وچولي	ممڪن طور تي نتيجن جي معيار کي متاثر ڪري ٿو fMAX يا وسيلن جي استعمال.	ناسي
گھٽ	ضابطو RTL ڪوڊنگ ھدايتن لاءِ بھترين طريقا ڏيکاري ٿو.	نيرو

ڊيزائن اسسٽنٽ کي ترتيب ڏيڻ
توھان مڪمل ڪري سگھوٿا ڊيزائن اسسٽنٽ کي پنھنجي انفرادي ڊيزائن جي خاصيتن ۽ رپورٽنگ جي ضرورتن لاءِ. ڪلڪ ڪريو اسائنمينٽس ➤ سيٽنگون ➤ ڊيزائن اسسٽنٽ اصول سيٽنگون اختيارن کي بيان ڪرڻ لاءِ جيڪي ڪنٽرول ڪن ٿا ته ڪھڙا قاعدا ۽ پيرا ميٽر مختلف قسمن تي لاڳو ٿين ٿا.tagڊيزائن جي قاعدن جي چڪاس لاءِ ڊيزائن جي تاليف.

ڊيزائن اسسٽنٽ اصول سيٽنگون

هلندڙ ڊيزائن اسسٽنٽ
جڏهن فعال ٿئي ٿي، ڊزائين اسسٽنٽ پاڻمرادو هلندي آهي تاليف جي دوران ۽ رپورٽن کي فعال ٿيل ڊيزائن جي ضابطن جي خلاف ورزين جي تاليف جي رپورٽ ۾. متبادل طور تي، توھان ھلائي سگھوٿا ڊيزائن اسسٽنٽ کي تجزيو موڊ ۾ ھڪڙي مخصوص تاليف واري سنيپ شاٽ تي صرف ان تي تجزيو ڪرڻ لاءِ.tage. تاليف دوران خودڪار ڊيزائن اسسٽنٽ چيڪنگ کي فعال ڪرڻ لاءِ:

• ڊزائين اسسٽنٽ رول ​​سيٽنگون ۾ تاليف دوران ڊيزائن اسسٽنٽ جي عمل کي فعال ڪريو. تجزيو موڊ ۾ ڊيزائن اسسٽنٽ کي هلائڻ لاءِ مخصوص سنيپ شاٽ جي تصديق ڪرڻ لاءِ ڪنهن به ڊزائن جي ضابطن جي خلاف جيڪي سنيپ شاٽ تي لاڳو ٿين ٿا:
• ٽائمنگ اينالائيزر يا چپ پلانر ٽاسڪ پينل ۾ رپورٽ ڊي آر سي تي ڪلڪ ڪريو.

Viewڊزائيننگ اسسٽنٽ نتيجن کي درست ڪرڻ ۽ درست ڪرڻ
ڊيزائن اسسٽنٽ رپورٽن کي فعال ڪيو ڊيزائن جي ضابطن جي خلاف ورزين ۾ مختلف ايسtagتاليف جي رپورٽ جي es.

ڊيزائن اسسٽنٽ نتيجن ۾ Synthesis، منصوبه بندي، جاء، ۽ حتمي رپورٽون

جي طرف view هر قاعدي جا نتيجا، قاعدن جي فهرست ۾ قاعدي تي ڪلڪ ڪريو. ضابطي جي وضاحت ۽ اصلاح لاء ڊزائين سفارشون ظاهر ٿين ٿيون.

ڊيزائن اسسٽنٽ ضابطن جي ڀڃڪڙي جي سفارش

پنھنجي RTL کي تبديل ڪريو ڊيزائن جي ضابطن جي ڀڃڪڙي کي درست ڪرڻ لاء.

منطق جي سطح کي گھٽايو

اضافي منطقي سطح فٽر جي معيار جي نتيجن کي متاثر ڪري سگھي ٿي ڇو ته ڊزائين نازڪ رستو فٽر پروسيسنگ آرڊر ۽ مدت کي متاثر ڪري ٿو. Fitter وقت جي سستي جي بنياد تي ڊزائن کي جڳهن ۽ رستن کي ترتيب ڏئي ٿو. فٽر ڊگھا رستا رکي ٿو گھٽ ۾ گھٽ سست سان. فٽٽر عام طور تي اعلي منطقي سطح جي رستن کي گھٽ منطق جي سطح جي رستن تي ترجيح ڏئي ٿو. عام طور تي، فٽر کان پوء ايسtage مڪمل آهي، باقي نازڪ رستا سڀ کان وڌيڪ منطقي سطح جا رستا نه آهن. فٽٽر ترجيحي جڳھ، رستي، ۽ اعلي سطحي منطق کي ريٽيمنگ ڏئي ٿو. منطق جي سطح کي گهٽائڻ ۾ مدد ڪري ٿي ته اهو يقيني بڻائي سگهجي ته ڊزائن جا سڀئي عنصر ساڳيا فٽر ترجيح حاصل ڪن ٿا. رپورٽون هلايو ➤ ڪسٽم رپورٽون ➤ رپورٽ ٽائيمنگ ٽائمنگ اينالائيزر ۾ رپورٽون ٺاھيو جيڪي رستي ۾ منطق جي سطح کي ڏيکاريندي. جيڪڏهن رستو وقت ۾ ناڪام ٿئي ٿو ۽ منطقي سطحن جو تعداد وڌيڪ آهي، ڪارڪردگي بهتر ڪرڻ لاء ڊزائن جي انهي حصي ۾ پائپ لائننگ شامل ڪرڻ تي غور ڪريو.

رستي جي رپورٽ ۾ منطق جي کوٽائي

رپورٽنگ منطق جي سطح جي کوٽائي
مرتب ڪرڻ واري منصوبي کان پوءِtagاي، توهان هلائي سگهو ٿا report_logic_depth ٽائمنگ اينالائيزر Tcl ڪنسول ۾ view هڪ ڪلاڪ ڊومين اندر منطق جي سطحن جو تعداد. report_logic_depth ڏيکاري ٿو منطق جي کوٽائي جي تقسيم نازڪ رستن جي وچ ۾، توهان کي انهن علائقن جي نشاندهي ڪرڻ جي اجازت ڏئي ٿي جتي توهان پنهنجي RTL ۾ منطق جي سطح کي گهٽائي سگهو ٿا.

رپورٽ_لاجڪ_ڊيپٿ -پينل_نام -کان [get_clocks ] \ - ڏانهن [ get_clocks ]

report_logic_depth Output

RTL کي بهتر ڪرڻ لاءِ ڊيٽا حاصل ڪرڻ لاءِ، compiler جي منصوبي کان پوءِ رپورٽ_لوجڪ_ڊيپٿ کي هلايو.tage، باقي Fitter کي هلائڻ کان اڳtages. ٻي صورت ۾، پوسٽ فٽر رپورٽون پڻ شامل آهن جسماني اصلاح جا نتيجا (ريٽمنگ ۽ ريزائنٽس).

رپورٽنگ پاڙيسري رستا
فٽر کي هلائڻ کان پوء (فائنلائز) ايسtage، توهان هلائي سگهو ٿا report_neighbor_paths نازڪ رستي جي بنيادي سبب کي طئي ڪرڻ ۾ مدد لاءِ (مثال طورample, high logic level, retiming limitation, sub-optimal placement, I/O ڪالمن ڪراسنگ, Hold-fix, or others): report_neighbor_paths -to_clock -npaths -panel_name

report_neighbor_paths ڊيزائن ۾ سڀ کان وڌيڪ وقت جي نازڪ رستا جي رپورٽ ڪري ٿو، بشمول لاڳاپيل سست، اضافي رستي جي خلاصو معلومات، ۽ رستي جي حد بندي خاني.

report_neighbour_paths Output

report_neighbor_paths ڏيکاري ٿو سڀ کان وڌيڪ وقت وارو-نازڪ رستو اڳ ۽ رستو هر نازڪ رستي کان پوءِ. رستي جي ريٽيمنگ يا منطقي توازن وقت جي بندش کي آسان بڻائي سگھي ٿي جيڪڏھن رستي تي منفي سست آھي، پر رستي تي مثبت سستي اڳي يا رستي کان پوءِ.

ريٽيمنگ کي فعال ڪرڻ لاءِ، پڪ ڪريو ته ھيٺ ڏنل آپشن آن آھن:

• رجسٽرن لاءِ- اسائنمينٽس کي فعال ڪريو ➤ سيٽنگون ➤ ڪمپائلر سيٽنگون ➤ رجسٽر آپٽمائيزيشن ➤ اجازت ڏيو رجسٽر ريٽيمنگ
• RAM جي آخري پوائنٽن لاءِ- اسائنمينٽس کي فعال ڪريو ➤ سيٽنگون ➤ ڪمپلر سيٽنگون ➤ فٽر سيٽنگون (اڃا) ➤ اجازت ڏيو رام ريٽيمنگ کي
• DSP End Points لاءِ — اسائنمينٽس کي فعال ڪريو ➤ سيٽنگون ➤ ڪمپائلر سيٽنگون ➤ فٽر سيٽنگون (ترقي يافته) ➤ ڊي ايس پي کي ٻيهر وقت ڏيڻ جي اجازت ڏيو

نوٽ

جيڪڏهن وڌيڪ منطق جي توازن جي ضرورت آهي، توهان کي لازمي طور تي پنهنجي RTL کي تبديل ڪرڻ گهرجي منطق کي نازڪ رستي کان رستي کان اڳ يا رستي کان پوء.
جيڪڏهن هڪ رجسٽر جي پيداوار ان جي ان پٽ سان ڳنڍيل آهي، هڪ يا ٻئي پاڙيسري رستا موجوده رستي جي هڪجهڙائي ٿي سگهي ٿي. جڏهن پاڙيسري رستا ڳولي رهيا آهن بدترين سستي سان، سڀ آپريٽنگ حالتون سمجهيا وڃن ٿا، نه رڳو مکيه رستي جي آپريٽنگ حالتون.

ٽيڪنالاجي نقشي ۾ منطق جي سطح کي ڏسڻ Viewer
ٽيڪنالاجي جو نقشو Viewer پڻ مهيا ڪري ٿي اسڪيميٽ، ٽيڪنالاجي-نقشي، ڊيزائن جي نيٽ لسٽ جي نمائندگي، ۽ توهان کي ڏسڻ ۾ مدد ڪري سگهي ٿي ته ڊزائن ۾ ڪهڙا علائقا منطقي سطحن جي تعداد کي گهٽائڻ مان فائدو حاصل ڪري سگهن ٿا. توھان پڻ تحقيق ڪري سگھوٿا ھڪڙي رستي جي جسماني ترتيب کي تفصيل سان چپ پلانر ۾. ھڪڙي ھڪڙي وقت واري رستي کي ڳولڻ لاء viewers، وقت جي رپورٽ ۾ ھڪڙي رستي تي صحيح ڪلڪ ڪريو، رستو ڳولڻ ڏانھن اشارو ڪريو، ۽ ٽيڪنالاجي نقشي ۾ جڳھ چونڊيو. Viewer.

هاء فين آئوٽ نيٽ کي گھٽايو

هاء فين-آئوٽ نيٽ وسيلن جي گنجائش جو سبب بڻجن ٿا، ان ڪري وقت جي بندش کي پيچيده ڪري ٿو. عام طور تي، ڪمپلر خودڪار طور تي گھڙين سان لاڳاپيل اعلي فين آئوٽ نيٽ کي منظم ڪري ٿو. ڪمپائلر خود بخود تسليم ٿيل اعلي فين آئوٽ نيٽ کي عالمي گھڙي نيٽ ورڪ ڏانهن وڌايو. Compiler جڳھ ۽ رستي جي دوران اعلي اصلاح جي ڪوشش ڪري ٿوtages، جنهن جي نتيجي ۾ فائدي واري رجسٽر جي نقل. هيٺين ڪنڊن جي ڪيسن ۾، توھان اضافي ڪري سگھوٿا گھٽتائي گھٽائيندي ھيٺين مينوئل تبديلين سان پنھنجي ڊيزائن RTL ۾:

هاء فين-آئوٽ نيٽ ڪارنر ڪيس

ڊيزائن جي خصوصيت	دستي RTL اصلاح
هاء فين-آئوٽ نيٽ جيڪي ڪيترن ئي درجه بندي يا جسماني طور تي پري منزلن تائين پهچن ٿا	پائپ لائن ۾ آخري رجسٽر تي duplicate_hierarchy_depth اسائنمينٽ جي وضاحت ڪريو دستي طور تي اعليٰ فين آئوٽ نيٽ ورڪن کي درجي بندين ۾ نقل ڪرڻ لاءِ. واضع ڪريو duplicate_register اسائنمنٽ کي نقل ڪرڻ لاءِ رجسٽرن کي مقرر ڪرڻ دوران.
ڊي ايس پي يا M20K ميموري بلاڪ ڏانهن ڪنٽرول سگنلن سان ٺهيل ٺاهجي گڏيل منطق کان	ڊرائيو ڪنٽرول سگنل کي ڊي ايس پي يا M20K ياداشت ڏانهن رجسٽر مان.

درجابندي جي حوالي سان درجابندي
توھان وضاحت ڪري سگھو ٿا duplicate_hierarchy_depth تفويض آخري رجسٽر تي ھڪڙي پائپ لائن ۾ رجسٽر جي نقل ۽ فين آئوٽ جي ٺاھڻ جي ھدايت ڪرڻ لاءِ. ھيٺ ڏنل انگ اکر ھيٺ ڏنل نقل_hierarchy_depth تفويض جي اثر کي واضع ڪن ٿا:

set_instance_assignment -name duplicate_hierarchy_depth -to \

ڪٿي:

• register_name- هڪ زنجير ۾ آخري رجسٽر جيڪو ڪيترن ئي درجه بندي کي پسند ڪري ٿو.
• level_number- نقل ڪرڻ لاءِ زنجير ۾ رجسٽرن جو تعداد.

شڪل 9. نقل رجسٽر ڪرڻ کان اڳ
ترتيب ڏيو duplicate_hierarchy_depth اسائنمنٽ کي لاڳو ڪرڻ لاءِ رجسٽر ڊپليڪيشن کي لاڳو ڪرڻ لاءِ مختلف درجي تي، ۽ زنجير ۾ آخري رجسٽر کان پوءِ رجسٽر جو هڪ وڻ ٺاهيو. توھان وضاحت ڪريو رجسٽر جو نالو ۽ نقلن جو تعداد ھيٺ ڏنل مثال ۾ M پاران ظاھر ڪيو ويو آھيampلي. ڳاڙھو تير نقلي رجسٽرن جي امڪاني جڳھن کي ڏيکاري ٿو.

• set_instance_assignment -نالو DUPLICATE_HIERARCHY_DEPTH -کي regZ M

رجسٽرڊ نقل = 1
رجسٽر ڊپليڪيشن (M=1) جي ھيٺين ھڪڙي سطح جي وضاحت ڪندي ھڪڙي رجسٽر (regZ) کي ھڪڙي سطح ھيٺ ٺاھيو آھي ڊيزائن جي درجي بندي جي:

• set_instance_assignment -نالو DUPLICATE_HIERARCHY_DEPTH -کي regZ 1

رجسٽرڊ نقل = 3
رجسٽر ڊپليڪيشن جي ٽن سطحن جي وضاحت ڪرڻ (M=3) ٽن رجسٽرن کي نقل ڪري ٿو (regZ, regY, regX) ترتيب وار ٽي، ٻه، ۽ هڪ سطح هيٺ، ترتيب وار:

• set_instance_assignment -نالو DUPLICATE_HIERARCHY_DEPTH -کي regZ 3

نقل ڪرڻ ۽ رجسٽرن کي درجابندي ۾ دٻائڻ سان، ڊزائن سڀني منزلن ڏانهن چڪرن جو ساڳيو تعداد برقرار رکي ٿي، جڏهن ته انهن رستن تي ڪارڪردگي کي تمام گهڻو تيز ڪري ٿو.

رجسٽريشن دوران نقل نقل ڪريو
تصوير 12 صفحي 11 تي هڪ رجسٽر ڏيکاري ٿو وڏي فين آئوٽ سان چپ جي وڏي پکيڙ واري علائقي ڏانهن. ھن رجسٽر کي 50 ڀيرا نقل ڪرڻ سان، توھان رجسٽر ۽ منزلن جي وچ ۾ فاصلو گھٽائي سگھو ٿا جيڪو آخرڪار تيز ڪلاڪ ڪارڪردگيءَ جو نتيجو آھي. duplicate_register کي تفويض ڪرڻ ڪمپائلر کي اجازت ڏئي ٿو ته فزيڪل قربت جو فائدو وٺن ته جيئن فين آئوٽ جي سبسيٽ کي فيڊ ڪندي نئين رجسٽرن جي جاءِ تي رهنمائي ڪري.

شڪل 12. رجسٽريشن دوران نقل نقل ڪريو

نوٽ: چپ تي سگنل نشر ڪرڻ لاءِ، ملٽي استعمال ڪريوtage پائپ لائن. پائپ لائن ۾ هر هڪ رجسٽر تي duplicate_register اسائنمينٽ لاڳو ڪريو. هي ٽيڪنڪ هڪ وڻ جي جوڙجڪ ٺاهي ٿي جيڪا چپ ۾ سگنل کي نشر ڪري ٿي.

Viewنقل جا نتيجا
هيٺين جوڙجڪ جي جوڙجڪ، view نقل جا نتيجا hierarchical Tree Duplication Summary رپورٽ ۾ Compilation Report جي Synthesis فولڊر ۾. رپورٽ هيٺ ڏنل مهيا ڪري ٿي:

• رجسٽرن تي معلومات جن کي نقل ٿيل_hierarchy_depth اسائنمينٽ آهي.
• زنجير جي ڊيگهه جو سبب جيڪو توهان استعمال ڪري سگهو ٿا شروعاتي نقطي جي طور تي وڌيڪ بهتري لاءِ تفويض سان.
• زنجير ۾ انفرادي رجسٽرن بابت معلومات جيڪا توهان لاڳو ٿيل نقلن جي جوڙجڪ کي بهتر سمجهڻ لاءِ استعمال ڪري سگهو ٿا.

Fitter رپورٽ ۾ رجسٽرن تي ھڪڙو سيڪشن پڻ شامل آھي جنھن ۾ duplicate_register سيٽنگ آھي.

ڪمپائلر آپٽمائيزيشن ٽيڪنڪس لاڳو ڪريو

ڊزائينز جيڪي استعمال ڪن ٿا تمام اعلي سيڪڙوtagE جي FPGA ڊوائيس وسيلن جي وسيلن جي گنجائش جو سبب بڻجي سگهي ٿي، جنهن جي نتيجي ۾ گهٽ fMAX ۽ وڌيڪ پيچيده ٽائمنگ بندش. ڪمپائلر جي اصلاح واري موڊ سيٽنگون توهان کي اجازت ڏين ٿيون ته توهان کي ترتيب ڏيڻ دوران ڪمپلر جي ڪوششن جو ڌيان بيان ڪريو. مثال طورample, توهان ايريا لاء synthesis کي بهتر, يا Routability جڏهن وسيلن جي گنجائش کي خطاب ڪندي. توھان استعمال ڪري سگھوٿا انھن ساڳين اصلاحي موڊ سيٽنگن جي ميلاپ سان Intel Quartus Prime Design Space Explorer II ۾. اهي سيٽنگون ۽ ٻيون مينوئل ٽيڪنڪون توهان جي مدد ڪري سگھن ٿيون ته توهان کي تمام گهڻي استعمال ٿيل ڊيزائن ۾ بهار کي گهٽائڻ ۾.

ٽائيم بند ڪرڻ جو مسئلو

• ڊزائينز تمام اعلي ڊوائيس وسيلن جي استعمال سان پيچيدگي واري وقت جي بندش کي.

وقت بند ڪرڻ جو حل

• صفحي 13 تي ڪمپائلر آپٽمائيزيشن موڊس ۽ حڪمت عمليون لاڳو ڪريو—ڊزائن سنٿيسس لاءِ بنيادي اصلاحي موڊ جو مقصد بيان ڪريو.
• پيج 16 تي ايريا ۽ روٽيبلٽي آپشنز سان تجربو ڪريو- سيٽنگن جا اضافي مجموعا لاڳو ڪريو ڪنجيشن کي گھٽائڻ ۽ ايريا ۽ روٽيبلٽي جا مقصد پورا ڪرڻ لاءِ.
• صفحي 16 تي فريڪٽل سنٿيسس فار آرٿميٽڪ-گھڻي ڊيزائن لاءِ غور ڪريو- اعليٰ ذريعي، رياضي-گھڻي ڊيزائن لاءِ، فرڪٽل سنٿيسس ڊيوائس وسيلن جي استعمال کي گھٽائي ٿو ضرب ريگيولائيزيشن، ريٽيمنگ، ۽ لڳاتار رياضي واري پيڪنگ ذريعي.

لاڳاپيل معلومات

• "ٽائمنگ بندش ۽ اصلاح" باب، Intel Quartus Prime Pro Edition User Guide: Design Optimization
• Intel Quartus Prime Pro Edition يوزر گائيڊ: ڊيزائن ڪمپليشن

ڪمپلر جي اصلاح جا طريقا ۽ حڪمت عمليون لاڳو ڪريو

Compiler optimization modes ۽ Design Space Explorer II (DSE II) تاليف واري حڪمت عمليون لاڳو ڪرڻ لاءِ ھيٺ ڏنل معلومات استعمال ڪريو.

ڪمپلر جي اصلاح واري موڊ سيٽنگن سان تجربو ڪريو
ڪمپلر آپٽمائيزيشن موڊ سيٽنگون استعمال ڪرڻ لاءِ ھنن قدمن تي عمل ڪريو:

1. Intel Quartus Prime پروجيڪٽ ٺاهيو يا کوليو.
2. Compiler جي اعليٰ سطحي اصلاح واري حڪمت عملي جي وضاحت ڪرڻ لاءِ، ڪلڪ ڪريو اسائنمينٽس ➤ سيٽنگون ➤ ڪمپلر سيٽنگون. ھيٺ ڏنل موڊ سيٽنگن مان ڪنھن سان تجربو ڪريو، جيئن جدول 4 صفحي 14 تي بيان ڪري ٿو.
3. انهن سيٽنگن سان ڊيزائن کي گڏ ڪرڻ لاءِ، ڪلڪ ڪريو Start Compilation تي Compilation Dashboard.
4. View تاليف جي رپورٽ ۾ تاليف جا نتيجا.
5. Tools ➤ ٽائمنگ اينالائيزر تي ڪلڪ ڪريو view ڪارڪردگي تي اصلاح جي سيٽنگن جا نتيجا.

ڪمپلر آپٽمائيزيشن موڊ سيٽنگون

اصلاح جا طريقا (ڪمپائلر سيٽنگون صفحو)

اصلاح موڊ	وصف
متوازن (عام وهڪري)	مرتب ڪندڙ متوازن عمل درآمد لاءِ ترڪيب کي بهتر بڻائي ٿو جيڪو وقت جي پابندين جو احترام ڪري ٿو.
اعلي ڪارڪردگي جي ڪوشش	ڪمپائلر مقرري ۽ روٽنگ دوران وقت جي اصلاح جي ڪوشش کي وڌائي ٿو، ۽ وقت سان لاڳاپيل فزيڪل سنٿيسس آپٽمائيزيشن کي فعال ڪري ٿو (في رجسٽر آپٽمائيزيشن سيٽنگ). هر اضافي اصلاح تاليف جي وقت کي وڌائي سگھي ٿو.
وڌ ۾ وڌ پوزيشن جي ڪوشش سان اعلي ڪارڪردگي	ساڳيو ڪمپائلر اصلاحن کي فعال ڪري ٿو جيئن اعلي ڪارڪردگي جي ڪوشش, اضافي جڳهه جي اصلاح جي ڪوشش سان.
اعليٰ ڪارڪردگي	ساڳيو ڪمپائلر اصلاحن کي فعال ڪري ٿو جيئن اعلي ڪارڪردگي جي ڪوشش، ۽ تجزيي ۽ تجزيي جي دوران وڌيڪ اصلاح شامل ڪري ٿو ڊيزائن جي ڪارڪردگي کي وڌائڻ لاءِ منطقي علائقي ۾ امڪاني واڌ سان. جيڪڏهن ڊزائن جو استعمال اڳ ۾ ئي تمام گهڻو آهي، اهو اختيار شايد فٽنگ ۾ مشڪل ٿي سگهي ٿو، جيڪو پڻ مجموعي اصلاح جي معيار کي منفي طور تي متاثر ڪري سگهي ٿو.
وڌ ۾ وڌ پوزيشن جي ڪوشش سان اعلي ڪارڪردگي	ساڳيو ڪمپائلر اصلاحن کي فعال ڪري ٿو جيئن اعليٰ ڪارڪردگي, اضافي جڳهه جي اصلاح جي ڪوشش سان.
جارحتي علائقو	ڪمپلر ڊزائين ڪارڪردگي جي امڪاني خرچ تي ڊزائن کي لاڳو ڪرڻ لاء گهربل ڊيوائس ايريا کي گھٽائڻ لاء جارحتي ڪوشش ڪري ٿو.
اعلي پوزيشن روٽيبلٽي ڪوشش	ڪمپائلر ڊيزائن جي علائقي، ڪارڪردگي، ۽ تاليف جي وقت جي امڪاني خرچ تي ڊزائن کي رستي تي آڻڻ لاء وڏي ڪوشش ڪري ٿو. ڪمپلر اضافي وقت خرچ ڪري ٿو روٽنگ استعمال کي گھٽائڻ، جيڪو روٽيبلٽي کي بهتر ڪري سگهي ٿو ۽ متحرڪ طاقت پڻ بچائيندو آهي.
هاء Packing Routability جي ڪوشش	ڪمپائلر ڊيزائن جي علائقي، ڪارڪردگي، ۽ تاليف جي وقت جي امڪاني خرچ تي ڊزائن کي رستي تي آڻڻ لاء وڏي ڪوشش ڪري ٿو. ڪمپائلر اضافي وقت خرچ ڪري ٿو پيڪنگ رجسٽر، جيڪو روٽيبلٽي کي بهتر ڪري سگهي ٿو ۽ متحرڪ طاقت پڻ بچائي ٿو.
روٽيبلٽي لاءِ نيٽ لسٽ کي بهتر ڪريو	ڪمپائلر ڪارڪردگي جي ممڪن خرچ تي روٽيبلٽي کي وڌائڻ لاءِ نيٽ لسٽ جي ترميمن کي لاڳو ڪري ٿو.
جاري رهيو…

اصلاح موڊ	وصف
اعلي طاقت جي ڪوشش	ڪمپائلر گھٽ پاور لاءِ سنٿيسس کي بهتر ڪرڻ لاءِ وڏي ڪوشش ڪري ٿو. اعلي طاقت جي ڪوشش synthesis رن ٽائم وڌائي ٿو.
جارحتي طاقت	گھٽ طاقت لاءِ سنٿيسس کي بهتر ڪرڻ لاءِ جارحاڻي ڪوشش ڪري ٿو. ڪمپائلر سگنلن جي روٽنگ استعمال کي وڌيڪ گھٽائي ٿو سڀ کان وڌيڪ مخصوص يا تخميني ٽوگل جي شرحن سان، اضافي متحرڪ طاقت بچائي ٿو پر ممڪن طور تي ڪارڪردگي کي متاثر ڪري ٿو.
جارحتي مرتب وقت	گھٽ محنت ۽ گھٽ ڪارڪردگي جي اصلاحن سان ڊيزائن کي لاڳو ڪرڻ لاءِ گهربل وقت گھٽائي ٿو. هي اختيار پڻ ڪجهه تفصيلي رپورٽنگ افعال کي غير فعال ڪري ٿو. نوٽ: چالو ٿيڻ جارحتي مرتب وقت Intel Quartus Prime سيٽنگون کي فعال ڪري ٿو File (.qsf) سيٽنگون جيڪي ٻيون .qsf سيٽنگون ختم نه ٿيون ڪري سگھجن.

ڊيزائن خلائي ايڪسپلورر II تاليف واري حڪمت عمليون
DSE II توهان کي وسيلن، ڪارڪردگي، يا طاقت جي اصلاح جي مقصدن لاء بهترين پروجيڪٽ سيٽنگون ڳولڻ جي اجازت ڏئي ٿو. DSE II توهان کي اجازت ڏئي ٿو ته هڪ خاص مقصد حاصل ڪرڻ لاءِ سيٽنگن ۽ رڪاوٽن جي مختلف اڳواٽ مجموعن کي استعمال ڪندي هڪ ڊزائن کي ٻيهر ترتيب سان. DSE II پوءِ توهان جي مقصدن کي پورو ڪرڻ لاءِ بهترين سيٽنگون ميلاپ جي رپورٽ ڪري ٿو. DSE II پڻ صلاح ڪري سگھي ٿوtage. DSE II تاليف واري حڪمت عملي سيٽنگون صفحو 4 تي ٽيبل 14 ۾ اصلاحي موڊ سيٽنگون گونجنديون آهن

ڊيزائن خلائي ايڪسپلورر II

DSE II لاءِ تاليف واري حڪمت عملي بيان ڪرڻ لاءِ انهن قدمن تي عمل ڪريو:

1. DSE II لانچ ڪرڻ لاءِ (۽ Intel Quartus Prime سافٽ ويئر بند ڪريو)، ڪلڪ ڪريو ٽولز ➤ لانچ ڊيزائن اسپيس ايڪسپلورر II. Intel Quartus Prime سافٽ ويئر بند ٿيڻ کان پوءِ DSE II کوليو.
2. DSE II ٽول بار تي، ايڪسپلوريشن آئڪن تي ڪلڪ ڪريو.
3. Exploration Points کي وڌايو.
4. منتخب ڪريو ڊيزائن جي ڳولا. انهن حڪمت عملين کي ھدف ڪندي ڊيزائن جي ڳولا کي هلائڻ لاءِ تاليف واري حڪمت عملي مان ڪنھن کي فعال ڪريو.

اعلي استعمال لاءِ ڪنجيشن کي گھٽايو

ڊزائينز جيڪي 80٪ کان وڌيڪ ڊوائيس وسيلن کي استعمال ڪن ٿيون عام طور تي وقت جي بندش ۾ سڀ کان وڌيڪ مشڪلات پيش ڪن ٿيون. توھان ھيٺ ڏنل دستي ۽ پاڻمرادو ٽيڪنڪ لاڳو ڪري سگھوٿا وڌيڪ گھٽتائي کي گھٽائڻ ۽ وقت جي بندش کي آسان ڪرڻ لاءِ.

• صفحي 16 تي ايريا ۽ روٽيبلٽي اختيارن سان تجربو ڪريو
• صفحي 16 تي رياضي-گھڻي ڊيزائن لاءِ فرڪٽل سنٿيسس تي غور ڪريو

ايريا ۽ روٽيبلٽي اختيارن سان تجربو

جڏهن ڊيوائس جو استعمال روئٽنگ ڪنجشن جو سبب بڻجندو آهي، ته توهان ايريا ۽ روٽيبلٽي آپٽمائيزيشن سيٽنگن سان تجربو ڪري سگهو ٿا ته جيئن وسيلن جي استعمال ۽ توهان جي ڊيزائن لاءِ گنجائش گهٽجي. ڪلڪ ڪريو اسائنمينٽس ➤ سيٽنگون ➤ ڪمپلر سيٽنگون ➤ آپٽمائيزيشن موڊ انهن سيٽنگن تائين رسائي حاصل ڪرڻ لاءِ:

ايريا ۽ روٽيبلٽي جا اختيار

رياضي-گھڻي ڊيزائن لاءِ فريڪٽل سنٿيسس تي غور ڪريو

وڏي پيماني تي، رياضي-گھڻي ڊيزائن لاءِ، توهان ڊوائيس وسيلن جي استعمال کي بهتر ڪرڻ لاءِ خودڪار فرڪٽل سنٿيسس اصلاحن کي فعال ڪري سگھو ٿا. Fractal synthesis optimizations ۾ multiplier regularization ۽ retiming شامل آهن، انهي سان گڏ مسلسل رياضياتي پيڪنگ. اصلاحون ھدف ڊيزائن کي وڏي تعداد ۾ گھٽ-صحت واري رياضي واري عملن سان گڏ ڪن ٿيون (جهڙوڪ اضافو ۽ ضرب). توهان عالمي سطح تي يا صرف مخصوص ضربن لاءِ فرڪٽل سنٿيسس کي فعال ڪري سگهو ٿا. مثالي حالتن ۾، فرڪٽل سنٿيسس جي اصلاح 20-45٪ علائقي جي گھٽتائي حاصل ڪري سگھي ٿي.

ضرب ريگيولرائزيشن ۽ ريٽيمنگ
ضرب ريگيولرائيزيشن ۽ ريٽيمنگ انتهائي بهتر ڪيل نرم ملٽي پليئر لاڳو ڪرڻ جو اندازو لڳائي ٿو. ڪمپائلر ٻن يا وڌيڪ پائپ لائنن تي پسمانده ريٽيمنگ لاڳو ڪري سگھي ٿوtagجيڪڏهن گهربل هجي. جڏهن توهان فرڪٽل سنٿيسس کي چالو ڪندا آهيو، ته ڪمپائلر لاڳو ٿئي ٿو ضرب ريگيولائيزيشن ۽ ريٽيمنگ کي سائن ٿيل ۽ غير سائن ٿيل ملٽي پليئرز تي.

شڪل 16. ملٽي پليئر ريٽيمنگ

نوٽ

• ضرب ريگيولرائزيشن صرف منطقي وسيلن کي استعمال ڪري ٿو ۽ ڊي ايس پي بلاڪ استعمال نٿو ڪري.
• ضمير ريگيولرائيزيشن ۽ ريٽيمنگ لاڳو ڪئي ويندي آهي ٻنهي دستخط ٿيل ۽ غير دستخط ٿيل ضربن تي ماڊلز ۾ جتي FRACTAL_SYNTHESIS QSF اسائنمينٽ مقرر ٿيل آهي.

مسلسل رياضياتي پيڪنگ
مسلسل رياضي واري پيڪنگ رياضي جي دروازن کي منطقي بلاڪن ۾ ٻيهر ترتيب ڏئي ٿي انٽيل FPGA LABs ۾ فٽ ڪرڻ لاءِ بهتر انداز ۾. هي اصلاح 100 سيڪڙو تائين LAB وسيلن جي استعمال جي اجازت ڏئي ٿي رياضي جي بلاڪن لاءِ. جڏهن توهان فرڪٽل سنٿيسس کي فعال ڪريو ٿا، ته ڪمپائلر هن اصلاح کي لاڳو ڪري ٿو سڀني ڪيري زنجيرن ۽ ٻه-ان پٽ لاجڪ گيٽس تي. هي اصلاح شامل ڪندڙ وڻن، ملائيندڙن، ۽ ڪنهن ٻئي رياضي سان لاڳاپيل منطق کي پيڪ ڪري سگهي ٿو.

مسلسل رياضياتي پيڪنگ

نوٽ

نوٽ ڪريو ته مسلسل رياضياتي پيڪنگ ڪم ڪري ٿو آزاديء سان ضرب ريگيولائيزيشن کان. تنهن ڪري، جيڪڏهن توهان هڪ ضرب استعمال ڪري رهيا آهيو جيڪو باقاعده نه آهي (جهڙوڪ توهان جي پنهنجي ضرب کي لکڻ) پوء مسلسل رياضياتي پيڪنگ اڃا به ڪم ڪري سگهي ٿو. Fractal synthesis optimization deep-learning accelerators يا ٻين اعليٰ-ذريعي، رياضي-گھڻين ڪمن سان گڏ ڊزائينز لاءِ سڀ کان وڌيڪ موزون آھي جيڪي DSP وسيلن کان وڌيڪ آھن. فرڪٽل سنٿيسس پروجيڪٽ-وائيڊ کي فعال ڪرڻ سان ماڊلز تي غير ضروري بلوٽ پيدا ٿي سگھي ٿو جيڪي فرڪٽل اصلاحن لاءِ مناسب نه آھن.

Fractal Synthesis کي فعال يا غير فعال ڪرڻ

Intel Stratix® 10 ۽ Intel Agilex™ ڊوائيسز لاءِ، fractal synthesis optimization خودڪار طريقي سان هلندي آهي ننڍڙن ملٽي پليئرز لاءِ (Verilog HDL يا VHDL ۾ ڪو به A*B بيان جتي آپريشنز جي بٽ-چوٿائي 7 يا گهٽ آهي). توھان ھيٺ ڏنل طريقن مان ڪنھن ھڪ کي استعمال ڪندي انھن ڊوائيسز لاءِ ننڍڙن ملٽي پليئرز لاءِ خودڪار فرڪٽل سنٿيسس کي به غير فعال ڪري سگھو ٿا:

• RTL ۾، ڊي ايس پي ملٽي اسٽائل کي سيٽ ڪريو، جيئن "Multstyle Verilog HDL Synthesis Attribute" بيان ڪري ٿو. مثال طورample: (* multstyle = "dsp" *) ماڊل foo (…)؛ ماڊل foo(..) /* synthesis multstyle = "dsp" */؛
• .qsf ۾ file, شامل ڪريو ھڪڙي اسائنمينٽ طور ھيٺ ڏنل: set_instance_assignment -name DSP_BLOCK_BALANCING_IMPLEMENTATION \DSP_BLOCKS -to r

ان کان علاوه، Intel Stratix 10، Intel Agilex، Intel Arria® 10، ۽ Intel Cyclone® 10 GX ڊوائيسز لاءِ، توھان عالمي سطح تي يا مخصوص ملٽي پليئرز لاءِ Fractal Synthesis GUI اختيار سان يا لاڳاپيل FRACTAL_SYNTHESIS .qfsassignment:

• RTL ۾، altera_attribute هن ريت استعمال ڪريو: (* altera_attribute = "-name FRACTAL_SYNTHESIS ON" *)
• .qsf ۾ file, شامل ڪريو ھڪڙي اسائنمينٽ طور ھيٺ ڏنل: set_global_assignment -name FRACTAL_SYNTHESIS ON -entity

يوزر انٽرفيس ۾، انهن قدمن تي عمل ڪريو:

1. ڪلڪ ڪريو اسائنمينٽس ➤ اسائنمينٽ ايڊيٽر.
2. منتخب ڪريو Fractal Synthesis for Assignment Name, On for the Value, the arithmetic-intensive entity name for Entity، ۽ هڪ مثال جو نالو To column ۾. توھان داخل ڪري سگھو ٿا وائلڊ ڪارڊ (*) To لاءِ ان اداري جي سڀني مثالن کي تفويض ڪرڻ لاءِ.

شڪل 18. فريڪٽل سنٿيسس اسائنمينٽ اسائنمينٽ ايڊيٽر ۾

لاڳاپيل معلومات

• Multstyle Verilog HDL Synthesis Attribute
  • Intel Quartus Prime مدد ۾.

اطمينان بخش نتيجا محفوظ ڪريو

توهان اطمينان بخش تاليف جي نتيجن جي پٺڀرائي ڪندي وقت جي بندش کي آسان ڪري سگھو ٿا گھڙين، رام، ۽ ڊي ايس پيز سان لاڳاپيل وڏن بلاڪن جي جڳھ کي بند ڪرڻ لاءِ. اهڙي طرح، ڊزائن بلاڪ جي ٻيهر استعمال واري ٽيڪنڪ توهان کي قابل بڻائي ٿي اطمينان بخش تاليف جا نتيجا محفوظ ڪرڻ لاءِ مخصوص FPGA پردي يا بنيادي منطق ڊيزائن بلاڪ (منطق جنهن ۾ هڪ ترتيب وار ڊيزائن مثال شامل آهي)، ۽ پوءِ انهن بلاڪن کي ايندڙ ڪمپليشنز ۾ ٻيهر استعمال ڪريو. ڊزائن بلاڪ جي ٻيهر استعمال ۾، توهان ترتيب وار مثال کي ڊزائين ورشن جي طور تي تفويض ڪريو ٿا، ۽ پوء ڪامياب تاليف کان پوء ورهاڱي کي محفوظ ۽ برآمد ڪريو. اطمينان بخش نتيجن کي محفوظ ڪرڻ ۽ ٻيهر استعمال ڪرڻ توهان کي ڪمپائلر جي ڪوشش ۽ وقت کي صرف ڊزائن جي انهن حصن تي ڌيان ڏيڻ جي اجازت ڏئي ٿو جيڪي وقت بند نه ڪيا ويا آهن.

ٽائيم بند ڪرڻ جو مسئلو

• جيستائين لاڪ ڊائون نه ڪيو وڃي، ڪمپائلر مختلف عنصرن جي بنياد تي ڪمپليشن کان ڪمپليشن تائين مختلف طرح سان ڊيزائن بلاڪ، ڪلاڪ، RAM ۽ DSPs کي لاڳو ڪري سگھي ٿو.

وقت بند ڪرڻ جو حل

• صفحي 20 تي گھڙين، رام، ۽ ڊي ايس پيز کي لاڪ ڊائون ڪريو- گھڙين، ريم، ۽ ڊي ايس پيز سان لاڳاپيل وڏن بلاڪن جي جڳھ کي لاڪ ڊائون ڪرڻ لاءِ اطمينان بخش تاليف جا نتيجا واپس بيان ڪريو.
• صفحي 21 تي ڊيزائن جي ورهاڱي جا نتيجا محفوظ ڪريو — بلاڪن لاءِ پارٽيشنز کي محفوظ ڪريو جيڪي ٽائمنگ کي پورا ڪن ٿا، ۽ ٻين ڊيزائن بلاڪن تي اصلاح تي ڌيان ڏيو.

لاڳاپيل معلومات

• Back-Anotate Assignments ڊائلاگ باڪس مدد
• AN-899: فاسٽ پرزرويشن سان گڏ ڪرڻ جو وقت گھٽائڻ
• Intel Quartus Prime Pro Edition يوزر گائيڊ: بلاڪ بيسڊ ڊيزائن

لاڪ ڊائون ڪلاڪ، رام، ۽ ڊي ايس پيز

توهان اطمينان بخش تاليف جي نتيجن جي پٺڀرائي بيان ڪندي وقت جي بندش کي آسان ڪري سگھو ٿا گھڙين، رام، ۽ ڊي ايس پيز سان لاڳاپيل وڏن بلاڪن جي جڳھ کي بند ڪرڻ لاءِ. وڏي بلاڪ جي جڳھ کي بند ڪرڻ سان گھٽ شور سان اعلي fMAX پيدا ڪري سگھي ٿي. وڏن بلاڪن کي بند ڪرڻ جهڙوڪ RAMs ۽ DSPs اثرائتو ٿي سگھن ٿا ڇاڪاڻ ته انهن بلاڪن ۾ باقاعده LABs کان وڌيڪ ڳنڍيندڙ رابطي آهي، جڳهه جي دوران حرڪت کي پيچيده ڪندي. جڏهن هڪ ٻج مناسب ريم ۽ ڊي ايس پي جي مقرري مان سٺا نتيجا پيدا ڪري ٿو، ته توهان انهي پوزيشن کي پٺتي-تشريح سان پڪڙي سگهو ٿا. ان کان پوءِ مرتب ڪيل سٺي ٻج مان اعليٰ معيار جي ريم ۽ ڊي ايس پي جي جڳھ مان فائدو حاصل ڪري سگھن ٿا. هي ٽيڪنڪ تمام گهٽ رام يا ڊي ايس پيز سان ڊزائينز کي خاص طور تي فائدو نٿو ڏئي. ڪلڪ ڪريو Assignments ➤ Back-Annotate Assignments کي ڪاپي ڪرڻ لاءِ ڊيوائس ريسورس اسائنمينٽس کي آخري ڪمپليشن کان .qsf ۾ استعمال ڪرڻ لاءِ ايندڙ ڪمپليشن ۾. Back-annotation type جي فهرست ۾ back-annotation type چونڊيو.

Back-Annotate Assignments Dialog Box

متبادل طور تي، توھان ھيٺ ڏنل quartus_cdb executable سان واپس-تشريح هلائي سگھو ٿا. quartus_cdb -back_annotate [-dsp] [-ram] [-clock]

نوٽ

• Executable اضافي [-dsp]، [-ram]، ۽ [-clock] متغيرن کي سپورٽ ڪري ٿو ته Back-Annotate Assignments ڊائلاگ باڪس اڃا تائين سپورٽ نٿو ڪري.

ڊيزائن ورهاڱي جا نتيجا محفوظ ڪريو

نوٽ

• ڊزائن کي ورهاڱي کان پوء، توهان بلاڪ جي پارٽيشنن کي محفوظ ڪري سگهو ٿا جيڪي وقت کي پورا ڪن ٿا، ۽ ٻين ڊزائن جي بلاڪ تي اصلاح کي ڌيان ڏيڻ. ان کان علاوه، فاسٽ پريزرو آپشن هڪ محفوظ ٿيل ورهاڱي جي منطق کي آسان بڻائي ٿو صرف تاليف دوران انٽرفيس منطق کي، ان ڪري ورهاڱي لاءِ تاليف جو وقت گھٽائي ٿو. فاسٽ پريزرو صرف روٽ ورهاڱي جي ٻيهر استعمال ۽ جزوي ريڪنفيگريشن ڊيزائن کي سپورٽ ڪري ٿو. ذيلي ماڊلز سان گڏ ڊزائينز لاءِ جيڪي وقت جي بندش لاءِ مشڪل آھن، توھان ڪري سگھو ٿا اسٽينڊ اڪيلائي اصلاح ۽ ماڊل جي ورهاڱي جي تاليف، ۽ پوءِ ٽائمنگ-بند ٿيل ماڊل کي برآمد ڪري ايندڙ ڪمپليشنز ۾ عمل کي محفوظ رکڻ لاءِ.

ڊيزائن ورهاڱي جا نتيجا محفوظ ڪرڻ

بلاڪ جي بنياد تي ڊيزائن جي تقسيم جي ضرورت آهي. ڊيزائن ورهاڱي توهان کي توهان جي ڊزائن ۾ انفرادي منطق بلاڪ کي محفوظ ڪرڻ جي اجازت ڏئي ٿي، پر اهو پڻ متعارف ڪرائي سگھي ٿو امڪاني ڪارڪردگي نقصان جي ڪري پارٽيشن ڪراسنگ ۽ فلور پلان اثرات. توهان کي انهن عنصرن کي بيلنس ڪرڻ جي ضرورت آهي جڏهن بلاڪ تي ٻڌل ڊيزائن ٽيڪنالاجي استعمال ڪندي. هيٺيون اعليٰ سطحي مرحلا بيان ڪن ٿا ورهاڱي جي بچاءُ واري وهڪري کي روٽ ورهاڱي جي ٻيهر استعمال جي ڊيزائن لاءِ:

1. ڪلڪ ڪريو پروسيسنگ ➤ شروع ڪريو ➤ شروع ڪريو تجزيو ۽ تفصيل.
2. پروجيڪٽ نيويگيٽر ۾، ٽائمنگ بند ٿيل ڊيزائن مثال تي ساڄي ڪلڪ ڪريو، ڊيزائن ورهاڱي ڏانهن اشارو ڪريو، ۽ ورهاڱي جو قسم چونڊيو، جيئن صفحي 23 تي ڊيزائن ورهاڱي جي سيٽنگ بيان ڪري ٿي.

ٺاھيو ڊيزائن پارٽيشن

1. ورهاڱي لاءِ لاجڪ لاڪ فلور پلاننگ جي پابندين جي وضاحت ڪريو. ڊيزائن پارٽيشنز ونڊو ۾، ورهاڱي تي ساڄي ڪلڪ ڪريو ۽ پوءِ ڪلڪ ڪريو Logic Lock Region ➤ Create New Logic Lock Region. پڪ ڪريو ته علائقو ڪافي وڏو آهي ورهاڱي ۾ سڀني منطق کي بند ڪرڻ لاء.
2. ورهاڱي جي نتيجن کي ترتيب ڏيڻ کان پوء برآمد ڪرڻ لاء، ڊيزائن پارٽيشن ونڊو ۾، ورهاڱي جي وضاحت ڪريو. qdb پوسٽ فائنل ايڪسپورٽ طور. File.

پوسٽ فائنل ايڪسپورٽ File

1. ڊزائن کي گڏ ڪرڻ ۽ ورهاڱي کي برآمد ڪرڻ لاء، ڪلڪ ڪريو Compile Design تي Compilation Dashboard.
2. Intel Quartus Prime سافٽ ويئر ۾ اعلي سطحي پروجيڪٽ کوليو.
3. ڪلڪ ڪريو اسائنمينٽس ➤ سيٽنگون ➤ ڪمپائلر سيٽنگون ➤ واڌارو مرتب. فاسٽ محفوظ ڪرڻ واري آپشن کي چالو ڪريو.

فاسٽ محفوظ ڪرڻ جا اختيار

1. OK تي ڪلڪ ڪريو.
2. ڊيزائن پارٽيشن ونڊو ۾، ايڪسپورٽ ٿيل .qdb کي ورهاڱي جي ڊيٽابيس طور بيان ڪريو File سوال ۾ ورهاڱي لاء. هي .qdb هاڻي پروجيڪٽ ۾ هن ورهاڱي جو ذريعو آهي. جڏهن توهان Fast Preserve آپشن کي فعال ڪريو ٿا، ته ڪمپائلر درآمد ٿيل ورهاڱي جي منطق کي صرف انٽرفيس لاجڪ تائين گھٽائي ٿو، ان سان گڏ ڪرڻ واري وقت کي گھٽائي ٿو جيڪو تقسيم جي ضرورت آهي.

ڊيزائن ورشن سيٽنگون

ڊيزائن ورشن سيٽنگون

اختيار	وصف
ورهاڱي جو نالو	ورهاڱي جو نالو بيان ڪري ٿو. هر ورهاڱي جو نالو منفرد هجڻ گهرجي ۽ صرف الفانمري اکرن تي مشتمل هجي. Intel Quartus Prime سافٽ ويئر هر منصوبي جي نظرثاني لاءِ پاڻمرادو هڪ اعليٰ سطحي (|) “root_partition” ٺاهي ٿو.
درجي بندي جو رستو	انٽيٽيشن مثال جي ترتيب واري رستي کي بيان ڪري ٿو جيڪو توهان ورهاڱي کي تفويض ڪيو آهي. توھان ھن قدر بيان ڪريو ۾ نئون ورهاڱو ٺاهيو ڊائلاگ باڪس. روٽ ورهاڱي واري درجي جو رستو آهي |.
قسم	ڊبل ڪلڪ ڪريو ھيٺ ڏنل ورهاڱي جي قسمن مان ھڪڙي بيان ڪرڻ لاءِ جيڪي ڪنٽرول ڪن ٿا ته ڪھڙيءَ طرح ڪمپيلر ورھاڱي کي پروسيس ۽ لاڳو ڪري ٿو.
جاري رهيو…

اختيار	وصف
	•    ڊفالٽ- هڪ معياري ورهاڱي جي سڃاڻپ ڪري ٿو. ڪمپائلر ورهاڱي کي پروسيس ڪري ٿو لاڳاپيل ڊيزائن جو ذريعو استعمال ڪندي files. •    ٻيهر ترتيب ڏيڻ-جزوي ٻيهر ترتيب ڏيڻ واري وهڪري ۾ ٻيهر ترتيب ڏيڻ واري ورهاڱي جي سڃاڻپ ڪري ٿي. وضاحت ڪريو ٻيهر ترتيب ڏيڻ ترتيب ڏيڻ جي نتيجن کي محفوظ ڪرڻ لاءِ ٽائپ ڪريو، جڏهن ته پي آر فلو ۾ ورهاڱي جي ترميم جي اجازت ڏيو. •    محفوظ ٿيل ڪور-بلاڪ جي بنياد تي ڊيزائن جي وهڪري ۾ ورهاڱي جي سڃاڻپ ڪري ٿي جيڪا بنيادي ترقي لاءِ مخصوص ڪئي وئي آهي صارف طرفان ڊوائيس جي دائري کي ٻيهر استعمال ڪندي.
تحفظ جي سطح	ورهاڱي لاء هيٺ ڏنل تحفظ جي سطحن مان هڪ بيان ڪري ٿو: •    مقرر ناهي-تعين نه ڪندو آھي تحفظ جي سطح. ورهاڱي کي ماخذ مان گڏ ڪيو ويو آهي files. •    synthesized- ورهاڱو ٺهيل سنيپ شاٽ استعمال ڪندي. •    فائنل- ورهاڱي کي حتمي سنيپ شاٽ استعمال ڪندي گڏ ڪري ٿو. سان تحفظ جي سطح of synthesized or فائنل, ماخذ ڪوڊ ۾ تبديليون نحو ۾ ظاهر نه ڪندا آھن.
خالي	هڪ خالي ورهاڱي جي وضاحت ڪري ٿو جيڪو ڪمپلر ڇڏي ٿو. هي سيٽنگ سان ناانصافي آهي محفوظ ٿيل ڪور ۽ ورهاڱي ڊيٽابيس File ساڳئي ورهاڱي لاء سيٽنگون. جي تحفظ جي سطح هجڻ گهرجي مقرر ناهي. هڪ خالي ورهاڱي ۾ ٻار جي ورهاڱي نه ٿي سگهي.
ورهاڱي ڊيٽابيس File	ورهاڱي جي ڊيٽابيس کي بيان ڪري ٿو File (.qdb) جيڪو ڪمپائلر ورهاڱي جي تاليف دوران استعمال ڪري ٿو. توهان ايڪسپورٽ .qdb لاء ايسtage جو تاليف جيڪو توھان ٻيهر استعمال ڪرڻ چاھيو ٿا (ترڪيب ٿيل يا فائنل). .qdb کي هڪ ورهاڱي لاء مقرر ڪريو انهن نتيجن کي ٻي حوالي سان ٻيهر استعمال ڪرڻ لاء.
ادارو ٻيهر پابند ڪرڻ	• پي آر فلو- اهو ادارو بيان ڪري ٿو جيڪو هر عمل تي نظرثاني ۾ ڊفالٽ شخصيت کي تبديل ڪري ٿو. روٽ ورهاڱي جي ٻيهر استعمال جي وهڪري - ان اداري کي بيان ڪري ٿو جيڪو صارف جي منصوبي ۾ محفوظ ڪيل بنيادي منطق کي تبديل ڪري ٿو.
رنگ	چِپ پلانر ۽ ڊيزائن ورشن پلانر ڊسپلي ۾ ورهاڱي جو رنگ ڪوڊنگ بيان ڪري ٿو.
پوسٽ سنٿيسس ايڪسپورٽ File	ورهاڱي لاءِ ورهاڱي کان پوءِ جي ڪمپليشن جا نتيجا پاڻمرادو برآمد ڪري ٿو. توھان خودڪار طريقي سان برآمد ڪري سگھو ٿا ڪنھن ٺاھيل ورهاڱي کي جنھن ۾ محفوظ ٿيل والدين ورھاڱو نه آھي، بشمول root_partition.
پوسٽ فائنل ايڪسپورٽ File	ورهاڱي لاءِ .qdb تي جيڪو توهان بيان ڪيو آهي، هر دفعي فائنل s.tagفٽر جو e. توھان خودڪار طريقي سان برآمد ڪري سگھو ٿا ڪنھن ٺاھيل ورهاڱي کي جنھن ۾ محفوظ ٿيل والدين ورھاڱو نه آھي، بشمول root_partition.

AN 903 دستاويزن جي نظرثاني جي تاريخ

ھي دستاويز ھيٺ ڏنل نظرثاني جي تاريخ آھي:

دستاويزي نسخو	Intel Quartus Prime نسخو	تبديليون
2021.02.25	19.3	تبديل ڪيو ويو "ڇڏڻ" سان "ٽينشن" اندر تجزيو ۽ بهتر ڪريو ڊيزائن RTL موضوع.
2020.03.23	19.3	ڪوڊ ۾ نحو جي غلطي کي درست ڪيوamp"لاڪ ڊائون ڪلاڪ، رام، ۽ ڊي ايس پيز" موضوع ۾.
2019.12.03	19.3	• پهريون عوامي رليز.

دستاويز / وسيلا

intel AN 903 تيز رفتار وقت بند ڪرڻ [pdf] استعمال ڪندڙ ھدايت AN 903 تيز رفتار وقت بند ڪرڻ، AN 903، تيز رفتار وقت بند ڪرڻ، وقت بند ڪرڻ

حوالو

• استعمال ڪندڙ دستي