intel AN 903 Cyflymu Cau Amseru
AN 903: Cyflymu Cau Amseriad yn Intel® Quartus® Prime Pro Edition
Mae dwysedd a chymhlethdod dyluniadau FPGA modern, sy'n cyfuno systemau wedi'u mewnosod, IP, a rhyngwynebau cyflym, yn cyflwyno heriau cynyddol ar gyfer cau amseru. Gall newidiadau pensaernïol hwyr a heriau dilysu arwain at iteriadau dylunio sy'n cymryd llawer o amser. Mae'r ddogfen hon yn crynhoi tri cham i gyflymu cau amseru gan ddefnyddio methodoleg wedi'i gwirio ac y gellir ei hailadrodd ym meddalwedd Intel® Quartus® Prime Pro Edition. Mae'r fethodoleg hon yn cynnwys dadansoddiad RTL cychwynnol ac optimeiddio, yn ogystal â thechnegau awtomataidd i leihau'r amser casglu a lleihau cymhlethdod dylunio a'r iteriadau sydd eu hangen ar gyfer amser cau.
Camau Cyflymu Cau Amseru
Camau Cyflymu Cau Amseru
| Cam Cau Amseru | Gweithgaredd Cau Amseru | Gwybodaeth Fanwl |
| Cam 1: Dadansoddi a Optimeiddio RTL | • Toriadau Cynorthwyydd Dylunio Cywir ar dudalen 4
• Lleihau Lefelau Rhesymeg ar dudalen 7 • Lleihau Rhwydi Tanio Uchel ar dudalen 9 |
• Intel Quartus Prime Pro Canllaw Defnyddiwr Argraffiad: Dylunio Optimeiddio
• Intel Quartus Prime Pro Canllaw Defnyddiwr Argraffiad: Dylunio Argymhellion |
| Cam 2: Gwneud cais Optimization Crynhoydd | • Cymhwyso Dulliau Optimization Compiler a Strategaethau ar dudalen 13
• Lleihau Tagfeydd ar gyfer Defnydd Uchel ar dudalen 16 |
• Intel Quartus Prime Pro Canllaw Defnyddiwr Argraffiad: Dylunio Crynhoad
• Intel Quartus Prime Pro Canllaw Defnyddiwr Argraffiad: Dylunio Optimeiddio |
| Cam 3: Cadw Canlyniadau Boddhaol | • Cloi Clociau, RAM, a DSPs ar dudalen 20
• Cadw Canlyniadau Rhaniad Dylunio ar dudalen 21 |
• Intel Quartus Prime Pro Canllaw Defnyddiwr Argraffiad: Bloc- Dylunio Seiliedig |
Cam 1: Dadansoddi a Optimize Design RTL
Yn nodweddiadol, optimeiddio cod ffynhonnell eich dyluniad yw'r dechneg gyntaf a mwyaf effeithiol ar gyfer gwella ansawdd eich canlyniadau. Mae Cynorthwy-ydd Dylunio Intel Quartus Prime yn eich helpu i gywiro torri rheolau dylunio sylfaenol yn gyflym, ac mae'n argymell newidiadau RTL sy'n symleiddio optimeiddio dyluniad a chau amseru.
Problemau Cau Amseru
- Mae lefelau rhesymeg gormodol yn dylanwadu ar drefn prosesu Ffitiwr, hyd ac ansawdd y canlyniadau.
- Mae rhwydi gwyntyll uchel yn achosi tagfeydd adnoddau ac yn ychwanegu tensiwn ychwanegol ar lwybrau data, gan gynyddu critigoldeb y llwybr yn ddiangen, a chymhlethu amser cau. Y tensiwn hwn yw'r grym atyniad sy'n tynnu'r llwybr (a'r holl lwybrau sy'n rhannu'r signal gwyntyll uchel hwnnw) tuag at y ffynhonnell gefnogwr uchel.
Atebion Cau Amseru
- Toriadau Cywir gan Gynorthwyydd Dylunio ar dudalen 4 - i nodi a chywiro achosion o dorri rheolau dylunio sylfaenol sy'n berthnasol i'ch dyluniad yn gyflym.
- Lleihau Lefelau Rhesymeg ar dudalen 7—er mwyn sicrhau y gall pob elfen o'r dyluniad dderbyn yr un optimeiddiadau Ffitiwr ac i leihau amseroedd casglu.
- Lleihau Rhwydi Fan Allan ar dudalen 9 - i leihau tagfeydd adnoddau a symleiddio'r amser cau.
Gwybodaeth Gysylltiedig
- “Gwirio Rheol Dylunio gyda Chynorthwyydd Dylunio,” Canllaw Defnyddiwr Intel Quartus Prime Pro Edition: Argymhellion Dylunio
- “Optimize Source Code,” Canllaw Defnyddiwr Intel Quartus Prime Pro Edition: Optimeiddio Dylunio
- “Cofrestrau Dyblyg ar gyfer Rheoli Fan Allan,” Canllaw Defnyddiwr Intel Quartus Prime Pro Edition: Optimeiddio Dyluniad
Toriadau Cynorthwyydd Dylunio Cywir
Mae perfformio dadansoddiad dylunio cychwynnol i ddileu materion cau amseru hysbys yn cynyddu cynhyrchiant yn sylweddol. Ar ôl rhedeg casgliad cychwynnol gyda gosodiadau diofyn, gallwch ailview mae'r Cynorthwy-ydd Dylunio yn adrodd ar gyfer dadansoddiad cychwynnol. Pan gaiff ei alluogi, mae Cynorthwy-ydd Dylunio yn adrodd yn awtomatig am unrhyw droseddau yn erbyn set safonol o ganllawiau dylunio a argymhellir gan Intel FPGA. Gallwch redeg Cynorthwyydd Dylunio yn y modd Llif Crynhoi, sy'n eich galluogi i wneud hynny view y troseddau sy'n berthnasol i'r casgliad stages ti'n rhedeg. Fel arall, mae Cynorthwy-ydd Dylunio ar gael yn y modd dadansoddi yn y Dadansoddwr Amser a Chynlluniwr Sglodion.
- Modd Llif Crynhoi—yn rhedeg yn awtomatig yn ystod un neu fwy o stages o gasgliad. Yn y modd hwn, mae Cynorthwy-ydd Dylunio yn defnyddio data mewnlif (dros dro) wrth ei lunio.
- Modd Dadansoddi—rhedeg Cynorthwyydd Dylunio o'r Dadansoddwr Amser a Chynlluniwr Sglodion i ddadansoddi troseddau dylunio mewn casgliad penodoltage, cyn symud ymlaen yn y llif crynhoi. Yn y modd dadansoddi, mae Cynorthwy-ydd Dylunio yn defnyddio data ciplun casglu statig.
Mae Cynorthwyydd Dylunio yn dynodi pob toriad rheol gydag un o'r lefelau difrifoldeb canlynol. Gallwch chi nodi pa reolau rydych chi am i'r Cynorthwyydd Dylunio eu gwirio yn eich dyluniad, ac addasu'r lefelau difrifoldeb, gan ddileu gwiriadau rheolau nad ydyn nhw'n bwysig i'ch dyluniad.
Cynorthwyydd Dylunio Rheol Lefelau Difrifoldeb
| Categorïau | Disgrifiad | Lliw Lefel Difrifoldeb |
| Critigol | Mynd i'r afael â mater ar gyfer trosglwyddo. | Coch |
| Uchel | Gall achosi methiant swyddogaethol. Gall nodi data dylunio coll neu anghywir. | Oren |
| Canolig | Effeithio o bosibl ar ansawdd canlyniadau ar gyfer fMAX neu ddefnyddio adnoddau. | Brown |
| Isel | Mae'r rheol yn adlewyrchu arferion gorau ar gyfer canllawiau codio RTL. | Glas |
Cynorthwyydd Dylunio Sefydlu
Gallwch chi addasu'r Cynorthwyydd Dylunio yn llawn ar gyfer eich nodweddion dylunio unigol a'ch gofynion adrodd. Cliciwch Aseiniadau ➤ Gosodiadau ➤ Gosodiadau Rheol Cynorthwyydd Dylunio i nodi opsiynau sy'n rheoli pa reolau a pharamedrau sy'n berthnasol i'r amrywiol stagau o gasgliad dylunio ar gyfer gwirio rheolau dylunio.
Gosodiadau Rheol Cynorthwyydd Dylunio
Cynorthwyydd Dylunio Rhedeg
Pan fydd wedi'i alluogi, mae'r Cynorthwy-ydd Dylunio yn rhedeg yn awtomatig yn ystod y gwaith llunio ac yn adrodd am dorri rheolau dylunio yn yr Adroddiad Crynhoi. Fel arall, gallwch redeg Cynorthwyydd Dylunio yn y Modd Dadansoddi ar giplun casgliad penodol i ganolbwyntio'r dadansoddiad ar yr un hwnnw'n unig.tage. Er mwyn galluogi gwirio Cynorthwyydd Dylunio awtomataidd yn ystod y cyfnod llunio:
- Trowch Galluogi Cyflawni Cynorthwyydd Dylunio ymlaen wrth grynhoi yng Ngosodiadau Rheol y Cynorthwyydd Dylunio. I redeg Cynorthwyydd Dylunio yn y modd dadansoddi i ddilysu ciplun penodol yn erbyn unrhyw reolau dylunio sy'n berthnasol i'r ciplun:
- Cliciwch ar Adrodd DRC yn y panel Dadansoddwr Amser neu Tasgau Cynlluniwr Sglodion.
Viewa Chywiro Canlyniadau Cynorthwyydd Dylunio
Mae adroddiadau'r Cynorthwyydd Dylunio wedi galluogi torri rheolau dylunio yn y gwahanol atagau o'r Adroddiad Crynhoi.
Cynorthwyydd Dylunio yn Canlyniadau mewn Synthesis, Cynllunio, Lleoli a Chwblhau Adroddiadau
I view y canlyniadau ar gyfer pob rheol, cliciwch ar y rheol yn y rhestr Rheolau. Mae disgrifiad o'r rheol ac argymhellion dylunio ar gyfer cywiro yn ymddangos.
Argymhelliad Torri Rheol Cynorthwyydd Dylunio
Addaswch eich RTL i gywiro'r torri rheolau dylunio.
Lleihau Lefelau Rhesymeg
Gall lefelau rhesymeg gormodol effeithio ar ansawdd canlyniadau'r Gosodwr oherwydd bod y llwybr dylunio hanfodol yn dylanwadu ar drefn a hyd prosesu'r Ffitiwr. Mae'r Ffitiwr yn gosod ac yn llwybro'r dyluniad yn seiliedig ar slac amseru. Mae'r Ffitiwr yn gosod llwybrau hirach gyda'r lleiaf llac yn gyntaf. Yn gyffredinol, mae'r Ffitiwr yn blaenoriaethu llwybrau lefel rhesymeg uwch dros lwybrau lefel rhesymeg is. Yn nodweddiadol, ar ôl y Ffitiwr stage wedi'i gwblhau, nid y llwybrau critigol sy'n weddill yw'r llwybrau lefel rhesymeg uchaf. Mae'r Ffitiwr yn rhoi dewis leoliad, llwybro, ac ail-amseru i resymeg lefel uwch. Mae lleihau lefel y rhesymeg yn helpu i sicrhau bod pob elfen o'r dyluniad yn cael yr un flaenoriaeth Gosodwr. Rhedeg Adroddiadau ➤ Adroddiadau Personol ➤ Adroddiad Amseru yn y Dadansoddwr Amseru i gynhyrchu adroddiadau yn dangos lefelau rhesymeg yn y llwybr. Os bydd y llwybr yn methu amseru a bod nifer y lefelau rhesymeg yn uchel, ystyriwch ychwanegu piblinellau yn y rhan honno o'r dyluniad i wella perfformiad.
Adroddiad Dyfnder Rhesymeg yn y Llwybr
Adrodd Dyfnder Lefel Rhesymeg
Ar ôl Cynllun y Cryno stage, gallwch redeg report_logic_depth yn y consol Tcl Analyzer Amseru i view nifer y lefelau rhesymeg o fewn parth cloc. report_logic_depth yn dangos dosbarthiad dyfnder rhesymeg ymhlith y llwybrau critigol, sy'n eich galluogi i nodi meysydd lle gallwch leihau lefelau rhesymeg yn eich RTL.
report_logic_depth -panel_name -o [get_clocks ] \ -i [get_clocks ]
adroddiad_logic_depth Allbwn
I gael data ar gyfer optimeiddio RTL, rhedeg report_logic_depth ar ôl Cynllun y Crynhoyddtage, cyn rhedeg Ffitiwr sy'n weddill stages. Fel arall, mae'r adroddiadau ôl-ffitiwr hefyd yn cynnwys canlyniadau o optimeiddio ffisegol (ailamseru ac ailsynthesis).
Adrodd ar Lwybrau Cymdogion
Ar ôl rhedeg y Ffitiwr (Finalize) stage, gallwch redeg report_neighbor_paths i helpu i bennu achos gwraidd y llwybr critigol (ar gyfer example, lefel rhesymeg uchel, cyfyngiad ail-amseru, lleoliad is-optimaidd, croesfan colofn I/O, atgyweiriad dal, neu eraill): report_neighbor_paths -to_clock -nlwybrau -enw_panel
mae report_neighbor_paths yn adrodd ar y llwybrau mwyaf amser-critigol yn y dyluniad, gan gynnwys llac cysylltiedig, gwybodaeth grynodeb llwybr ychwanegol, a blychau ffinio llwybrau.
report_neighbour_paths Allbwn
report_neighbor_paths sy'n dangos y Llwybr Cyn a'r Llwybr Ar ôl pob Llwybr critigol sy'n hollbwysig o ran amseru. Gall ail-amseru neu gydbwyso'r llwybr yn rhesymegol symleiddio cau amseriad os oes slac negyddol ar y Llwybr, ond slac positif ar y Llwybr Cyn neu'r Llwybr Ar ôl.
Er mwyn galluogi ail-amseru, gwnewch yn siŵr bod yr opsiynau canlynol wedi'u troi ymlaen:
- Ar gyfer Cofrestrau—galluogi Aseiniadau ➤ Gosodiadau ➤ Gosodiadau Crynhoi ➤ Optimeiddio Cofrestr ➤ Caniatáu Ail-amseru Cofrestr
- Ar gyfer Terfynbwyntiau RAM - galluogi Aseiniadau ➤ Gosodiadau ➤ Gosodiadau Crynhoi ➤ Gosodiadau Ffitiwr (Uwch) ➤ Caniatáu Ail-amseru RAM
- Ar gyfer Pwyntiau Terfyn DSP — galluogi Aseiniadau ➤ Gosodiadau ➤ Gosodiadau Crynhoi ➤ Gosodiadau Ffitiwr (Uwch) ➤ Caniatáu Ail-amseru DSP
NODYN
Os oes angen cydbwyso rhesymeg pellach, rhaid i chi addasu eich RTL â llaw i symud rhesymeg o'r Llwybr critigol i'r Llwybr Cyn neu'r Llwybr Ar ôl.
Os yw allbwn cofrestr wedi'i gysylltu â'i mewnbwn, gall un neu'r ddau lwybr cymydog fod yn union yr un fath â'r llwybr presennol. Wrth chwilio am lwybrau cymydog gyda'r llac gwaethaf, ystyrir yr holl amodau gweithredu, nid amodau gweithredu'r prif lwybr ei hun yn unig.
Delweddu Lefelau Rhesymeg mewn Map Technoleg Viewer
Y Map Technoleg ViewMae er hefyd yn darparu cynrychioliadau sgematig, wedi'u mapio gan dechnoleg, o'r rhestr rhwyd ddylunio, a gall eich helpu i weld pa feysydd mewn dyluniad all elwa o leihau nifer y lefelau rhesymeg. Gallwch hefyd ymchwilio i gynllun ffisegol llwybr yn fanwl yn y Cynlluniwr Sglodion. I leoli llwybr amseru yn un o'r viewEr, de-gliciwch ar lwybr yn yr adroddiad amseru, pwyntiwch at Lleoli Llwybr, a dewiswch Lleoli mewn Map Technoleg Viewer.
Lleihau Rhwydi Tanio Uchel
Gall rhwydi gwyntyll uchel achosi tagfeydd adnoddau, a thrwy hynny gymhlethu amser cau. Yn gyffredinol, mae'r Compiler yn rheoli rhwydi ffan uchel sy'n gysylltiedig â chlociau yn awtomatig. Mae'r Casglwr yn hyrwyddo rhwydi gwyntyll uchel cydnabyddedig yn awtomatig i'r rhwydwaith clociau byd-eang. Mae'r Crynhoydd yn gwneud ymdrech optimeiddio uwch yn ystod y Lle a'r Llwybr stages, sy'n arwain at ddyblygu cofrestr buddiol. Yn yr achosion cornel canlynol, gallwch hefyd leihau tagfeydd trwy wneud y newidiadau llaw canlynol i'ch dyluniad RTL:
Achosion Cornel Net Fan-Allan Uchel
| Nodweddion Dylunio | Optimeiddio RTL â Llaw |
| Rhwydi gwyntyll uchel sy'n cyrraedd llawer o hierarchaethau neu gyrchfannau pell yn gorfforol | Nodwch yr aseiniad_hierarchy_depth_dyblyg ar y gofrestr olaf sydd ar y gweill i ddyblygu rhwydweithiau ffan-allan uchel â llaw ar draws hierarchaethau. Pennwch yr aseiniad_register duplicate i ddyblygu cofrestri yn ystod lleoliad. |
| Dyluniadau gyda signalau rheoli i flociau cof DSP neu M20K o resymeg gyfuniadol | Gyrrwch y signal rheoli i'r cof DSP neu M20K o gofrestr. |
Cofrestru Dyblygu ar draws Hierarchaethau
Gallwch nodi'r aseiniad_hierarchy_depth dyblyg ar y gofrestr olaf sydd ar y gweill i arwain y gwaith o greu dyblygu cofrestr a ffan-allan. Mae’r ffigurau canlynol yn dangos effaith yr aseiniad_hierarchaeth_dyblygiad_dyfnder canlynol:
set_instance_assignment -name dyblyg_hierarchaeth_depth -i \
Lle:
- register_name - y gofrestr olaf mewn cadwyn sy'n dilyn hierarchaethau lluosog.
- level_number - nifer y cofrestrau yn y gadwyn i'w dyblygu.
Ffigur 9. Cyn Dyblygu Cofrestr
Gosodwch yr aseiniad duplicate_hierarchy_depth i weithredu dyblygu cofrestr ar draws hierarchaethau, a chreu coeden o gofrestrau yn dilyn y gofrestr olaf yn y gadwyn. Rydych yn nodi enw'r gofrestr a nifer y copïau dyblyg a gynrychiolir gan M yn yr example. Mae saethau coch yn dangos lleoliadau posibl cofrestri dyblyg.
- set_instance_assignment –enw DUPLICATE_HIERARCHY_DEPTH –i regZ M
Cofrestru Dyblygu = 1
Mae pennu'r lefel sengl ganlynol o ddyblygu cofrestr (M=1) yn dyblygu un gofrestr (regZ) i lawr un lefel o'r hierarchaeth ddylunio:
- set_instance_assignment –enw DUPLICATE_HIERARCHY_DEPTH –i regZ 1
Cofrestru Dyblygu = 3
Mae pennu tair lefel o ddyblygu cofrestr (M=3) yn dyblygu tair cofrestr (regZ, regY, regX) i lawr tair, dwy, ac un lefel o'r hierarchaeth, yn y drefn honno:
- set_instance_assignment –enw DUPLICATE_HIERARCHY_DEPTH –i regZ 3
Trwy ddyblygu a gwthio'r cofrestrau i lawr i'r hierarchaethau, mae'r dyluniad yn cadw'r un nifer o feiciau i'r holl gyrchfannau, tra'n cyflymu perfformiad ar y llwybrau hyn yn fawr.
Cofrestru Dyblygu Yn ystod Lleoliad
Mae Ffigur 12 ar dudalen 11 yn dangos cofrestr gyda ffan allan uchel i ardal eang o'r sglodyn. Trwy ddyblygu'r gofrestr hon 50 gwaith, gallwch leihau'r pellter rhwng y gofrestr a'r cyrchfannau sydd yn y pen draw yn arwain at berfformiad cloc cyflymach. Mae aseinio duplicate_register yn galluogi'r Crynhoydd i drosoli agosrwydd corfforol i arwain lleoliad cofrestrau newydd sy'n bwydo is-set o gefnogwyr.
Ffigur 12. Cofrestru Dyblygu Yn ystod Lleoliad
Nodyn: I ddarlledu signal ar draws y sglodyn, defnyddiwch multistage piblinell. Cymhwyso'r aseiniad_register_duplicate i bob un o'r cofrestrau sydd ar y gweill. Mae'r dechneg hon yn creu strwythur coeden sy'n darlledu'r signal ar draws y sglodyn.
Viewing Canlyniadau Dyblygu
Yn dilyn synthesis dylunio, view canlyniadau dyblygu yn yr adroddiad Crynodeb Dyblygu Coed Hierarchaidd yn ffolder Synthesis yr Adroddiad Crynhoi. Mae’r adroddiad yn darparu’r canlynol:
- Gwybodaeth am y cofrestri sydd â'r aseiniad_hierarchy_depth_dyblyg.
- Rheswm dros hyd y gadwyn y gallwch ei ddefnyddio fel man cychwyn ar gyfer gwelliannau pellach gyda'r aseiniad.
- Gwybodaeth am y cofrestrau unigol yn y gadwyn y gallwch ei defnyddio i ddeall yn well strwythur y copïau dyblyg a weithredwyd.
Mae adroddiad Fitter hefyd yn cynnwys adran ar gofrestrau sydd â'r gosodiad_register_duplicate.
Cymhwyso Technegau Optimeiddio Casglwr
Dyluniadau sy'n defnyddio canran uchel iawntage Gall adnoddau dyfais FPGA achosi tagfeydd adnoddau, gan arwain at fMAX is a chau amseru mwy cymhleth. Mae gosodiadau Modd Optimeiddio'r Crynhoydd yn caniatáu ichi nodi ffocws ymdrechion Crynhoydd yn ystod synthesis. Am gynample, rydych yn optimeiddio synthesis ar gyfer Area, neu Routability wrth fynd i'r afael â thagfeydd adnoddau. Gallwch arbrofi gyda chyfuniadau o'r un gosodiadau Modd Optimeiddio hyn yn Intel Quartus Prime Design Space Explorer II. Gall y gosodiadau hyn a thechnegau llaw eraill eich helpu i leihau tagfeydd mewn dyluniadau a ddefnyddir yn helaeth.
Problem Cau Amseru
- Mae dyluniadau gyda defnydd uchel iawn o adnoddau dyfais yn cymhlethu amser cau.
Atebion Cau Amseru
- Cymhwyso Dulliau a Strategaethau Optimeiddio Crynwyr ar dudalen 13 - nodwch y prif nod modd optimeiddio ar gyfer synthesis dylunio.
- Arbrofwch gyda'r Opsiynau Arwynebedd a Llwybradwyedd ar dudalen 16 - defnyddio casgliadau ychwanegol o leoliadau i leihau tagfeydd a chwrdd â nodau ardal a llwybradwyedd.
- Ystyriwch Synthesis Ffractal ar gyfer Dyluniadau Rhifyddol-Dwys ar dudalen 16 - Ar gyfer dyluniadau rhifyddol-ddwys trwybwn uchel, mae synthesis ffractal yn lleihau'r defnydd o adnoddau dyfais trwy reoleiddio lluosydd, ail-amseru, a phacio rhifyddol parhaus.
Gwybodaeth Gysylltiedig
- Pennod “Cau Amseru ac Optimeiddio”, Canllaw Defnyddiwr Intel Quartus Prime Pro Edition: Optimeiddio Dyluniad
- Canllaw Defnyddiwr Intel Quartus Prime Pro Edition: Llunio Dyluniad
Cymhwyso Dulliau a Strategaethau Optimization Compiler
Defnyddiwch y wybodaeth ganlynol i gymhwyso dulliau optimeiddio Compiler a strategaethau llunio Design Space Explorer II (DSE II).
Arbrofwch gyda Gosodiadau Modd Optimization Compiler
Dilynwch y camau hyn i arbrofi gyda gosodiadau modd optimeiddio Compiler:
- Creu neu agor prosiect Intel Quartus Prime.
- I nodi strategaeth optimeiddio lefel uchel y Cryno, cliciwch Aseiniadau ➤ Gosodiadau ➤ Gosodiadau Crynhoydd. Arbrofwch gydag unrhyw un o'r gosodiadau modd canlynol, fel y mae Tabl 4 ar dudalen 14 yn ei ddisgrifio.
- I lunio'r dyluniad gyda'r gosodiadau hyn, cliciwch ar Start Compilation ar y Dangosfwrdd Casglu.
- View canlyniadau'r casgliad yn yr Adroddiad Crynhoi.
- Cliciwch Offer ➤ Dadansoddwr Amser i view canlyniadau gosodiadau optimeiddio ar berfformiad.
Gosodiadau Modd Optimization Compiler
Dulliau Optimeiddio (Tudalen Gosodiadau Cryno)
| Modd Optimization | Disgrifiad |
| Cytbwys (llif arferol) | Mae'r Crynhoydd yn gwneud y gorau o synthesis ar gyfer gweithredu cytbwys sy'n parchu cyfyngiadau amseru. |
| Ymdrech Perfformiad Uchel | Mae'r Crynhoydd yn cynyddu'r ymdrech optimeiddio amseru yn ystod lleoli a llwybro, ac yn galluogi optimeiddio Synthesis Corfforol sy'n gysylltiedig ag amseru (fesul gosodiadau optimeiddio cofrestr). Gall pob optimeiddio ychwanegol gynyddu amser llunio. |
| Perfformiad Uchel gyda'r Ymdrech Lleoli Mwyaf | Yn galluogi'r un optimeiddiadau Cryno ag Ymdrech Perfformiad Uchel, gydag ymdrech optimeiddio lleoliad ychwanegol. |
| Perfformiad Uwch | Yn galluogi'r un optimeiddiadau Cryno ag Ymdrech Perfformiad Uchel, ac yn ychwanegu mwy o optimeiddiadau yn ystod Dadansoddiad a Synthesis i wneud y gorau o berfformiad dylunio gyda chynnydd posibl i faes rhesymeg. Os yw'r defnydd o ddyluniad eisoes yn uchel iawn, gall yr opsiwn hwn arwain at anhawster gosod, a all hefyd effeithio'n negyddol ar ansawdd optimeiddio cyffredinol. |
| Perfformiad Gwych gyda'r Ymdrech Lleoli Mwyaf | Yn galluogi'r un optimeiddiadau Cryno ag Perfformiad Uwch, gydag ymdrech optimeiddio lleoliad ychwanegol. |
| Ardal Ymosodol | Mae'r Crynhoydd yn gwneud ymdrech ymosodol i leihau arwynebedd y ddyfais sydd ei angen i weithredu'r dyluniad ar draul posibl perfformiad dylunio. |
| Ymdrech Routability Lleoliad Uchel | Mae'r Crynhoydd yn gwneud ymdrech fawr i lwybro'r dyluniad ar draul bosibl ardal ddylunio, perfformiad ac amser llunio. Mae'r Crynhoydd yn treulio amser ychwanegol yn lleihau'r defnydd o lwybrau, a all wella'r gallu i'w roi ar waith a hefyd arbed pŵer deinamig. |
| Ymdrech Routability Pacio Uchel | Mae'r Crynhoydd yn gwneud ymdrech fawr i lwybro'r dyluniad ar draul bosibl ardal ddylunio, perfformiad ac amser llunio. Mae'r Crynhoydd yn treulio amser ychwanegol yn pacio cofrestrau, a all wella'r gallu i'w rhoi ar waith a hefyd arbed pŵer deinamig. |
| Optimeiddio Netlist ar gyfer Routability | Mae'r Crynhoydd yn gweithredu addasiadau rhestr net i gynyddu'r gallu i'w rhoi ar waith ar draul perfformiad posibl. |
| parhad… | |
| Modd Optimization | Disgrifiad |
| Ymdrech Pwer Uchel | Mae'r Crynhoydd yn gwneud ymdrech uchel i optimeiddio synthesis ar gyfer pŵer isel. Ymdrech Pwer Uchel cynyddu amser rhedeg synthesis. |
| Grym Ymosodol | Yn gwneud ymdrech ymosodol i optimeiddio synthesis ar gyfer pŵer isel. Mae'r Crynhoydd yn lleihau ymhellach y defnydd llwybro o signalau gyda'r cyfraddau togl uchaf penodedig neu amcangyfrifedig, gan arbed pŵer deinamig ychwanegol ond a allai effeithio ar berfformiad. |
| Amser Crynhoi Ymosodol | Yn lleihau'r amser casglu sydd ei angen i weithredu'r dyluniad gyda llai o ymdrech a llai o optimeiddio perfformiad. Mae'r opsiwn hwn hefyd yn analluogi rhai swyddogaethau adrodd manwl.
Nodyn: Yn troi ymlaen Amser Crynhoi Ymosodol galluogi Intel Quartus Prime Settings File (.qsf) gosodiadau na ellir eu diystyru gan osodiadau .qsf eraill. |
Dylunio Strategaethau Crynhoi Space Explorer II
Mae DSE II yn caniatáu ichi ddod o hyd i'r gosodiadau prosiect gorau posibl ar gyfer nodau optimeiddio adnoddau, perfformiad neu bŵer. Mae DSE II yn caniatáu ichi lunio dyluniad yn ailadroddus gan ddefnyddio gwahanol gyfuniadau rhagosodedig o osodiadau a chyfyngiadau i gyflawni nod penodol. Yna mae DSE II yn adrodd am y cyfuniad gosodiadau gorau i gwrdd â'ch nodau. Gall DSE II hefyd gymryd advantage gallu paraleleiddio i gasglu hadau ar gyfrifiaduron lluosog. Mae gosodiadau Strategaeth Crynhoi DSE II yn adleisio gosodiadau’r Modd Optimeiddio yn Nhabl 4 ar dudalen 14
Dylunio Gofod Explorer II
Dilynwch y camau hyn i nodi Strategaeth Llunio ar gyfer DSE II:
- I lansio DSE II (a chau meddalwedd Intel Quartus Prime), cliciwch Tools ➤ Launch Design Space Explorer II. Mae DSE II yn agor ar ôl i feddalwedd Intel Quartus Prime gau.
- Ar y bar offer DSE II, cliciwch yr eicon Archwilio.
- Ehangu Pwyntiau Archwilio.
- Dewiswch Archwilio Dylunio. Galluogi unrhyw un o'r strategaethau Casglu i redeg archwiliadau dylunio sy'n targedu'r strategaethau hynny.
Lleihau Tagfeydd ar gyfer Defnydd Uchel
Yn nodweddiadol, dyluniadau sy'n defnyddio dros 80% o adnoddau dyfeisiau sy'n peri'r anhawster mwyaf wrth gau amser. Gallwch gymhwyso'r technegau llaw ac awtomataidd canlynol i leihau tagfeydd ymhellach a symleiddio cau amseriad.
- Arbrofwch gydag Opsiynau Arwynebedd a Llwybradwyedd ar dudalen 16
- Ystyriwch Synthesis Ffractal ar gyfer Dyluniadau Rhifyddol Dwys ar dudalen 16
Arbrofi gydag Opsiynau Arwynebedd a Llwybradwyedd
Pan fydd defnyddio dyfeisiau'n achosi tagfeydd llwybro, gallwch arbrofi gyda'r gosodiadau optimeiddio Area a Routability i leihau'r defnydd o adnoddau a thagfeydd ar gyfer eich dyluniad. Cliciwch Assignments ➤ Settings ➤ Compiler Settings ➤ Modd Optimeiddio i gael mynediad at y gosodiadau hyn:
Opsiynau Ardal a Llwybradwyedd
Ystyriwch Synthesis Fractal ar gyfer Dyluniadau Rhifyddol-Dwys
Ar gyfer dyluniadau trwybwn uchel, rhifyddol-ddwys, gallwch alluogi optimeiddio synthesis ffractal awtomatig i wella'r defnydd o adnoddau dyfais. Mae optimeiddio synthesis ffractal yn cynnwys cysoni ac ail-amseru lluosydd, yn ogystal â phacio rhifyddeg parhaus. Mae'r optimizations yn targedu dyluniadau gyda nifer fawr o weithrediadau rhifyddeg manwl-gywir (fel adio a lluosi). Gallwch alluogi synthesis ffractal yn fyd-eang neu ar gyfer lluosyddion penodol yn unig. O dan amodau delfrydol, gall optimeiddio synthesis ffractal gyflawni gostyngiad arwynebedd o 20-45%.
Rheoleiddio ac Ailamseru Lluosydd
Mae rheoleiddio ac ail-amseru lluosyddion yn dod i gasgliad o weithrediadau lluosydd meddal sydd wedi'u optimeiddio'n fawr. Gall y Crynhoydd gymhwyso amseru yn ôl i ddwy neu fwy o biblinellautages os oes angen. Pan fyddwch yn galluogi synthesis ffractal, mae'r Crynhoydd yn cymhwyso rheoleiddiad ac ail-amseru lluosydd i luosyddion wedi'u llofnodi a heb eu llofnodi.
Ffigur 16. Ail-amseru Lluosydd
NODYN
- Mae rheoleiddio lluosydd yn defnyddio adnoddau rhesymeg yn unig ac nid yw'n defnyddio blociau DSP.
- Mae cysoni ac ail-amseru lluosydd yn cael ei gymhwyso i luosyddion wedi'u llofnodi a heb eu llofnodi mewn modiwlau lle mae'r aseiniad FRACTAL_SYNTHESIS QSF wedi'i osod.
Pacio Rhifyddeg Parhaus
Mae pacio rhifyddol parhaus yn ail-syntheseiddio gatiau rhifyddol yn flociau rhesymeg o'r maint gorau posibl i ffitio i mewn i LABs Intel FPGA. Mae'r optimeiddio hwn yn caniatáu hyd at 100% o ddefnyddio adnoddau LAB ar gyfer y blociau rhifyddeg. Pan fyddwch yn galluogi synthesis ffractal, mae'r Compiler yn cymhwyso'r optimeiddio hwn i'r holl gadwyni cario a adwyon rhesymeg dau fewnbwn. Gall yr optimeiddio hwn bacio coed gwiber, lluosyddion, ac unrhyw resymeg arall sy'n ymwneud â rhifyddeg.
Pacio Rhifyddeg Parhaus
NODYN
Sylwch fod pacio rhifyddol parhaus yn gweithio'n annibynnol ar reoleiddio lluosydd. Felly, os ydych chi'n defnyddio lluosydd nad yw'n cael ei reoleiddio (fel ysgrifennu'ch lluosydd eich hun) yna gall pacio rhifyddol parhaus weithredu o hyd. Mae optimeiddio synthesis ffractal yn fwyaf addas ar gyfer dyluniadau gyda chyflymwyr dysgu dwfn neu swyddogaethau trwybwn uchel, rhifyddol-ddwys eraill sy'n fwy na holl adnoddau DSP. Gall galluogi synthesis ffractal ar draws y prosiect achosi bloat diangen ar fodiwlau nad ydynt yn addas ar gyfer optimeiddio ffractal.
Galluogi neu Analluogi Synthesis Ffractal
Ar gyfer dyfeisiau Intel Stratix® 10 ac Intel Agilex™, mae optimeiddio synthesis ffractal yn rhedeg yn awtomatig ar gyfer lluosyddion bach (unrhyw ddatganiad A* B yn Verilog HDL neu VHDL lle mae lled did yr operands yn 7 neu lai). Gallwch hefyd analluogi synthesis ffractal awtomatig ar gyfer lluosyddion bach ar gyfer y dyfeisiau hyn gan ddefnyddio'r naill neu'r llall o'r dulliau canlynol:
- Yn RTL, gosodwch yr amldull DSP, fel y mae “Priodoledd Synthesis Verilog HDL Multistyle” yn ei ddisgrifio. Am gynample: (* multistyle = "dsp" *) foo modiwl(…); modiwl foo(..) /* synthesis multistyle = “dsp” */;
- Yn y .qsf file, ychwanegu fel aseiniad fel a ganlyn: set_instance_assignment -name DSP_BLOCK_BALANCING_IMPLEMENTATION \DSP_BLOCKS -i r
Yn ogystal, ar gyfer dyfeisiau Intel Stratix 10, Intel Agilex, Intel Arria® 10, a Intel Cyclone® 10 GX, gallwch chi alluogi synthesis ffractal yn fyd-eang neu ar gyfer lluosyddion penodol gyda'r opsiwn GUI Synthesis Fractal neu'r aseiniad FRACTAL_SYNTHESIS .qsf cyfatebol:
- Yn RTL, defnyddiwch altera_attribute fel a ganlyn: (* altera_attribute = “-name FRACTAL_SYNTHESIS ON” *)
- Yn y .qsf file, ychwanegu fel aseiniad fel a ganlyn: set_global_assignment -name FRACTAL_SYNTHESIS ON -entity
Yn y rhyngwyneb defnyddiwr, dilynwch y camau hyn:
- Cliciwch Aseiniadau ➤ Golygydd Aseiniad.
- Dewiswch Synthesis Fractal ar gyfer Enw Aseiniad, Ymlaen ar gyfer y Gwerth, yr enw endid rhifyddol-ddwys ar gyfer Endid, ac enw enghraifft yn y golofn I. Gallwch nodi cerdyn chwilio (*) er mwyn i To neilltuo pob achos o'r endid.
Ffigur 18. Aseiniad Synthesis Ffractal yn y Golygydd Aseiniad
Gwybodaeth Gysylltiedig
- Priodoledd Synthesis Verilog HDL Multistyle
- Yn Intel Quartus Prime Help.
Cadw Canlyniadau Boddhaol
Gallwch symleiddio cau amseru trwy ôl-anodi canlyniadau casglu boddhaol i gloi lleoliad blociau mawr sy'n gysylltiedig â chlociau, RAM, a DSPs. Yn yr un modd, mae'r dechneg ailddefnyddio bloc dylunio yn eich galluogi i gadw canlyniadau casglu boddhaol ar gyfer ymyl FPGA penodol neu flociau dylunio rhesymeg craidd (rhesymeg sy'n cynnwys enghraifft dylunio hierarchaidd), ac yna ailddefnyddio'r blociau hynny mewn casgliadau dilynol. Wrth ailddefnyddio blociau dylunio, rydych chi'n neilltuo'r enghraifft hierarchaidd fel rhaniad dylunio, ac yna'n cadw ac yn allforio'r rhaniad ar ôl ei lunio'n llwyddiannus. Mae cadw ac ailddefnyddio canlyniadau boddhaol yn caniatáu ichi ganolbwyntio ymdrech ac amser y Crynhoydd ar rannau o'r dyluniad yn unig nad ydynt wedi cau'r amseru.
Problem Cau Amseru
- Oni bai ei fod wedi'i gloi i lawr, gall y Crynhoydd weithredu blociau dylunio, clociau, RAM, a DSPs yn wahanol i grynhoi i grynhoi yn dibynnu ar amrywiol ffactorau.
Atebion Cau Amseru
- Cloi Clociau, Hyrddod, a DSPs ar dudalen 20 - yn ôl-anodi canlyniadau casglu boddhaol i gloi lleoliad blociau mawr sy'n gysylltiedig â chlociau, RAM, a DSPs.
- Cadw Canlyniadau Rhaniadau Dyluniad ar dudalen 21 - cadw'r rhaniadau ar gyfer blociau sy'n cwrdd ag amseru, a chanolbwyntio optimeiddio ar y blociau dylunio eraill.
Gwybodaeth Gysylltiedig
- Ôl-Anodiad Blwch Deialog Aseiniadau Cymorth
- AN-899: Lleihau Amser Crynhoi gyda Chadw Cyflym
- Canllaw Defnyddiwr Intel Quartus Prime Pro Edition: Dyluniad Seiliedig ar Bloc
Cloi Clociau, RAM, a DSPs
Gallwch symleiddio cau amseru trwy ôl-anodi canlyniadau casglu boddhaol i gloi lleoliad blociau mawr sy'n gysylltiedig â Chlociau, RAM, a DSPs. Gall cloi lleoliad blociau mawr gynhyrchu fMAX uwch gyda llai o sŵn. Gall cloi blociau mawr fel RAM a DSPs fod yn effeithiol oherwydd bod gan y blociau hyn gysylltedd trymach na LABs arferol, gan gymhlethu symudiad yn ystod lleoliad. Pan fydd hedyn yn cynhyrchu canlyniadau da o leoliad RAM a DSP addas, gallwch chi ddal y lleoliad hwnnw gydag ôl-anodiad. Yna gall casgliadau dilynol elwa ar y lleoliad RAM a DSP o ansawdd uchel o'r hedyn da. Nid yw'r dechneg hon o fudd sylweddol i ddyluniadau sydd ag ychydig iawn o RAMau neu DSPs. Cliciwch Assignments ➤ Ôl-Annotate Assignments i gopïo'r aseiniadau adnodd dyfais o'r casgliad diwethaf i'r .qsf i'w defnyddio yn y casgliad nesaf. Dewiswch y math ôl-anodiad yn y rhestr mathau Ôl-anodiad.
Blwch Deialog Aseiniadau Ôl-Anod
Fel arall, gallwch redeg ôl-anodiad gyda'r gweithredadwy quartus_cdb canlynol. quartus_cdb –back_annodi [–dsp] [–hwrdd] [–cloc]
NODYN
- Mae'r gweithredadwy yn cefnogi'r newidynnau [–dsp], [–ram], a [-clock] ychwanegol nad yw'r blwch deialog Aseiniadau Ôl-Anodiad yn eu cefnogi eto.
Cadw Canlyniadau Rhaniad Dylunio
NODYN
- Ar ôl rhannu'r dyluniad, gallwch gadw'r rhaniadau ar gyfer blociau sy'n cyd-fynd â'r amseriad, a chanolbwyntio optimeiddio ar y blociau dylunio eraill. Yn ogystal, mae'r opsiwn Fast Preserve yn symleiddio rhesymeg rhaniad cadw i resymeg rhyngwyneb yn unig yn ystod y broses grynhoi, gan leihau'r amser crynhoi ar gyfer y rhaniad. Mae Fast Preserve yn cefnogi ailddefnyddio rhaniad gwraidd a chynlluniau ailgyflunio rhannol yn unig. Ar gyfer dyluniadau gydag is-fodiwlau sy'n heriol ar gyfer amser cau, gallwch chi berfformio optimeiddio annibynnol a chrynhoi rhaniad y modiwl, ac yna allforio'r modiwl amser-gau i gadw'r gweithrediad mewn casgliadau dilynol.
Cadw Canlyniadau Rhaniad Dylunio
Mae dyluniad sy'n seiliedig ar bloc yn gofyn am rannu dyluniad. Mae rhaniad dylunio yn eich galluogi i gadw blociau rhesymeg unigol yn eich dyluniad, ond gall hefyd achosi colled perfformiad posibl oherwydd croesfan pared ac effeithiau cynllun llawr. Mae angen i chi gydbwyso'r ffactorau hyn wrth ddefnyddio technegau dylunio sy'n seiliedig ar flociau. Mae'r camau lefel uchel canlynol yn disgrifio'r llif cadw rhaniad ar gyfer dyluniadau ailddefnyddio rhaniad gwraidd:
- Cliciwch Prosesu ➤ Cychwyn ➤ Dechrau Dadansoddi ac Ymhelaethu.
- Yn y Llywiwr Prosiect, de-gliciwch ar yr enghraifft dylunio caeedig amseru, pwyntiwch at Design Partition, a dewiswch Math o raniad, fel y mae Gosodiadau Rhaniad Dylunio ar dudalen 23 yn ei ddisgrifio.
Creu Rhaniadau Dylunio
- Diffinio cyfyngiadau cynllun llawr Logic Lock ar gyfer y rhaniad. Yn y Ffenest Rhaniadau Dylunio, de-gliciwch y rhaniad ac yna cliciwch Rhanbarth Cloi Rhesymeg ➤ Creu Rhanbarth Cloeon Rhesymeg Newydd. Sicrhewch fod y rhanbarth yn ddigon mawr i amgáu'r holl resymeg yn y rhaniad.
- I allforio canlyniadau'r rhaniad ar ôl eu llunio, yn y Ffenest Rhaniadau Dylunio, nodwch y rhaniad .qdb fel yr Allforio Ôl-Derfynol File.
Ôl Allforio Terfynol File
- I lunio'r dyluniad ac allforio'r rhaniad, cliciwch ar Compile Design ar y Dangosfwrdd Crynhoi.
- Agorwch y prosiect lefel uchaf yn y meddalwedd Intel Quartus Prime.
- Cliciwch Aseiniadau ➤ Gosodiadau ➤ Gosodiadau Casglwr ➤ Llunio Cynyddrannol. Trowch yr opsiwn Cadw Cyflym ymlaen.
Opsiwn Cadw Cyflym
- Cliciwch OK.
- Yn y Ffenest Rhaniadau Dylunio, nodwch y .qdb wedi'i allforio fel y Gronfa Ddata Rhaniad File ar gyfer y rhaniad dan sylw. Y .qdb hwn bellach yw ffynhonnell y rhaniad hwn yn y prosiect. Pan fyddwch chi'n galluogi'r opsiwn Cadw Cyflym, mae'r Crynhoydd yn lleihau rhesymeg y rhaniad a fewnforiwyd i resymeg rhyngwyneb yn unig, gan leihau'r amser crynhoi sydd ei angen ar y rhaniad.
Gosodiadau Rhaniad Dylunio
Gosodiadau Rhaniad Dylunio
| Opsiwn | Disgrifiad |
| Enw Rhaniad | Yn pennu enw'r rhaniad. Rhaid i bob enw rhaniad fod yn unigryw a chynnwys nodau alffaniwmerig yn unig. Mae meddalwedd Intel Quartus Prime yn creu “root_partition” lefel uchaf (|) yn awtomatig ar gyfer pob adolygiad prosiect. |
| Llwybr Hierarchaeth | Yn pennu llwybr hierarchaeth yr enghraifft endid rydych chi'n ei aseinio i'r rhaniad. Rydych chi'n nodi'r gwerth hwn yn y Creu Rhaniad Newydd blwch deialog. Y llwybr hierarchaeth rhaniad gwraidd yw |. |
| Math | Cliciwch ddwywaith i nodi un o'r mathau o raniad canlynol sy'n rheoli sut mae'r Crynhoydd yn prosesu ac yn gweithredu'r rhaniad: |
| parhad… | |
| Opsiwn | Disgrifiad |
| • Diofyn—Yn nodi rhaniad safonol. Mae'r Casglwr yn prosesu'r rhaniad gan ddefnyddio'r ffynhonnell ddylunio gysylltiedig files.
• Ailgyflunio—Yn dynodi rhaniad ailgyflunio mewn llif ailgyflunio rhannol. Nodwch y Ailgyflunio math i gadw canlyniadau synthesis, tra'n caniatáu ailosod y rhaniad yn y llif PR. • Craidd Wedi'i Gadw—Yn nodi rhaniad mewn llif dylunio sy'n seiliedig ar flociau sy'n cael ei gadw ar gyfer datblygiad craidd gan Ddefnyddiwr sy'n ailddefnyddio ymylon y ddyfais. |
|
| Lefel Cadwedigaeth | Yn pennu un o'r lefelau cadw a ganlyn ar gyfer y rhaniad:
• Heb ei Gosod—yn pennu dim lefel cadw. Mae'r rhaniad yn casglu o'r ffynhonnell files. • syntheseiddio—mae'r rhaniad yn llunio gan ddefnyddio'r ciplun wedi'i syntheseiddio. • terfynol—mae'r rhaniad yn crynhoi gan ddefnyddio'r ciplun terfynol. Gyda Lefel Cadwedigaeth of syntheseiddio or terfynol, nid yw newidiadau i'r cod ffynhonnell yn ymddangos yn y synthesis. |
| Gwag | Yn pennu rhaniad gwag y mae'r Crynhoydd yn ei hepgor. Mae'r gosodiad hwn yn anghydnaws â'r Craidd Wedi'i Gadw a Cronfa Ddata Rhaniad File gosodiadau ar gyfer yr un rhaniad. Mae'r Lefel Cadwedigaeth rhaid bod Heb ei Gosod. Ni all rhaniad gwag gael unrhyw raniadau plant. |
| Cronfa Ddata Rhaniad File | Yn pennu Cronfa Ddata Rhaniad File (.qdb) y mae'r Compiler yn ei ddefnyddio wrth lunio'r rhaniad. Rydych chi'n allforio'r .qdb ar gyfer y stage casgliad yr ydych am ei ailddefnyddio (syntheseiddio neu derfynol). Neilltuo'r .qdb i raniad i ailddefnyddio'r canlyniadau hynny mewn cyd-destun arall. |
| Ail-rwymo Endid | • Llif PR—yn pennu'r endid sy'n disodli'r persona rhagosodedig ym mhob adolygiad gweithredu.
• Llif Ailddefnyddio Rhaniad Gwraidd —yn pennu'r endid sy'n disodli'r rhesymeg graidd neilltuedig yn y prosiect defnyddwyr. |
| Lliw | Yn nodi cod lliw y rhaniad yn yr arddangosfeydd Cynlluniwr Sglodion a Chynlluniwr Rhaniad Dylunio. |
| Allforio Synthesis Post File | Yn allforio canlyniadau casglu ôl-synthesis yn awtomatig ar gyfer y rhaniad i'r .qdb rydych chi'n ei nodi, bob tro y bydd Dadansoddiad a Synthesis yn rhedeg. Gallwch allforio unrhyw raniad dylunio yn awtomatig nad oes ganddo raniad rhiant wedi'i gadw, gan gynnwys y root_partition. |
| Ôl Allforio Terfynol File | Yn allforio canlyniadau crynhoad ôl-derfynol yn awtomatig ar gyfer y rhaniad i'r .qdb rydych yn ei nodi, bob tro yr s terfynoltage o'r rhediadau Ffitiwr. Gallwch allforio unrhyw raniad dylunio yn awtomatig nad oes ganddo raniad rhiant wedi'i gadw, gan gynnwys y root_partition. |
AN 903 Hanes Adolygu Dogfen
Mae gan y ddogfen hon yr hanes adolygu a ganlyn:
| Fersiwn y Ddogfen | Fersiwn Intel Quartus Prime | Newidiadau |
| 2021.02.25 | 19.3 | Wedi disodli “tynnu” gyda “tensiwn” i mewn Dadansoddi a Optimize Design RTL pwnc. |
| 2020.03.23 | 19.3 | Gwall cystrawen wedi'i gywiro yng nghod sampyn y pwnc “Lock Down Clocks, RAMs, a DSPs”. |
| 2019.12.03 | 19.3 | • Datganiad cyhoeddus cyntaf. |
Dogfennau / Adnoddau
 |
intel AN 903 Cyflymu Cau Amseru [pdfCanllaw Defnyddiwr AN 903 Cyflymu Cau Amser, AN 903, Cyflymu Cau Amseru, Amser Cau |
