интел АН 903 Аццелератинг Тиминг Цлосуре
АН 903: Убрзано затварање времена у Интел® Куартус® Приме Про издању
Густина и сложеност модерних ФПГА дизајна, који комбинују уграђене системе, ИП и интерфејсе велике брзине, представљају све већи изазов за затварање времена. Касне архитектонске промене и изазови верификације могу довести до дуготрајних итерација дизајна. Овај документ резимира три корака за убрзање затварања времена коришћењем верификоване и поновљиве методологије у софтверу Интел® Куартус® Приме Про Едитион. Ова методологија укључује почетну РТЛ анализу и оптимизацију, као и аутоматизоване технике за минимизирање времена компилације и смањење сложености дизајна и итерација потребних за затварање времена.
Кораци убрзања затварања времена
Кораци убрзања затварања времена
| Корак затварања времена | Активност затварања времена | Детаљне информације |
| Корак 1: Анализирајте и оптимизујте РТЛ | • Исправите прекршаје асистента за дизајн на страни 4
• Смањите логичке нивое на страни 7 • Смањите мреже са високим вентилатором на страни 9 |
• Интел Куартус Приме Про Упутство за употребу издања: Дизајн Оптимизација
• Интел Куартус Приме Про Упутство за употребу издања: Дизајн Препоруке |
| Корак 2: Примените оптимизацију компајлера | • Примените режиме оптимизације компајлера и стратегије на страни 13
• Смањите загушење за високу искоришћеност на страни 16 |
• Интел Куартус Приме Про Упутство за употребу издања: Дизајн Компилација
• Интел Куартус Приме Про Упутство за употребу издања: Дизајн Оптимизација |
| Корак 3: Очувајте задовољавајуће резултате | • Закључајте сатове, РАМ-ове и ДСП-ове на страни 20
• Сачувајте резултате дизајна партиције на страни 21 |
• Интел Куартус Приме Про Упутство за употребу издања: Блок- Басед Десигн |
Корак 1: Анализирајте и оптимизујте дизајн РТЛ
Оптимизација изворног кода вашег дизајна је обично прва и најефикаснија техника за побољшање квалитета ваших резултата. Интел Куартус Приме Десигн Ассистант вам помаже да брзо исправите кршења основних правила дизајна и препоручује РТЛ промене које поједностављују оптимизацију дизајна и затварање времена.
Проблеми са затварањем времена
- Превелики нивои логике утичу на редослед обраде, трајање и квалитет резултата монтера.
- Мреже са великим вентилатором узрокују загушење ресурса и додају додатну напетост на путањама података, непотребно повећавајући критичност путање и компликујући затварање времена. Ова напетост је сила привлачења која вуче путању (и све путање које деле тај сигнал високог вентилатора) ка извору са високим вентилатором.
Решења за затварање времена
- Исправите прекршаје помоћника за дизајн на страници 4—да бисте брзо идентификовали и исправили кршења основних правила дизајна релевантна за ваш дизајн.
- Смањите логичке нивое на страници 7—како бисте осигурали да сви елементи дизајна могу да приме исте оптимизације Фиттер-а и да бисте смањили време компајлирања.
- Смањите мреже са високим излазом вентилатора на страници 9—да бисте смањили загушење ресурса и поједноставили затварање времена.
Повезане информације
- „Провера правила дизајна помоћу помоћника за дизајн“, Интел Куартус Приме Про Едитион кориснички водич: Препоруке за дизајн
- „Оптимизујте изворни код“, Интел Куартус Приме Про Едитион кориснички водич: Оптимизација дизајна
- „Дупликати регистри за контролу вентилатора“, Интел Куартус Приме Про Едитион кориснички водич: Оптимизација дизајна
Исправите прекршаје асистента за дизајн
Извођење почетне анализе дизајна како би се елиминисали познати проблеми са затварањем времена значајно повећавају продуктивност. Након покретања почетне компилације са подразумеваним подешавањима, можете поновоview Десигн Ассистант извештава за почетну анализу. Када је омогућен, Десигн Ассистант аутоматски пријављује сва кршења стандардног скупа смерница за дизајн које препоручује Интел ФПГА. Можете покренути Десигн Ассистант у режиму тока компилације, што вам омогућава view повреде релевантне за компилацију сtagес ти трчиш. Алтернативно, Десигн Ассистант је доступан у режиму анализе у Тиминг Анализер и Цхип Планнер.
- Режим тока компилације— покреће се аутоматски током једног или више сtagес компилације. У овом режиму, Десигн Ассистант користи улазне (пролазне) податке током компилације.
- Режим анализе—покрените Десигн Ассистант из Тиминг Анализер-а и Цхип Планнер-а да анализирате кршења дизајна на одређеној компилацијиtagе, пре него што крене напред у току компилације. У режиму анализе, Десигн Ассистант користи податке статичке компилације.
Десигн Ассистант означава свако кршење правила једним од следећих нивоа озбиљности. Можете одредити која правила желите да помоћник за дизајн провери у вашем дизајну и прилагодите нивое озбиљности, чиме елиминишете провере правила које нису важне за ваш дизајн.
Нивои озбиљности правила помоћника за дизајн
| Категорије | Опис | Боја нивоа озбиљности |
| Критички | Решите проблем за предају. | Црвени |
| Високо | Потенцијално узрокује функционални отказ. Може указивати на недостатак или нетачне податке о дизајну. | Оранге |
| Средње | Потенцијално утиче на квалитет резултата за фМАКС или коришћење ресурса. | Браон |
| Ниско | Правило одражава најбоље праксе за смернице за РТЛ кодирање. | Плава |
Помоћник за подешавање
Можете у потпуности да прилагодите Десигн Ассистант према вашим индивидуалним карактеристикама дизајна и захтевима за извештавање. Кликните на Задаци ➤ Подешавања ➤ Подешавања правила помоћника за дизајн да бисте навели опције које контролишу која правила и параметри се примењују на различитеtagес оф десигн компилације за проверу правила дизајна.
Подешавања правила помоћника за дизајн
Руннинг Десигн Ассистант
Када је омогућен, помоћник за дизајн се покреће аутоматски током компилације и извештава о омогућеним кршењима правила дизајна у извештају о компилацији. Алтернативно, можете покренути Десигн Ассистант у режиму анализе на одређеном снимку компилације да бисте фокусирали анализу само наtagе. Да бисте омогућили аутоматизовану проверу помоћника за дизајн током компилације:
- Укључите Омогући извршавање помоћника за дизајн током компилације у подешавањима правила помоћника за дизајн. Да бисте покренули Десигн Ассистант у режиму анализе да бисте потврдили одређени снимак у односу на било која правила дизајна која се примењују на снимак:
- Кликните на Извештај ДРЦ у панелу Задаци анализатора времена или планера чипова.
Viewинг и исправљање резултата асистента за дизајн
Извештаји Десигн Ассистант-а омогућили су кршења правила дизајна у различитим сtagес оф Цомпилатион Репорт.
Асистент за дизајн даје резултате у синтези, планирању, постављању и финализацији извештаја
То view резултате за свако правило, кликните на правило на листи Правила. Појављује се опис правила и препоруке дизајна за исправку.
Препорука за кршење правила помоћника за дизајн
Измените свој РТЛ да бисте исправили кршења правила дизајна.
Смањите логичке нивое
Превелики нивои логике могу утицати на квалитет резултата монтера јер критична путања дизајна утиче на редослед и трајање обраде монтера. Монтер поставља и усмерава дизајн на основу временског застоја. Монтер прво поставља дуже стазе са најмање лабавости. Монтер генерално даје приоритет путањама вишег логичког нивоа у односу на путање нижег логичког нивоа. Обично, након што је монтер сtagе је завршен, преостале критичне путање нису путање највишег логичког нивоа. Монтер даје преферирано постављање, рутирање и поновно подешавање времена логици вишег нивоа. Смањење нивоа логике помаже да се осигура да сви елементи дизајна добију исти приоритет Фиттер-а. Покрените извештаје ➤ Прилагођени извештаји ➤ Време извештаја у анализатору времена да бисте генерисали извештаје који показују нивое логике у путањи. Ако путања не успе у времену и број логичких нивоа је висок, размислите о додавању цевовода у тај део дизајна да бисте побољшали перформансе.
Извештај о дубини логике у путањи
Извјештавање о дубини логичког нивоа
Након што је План састављача сtagе, можете покренути репорт_логиц_дептх у Тцл конзоли Тиминг Анализер за view број логичких нивоа унутар домена такта. репорт_логиц_дептх показује дистрибуцију логичке дубине међу критичним путањама, омогућавајући вам да идентификујете области у којима можете смањити нивое логике у вашем РТЛ-у.
репорт_логиц_дептх -панел_наме -од [гет_цлоцкс ] \ -то [гет_цлоцкс ]
репорт_логиц_дептх Излаз
Да бисте добили податке за оптимизацију РТЛ-а, покрените репорт_логиц_дептх након плана компајлераtagе, пре покретања преосталих Монтер сtagес. Иначе, извештаји после монтажера такође укључују резултате физичке оптимизације (поновно подешавање времена и поновна синтеза).
Пријављивање путања суседа
Након што покренете Фиттер (Финализе) сtagе, можете покренути репорт_неигхбор_патхс да бисте помогли у одређивању основног узрока критичне путање (нпр.ampле, висок логички ниво, ограничење поновног времена, неоптимално постављање, укрштање И/О колоне, задржавање поправке или друго): репорт_неигхбор_патхс -то_цлоцк -нпатхс -панел_наме
репорт_неигхбор_патхс извештава о путањама које су најкритичније за време у дизајну, укључујући повезане застоје, додатне информације о резимеу путање и оквире за ограничавање путање.
репорт_неигхбор_патхс Излаз
репорт_неигхбор_патхс показује најкритичнију путању пре и путању после сваке критичне путање. Поновно подешавање времена или логичко балансирање путање може поједноставити затварање времена ако постоји негативан застој на путањи, али позитиван застој на путањи пре или пута после.
Да бисте омогућили понављање времена, уверите се да су следеће опције укључене:
- За регистре—омогућите доделу ➤ Подешавања ➤ Подешавања компајлера ➤ Оптимизација регистра ➤ Дозволи понављање регистра
- За крајње тачке РАМ-а—омогућите Додељивање ➤ Подешавања ➤ Подешавања компајлера ➤ Подешавања монтажера (напредно) ➤ Дозволи РАМ поновно време
- За ДСП крајње тачке—омогућите доделу ➤ Подешавања ➤ Подешавања компајлера ➤ Подешавања монтажера (напредно) ➤ Дозволи понављање времена ДСП-а
НАПОМЕНА
Ако је потребно даље балансирање логике, морате ручно да модификујете свој РТЛ да бисте преместили логику са критичне путање на путању пре или путању после.
Ако је излаз регистра повезан са његовим улазом, једна или обе суседне путање могу бити идентичне тренутној путањи. Када се траже суседне стазе са најгорим застојима, узимају се у обзир сви услови рада, а не само услови рада саме главне стазе.
Визуелизација логичких нивоа у технолошкој мапи Viewer
Технолошка мапа Viewер такође пружа шематске, технолошко мапиране, приказе листе мрежа за дизајн и може вам помоћи да видите које области у дизајну могу имати користи од смањења броја логичких нивоа. Такође можете детаљно да истражите физички распоред путање у Планеру чипова. Да бисте лоцирали путању времена у једној од viewерс, кликните десним тастером миша на путању у извештају о времену, поставите показивач на Лоцате Патх и изаберите Лоцате ин Тецхнологи Мап Viewер.
Смањите мреже са високим вентилатором
Мреже са великим вентилатором могу изазвати загушење ресурса, чиме се компликује затварање времена. Уопштено говорећи, компајлер аутоматски управља мрежама са великим вентилатором у вези са сатовима. Компајлер аутоматски промовише препознате мреже са великим бројем вентилатора у глобалну мрежу сатова. Компајлер чини већи напор оптимизације током Плаце анд Роуте сtagес, што резултира корисним дуплирањем регистра. У следећим угловима, можете додатно да смањите загушење тако што ћете направити следеће ручне промене у свом РТЛ дизајну:
Угаоне кутије са високим излазом мреже
| Карактеристике дизајна | Ручна РТЛ оптимизација |
| Високо разгранате мреже које достижу многе хијерархије или физички удаљене дестинације | Наведите доделу дуплицате_хиерарцхи_дептх на последњем регистру у цевоводу да бисте ручно дуплицирали мреже са високим растом у хијерархијама. Наведите доделу дуплицате_регистер за дупликате регистара током постављања. |
| Дизајни са контролним сигналима за ДСП или М20К меморијске блокове из комбинационе логике | Управљајте контролни сигнал у ДСП или М20К меморију из регистра. |
Региструјте дуплирање у хијерархијама
Можете навести доделу дуплицате_хиерарцхи_дептх на последњем регистру у цевоводу да бисте водили креирање дуплирања регистра и одвајања. Следеће слике илуструју утицај следећег додељивања дупле_хиерарцхи_дептх:
сет_инстанце_ассигнмент -наме дуплицате_хиерарцхи_дептх -то \
где:
- регистер_наме—последњи регистар у ланцу који се шири у више хијерархија.
- левел_нумбер—број регистара у ланцу за дуплирање.
Слика 9. Пре дуплицирања регистра
Подесите доделу дуплицате_хиерарцхи_дептх да примените дуплирање регистара у хијерархијама и креирајте стабло регистара који следи последњи регистар у ланцу. Наводите име регистра и број дупликата представљених са М у следећем примеруampле. Црвене стрелице показују потенцијалне локације дупликата регистара.
- сет_инстанце_ассигнмент –име ДУПЛИЦАТЕ_ХИЕРАРЦХИ_ДЕПТХ –у регЗ М
Дуплирање регистра = 1
Навођење следећег појединачног нивоа дуплирања регистра (М=1) дуплира један регистар (регЗ) наниже један ниво хијерархије дизајна:
- сет_инстанце_ассигнмент –име ДУПЛИЦАТЕ_ХИЕРАРЦХИ_ДЕПТХ –у регЗ 1
Дуплирање регистра = 3
Навођењем три нивоа дуплирања регистра (М=3) дуплирају се три регистра (регЗ, регИ, регКс) доле три, два и један ниво хијерархије, респективно:
- сет_инстанце_ассигнмент –име ДУПЛИЦАТЕ_ХИЕРАРЦХИ_ДЕПТХ –у регЗ 3
Дуплирањем и гурањем регистара надоле у хијерархије, дизајн задржава исти број циклуса до свих одредишта, док значајно убрзава перформансе на овим путањама.
Региструјте дуплирање током постављања
Слика 12 на страни 11 приказује регистар са великим размаком ка широко распрострањеном делу чипа. Дуплирањем овог регистра 50 пута, можете смањити растојање између регистра и одредишта што на крају резултира бржим перформансама сата. Додељивање дуплицате_регистер омогућава компајлеру да искористи физичку близину како би водио постављање нових регистара који напајају подскуп фан-оут-ова.
Слика 12. Умножавање регистра током постављања
Напомена: Да бисте емитовали сигнал преко чипа, користите мултисtagе гасовод. Примените доделу дуплицате_регистер на сваки од регистара у цевоводу. Ова техника ствара структуру стабла која емитује сигнал преко чипа.
Viewумножавање резултата дуплирања
Након синтезе дизајна, view дуплирање резултира у извештају Хијерархијско стабло Дуплицатион Суммари у фасцикли Синтеза извештаја о компилацији. Извештај даје следеће:
- Информације о регистрима који имају додељивање дупле_хиерарцхи_дептх.
- Разлог за дужину ланца који можете користити као полазну тачку за даља побољшања са задатком.
- Информације о појединачним регистрима у ланцу које можете користити да боље разумете структуру имплементираних дупликата.
Извештај монтера такође укључује одељак о регистрима који имају поставку дуплицате_регистер.
Примените технике оптимизације компајлера
Дизајни који користе веома висок проценатtagе од ресурса ФПГА уређаја може изазвати загушење ресурса, што резултира нижим фМАКС и сложенијим затварањем времена. Подешавања режима оптимизације компајлера вам омогућавају да одредите фокус напора компајлера током синтезе. Фор екampДакле, оптимизујете синтезу за област или рутабилност када се бавите загушењем ресурса. Можете експериментисати са комбинацијама истих подешавања режима оптимизације у Интел Куартус Приме Десигн Спаце Екплорер ИИ. Ова подешавања и друге мануелне технике могу вам помоћи да смањите загушење у високо коришћеним дизајнима.
Проблем са затварањем времена
- Дизајни са веома високим коришћењем ресурса уређаја компликују затварање времена.
Решења за затварање времена
- Примените режиме и стратегије оптимизације компајлера на страници 13—наведите примарни циљ режима оптимизације за синтезу дизајна.
- Експериментишите са опцијама подручја и рутабилности на страници 16—примените додатне колекције подешавања да бисте смањили загушење и испунили циљеве области и рутабилности.
- Размотрите фракталну синтезу за аритметички интензивне дизајне на страници 16—За дизајне високе пропусности, аритметички интензивне, фрактална синтеза смањује употребу ресурса уређаја кроз регуларизацију множитеља, поновно подешавање времена и континуирано аритметичко паковање.
Повезане информације
- Поглавље „Затварање времена и оптимизација“, Упутство за коришћење Интел Куартус Приме Про Едитион: Оптимизација дизајна
- Кориснички водич за Интел Куартус Приме Про Едитион: Компилација дизајна
Примените режиме и стратегије оптимизације компајлера
Користите следеће информације да примените режиме оптимизације компајлера и стратегије компилације Десигн Спаце Екплорер ИИ (ДСЕ ИИ).
Експериментишите са поставкама режима оптимизације компајлера
Пратите ове кораке да бисте експериментисали са подешавањима режима оптимизације компајлера:
- Креирајте или отворите пројекат Интел Куартус Приме.
- Да бисте навели стратегију оптимизације високог нивоа компајлера, кликните на Задаци ➤ Подешавања ➤ Подешавања компајлера. Експериментишите са било којим од следећих подешавања режима, као што описује табела 4 на страници 14.
- Да бисте компајлирали дизајн са овим подешавањима, кликните на Старт Цомпилатион на контролној табли компилације.
- View резултат компилације је Извештај о компилацији.
- Кликните на Тоолс ➤ Тиминг Анализер до view резултате подешавања оптимизације на перформансе.
Подешавања режима оптимизације компајлера
Режими оптимизације (страница подешавања компајлера)
| Режим оптимизације | Опис |
| Уравнотежен (нормалан проток) | Компајлер оптимизује синтезу за уравнотежену имплементацију која поштује временска ограничења. |
| Напор високих перформанси | Компајлер повећава напоре за оптимизацију времена током постављања и рутирања и омогућава оптимизације физичке синтезе везане за време (поставка оптимизације по регистру). Свака додатна оптимизација може повећати време компилације. |
| Високе перформансе са максималним напором при постављању | Омогућава исте оптимизације компајлера као Напор високих перформанси, уз додатни напор за оптимизацију пласмана. |
| Супериор Перформанце | Омогућава исте оптимизације компајлера као Напор високих перформанси, и додаје више оптимизација током анализе и синтезе како би се максимизирале перформансе дизајна уз потенцијално повећање логичке области. Ако је искоришћеност дизајна већ веома висока, ова опција може довести до потешкоћа у уклапању, што такође може негативно утицати на укупни квалитет оптимизације. |
| Врхунске перформансе са максималним напором при постављању | Омогућава исте оптимизације компајлера као Супериор Перформанце, уз додатни напор за оптимизацију пласмана. |
| Агресивна област | Компајлер чини агресивне напоре да смањи површину уређаја потребну за имплементацију дизајна на потенцијалну штету перформанси дизајна. |
| Висок напор за ротирање при постављању | Компајлер улаже велике напоре да усмери дизајн на потенцијалну штету области дизајна, перформанси и времена компилације. Компајлер троши додатно време на смањење употребе рутирања, што може побољшати рутабилност и такође штеди динамичку енергију. |
| Висок напор за рутабилност паковања | Компајлер улаже велике напоре да усмери дизајн на потенцијалну штету области дизајна, перформанси и времена компилације. Компајлер троши додатно време на паковање регистара, што може побољшати рутабилност и такође штеди динамичку снагу. |
| Оптимизујте Нетлист за рутабилност | Компајлер имплементира модификације нетлист да би повећао рутабилност на штету перформанси. |
| наставио… | |
| Режим оптимизације | Опис |
| Велика снага напора | Компајлер улаже велике напоре да оптимизује синтезу за малу снагу. Велика снага напора повећава време извођења синтезе. |
| Агресивна моћ | Улаже агресивне напоре да оптимизује синтезу за малу снагу. Компајлер даље смањује употребу рутирања сигнала са највишим специфицираним или процењеним брзинама пребацивања, штедећи додатну динамичку снагу, али потенцијално утичући на перформансе. |
| Агресивно време компајлирања | Смањује време компајлирања потребно за имплементацију дизајна уз смањен напор и мање оптимизације перформанси. Ова опција такође онемогућава неке функције детаљног извештавања.
Напомена: Укључивање Агресивно време компајлирања омогућава подешавања Интел Куартус Приме File (.ксф) подешавања која се не могу заменити другим .ксф подешавањима. |
Стратегије компилације Десигн Спаце Екплорер ИИ
ДСЕ ИИ вам омогућава да пронађете оптимална подешавања пројекта за циљеве оптимизације ресурса, перформанси или снаге. ДСЕ ИИ вам омогућава да итеративно саставите дизајн користећи различите унапред подешене комбинације подешавања и ограничења да бисте постигли одређени циљ. ДСЕ ИИ затим извештава о најбољој комбинацији подешавања за постизање ваших циљева. ДСЕ ИИ такође може узети предностtagе од способности паралелизације за компајлирање семена на више рачунара. Подешавања стратегије компилације ДСЕ ИИ понављају подешавања режима оптимизације у табели 4 на страници 14
Десигн Спаце Екплорер ИИ
Пратите ове кораке да бисте навели стратегију компилације за ДСЕ ИИ:
- Да бисте покренули ДСЕ ИИ (и затворили софтвер Интел Куартус Приме), кликните на Тоолс ➤ Лаунцх Десигн Спаце Екплорер ИИ. ДСЕ ИИ се отвара након затварања софтвера Интел Куартус Приме.
- На траци са алаткама ДСЕ ИИ кликните на икону Екплоратион.
- Проширите тачке истраживања.
- Изаберите Истраживање дизајна. Омогућите било коју од стратегија компилације за покретање истраживања дизајна која циљају те стратегије.
Смањите загушење за високу искоришћеност
Дизајни који користе преко 80% ресурса уређаја обично представљају највише потешкоћа у временском затварању. Можете применити следеће ручне и аутоматизоване технике да бисте додатно смањили загушење и поједноставили затварање времена.
- Експериментишите са опцијама подручја и рутабилности на страници 16
- Размотрите фракталну синтезу за аритметички интензивне дизајне на страни 16
Експериментишите са опцијама подручја и рутабилности
Када коришћење уређаја изазове загушење рутирања, можете експериментисати са поставкама оптимизације подручја и могућности рутирања да бисте смањили коришћење ресурса и загушења за свој дизајн. Кликните на Задаци ➤ Подешавања ➤ Подешавања компајлера ➤ Режим оптимизације да бисте приступили овим подешавањима:
Област и опције рутабилности
Размотрите фракталну синтезу за аритметички интензивне дизајне
За дизајне велике пропусности, аритметички интензивне, можете омогућити аутоматске оптимизације фракталне синтезе да бисте побољшали коришћење ресурса уређаја. Оптимизације фракталне синтезе укључују регуларизацију множитеља и поновно подешавање времена, као и континуирано аритметичко паковање. Оптимизације циљају дизајне са великим бројем аритметичких операција ниске прецизности (као што су сабирања и множења). Можете омогућити синтезу фрактала глобално или само за одређене множитеље. У идеалним условима, оптимизација фракталне синтезе може постићи смањење површине од 20-45%.
Регуларизација множитеља и поновно подешавање времена
Регулисање множитеља и поновно подешавање времена изводи закључак о високо оптимизованим имплементацијама меког множитеља. Компајлер може применити временско подешавање уназад на два или више цевоводаtagес ако је потребно. Када омогућите фракталну синтезу, компајлер примењује регуларизацију множитеља и поновно подешавање времена на множитеље са знаком и без предзнака.
Слика 16. Поновљено време множитеља
НАПОМЕНА
- Регулација множитеља користи само логичке ресурсе и не користи ДСП блокове.
- Регулација множитеља и поновно подешавање времена се примењују и на множитеље са знаком и на неозначене у модулима где је постављена КСФ додела ФРАЦТАЛ_СИНТХЕСИС.
Континуирано аритметичко паковање
Континуирано аритметичко паковање поново синтетише аритметичке капије у логичке блокове оптималне величине да се уклопе у Интел ФПГА ЛАБ. Ова оптимизација омогућава до 100% искоришћења ЛАБ ресурса за аритметичке блокове. Када омогућите фракталну синтезу, компајлер примењује ову оптимизацију на све носеће ланце и логичке капије са два улаза. Ова оптимизација може да спакује стабла сабирача, множитеље и било коју другу логику која се односи на аритметику.
Континуирано аритметичко паковање
НАПОМЕНА
Имајте на уму да континуирано аритметичко паковање функционише независно од регуларизације множитеља. Дакле, ако користите множилац који није регуларизован (као што је писање сопственог множитеља), онда континуирано аритметичко паковање и даље може да функционише. Оптимизација фракталне синтезе је најпогоднија за дизајне са акцелераторима дубоког учења или другим функцијама високе пропусности, аритметички интензивним, које превазилазе све ДСП ресурсе. Омогућавање фракталне синтезе у целом пројекту може изазвати непотребно надувавање на модулима који нису погодни за фракталне оптимизације.
Омогућавање или онемогућавање фракталне синтезе
За Интел Стратик® 10 и Интел Агилек™ уређаје, оптимизација фракталне синтезе се покреће аутоматски за мале множитеље (било која А*Б изјава у Верилог ХДЛ или ВХДЛ где је ширина бита операнада 7 или мања). Такође можете да онемогућите аутоматску фракталну синтезу за мале множитеље за ове уређаје користећи било који од следећих метода:
- У РТЛ-у, подесите ДСП мултистиле, као што описује „Мултстиле Верилог ХДЛ Синтхесис Аттрибуте“. Фор екampле: (* мултстиле = “дсп” *) модул фоо(…); модул фоо(..) /* синтхесис мултстиле = “дсп” */;
- У .ксф file, додајте као доделу на следећи начин: сет_инстанце_ассигнмент -наме ДСП_БЛОЦК_БАЛАНЦИНГ_ИМПЛЕМЕНТАТИОН \ДСП_БЛОЦКС -то р
Поред тога, за Интел Стратик 10, Интел Агилек, Интел Арриа® 10 и Интел Цицлоне® 10 ГКС уређаје, можете омогућити синтезу фрактала глобално или за специфичне множитеље помоћу опције ГУИ за фракталну синтезу или одговарајућег ФРАЦТАЛ_СИНТХЕСИС .ксф доделе:
- У РТЛ-у користите алтера_аттрибуте на следећи начин: (* алтера_аттрибуте = “-наме ФРАЦТАЛ_СИНТХЕСИС ОН” *)
- У .ксф file, додајте као задатак на следећи начин: сет_глобал_ассигнмент -наме ФРАЦТАЛ_СИНТХЕСИС ОН -ентити
У корисничком интерфејсу пратите ове кораке:
- Кликните на Задаци ➤ Уређивач задатка.
- Изаберите Фрактална синтеза за Назив доделе, Укључено за вредност, назив ентитета са аритметичким интензитетом за Ентитет и име инстанце у колони За. Можете да унесете џокер (*) за То да бисте доделили све инстанце ентитета.
Слика 18. Задатак фракталне синтезе у Едитору задатака
Повезане информације
- Мултистиле Верилог ХДЛ Синтхесис Аттрибуте
- У помоћи за Интел Куартус Приме.
Очувајте задовољавајуће резултате
Можете да поједноставите затварање времена тако што ћете повратно анотирати задовољавајуће резултате компилације да бисте закључали постављање великих блокова који се односе на тактове, РАМ-ове и ДСП-ове. Слично, техника поновне употребе блокова дизајна омогућава вам да сачувате задовољавајуће резултате компилације за специфичне ФПГА периферије или блокове логичког дизајна језгра (логика која садржи хијерархијску инстанцу дизајна), а затим поново користите те блокове у наредним компилацијама. У поновној употреби дизајнерског блока, додељујете хијерархијску инстанцу као пројектну партицију, а затим сачувате и извозите партицију након успешне компилације. Очување и поновно коришћење задовољавајућих резултата омогућава вам да усредсредите труд и време компајлера на само делове дизајна који немају затворено време.
Проблем са затварањем времена
- Осим ако није закључан, компајлер може да имплементира дизајнерске блокове, тактове, РАМ-ове и ДСП-ове различито од компилације до компилације у зависности од различитих фактора.
Решења за затварање времена
- Закључајте тактове, РАМ-ове и ДСП-ове на страници 20—наведите назад задовољавајуће резултате компилације да бисте закључали постављање великих блокова који се односе на тактове, РАМ-ове и ДСП-ове.
- Сачувајте резултате пројектне партиције на страници 21—сачувајте партиције за блокове који испуњавају време и фокусирајте оптимизацију на друге блокове дизајна.
Повезане информације
- Помоћ у оквиру дијалога „Натраг-Анотате Ассигнментс“.
- АН-899: Смањење времена компајлирања уз брзо очување
- Кориснички водич за Интел Куартус Приме Про Едитион: Дизајн заснован на блоковима
Закључајте сатове, РАМ-ове и ДСП-ове
Можете да поједноставите затварање времена тако што ћете повратно анотирати задовољавајуће резултате компилације да бисте закључали постављање великих блокова који се односе на сатове, РАМ-ове и ДСП-ове. Закључавање постављања великог блока може произвести већи фМАКС са мање буке. Закључавање великих блокова попут РАМ-а и ДСП-а може бити ефикасно јер ови блокови имају тежу повезаност од обичних ЛАБ-ова, што отежава кретање током постављања. Када семе даје добре резултате из одговарајућег РАМ-а и ДСП-а, можете да снимите то место помоћу белешке. Наредна компајлирања могу имати користи од висококвалитетног РАМ-а и ДСП пласмана из доброг семена. Ова техника нема значајну корист од дизајна са врло мало РАМ-а или ДСП-а. Кликните на Додаци ➤ Бацк-Аннотате Ассигнментс да бисте копирали додељене ресурсе уређаја из последње компилације у .ксф за коришћење у следећој компилацији. Изаберите тип белешке са задње стране на листи Бацк-аннотатион типе.
Оквир за дијалог Бацк-Аннотате Ассигнментс
Алтернативно, можете покренути бацк-аннотатион са следећом извршном датотеком куартус_цдб. куартус_цдб –бацк_аннотате [–дсп] [–рам] [–цлоцк]
НАПОМЕНА
- Извршни програм подржава додатне променљиве [–дсп], [–рам] и [–цлоцк] које дијалог Бацк-Аннотате Ассигнментс још увек не подржава.
Сачувајте резултате дизајна партиције
НАПОМЕНА
- Након партиционисања дизајна, можете сачувати партиције за блокове који испуњавају тајминг и фокусирати оптимизацију на друге блокове дизајна. Поред тога, опција Фаст Пресерве поједностављује логику сачуване партиције само на логику интерфејса током компилације, чиме се смањује време компилације за партицију. Фаст Пресерве подржава само поновну употребу роот партиција и дизајне делимичне реконфигурације. За дизајне са подмодулима који су изазовни за затварање времена, можете да извршите самосталну оптимизацију и компилацију партиције модула, а затим да извезете модул са временским затварањем да бисте сачували имплементацију у наредним компилацијама.
Очување резултата дизајна партиције
Дизајн заснован на блоковима захтева партиционисање дизајна. Дизајн партиционирања вам омогућава да сачувате појединачне логичке блокове у вашем дизајну, али такође може довести до потенцијалног губитка перформанси због укрштања партиција и ефеката тлоцрта. Морате уравнотежити ове факторе када користите технике дизајна засноване на блоковима. Следећи кораци високог нивоа описују ток очувања партиција за дизајн поновне употребе коренских партиција:
- Кликните Обрада ➤ Старт ➤ Старт Аналисис & Елаборатион.
- У Навигатору пројекта, кликните десним тастером миша на инстанцу затвореног дизајна за време, поставите показивач на Дизајн партиције и изаберите Тип партиције, као што је описано Подешавања пројектне партиције на страници 23.
Направите дизајнерске партиције
- Дефинишите Логиц Лоцк ограничења планирања пода за партицију. У прозору Десигн Партитионс, кликните десним тастером миша на партицију, а затим кликните на Регион Логиц Лоцк ➤ Цреате Нев Логиц Лоцк Регион. Уверите се да је регион довољно велик да обухвати сву логику у партицији.
- Да бисте извезли резултате партиције након компилације, у прозору Десигн Партитионс, наведите партицију .кдб као после коначног извоза File.
После коначног извоза File
- Да бисте компајлирали дизајн и извезли партицију, кликните на Цомпиле Десигн на контролној табли компилације.
- Отворите пројекат највишег нивоа у софтверу Интел Куартус Приме.
- Кликните на Задаци ➤ Подешавања ➤ Подешавања компајлера ➤ Инкрементално превођење. Укључите опцију Фаст Пресерве.
Опција брзог очувања
- Кликните ОК.
- У прозору Дизајн партиција наведите извезени .кдб као партициону базу података File за предметну партицију. Овај .кдб је сада извор за ову партицију у пројекту. Када омогућите опцију Фаст Пресерве, компајлер смањује логику увезене партиције само на логику интерфејса, чиме се смањује време компилације које партиција захтева.
Дизајнирајте подешавања партиције
Дизајнирајте подешавања партиције
| Опција | Опис |
| Име партиције | Одређује име партиције. Име сваке партиције мора бити јединствено и мора се састојати само од алфанумеричких знакова. Софтвер Интел Куартус Приме аутоматски креира „роот_партитион“ највишег нивоа (|) за сваку ревизију пројекта. |
| Хијерархијска стаза | Одређује хијерархијску путању инстанце ентитета коју додељујете партицији. Ову вредност наведете у Креирајте нову партицију Дијалог. Путања хијерархије коренске партиције је |. |
| Тип | Двапут кликните да бисте навели један од следећих типова партиција који контролишу како компајлер обрађује и имплементира партицију: |
| наставио… | |
| Опција | Опис |
| • Подразумевано—Идентификује стандардну партицију. Компајлер обрађује партицију користећи придружени извор дизајна files.
• Рецонфигурабле—Идентификује партицију која се може реконфигурисати у току делимичног реконфигурисања. Наведите Рецонфигурабле типа да би се сачували резултати синтезе, док се дозвољава ремонт партиције у ПР току. • Резервисано језгро—Идентификује партицију у току пројектовања заснованог на блоковима који је резервисан за развој језгра од стране Потрошача који поново користи периферију уређаја. |
|
| Ниво очуваности | Одређује један од следећих нивоа очувања за партицију:
• Нот Сет—не одређује ниво очувања. Партиција се компајлира из извора files. • синтетизовао—партиција се компајлира користећи синтетизовани снимак. • коначни— партиција се компајлира користећи коначни снимак. Витх Ниво очуваности of синтетизовао or коначни, промене у изворном коду се не појављују у синтези. |
| Празан | Одређује празну партицију коју компајлер прескаче. Ово подешавање није компатибилно са Резервисано језгро и Партициона база података File подешавања за исту партицију. Тхе Ниво очуваности мора бити Нот Сет. Празна партиција не може имати ниједну подређену партицију. |
| Партициона база података File | Одређује партициону базу података File (.кдб) који компајлер користи током компилације партиције. Извезете .кдб за сtagе компилације коју желите поново да употребите (синтетизовану или коначну). Доделите .кдб партицији да бисте поново користили те резултате у другом контексту. |
| Поновно везивање ентитета | • ПР Флов—спецификује ентитет који замењује подразумевану персону у свакој ревизији имплементације.
• Ток поновне употребе коренске партиције — специфицира ентитет који замењује резервисану језгро у корисничком пројекту. |
| Боја | Одређује кодирање у боји партиције на екранима Планер чипова и Планер партиција дизајна. |
| Извоз после синтезе File | Аутоматски извози резултате компилације након синтезе за партицију у .кдб који наведете, сваки пут када се Аналисис & Синтхесис покрене. Можете аутоматски извести било коју партицију дизајна која нема сачувану родитељску партицију, укључујући роот_партитион. |
| После коначног извоза File | Аутоматски извози резултате пост-финалне компилације за партицију у .кдб који наведете, сваки пут када коначни сtagе монтер ради. Можете аутоматски извести било коју партицију дизајна која нема сачувану родитељску партицију, укључујући роот_партитион. |
Историја ревизије документа АН 903
Овај документ има следећу историју ревизија:
| Верзија документа | Интел Куартус Приме верзија | Промене |
| 2021.02.25 | 19.3 | Замењено „повлачење“ са „напетост“. Анализирајте и оптимизујте дизајн РТЛ тема. |
| 2020.03.23 | 19.3 | Исправљена синтаксичка грешка у коду сampле у теми „Закључавање тактова, РАМ-а и ДСП-а“. |
| 2019.12.03 | 19.3 | • Прво јавно објављивање. |
Документи / Ресурси
 |
интел АН 903 Аццелератинг Тиминг Цлосуре [пдф] Упутство за кориснике АН 903 убрзано затварање времена, АН 903, убрзано затварање времена, затварање времена |
