intel AN 903 hröðunartímalokun

AN 903: Hröðun tímasetningarlokunar í Intel® Quartus® Prime Pro Edition

Þéttleiki og margbreytileiki nútíma FPGA hönnunar, sem sameinar innbyggð kerfi, IP og háhraðaviðmót, býður upp á vaxandi áskoranir fyrir tímasetningu lokunar. Síðbúnar byggingarbreytingar og sannprófunaráskoranir geta leitt til tímafrekra endurtekningar á hönnun. Þetta skjal tekur saman þrjú skref til að flýta fyrir lokun tímasetningar með því að nota staðfesta og endurtekna aðferðafræði í Intel® Quartus® Prime Pro Edition hugbúnaðinum. Þessi aðferðafræði felur í sér fyrstu RTL greiningu og hagræðingu, auk sjálfvirkrar tækni til að lágmarka samantektartíma og draga úr hönnunarflækjustig og endurtekningar sem þarf til að tímasetja lokun.

Tímasetning lokunar hröðunarskref

Tímasetning lokunar hröðunarskref

Lokunarskref tímasetningar	Tímasetning lokunarvirkni	Ítarlegar upplýsingar
Skref 1: Greindu og fínstilltu RTL	•    Leiðrétta brot á hönnunaraðstoðarmanni á síðu 4 •    Minnka rökfræðistig á síðu 7 •    Dragðu úr háum fan-out netum á síðu 9	•    Intel Quartus Prime Pro Útgáfa Notendahandbók: Hönnun Hagræðing •    Intel Quartus Prime Pro Útgáfa Notendahandbók: Hönnun Meðmæli
Skref 2: Notaðu hagræðingu þýðanda	•    Notaðu hagræðingarstillingar þýðanda og aðferðir á síðu 13 •    Draga úr þrengslum vegna mikillar nýtingar á síðu 16	•    Intel Quartus Prime Pro Útgáfa Notendahandbók: Hönnun Samantekt •    Intel Quartus Prime Pro Útgáfa Notendahandbók: Hönnun Hagræðing
Skref 3: Varðveittu viðunandi niðurstöður	•    Læstu klukkum, vinnsluminni og DSP á síðu 20 •    Varðveittu niðurstöður hönnunar skiptingarinnar á síðu 21	•    Intel Quartus Prime Pro Útgáfuhandbók: Block- Byggð hönnun •    AN-899: Reducing Compile Tími með hraðri varðveislu

Skref 1: Greindu og fínstilltu hönnun RTL

Að fínstilla frumkóða hönnunar þinnar er venjulega fyrsta og áhrifaríkasta tæknin til að bæta gæði niðurstaðna þinna. Intel Quartus Prime Design Assistant hjálpar þér að leiðrétta á fljótlegan hátt brot á grunnhönnunarreglum og mælir með RTL-breytingum sem einfalda hönnunarhagræðingu og tímasetningu lokunar.

Vandamál við lokun tímasetningar

• Of mikil rökfræði hefur áhrif á vinnsluröð Fitter, lengd og gæði niðurstaðna.
• Mikið útblástursnet veldur þrengslum í auðlindum og bætir við aukinni spennu á gagnaleiðum, eykur óþarfa mikilvægi slóðarinnar og flækir tímasetningu lokunar. Þessi spenna er aðdráttarkrafturinn sem dregur leiðina (og allar leiðir sem deila þessu háa útblástursmerki) í átt að uppsprettunni með mikla útblástur.

Tímasetningarlokunarlausnir

• Leiðrétta brot á hönnunaraðstoðarmanni á síðu 4—til að greina fljótt og leiðrétta brot á grunnhönnunarreglum sem tengjast hönnun þinni.
• Minnka rökfræðistig á síðu 7—til að tryggja að allir þættir hönnunarinnar geti fengið sömu fínstillingu Fitter og til að draga úr samantektartíma.
• Dragðu úr háum útblástursnetum á síðu 9—til að draga úr þrengslum auðlinda og einfalda tímasetningu lokunar.

Tengdar upplýsingar

• „Hönnunarregluskoðun með hönnunaraðstoðarmanni,“ Intel Quartus Prime Pro Edition notendahandbók: Hönnunarráðleggingar
• „Bínstilla upprunakóða,“ Intel Quartus Prime Pro Edition notendahandbók: Hönnunarfínstilling
• „Tvítekið skrár fyrir fan-Out Control,“ Intel Quartus Prime Pro Edition notendahandbók: Hönnun fínstilling

Leiðrétta brot á hönnunaraðstoðarmanni

Að framkvæma fyrstu hönnunargreiningu til að útrýma þekktum tímabundnum lokunarvandamálum eykur framleiðni verulega. Eftir að hafa keyrt upphafssöfnun með sjálfgefnum stillingum geturðu endurtekiðview Hönnunaraðstoðarmaðurinn tilkynnir til fyrstu greiningar. Þegar kveikt er á því tilkynnir hönnunaraðstoðarmaður sjálfkrafa öll brot gegn stöðluðu setti af Intel FPGA ráðlögðum hönnunarleiðbeiningum. Þú getur keyrt Design Assistant í Compilation Flow ham, sem gerir þér kleift að view þau brot sem skipta máli fyrir samantekt stages þú hleypur. Að öðrum kosti er hönnunaraðstoðarmaður fáanlegur í greiningarham í tímagreiningartækinu og flöguskipuleggjanda.

• Safnflæðisstilling— keyrir sjálfkrafa á einu eða fleiri stages af samantekt. Í þessari stillingu notar Hönnunaraðstoðarmaður innstreymi (tímabundin) gögn við söfnun.
• Greiningarhamur— keyra Design Assistant frá Timing Analyzer og Chip Planner til að greina hönnunarbrot á tilteknu safnitage, áður en haldið er áfram í samantektarflæðinu. Í greiningarham notar Hönnunaraðstoðarmaður kyrrstæð gagnasöfnunarskynmyndagögn.

Hönnunaraðstoðarmaður tilnefnir hvert brot á reglum með einu af eftirfarandi alvarleikastigum. Þú getur tilgreint hvaða reglur þú vilt að Hönnunaraðstoðarmaðurinn tékki á hönnuninni þinni og sérsniðið alvarleikastigið, þannig að útrýma reglum sem eru ekki mikilvægar fyrir hönnunina þína.

Alvarleikastig hönnunaraðstoðarreglu

Flokkar	Lýsing	Alvarleikastigs litur
Gagnrýnið	Taktu á málinu fyrir afhendingu.	Rauður
Hátt	Veldur hugsanlega virknibilun. Getur bent til þess að hönnun vantar eða séu röng.	Appelsínugult
Miðlungs	Hefur hugsanlega áhrif á gæði niðurstaðna fyrir fMAX eða auðlindanýtingu.	Brúnn
Lágt	Regla endurspeglar bestu starfsvenjur fyrir leiðbeiningar um RTL-kóðun.	Blár

Uppsetning hönnunaraðstoðar
Þú getur sérsniðið hönnunaraðstoðarmanninn að fullu að einstökum hönnunareiginleikum þínum og skýrslukröfum. Smelltu á Verkefni ➤ Stillingar ➤ Reglustillingar hönnunaraðstoðar til að tilgreina valkosti sem stjórna hvaða reglur og færibreytur eiga við um hin ýmsu s.tages af hönnunarsöfnun til að athuga hönnunarreglur.

Reglustillingar hönnunaraðstoðar

Hönnunaraðstoðarmaður í gangi
Þegar hann er virkur keyrir hönnunaraðstoðarmaðurinn sjálfkrafa meðan á söfnun stendur og tilkynnir um virkjuð hönnunarreglubrot í söfnunarskýrslunni. Að öðrum kosti geturðu keyrt hönnunaraðstoðarmann í greiningarham á tiltekinni söfnunarmynd til að einbeita greiningu eingöngu að þvítage. Til að virkja sjálfvirka athugun hönnunaraðstoðar meðan á söfnun stendur:

• Kveiktu á Virkja framkvæmd hönnunaraðstoðar meðan á söfnun stendur í reglustillingum hönnunaraðstoðar. Til að keyra hönnunaraðstoðarmann í greiningarham til að sannreyna tiltekna skyndimynd gegn hvers kyns hönnunarreglum sem eiga við um skyndimyndina:
• Smelltu á Report DRC í Tímagreiningar- eða Chip Planner Tasks spjaldinu.

Viewing og leiðrétting á niðurstöðum hönnunaraðstoðar
Hönnunaraðstoðarmaðurinn tilkynnir um virkt hönnunarreglubrot í hinum ýmsu stages í samantektarskýrslu.

Hönnunaraðstoðarmaður niðurstöður í samsetningu, skipulagningu, staðsetningar og frágangi skýrslna

Til view niðurstöður fyrir hverja reglu, smelltu á regluna í Reglulistanum. Lýsing á reglunni og hönnunartillögur um leiðréttingu birtast.

Tilmæli um brot á reglum hönnunaraðstoðar

Breyttu RTL til að leiðrétta brot á hönnunarreglum.

Minnka rökfræðistig

Óhófleg rökgildi geta haft áhrif á gæði útkomu vélbúnaðarins vegna þess að mikilvæg hönnunarferill hefur áhrif á vinnsluröð og tímalengd vélbúnaðar. The Fitter staðsetur og leiðir hönnunina út frá tímaleysi. Fitterinn setur lengri brautir með minnsta slaka fyrst. Fitterinn forgangsraðar almennt hærra rökfræðistigi fram yfir slóðir á lægra rökstigi. Venjulega, eftir Fitter stage er lokið, mikilvægu slóðirnar sem eftir eru eru ekki hæsta rökfræðistigsleiðirnar. The Fitter gefur æðri staðsetningu, leið og endurtímasetningu til hærra stigs rökfræði. Að draga úr rökfræðistigi hjálpar til við að tryggja að allir þættir hönnunarinnar fái sama forgang Fitter. Keyra skýrslur ➤ Sérsniðnar skýrslur ➤ Tilkynna tímasetningu í tímagreiningartækinu til að búa til skýrslur sem sýna rökfræðistigið í slóðinni. Ef slóðin mistekst tímasetningu og fjöldi rökfræðistiga er hár skaltu íhuga að bæta við leiðslum í þeim hluta hönnunarinnar til að bæta árangur.

Rökfræðileg dýpt í leiðarskýrslu

Reporting Logic Level Dýpt
Eftir áætlun þýðanda stage, þú getur keyrt report_logic_depth í Timing Analyzer Tcl stjórnborðinu til view fjölda rökfræðistiga innan klukkuléns. report_logic_depth sýnir dreifingu rökfræðilegrar dýptar meðal mikilvægra leiða, sem gerir þér kleift að bera kennsl á svæði þar sem þú getur dregið úr rökfræðistigum í RTL þínum.

report_logic_depth -nafn pallborðs -frá [fá_klukkum ] \ -að [fá_klukkur ]

report_logic_depth Úttak

Til að fá gögn til að hagræða RTL skaltu keyra report_logic_depth eftir áætlun þýðandatage, áður en þú keyrir eftirstandandi Fitter stages. Annars innihalda skýrslurnar eftir Fitter einnig niðurstöður frá líkamlegri hagræðingu (endurtímasetningu og endurmyndun).

Tilkynning um nágrannastíga
Eftir að hafa keyrt Fitter (Finalize) stage, þú getur keyrt report_neighbor_paths til að hjálpa til við að ákvarða grunnorsök mikilvægu leiðarinnar (td.ample, hátt rökfræðistig, takmörkun á endurtímasetningu, óákjósanlegri staðsetningu, I/O dálk yfirferð, hold-fix eða annað): report_neighbor_paths -to_clock -nstígar -nafn pallborðs

report_neighbor_paths greinir frá mikilvægustu slóðunum í hönnuninni, þar á meðal tilheyrandi slaka, viðbótarupplýsingar um slóðasamantekt og slóðamörk.

report_neighbor_paths Úttak

report_neighbor_paths sýnir tímasetningu mikilvægustu leiðina fyrir og leiðina eftir hverja mikilvæga leið. Endurtímasetning eða rökfræðileg jafnvægi á slóðinni getur einfaldað lokun tímasetningar ef það er neikvæður slaki á leiðinni, en jákvæður slaki á leiðinni á undan eða leiðinni eftir.

Til að virkja endurtímasetningu skaltu ganga úr skugga um að kveikt sé á eftirfarandi valkostum:

• Fyrir skrár—virkjaðu Verkefni ➤ Stillingar ➤ Stillingar þýðanda ➤ Hagræðing skráningar ➤ Leyfa endurtímaskráningu
• Fyrir vinnsluminni endapunkta—virkjaðu verkefni ➤ Stillingar ➤ þýðandastillingar ➤ Stillingar fyrir vinnsluminni (ítarlegar) ➤ Leyfa endurtímastillingu vinnsluminni
• Fyrir DSP endapunkta—virkjaðu verkefni ➤ Stillingar ➤ þýðandastillingar ➤ Stillingar innréttingaraðila (ítarlegar) ➤ Leyfa DSP endurtímasetningu

ATH

Ef þörf er á frekari rökfræðijafnvægi verður þú að breyta RTL handvirkt til að færa rökfræði frá mikilvægu leiðinni yfir á leiðina fyrir eða leiðina eftir.
Ef útgangur skráar er tengdur við inntak hennar getur annar eða báðar nágrannaleiðirnar verið eins og núverandi leið. Þegar leitað er að nágrannastígum með versta slakann er litið til allra rekstrarskilyrða, ekki bara rekstrarskilyrða aðalstígsins sjálfs.

Sjónræn rökfræðistig í tæknikorti Viewer
Tæknikortið Viewer veitir einnig skýringarmyndir, tæknikortaðar, framsetningar á hönnunarnetlistanum og getur hjálpað þér að sjá hvaða svæði í hönnun geta notið góðs af því að fækka rökfræðistigum. Þú getur líka rannsakað efnislegt skipulag slóðar í smáatriðum í Chip Planner. Til að finna tímasetningarleið í einu af viewHægrismelltu á slóð í tímaskýrslunni, bentu á Locate Path og veldu Locate in Technology Map Viewer.

Dragðu úr háum fan-out netum

Mikið útblástursnet getur valdið þrengslum auðlinda og þar með flækt tímasetningu lokunar. Almennt séð stjórnar þýðandinn sjálfkrafa háum útblástursnetum sem tengjast klukkum. Þýðandinn kynnir sjálfkrafa viðurkenndum netum með mikilli útblástur til alþjóðlegs klukkukerfis. Þýðandinn gerir meiri hagræðingu á stað og leiðtages, sem hefur í för með sér hagfellda fjölföldun skrár. Í eftirfarandi horntilvikum geturðu aukið dregið úr þrengslum með því að gera eftirfarandi handvirkar breytingar á hönnun RTL:

High Fan-Out net hornhylki

Hönnun Einkenni	Handvirk RTL fínstilling
Há fan-out net sem ná til margra stigvelda eða líkamlega fjarlægra áfangastaða	Tilgreindu duplicate_hierarchy_depth úthlutunina á síðustu skrá í leiðslu til að afrita handvirkt netkerfi með mikilli útbreiðslu í stigveldum. Tilgreindu duplicate_register úthlutunina til að afrita skrár meðan á staðsetningu stendur.
Hönnun með stýrimerkjum til DSP eða M20K minnisblokka frá samsettri rökfræði	Keyrðu stýrimerkið í DSP eða M20K minni úr skrá.

Skráðu tvíverknað yfir stigveldi
Þú getur tilgreint duplicate_hierarchy_depth úthlutunina á síðasta skránni í leiðslu til að leiðbeina við gerð skráafritunar og útblásturs. Eftirfarandi myndir sýna áhrifin af eftirfarandi duplicate_hierarchy_depth verkefni:

setja_tilviksúthlutun -nafn tvítekið_stigveldisdýpt -til \

Hvar:

• register_name—síðasta skráin í keðju sem viftir út til margra stigvelda.
• level_number—fjöldi skráa í keðjunni sem á að afrita.

Mynd 9. Áður en skráningar tvíverknað
Stilltu duplicate_hierarchy_depth úthlutunina til að innleiða skrá tvíverknað yfir stigveldi, og búa til tré af skrám á eftir síðustu skrá í keðjunni. Þú tilgreinir nafn skrárinnar og fjölda afrita sem táknað er með M í eftirfarandi dæmiample. Rauðar örvar sýna mögulega staðsetningu tvítekinna skráa.

• set_instance_assignment –nafn DUPLICATE_HIERARCHY_DEPTH –til regZ M

Skráafritun = 1
Með því að tilgreina eftirfarandi eins stig af tvíverkun skráa (M=1) er ein skrá (regZ) afrituð um eitt stig í hönnunarstigveldinu:

• set_instance_assignment –heiti DUPLICATE_HIERARCHY_DEPTH –til regZ 1

Skráafritun = 3
Með því að tilgreina þrjú stig skráafritunar (M=3) eru þrír skrár (regZ, regY, regX) afritaðir niður um þrjú, tvö og eitt stig stigveldisins, í sömu röð:

• set_instance_assignment –heiti DUPLICATE_HIERARCHY_DEPTH –til regZ 3

Með því að afrita og ýta skránum niður í stigveldið heldur hönnunin sama fjölda lota til allra áfangastaða, á sama tíma og afköst á þessum slóðum hraðar til muna.

Skráðu tvíverknað meðan á vistun stendur
Mynd 12 á blaðsíðu 11 sýnir skrá með mikilli útblástur á víða dreift svæði flísarinnar. Með því að afrita þessa skrá 50 sinnum geturðu minnkað fjarlægðina á milli skrárinnar og áfangastaða sem á endanum skilar sér í hraðari afköstum klukkunnar. Að úthluta duplicate_register gerir þýðandanum kleift að nýta líkamlega nálægð til að leiðbeina staðsetningu nýrra skráa sem fæða undirmengi aðdáenda.

Mynd 12. Skrá tvíverknað meðan á vistun stendur

Athugið: Notaðu multis til að senda út merki yfir flögunatage leiðsla. Notaðu duplicate_register úthlutunina á hverja skrána í leiðslunni. Þessi tækni býr til trébyggingu sem sendir merkið yfir flöguna.

Viewing Niðurstöður tvíverknað
Eftir hönnunarmyndun, view fjölföldun leiðir til skýrslu Stigveldistrés tvíverkunarsamantektar í Synthesis möppunni í Compilation Report. Í skýrslunni kemur fram eftirfarandi:

• Upplýsingar um skrárnar sem hafa duplicate_hierarchy_depth verkefnið.
• Ástæða keðjulengdarinnar sem þú getur notað sem upphafspunkt fyrir frekari úrbætur með verkefninu.
• Upplýsingar um einstakar skrár í keðjunni sem þú getur notað til að skilja betur uppbyggingu útfærðra afrita.

Fitter skýrslan inniheldur einnig kafla um skrár sem hafa duplicate_register stillinguna.

Notaðu hagræðingartækni þýðanda

Hönnun sem nýtir mjög hátt hlutfalltage af FPGA tæki tilföngum getur valdið þrengslum auðlinda, sem leiðir til lægri fMAX og flóknari tímasetningu lokun. Bestunarstillingar þýðanda gera þér kleift að tilgreina áherslur þýðanda viðleitni meðan á myndun stendur. Til dæmisampLe, þú fínstillir nýmyndun fyrir svæði eða leiðarhæfni þegar þú tekur á þrengslum auðlinda. Þú getur gert tilraunir með samsetningar þessara sömu fínstillingarstillinga í Intel Quartus Prime Design Space Explorer II. Þessar stillingar og önnur handvirk tækni geta hjálpað þér að draga úr þrengslum í mjög notaðri hönnun.

Lokunarvandamál við tímasetningu

• Hönnun með mjög mikilli auðlindanýtingu tækisins torveldar tímasetningu lokunar.

Tímasetningarlokunarlausnir

• Notaðu hagræðingarstillingar og aðferðir þýðanda á síðu 13—tilgreindu aðalmarkmið fínstillingarhamsins fyrir hönnunarmyndun.
• Gerðu tilraunir með svæðis- og leiðarhæfnivalkosti á síðu 16—beita viðbótarsöfnum stillinga til að draga úr þrengslum og uppfylla svæðis- og leiðarhæfnimarkmið.
• Lítum á brotamyndun fyrir reikningsfrek hönnun á blaðsíðu 16—Fyrir mikla afköst, reikningsfrekar hönnun, dregur brotamyndun úr auðlindanotkun tækis með margföldunarreglugerð, endurtímasetningu og samfelldri reiknipakkningu.

Tengdar upplýsingar

• „Tímasetning lokun og hagræðingu“ kafli, Intel Quartus Prime Pro Edition notendahandbók: Hönnun fínstilling
• Intel Quartus Prime Pro Edition notendahandbók: Hönnunarsamsetning

Notaðu hagræðingarstillingar og aðferðir þýðanda

Notaðu eftirfarandi upplýsingar til að beita hagræðingarstillingum þýðanda og safnaðferðum Design Space Explorer II (DSE II).

Gerðu tilraunir með stillingar fyrir fínstillingu þýðanda
Fylgdu þessum skrefum til að gera tilraunir með stillingar fyrir fínstillingu þýðanda:

1. Búðu til eða opnaðu Intel Quartus Prime verkefni.
2. Til að tilgreina fínstillingarstefnu þýðandans á háu stigi, smelltu á Verkefni ➤ Stillingar ➤ Stillingar þýðanda. Gerðu tilraunir með einhverja af eftirfarandi stillingum eins og tafla 4 á blaðsíðu 14 lýsir.
3. Til að setja saman hönnunina með þessum stillingum, smelltu á Start Compilation á Compilation Dashboard.
4. View niðurstöður samantektarinnar í Samkomulagsskýrslu.
5. Smelltu á Verkfæri ➤ Tímagreiningartæki til view niðurstöður hagræðingarstillinga á frammistöðu.

Stillingar fyrir fínstillingarstillingar þýðanda

Fínstillingarstillingar (stillingasíða þýðanda)

Hagræðingarstilling	Lýsing
Jafnvægi (venjulegt flæði)	Þýðandinn hagræðir myndun fyrir jafnvægisútfærslu sem virðir tímatakmarkanir.
Afkastamikil átak	Þýðandinn eykur tímafínstillingarátakið við staðsetningu og leiðsögn og gerir tímatengda hagræðingu líkamlegrar samsetningar kleift (á hverju skrá fínstillingarstillingar). Hver viðbótarhagræðing getur aukið samantektartíma.
Mikil afköst með hámarks staðsetningarátaki	Virkjar sömu þýðanda hagræðingu og Afkastamikil átak, með viðbótarviðleitni til hagræðingar á staðsetningu.
Frábær árangur	Virkjar sömu þýðanda hagræðingu og Afkastamikil átak, og bætir við meiri hagræðingu meðan á greiningu og myndun stendur til að hámarka hönnunarafköst með hugsanlegri aukningu á rökfræðisvæði. Ef hönnunarnýting er þegar mjög mikil getur þessi valkostur leitt til erfiðleika við að passa, sem getur einnig haft neikvæð áhrif á heildar hagræðingargæði.
Frábær árangur með hámarks staðsetningarátaki	Virkjar sömu þýðanda hagræðingu og Frábær árangur, með viðbótarviðleitni til hagræðingar á staðsetningu.
Árásargjarn svæði	Þýðandinn leggur hart að sér til að minnka tækjasvæðið sem þarf til að útfæra hönnunina á hugsanlegan kostnað hönnunarframmistöðu.
Mikið átak til að leiðrétta staðsetningu	Þýðandinn leggur mikið upp úr því að beina hönnuninni á hugsanlegan kostnað hönnunarsvæðis, frammistöðu og samantektartíma. Þýðandinn eyðir viðbótartíma í að draga úr leiðarnotkun, sem getur bætt leiðargetu og sparar einnig kraftmikið afl.
Mikið átak til að leiðrétta pökkun	Þýðandinn leggur mikið upp úr því að beina hönnuninni á hugsanlegan kostnað hönnunarsvæðis, frammistöðu og samantektartíma. Þýðandinn eyðir viðbótartíma í að pakka skrám, sem getur bætt leiðarhæfni og sparar einnig kraftmikið afl.
Fínstilltu netlista fyrir leiðarhæfni	Þýðandinn útfærir breytingar á netlista til að auka leiðarhæfni á mögulegum kostnað af frammistöðu.
áfram…

Hagræðingarstilling	Lýsing
Mikill kraftur	Þýðandinn leggur mikið upp úr því að hámarka myndun fyrir lítið afl. Mikill kraftur eykur nýmyndunartíma.
Árásarvald	Gerir árásargjarn tilraun til að hámarka myndun fyrir lítið afl. Þýðandinn dregur enn frekar úr leiðarnotkun merkja með hæsta tilgreinda eða áætlaða skiptahraða, sparar aukið kraftmikið afl en hefur hugsanlega áhrif á afköst.
Aggressive Compile Time	Minnkar samantektartímann sem þarf til að innleiða hönnunina með minni fyrirhöfn og færri hagræðingu afkasta. Þessi valkostur slekkur einnig á nokkrum nákvæmum skýrsluaðgerðum. Athugið: Kveikir á Aggressive Compile Time virkjar Intel Quartus Prime stillingar File (.qsf) stillingar sem ekki er hægt að hnekkja með öðrum .qsf stillingum.

Hönnun Space Explorer II safnaðferðir
DSE II gerir þér kleift að finna ákjósanlegar verkefnastillingar fyrir auðlinda-, frammistöðu- eða orkuhagræðingarmarkmið. DSE II gerir þér kleift að setja saman hönnun ítrekað með því að nota mismunandi forstilltar samsetningar stillinga og takmarkana til að ná ákveðnu markmiði. DSE II tilkynnir síðan bestu stillingasamsetninguna til að ná markmiðum þínum. DSE II getur líka tekið forskottage samhliða hæfileika til að safna saman fræjum á mörgum tölvum. Stillingar DSE II samantektarstefnu enduróma fínstillingarstillingarnar í töflu 4 á síðu 14

Hönnun Space Explorer II

Fylgdu þessum skrefum til að tilgreina samantektarstefnu fyrir DSE II:

1. Til að ræsa DSE II (og loka Intel Quartus Prime hugbúnaðinum), smelltu á Tools ➤ Ræstu Design Space Explorer II. DSE II opnast eftir að Intel Quartus Prime hugbúnaðurinn lokar.
2. Á DSE II tækjastikunni, smelltu á könnunartáknið.
3. Stækkaðu könnunarstaði.
4. Veldu Hönnunarkönnun. Virkjaðu einhverja af safnaðferðunum til að keyra hönnunarkönnun sem miðar að þessum aðferðum.

Draga úr þrengslum vegna mikillar nýtingar

Hönnun sem nýtir yfir 80% af auðlindum tækisins er venjulega erfiðast við tímasetningu lokunar. Þú getur beitt eftirfarandi handvirkum og sjálfvirkum aðferðum til að draga enn frekar úr þrengslum og einfalda tímasetningu lokunar.

• Gerðu tilraunir með svæðis- og leiðarvalkosti á síðu 16
• Íhugaðu Fractal Synthesis fyrir talnafreka hönnun á blaðsíðu 16

Gerðu tilraunir með svæðis- og leiðarvalkosti

Þegar tækjanotkun veldur umferðarteppu geturðu gert tilraunir með fínstillingar svæðis og leiðargetu til að draga úr auðlindanýtingu og þrengslum fyrir hönnun þína. Smelltu á Verkefni ➤ Stillingar ➤ Stillingar þýðanda ➤ Fínstillingarstilling til að fá aðgang að þessum stillingum:

Svæðis- og leiðarvalkostir

Íhugaðu Fractal Synthesis fyrir stærðfræðilega hönnun

Fyrir afkastamikil, reiknifreka hönnun, geturðu virkjað sjálfvirka fínstillingu brotamyndunar til að bæta notkun tækjaauðlinda. Hagræðingar á brotamyndun fela í sér margföldunarreglugerð og endurtímasetningu, auk stöðugrar reiknipakkningar. Hagræðingarnar miða að hönnun með miklum fjölda reikningsaðgerða með lítilli nákvæmni (svo sem samlagningu og margföldun). Þú getur virkjað brotamyndun á heimsvísu eða aðeins fyrir sérstaka margfaldara. Við kjöraðstæður getur hagræðing brotamyndunar náð 20-45% flatarmálsminnkun.

Margfaldara reglusetning og endurtímasetning
Reglugerð margfaldara og endurtímasetning leiðir til ályktunar um mjög bjartsýni mjúkra margfaldara útfærslur. Þýðandinn getur beitt afturábak endurtímasetningu á tvær eða fleiri leiðslurtages ef þess er krafist. Þegar þú virkjar brotamyndun, notar þýðandinn margfaldarareglusetningu og endurtímasetningu á undirritaða og óundirritaða margfaldara.

Mynd 16. Margföldunartímasetning

ATH

• Reglugerð margfaldara notar aðeins rökfræðileg auðlindir og notar ekki DSP blokkir.
• Reglugerð margföldunar og endurtímasetningar er beitt fyrir bæði undirritaða og óundirritaða margfaldara í einingum þar sem FRACTAL_SYNTHESIS QSF úthlutunin er sett.

Stöðug reiknipakkning
Stöðug reikningspökkun endurgerir reikningshlið í rökfræðilega kubba með ákjósanlega stærð til að passa inn í Intel FPGA LABs. Þessi hagræðing leyfir allt að 100% nýtingu á LAB auðlindum fyrir reiknikubbana. Þegar þú virkjar brotamyndun, notar þýðandinn þessa fínstillingu á allar burðarkeðjur og tveggja inntak rökfræðihlið. Þessi hagræðing getur pakkað saman tré, margfaldara og hvers kyns annarri reikningstengdri rökfræði.

Stöðug reiknipakkning

ATH

Athugaðu að samfelld reiknipakkning virkar óháð margföldunarreglugerð. Þannig að ef þú ert að nota margfaldara sem er ekki reglubundinn (eins og að skrifa þinn eigin margfaldara) þá getur samfelld reikningspökkun samt virkað. Hagræðing brotamyndunar hentar best fyrir hönnun með djúpnámshröðlum eða öðrum afkastamiklum, reikningsfrekum aðgerðum sem fara yfir allar DSP auðlindir. Að virkja brotamyndun á öllu verkefninu getur valdið óþarfa uppþembu á einingar sem henta ekki fyrir fínstillingu brota.

Virkja eða slökkva á Fractal Synthesis

Fyrir Intel Stratix® 10 og Intel Agilex™ tæki keyrir fínstilling brotamyndunar sjálfkrafa fyrir litla margfaldara (allar A*B setningar í Verilog HDL eða VHDL þar sem bitabreidd óperandanna er 7 eða minni). Þú getur líka slökkt á sjálfvirkri brotamyndun fyrir litla margfaldara fyrir þessi tæki með annarri af eftirfarandi aðferðum:

• Í RTL, stilltu DSP fjölstílinn, eins og „Multstyle Verilog HDL Synthesis Attribute“ lýsir. Til dæmisample: (* multstyle = “dsp” *) mát foo(…); module foo(..) /* synthesis multstyle = “dsp” */;
• Í .qsf file, bættu við sem verkefni á eftirfarandi hátt: set_instance_assignment -nafn DSP_BLOCK_BLANCING_IMPLEMENTATION \DSP_BLOCKS -til r

Að auki, fyrir Intel Stratix 10, Intel Agilex, Intel Arria® 10 og Intel Cyclone® 10 GX tæki, geturðu virkjað brotamyndun á heimsvísu eða fyrir sérstaka margfaldara með Fractal Synthesis GUI valkostinum eða samsvarandi FRACTAL_SYNTHESIS .qsf úthlutun:

• Í RTL, notaðu altera_attribute sem hér segir: (* altera_attribute = “-name FRACTAL_SYNTHESIS ON” *)
• Í .qsf file, bættu við sem verkefni á eftirfarandi hátt: set_global_assignment -nafn FRACTAL_SYNTHESIS ON -eining

Fylgdu þessum skrefum í notendaviðmótinu:

1. Smelltu á Verkefni ➤ Verkefnaritill.
2. Veldu Fractal Synthesis fyrir heiti úthlutunar, Kveikt fyrir gildið, reikningsfrek einingarheiti fyrir eining og tilviksheiti í Til dálknum. Þú getur slegið inn algildisstaf (*) fyrir To til að úthluta öllum tilvikum einingarinnar.

Mynd 18. Fractal Synthesis Assignment í Assignment Editor

Tengdar upplýsingar

• Multistyle Verilog HDL Synthesis eiginleiki
  • Í Intel Quartus Prime hjálp.

Varðveittu viðunandi niðurstöður

Þú getur einfaldað tímasetningu lokunar með því að endurskýra fullnægjandi niðurstöður samantektar til að læsa staðsetningu stórra kubba sem tengjast klukkum, vinnsluminni og DSP. Að sama skapi gerir endurnotkunartækni hönnunarblokka þér kleift að varðveita fullnægjandi niðurstöður úr samantekt fyrir tilteknar FPGA jaðar eða kjarna rökfræðihönnunarkubba (rökfræði sem samanstendur af stigveldishönnunartilviki), og síðan endurnýta þá kubba í síðari samantektum. Í endurnotkun hönnunarblokka úthlutar þú stigveldistilvikinu sem hönnunarsneiðing og varðveitir og flytur út skiptinguna eftir vel heppnaða samantekt. Með því að varðveita og endurnýta fullnægjandi niðurstöður geturðu einbeitt fyrirhöfn og tíma þýðandans að aðeins hluta hönnunarinnar sem hefur ekki lokað tímasetningu.

Lokunarvandamál við tímasetningu

• Nema hann sé læstur getur þýðandinn útfært hönnunarblokkir, klukkur, vinnsluminni og DSP á mismunandi hátt frá samantekt til samantektar eftir ýmsum þáttum.

Tímasetningarlokunarlausnir

• Læstu klukkum, vinnsluminni og DSP á blaðsíðu 20—skrifaðu til baka fullnægjandi niðurstöður samantektar til að læsa staðsetningu stórra kubba sem tengjast klukkum, vinnsluminni og DSP.
• Varðveittu niðurstöður hönnunarskiptingar á síðu 21—varðveittu skiptingarnar fyrir kubba sem uppfylla tímasetningu og einbeittu þér að hagræðingu að hinum hönnunarblokkunum.

Tengdar upplýsingar

• Hjálp fyrir svarglugga fyrir textaskýringar til baka
• AN-899: Minnkar samantektartíma með skjótri varðveislu
• Notendahandbók Intel Quartus Prime Pro Edition: Hönnun með blokkum

Læstu klukkum, vinnsluminni og DSP

Þú getur einfaldað tímasetningu lokunar með því að endurgreina fullnægjandi niðurstöður úr samantekt til að læsa staðsetningu stórra blokka sem tengjast klukkum, vinnsluminni og DSP. Með því að læsa stórum blokkastaðsetningu getur það framleitt hærra fMAX með minni hávaða. Að læsa stórum blokkum eins og vinnsluminni og DSP getur verið áhrifaríkt vegna þess að þessar blokkir hafa þyngri tengingar en venjulegar rannsóknarstofur, sem flækir hreyfingu við staðsetningu. Þegar fræ skilar góðum árangri með viðeigandi vinnsluminni og DSP staðsetningu geturðu fanga þá staðsetningu með bakskýringum. Síðari samantektir geta síðan notið góðs af hágæða vinnsluminni og DSP staðsetningu frá góða fræinu. Þessi tækni gagnast ekki hönnun með mjög fáum vinnsluminni eða DSP. Smelltu á Assignments ➤ Back-Anotate Assignments til að afrita tilföng tækisins úr síðustu samantekt yfir í .qsf til notkunar í næstu samantekt. Veldu tegund bakskýringa á listanum tegund bakskýringa.

Svargluggi fyrir bakskýringarverkefni

Að öðrum kosti geturðu keyrt bakskýringar með eftirfarandi quartus_cdb keyrslu. quartus_cdb –back_annotate [–dsp] [–ram] [–clock]

ATH

• The executable styður viðbótar [–dsp], [–ram], og [–clock] breytur sem Back-Annotate Assignments svarglugginn styður ekki enn.

Varðveittu niðurstöður hönnunar skiptingarinnar

ATH

• Eftir að hafa skipt upp hönnuninni geturðu varðveitt skiptingarnar fyrir blokkir sem uppfylla tímasetningu og einbeitt hagræðingu að hinum hönnunarblokkunum. Að auki einfaldar Fast Preserve valmöguleikinn rökfræði varðveittrar skiptingar þannig að hún tengist aðeins rökfræði við söfnun, og dregur þar með úr samantektartíma skiptingarinnar. Fast Preserve styður aðeins endurnotkun rótarskiptingar og endurstillingar að hluta. Fyrir hönnun með undireiningum sem eru krefjandi fyrir tímasetningu lokunar, getur þú framkvæmt sjálfstæða fínstillingu og samantekt á skiptingum einingarinnar og flutt síðan út tímalokuðu eininguna til að varðveita útfærsluna í síðari samantektum.

Varðveita niðurstöður hönnunar skiptingar

Hönnun sem byggir á blokkum krefst hönnunarskiptingar. Hönnunarskipting gerir þér kleift að varðveita einstaka rökfræðiblokka í hönnun þinni, en getur einnig kynnt hugsanlegt tap á afköstum vegna yfirferðar skiptinga og áhrifa á gólfplan. Þú þarft að halda jafnvægi á þessum þáttum þegar þú notar hönnunartækni sem byggir á blokkum. Eftirfarandi þrep á háu stigi lýsa varðveisluflæði skiptinganna fyrir endurnýtingarhönnun rótskila:

1. Smelltu á Vinnsla ➤ Byrja ➤ Hefja greiningu og útfærslu.
2. Í Project Navigator, hægrismelltu á tímasetningu lokaða hönnunartilviksins, bentu á Design Partition og veldu skiptingargerð, eins og hönnunarskiptingarstillingar á síðu 23 lýsir.

Búðu til hönnunarskiptingar

1. Skilgreindu grunnskipulagsþvingun Logic Lock fyrir skiptinguna. Í Design Partitions glugganum, hægrismelltu á skiptinguna og smelltu síðan á Logic Lock Region ➤ Create New Logic Lock Region. Gakktu úr skugga um að svæðið sé nógu stórt til að umlykja alla rökfræði í skiptingunni.
2. Til að flytja út skiptingarniðurstöðurnar eftir söfnun, í Hönnunarskilaglugganum, tilgreindu skiptinguna .qdb sem Post Final Export File.

Eftir lokaútflutning File

1. Til að setja saman hönnunina og flytja út skiptinguna, smelltu á Compile Design á Compilation Dashboard.
2. Opnaðu efsta stigs verkefnið í Intel Quartus Prime hugbúnaðinum.
3. Smelltu á Verkefni ➤ Stillingar ➤ Stillingar þýðanda ➤ Stigvaxandi samantekt. Kveiktu á Fast Preserve valkostinum.

Fljótur varðveisluvalkostur

1. Smelltu á OK.
2. Í Design Partitions glugganum, tilgreindu útflutta .qdb sem skiptingagagnagrunninn File fyrir viðkomandi skipting. Þessi .qdb er nú uppspretta þessarar skiptingar í verkefninu. Þegar þú kveikir á Fast Preserve valmöguleikanum, minnkar þýðandinn rökfræði innfluttu skiptingarinnar í aðeins viðmótsrökfræði og dregur þar með úr samantektartíma sem skiptingin krefst.

Hönnun skiptingarstillingar

Hönnun skiptingarstillingar

Valkostur	Lýsing
Skiptingsheiti	Tilgreinir heiti skiptingarinnar. Hvert skiptingarheiti verður að vera einstakt og samanstanda af aðeins tölustöfum. Intel Quartus Prime hugbúnaðurinn býr sjálfkrafa til „root_partition“ á efstu stigi (|) fyrir hverja endurskoðun verkefnisins.
Stigveldisleið	Tilgreinir stigveldisslóð einingartilviksins sem þú úthlutar skiptingunni. Þú tilgreinir þetta gildi í Búðu til nýja skiptingu valmynd. Stigveldisleið rótarskiptingar er |.
Tegund	Tvísmelltu til að tilgreina eina af eftirfarandi skiptingagerðum sem stjórna því hvernig þýðandinn vinnur og útfærir skiptinguna:
áfram…

Valkostur	Lýsing
	•    Sjálfgefið—Auðkennir staðlaða skipting. Þýðandinn vinnur skiptinguna með því að nota tilheyrandi hönnunaruppsprettu files. •    Endurstillanlegt— Tilgreinir endurstillanleg skipting í endurstillingarflæði að hluta. Tilgreindu Endurstillanlegt tegund til að varðveita niðurstöður nýmyndunar, á meðan hægt er að endurskipuleggja skiptinguna í PR flæðinu. •    Frátekinn kjarni—Auðkennir skipting í blokkbundnu hönnunarflæði sem er frátekið fyrir kjarnaþróun af neytanda sem endurnotar jaðar tækisins.
Varðveislustig	Tilgreinir eitt af eftirfarandi varðveislustigum fyrir skiptinguna: •    Ekki stillt-tilgreinir ekkert varðveislustig. Skiptingin er sett saman úr uppruna files. •    tilbúið— skiptingin safnar saman með því að nota tilbúna skyndimyndina. •    úrslitaleikur— skiptingin safnar saman með því að nota lokamyndina. Með Varðveislustig of tilbúið or úrslitaleikur, breytingar á frumkóðanum birtast ekki í samsetningunni.
Tómt	Tilgreinir tóma skiptingu sem þýðandinn sleppir. Þessi stilling er ósamrýmanleg við Frátekinn kjarni og Skiptingagagnagrunnur File stillingar fyrir sama skipting. The Varðveislustig hlýtur að vera Ekki stillt. Autt skipting getur ekki haft nein undirsneið.
Skiptingagagnagrunnur File	Tilgreinir skiptingargagnagrunn File (.qdb) sem þýðandinn notar við samantekt á skiptingunni. Þú flytur út .qdb fyrir stage af samantekt sem þú vilt endurnýta (tilbúið eða endanlegt). Úthlutaðu .qdb á skipting til að endurnýta þessar niðurstöður í öðru samhengi.
Endurbinding aðila	• PR Flow—tilgreinir eininguna sem kemur í stað sjálfgefna persónunnar í hverri útfærsluendurskoðun. • Root Partition Reuse Flow — tilgreinir eininguna sem kemur í stað frátekinnar kjarnarökfræði í neytendaverkefninu.
Litur	Tilgreinir litakóðun skiptingarinnar á skjánum Chip Planner og Design Partition Planner.
Post Synthesis Export File	Flytur sjálfkrafa út niðurstöður samsafnar eftir myndun fyrir skiptinguna í .qdb sem þú tilgreinir, í hvert sinn sem Analysis & Synthesis keyrir. Þú getur sjálfkrafa flutt út hvaða hönnunarsneið sem er sem er ekki með varðveitt móðursneið, þar með talið root_partition.
Eftir lokaútflutning File	Flytur sjálfkrafa út niðurstöður eftir lokasöfnun fyrir skiptinguna yfir á .qdb sem þú tilgreinir, í hvert sinn sem endanleg stage af Fitter keyrir. Þú getur sjálfkrafa flutt út hvaða hönnunarsneið sem er sem er ekki með varðveitt móðursneið, þar með talið root_partition.

Endurskoðunarsaga AN 903 skjala

Þetta skjal hefur eftirfarandi endurskoðunarferil:

Skjalaútgáfa	Intel Quartus Prime útgáfa	Breytingar
2021.02.25	19.3	Skipt um „tog“ fyrir „spennu“ inn Greindu og fínstilltu hönnun RTL umræðuefni.
2020.03.23	19.3	Leiðrétt setningafræðivilla í kóða sampLeið í efninu „Læsa klukkur, vinnsluminni og DSP“.
2019.12.03	19.3	• Fyrsta opinbera útgáfan.

Skjöl / auðlindir

intel AN 903 hröðunartímalokun [pdfNotendahandbók AN 903 hröðunarlokun, AN 903, hröðunarlokun, tímabundin lokun

Heimildir

• Notendahandbók