MICROCHIP DDR 讀取 IP
規格
- 產品名稱：DDR讀取IP v2.0
- 與視訊仲裁器IP相容
- 用於從DDR記憶體中讀取突發的連續數據
- 通常用於視訊應用，讀取 DDR 記憶體中儲存的視訊幀的每個水平線
DDR Read IP 在 Arbiter 中也有輸入和輸出端口
使用者手冊中列出了介面匯流排和 AXI4 Stream Interface。
常問問題
- DDR讀IP的目的是什麼？
- DDR Read IP 所需的相容性是什麼？
- DDR Read IP 通常用於哪些應用？
介紹
DDR Read IP 從 DDR 記憶體讀取突發的連續資料。 DDR 讀取 IP 必須與視訊仲裁器 IP 一起使用，以將讀取請求轉換為 AXI4 事務。 DDR 讀取 IP 通常用於視訊應用，以讀取 DDR 記憶體中儲存的視訊幀的每個水平行。
圖 1. SmartDesign 仲裁器介面
主要特點
- 通常用於讀取視訊幀行
- 支援 8、16 和 32 位元的輸出視訊像素寬度
- 支援 128、256 和 512 位元視訊仲裁器接口
- 支援 AXI4 流介面
硬件實現
IP 根據使用者輸入的水平解析度訊框起始位址產生到視訊仲裁器 IP 的控制訊號。 read_en_i 的上升沿啟動讀取事務。視訊裁判的資料儲存在 CDC FIFO 中，該 CDC FIFO 將資料從 DDR 時脈域轉換為像素時脈域。在 read_en_i 的下降沿從 FIFO 讀取資料並解包以產生像素資料。 read_en_i 應在足夠長的時間內處於高電平以完成 DDR 讀取事務，並且建議的持續時間是等於水平分辨率的幾個時脈。第一行從由frame_start_addr_i定義的位址讀取，並且在每次讀取交易之後，該位址遞增line_gap_i。在每個frame_end_i訊號處，讀取位址被重設為frame_start_addr_i。對於水平解析度數量的時鐘來說，輸出資料較高。
設計說明
- 下圖顯示了 DDR Read 的頂層引腳圖。
輸入和輸出端口
下表列出了 Native Interface 中 DDR Read IP 的輸入和輸出連接埠。
表 1-1。 DDR 讀取本機介面的輸入和輸出埠。
| 連接埠名稱 | 類型 | 寬度 | 描述 |
| 重置_i | 輸入 | — | 低電平有效異步復位訊號設計 |
| 像素時脈_i | 輸入 | — | 像素時鐘 |
| ddr_clk_i | 輸入 | — | 來自記憶體控制器的 DDR 時鐘 |
| 幀_結束_i | 輸入 | — | 幀結束訊號 |
| 閱讀_en_i | 輸入 | — | 讀使能訊號用於讀取 |
| 線間隙_i | 輸入 | 16位 | 兩條線之間的線間隙 |
| horz_resl_i | 輸入 | 16位 | 水平解析度 |
| 連接埠名稱 | 類型 | 寬度 | 描述 |
| h_pan_i | 輸入 | 12位 | 用於水平平移的每條視訊線的水平偏移 |
| v_pan_i | 輸入 | 12位 | 用於垂直平移的幀起始位址的垂直偏移 |
| 讀_ackn_i | 輸入 | — | 確認來自視訊仲裁器的讀取請求 |
| 讀完成我 | 輸入 | — | 從視訊仲裁器讀取完成輸入 |
| ddr_data_valid_i | 輸入 | — | 從仲裁器讀取有效數據 |
| 幀起始位址 | 輸入 | 8位 | 視訊畫面起始位址 |
| wdata_i | 輸入 | 輸入資料寬度 | 從仲裁器讀取數據 |
| 讀取請求 | 輸出 | — | 向仲裁器讀取請求 |
| 讀取起始位址 | 輸出 | 32位 | 必須開始讀取的 DDR 位址 |
| 突發大小o | 輸出 | 8位 | 讀取突發大小 |
| 數據有效值 | 輸出 | — | 數據有效 |
| 數據_o | 輸出 | 輸出資料寬度 | 視訊串流數據 |
下表列出了仲裁器介面匯流排中 DDR 讀取 IP 的輸入和輸出埠。
表 1-2。 DDR 讀取仲裁器介面匯流排的輸入和輸出埠。
| 連接埠名稱 | 類型 | 寬度 | 描述 |
| 讀取資料_I | 輸入 | 輸入資料寬度 | 從仲裁器讀取數據 |
| RVALID_I | 輸入 | — | 從仲裁器讀取有效數據 |
| ARREADY_I | 輸入 | — | 仲裁器對讀取請求的確認 |
| BUSER_I | 輸入 | — | 讀取完成 |
| ARADDR_O | 輸出 | 32位 | 必須開始讀取的 DDR 位址 |
| ARVALID_O | 輸出 | — | 向仲裁器讀取請求 |
| ARSIZE_O | 輸出 | 8位 | 讀取突發大小 |
下表列出了 AXI4 Stream Interface 中 DDR Read IP 的輸入和輸出連接埠。
表 1-3。 AXI4 流介面中 DDR 讀取的輸入和輸出埠。
| 連接埠名稱 | 類型 | 寬度 | 描述 |
| 時鐘_I | 輸入 | — | 像素時鐘 |
| 重置_n_I | 輸入 | — | 低電平有效異步復位訊號設計 |
| TDATA_O | 輸出 | 輸出資料寬度 | 輸出視頻數據 |
| TSTRB_O | 輸出 | [輸出資料寬度/8 – 1 : 0] | 輸出視頻數據選通 |
| TKEEP_O | 輸出 | [輸出資料寬度/8 – 1 : 0] | 輸出視頻數據保持 |
| TVALID_O | 輸出 | — | 輸出視訊數據有效 |
| TUSER_O | 輸出 | 4位 | 輸出用戶資料0bit=VSYNC
3bit = 幀結束 |
| 連接埠名稱 | 類型 | 寬度 | 描述 |
| TLAST_O | 輸出 | — | 輸出視訊幀結束 |
配置參數
下表列出了 DDR Read IP 硬體實作中使用的配置參數。這些是通用參數，可以根據應用要求而變化。
表 1-4。 配置參數
| 參數名稱 | 描述 |
| 水平解析度 | 定義水平分辨率 |
| 輸入資料寬度 | 定義輸入資料寬度（128、256 和 512 位元） |
| 輸出資料寬度 | 定義輸出資料寬度（8、16、24、32 和 64 位元） |
| 仲裁器介面 | 從下拉式選單中選擇仲裁器介面作為本機或匯流排介面的選項 |
| 資料介面 | 從下拉式選單中選擇資料介面作為本機和 AXI4 流介面的選項 |
資源利用
下表列出了本機介面中 DDR 讀取 IP 在輸入資料寬度 = 256、輸出資料寬度 = 8 的情況下的資源利用率。
DDR 讀取模組在 PolarFire FPGA 裝置 MPF300TS_ES-1FCG1152E 封裝上實作。
表 1-5。本機介面中的 DDR 讀取 IP
| 資源 | 用法 |
| DFF | 502 |
| 4 個輸入 LUT | 513 |
| 反貪會 | 0 |
| LSRAM 18K | 14 |
| 靜態隨機記憶體 | 0 |
下表列出了輸入資料寬度 = 4、輸出資料寬度 = 256 時匯流排介面和 AXI8 流中 DDR 讀取 IP 的資源利用率。
表 1-6。匯流排介面和 AXI4 流中的 DDR 讀取 IP
| 資源 | 用法 |
| DFF | 512 |
| 4 個輸入 LUT | 514 |
| 反貪會 | 0 |
| LSRAM 18K | 14 |
| 靜態隨機記憶體 | 0 |
修訂歷史
修訂歷史記錄描述了文件中實施的變更。變更按修訂版列出，從最新出版物開始。
| 修訂 | 日期 | 描述 |
| 1.0 | 03/2022 | 初步修訂。 |
微芯片 FPGA 支持
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透過以下方式聯絡技術支援中心 web站點位於 www.microchip.com/support。提及 FPGA 裝置零件編號，選擇適當的案例類別，然後上傳設計 file在創建技術支持案例時。 聯繫客戶服務獲取非技術產品支持，例如產品定價、產品升級、更新信息、訂單狀態和授權。
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微芯片 Web地點
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- Microchip 相信，其產品系列在按預期方式、符合操作規範和正常條件下使用時是安全的。
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