마이크로칩 DDR 읽기 IP
명세서
- 제품 이름: DDR 읽기 IP v2.0
- 비디오 중재자 IP와 호환 가능
- DDR 메모리에서 연속적인 데이터 버스트를 읽는 데 사용됩니다.
- 일반적으로 비디오 애플리케이션에서 DDR 메모리에 저장된 비디오 프레임의 각 수평 라인을 읽는 데 사용됩니다.
DDR 읽기 IP에는 Arbiter의 입력 및 출력 포트도 있습니다.
인터페이스 버스 및 AXI4 스트림 인터페이스는 사용자 설명서에 나열되어 있습니다.
자주 묻는 질문
- DDR 읽기 IP의 목적은 무엇입니까?
- DDR 읽기 IP에 필요한 호환성은 무엇입니까?
- DDR 읽기 IP는 일반적으로 어떤 애플리케이션에 사용됩니까?
소개
DDR 읽기 IP는 DDR 메모리에서 연속적인 데이터 버스트를 읽습니다. DDR 읽기 IP는 읽기 요청을 AXI4 트랜잭션으로 변환하는 Video Arbiter IP와 함께 사용해야 합니다. DDR 읽기 IP는 일반적으로 비디오 애플리케이션에서 DDR 메모리에 저장된 비디오 프레임의 각 수평 라인을 읽는 데 사용됩니다.
그림 1. SmartDesign 중재자 인터페이스
주요 특징
- 일반적으로 비디오 프레임 라인을 읽는 데 사용됩니다.
- 8, 16, 32비트의 출력 비디오 픽셀 폭 지원
- 128, 256, 512비트의 비디오 중재자 인터페이스 지원
- AXI4 스트림 인터페이스 지원
하드웨어 구현
IP는 수평 해상도 프레임 시작 주소의 사용자 입력을 기반으로 비디오 중재자 IP에 대한 제어 신호를 생성합니다. read_en_i의 상승 에지는 읽기 트랜잭션을 시작합니다. 비디오 심판의 데이터는 DDR 클록 도메인의 데이터를 픽셀 클록 도메인으로 변환하는 CDC FIFO에 저장됩니다. read_en_i의 하강 에지에서 FIFO로부터 데이터를 읽고 압축을 풀어 픽셀 데이터를 생성합니다. read_en_i는 DDR 읽기 트랜잭션을 완료하기에 충분한 기간 동안 높아야 하며 권장 기간은 수평 해상도와 동일한 여러 클럭 동안입니다. 첫 번째 라인은 Frame_start_addr_i에 의해 정의된 주소에서 읽혀지고, 각 읽기 트랜잭션 후에 주소는 line_gap_i만큼 증가됩니다. 읽기 주소는 프레임_end_i 신호마다 프레임_start_addr_i로 재설정됩니다. 출력 데이터는 수평 해상도 클럭 수에 대해 높습니다.
디자인 설명
- 다음 그림은 DDR 읽기의 최상위 핀아웃 다이어그램을 보여줍니다.
입력 및 출력 포트
다음 표에는 기본 인터페이스의 DDR 읽기 IP 입력 및 출력 포트가 나열되어 있습니다.
표 1-1. 기본 인터페이스에서 DDR 읽기의 입력 및 출력 포트입니다.
| 포트 이름 | 유형 | 너비 | 설명 |
| 리셋_i | 입력 | — | 설계할 액티브 로우 비동기 리셋 신호 |
| pixel_clk_i | 입력 | — | 픽셀 시계 |
| ddr_clk_i | 입력 | — | 메모리 컨트롤러의 DDR 클럭 |
| 프레임_끝_i | 입력 | — | 프레임 끝 신호 |
| read_en_i | 입력 | — | 읽기를 위한 읽기 활성화 신호 |
| line_gap_i | 입력 | 16 비트 | 두 줄 사이의 줄 간격 |
| horz_resl_i | 입력 | 16 비트 | 수평 해상도 |
| 포트 이름 | 유형 | 너비 | 설명 |
| h_pan_i | 입력 | 12 비트 | 수평 패닝을 위한 각 비디오 라인의 수평 오프셋 |
| v_pan_i | 입력 | 12 비트 | 수직 패닝을 위한 프레임 시작 주소로부터의 수직 오프셋 |
| read_ackn_i | 입력 | — | 비디오 중재자의 읽기 요청에 대한 승인 |
| read_done_i | 입력 | — | 비디오 중재자의 완료 입력 읽기 |
| ddr_data_valid_i | 입력 | — | Arbiter에서 유효한 데이터 읽기 |
| 프레임_시작_주소 | 입력 | 8 비트 | 비디오 프레임 시작 주소 |
| wdata_i | 입력 | 입력 데이터 너비 | Arbiter에서 데이터 읽기 |
| read_req_o | 산출 | — | 중재자에게 요청 내용을 읽어보세요. |
| read_start_addr_o | 산출 | 32 비트 | 읽기가 시작되어야 하는 DDR 주소 |
| 버스트_크기_o | 산출 | 8 비트 | 읽기 버스트 크기 |
| data_valid_o | 산출 | — | 유효한 데이터 |
| data_o | 산출 | 출력 데이터 폭 | 비디오 파이프라이닝을 위한 데이터 |
다음 표에는 Arbiter 인터페이스 버스에 있는 DDR 읽기 IP의 입력 및 출력 포트가 나열되어 있습니다.
표 1-2. Arbiter 인터페이스 버스의 DDR 읽기 입력 및 출력 포트.
| 포트 이름 | 유형 | 너비 | 설명 |
| RDATA_I | 입력 | 입력 데이터 너비 | Arbiter에서 데이터 읽기 |
| RVALID_I | 입력 | — | Arbiter에서 유효한 데이터 읽기 |
| ARREADY_I | 입력 | — | 읽기 요청에 대한 중재자 확인 |
| BUSER_I | 입력 | — | 읽기 완료 |
| ARADDR_O | 산출 | 32 비트 | 읽기가 시작되어야 하는 DDR 주소 |
| ARVALID_O | 산출 | — | 중재자에게 요청 내용을 읽어보세요. |
| ARSIZE_O | 산출 | 8 비트 | 읽기 버스트 크기 |
다음 표에는 AXI4 스트림 인터페이스의 DDR 읽기 IP의 입력 및 출력 포트가 나열되어 있습니다.
표 1-3. AXI4 스트림 인터페이스의 DDR 읽기 입력 및 출력 포트입니다.
| 포트 이름 | 유형 | 너비 | 설명 |
| CLOCK_I | 입력 | — | 픽셀 시계 |
| RESET_n_I | 입력 | — | 설계할 액티브 로우 비동기 리셋 신호 |
| TDATA_O | 산출 | 출력 데이터 폭 | 비디오 데이터 출력 |
| TSTRB_O | 산출 | [출력 데이터 폭/8 – 1 : 0] | 출력 비디오 데이터 스트로브 |
| TKEEP_O | 산출 | [출력 데이터 폭/8 – 1 : 0] | 출력 비디오 데이터 유지 |
| TVALID_O | 산출 | — | 출력 비디오 데이터 유효 |
| TUSER_O | 산출 | 4 비트 | 출력 사용자 데이터 0bit= VSYNC
3비트 =프레임 끝 |
| 포트 이름 | 유형 | 너비 | 설명 |
| TLAST_O | 산출 | — | 출력 비디오 프레임 끝 |
구성 매개변수
다음 표에는 DDR 읽기 IP 하드웨어 구현에 사용되는 구성 매개변수가 나열되어 있습니다. 이는 일반 매개변수이며 애플리케이션 요구사항에 따라 달라질 수 있습니다.
표 1-4. 구성 매개변수
| 매개변수 이름 | 설명 |
| 수평 해상도 | 수평 해상도를 정의합니다 |
| 입력 데이터 너비 | 입력 데이터 너비(128, 256 및 512비트)를 정의합니다. |
| 출력 데이터 폭 | 출력 데이터 너비(8, 16, 24, 32 및 64비트)를 정의합니다. |
| 중재자 인터페이스 | 드롭다운 메뉴에서 중재자 인터페이스를 기본 또는 버스 인터페이스로 선택하는 옵션 |
| 데이터 인터페이스 | 드롭다운 메뉴에서 데이터 인터페이스를 기본 및 AXI4 스트림 인터페이스로 선택하는 옵션 |
자원 활용
다음 표에는 입력 데이터 너비 = 256 및 출력 데이터 너비 = 8인 네이티브 인터페이스의 DDR 읽기 IP에 대한 리소스 사용률이 나열되어 있습니다.
DDR 읽기 블록은 PolarFire FPGA 장치인 MPF300TS_ES-1FCG1152E 패키지에 구현됩니다.
표 1-5. 기본 인터페이스의 DDR 읽기 IP
| 의지 | 용법 |
| DFF | 502 |
| 4개의 입력 LUT | 513 |
| 맥 | 0 |
| LSRAM 18K | 14 |
| 에스램 | 0 |
다음 표에는 입력 데이터 너비 = 4 및 출력 데이터 너비 = 256인 버스 인터페이스 및 AXI8 스트림의 DDR 읽기 IP에 대한 리소스 사용률이 나열되어 있습니다.
표 1-6. 버스 인터페이스 및 AXI4 스트림의 DDR 읽기 IP
| 의지 | 용법 |
| DFF | 512 |
| 4개의 입력 LUT | 514 |
| 맥 | 0 |
| LSRAM 18K | 14 |
| 에스램 | 0 |
개정 내역
개정 내역은 문서에서 구현된 변경 사항을 설명합니다. 변경 사항은 최신 출판물부터 시작하여 개정별로 나열됩니다.
| 개정 | 날짜 | 설명 |
| 1.0 | 03/2022 | 초기 개정. |
마이크로칩 FPGA 지원
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기술지원센터를 통해 문의하세요. web사이트에서 www.microchip.com/support. FPGA 장치 부품 번호를 언급하고 적절한 케이스 카테고리를 선택한 후 디자인을 업로드하세요. file기술 지원 사례를 만드는 동안. 제품 가격, 제품 업그레이드, 업데이트 정보, 주문 상태 및 승인과 같은 비기술적 제품 지원에 대해서는 고객 서비스에 문의하십시오.
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마이크로칩 Web대지
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- Microchip은 자사 제품군이 의도된 방식으로, 작동 사양 내에서, 정상적인 조건에서 사용될 경우 안전하다고 믿습니다.
- Microchip은 지적 재산권을 소중히 여기고 적극적으로 보호합니다. Microchip 제품의 코드 보호 기능을 위반하려는 시도는 엄격히 금지되며 디지털 밀레니엄 저작권법을 위반할 수 있습니다.
- Microchip이나 다른 반도체 제조업체는 코드의 보안을 보장할 수 없습니다. 코드 보호는 제품이 "깨지지 않는다"는 것을 보장한다는 것을 의미하지 않습니다. 코드 보호는 끊임없이 진화하고 있습니다. Microchip은 제품의 코드 보호 기능을 지속적으로 개선하기 위해 최선을 다하고 있습니다.
법적 고지
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