MICROCHIP DDR Ler IP
Especificações
- Nome do produto: DDR Leia IP v2.0
- Compatível com IP do árbitro de vídeo
- Usado para ler uma série de dados contínuos da memória DDR
- Normalmente usado em aplicações de vídeo para ler cada linha horizontal do quadro de vídeo armazenado na memória DDR
O DDR Read IP também possui portas de entrada e saída no Arbiter
O barramento de interface e a interface de fluxo AXI4 estão listados no manual do usuário.
Perguntas frequentes
- Qual é o propósito do DDR Read IP?
- Qual é a compatibilidade necessária para DDR Read IP?
- Em quais aplicações o DDR Read IP normalmente é usado?
Introdução
DDR Read IP lê uma série de dados contínuos da memória DDR. O DDR Read IP deve ser usado com o Video Arbiter IP que converte as solicitações de leitura em transações AXI4. O DDR Read IP é normalmente usado em aplicações de vídeo para ler cada linha horizontal do quadro de vídeo armazenado na memória DDR.
Figura 1. Interface do Árbitro SmartDesign
Principais características
- Normalmente usado para ler linhas de quadros de vídeo
- Suporta largura de pixel de vídeo de saída de 8, 16 e 32 bits
- Suporta interface de árbitro de vídeo de 128, 256 e 512 bits
- Suporta interface de fluxo AXI4
Implementação de Hardware
O IP gera os sinais de controle para o IP do árbitro de vídeo com base nas entradas do usuário do endereço inicial do quadro de resolução horizontal. A borda ascendente de read_en_i inicia uma transação de leitura. Os dados do árbitro de vídeo são armazenados em um CDC FIFO que converte os dados do domínio de clock DDR para o domínio de clock de pixel. Os dados são lidos do FIFO na borda descendente de read_en_i e descompactados para gerar dados de pixel. O read_en_i deve ser alto por duração suficiente para completar a transação de leitura DDR e a duração recomendada é de vários clocks iguais à resolução horizontal. A primeira linha é lida a partir do endereço definido por frame_start_addr_i, e após cada transação de leitura, o endereço é incrementado por line_gap_i. O endereço de leitura é redefinido para frame_start_addr_i a cada sinal frame_end_i. Os dados de saída são altos para um número de clocks de resolução horizontal.
Descrição do Projeto
- A figura a seguir mostra o diagrama de pinagem de nível superior do DDR Read.
Portas de entrada e saída
A tabela a seguir lista as portas de entrada e saída do IP de leitura DDR na interface nativa.
Tabela 1-1. Portas de entrada e saída da DDR Read in Native Interface.
| Nome da porta | Tipo | Largura | Descrição |
| redefinir_i | Entrada | — | Sinal de redefinição assíncrono baixo ativo para projetar |
| pixel_clk_i | Entrada | — | Relógio de pixel |
| ddr_clk_i | Entrada | — | Relógio DDR do controlador de memória |
| fim_do_quadro_i | Entrada | — | Sinal de fim de quadro |
| leia_pt_i | Entrada | — | Sinal de habilitação de leitura para leitura |
| linha_gap_i | Entrada | 16 bits | Lacuna de linha entre duas linhas |
| horz_resl_i | Entrada | 16 bits | Resolução horizontal |
| Nome da porta | Tipo | Largura | Descrição |
| h_pan_i | Entrada | 12 bits | Deslocamento horizontal para cada linha de vídeo para panorâmica horizontal |
| v_pan_i | Entrada | 12 bits | Deslocamento vertical do endereço inicial do quadro para panorâmica vertical |
| leia_ackn_i | Entrada | — | Reconhecimento da solicitação de leitura do árbitro de vídeo |
| lido_feito_i | Entrada | — | Leia a entrada de conclusão do árbitro de vídeo |
| dados_ddr_validos_i | Entrada | — | Ler dados válidos do Árbitro |
| frame_start_addr | Entrada | 8 bits | Endereço inicial do quadro de vídeo |
| wdata_i | Entrada | Largura dos dados de entrada | Ler dados do Árbitro |
| read_req_o | Saída | — | Leia a solicitação ao árbitro |
| ler_início_endereço | Saída | 32 bits | Endereço DDR de onde a leitura deve ser iniciada |
| tamanho_de_explosão_o | Saída | 8 bits | Leia o tamanho da rajada |
| dados_válidos_o | Saída | — | Dados válidos |
| dados_o | Saída | Largura dos dados de saída | Dados para pipeline de vídeo |
A tabela a seguir lista as portas de entrada e saída do DDR Read IP no barramento da Interface Arbiter.
Tabela 1-2. Portas de entrada e saída da leitura DDR no barramento de interface do árbitro.
| Nome da porta | Tipo | Largura | Descrição |
| RDATA_I | Entrada | Largura dos dados de entrada | Ler dados do Árbitro |
| RVALID_I | Entrada | — | Ler dados válidos do Árbitro |
| JÁ_EU | Entrada | — | Reconhecimento do árbitro da solicitação de leitura |
| BUSER_I | Entrada | — | Conclusão da leitura |
| ARADDR_O | Saída | 32 bits | Endereço DDR de onde a leitura deve ser iniciada |
| ARVALID_O | Saída | — | Leia a solicitação ao árbitro |
| ARSIZE_O | Saída | 8 bits | Leia o tamanho da rajada |
A tabela a seguir lista as portas de entrada e saída do DDR Read IP na AXI4 Stream Interface.
Tabela 1-3. Portas de entrada e saída da leitura DDR na interface de fluxo AXI4.
| Nome da porta | Tipo | Largura | Descrição |
| RELÓGIO_I | Entrada | — | Relógio de pixel |
| RESET_n_I | Entrada | — | Sinal de redefinição assíncrono baixo ativo para projetar |
| TDATA_O | Saída | Largura dos dados de saída | Dados de vídeo de saída |
| TSTRB_O | Saída | [Largura dos dados de saída/8 – 1: 0] | Estroboscópio de dados de vídeo de saída |
| TKEEP_O | Saída | [Largura dos dados de saída/8 – 1: 0] | Manter dados de vídeo de saída |
| TVALID_O | Saída | — | Dados de vídeo de saída válidos |
| TUSER_O | Saída | 4 bits | Dados do usuário de saída 0bit = VSYNC
3 bits = Fim do quadro |
| Nome da porta | Tipo | Largura | Descrição |
| TLAST_O | Saída | — | Fim do quadro de vídeo de saída |
Parâmetros de configuração
A tabela a seguir lista os parâmetros de configuração usados na implementação de hardware DDR Read IP. Estes são parâmetros genéricos e podem variar com base nos requisitos da aplicação.
Tabela 1-4. Parâmetros de configuração
| Nome do parâmetro | Descrição |
| Resolução horizontal | Define resolução horizontal |
| Largura dos dados de entrada | Define a largura dos dados de entrada (128, 256 e 512 bits) |
| Largura dos dados de saída | Define a largura dos dados de saída (8, 16, 24, 32 e 64 bits) |
| Interface do Árbitro | Opções para selecionar a interface do árbitro no menu suspenso como interface nativa ou de barramento |
| Interface de dados | Opções para selecionar a interface de dados no menu suspenso como Native e AXI4 Stream Interface |
Utilização de recursos
A tabela a seguir lista a utilização de recursos para DDR Read IP na interface nativa com largura de dados de entrada = 256 e largura de dados de saída = 8.
O bloco DDR Read é implementado no dispositivo PolarFire FPGA, pacote MPF300TS_ES-1FCG1152E.
Tabela 1-5. DDR lê IP na interface nativa
| Recurso | Uso |
| DFFs | 502 |
| 4 LUTs de entrada | 513 |
| MACC | 0 |
| LSRAM 18K | 14 |
| SRAM | 0 |
A tabela a seguir lista a utilização de recursos para DDR Read IP na interface de barramento e fluxo AXI4 com largura de dados de entrada = 256 e largura de dados de saída = 8.
Tabela 1-6. DDR lê IP na interface de barramento e fluxo AXI4
| Recurso | Uso |
| DFFs | 512 |
| 4 LUTs de entrada | 514 |
| MACC | 0 |
| LSRAM 18K | 14 |
| SRAM | 0 |
Histórico de revisão
O histórico de revisão descreve as alterações que foram implementadas no documento. As alterações são listadas por revisão, começando com a publicação mais atual.
| Revisão | Data | Descrição |
| 1.0 | 03/2022 | Revisão Inicial. |
Suporte a microchips FPGA
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