MICROCHIP DDR 读取 IP
规格
- 产品名称：DDR读取IP v2.0
- 与视频仲裁器IP兼容
- 用于从DDR内存中读取突发的连续数据
- 通常用于视频应用，读取 DDR 内存中存储的视频帧的每个水平线
DDR Read IP 在 Arbiter 中也有输入和输出端口
用户手册中列出了接口总线和 AXI4 Stream Interface。
常问问题
- DDR读IP的目的是什么？
- DDR Read IP 所需的兼容性是什么？
- DDR Read IP 通常用于哪些应用？
介绍
DDR Read IP 从 DDR 内存中读取突发的连续数据。 DDR 读取 IP 必须与视频仲裁器 IP 一起使用，以将读取请求转换为 AXI4 事务。 DDR 读取 IP 通常用于视频应用，以读取 DDR 存储器中存储的视频帧的每个水平行。
图 1. SmartDesign 仲裁器界面
主要特点
- 通常用于读取视频帧行
- 支持 8、16 和 32 位的输出视频像素宽度
- 支持 128、256 和 512 位视频仲裁器接口
- 支持 AXI4 流接口
硬件实现
IP 根据用户输入的水平分辨率帧起始地址生成到视频仲裁器 IP 的控制信号。 read_en_i 的上升沿启动读事务。来自视频裁判的数据存储在 CDC FIFO 中，该 CDC FIFO 将数据从 DDR 时钟域转换为像素时钟域。在 read_en_i 的下降沿从 FIFO 读取数据并解包以生成像素数据。 read_en_i 应在足够长的时间内处于高电平以完成 DDR 读取事务，并且建议的持续时间是等于水平分辨率的几个时钟。第一行从由frame_start_addr_i定义的地址读取，并且在每次读取事务之后，该地址递增line_gap_i。在每个frame_end_i信号处，读取地址被重置为frame_start_addr_i。对于水平分辨率数量的时钟来说，输出数据较高。
设计说明
- 下图显示了 DDR Read 的顶层引脚图。
输入和输出端口
下表列出了 Native Interface 中 DDR Read IP 的输入和输出端口。
表 1-1。 DDR 读取本机接口的输入和输出端口。
| 端口名称 | 类型 | 宽度 | 描述 |
| 重置_i | 输入 | — | 低电平有效异步复位信号设计 |
| 像素时钟_i | 输入 | — | 像素时钟 |
| ddr_clk_i | 输入 | — | 来自内存控制器的 DDR 时钟 |
| 帧_结束_i | 输入 | — | 帧结束信号 |
| 阅读_en_i | 输入 | — | 读使能信号用于读取 |
| 线间隙_i | 输入 | 16 位 | 两条线之间的线间隙 |
| 水平分辨率 | 输入 | 16 位 | 水平分辨率 |
| 端口名称 | 类型 | 宽度 | 描述 |
| h_pan_i | 输入 | 12 位 | 用于水平平移的每条视频线的水平偏移 |
| v_pan_i | 输入 | 12 位 | 用于垂直平移的帧起始地址的垂直偏移 |
| 读_ackn_i | 输入 | — | 确认来自视频仲裁器的读取请求 |
| 读完成我 | 输入 | — | 从视频仲裁器读取完成输入 |
| ddr_data_valid_i | 输入 | — | 从仲裁器读取有效数据 |
| 帧起始地址 | 输入 | 8 位 | 视频帧起始地址 |
| wdata_i | 输入 | 输入数据宽度 | 从仲裁器读取数据 |
| 读取请求 | 输出 | — | 向仲裁器读取请求 |
| 读取起始地址 | 输出 | 32 位 | 必须开始读取的 DDR 地址 |
| 突发大小o | 输出 | 8 位 | 读取突发大小 |
| 数据有效值 | 输出 | — | 数据有效 |
| 数据_o | 输出 | 输出数据宽度 | 视频流水线数据 |
下表列出了仲裁器接口总线中 DDR 读取 IP 的输入和输出端口。
表 1-2。 DDR 读取仲裁器接口总线的输入和输出端口。
| 端口名称 | 类型 | 宽度 | 描述 |
| 读取数据_I | 输入 | 输入数据宽度 | 从仲裁器读取数据 |
| RVALID_I | 输入 | — | 从仲裁器读取有效数据 |
| ARREADY_I | 输入 | — | 仲裁器对读请求的确认 |
| BUSER_I | 输入 | — | 读取完成 |
| ARADDR_O | 输出 | 32 位 | 必须开始读取的 DDR 地址 |
| ARVALID_O | 输出 | — | 向仲裁器读取请求 |
| ARSIZE_O | 输出 | 8 位 | 读取突发大小 |
下表列出了 AXI4 Stream Interface 中 DDR Read IP 的输入和输出端口。
表 1-3。 AXI4 流接口中 DDR 读取的输入和输出端口。
| 端口名称 | 类型 | 宽度 | 描述 |
| 时钟_I | 输入 | — | 像素时钟 |
| 重置_n_I | 输入 | — | 低电平有效异步复位信号设计 |
| TDATA_O | 输出 | 输出数据宽度 | 输出视频数据 |
| TSTRB_O | 输出 | [输出数据宽度/8 – 1 : 0] | 输出视频数据选通 |
| TKEEP_O | 输出 | [输出数据宽度/8 – 1 : 0] | 输出视频数据保持 |
| TVALID_O | 输出 | — | 输出视频数据有效 |
| TUSER_O | 输出 | 4 位 | 输出用户数据0bit=VSYNC
3bit = 帧结束 |
| 端口名称 | 类型 | 宽度 | 描述 |
| TLAST_O | 输出 | — | 输出视频帧结束 |
配置参数
下表列出了 DDR Read IP 硬件实现中使用的配置参数。这些是通用参数，可以根据应用要求而变化。
表 1-4。 配置参数
| 参数名称 | 描述 |
| 水平分辨率 | 定义水平分辨率 |
| 输入数据宽度 | 定义输入数据宽度（128、256 和 512 位） |
| 输出数据宽度 | 定义输出数据宽度（8、16、24、32 和 64 位） |
| 仲裁接口 | 从下拉菜单中选择仲裁器接口作为本机或总线接口的选项 |
| 数据接口 | 从下拉菜单中选择数据接口作为本机和 AXI4 流接口的选项 |
资源利用
下表列出了本机接口中 DDR Read IP 在输入数据宽度 = 256、输出数据宽度 = 8 的情况下的资源利用率。
DDR 读取模块在 PolarFire FPGA 器件 MPF300TS_ES-1FCG1152E 封装上实现。
表 1-5。本机接口中的 DDR 读取 IP
| 资源 | 用法 |
| DFF | 502 |
| 4 个输入 LUT | 513 |
| 反贪污委员会 | 0 |
| LSRAM 18K | 14 |
| 静态存储器 | 0 |
下表列出了输入数据宽度 = 4、输出数据宽度 = 256 时总线接口和 AXI8 流中 DDR 读取 IP 的资源利用率。
表 1-6。总线接口和 AXI4 流中的 DDR 读取 IP
| 资源 | 用法 |
| DFF | 512 |
| 4 个输入 LUT | 514 |
| 反贪污委员会 | 0 |
| LSRAM 18K | 14 |
| 静态存储器 | 0 |
修订历史
修订历史描述了文档中实施的更改。更改按修订列出，从最新发布开始。
| 修订 | 日期 | 描述 |
| 1.0 | 03/2022 | 初步修订。 |
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文件/资源
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