MICROCHIP DDR Leggi IP
Specifiche
- Nome prodotto: DDR Leggi IP v2.0
- Compatibile con IP Video Arbiter
- Utilizzato per leggere un burst di dati continui dalla memoria DDR
- Tipicamente utilizzato nelle applicazioni video per leggere ogni linea orizzontale del fotogramma video archiviato nella memoria DDR
L'IP di lettura DDR dispone anche di porte di input e output in Arbiter
Il bus di interfaccia e l'interfaccia AXI4 Stream sono elencati nel manuale dell'utente.
Domande frequenti
- Qual è lo scopo di DDR Read IP?
- Qual è la compatibilità richiesta per DDR Read IP?
- In quali applicazioni vengono generalmente utilizzati DDR Read IP?
Introduzione
DDR Read IP legge un burst di dati continui dalla memoria DDR. L'IP di lettura DDR deve essere utilizzato con l'IP Video Arbiter che converte le richieste di lettura in transazioni AXI4. L'IP di lettura DDR viene generalmente utilizzato nelle applicazioni video per leggere ogni riga orizzontale del fotogramma video archiviato nella memoria DDR.
Figura 1. Interfaccia Arbiter SmartDesign
Caratteristiche principali
- Tipicamente utilizzato per leggere le linee dei fotogrammi video
- Supporta la larghezza dei pixel video in uscita di 8, 16 e 32 bit
- Supporta l'interfaccia Video Arbiter da 128, 256 e 512 bit
- Supporta l'interfaccia flusso AXI4
Implementazione hardware
L'IP genera i segnali di controllo all'IP dell'arbitro video in base agli input dell'utente dell'indirizzo iniziale del frame di risoluzione orizzontale. Il fronte di salita di read_en_i avvia una transazione di lettura. I dati provenienti dall'arbitro video vengono archiviati in un FIFO CDC che converte i dati dal dominio dell'orologio DDR al dominio dell'orologio pixel. I dati vengono letti da FIFO sul fronte di discesa di read_en_i e decompressi per generare dati pixel. Il valore read_en_i dovrebbe essere elevato per una durata sufficiente a completare la transazione di lettura DDR e la durata consigliata è per diversi orologi pari alla risoluzione orizzontale. La prima riga viene letta dall'indirizzo definito da frame_start_addr_i e, dopo ogni transazione di lettura, l'indirizzo viene incrementato di line_gap_i. L'indirizzo di lettura viene reimpostato su frame_start_addr_i ad ogni segnale frame_end_i. I dati di output sono elevati per un numero di clock con risoluzione orizzontale.
Descrizione del design
- La figura seguente mostra lo schema dei pin-out di primo livello di DDR Read.
Porte di ingresso e di uscita
La tabella seguente elenca le porte di input e output dell'IP di lettura DDR nell'interfaccia nativa.
Tabella 1-1. Porte di ingresso e uscita dell'interfaccia nativa di lettura DDR.
| Nome della porta | Tipo | Larghezza | Descrizione |
| reimposta_i | Ingresso | — | Attivo Basso segnale di ripristino asincrono al progetto |
| pixel_clk_i | Ingresso | — | Orologio pixel |
| ddr_clk_i | Ingresso | — | Orologio DDR dal controller di memoria |
| frame_end_i | Ingresso | — | Segnale di fine quadro |
| read_en_i | Ingresso | — | Segnale di abilitazione lettura per la lettura |
| line_gap_i | Ingresso | 16 bit | Intervallo tra due linee |
| horz_resl_i | Ingresso | 16 bit | Risoluzione orizzontale |
| Nome della porta | Tipo | Larghezza | Descrizione |
| h_pan_i | Ingresso | 12 bit | Offset orizzontale per ciascuna linea video per la panoramica orizzontale |
| v_pan_i | Ingresso | 12 bit | Offset verticale dall'indirizzo iniziale del frame per il pan verticale |
| read_ackn_i | Ingresso | — | Riconoscimento per la richiesta di lettura da parte dell'arbitro video |
| read_done_i | Ingresso | — | Leggi l'input di completamento dall'arbitro video |
| ddr_data_valid_i | Ingresso | — | Leggere i dati validi dall'Arbiter |
| indirizzo_inizio_frame | Ingresso | 8 bit | Indirizzo iniziale del fotogramma video |
| wdata_i | Ingresso | Larghezza dati in ingresso | Leggi i dati dall'Arbiter |
| read_req_o | Produzione | — | Leggi la richiesta all'arbitro |
| read_start_addr_o | Produzione | 32 bit | Indirizzo DDR da cui deve essere avviata la lettura |
| burst_size_o | Produzione | 8 bit | Leggere la dimensione del burst |
| dati_valid_o | Produzione | — | Dati validi |
| dati_o | Produzione | Larghezza dati in uscita | Dati per il pipeline video |
La tabella seguente elenca le porte di ingresso e uscita dell'IP di lettura DDR nel bus dell'interfaccia Arbiter.
Tabella 1-2. Porte di ingresso e uscita del bus di interfaccia Arbiter di lettura DDR.
| Nome della porta | Tipo | Larghezza | Descrizione |
| RDATA_I | Ingresso | Larghezza dati in ingresso | Leggi i dati dall'Arbiter |
| RVALID_I | Ingresso | — | Leggere i dati validi dall'Arbiter |
| GIÀ_I | Ingresso | — | Riconoscimento dell'arbitro dalla richiesta di lettura |
| BUSER_I | Ingresso | — | Completamento lettura |
| ARADDR_O | Produzione | 32 bit | Indirizzo DDR da cui deve essere avviata la lettura |
| ARVALID_O | Produzione | — | Leggi la richiesta all'arbitro |
| ARSIZE_O | Produzione | 8 bit | Leggere la dimensione del burst |
La tabella seguente elenca le porte di input e output dell'IP di lettura DDR nell'interfaccia Stream AXI4.
Tabella 1-3. Porte di ingresso e uscita dell'interfaccia DDR Leggi nell'interfaccia AXI4 Stream.
| Nome della porta | Tipo | Larghezza | Descrizione |
| OROLOGIO_I | Ingresso | — | Orologio pixel |
| RESET_n_I | Ingresso | — | Attivo Basso segnale di ripristino asincrono al progetto |
| TDATI_O | Produzione | Larghezza dati in uscita | Uscita dati video |
| TSTRB_O | Produzione | [Larghezza dati in uscita/8 – 1: 0] | Dati video in uscita strobo |
| TTENERE_O | Produzione | [Larghezza dati in uscita/8 – 1: 0] | Mantieni i dati video in uscita |
| TVALID_O | Produzione | — | Dati video in uscita validi |
| TUSER_O | Produzione | 4 bit | Dati utente in uscita 0bit= VSYNC
3bit = Fine del frame |
| Nome della porta | Tipo | Larghezza | Descrizione |
| TLAST_O | Produzione | — | Uscita video Fine del fotogramma |
Parametri di configurazione
Nella tabella seguente sono elencati i parametri di configurazione utilizzati nell'implementazione hardware DDR Read IP. Questi sono parametri generici e possono essere variati in base ai requisiti dell'applicazione.
Tabella 1-4. Parametri di configurazione
| Nome del parametro | Descrizione |
| Risoluzione orizzontale | Definisce la risoluzione orizzontale |
| Larghezza dati in ingresso | Definisce la larghezza dei dati di input (128, 256 e 512 bit) |
| Larghezza dati in uscita | Definisce la larghezza dei dati di output (8, 16, 24, 32 e 64 bit) |
| Interfaccia Arbitro | Opzioni per selezionare l'interfaccia Arbiter dal menu a discesa come Interfaccia nativa o Bus |
| Interfaccia dati | Opzioni per selezionare l'interfaccia dati dal menu a discesa come Interfaccia nativa e AXI4 Stream |
Utilizzo delle risorse
La tabella seguente elenca l'utilizzo delle risorse per DDR Read IP nell'interfaccia nativa con larghezza dei dati di input = 256 e larghezza dei dati di output = 8.
Il blocco DDR Read è implementato sul dispositivo PolarFire FPGA, pacchetto MPF300TS_ES-1FCG1152E.
Tabella 1-5. DDR Leggi IP nell'interfaccia nativa
| Risorsa | Utilizzo |
| DFF | 502 |
| 4 LUT di ingresso | 513 |
| MACC | 0 |
| LSRAM 18K | 14 |
| SRAM | 0 |
La tabella seguente elenca l'utilizzo delle risorse per DDR Read IP nell'interfaccia bus e nel flusso AXI4 con larghezza dei dati di input = 256 e larghezza dei dati di output = 8.
Tabella 1-6. DDR Leggi IP nell'interfaccia bus e flusso AXI4
| Risorsa | Utilizzo |
| DFF | 512 |
| 4 LUT di ingresso | 514 |
| MACC | 0 |
| LSRAM 18K | 14 |
| SRAM | 0 |
Cronologia delle revisioni
La cronologia delle revisioni descrive le modifiche implementate nel documento. Le modifiche sono elencate per revisione, a partire dalla pubblicazione più recente.
| Revisione | Data | Descrizione |
| 1.0 | 03/2022 | Revisione iniziale. |
Supporto FPGA per microchip
Il gruppo di prodotti Microchip FPGA supporta i propri prodotti con vari servizi di supporto, tra cui Servizio clienti, Centro assistenza tecnica clienti, a websito e uffici vendite in tutto il mondo. Si consiglia ai clienti di visitare le risorse online di Microchip prima di contattare l'assistenza poiché è molto probabile che le loro domande abbiano già ricevuto una risposta.
Contattare il Centro Assistenza Tecnica tramite il websito a www.microchip.com/support. Indica il numero di parte del dispositivo FPGA, seleziona la categoria di custodia appropriata e carica il progetto files durante la creazione di un caso di supporto tecnico. Contattare il servizio clienti per il supporto non tecnico del prodotto, come prezzi del prodotto, aggiornamenti del prodotto, informazioni sull'aggiornamento, stato dell'ordine e autorizzazione.
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- Supporto tecnico generale: domande frequenti (FAQ), richieste di supporto tecnico, gruppi di discussione online, elenco dei membri del programma dei partner di progettazione Microchip.
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Assistenza clienti
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- Distributore o rappresentante
- Ufficio Commerciale Locale
- Ingegnere di soluzioni integrate (ESE)
- Supporto tecnico
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- I prodotti Microchip soddisfano le specifiche contenute nella rispettiva scheda tecnica Microchip.
- Microchip ritiene che la sua famiglia di prodotti sia sicura se utilizzata nel modo previsto, nel rispetto delle specifiche operative e in condizioni normali.
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