OpenCL کے لیے FPGA SDK
یوزر گائیڈ

UG-OCL009
2017.05.08
Intel® Quartus® Prime Design Suite کے لیے آخری بار اپ ڈیٹ کیا گیا: 17.0

سبسکرائب کریں۔
تاثرات بھیجیں۔

Intel® FPGA SDK برائے OpenCL™ Intel® Cyclone®V SoC ڈویلپمنٹ کٹ حوالہ پلیٹ فارم پورٹنگ گائیڈ

V SoC ڈویلپمنٹ کٹ ریفرنس پلیٹ فارم پورٹنگ گائیڈ انٹیل سائکلون V SoC ڈویلپمنٹ کٹ ریفرنس پلیٹ فارم (c5soc) کے ہارڈ ویئر اور سافٹ ویئر ڈیزائن کی وضاحت کرتی ہے جو OpenCL کے لیے Intel Software Development Kit (SDK) کے ساتھ استعمال کرنے کے لیے The Intel ® FPGA SDK for OpenCL ™ Intel Cyclone کے لیے ہے۔ ® شروع کرنے سے پہلے، Intel پرزور مشورہ دیتا ہے کہ آپ درج ذیل دستاویزات کے مواد سے خود کو واقف کر لیں۔

1. Intel FPGA SDK برائے OpenCLIntel سائیکلون V SoC شروع کرنے کی گائیڈ
2. Intel FPGA SDK برائے OpenCL کسٹم پلیٹ فارم ٹول کٹ یوزر گائیڈ
3. سائکلون وی ڈیوائس ہینڈ بک، والیم 3: ہارڈ پروسیسر سسٹم ٹیکنیکل حوالہ دستی اس کے علاوہ، الٹیرا کے سائکلون وی ایس او سی ڈویلپمنٹ کٹ اور ایس او سی ایمبیڈڈ ڈیزائن سویٹ صفحہ کو دیکھیں۔ webمزید معلومات کے لیے سائٹ۔ 1 2

توجہ: Intel فرض کرتا ہے کہ آپ کو OpenCL کسٹم پلیٹ فارم ٹول کٹ یوزر گائیڈ کے لیے Intel FPGA SDK کی گہرائی سے سمجھ ہے۔ سائکلون V SoC ڈویلپمنٹ کٹ ریفرنس پلیٹ فارم پورٹنگ گائیڈ سائکلون V SoC ڈویلپمنٹ کٹ کے لیے اپنی مرضی کے پلیٹ فارم کو نافذ کرنے کے لیے SDK کے کسٹم پلیٹ فارم ٹول کٹ کے استعمال کی وضاحت نہیں کرتا ہے۔ یہ صرف سائکلون V SoC ڈویلپمنٹ کٹ پر SDK سپورٹ اور OpenCL کسٹم پلیٹ فارم کے لیے ایک عام Intel FPGA SDK کے درمیان فرق کو بیان کرتا ہے۔

متعلقہ لنکس

• Intel FPGA SDK برائے OpenCL سائیکلون V SoC شروع کرنے کی گائیڈ
• Intel FPGA SDK برائے OpenCL کسٹم پلیٹ فارم ٹول کٹ یوزر گائیڈ
• سائکلون V ڈیوائس ہینڈ بک، والیم 3: ہارڈ پروسیسر سسٹم ٹیکنیکل حوالہ دستی
• الٹیرا پر سائکلون V SoC ڈویلپمنٹ کٹ اور SoC ایمبیڈڈ ڈیزائن سویٹ صفحہ webسائٹ

1. OpenCL اور OpenCL لوگو Apple Inc. کے ٹریڈ مارک ہیں جو Khronos Group™ کی اجازت سے استعمال ہوتے ہیں۔
2. OpenCL کے لیے Intel FPGA SDK ایک شائع شدہ Khronos Specification پر مبنی ہے، اور Khronos Conformance ٹیسٹنگ کے عمل کو پاس کر چکا ہے۔ موجودہ موافقت کی حیثیت پر پایا جا سکتا ہے www.khronos.org/conformance.

انٹیل کارپوریشن۔ جملہ حقوق محفوظ ہیں۔ Intel، Intel لوگو، Altera، Arria، Cyclone، Enpirion، MAX، Nios، Quartus اور Stratix الفاظ اور لوگو امریکہ اور/یا دیگر ممالک میں Intel Corporation یا اس کے ذیلی اداروں کے ٹریڈ مارک ہیں۔ Intel اپنی FPGA اور سیمی کنڈکٹر مصنوعات کی کارکردگی کو Intel کی معیاری وارنٹی کے مطابق موجودہ تصریحات کی ضمانت دیتا ہے، لیکن بغیر اطلاع کے کسی بھی وقت کسی بھی مصنوعات اور خدمات میں تبدیلیاں کرنے کا حق محفوظ رکھتا ہے۔ Intel یہاں بیان کردہ کسی بھی معلومات، پروڈکٹ، یا سروس کے اطلاق یا استعمال سے پیدا ہونے والی کوئی ذمہ داری یا ذمہ داری قبول نہیں کرتا ہے سوائے اس کے کہ Intel کی طرف سے تحریری طور پر اس پر اتفاق کیا گیا ہو۔ Intel صارفین کو مشورہ دیا جاتا ہے کہ وہ کسی بھی شائع شدہ معلومات پر بھروسہ کرنے سے پہلے اور مصنوعات یا خدمات کے آرڈر دینے سے پہلے ڈیوائس کی تفصیلات کا تازہ ترین ورژن حاصل کریں۔
*دیگر ناموں اور برانڈز پر دوسروں کی ملکیت کے طور پر دعویٰ کیا جا سکتا ہے۔

1.1.1 سائیکلون V SoC ڈویلپمنٹ کٹ ریفرنس پلیٹ فارم بورڈ ویریئنٹس
OpenCL سائیکلون V SoC ڈویلپمنٹ کٹ ریفرنس پلیٹ فارم کے لیے Intel FPGA SDK میں دو بورڈ ویریئنٹس شامل ہیں۔

• c5soc بورڈ
  یہ ڈیفالٹ بورڈ دو DDR میموری بینکوں تک رسائی فراہم کرتا ہے۔ HPS DDR FPGA اور CPU دونوں کے ذریعہ قابل رسائی ہے۔ FPGA DDR صرف FPGA کے ذریعہ قابل رسائی ہے۔
• c5soc_sharedonly بورڈ
  یہ بورڈ ویرینٹ صرف HPS DDR کنیکٹیویٹی پر مشتمل ہے۔ FPGA DDR قابل رسائی نہیں ہے۔ یہ بورڈ ویرینٹ زیادہ ایریا ایفیئنٹ ہے کیونکہ ایک DDR میموری بینک کو سپورٹ کرنے کے لیے کم ہارڈ ویئر ضروری ہے۔ c5soc_sharedonly بورڈ ایک DDR میموری بینک کے ساتھ فائنل پروڈکشن بورڈ کے لیے ایک اچھا پروٹو ٹائپنگ پلیٹ فارم بھی ہے۔
  اپنے اوپن سی ایل کرنل کو مرتب کرتے وقت اس بورڈ ویرینٹ کو نشانہ بنانے کے لیے، اپنی aoc کمانڈ میں -board c5soc_sharedonly آپشن شامل کریں۔
  بورڈ پر مزید معلومات کے لیے aoc کمانڈ کا اختیار، OpenCL پروگرامنگ گائیڈ کے لیے Intel FPGA SDK سے رجوع کریں۔

متعلقہ لنکس
ایک مخصوص FPGA بورڈ کے لیے دانا مرتب کرنا (-board )
1.1.2 سائیکلون V SoC ڈویلپمنٹ کٹ ریفرنس پلیٹ فارم کا مواد
سائیکلون V SoC ڈویلپمنٹ کٹ ریفرنس پلیٹ فارم مندرجہ ذیل پر مشتمل ہے۔ files اور ڈائریکٹریز:

File یا ڈائریکٹری	تفصیل
board_env.xml	قابل توسیع مارک اپ لینگویج (XML) file جو OpenCL کے لیے Intel FPGA SDK کو c5soc کی وضاحت کرتا ہے۔
linux_sd_card_image.tgz	کمپریسڈ SD فلیش کارڈ کی تصویر file جس میں وہ سب کچھ ہوتا ہے جس کی SDK صارف کو SDK کے ساتھ سائکلون V SoC ڈویلپمنٹ کٹ استعمال کرنے کی ضرورت ہوتی ہے۔
بازو32	ڈائریکٹری جس میں درج ذیل ہیں:

1.1.3 سائیکلون V SoC ڈویلپمنٹ کٹ کی متعلقہ خصوصیات

درج ذیل فہرست سائکلون V SoC ڈویلپمنٹ کٹ کے اجزاء اور خصوصیات کو نمایاں کرتی ہے جو OpenCL کے لیے Intel FPGA SDK سے متعلقہ ہیں:

• ڈوئل کور ARM Cortex-A9 CPU 32 بٹ لینکس چلا رہا ہے۔
• HPS اور FPGA کور فیبرک کے درمیان ایڈوانسڈ ایکسٹینسیبل انٹرفیس (AXI) بس۔
• دو سخت DDR میموری کنٹرولرز، ہر ایک 1 گیگا بائٹ (GB) DDR3 SDRAM سے منسلک ہے۔
  - ایک DDR کنٹرولر صرف FPGA کور تک ہی قابل رسائی ہے (یعنی FPGA DDR)۔
  - دوسرا DDR کنٹرولر HPS اور FPGA (یعنی HPS DDR) دونوں کے لیے قابل رسائی ہے۔ یہ مشترکہ کنٹرولر CPU اور FPGA کور کے درمیان مفت میموری شیئرنگ کی اجازت دیتا ہے۔
• CPU FPGA کور فیبرک کو دوبارہ ترتیب دے سکتا ہے۔

1.1.3.1 سائیکلون V SoC ڈویلپمنٹ کٹ ریفرنس پلیٹ فارم ڈیزائن کے اہداف اور فیصلے Intel کئی ڈیزائن اہداف اور فیصلوں پر سائیکلون V SoC ڈویلپمنٹ کٹ ریفرنس پلیٹ فارم کے نفاذ کو بنیاد بناتا ہے۔ Intel تجویز کرتا ہے کہ جب آپ اس حوالہ پلیٹ فارم کو اپنے SoC FPGA بورڈ میں پورٹ کرتے ہیں تو آپ ان اہداف اور فیصلوں پر غور کریں۔
ذیل میں c5soc ڈیزائن کے اہداف ہیں:

1. FPGA اور DDR میموری سسٹم (s) پر دانا کے درمیان سب سے زیادہ ممکنہ بینڈوتھ فراہم کریں۔
2. اس بات کو یقینی بنائیں کہ FPGA (یعنی اوپن سی ایل کرنل) پر کمپیوٹیشنز دوسرے CPU کاموں میں مداخلت نہیں کرتی ہیں جن میں سروسنگ پیری فیرلز شامل ہو سکتے ہیں۔
3. انٹرفیس کے اجزاء کے بجائے کرنل کمپیوٹیشن کے لیے زیادہ سے زیادہ FPGA وسائل چھوڑ دیں۔

ذیل میں اعلیٰ سطحی ڈیزائن کے فیصلے ہیں جو انٹیل کے ڈیزائن اہداف کے براہ راست نتائج ہیں:

1. ریفرنس پلیٹ فارم صرف وسیع ترین ممکنہ کنفیگریشن (256 بٹس) والے ہارڈ ڈی ڈی آر میموری کنٹرولرز کا استعمال کرتا ہے۔
2. FPGA HPS کے اندر AXI بس اور L3 سوئچ کو شامل کیے بغیر، براہ راست HPS DDR میموری کنٹرولر کے ساتھ بات چیت کرتا ہے۔ براہ راست مواصلت DDR کو بہترین ممکنہ بینڈوتھ فراہم کرتی ہے، اور FPGA کمپیوٹیشنز کو CPU اور اس کے دائرے کے درمیان مواصلات میں مداخلت سے روکتی ہے۔
3. Scatter-gather براہ راست میموری تک رسائی (SG-DMA) FPGA انٹرفیس منطق کا حصہ نہیں ہے۔ DDR میموری سسٹمز کے درمیان بڑی مقدار میں ڈیٹا منتقل کرنے کے بجائے، ڈیٹا کو مشترکہ HPS DDR میں محفوظ کریں۔ FPGA کے ذریعے CPU میموری تک براہ راست رسائی DMA سے زیادہ موثر ہے۔ یہ ہارڈ ویئر کے وسائل (یعنی ایف پی جی اے ایریا) کو بچاتا ہے اور لینکس کرنل ڈرائیور کو آسان بناتا ہے۔
   انتباہ: مشترکہ HPS DDR سسٹم اور DDR سسٹم کے درمیان میموری کی منتقلی جو صرف FPGA تک قابل رسائی ہے بہت سست ہے۔ اگر آپ انتخاب کرتے ہیں۔
   اس طریقے سے میموری کو منتقل کریں، اسے صرف بہت کم ڈیٹا کے لیے استعمال کریں۔
4. میزبان اور ڈیوائس صرف ایک 2 بٹ پورٹ کا استعمال کرتے ہوئے، HPS-to-FPGA (H32F) پل کے ذریعے ایک دوسرے کے درمیان غیر DMA ڈیٹا کی منتقلی انجام دیتے ہیں۔ وجہ یہ ہے کہ، ڈی ایم اے کے بغیر، لینکس کرنل صرف ایک 32 بٹ پڑھنے یا لکھنے کی درخواست جاری کر سکتا ہے، اس لیے وسیع کنکشن کا ہونا غیر ضروری ہے۔
5. میزبان ہلکے وزن والے H2F (LH2F) پل کے ذریعے ڈیوائس کو کنٹرول سگنل بھیجتا ہے۔
   چونکہ میزبان سے ڈیوائس تک کنٹرول سگنل کم بینڈوتھ کے سگنلز ہیں، اس لیے LH2F پل اس کام کے لیے بہترین ہے۔

1.2 حوالہ پلیٹ فارم کو اپنے SoC FPGA بورڈ میں پورٹ کرنا
سائیکلون V SoC ڈویلپمنٹ کٹ ریفرنس پلیٹ فارم کو اپنے SoC FPGA بورڈ میں پورٹ کرنے کے لیے، درج ذیل کام انجام دیں:

1. اپنے ڈیزائن کے نقطہ آغاز کے طور پر c5soc ریفرنس پلیٹ فارم کے ایک DDR میموری یا دو DDR میموری ورژن کو منتخب کریں۔
2. ALTERAOCLSDKROOT/board/c5soc/ میں پن کے مقامات کو اپ ڈیٹ کریں /top.qsf file، جہاں ALTERAOCLSDKROOT اوپن سی ایل کی تنصیب کے لیے Intel FPGA SDK کے مقام کا راستہ ہے، اور بورڈ ویرینٹ کا ڈائریکٹری نام ہے۔ c5soc_sharedonly ڈائرکٹری ایک DDR میموری سسٹم والے بورڈ ویرینٹ کے لیے ہے۔ c5soc ڈائرکٹری دو DDR میموری سسٹم کے ساتھ بورڈ ویرینٹ کے لیے ہے۔
3.  ALTERAOCLSDKROOT/board/c5soc/ میں HPS اور/یا FPGA SDRAM بلاکس کے لیے DDR کی ترتیبات کو اپ ڈیٹ کریں۔ /system.qsys file.
   4. اوپن سی ایل کے ترجیحی بورڈ ڈیزائنز کے لیے تمام Intel FPGA SDK کو یقینی وقت کی بندش حاصل کرنا چاہیے۔ اس طرح، ڈیزائن کی جگہ کا وقت صاف ہونا ضروری ہے۔ c5soc بورڈ پارٹیشن (acl_iface_partition.qxp) کو اپنے SoC FPGA بورڈ میں پورٹ کرنے کے لیے، درج ذیل کام انجام دیں:
   بورڈ پارٹیشن میں ترمیم اور محفوظ کرنے کے بارے میں تفصیلی ہدایات کے لیے، Quartus کا حوالہ دیں۔
   کوارٹس پرائم اسٹینڈرڈ ایڈیشن ہینڈ بک کے درجہ بندی اور ٹیم پر مبنی ڈیزائن کے باب کے لیے پرائم انکریمنٹل کمپلیشن۔
   a ALTERAOCLSDKROOT/board/c5soc/c5soc ڈائریکٹری سے acl_iface_partition.qxp کو ہٹا دیں۔
   ب Tcl کمانڈ سیٹ_گلوبل_اسائنمنٹ -نام LL_ENABLED OFF -section_id acl_iface_region کو سیٹ_گلوبل_اسائنمنٹ -نام LL_ENABLED آن -section_id acl_iface_region میں تبدیل کرکے acl_iface_region LogicLock™ خطے کو فعال کریں۔
   c اپنے بورڈ کے لیے اوپن سی ایل کرنل مرتب کریں۔
   ڈی اگر ضروری ہو تو، LogicLock خطے کے سائز اور مقام کو ایڈجسٹ کریں۔
   e جب آپ مطمئن ہو جائیں کہ آپ کے ڈیزائن کی جگہ کا وقت صاف ہے، تو اس پارٹیشن کو acl_iface_partition.qxp Quartus Prime Exported Partition کے بطور ایکسپورٹ کریں۔ File.
   جیسا کہ اوپن سی ایل کسٹم پلیٹ فارم ٹول کٹ یوزر گائیڈ کے لیے AIntel FPGA SDK کے اسٹیبلشنگ گارنٹیڈ ٹائمنگ فلو سیکشن میں بیان کیا گیا ہے، اس .qxp کو درآمد کرکے  file اعلی درجے کے ڈیزائن میں، آپ ایک گارنٹیڈ ٹائمنگ بند ہونے کے بہاؤ کے ساتھ بورڈ ڈیزائن فراہم کرنے کی ضرورت کو پورا کرتے ہیں۔
   ان عوامل کے لیے جو آپ کے برآمد شدہ پارٹیشن کے نتائج کے معیار (QoR) کو متاثر کر سکتے ہیں، OpenCL کسٹم پلیٹ فارم ٹول کٹ یوزر گائیڈ کے لیے Intel FPGA SDK میں ایکسپورٹڈ بورڈ پارٹیشن سیکشن کے لیے نتائج کے عمومی معیار کا حوالہ دیں۔
   f اسٹیپ 2 میں کمانڈ کو سیٹ_گلوبل_اسائنمنٹ -نام LL_ENABLED OFF section_id acl_iface_region پر واپس کر کے acl_iface_region LogicLock ریجن کو غیر فعال کریں۔
4. اگر آپ کا SoC FPGA بورڈ HPS بلاک کے مختلف پن اور پیریفریز استعمال کرتا ہے تو پری لوڈر اور ڈیوائس ٹری سورس (DTS) کو دوبارہ تخلیق کریں۔ file. اگر آپ HPS DDR میموری کنٹرولر سیٹنگز کو تبدیل کرتے ہیں تو پری لوڈر کو دوبارہ تخلیق کریں۔
5. SD فلیش کارڈ کی تصویر بنائیں۔
6. اپنا حسب ضرورت پلیٹ فارم بنائیں، جس میں SD فلیش کارڈ کی تصویر شامل ہو۔
7. OpenCL کے لیے Intel FPGA Runtime Environment (RTE) کے ساتھ استعمال کرنے کے لیے اپنے کسٹم پلیٹ فارم کا رن ٹائم ماحول کا ورژن بنانے پر غور کریں۔ آپ کے کسٹم پلیٹ فارم کے RTE ورژن میں ہارڈویئر ڈائریکٹریز اور SD فلیش کارڈ کی تصویر شامل نہیں ہے۔ یہ کسٹم پلیٹ فارم SoC FPGA سسٹم پر لوڈ ہوتا ہے تاکہ میزبان ایپلی کیشنز کو چلنے دیا جا سکے۔ اس کے برعکس، کسٹم پلیٹ فارم کا SDK ورژن SDK کے لیے OpenCL کرنل کو مرتب کرنے کے لیے ضروری ہے۔
   مشورہ: آپ RTE کے لیے اپنے کسٹم پلیٹ فارم کا SDK ورژن استعمال کر سکتے ہیں۔ بچانے کے لیے
   space، اپنے کسٹم پلیٹ فارم کے RTE ورژن سے SD فلیش کارڈ کی تصویر کو ہٹا دیں۔
8. اپنے حسب ضرورت پلیٹ فارم کی جانچ کریں۔
   مزید معلومات کے لیے OpenCL کسٹم پلیٹ فارم ٹول کٹ یوزر گائیڈ کے لیے Intel FPGA SDK کے ہارڈ ویئر ڈیزائن سیکشن کی جانچ کا حوالہ دیں۔

متعلقہ لنکس

• ہارڈ ویئر ڈیزائن کی جانچ
• درجہ بندی اور ٹیم پر مبنی ڈیزائن کے لیے کوارٹس پرائم انکریمنٹل تالیف
• گارنٹیڈ ٹائمنگ فلو قائم کرنا
• برآمد شدہ بورڈ پارٹیشن کے لیے نتائج کا عمومی معیار

1.2.1 پورٹڈ ریفرنس پلیٹ فارم کو اپ ڈیٹ کرنا
سائیکلون V SoC ڈویلپمنٹ کٹ ریفرنس پلیٹ فارم کے موجودہ ورژن میں، HPS بلاک پارٹیشن کے اندر ہے جو تمام نان کرنل منطق کی وضاحت کرتا ہے۔ تاہم، آپ HPS کو .qxp کے حصے کے طور پر برآمد نہیں کر سکتے file. موجودہ کسٹم پلیٹ فارم کو اپ ڈیٹ کرنے کے لیے جسے آپ نے c5soc کے پچھلے ورژن سے تبدیل کیا ہے، QXP پرزرویشن فلو کو لاگو کریں، تازہ ترین رن ٹائم ماحول حاصل کرنے کے لیے SD فلیش کارڈ امیج کو اپ ڈیٹ کریں، اور board_spec.xml کو اپ ڈیٹ کریں۔ file آٹومائیگریشن کو فعال کرنے کے لیے۔
Altera® SDK برائے OpenCL ورژن 14.1 اور اس سے آگے کی تحقیقات board_spec.xml file بورڈ کی معلومات کے لیے، اور خودکار اپ ڈیٹس کو لاگو کرتا ہے۔ کیونکہ آپ ترمیم کرتے ہیں۔
QXP کے تحفظ کے بہاؤ کو لاگو کرکے ڈیزائن، آپ کو board_spec.xml کو اپ ڈیٹ کرنا ہوگا۔ file موجودہ ورژن میں اس کی شکل میں۔ اپ ڈیٹ کر رہا ہے۔ file SDK کو غیر محفوظ شدہ کسٹم پلیٹ فارمز اور موجودہ QXP پر مبنی کسٹم پلیٹ فارمز کے درمیان فرق کرنے کی اجازت دیتا ہے۔ مزید معلومات کے لیے OpenCL کسٹم پلیٹ فارم ٹول کٹ یوزر گائیڈ کے لیے Intel FPGA SDK میں فارورڈ مطابقت کے لیے کسٹم پلیٹ فارم آٹومیگریشن سے رجوع کریں۔

1. سائکلون V SoC FPGA ہارڈویئر ڈیزائن میں QXP کے تحفظ کے بہاؤ کو نافذ کرنے کے لیے جو c5soc کے پچھلے ورژن سے پورٹ کیا گیا ہے، HPS کو .qxp سے خارج کرنے کے لیے ذیلی پارٹیشن بنانے کے لیے درج ذیل اقدامات انجام دیں۔ file:
   a nonkernel منطق کے ارد گرد ایک پارٹیشن بنانے سے پہلے، .qsf Quartus Prime Settings میں HPS کے ارد گرد ایک پارٹیشن بنائیں File.
   سابق کے لیےampلی:
   # دستی طور پر اس مثال کو تقسیم کریں جو HPS سے وقف I/O set_instance_assignment -name PARTITION_HIERARCHY borde_18261 -to “system:the_system|system_acl_iface:acl_iface|system_acl_iface_hps_hps_hps_hps_hps_hps_hps_0| _io| system_acl_iface_hps_0_hps_io_border:border" -section_id "system_acl_iface_hps_0_hps_io_border:border"
   # تقسیم کو ایک HPS_PARTITION قسم پر سیٹ کریں تاکہ بقیہ کوارٹس کے ذریعہ صحیح طریقے سے کارروائی کی جائے۔
   set_global_assignment -name PARTITION_TYPE HPS_PARTITION -section_id "system_acl_iface_hps_0_hps_io_border:border"
   quartus_cdb ٹاپ -c ٹاپ
   incremental_compilation_export=acl_iface_partition.qxp
   incremental_compilation_export_partition_name=acl_iface_partition
   incremental_compilation_export_post_synth=on
   - incremental_compilation_export_post_fit=on
   incremental_compilation_export_routing=on
   - incremental_compilation_export_flatten=off
   تقسیم سے HPS کو خارج کرنے کے بعد، آپ .qxp درآمد کر سکتے ہیں۔ file اور اپنا ڈیزائن مرتب کریں۔
2. درج ذیل کاموں کو انجام دے کر اوپن سی ایل کے لیے Intel FPGA RTE کے موجودہ ورژن کے ساتھ SD فلیش کارڈ کی تصویر کو اپ ڈیٹ کریں:
   a پہاڑ file ایلوکیشن ٹیبل (فیٹ 32) اور بڑھا ہوا ہے۔ file موجودہ امیج میں سسٹم (ext3) پارٹیشنز بطور لوپ بیک ڈیوائسز۔ تفصیلی ہدایات کے لیے، SD فلیش کارڈ کی تصویر بنانے میں مرحلہ 2 دیکھیں۔
   ب /home/root/opencl_arm32_rte ڈائریکٹری میں، ہٹا دیں۔ files RTE کے پچھلے ورژن سے۔
   c RTE کے موجودہ ورژن کو /home/root/opencl_arm32_rte ڈائرکٹری میں ڈاؤن لوڈ اور پیک کھولیں۔
   d میں /driver/version.h file اپنے حسب ضرورت پلیٹ فارم کا، ACL_DRIVER_VERSION اسائنمنٹ کو اپ ڈیٹ کریں۔ . (مثال کے طور پرample، 16.1.x، جہاں 16.1 SDK ورژن ہے، اور x وہ ڈرائیور ورژن ہے جسے آپ سیٹ کرتے ہیں)۔
   e ڈرائیور کو دوبارہ بنائیں۔
   f اپنے کسٹم پلیٹ فارم کے ہارڈ ویئر فولڈر کو حذف کریں۔ اپنی مرضی کے پلیٹ فارم کو، اپ ڈیٹ شدہ ڈرائیور کے ساتھ، /home/root/opencl_arm_rte/board ڈائریکٹری میں کاپی کریں۔
   جی Altera.icd کاپی کریں۔ file /home/root/opencl_arm32_rte ڈائریکٹری سے اور اسے /etc/OpenCL/vendors ڈائریکٹری میں شامل کریں۔
   h ان ماؤنٹ کریں اور نئی تصویر کی جانچ کریں۔ تفصیلی ہدایات کے لیے، SD فلیش کارڈ کی تصویر بنانے کے لیے اقدامات 8 سے 11 دیکھیں۔

متعلقہ لنکس

• صفحہ 14 پر SD فلیش کارڈ کی تصویر بنانا
  آپ کے پاس ایک نئی SD فلیش کارڈ کی تصویر بنانے کا اختیار بھی ہے۔
• فارورڈ مطابقت کے لیے کسٹم پلیٹ فارم آٹومگریشن

1.3 مشترکہ میموری کے لیے سافٹ ویئر سپورٹ
FPGA اور CPU کے درمیان مشترکہ فزیکل میموری SoC FPGAs پر چلنے والے OpenCL کرنل کے لیے ترجیحی میموری ہے۔ چونکہ FPGA مشترکہ فزیکل میموری تک رسائی حاصل کرتا ہے، مشترکہ ورچوئل میموری کے برخلاف، اس کے پاس CPU کے پیج ٹیبلز تک رسائی نہیں ہے جو صارف کے ورچوئل ایڈریس کو فزیکل پیج ایڈریس پر نقشہ بناتی ہے۔
ہارڈ ویئر کے حوالے سے، اوپن سی ایل کرنل HPS DDR ہارڈ میموری کنٹرولر سے براہ راست کنکشن کے ذریعے مشترکہ فزیکل میموری تک رسائی حاصل کرتے ہیں۔ سافٹ ویئر کے حوالے سے، مشترکہ جسمانی میموری کی حمایت میں درج ذیل تحفظات شامل ہیں:

1. CPU پر میموری مختص کرنے کے لیے مخصوص سافٹ ویئر کے نفاذ (سابق کے لیےample، malloc() فنکشن) میموری کا کوئی علاقہ مختص نہیں کر سکتا جسے FPGA استعمال کر سکتا ہے۔
   میموری جو malloc() فنکشن مختص کرتا ہے وہ ورچوئل میموری ایڈریس اسپیس میں متصل ہے، لیکن کسی بھی بنیادی فزیکل پیجز کے جسمانی طور پر متصل ہونے کا امکان نہیں ہے۔ اس طرح، میزبان کو جسمانی طور پر مربوط میموری والے علاقوں کو مختص کرنے کے قابل ہونا چاہئے۔ تاہم، یہ قابلیت لینکس پر یوزر اسپیس ایپلی کیشنز میں موجود نہیں ہے۔ لہذا، لینکس کرنل ڈرائیور کو مختص کرنا ضروری ہے۔
2. اوپن سی ایل ایس او سی ایف پی جی اے لینکس کرنل ڈرائیور میں مشترکہ فزیکل میموری کو مختص کرنے اور اسے صارف کی جگہ میں نقشہ بنانے کے لیے mmap() فنکشن شامل ہے۔ mmap() فنکشن معیاری لینکس کرنل کال dma_alloc_coherent() کا استعمال کرتا ہے تاکہ کسی ڈیوائس کے ساتھ اشتراک کے لیے جسمانی طور پر مربوط میموری والے علاقوں کی درخواست کی جا سکے۔
3. پہلے سے طے شدہ لینکس کرنل میں، dma_alloc_coherent() جسمانی طور پر مربوط میموری کو 0.5 میگا بائٹس (MB) سے زیادہ سائز میں مختص نہیں کرتا ہے۔ dma_alloc_coherent() کو جسمانی طور پر متصل میموری کی بڑی مقدار مختص کرنے کی اجازت دینے کے لیے، لینکس کرنل کے متصل میموری ایلوکیٹر (CMA) فیچر کو فعال کریں اور پھر لینکس کرنل کو دوبارہ مرتب کریں۔
   سائیکلون V SoC ڈویلپمنٹ کٹ ریفرنس پلیٹ فارم کے لیے، CMA فزیکل میموری کے 512 GB میں سے 1 MB کا انتظام کرتا ہے۔ آپ اس قدر کو بڑھا یا گھٹا سکتے ہیں، اس پر منحصر ہے کہ مشترکہ میموری کی مقدار جس کی ایپلی کیشن کو ضرورت ہے۔ dma_alloc_coherent() کال جسمانی طور پر متصل میموری کی مکمل 512 MB مختص کرنے کے قابل نہیں ہوسکتی ہے۔ تاہم، یہ معمول کے مطابق تقریباً 450 MB میموری حاصل کر سکتا ہے۔
4. CPU میموری کو کیش کر سکتا ہے جسے dma_alloc_coherent() کال مختص کرتی ہے۔ خاص طور پر، میزبان ایپلیکیشن سے لکھنے کے آپریشن اوپن سی ایل کرنل کو نظر نہیں آتے۔ OpenCL SoC FPGA لینکس کرنل ڈرائیور میں موجود mmap() فنکشن میں pgprot_noncached() یا remap_pf_range() فنکشن کی کالز بھی ہوتی ہیں تاکہ میموری کے اس خطے کے لیے واضح طور پر کیشنگ کو غیر فعال کیا جا سکے۔
5. dma_alloc_coherent() فنکشن جسمانی طور پر متصل میموری کو مختص کرنے کے بعد، mmap() فنکشن ورچوئل ایڈریس کو رینج کے آغاز میں لوٹاتا ہے، جو آپ کے مختص کردہ میموری کا ایڈریس اسپین ہے۔ ہوسٹ ایپلیکیشن کو میموری تک رسائی کے لیے اس ورچوئل ایڈریس کی ضرورت ہوتی ہے۔ دوسری طرف، OpenCL دانا کو جسمانی پتے درکار ہوتے ہیں۔ لینکس کرنل ڈرائیور ورچوئل سے فزیکل ایڈریس میپنگ پر نظر رکھتا ہے۔ آپ جسمانی پتوں کا نقشہ بنا سکتے ہیں جو mmap() ڈرائیور سے استفسار شامل کرکے اصل جسمانی پتوں پر واپس آجاتا ہے۔
   aocl_mmd_shared_mem_alloc() MMD ایپلیکیشن پروگرامنگ انٹرفیس (API) کال میں درج ذیل سوالات شامل ہیں:
   a mmap() فنکشن جو میموری کو مختص کرتا ہے اور ورچوئل ایڈریس واپس کرتا ہے۔
   ب اضافی استفسار جو واپس کیے گئے ورچوئل ایڈریس کو فزیکل ایڈریس پر نقشہ بناتا ہے۔
   aocl_mmd_shared_mem_alloc() MMD API کال پھر دو پتے لوٹاتا ہے
   -اصل لوٹا ہوا پتہ ورچوئل ایڈریس ہے، اور فزیکل ایڈریس device_ptr_out پر جاتا ہے۔
   نوٹ: ڈرائیور صرف ان ورچوئل ایڈریس کا نقشہ بنا سکتا ہے جو mmap() فنکشن فزیکل ایڈریسز پر لوٹتا ہے۔ اگر آپ کسی دوسرے ورچوئل پوائنٹر کے فزیکل ایڈریس کی درخواست کرتے ہیں تو ڈرائیور NULL ویلیو واپس کرتا ہے۔

انتباہ: OpenCL رن ٹائم لائبریریوں کے لیے Intel FPGA SDK فرض کرتی ہے کہ مشترکہ میموری board_spec.xml میں درج پہلی میموری ہے۔ file. دوسرے لفظوں میں، جو فزیکل ایڈریس لینکس کرنل ڈرائیور حاصل کرتا ہے وہ Avalon® پتہ بن جاتا ہے جسے OpenCL کرنل HPS SDRAM کو دیتا ہے۔
رن ٹائم لائبریری کے حوالے سے، clCreateBuffer() کال کا استعمال کریں تاکہ مشترکہ میموری کو بطور ڈیوائس بفر درج ذیل طریقے سے مختص کریں:

• مشترکہ اور غیر شیئر شدہ میموری کے ساتھ دو-DDR بورڈ کے مختلف قسم کے لیے، clCreateBuffer() مشترکہ میموری مختص کرتا ہے اگر آپ CL_MEM_USE_HOST_PTR پرچم کی وضاحت کرتے ہیں۔ دوسرے جھنڈوں کا استعمال clCreateBuffer() کو غیر شیئر شدہ میموری میں بفر مختص کرنے کا سبب بنتا ہے۔
• صرف مشترکہ میموری کے ساتھ ون ڈی ڈی آر بورڈ ویرینٹ کے لیے، clCreateBuffer() مشترکہ میموری مختص کرتا ہے قطع نظر اس کے کہ آپ کس پرچم کی وضاحت کرتے ہیں۔
  فی الحال، اے آر ایم سی پی یو پر 32 بٹ لینکس سپورٹ SDK رن ٹائم لائبریریوں میں مشترکہ میموری سپورٹ کی حد کو کنٹرول کرتی ہے۔ دوسرے لفظوں میں، رن ٹائم لائبریریاں دوسرے ماحول میں مرتب کی گئیں (مثال کے طور پرample, x86_64 Linux یا 64-bit Windows) مشترکہ میموری کو سپورٹ نہیں کرتے ہیں۔
  C5soc نے مندرجہ ذیل وجوہات کی بنا پر مشترکہ اور غیر مشترکہ میموری میں فرق کرنے کے لیے متضاد میموری کو نافذ نہیں کیا:
  1. تاریخ — جب مشترکہ میموری سپورٹ اصل میں تخلیق کیا گیا تھا تو متضاد میموری سپورٹ دستیاب نہیں تھا۔
  2. یکساں انٹرفیس—چونکہ اوپن سی ایل ایک کھلا معیار ہے، انٹیل متضاد کمپیوٹنگ پلیٹ فارم وینڈرز کے درمیان مستقل مزاجی کو برقرار رکھتا ہے۔ لہذا، دوسرے بورڈ وینڈرز کے فن تعمیر کے جیسا ہی انٹرفیس مشترکہ میموری کو مختص کرنے اور استعمال کرنے کے لیے استعمال کیا جاتا ہے۔

1.4 FPGA ری کنفیگریشن
SoC FPGAs کے لیے، CPU CPU کے آپریشن میں خلل ڈالے بغیر FPGA کور فیبرک کو دوبارہ ترتیب دے سکتا ہے۔ FPGA مینیجر ہارڈویئر بلاک جو HPS کو سٹرڈل کرتا ہے اور بنیادی FPGA ری کنفیگریشن کرتا ہے۔ لینکس کرنل میں ایک ڈرائیور شامل ہوتا ہے جو FPGA مینیجر تک آسان رسائی کے قابل بناتا ہے۔

• کو view FPGA کور کی حیثیت، cat /sys/class/fpga/fpga0/ اسٹیٹس کمانڈ کو طلب کریں۔
  Intel FPGA SDK برائے OpenCL پروگرام یوٹیلیٹی سائکلون V SoC ڈویلپمنٹ کٹ ریفرنس پلیٹ فارم کے ساتھ دستیاب ہے اس انٹرفیس کو FPGA پروگرام کرنے کے لیے استعمال کرتا ہے۔ چلتے ہوئے CPU کے ساتھ FPGA کور کو دوبارہ پروگرام کرتے وقت، پروگرام کی افادیت درج ذیل تمام کام انجام دیتی ہے۔
  1. دوبارہ پروگرام کرنے سے پہلے، FPGA اور HPS کے درمیان تمام مواصلاتی پلوں، H2F اور LH2F دونوں پلوں کو غیر فعال کر دیں۔
  ری پروگرامنگ مکمل ہونے کے بعد ان پلوں کو دوبارہ فعال کریں۔
  دھیان دیں: OpenCL سسٹم FPGA-to-HPS (F2H) پل استعمال نہیں کرتا ہے۔ مزید معلومات کے لیے سائکلون V ڈیوائس ہینڈ بک، والیم 3: ہارڈ پروسیسر سسٹم ٹیکنیکل ریفرنس مینوئل میں HPS-FPGA انٹرفیس سیکشن سے رجوع کریں۔
  2. اس بات کو یقینی بنائیں کہ FPGA اور HPS DDR کنٹرولر کے درمیان لنک دوبارہ پروگرامنگ کے دوران غیر فعال ہے۔
  3. اس بات کو یقینی بنائیں کہ FPGA پر FPGA رکاوٹیں دوبارہ پروگرامنگ کے دوران غیر فعال ہیں۔
  نیز، ڈرائیور کو مطلع کریں کہ وہ دوبارہ پروگرامنگ کے دوران FPGA سے کسی بھی رکاوٹ کو مسترد کرے۔

اصل نفاذ کے بارے میں تفصیلات کے لیے پروگرام یوٹیلیٹی کے سورس کوڈ سے مشورہ کریں۔

انتباہ: جب CPU چل رہا ہو تو HPS DDR کنٹرولر کی ترتیب کو تبدیل نہ کریں۔
ایسا کرنے سے نظام میں مہلک خرابی پیدا ہو سکتی ہے کیونکہ CPU سے میموری کے بقایا لین دین ہونے پر آپ DDR کنٹرولر کنفیگریشن کو تبدیل کر سکتے ہیں۔ اس کا مطلب ہے کہ جب CPU چل رہا ہو، تو ہو سکتا ہے کہ آپ FPGA کور کو کسی ایسی تصویر کے ساتھ دوبارہ پروگرام نہ کر سکیں جو HPS DDR کو مختلف کنفیگریشن میں استعمال کرتی ہو۔
یاد رکھیں کہ OpenCL سسٹم، اور گولڈن ہارڈ ویئر ریفرنس ڈیزائن جو Intel SoC FPGA ایمبیڈڈ ڈیزائن سویٹ (EDS) کے ساتھ دستیاب ہے، HPS DDR کو سنگل 256 بٹ موڈ میں سیٹ کرتا ہے۔
CPU سسٹم کے پرزے جیسے برانچ پریڈیکٹر یا پیج ٹیبل پریفچر DDR کمانڈز جاری کر سکتے ہیں یہاں تک کہ جب یہ ظاہر ہو کہ CPU پر کچھ نہیں چل رہا ہے۔
لہذا، بوٹ ٹائم HPS DDR کنٹرولر کنفیگریشن سیٹ کرنے کا واحد محفوظ وقت ہے۔
اس سے یہ بھی ظاہر ہوتا ہے کہ U-boot میں خام بائنری ہونا ضروری ہے۔ file میموری میں لوڈ کرنے کے لیے (.rbf) تصویر۔ بصورت دیگر، آپ FPGA پر غیر استعمال شدہ بندرگاہوں کے ساتھ HPS DDR کو فعال کر رہے ہوں گے اور پھر ممکنہ طور پر بعد میں پورٹ کنفیگریشنز کو تبدیل کر رہے ہوں گے۔ اس وجہ سے، OpenCL لینکس کرنل ڈرائیور میں HPS DDR کنٹرولر کنفیگریشن سیٹ کرنے کے لیے ضروری منطق شامل نہیں ہے۔
SW3 ڈوئل ان لائن پیکیج (DIP) سائلون V SoC ڈویلپمنٹ کٹ پر سوئچ کرتا ہے .rbf امیج کی متوقع شکل کو کنٹرول کرتا ہے (یعنی چاہے file کمپریسڈ اور/یا انکرپٹڈ ہے)۔ C5soc، اور SoC EDS کے ساتھ دستیاب گولڈن ہارڈ ویئر ریفرنس ڈیزائن میں کمپریسڈ لیکن غیر خفیہ کردہ .rbf تصاویر شامل ہیں۔ OpenCL سائیکلون V SoC کے لیے Intel FPGA SDK میں بیان کردہ SW3 DIP سوئچ کی ترتیبات اس .rbf امیج کنفیگریشن سے ملتی ہیں۔

متعلقہ لنکس

• HPS-FPGA انٹرفیس
• SW3 سوئچز کو ترتیب دینا

1.4.1 FPGA سسٹم آرکیٹیکچر کی تفصیلات
سائکلون V SoC ڈویلپمنٹ کٹ ریفرنس پلیٹ فارم کے لیے سپورٹ Stratix® V ریفرنس پلیٹ فارم (s5_ref) پر مبنی ہے، جو OpenCL کے لیے Intel FPGA SDK کے ساتھ دستیاب ہے۔
c5soc Qsys سسٹم اور کرنل ڈرائیور کی مجموعی تنظیم s5_ref میں بہت ملتی جلتی ہے۔
درج ذیل FPGA بنیادی اجزاء c5soc اور s5_ref دونوں میں ایک جیسے ہیں:

• VERSION_ID بلاک
• آرام کا طریقہ کار
• میموری بینک ڈیوائیڈر
• کیشے اسنوپ انٹرفیس
• دانا گھڑی
• کنٹرول رجسٹر رسائی (CRA) بلاکس

1.5 SD فلیش کارڈ کی تصویر بنانا
چونکہ سائیکلون V SoC FPGA ایک چپ پر ایک مکمل نظام ہے، اس لیے آپ سسٹم کی مکمل تعریف فراہم کرنے کے ذمہ دار ہیں۔ Intel تجویز کرتا ہے کہ آپ اسے SD فلیش کارڈ کی تصویر کی شکل میں فراہم کریں۔ OpenCL صارف کے لیے Intel FPGA SDK آسانی سے تصویر کو مائیکرو SD فلیش کارڈ پر لکھ سکتا ہے اور SoC FPGA بورڈ استعمال کے لیے تیار ہے۔
صفحہ 13 پر موجود SD فلیش کارڈ کی تصویر میں ترمیم کرنا
Intel تجویز کرتا ہے کہ آپ Cyclone V SoC ڈویلپمنٹ کٹ ریفرنس پلیٹ فارم کے ساتھ دستیاب تصویر میں صرف ترمیم کریں۔ آپ کے پاس ایک نئی SD فلیش کارڈ کی تصویر بنانے کا اختیار بھی ہے۔
صفحہ 14 پر SD فلیش کارڈ کی تصویر بنانا
آپ کے پاس ایک نئی SD فلیش کارڈ کی تصویر بنانے کا اختیار بھی ہے۔

1.5.1 موجودہ SD فلیش کارڈ کی تصویر میں ترمیم کرنا
Intel تجویز کرتا ہے کہ آپ سائیکلون V SoC کے ساتھ دستیاب تصویر میں صرف ترمیم کریں۔
ڈویلپمنٹ کٹ ریفرنس پلیٹ فارم۔ آپ کے پاس ایک نئی SD فلیش کارڈ کی تصویر بنانے کا اختیار بھی ہے۔
c5soc linux_sd_card_image.tgz تصویر file ALTERAOCLSDKROOT/board/c5soc ڈائریکٹری میں دستیاب ہے، جہاں ALTERAOCLSDKROOT OpenCL کی انسٹالیشن ڈائرکٹری کے لیے Intel FPGA SDK کے راستے کی طرف اشارہ کرتا ہے۔

توجہ: ایس ڈی فلیش کارڈ کی تصویر میں ترمیم کرنے کے لیے، آپ کے پاس روٹ یا سوڈو مراعات کا ہونا ضروری ہے۔

1. $ALTERAOCLSDKROOT/board/c5soc/linux_sd_card_image.tgz کو ڈیکمپریس کرنے کے لیے filetar xvfzlinux_sd_card_image.tgz کمانڈ چلائیں۔
2. ہیلو ورلڈ اوپن سی ایل سابق کو مرتب کریں۔ampآپ کے کسٹم پلیٹ فارم سپورٹ کا استعمال کرتے ہوئے ڈیزائن کریں۔ .rbf کا نام تبدیل کریں۔ file کہ OpenCL آف لائن کمپائلر کے لیے Intel FPGA SDK Opencl.rbf کے طور پر تیار کرتا ہے، اور اسے SD فلیش کارڈ کی تصویر کے اندر fat32 پارٹیشن پر رکھیں۔
   آپ hello_world سابق کو ڈاؤن لوڈ کر سکتے ہیں۔ampاوپن سی ایل ڈیزائن سابق سے ڈیزائنampAltera پر les صفحہ webسائٹ
3. .rbf رکھیں file فلیش کارڈ امیج کے fat32 پارٹیشن میں۔
   توجہ: fat32 پارٹیشن میں zImage دونوں ہونا ضروری ہے۔ file اور .rbf file. .rbf کے بغیر file، جب آپ ڈرائیور داخل کریں گے تو ایک مہلک خرابی واقع ہوگی۔
4. ایس ڈی کارڈ کی تصویر بنانے کے بعد، درج ذیل کمانڈ کو استعمال کرکے اسے مائیکرو ایس ڈی کارڈ پر لکھیں: sudo dd if=/path/to/sdcard/image.bin of=/dev/sdcard
5. اپنے SD فلیش کارڈ کی تصویر کو جانچنے کے لیے، درج ذیل کام انجام دیں:
   a مائیکرو SD فلیش کارڈ کو SoC FPGA بورڈ میں داخل کریں۔
   ب بورڈ کو طاقت دیں۔
   c aocl diagnose یوٹیلیٹی کمانڈ کو طلب کریں۔

1.5.2 SD فلیش کارڈ کی تصویر بنانا
آپ کے پاس ایک نئی SD فلیش کارڈ کی تصویر بنانے کا اختیار بھی ہے۔ نئی SD فلیش کارڈ امیج بنانے اور موجودہ SD فلیش کارڈ امیج کو دوبارہ بنانے کے بارے میں عمومی ہدایات GSRD v14.0.2 – RocketBoards.org کے SD کارڈ صفحہ پر دستیاب ہیں۔ webسائٹ
ذیل کے مراحل گولڈن سسٹم ریفرنس ڈیزائن (GSRD) SD فلیش کارڈ کی تصویر سے linux_sd_card_image.tgz تصویر بنانے کے طریقہ کار کی وضاحت کرتے ہیں:
نوٹ:
c5soc امیج سے تصویر بنانے کے لیے، اس طریقہ کار میں بیان کردہ تمام قابل اطلاق کام انجام دیں۔

1. Rocketboards.org سے GSRD SD فلیش کارڈ امیج ورژن 14.0 ڈاؤن لوڈ اور پیک کھولیں۔
2. پہاڑ file ایلوکیشن ٹیبل (فیٹ 32) اور بڑھا ہوا ہے۔ file اس تصویر میں سسٹم (ext3) پارٹیشنز بطور لوپ بیک ڈیوائسز۔ پارٹیشن کو ماؤنٹ کرنے کے لیے درج ذیل اقدامات کریں:
   a /sbin/fdisk -lu image_ کو استعمال کرکے تصویر کے اندر پارٹیشن کے بائٹ اسٹارٹ کا تعین کریں۔file حکم
   سابق کے لیےample، W1 FAT قسم کے پارٹیشن نمبر 95 میں 2121728 کا بلاک آفسیٹ ہے۔ 512 بائٹس فی بلاک کے ساتھ، بائٹ آفسیٹ 512 بائٹس x 2121728 = 1086324736 بائٹس ہے۔
   ب ایک مفت لوپ ڈیوائس کی شناخت کریں (مثال کے طور پرample، /dev/loop0) لوسٹ اپ -f کمانڈ ٹائپ کرکے۔
   c فرض کرتے ہوئے کہ /dev/loop0 مفت لوپ ڈیوائس ہے، لوسٹ اپ /dev/loop0 image_ کو پکار کر اپنے فلیش کارڈ کی تصویر لوپ بلاک ڈیوائس کو تفویض کریں۔file -0 1086324736 کمانڈ۔
   d mount /dev/loop0 /media/disk1 کمانڈ کو استعمال کرکے لوپ ڈیوائس کو ماؤنٹ کریں۔
   تصویر کے اندر file، /media/disk1 اب ایک نصب شدہ fat32 پارٹیشن ہے۔
   e ext3 پارٹیشن کے لیے a سے d تک کے مراحل کو دہرائیں۔
3. Altera پر ڈاؤن لوڈ سینٹر سے OpenCL پیکیج کے لیے Intel FPGA رن ٹائم انوائرمنٹ کا سائکلون V SoC FPGA ورژن ڈاؤن لوڈ کریں۔ webسائٹ
   a Quartus Prime سافٹ ویئر ایڈیشن کے ساتھ ڈاؤن لوڈ بٹن پر کلک کریں۔
   ب ریلیز ورژن، آپریٹنگ سسٹم، اور ڈاؤن لوڈ کا طریقہ بتائیں۔
   c اضافی سافٹ ویئر ٹیب پر کلک کریں، اور Intel FPGA ڈاؤن لوڈ کرنے کے لیے منتخب کریں۔
   OpenCL Linux سائیکلون V SoC TGZ کے لیے رن ٹائم ماحولیات۔
   d ڈاؤن لوڈ کرنے کے بعد aocl-rte- .arm32.tgz file، اسے کھولیں۔
   ایک ڈائریکٹری جو آپ کی ملکیت ہے۔
4. غیر پیک شدہ aocl-rte- کو رکھیں تصویر کے ext32 پارٹیشن پر /home/root/opencl_arm32_rte ڈائریکٹری میں .arm3 ڈائرکٹری file.
5. اپنے کسٹم پلیٹ فارم کے ہارڈویئر فولڈر کو حذف کریں، اور پھر کسٹم پلیٹ فارم کو /home/root/ opencl_arm32_rte کی بورڈ سب ڈائرکٹری میں رکھیں۔
6. init_opencl.sh بنائیں file /home/root ڈائرکٹری میں درج ذیل مواد کے ساتھ: ALTERAOCLSDKROOT=/home/root/opencl_arm32_rte برآمد کریں AOCL_BOARD_PACKAGE_ROOT=$ALTERAOCLSDKROOT/board/ ایکسپورٹ PATH=$ALTERAOCLSDKROOT/bin:$PATH ایکسپورٹ LD_LIBRARY_PATH=$ALTERAOCLSDKROOT/host/arm32/lib:$LD_LIBRARY_PATH insmod $AOCL_BOARD_PACKAGE_ROOT/driver/aclsoc_drv.ko
   SDK صارف ماحول کے متغیرات اور OpenCL لینکس کرنل ڈرائیور کو لوڈ کرنے کے لیے سورس ./init_opencl.sh کمانڈ چلاتا ہے۔
7. اگر آپ کو پری لوڈر، ڈی ٹی ایس کو اپ ڈیٹ کرنے کی ضرورت ہے۔ files، یا لینکس کرنل، آپ کو SoC EDS سے arm-linux-gnueabihf-gcc کمپائلر کی ضرورت ہے۔ سافٹ ویئر حاصل کرنے، انہیں دوبارہ مرتب کرنے، اور متعلقہ کو اپ ڈیٹ کرنے کے لیے Intel SoC FPGA ایمبیڈڈ ڈیزائن سویٹ صارف گائیڈ میں دی گئی ہدایات پر عمل کریں۔ files نصب شدہ fat32 پارٹیشن پر۔
   توجہ: یہ زیادہ امکان ہے کہ آپ کو پری لوڈر کو اپ ڈیٹ کرنے کی ضرورت ہے اگر آپ کے کسٹم پلیٹ فارم میں c5soc کے مقابلے مختلف پن استعمال ہیں۔
   یاد رکھیں: اگر آپ لینکس کرنل کو دوبارہ کمپائل کرتے ہیں، تو لینکس کرنل ڈرائیور کو اسی لینکس کرنل سورس کے ساتھ دوبارہ کمپائل کریں۔ files اگر لینکس کرنل ڈرائیور اور لینکس کرنل کے درمیان کوئی مماثلت نہیں ہے، تو ڈرائیور لوڈ نہیں کرے گا۔ اس کے علاوہ، آپ کو CMA کو فعال کرنا ہوگا۔
   مزید معلومات کے لیے لینکس کرنل کو دوبارہ مرتب کرنا سے رجوع کریں۔
8. ہیلو ورلڈ اوپن سی ایل سابق کو مرتب کریں۔ampآپ کے کسٹم پلیٹ فارم سپورٹ کا استعمال کرتے ہوئے ڈیزائن کریں۔ .rbf کا نام تبدیل کریں۔ file کہ OpenCL آف لائن کمپائلر کے لیے Intel FPGA SDK Opencl.rbf کے طور پر تیار کرتا ہے، اور اسے SD فلیش کارڈ کی تصویر کے اندر fat32 پارٹیشن پر رکھیں۔
   آپ hello_world سابق کو ڈاؤن لوڈ کر سکتے ہیں۔ampاوپن سی ایل ڈیزائن سابق سے ڈیزائنampAltera پر les صفحہ webسائٹ
   9. آپ کو تمام ضروری ذخیرہ کرنے کے بعد files فلیش کارڈ کی تصویر پر، درج ذیل کمانڈز کو طلب کریں:
   a مطابقت پذیری
   ب unmount /media/disk1
   c ان ماؤنٹ کہاں وہ ڈائریکٹری کا نام ہے جسے آپ صفحہ 3 پر ext3 پارٹیشن 3 میں نصب کرنے کے لیے استعمال کرتے ہیں (مثال کے طور پرample، /media/disk2)۔
   d لوسٹ اپ -d /dev/loop0
   e لوسٹ اپ -d /dev/loop1
9. درج ذیل کمانڈ کو استعمال کرکے SD فلیش کارڈ کی تصویر کو سکیڑیں: tar cvfz .tgz linux_sd_card_image
10. ڈیلیور کریں۔ .tgz file آپ کے کسٹم پلیٹ فارم کی روٹ ڈائرکٹری کے اندر۔
11. اپنے SD فلیش کارڈ کی تصویر کو جانچنے کے لیے، درج ذیل کام انجام دیں:
    a ایک مائیکرو SD فلیش کارڈ پر نتیجے میں غیر کمپریسڈ امیج کو لکھیں۔
    ب مائیکرو SD فلیش کارڈ کو SoC FPGA بورڈ میں داخل کریں۔
    c بورڈ کو طاقت دیں۔
    ڈی aocl diagnose یوٹیلیٹی کمانڈ کو طلب کریں۔

متعلقہ لنکس

• Intel SoC FPGA ایمبیڈڈ ڈیزائن سویٹ یوزر گائیڈ
• اوپن سی ایل ڈیزائن سابقampAltera پر les صفحہ webسائٹ
• صفحہ 16 پر لینکس کرنل کو دوبارہ مرتب کرنا
  CMA کو فعال کرنے کے لیے، آپ کو پہلے لینکس کرنل کو دوبارہ مرتب کرنا ہوگا۔
• آپ کے FPGA بورڈ کے آلے کے نام سے استفسار کرنا (تشخیص)

1.6 سائکلون V SoC FPGA کے لیے لینکس کرنل کو مرتب کرنا
Cyclone V SoC FPGA بورڈ پر OpenCL ایپلیکیشنز چلانے سے پہلے، آپ کو لینکس کرنل سورس کو کمپائل کرنا ہوگا، اور OpenCL لینکس کرنل ڈرائیور کو کمپائل اور انسٹال کرنا ہوگا۔

1. صفحہ 16 پر لینکس کرنل کو دوبارہ مرتب کرنا
   CMA کو فعال کرنے کے لیے، آپ کو پہلے لینکس کرنل کو دوبارہ مرتب کرنا ہوگا۔
2. اوپن سی ایل لینکس کرنل ڈرائیور کو صفحہ 17 پر مرتب کرنا اور انسٹال کرنا اوپن سی ایل لینکس کرنل ڈرائیور کو مرتب کردہ کرنل سورس کے خلاف کمپائل کریں۔

1.6.1 لینکس کرنل کو دوبارہ مرتب کرنا
CMA کو فعال کرنے کے لیے، آپ کو پہلے لینکس کرنل کو دوبارہ مرتب کرنا ہوگا۔

1. GSRD v14.0 پر کلک کریں - RocketBoards.org کے وسائل کے صفحہ پر لینکس کو مرتب کرنا۔ webلینکس کرنل سورس کوڈ کو ڈاؤن لوڈ اور دوبارہ بنانے سے متعلق ہدایات تک رسائی کے لیے سائٹ۔
   OpenCL کے لیے ™ Intel FPGA SDK کے ساتھ استعمال کے لیے، socfpga-3.13-rel14.0 کو بطور .
2. نوٹ: عمارت کا عمل arch/arm/configs/socfpga_defconfig تخلیق کرتا ہے۔ file. یہ file socfpga ڈیفالٹ کنفیگریشن کے لیے سیٹنگز بتاتا ہے۔
   arch/arm/configs/socfpga_defconfig کے نیچے درج ذیل لائنوں کو شامل کریں۔ file.
   CONFIG_MEMORY_ISOLATION=y
   CONFIG_CMA=y
   CONFIG_DMA_CMA=y
   CONFIG_CMA_DEBUG=y
   CONFIG_CMA_SIZE_MBYTES=512
   CONFIG_CMA_SIZE_SEL_MBYTES=y
   CONFIG_CMA_ALIGNMENT=8
   CONFIG_CMA_AREAS=7
   CONFIG_CMA_SIZE_MBYTES کنفیگریشن قدر دستیاب جسمانی طور پر متصل میموری کی کل تعداد پر اوپری حد متعین کرتی ہے۔ اگر آپ کو زیادہ میموری کی ضرورت ہو تو آپ اس قدر کو بڑھا سکتے ہیں۔
3. توجہ: SoC FPGA بورڈ پر ARM پروسیسر کے لیے دستیاب جسمانی میموری کی کل مقدار 1 GB ہے۔ Intel یہ تجویز نہیں کرتا ہے کہ آپ CMA مینیجر کو 1 GB کے قریب سیٹ کریں۔
4. موجودہ کنفیگریشن کو صاف کرنے کے لیے make mrproper کمانڈ چلائیں۔
5. make ARCH=arm socfpga_deconfig کمانڈ چلائیں۔
   ARCH=arm اشارہ کرتا ہے کہ آپ ARM فن تعمیر کو ترتیب دینا چاہتے ہیں۔
   socfpga_defconfig اشارہ کرتا ہے کہ آپ پہلے سے طے شدہ socfpga کنفیگریشن استعمال کرنا چاہتے ہیں۔
6. ایکسپورٹ CROSS_COMPILE=arm-linux-gnueabihf- کمانڈ چلائیں۔
   یہ کمانڈ مطلوبہ ٹول چین کے سابقہ ​​کی وضاحت کرنے کے لیے CROSS_COMPILE ماحولیاتی متغیر کو سیٹ کرتی ہے۔
7. make ARCH=arm zImage کمانڈ چلائیں۔ نتیجے میں آنے والی تصویر arch/arm/boot/zImage میں دستیاب ہے۔ file.
8. zImage لگائیں۔ file فلیش کارڈ امیج کے fat32 پارٹیشن میں۔ تفصیلی ہدایات کے لیے، Rocketboards.org پر سائیکلون V SoC FPGA-مخصوص GSRD یوزر مینوئل دیکھیں۔
9. نوٹ: OpenCL لینکس کرنل ڈرائیور کو صحیح طریقے سے داخل کرنے کے لیے، پہلے SDKgenerated.rbf لوڈ کریں۔ file FPGA پر.
   .rbf بنانے کے لیے file، ایک SDK ڈیزائن مرتب کریں۔ampسائیکلون V SoC ڈویلپمنٹ کٹ ریفرنس پلیٹ فارم کے ساتھ ٹارگٹڈ کسٹم پلیٹ فارم کے طور پر۔
   9. .rbf رکھیں file فلیش کارڈ امیج کے fat32 پارٹیشن میں۔
   دھیان دیں: fat32 پارٹیشن میں zImage دونوں پر مشتمل ہونا چاہیے۔ file اور .rbf file. .rbf کے بغیر file، جب آپ ڈرائیور داخل کریں گے تو ایک مہلک خرابی واقع ہوگی۔
10. پروگرام شدہ مائیکرو SD کارڈ، جس میں وہ SD کارڈ امیج ہے جس میں آپ نے ترمیم کی ہے یا پہلے بنائی ہے، سائکلون V SoC ڈویلپمنٹ کٹ میں داخل کریں اور پھر SoC FPGA بورڈ کو پاور اپ کریں۔
11. uname -r کمانڈ چلا کر انسٹال شدہ لینکس کرنل کے ورژن کی تصدیق کریں۔
12. اس بات کی تصدیق کرنے کے لیے کہ آپ کرنل میں CMA کو کامیابی کے ساتھ فعال کرتے ہیں، SoC FPGA بورڈ کے ساتھ، grep init_cma /proc/kallsyms کمانڈ چلائیں۔
    اگر آؤٹ پٹ خالی نہیں ہے تو CMA فعال ہے۔
13. SDK کے ساتھ دوبارہ مرتب شدہ لینکس کرنل کو استعمال کرنے کے لیے، لینکس کرنل ڈرائیور کو مرتب اور انسٹال کریں۔

متعلقہ لنکس

• گولڈن سسٹم ریفرنس ڈیزائن (GSRD) یوزر مینوئل
• صفحہ 13 پر SD فلیش کارڈ کی تصویر بنانا
  چونکہ سائیکلون V SoC FPGA ایک چپ پر ایک مکمل نظام ہے، اس لیے آپ سسٹم کی مکمل تعریف فراہم کرنے کے ذمہ دار ہیں۔

1.6.2 اوپن سی ایل لینکس کرنل ڈرائیور کو مرتب اور انسٹال کرنا
اوپن سی ایل لینکس کرنل ڈرائیور کو مرتب کردہ کرنل سورس کے خلاف مرتب کریں۔

ڈرائیور کا ذریعہ Intel FPGA Runtime Environment for OpenCL کے سائکلون V SoC FPGA ورژن میں دستیاب ہے۔ اس کے علاوہ، یقینی بنائیں کہ آپ نے OpenCL سے تیار کردہ .rbf کے لیے Intel FPGA SDK لوڈ کیا ہے۔ file FPGA میں لینکس کرنل ماڈیول کی غلط تنصیب کو روکنے کے لیے۔

1. Altera پر ڈاؤن لوڈ سینٹر سے OpenCL پیکیج کے لیے Intel FPGA رن ٹائم انوائرمنٹ کا سائکلون V SoC FPGA ورژن ڈاؤن لوڈ کریں۔ webسائٹ
   a Quartus Prime سافٹ ویئر ایڈیشن کے ساتھ ڈاؤن لوڈ بٹن پر کلک کریں۔
   ب ریلیز ورژن، آپریٹنگ سسٹم، اور ڈاؤن لوڈ کا طریقہ بتائیں۔
   c اضافی سافٹ ویئر ٹیب پر کلک کریں، اور Intel FPGA ڈاؤن لوڈ کرنے کے لیے منتخب کریں۔
   OpenCL Linux سائیکلون V SoC TGZ کے لیے رن ٹائم ماحولیات۔
   d ڈاؤن لوڈ کرنے کے بعد aocl-rte- .arm32.tgz file، اسے کھولیں۔
   ایک ڈائریکٹری جو آپ کی ملکیت ہے۔
   ڈرائیور کا ذریعہ aocl-rte- میں ہے .arm32/board/c5soc/ ڈرائیور ڈائرکٹری۔
2. اوپن سی ایل لینکس کرنل ڈرائیور کو دوبارہ کمپائل کرنے کے لیے، ڈرائیور کے میک میں KDIR ویلیو سیٹ کریں۔file لینکس کرنل سورس پر مشتمل ڈائریکٹری میں files.
3. ایکسپورٹ CROSS_COMPILE=arm-linux-gnueabihf- کمانڈ کو اپنے ٹول چین کے سابقہ ​​کی نشاندہی کرنے کے لیے چلائیں۔
4. میک کلین کمانڈ چلائیں۔
5. aclsoc_drv.ko بنانے کے لیے میک کمانڈ چلائیں۔ file.
6. Opencl_arm32_rte ڈائرکٹری کو سائیکلون V SoC FPGA بورڈ میں منتقل کریں۔
   scp -r چلانا root@your-ipaddress: کمانڈ رن ٹائم ماحول کو/home/root ڈائریکٹری میں رکھتا ہے۔
7. init_opencl.sh اسکرپٹ چلائیں جو آپ نے ایس ڈی کارڈیمیج بناتے وقت بنائی تھی۔
8.  aocl diagnose یوٹیلیٹی کمانڈ کو طلب کریں۔ آپ کے init_opencl.sh کو کامیابی سے چلانے کے بعد تشخیص کی افادیت ایک گزرنے والا نتیجہ واپس کرے گی۔

1.7 معلوم مسائل
فی الحال، Cyclone V SoC ڈویلپمنٹ کٹ ریفرنس پلیٹ فارم کے ساتھ OpenCL کے لیے Intel FPGA SDK کے استعمال پر کچھ حدود ہیں۔

1. آپ clGetDeviceInfo() کال کے CL_DEVICE_VENDOR اور CL_DEVICE_NAME سٹرنگز کے ذریعے رپورٹ کردہ وینڈر اور بورڈ کے ناموں کو اوور رائیڈ نہیں کر سکتے۔
2. اگر میزبان مشترکہ ڈی ڈی آر سسٹم (یعنی ایچ پی ایس ڈی ڈی آر) میں مستقل میموری مختص کرتا ہے اور یہ کرنل کے عمل کے بعد مستقل میموری کو تبدیل کرتا ہے تو میموری میں موجود ڈیٹا پرانا ہوسکتا ہے۔ یہ مسئلہ اس لیے پیدا ہوتا ہے کیونکہ FPGA کور CPU-to-HPS DDR ٹرانزیکشنز پر جاسوسی نہیں کر سکتا۔
   پرانے ڈیٹا تک رسائی حاصل کرنے سے بعد میں کرنل کی پھانسیوں کو روکنے کے لیے، درج ذیل میں سے کسی ایک کو لاگو کریں:
   • اس کے آغاز کے بعد مستقل میموری میں ترمیم نہ کریں۔
   • اگر آپ کو متعدد __مستقل ڈیٹا سیٹس کی ضرورت ہے، تو متعدد مستقل میموری بفرز بنائیں۔
   • اگر دستیاب ہو تو، اپنے ایکسلریٹر بورڈ پر FPGA DDR میں مستقل میموری مختص کریں۔
3. ARM پر SDK یوٹیلیٹی صرف پروگرام کو سپورٹ کرتی ہے اور یوٹیلیٹی کمانڈز کی تشخیص کرتی ہے۔
   فلیش، انسٹال اور ان انسٹال یوٹیلیٹی کمانڈز سائکلون V SoC ڈویلپمنٹ کٹ پر درج ذیل وجوہات کی بنا پر لاگو نہیں ہوتے ہیں۔
   a انسٹال یوٹیلیٹی کو aclsoc_drv لینکس کرنل ڈرائیور کو مرتب کرنا ہوگا اور اسے SoC FPGA پر فعال کرنا ہوگا۔ ڈویلپمنٹ مشین کو تالیف کرنا ہے۔ تاہم، یہ پہلے سے ہی SoC FPGA کے لیے لینکس کرنل کے ذرائع پر مشتمل ہے۔ ڈویلپمنٹ مشین کے لیے لینکس کرنل کے ذرائع SoC FPGA کے ذرائع سے مختلف ہیں۔ SoC FPGA کے لیے لینکس کرنل کے ذرائع کا مقام ممکنہ طور پر SDK صارف کے لیے نامعلوم ہے۔ اسی طرح، ان انسٹال یوٹیلیٹی بھی سائیکلون V SoC ڈویلپمنٹ کٹ کے لیے دستیاب نہیں ہے۔
   نیز، ایس او سی بورڈ کو aclsoc_drv فراہم کرنا مشکل ہے کیونکہ سائیکلون V SoC ڈویلپمنٹ کٹ کی ڈیفالٹ تقسیم میں لینکس کرنل شامل نہیں ہوتا ہے۔ files یا GNU کمپائلر کلیکشن (GCC) کمپائلر۔
   ب فلیش یوٹیلیٹی کو .rbf لگانے کی ضرورت ہے۔ file مائیکرو SD فلیش کارڈ کے FAT32 پارٹیشن پر اوپن سی ایل ڈیزائن کا۔ فی الحال، یہ پارٹیشن اس وقت نصب نہیں ہوتا ہے جب SDK صارف بورڈ کو طاقت دیتا ہے۔ لہذا، پارٹیشن کو اپ ڈیٹ کرنے کا بہترین طریقہ فلیش کارڈ ریڈر اور ڈیولپمنٹ مشین کا استعمال ہے۔
4. اوپن سی ایل آف لائن کمپائلر ایگزیکیوٹیبل کے لیے Intel FPGA SDK کے درمیان سوئچ کرتے وقت files (.aocx) جو بورڈ کی مختلف شکلوں سے مماثل ہے (یعنی c5soc اور c5soc_sharedonly)، آپ کو .aocx لوڈ کرنے کے لیے SDK کی پروگرام یوٹیلیٹی کا استعمال کرنا چاہیے۔ file پہلی بار بورڈ کے نئے ورژن کے لیے۔ اگر آپ صرف ایک نئے بورڈ ویرینٹ کا استعمال کرتے ہوئے ہوسٹ ایپلیکیشن چلاتے ہیں لیکن FPGA میں بورڈ کے دوسرے ویرینٹ کی تصویر شامل ہے، تو ایک مہلک غلطی ہو سکتی ہے۔
5. .qxp file انٹرفیس پارٹیشن اسائنمنٹس کو شامل نہیں کرتا ہے کیونکہ Quartus Prime سافٹ ویئر اس پارٹیشن کے وقت کی ضروریات کو مسلسل پورا کرتا ہے۔
6. جب آپ بورڈ کو پاور اپ کرتے ہیں، تو اس کا میڈیا ایکسیس کنٹرول (MAC) پتہ بے ترتیب نمبر پر سیٹ ہوتا ہے۔ اگر آپ کی LAN پالیسی اس رویے کی اجازت نہیں دیتی ہے، تو درج ذیل کاموں کو انجام دے کر MAC ایڈریس سیٹ کریں:
   a U-Boot پاور اپ کے دوران، U-Boot کمانڈ پرامپٹ داخل کرنے کے لیے کوئی بھی کلید دبائیں۔
   ب کمانڈ پرامپٹ پر setenv ethaddr 00:07:ed:00:00:03 ٹائپ کریں۔
   آپ کسی بھی میک ایڈریس کا انتخاب کر سکتے ہیں۔
   c saveenv کمانڈ ٹائپ کریں۔
   d بورڈ کو دوبارہ شروع کریں۔

1.8 دستاویز پر نظر ثانی کی تاریخ
ٹیبل 1۔
OpenCL سائیکلون V SoC کے لیے Intel FPGA SDK کی دستاویز پر نظر ثانی کی تاریخ
ڈویلپمنٹ کٹ ریفرنس پلیٹ فارم پورٹنگ گائیڈ

تاریخ	ورژن	تبدیلیاں
مئی-17	2017.05.08	• بحالی کی رہائی.
اکتوبر 2016	2016.10.31	• OpenCL کے لیے Altera SDK کو OpenCL کے لیے Intel FPGA SDK کے لیے دوبارہ برانڈ کیا گیا۔ • اوپن سی ایل آف لائن کمپائلر کے لیے انٹیل ایف پی جی اے ایس ڈی کے میں الٹیرا آف لائن کمپائلر کو دوبارہ برانڈ کیا گیا۔
مئی-16	2016.05.02	• ایس ڈی فلیش کارڈ کی تصویر بنانے اور اس میں ترمیم کرنے سے متعلق ترمیم شدہ ہدایات۔ • لینکس کرنل اور اوپن سی ایل لینکس کرنل ڈرائیور کو دوبارہ مرتب کرنے کے لیے ترمیم شدہ ہدایات۔
نومبر-15	2015.11.02	• بحالی کی رہائی، اور Quartus II کی مثالوں کو Quartus Prime میں تبدیل کر دیا گیا۔
مئی-15	15.0.0	•FPGA ری کنفیگریشن میں، FPGA کور کو دوبارہ پروگرام کرنے کی ہدایت ہٹا دی گئی۔ ایک کے ساتھ بلی کو پکار کر rbf تصویر fileنام>. آر بی ایف > /dev/ fpga0 کمانڈ کیونکہ اس طریقہ کی سفارش نہیں کی جاتی ہے۔
دسمبر ۔14	14.1.0	• دستاویز کا نام تبدیل کر کے Altera Cyclone V SoC ڈویلپمنٹ کٹ ریفرنس پلیٹ فارم پورٹنگ گائیڈ رکھا گیا۔ • reprogram افادیت کو aocl پروگرام میں اپ ڈیٹ کیا گیا۔filename>.aocx یوٹیلیٹی کمانڈ۔ • تشخیصی افادیت کو aocl تشخیص اور aocl تشخیص میں اپ ڈیٹ کیا یوٹیلیٹی کمانڈ. • آپ کے SoC بورڈ سیکشن میں حوالہ پلیٹ فارم کو پورٹ کرنے کے طریقہ کار کو اپ ڈیٹ کیا گیا ہے تاکہ c5soc بورڈ پارٹیشن کو پورٹ کرنے اور اس میں ترمیم کرنے کے بارے میں ہدایات شامل کی جائیں تاکہ وقت کی بندش کی ضمانت کے بہاؤ کے لیے ٹائمنگ کلین پارٹیشن بنایا جا سکے۔ • درج ذیل کاموں کے طریقہ کار کا خاکہ پیش کرنے کے لیے پورٹڈ ریفرنس پلیٹ فارم کو اپ ڈیٹ کرنے کا موضوع داخل کیا گیا: 1. بورڈ پارٹیشن میں ہارڈ پروسیسر سسٹم (HPS) بلاک کو چھوڑ کر 2. SD فلیش کارڈ کی تصویر کو اپ ڈیٹ کرنا • SD فلیش کارڈ امیج سیکشن کی تعمیر کو اپ ڈیٹ کیا۔ SoC ایمبیڈڈ ڈیزائن سویٹ (EDS) کے ساتھ دستیاب تصویر کے بجائے گولڈن سسٹم ریفرنس ڈیزائن (GSRD) امیج کا ورژن 14.0 استعمال کرنے کی سفارش کی جاتی ہے۔ • لینکس کرنل اور اوپن سی ایل لینکس کرنل ڈرائیور سیکشن کو دوبارہ مرتب کرنے کو اپ ڈیٹ کیا: 1. CROSS COMPILE متغیر کو سیٹ کرنے کے لیے ہدایات شامل کی گئیں۔ 2. اس بات کی تصدیق کرنے کے لیے کہ CMA کامیابی کے ساتھ فعال ہو گیا ہے، اس کمانڈ کو تبدیل کر دیا جو آپ چلاتے ہیں۔
جولائی-14	14.0.0	•ابتدائی ریلیز۔

دستاویزات / وسائل

اوپن سی ایل کے لیے انٹیل ایف پی جی اے ایس ڈی کے [پی ڈی ایف] یوزر گائیڈ OpenCL کے لیے FPGA SDK، FPGA SDK، OpenCL کے لیے SDK، SDK

حوالہ جات

• صارف دستی