intel FPGA SDK za OpenCL Uporabniški priročnik

FPGA SDK za OpenCL
Uporabniški priročnik

UG-OCL009
2017.05.08
Zadnja posodobitev za Intel® Quartus® Prime Design Suite: 17.0

Naročite se
Pošlji povratne informacije

Vsebina skriti

1 Intel® FPGA SDK za OpenCL™ Intel® Cyclone®V SoC Development Kit Vodnik za prenos referenčne platforme

2 Dokumenti / Viri

2.1 Reference

3 Sorodne objave

Intel® FPGA SDK za OpenCL™ Intel® Cyclone®V SoC Development Kit Vodnik za prenos referenčne platforme

Vodnik za prenos referenčne platforme razvojnega kompleta V SoC opisuje zasnovo strojne in programske opreme referenčne platforme razvojnega kompleta Intel Cyclone V SoC (c5soc) za uporabo s kompletom za razvoj programske opreme Intel (SDK) za OpenCL Intel® FPGA SDK za OpenCL™ Intel Cyclone ® . Preden začnete, Intel toplo priporoča, da se seznanite z vsebino naslednjih dokumentov:

Intel FPGA SDK za OpenCLIntel Cyclone V SoC Vodnik za začetek

Intel FPGA SDK for OpenCL Custom Platform Toolkit Uporabniški priročnik
Cyclone V Device Handbook, Volume 3: Hard Processor System Technical Reference Manual Poleg tega si oglejte Cyclone V SoC Development Kit in SoC Embedded Design Suite stran Altera webstran za več informacij. 1 2

Pozor: Intel predvideva, da poglobljeno poznate uporabniški priročnik za komplet orodij za platformo po meri za Intel FPGA SDK za OpenCL. Priročnik za prenos referenčne platforme razvojnega kompleta Cyclone V SoC ne opisuje uporabe kompleta orodij za platformo po meri SDK za implementacijo platforme po meri za razvojni komplet Cyclone V SoC. Opisuje samo razlike med podporo za SDK v razvojnem kompletu Cyclone V SoC in splošnim Intel FPGA SDK za platformo po meri OpenCL.

Sorodne povezave

Intel FPGA SDK za OpenCL Cyclone V SoC Vodič za začetek
Intel FPGA SDK for OpenCL Custom Platform Toolkit Uporabniški priročnik

Cyclone V Device Handbook, zvezek 3: Tehnični referenčni priročnik za sistem trdega procesorja
Cyclone V SoC Development Kit in stran SoC Embedded Design Suite na Alteri webmesto

OpenCL in logotip OpenCL sta blagovni znamki Apple Inc., ki ju uporabljata z dovoljenjem Khronos Group™.
Intel FPGA SDK za OpenCL temelji na objavljeni specifikaciji Khronos in je prestal postopek testiranja skladnosti Khronos. Trenutno stanje skladnosti je na voljo na www.khronos.org/conformance.

Intel Corporation. Vse pravice pridržane. Intel, logotip Intel, besede in logotipi Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus in Stratix so blagovne znamke družbe Intel Corporation ali njenih podružnic v ZDA in/ali drugih državah. Intel jamči za delovanje svojih izdelkov FPGA in polprevodnikov v skladu s trenutnimi specifikacijami v skladu z Intelovo standardno garancijo, vendar si pridržuje pravico do sprememb katerega koli izdelka in storitve kadar koli brez predhodnega obvestila. Intel ne prevzema nobene odgovornosti ali obveznosti, ki izhaja iz uporabe ali uporabe katere koli informacije, izdelka ali storitve, opisanih tukaj, razen če je Intel izrecno pisno privolil v to. Intelovim strankam svetujemo, da pridobijo najnovejšo različico specifikacij naprave, preden se zanesejo na kakršne koli objavljene informacije in preden oddajo naročila za izdelke ali storitve.
*Druga imena in blagovne znamke so lahko last drugih.

1.1.1 Cyclone V SoC Development Kit Različice plošč referenčne platforme
Intel FPGA SDK for OpenCL Cyclone V SoC Development Kit Reference Platform vključuje dve različici plošče.

plošča c5soc
Ta privzeta plošča omogoča dostop do dveh pomnilniških bank DDR. HPS DDR je dostopen prek FPGA in CPE. FPGA DDR je dostopen samo s FPGA.
c5soc_shareonly plošča
Ta različica plošče vsebuje samo povezljivost HPS DDR. FPGA DDR ni dostopen. Ta različica plošče je bolj učinkovita na območju, ker je za podporo ene pomnilniške banke DDR potrebno manj strojne opreme. Plošča c5soc_sharedonly je tudi dobra platforma za izdelavo prototipov za končno proizvodno ploščo z eno pomnilniško banko DDR.
Če želite pri prevajanju svojega jedra OpenCL ciljati na to različico plošče, vključite možnost -board c5soc_sharedonly v svoj ukaz aoc.
Za več informacij na –tabli možnost ukaza aoc, si oglejte vodnik za programiranje Intel FPGA SDK za OpenCL.

Sorodne povezave
Prevajanje jedra za določeno ploščo FPGA (–plošča )
1.1.2 Vsebina referenčne platforme razvojnega kompleta Cyclone V SoC
Referenčna platforma razvojnega kompleta Cyclone V SoC je sestavljena iz naslednjega files in imeniki:

File ali Imenik	Opis
board_env.xml	eXtensible Markup Language (XML) file ki opisuje c5soc v Intel FPGA SDK za OpenCL.
linux_sd_card_image.tgz	Stisnjena slika kartice SD file ki vsebuje vse, kar potrebuje uporabnik SDK za uporabo Cyclone V SoC Development Kit s SDK.
roka32	Imenik, ki vsebuje naslednje:

1.1.3 Pomembne lastnosti razvojnega kompleta Cyclone V SoC

Naslednji seznam poudarja komponente in funkcije Cyclone V SoC Development Kit, ki so pomembne za Intel FPGA SDK za OpenCL:

Dvojedrni procesor ARM Cortex-A9, ki poganja 32-bitni Linux.

Vodilo naprednega raztegljivega vmesnika (AXI) med HPS in jedrom FPGA.
Dva okrepljena pomnilniška krmilnika DDR, vsak povezan z 1 gigabajtom (GB) DDR3 SDRAM.
— En krmilnik DDR je dostopen samo jedru FPGA (to je FPGA DDR).
— Drugi krmilnik DDR je dostopen HPS in FPGA (to je HPS DDR). Ta skupni krmilnik omogoča brezplačno deljenje pomnilnika med CPE in jedrom FPGA.

CPE lahko ponovno konfigurira jedro FPGA.

1.1.3.1 Razvojni komplet Cyclone V SoC Reference Platform Cilji in odločitve Intel implementacijo Cyclone V SoC Development Kit Reference Platform temelji na več načrtovalskih ciljih in odločitvah. Intel priporoča, da upoštevate te cilje in odločitve, ko prenašate to referenčno platformo na svojo ploščo SoC FPGA.
Spodaj so cilji oblikovanja c5soc:

Zagotovite največjo možno pasovno širino med jedri na FPGA in pomnilniških sistemih DDR.
Zagotovite, da izračuni na FPGA (to je jedra OpenCL) ne motijo drugih nalog CPE, ki lahko vključujejo servisiranje perifernih naprav.

Pustite čim več virov FPGA za izračune jedra namesto komponent vmesnika.

Spodaj so oblikovalske odločitve na visoki ravni, ki so neposredne posledice Intelovih ciljev oblikovanja:

Referenčna platforma uporablja samo trde pomnilniške krmilnike DDR z najširšo možno konfiguracijo (256 bitov).
FPGA komunicira s pomnilniškim krmilnikom HPS DDR neposredno, brez vključevanja vodila AXI in stikala L3 znotraj HPS. Neposredna komunikacija zagotavlja najboljšo možno pasovno širino za DDR in preprečuje, da bi izračuni FPGA motili komunikacije med CPE in njegovim obrobjem.
Scatter-gather neposredni dostop do pomnilnika (SG-DMA) ni del logike vmesnika FPGA. Namesto prenosa velikih količin podatkov med pomnilniškimi sistemi DDR, shranite podatke v skupni HPS DDR. Neposreden dostop do pomnilnika CPU s FPGA je učinkovitejši od DMA. Prihrani vire strojne opreme (to je področje FPGA) in poenostavi gonilnik jedra Linuxa.
Opozorilo: Prenos pomnilnika med skupnim sistemom HPS DDR in sistemom DDR, ki je dostopen samo FPGA, je zelo počasen. Če se odločite za
prenos pomnilnika na ta način, ga uporabite samo za zelo majhne količine podatkov.
Gostitelj in naprava medsebojno izvajata prenos podatkov brez DMA prek mostu HPS-to-FPGA (H2F), pri čemer uporabljata samo ena 32-bitna vrata. Razlog je v tem, da brez DMA lahko jedro Linux izda samo eno 32-bitno zahtevo za branje ali pisanje, zato ni potrebna širša povezava.
Gostitelj pošilja krmilne signale napravi prek lahkega mostu H2F (LH2F).
Ker so krmilni signali od gostitelja do naprave signali z nizko pasovno širino, je most LH2F idealen za to nalogo.

1.2 Prenos referenčne platforme na vašo ploščo SoC FPGA
Za prenos referenčne platforme Cyclone V SoC Development Kit na vašo ploščo SoC FPGA izvedite naslednje naloge:

Izberite različico referenčne platforme c5soc z enim pomnilnikom DDR ali z dvema pomnilnikoma DDR kot izhodišče vašega načrta.
Posodobite lokacije zatičev v ALTERAOCLSDKROOT/board/c5soc/ /top.qsf file, kjer je ALTERAOCLSDKROOT pot do lokacije Intel FPGA SDK za namestitev OpenCL in je ime imenika različice plošče. Imenik c5soc_sharedonly je za različico plošče z enim pomnilniškim sistemom DDR. Imenik c5soc je za različico plošče z dvema pomnilniškima sistemoma DDR.
Posodobite nastavitve DDR za bloke HPS in/ali FPGA SDRAM v ALTERAOCLSDKROOT/board/c5soc/ /system.qsys file.
4. Vse zasnove prednostnih plošč Intel FPGA SDK za OpenCL morajo doseči zajamčeno časovno zapiranje. Kot taka mora biti postavitev dizajna časovno čista. Za prenos particije plošče c5soc (acl_iface_partition.qxp) na vašo ploščo SoC FPGA izvedite naslednje naloge:
Za podrobna navodila o spreminjanju in ohranjanju particije plošče glejte Quartus
Poglavje Prime Incremental Compilation for Hierarchical and Team-Based Design priročnika Quartus Prime Standard Edition.
a. Odstranite acl_iface_partition.qxp iz imenika ALTERAOCLSDKROOT/board/c5soc/c5soc.
b. Omogočite regijo acl_iface_region LogicLock™ tako, da spremenite ukaz Tcl set_global_assignment -name LL_ENABLED OFF -section_id acl_iface_region v set_global_assignment -name LL_ENABLED ON -section_id acl_iface_region
c. Prevedite jedro OpenCL za vašo ploščo.
d. Po potrebi prilagodite velikost in lokacijo regije LogicLock.
e. Ko se prepričate, da je postavitev vašega dizajna časovno čista, izvozite to particijo kot izvoženo particijo acl_iface_partition.qxp Quartus Prime File.
Kot je opisano v razdelku Vzpostavitev zajamčenega časovnega toka uporabniškega priročnika AIntel FPGA SDK za OpenCL Custom Platform Toolkit, z uvozom tega .qxp file v zasnovo najvišje ravni izpolnite zahtevo po zagotavljanju zasnove plošče z zajamčenim pretokom časovnega zapiranja.
Za dejavnike, ki bi lahko vplivali na kakovost rezultatov (QoR) vaše izvožene particije, glejte razdelek Splošna kakovost rezultatov za izvoženo particijo plošče v uporabniškem priročniku Intel FPGA SDK za OpenCL Custom Platform Toolkit.
f. Onemogočite regijo acl_iface_region LogicLock tako, da razveljavite ukaz v koraku 2 nazaj na set_global_assignment -name LL_ENABLED OFF section_id acl_iface_region.
Če vaša plošča SoC FPGA uporablja drugačne zatiče in periferije bloka HPS, ponovno ustvarite prednalagalnik in vir drevesa naprav (DTS). file. Če spremenite nastavitve pomnilniškega krmilnika HPS DDR, znova ustvarite prednalagalnik.
Ustvarite sliko bliskovne kartice SD.
Ustvarite svojo platformo po meri, ki vključuje sliko bliskovne kartice SD.
Razmislite o ustvarjanju različice izvajalnega okolja vaše platforme po meri za uporabo z izvajalnim okoljem Intel FPGA (RTE) za OpenCL. Različica RTE vaše platforme po meri ne vključuje imenikov strojne opreme in slike bliskovne kartice SD. Ta platforma po meri se naloži na sistem SoC FPGA, da omogoči delovanje gostiteljskih aplikacij. Nasprotno pa je različica SDK platforme po meri potrebna, da SDK prevaja jedra OpenCL.
Nasvet: za RTE lahko uporabite različico SDK svoje platforme po meri. Shraniti
prostora, odstranite sliko bliskovne kartice SD iz različice RTE vaše platforme po meri.
Preizkusite svojo platformo po meri.
Za več informacij glejte razdelek Preizkušanje oblikovanja strojne opreme v uporabniškem priročniku Intel FPGA SDK for OpenCL Custom Platform Toolkit.

Sorodne povezave

Testiranje zasnove strojne opreme
Inkrementalna kompilacija Quartus Prime za hierarhično in skupinsko oblikovanje

Vzpostavitev zajamčenega časovnega toka
Splošni vidiki kakovosti rezultatov za izvoženo particijo plošče

1.2.1 Posodabljanje prenesene referenčne platforme
V trenutni različici Cyclone V SoC Development Kit Reference Platform je blok HPS znotraj particije, ki definira vso logiko brez jedra. Vendar pa HPS ne morete izvoziti kot del .qxp file. Če želite posodobiti obstoječo platformo po meri, ki ste jo spremenili iz prejšnje različice c5soc, implementirajte tok ohranjanja QXP, posodobite sliko bliskovne kartice SD, da pridobite najnovejše izvajalno okolje, in posodobite board_spec.xml file da omogočite samodejno selitev.
Altera® SDK za OpenCL različice 14.1 in novejše raziskuje board_spec.xml file za informacije o plošči in izvaja samodejne posodobitve. Ker spreminjate
z implementacijo toka ohranjanja QXP, morate posodobiti board_spec.xml file na svojo obliko v trenutni različici. Posodabljanje file omogoča, da SDK razlikuje med neohranjenimi platformami po meri in trenutnimi platformami po meri, ki temeljijo na QXP. Za več informacij glejte Avtomigracija platforme po meri za združljivost naprej v uporabniškem priročniku kompleta orodij za platformo Intel FPGA za OpenCL.

Če želite implementirati tok ohranjanja QXP v zasnovo strojne opreme Cyclone V SoC FPGA, ki je prenesena iz prejšnje različice c5soc, izvedite naslednje korake za ustvarjanje podparticije za izključitev HPS iz .qxp file:
a. Preden ustvarite particijo okoli nejedrne logike, ustvarite particijo okoli HPS v nastavitvah .qsf Quartus Prime File.
Na primerample:
# Ročno particionirajte primerek, ki modelira HPS-dedicated I/O set_instance_assignment -name PARTITION_HIERARCHY borde_18261 -to “system:the_system|system_acl_iface:acl_iface|system_acl_iface_hps_0:hps_0|system_acl_iface_hps_0_hps_io:hps_io| system_acl_iface_hps_0_hps_io_border:border” -section_id “system_acl_iface_hps_0_hps_io_border:border”
# Nastavite particijo na vrsto HPS_PARTITION, da jo preostali del Quartusa pravilno obdeluje
set_global_assignment -name PARTITION_TYPE HPS_PARTITION -section_id “system_acl_iface_hps_0_hps_io_border:border”
quartus_cdb vrh -c vrh
–incremental_compilation_export=acl_iface_partition.qxp
–incremental_compilation_export_partition_name=acl_iface_partition
–incremental_compilation_export_post_synth=on
–incremental_compilation_export_post_fit=on
–incremental_compilation_export_routing=on
–incremental_compilation_export_flatten=izklopljeno
Ko izključite HPS iz particije, lahko uvozite .qxp file in sestavite svoj dizajn.
Posodobite sliko bliskovne kartice SD s trenutno različico Intel FPGA RTE za OpenCL, tako da izvedete naslednje naloge:
a. Namestite file tabela dodelitve (fat32) in razširjena file sistemske (ext3) particije v obstoječi sliki kot naprave za povratno zanko. Za podrobna navodila glejte 2. korak v Izdelava slike kartice SD Flash.
b. V imeniku /home/root/opencl_arm32_rte odstranite datoteko files prejšnje različice RTE.
c. Prenesite in razpakirajte trenutno različico RTE v imenik /home/root/opencl_arm32_rte.
d. V /driver/version.h file vaše platforme po meri posodobite dodelitev ACL_DRIVER_VERSION na . (nprample, 16.1.x, kjer je 16.1 različica SDK, x pa različica gonilnika, ki ste jo nastavili).
e. Znova sestavite gonilnik.
f. Izbrišite mape strojne opreme vaše platforme po meri. Kopirajte platformo po meri skupaj s posodobljenim gonilnikom v imenik /home/root/opencl_arm_rte/board.
g. Kopirajte Altera.icd file iz imenika /home/root/opencl_arm32_rte in ga dodajte v imenik /etc/OpenCL/vendors.
h. Odklopite in preizkusite novo sliko. Za podrobna navodila glejte korake od 8 do 11 v Izdelava slike kartice SD Flash.

Sorodne povezave

Ustvarjanje slike kartice SD Flash na strani 14
Prav tako imate možnost ustvariti novo sliko kartice SD.
Samodejna migracija platforme po meri za združljivost naprej

1.3 Programska podpora za skupni pomnilnik
Fizični pomnilnik v skupni rabi med FPGA in CPE je prednostni pomnilnik za jedra OpenCL, ki se izvajajo na SoC FPGA. Ker FPGA dostopa do deljenega fizičnega pomnilnika, v nasprotju z deljenim navideznim pomnilnikom, nima dostopa do tabel strani CPE, ki preslikajo uporabniške virtualne naslove v fizične naslove strani.
Kar zadeva strojno opremo, jedra OpenCL dostopajo do skupnega fizičnega pomnilnika prek neposredne povezave s krmilnikom trdega pomnilnika HPS DDR. Kar zadeva programsko opremo, podpora za skupni fizični pomnilnik vključuje naslednje vidike:

Tipične izvedbe programske opreme za dodeljevanje pomnilnika v CPE (nprample, funkcija malloc()) ne more dodeliti območja pomnilnika, ki ga lahko uporablja FPGA.
Pomnilnik, ki ga dodeli funkcija malloc(), je sosednji v naslovnem prostoru navideznega pomnilnika, vendar je malo verjetno, da bodo vse osnovne fizične strani fizično sosednje. Kot tak mora imeti gostitelj možnost dodelitve fizično sosednjih pomnilniških regij. Vendar ta možnost ne obstaja v aplikacijah uporabniškega prostora v sistemu Linux. Zato mora gonilnik jedra Linux izvesti dodelitev.
Gonilnik jedra Linuxa OpenCL SoC FPGA vključuje funkcijo mmap() za dodeljevanje fizičnega pomnilnika v skupni rabi in njegovo preslikavo v uporabniški prostor. Funkcija mmap() uporablja standardni klic jedra Linux dma_alloc_coherent(), da zahteva fizično sosednja območja pomnilnika za skupno rabo z napravo.
V privzetem jedru Linuxa dma_alloc_coherent() ne dodeli fizično sosednjega pomnilnika, večjega od 0.5 megabajta (MB). Če želite dma_alloc_coherent() omogočiti dodelitev velikih količin fizično sosednjega pomnilnika, omogočite funkcijo sosednjega dodeljevalnika pomnilnika (CMA) jedra Linuxa in nato znova prevedite jedro Linuxa.
Za referenčno platformo Cyclone V SoC Development Kit CMA upravlja 512 MB od 1 GB fizičnega pomnilnika. To vrednost lahko povečate ali zmanjšate, odvisno od količine skupnega pomnilnika, ki ga potrebuje aplikacija. Klic dma_alloc_coherent() morda ne bo mogel dodeliti vseh 512 MB fizično sosednjega pomnilnika; vendar lahko rutinsko pridobi približno 450 MB pomnilnika.

CPE lahko predpomni pomnilnik, ki ga dodeli klic dma_alloc_coherent(). Zlasti operacije pisanja iz gostiteljske aplikacije niso vidne jedrom OpenCL. Funkcija mmap() v gonilniku jedra Linux OpenCL SoC FPGA vsebuje tudi klice funkciji pgprot_noncached() ali remap_pf_range(), da izrecno onemogočite predpomnjenje za to področje pomnilnika.
Ko funkcija dma_alloc_coherent() dodeli fizično sosednji pomnilnik, funkcija mmap() vrne navidezni naslov na začetek obsega, ki je razpon naslovov pomnilnika, ki ga dodelite. Gostiteljska aplikacija potrebuje ta navidezni naslov za dostop do pomnilnika. Po drugi strani pa jedra OpenCL zahtevajo fizične naslove. Gonilnik jedra Linuxa spremlja preslikavo naslovov iz navideznega v fizičnega. Fizične naslove, ki jih mmap() vrne, lahko preslikate v dejanske fizične naslove tako, da gonilniku dodate poizvedbo.
Klic aplikacijskega programskega vmesnika (API) aocl_mmd_shared_mem_alloc() MMD vključuje naslednje poizvedbe:
a. Funkcija mmap(), ki dodeli pomnilnik in vrne navidezni naslov.
b. Dodatna poizvedba, ki preslika vrnjeni virtualni naslov v fizični naslov.
Klic aocl_mmd_shared_mem_alloc() MMD API nato vrne dva naslova
—dejanski vrnjeni naslov je virtualni naslov, fizični naslov pa gre na device_ptr_out.
Opomba: Gonilnik lahko samo preslika virtualne naslove, ki jih funkcija mmap() vrne v fizične naslove. Če zahtevate fizični naslov katerega koli drugega virtualnega kazalca, gonilnik vrne vrednost NULL.

Opozorilo: Intel FPGA SDK za knjižnice izvajalnega okolja OpenCL predvideva, da je skupni pomnilnik prvi pomnilnik, naveden v board_spec.xml file. Z drugimi besedami, fizični naslov, ki ga pridobi gonilnik jedra Linuxa, postane naslov Avalon®, ki ga jedro OpenCL posreduje v HPS SDRAM.
V zvezi s knjižnico izvajalnega okolja uporabite klic clCreateBuffer() za dodelitev pomnilnika v skupni rabi kot medpomnilnika naprave na naslednji način:

Za različico plošče z dvema DDR s pomnilnikom v skupni rabi in brez pomnilnika v skupni rabi clCreateBuffer() dodeli pomnilnik v skupni rabi, če podate zastavico CL_MEM_USE_HOST_PTR. Uporaba drugih zastavic povzroči, da clCreateBuffer() dodeli medpomnilnik v pomnilniku, ki ni v skupni rabi.
Za različico plošče z enim DDR samo s skupnim pomnilnikom clCreateBuffer() dodeli skupni pomnilnik ne glede na to, katero zastavico podate.
Trenutno podpora za 32-bitni Linux na procesorju ARM ureja obseg podpore za skupni pomnilnik v izvajalnih knjižnicah SDK. Z drugimi besedami, izvajalne knjižnice, prevedene v druga okolja (nprample, x86_64 Linux ali 64-bitni Windows) ne podpirajo skupnega pomnilnika.
C5soc ni implementiral heterogenega pomnilnika za razlikovanje med pomnilnikom v skupni rabi in pomnilnikom brez skupne rabe iz naslednjih razlogov:
1. Zgodovina—Podpora za heterogeni pomnilnik ni bila na voljo, ko je bila prvotno ustvarjena podpora za skupni pomnilnik.
2. Enoten vmesnik—ker je OpenCL odprt standard, Intel ohranja doslednost med ponudniki heterogenih računalniških platform. Zato se za dodeljevanje in uporabo skupnega pomnilnika uporablja isti vmesnik kot arhitekture drugih prodajalcev plošč.

1.4 Ponovna konfiguracija FPGA
Za SoC FPGA lahko CPE ponovno konfigurira jedro FPGA, ne da bi prekinil delovanje CPE. Blok strojne opreme FPGA Manager, ki povezuje HPS in jedro FPGA, izvede ponovno konfiguracijo. Jedro Linuxa vključuje gonilnik, ki omogoča enostaven dostop do upravitelja FPGA.

Za view stanje jedra FPGA, pokličite ukaz cat /sys/class/fpga/fpga0/ status.
Programski pripomoček Intel FPGA SDK za OpenCL, ki je na voljo z referenčno platformo Cyclone V SoC Development Kit, uporablja ta vmesnik za programiranje FPGA. Pri ponovnem programiranju jedra FPGA z delujočim CPE programski pripomoček izvede vse naslednje naloge:
1. Pred ponovnim programiranjem onemogočite vse komunikacijske mostove med FPGA in HPS, tako mostove H2F kot LH2F.
Po končanem ponovnem programiranju znova omogočite te mostove.
Pozor: sistem OpenCL ne uporablja mostu FPGA-HPS (F2H). Za več informacij glejte razdelek Vmesniki HPS-FPGA v Priročniku za naprave Cyclone V, zvezek 3: Tehnični referenčni priročnik za sistem trdega procesorja.
2. Prepričajte se, da je povezava med FPGA in krmilnikom HPS DDR med ponovnim programiranjem onemogočena.
3. Prepričajte se, da so prekinitve FPGA na FPGA med ponovnim programiranjem onemogočene.
Prav tako obvestite gonilnik, naj med ponovnim programiranjem zavrne vse prekinitve iz FPGA.

Za podrobnosti o dejanski izvedbi si oglejte izvorno kodo pripomočka programa.

Opozorilo: Ne spreminjajte konfiguracije krmilnika HPS DDR, ko CPE deluje.
Če to storite, lahko povzročite usodno sistemsko napako, ker lahko spremenite konfiguracijo krmilnika DDR, ko obstajajo odprte pomnilniške transakcije iz CPE. To pomeni, da med delovanjem CPE ne smete ponovno programirati jedra FPGA s sliko, ki uporablja HPS DDR v drugačni konfiguraciji.
Ne pozabite, da sistem OpenCL in referenčna zasnova Golden Hardware, ki je na voljo z Intel SoC FPGA Embedded Design Suite (EDS), nastavita HPS DDR v en sam 256-bitni način.
Deli sistema CPE, kot je napovedovalec vej ali vnaprejšnji iskalnik tabele strani, lahko izdajo ukaze DDR, tudi če se zdi, da se v CPE nič ne izvaja.
Zato je čas zagona edini varen čas za nastavitev konfiguracije krmilnika HPS DDR.
To tudi pomeni, da mora imeti U-boot neobdelano dvojiško datoteko file (.rbf) sliko za nalaganje v pomnilnik. V nasprotnem primeru boste morda omogočili HPS DDR z neuporabljenimi vrati na FPGA in potem morda spremenili konfiguracije vrat. Iz tega razloga gonilnik jedra OpenCL Linux ne vključuje več logike, potrebne za nastavitev konfiguracije krmilnika HPS DDR.
SW3 dual in-line package (DIP) vklopi razvojni komplet Cylone V SoC za nadzor pričakovane oblike slike .rbf (to je, ali file je stisnjen in/ali šifriran). C5soc in Golden Hardware Reference Design, ki sta na voljo s SoC EDS, vključujeta stisnjene, vendar nešifrirane slike .rbf. Nastavitve DIP stikala SW3, opisane v Intel FPGA SDK za OpenCL Cyclone V SoC Vodič za začetek, se ujemajo s to konfiguracijo slike .rbf.

Sorodne povezave

Vmesniki HPS-FPGA
Konfiguracija stikal SW3

1.4.1 Podrobnosti o arhitekturi sistema FPGA
Podpora za referenčno platformo Cyclone V SoC Development Kit temelji na referenčni platformi Stratix® V (s5_ref), ki je na voljo z Intel FPGA SDK za OpenCL.
Celotna organizacija sistema c5soc Qsys in gonilnika jedra sta zelo podobna tistim v s5_ref.
Naslednje osnovne komponente FPGA so enake v c5soc in s5_ref:

Blok VERSION_ID
Mehanizem za počitek

Delilnik pomnilniške banke
Vmesnik za vohljanje predpomnilnika
Ura jedra

Bloki dostopa do nadzornega registra (CRA).

1.5 Izdelava slike kartice SD Flash
Ker je Cyclone V SoC FPGA popoln sistem na čipu, ste vi odgovorni za zagotavljanje popolne definicije sistema. Intel priporoča, da ga dostavite v obliki slike bliskovne kartice SD. Intel FPGA SDK za uporabnike OpenCL lahko preprosto zapiše sliko na kartico micro SD flash in plošča SoC FPGA je pripravljena za uporabo.
Spreminjanje obstoječe slike kartice SD Flash na strani 13
Intel priporoča, da preprosto spremenite sliko, ki je na voljo z referenčno platformo Cyclone V SoC Development Kit. Prav tako imate možnost ustvariti novo sliko kartice SD.
Ustvarjanje slike kartice SD Flash na strani 14
Prav tako imate možnost ustvariti novo sliko kartice SD.

1.5.1 Spreminjanje obstoječe slike kartice SD Flash
Intel priporoča, da preprosto spremenite sliko, ki je na voljo s Cyclone V SoC
Referenčna platforma razvojnega kompleta. Prav tako imate možnost ustvariti novo sliko kartice SD.
Slika c5soc linux_sd_card_image.tgz file je na voljo v imeniku ALTERAOCLSDKROOT/board/c5soc, kjer ALTERAOCLSDKROOT kaže na pot Intel FPGA SDK za namestitveni imenik OpenCL.

Pozor: Če želite spremeniti sliko bliskovne kartice SD, morate imeti privilegije root ali sudo.

Za dekompresijo $ALTERAOCLSDKROOT/board/c5soc/linux_sd_card_image.tgz file, zaženite ukaz tar xvfzlinux_sd_card_image.tgz.
Prevedite hello_world OpenCL exampoblikovanje datoteke z uporabo vaše podpore za platformo po meri. Preimenujte .rbf file ki ga Intel FPGA SDK za OpenCL Offline Compiler generira kot opencl.rbf, in ga postavite na particijo fat32 znotraj slike bliskovne kartice SD.
Lahko prenesete hello_world example design iz OpenCL Design Examples stran na Altera webmesto.

Postavite .rbf file v particijo fat32 slike flash kartice.
Pozor: Particija fat32 mora vsebovati tako zImage file in .rbf file. Brez .rbf file, bo prišlo do usodne napake, ko boste vstavili gonilnik.
Ko ustvarite sliko kartice SD, jo zapišite na kartico mikro SD tako, da pokličete naslednji ukaz: sudo dd if=/path/to/sdcard/image.bin of=/dev/sdcard
Če želite preizkusiti sliko svoje bliskovne kartice SD, izvedite naslednje naloge:
a. Vstavite kartico micro SD flash v ploščo SoC FPGA.
b. Vklopite ploščo.
c. Prikličite ukaz pripomočka za diagnosticiranje aocl.

1.5.2 Ustvarjanje slike kartice SD Flash
Prav tako imate možnost ustvariti novo sliko kartice SD. Splošna navodila za ustvarjanje nove slike bliskovne kartice SD in obnovo obstoječe slike bliskovne kartice SD so na voljo na strani GSRD v14.0.2 – SD kartica na RocketBoards.org webmesto.
Spodnji koraki opisujejo postopek za ustvarjanje slike linux_sd_card_image.tgz iz slike bliskovne kartice SD Golden System Reference Design (GSRD):
Opomba:
Če želite ustvariti sliko iz slike c5soc, izvedite vse ustrezne naloge, opisane v tem postopku.

Prenesite in razpakirajte sliko bliskovne kartice GSRD SD različice 14.0 z Rocketboards.org.
Namestite file tabela dodelitve (fat32) in razširjena file sistemske (ext3) particije na tej sliki kot naprave za povratno zanko. Če želite namestiti particijo, izvedite naslednje korake:
a. Določite začetek bajta particije znotraj slike tako, da pokličete /sbin/fdisk -lu image_file ukaz.
Na primerample, particija številka 1 tipa W95 FAT ima odmik bloka 2121728. Pri 512 bajtih na blok je odmik bajtov 512 bajtov x 2121728 = 1086324736 bajtov.
b. Identificirajte napravo za prosto zanko (nprample, /dev/loop0), tako da vnesete ukaz losetup -f.
c. Ob predpostavki, da je /dev/loop0 naprava za prosto zanko, dodelite sliko svoje bliskovne kartice blokovni napravi zanke tako, da prikličete lostup /dev/loop0 image_file -0 1086324736 ukaz.
d. Namestite zančno napravo s klicem ukaza mount /dev/loop0 /media/disk1.
Znotraj slike file, /media/disk1 je zdaj nameščena particija fat32.
e. Ponovite korake od a do d za particijo ext3.

Prenesite Cyclone V SoC FPGA različico izvajalnega okolja Intel FPGA za paket OpenCL iz Centra za prenose na Altera webmesto.
a. Kliknite gumb Prenos poleg različice programske opreme Quartus Prime.
b. Določite različico izdaje, operacijski sistem in način prenosa.
c. Kliknite zavihek Dodatna programska oprema in izberite prenos Intel FPGA
Izvajalno okolje za OpenCL Linux Cyclone V SoC TGZ.
d. Ko prenesete aocl-rte- .arm32.tgz file, razpakirajte v
imenik, ki ga imate.
Postavite nepakiran aocl-rte- imenik .arm32 v imenik /home/root/opencl_arm32_rte na particiji ext3 slike file.
Izbrišite mape strojne opreme svoje platforme po meri in nato postavite platformo po meri v podimenik /home/root/opencl_arm32_rte.

Ustvarite init_opencl.sh file v imeniku /home/root z naslednjo vsebino: izvoz ALTERAOCLSDKROOT=/home/root/opencl_arm32_rte izvoz AOCL_BOARD_PACKAGE_ROOT=$ALTERAOCLSDKROOT/board/ izvoz PATH=$ALTERAOCLSDKROOT/bin:$PATH izvoz LD_LIBRARY_PATH=$ALTERAOCLSDKROOT/host/arm32/lib:$LD_LIBRARY_PATH insmod $AOCL_BOARD_PACKAGE_ROOT/driver/aclsoc_drv.ko
Uporabnik SDK zažene izvorni ukaz ./init_opencl.sh za nalaganje spremenljivk okolja in gonilnika jedra OpenCL Linux.
Če morate posodobiti prednalagalnik, DTS files ali jedro Linuxa potrebujete prevajalnik arm-linux-gnueabihf-gcc iz SoC EDS. Sledite navodilom, opisanim v uporabniškem priročniku Intel SoC FPGA Embedded Design Suite, da pridobite programsko opremo, jo znova prevedete in posodobite ustrezno files na nameščeni particiji fat32.
Pozor: Najverjetneje morate posodobiti prednalagalnik, če ima vaša platforma po meri drugačne uporabe pinov kot tiste v c5soc.
Ne pozabite: če znova prevajate jedro Linuxa, znova prevedite gonilnik jedra Linuxa z istim virom jedra Linuxa files. Če obstaja neujemanje med gonilnikom jedra Linuxa in jedrom Linuxa, se gonilnik ne bo naložil. Prav tako morate omogočiti CMA.
Za več informacij glejte Ponovno prevajanje jedra Linuxa.
Prevedite hello_world OpenCL exampoblikovanje datoteke z uporabo vaše podpore za platformo po meri. Preimenujte .rbf file ki ga Intel FPGA SDK za OpenCL Offline Compiler generira kot opencl.rbf, in ga postavite na particijo fat32 znotraj slike bliskovne kartice SD.
Lahko prenesete hello_world example design iz OpenCL Design Examples stran na Altera webmesto.
9. Ko shranite vse potrebno files na sliko bliskovne kartice pokličite naslednje ukaze:
a. sinhronizacija
b. odpni /media/disk1
c. odklopi kje je ime imenika, ki ga uporabljate za namestitev particije ext3 v 3 na strani 3 (npr.ample, /media/disk2).
d. lostup -d /dev/loop0
e. lostup -d /dev/loop1

Stisnite sliko bliskovne kartice SD tako, da pokličete naslednji ukaz: tar cvfz .tgz linux_sd_card_image
Dostavite .tgz file znotraj korenskega imenika vaše platforme po meri.
Če želite preizkusiti sliko svoje bliskovne kartice SD, izvedite naslednje naloge:
a. Nastalo nestisnjeno sliko zapišite na kartico micro SD flash.
b. Vstavite kartico micro SD flash v ploščo SoC FPGA.
c. Vklopite ploščo.
d. Prikličite ukaz pripomočka za diagnosticiranje aocl.

Sorodne povezave

Uporabniški priročnik za Intel SoC FPGA Embedded Design Suite
OpenCL Design Examples stran na Altera webmesto

Ponovno prevajanje jedra Linuxa na strani 16
Če želite omogočiti CMA, morate najprej znova prevesti jedro Linuxa.
Iskanje imena naprave vaše plošče FPGA (diagnoza)

1.6 Prevajanje jedra Linuxa za Cyclone V SoC FPGA
Preden zaženete aplikacije OpenCL na plošči Cyclone V SoC FPGA, morate prevesti izvor jedra Linuxa ter prevesti in namestiti gonilnik jedra Linuxa OpenCL.

Ponovno prevajanje jedra Linuxa na strani 16
Če želite omogočiti CMA, morate najprej znova prevesti jedro Linuxa.
Prevajanje in namestitev gonilnika jedra OpenCL Linux na strani 17 Prevedite gonilnik jedra OpenCL Linux s prevedeno izvorno kodo jedra.

1.6.1 Ponovno prevajanje jedra Linuxa
Če želite omogočiti CMA, morate najprej znova prevesti jedro Linuxa.

Kliknite povezavo GSRD v14.0 – Prevajanje Linuxa na strani z viri na RocketBoards.org webspletno mesto za dostop do navodil za prenos in ponovno gradnjo izvorne kode jedra Linuxa.
Za uporabo s™ Intel FPGA SDK za OpenCL podajte socfpga-3.13-rel14.0 kot .
Opomba: Postopek gradnje ustvari arch/arm/configs/socfpga_defconfig file. to file določa nastavitve za privzeto konfiguracijo socfpga.
Dodajte naslednje vrstice na dno arch/arm/configs/socfpga_defconfig file.
CONFIG_MEMORY_ISOLATION=y
CONFIG_CMA=y
CONFIG_DMA_CMA=y
CONFIG_CMA_DEBUG=y
CONFIG_CMA_SIZE_MBYTES=512
CONFIG_CMA_SIZE_SEL_MBYTES=y
CONFIG_CMA_ALIGNMENT=8
CONFIG_CMA_AREAS=7
Konfiguracijska vrednost CONFIG_CMA_SIZE_MBYTES nastavi zgornjo mejo skupnega števila razpoložljivega fizično sosednjega pomnilnika. To vrednost lahko povečate, če potrebujete več pomnilnika.
Pozor: Skupna količina fizičnega pomnilnika, ki je na voljo procesorju ARM na plošči SoC FPGA, je 1 GB. Intel ne priporoča, da upravitelja CMA nastavite blizu 1 GB.

Zaženite ukaz make mrproper, da počistite trenutno konfiguracijo.
Zaženite ukaz make ARCH=arm socfpga_deconfig.
ARCH=arm označuje, da želite konfigurirati arhitekturo ARM.
socfpga_defconfig označuje, da želite uporabiti privzeto konfiguracijo socfpga.
Zaženite ukaz export CROSS_COMPILE=arm-linux-gnueabihf-.
Ta ukaz nastavi spremenljivko okolja CROSS_COMPILE, da določi predpono želene verige orodij.

Zaženite ukaz make ARCH=arm zImage. Nastala slika je na voljo v arch/arm/boot/zImage file.
Postavite zImage file v particijo fat32 slike bliskovne kartice. Za podrobna navodila glejte uporabniški priročnik GSRD za Cyclone V SoC FPGA na Rocketboards.org.
Opomba: Če želite pravilno vstaviti gonilnik jedra OpenCL Linux, najprej naložite SDKgenerated.rbf file na FPGA.
Če želite ustvariti .rbf file, prevedite načrt SDK nprample z referenčno platformo Cyclone V SoC Development Kit kot ciljno platformo po meri.
9. Namestite .rbf file v particijo fat32 slike flash kartice.
Pozor: particija fat32 mora vsebovati tako zImage file in .rbf file. Brez .rbf file, bo prišlo do usodne napake, ko boste vstavili gonilnik.

Vstavite programirano kartico mikro SD, ki vsebuje sliko kartice SD, ki ste jo spremenili ali ustvarili prej, v razvojni komplet Cyclone V SoC in nato vklopite ploščo SoC FPGA.
Preverite različico nameščenega jedra Linuxa tako, da zaženete ukaz uname -r.
Če želite preveriti, ali ste CMA uspešno omogočili v jedru, ko je plošča SoC FPGA vklopljena, zaženite ukaz grep init_cma /proc/kallsyms.
CMA je omogočen, če izhod ni prazen.

Če želite uporabiti ponovno prevedeno jedro Linuxa s SDK-jem, prevedite in namestite gonilnik jedra Linuxa.

Sorodne povezave

Uporabniški priročniki Golden System Reference Design (GSRD).

Izdelava slike kartice SD Flash na strani 13
Ker je Cyclone V SoC FPGA popoln sistem na čipu, ste vi odgovorni za zagotavljanje popolne definicije sistema.

1.6.2 Prevajanje in namestitev gonilnika jedra OpenCL Linux
Prevedite gonilnik jedra OpenCL Linux s prevedeno izvorno kodo jedra.

Vir gonilnika je na voljo v različici Cyclone V SoC FPGA izvajalnega okolja Intel FPGA za OpenCL. Poleg tega se prepričajte, da ste naložili Intel FPGA SDK za .rbf, ki ga ustvari OpenCL file v FPGA, da preprečite nepravilno namestitev modula jedra Linuxa.

Prenesite Cyclone V SoC FPGA različico izvajalnega okolja Intel FPGA za paket OpenCL iz Centra za prenose na Altera webmesto.
a. Kliknite gumb Prenos poleg različice programske opreme Quartus Prime.
b. Določite različico izdaje, operacijski sistem in način prenosa.
c. Kliknite zavihek Dodatna programska oprema in izberite prenos Intel FPGA
Izvajalno okolje za OpenCL Linux Cyclone V SoC TGZ.
d. Ko prenesete aocl-rte- .arm32.tgz file, razpakirajte v
imenik, ki ga imate.
Vir gonilnika je v aocl-rte- Imenik gonilnikov .arm32/board/c5soc/.
Če želite znova prevesti gonilnik jedra OpenCL Linux, nastavite vrednost KDIR v gonilniku Makefile v imenik, ki vsebuje izvorno kodo jedra Linuxa files.
Zaženite ukaz export CROSS_COMPILE=arm-linux-gnueabihf-, da označite predpono vaše verige orodij.

Zaženite ukaz make clean.
Zaženite ukaz make, da ustvarite aclsoc_drv.ko file.
Prenesite imenik opencl_arm32_rte na ploščo FPGA Cyclone V SoC.
Zagon scp -r koren@vaš-i-naslov: ukaz postavi izvajalno okolje v /home/root imenik.

Zaženite skript init_opencl.sh, ki ste ga ustvarili, ko ste zgradili sliko kartice SD.
Prikličite ukaz pripomočka za diagnosticiranje aocl. Diagnostični pripomoček bo po uspešnem zagonu init_opencl.sh vrnil uspešen rezultat.

1.7 znanih težav
Trenutno obstajajo določene omejitve glede uporabe Intel FPGA SDK za OpenCL z referenčno platformo razvojnega kompleta Cyclone V SoC.

Ne morete preglasiti imen prodajalcev in plošč, ki jih sporočijo nizi CL_DEVICE_VENDOR in CL_DEVICE_NAME klica clGetDeviceInfo().
Če gostitelj dodeli stalni pomnilnik v sistemu DDR v skupni rabi (to je HPS DDR) in po izvedbi jedra spremeni stalni pomnilnik, lahko podatki v pomnilniku postanejo zastareli. Ta težava nastane, ker jedro FPGA ne more vohljati za transakcijami CPE-to-HPS DDR.
Če želite preprečiti, da bi kasnejše izvedbe jedra dostopale do zastarelih podatkov, implementirajte eno od naslednjih rešitev:
• Ne spreminjajte konstantnega pomnilnika po njegovi inicializaciji.
• Če potrebujete več nizov podatkov __constant, ustvarite več medpomnilnikov konstantnega pomnilnika.
• Če je na voljo, dodelite stalni pomnilnik v FPGA DDR na vaši pospeševalni plošči.
Pripomoček SDK na ARM podpira samo ukaze pripomočka za program in diagnostiko.
Ukazi pripomočka flash, install in uninstall niso uporabni za razvojni komplet Cyclone V SoC iz naslednjih razlogov:
a. Namestitveni pripomoček mora prevesti gonilnik jedra Linux aclsoc_drv in ga omogočiti na SoC FPGA. Razvojni stroj mora izvesti prevajanje; vendar že vsebuje vire jedra Linuxa za SoC FPGA. Izvori jedra Linuxa za razvojni stroj se razlikujejo od tistih za SoC FPGA. Lokacija virov jedra Linuxa za SoC FPGA uporabniku SDK verjetno ni znana. Podobno tudi pripomoček za odstranitev ni na voljo za razvojni komplet Cyclone V SoC.
Prav tako je dostava aclsoc_drv na ploščo SoC zahtevna, ker privzeta distribucija kompleta za razvoj SoC Cyclone V ne vključuje jedra Linuxa files ali prevajalnik GNU Compiler Collection (GCC).
b. Pripomoček Flash zahteva namestitev .rbf file zasnove OpenCL na particijo FAT32 bliskovne kartice micro SD. Trenutno ta particija ni nameščena, ko uporabnik SDK vklopi ploščo. Zato je najboljši način za posodobitev particije uporaba bralnika flash kartic in razvojnega stroja.

Pri preklapljanju med izvršljivo datoteko Intel FPGA SDK for OpenCL Offline Compiler files (.aocx), ki ustrezajo različnim različicam plošč (to je c5soc in c5soc_shareonly), morate za nalaganje .aocx uporabiti programski pripomoček SDK file za novo različico plošče prvič. Če preprosto zaženete gostiteljsko aplikacijo z novo različico plošče, vendar FPGA vsebuje sliko iz druge različice plošče, lahko pride do usodne napake.
.qxp file ne vključuje dodelitev particij vmesnika, ker programska oprema Quartus Prime dosledno izpolnjuje časovne zahteve te particije.
Ko vklopite ploščo, je njen naslov za nadzor dostopa do medija (MAC) nastavljen na naključno število. Če vaš pravilnik LAN ne dovoljuje tega vedenja, nastavite naslov MAC tako, da izvedete naslednje naloge:
a. Med vklopom U-Boot pritisnite katero koli tipko za vstop v ukazni poziv U-Boot.
b. V ukazni poziv vnesite setenv ethaddr 00:07:ed:00:00:03.
Izberete lahko poljuben naslov MAC.
c. Vnesite ukaz saveenv.
d. Ponovno zaženite ploščo.

1.8 Zgodovina revizij dokumenta
Tabela 1.
Zgodovina revizij dokumenta Intel FPGA SDK za OpenCL Cyclone V SoC
Vodnik za prenos referenčne platforme razvojnega kompleta

Datum	Različica	Spremembe
maj-17	2017.05.08	• Izpust za vzdrževanje.
oktober 2016	2016.10.31	• Preimenovanje Altera SDK za OpenCL v Intel FPGA SDK za OpenCL. • Preimenovanje Altera Offline Compiler v Intel FPGA SDK za OpenCL Offline Compiler.
maj-16	2016.05.02	• Spremenjena navodila za gradnjo in spreminjanje slike SD flash kartice. • Spremenjena navodila za ponovno prevajanje jedra Linuxa in gonilnika jedra OpenCL Linux.
november-15	2015.11.02	• Izdaja za vzdrževanje in spremenjeni primerki Quartus II v Quartus Prime.
maj-15	15.0.0	• V rekonfiguraciji FPGA je bilo odstranjeno navodilo za ponovno programiranje jedra FPGA z . rbf sliko s priklicem mačke fileime>. rbf > ukaz /dev/ fpga0, ker ta metoda ni priporočljiva.
december-14	14.1.0	• Dokument je preimenovan v Altera Cyclone V SoC Development Kit Reference Platform Porting Guide. • Pripomoček za ponovno programiranje je bil posodobljen na program aoclfilename>.aocx pomožni ukaz. • Diagnostični pripomoček je bil posodobljen na aocl diagnostiko in aocl diagnostiko pomožni ukaz. • Posodobljen postopek v razdelku Prenos referenčne platforme na vašo ploščo SoC, da vključuje navodila o prenosu in spreminjanju particije plošče c5soc za ustvarjanje časovno čiste particije za zajamčen tok časovnega zapiranja. • Vstavljena je tema Posodabljanje prenesene referenčne platforme za oris postopkov za naslednja opravila: 1. Brez bloka sistema trdega procesorja (HPS) v particiji plošče 2. Posodabljanje slike kartice SD • Posodobljen razdelek Izdelava slike kartice SD Flash. Priporočena uporaba različice 14.0 slike Golden System Reference Design (GSRD) kot izhodiščne točke namesto slike, ki je na voljo s SoC Embedded Design Suite (EDS). • Posodobljen razdelek Ponovno prevajanje jedra Linuxa in gonilnika jedra OpenCL Linux: 1.Dodano navodilo za nastavitev spremenljivke CROSS COMPILE. 2. Spremenili ste ukaz, ki ga izvajate, da preverite, ali je CMA uspešno omogočen.
julij-14	14.0.0	• Začetna izdaja.